【課題】大容量化が容易であり、高収率且つ高信頼性を有する半導体メモリ装置が提供される。
【解決手段】本発明に従うメモリ装置は、記憶素子と前記記憶素子にデータを書き込むか、又は読み出す周辺回路を含む第１半導体チップ、及び外部と前記第１半導体チップとの間で交換されるデータ又は信号の入出力機能を遂行する第２半導体チップを含み、本発明のその他の特徴に従うメモリ装置は、外部とデータ又は信号を交換するための入出力回路チップ、及び各々前記入出力回路チップから提供される信号に応答して前記データを格納するか、或いは内部に格納されたデータを読み出して前記入出力回路チップへ出力する、垂直方向に積層される複数のコアチップを含む。 （もっと読む）

【課題】占有面積が小さく、冗長性があり、かつリーク電流の小さい保護回路を提供する。
【解決手段】保護回路は、複数の非線形素子が重畳するように積層され、かつ該非線形素子が電気的に直列接続されている構成であり、該保護回路に含まれる少なくとも一つの非線形素子は、チャネル形成領域に酸化物半導体を用いたトランジスタをダイオード接続した素子であり、他の非線形素子は、チャネル形成領域にシリコンを用いたトランジスタをダイオード接続した素子、または、接合領域にシリコンを用いたダイオードとする。 （もっと読む）

【課題】半導体装置の製造後におけるチャージ蓄積用素子からのチャージの放電を防止してデバイス機能素子のチャージダメージを低減する半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板上に形成されたデバイス機能素子と、半導体基板上に形成されたチャージ蓄積用素子と、半導体基板上に形成され、デバイス機能素子とチャージ蓄積用素子との間に接続され、電気的に書き換え可能な不揮発性メモリトランジスタにより形成された分離用素子とを有する。 （もっと読む）

【課題】第１ＭＩＳＦＥＴのゲート電極と第２ＭＩＳＦＥＴのゲート電極とを別工程で形成する半導体装置の製造技術において、第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴの信頼性向上を図ることができる技術を提供する。
【解決手段】半導体基板２０上にゲート絶縁膜２６、電荷蓄積膜２７、絶縁膜２８、ポリシリコン膜２９、酸化シリコン膜３０、窒化シリコン膜３１およびキャップ絶縁膜３２からなる積層膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用して、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域に形成されている積層膜を除去する。その後、半導体基板２０上にゲート絶縁膜３４、３６、ポリシリコン膜３７およびキャップ絶縁膜３８を形成する。そして、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域にゲート電極を形成した後、メモリセル形成領域にゲート電極を形成する。 （もっと読む）

【課題】不揮発性メモリを搭載した半導体集積回路において、外部端子を通して不揮発性メモリの特性テストを実施し、更に、その外部端子にサージ電圧が印加された場合であっても、そのサージ電圧が不揮発性メモリに伝わることを防止する。
【解決手段】半導体集積回路は、不揮発性メモリと、不揮発性メモリに対するデータ書き込み時、書き込み電圧が印加される書き込み制御線と、書き込み制御線に接続された第１ノードと、第１スイッチ回路を介して第１ノードに接続された外部端子と、スイッチ回路を介さずに外部端子に接続された第１ＥＳＤ保護回路と、動作モードに応じて第１スイッチ回路をＯＮ／ＯＦＦ制御する制御回路と、を備える。動作モードは、外部端子を用いて不揮発性メモリの特性テストを行うテストモードと、外部端子を使用しないユーザモードと、を含む。テストモードにおいて、制御回路は、第１スイッチ回路をＯＮする。ユーザモードにおいて、制御回路は、第１スイッチ回路をＯＦＦする。 （もっと読む）

【課題】チップ面積や負荷容量の増加を抑止しながら、不揮発性メモリーセルのチャージトラップを低減することができる記憶装置、集積回路装置及び電子機器等を提供すること。
【解決手段】記憶装置は、電気的にデータの書き込み及び消去が可能な不揮発性メモリーセルＭ１１、Ｍ１２・・・と、トランジスターＴＮとを含む。不揮発性メモリーセルＭ１１、Ｍ１２・・・のワード線ＷＳ１とトランジスターＴＮのゲート電極ＧＴとは、共通の導電配線ＰＬにより形成される。導電配線ＰＬには、ワード線ＷＳ１及びゲート電極ＧＴに電圧を供給するためのコンタクトＣＮＡが形成される。平面視において、コンタクトＣＮＡと不揮発性メモリーセルＭ１１、Ｍ１２・・・との間の導電配線ＰＬの経路において、トランジスターＴＮのチャネル領域が形成される。 （もっと読む）

【課題】層間絶縁膜を除去するエッチング中に、異常エッチングを防止する。エッチング工程において加わる水圧や風圧によりガードリングの形状が変形して剥離し、欠陥が発生することを防止する。
【解決手段】半導体装置は、メモリセル領域を囲むように設けられたガードリングと、ガードリングの外側に設けられた周辺回路領域と、ガードリング及び周辺回路領域上に設けられた支持体膜と、周辺回路領域内に設けられたコンタクトプラグとを有する。ガードリングとコンタクトプラグは、同一の導電材料から構成される。 （もっと読む）

【課題】メモリセルアレイ領域と周辺回路領域との間に生じる層間絶縁膜の段差を解消し、歩留まりの向上を図ることができる半導体装置を提供すること。
【解決手段】半導体基板１上で素子分離用絶縁膜２ａ、２ｂによって素子分離された複数の第１の素子１０が形成された第１の領域４と、半導体基板１上で第１の領域４に隣接して配されるとともに、素子分離用絶縁膜２ｂ、２ｃによって素子分離された複数の第２の素子２０が形成され、第２の素子２０の高さが第１の素子１０の高さよりも低い第２の領域５と、第２の領域５にある素子分離用絶縁膜２ｂ、２ｃの少なくとも一部の領域上に配設されたダミー絶縁膜６ｃ、６ｄと、第１の領域４及び第２の領域５にわたって形成された層間絶縁膜７と、を備える。 （もっと読む）

【課題】被保護素子部、保護素子部及び周辺トランジスタ部を備える半導体装置において、周辺トランジスタ部のゲート絶縁膜と該ゲート絶縁膜よりも膜厚が薄い保護素子部の界面絶縁膜とを同一の工程において形成できるようにする。
【解決手段】半導体基板１の上に、被保護素子用ゲート絶縁膜２を形成し、保護素子部に形成された被保護素子用ゲート絶縁膜２の一部を除去して、開口部１４を形成し、半導体基板１の上部に開口部１４を通して不純物を注入して、保護素子部にダイオードを形成し、ダイオードの上部に酸化抑制材を注入して、酸化抑制層９を形成し、半導体基板１における周辺トランジスタ部の少なくとも一部とを露出し、露出した半導体基板１の上にゲート絶縁膜１１を形成すると共に、酸化抑制層９の上に界面絶縁膜１２を形成し、被保護素子用ゲート絶縁膜２、ゲート絶縁膜１１及び界面絶縁膜１２の上にゲート電極１３を形成する。 （もっと読む）

【課題】絶縁破壊に至らない微量の電荷の蓄積を抑制した半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１の上に形成された半導体素子１及び保護ダイオード２を備えている。半導体基板１１の上には、半導体素子１及び保護ダイオード２を覆うように第１の層間絶縁膜２２が形成されている。第１の層間絶縁膜２２には、半導体素子１と電気的に接続された第１のプラグ２５と、保護ダイオード２と電気的に接続された第２のプラグ２３、２４とが形成されている。第２のプラグ２３、２４の上面の面積は、第１のプラグ２５の上面の面積よりも大きい。 （もっと読む）

【課題】不良メモリセルの救済による歩留まり向上を図りつつ、チップサイズの縮小化を実現可能な半導体記憶装置を提供する。
【解決手段】本発明に係る半導体記憶装置５０は、メモリセル６と、メモリセル６のうち、動作不良のメモリセル６を救済するための冗長セル２５を具備し、不良のメモリセルを正常なメモリセルに置き換える冗長回路（リダンダンシセレクタ１３）とを備え、冗長セル２５を構成するトランジスタの少なくとも一部に、所定の機能を有する回路（センスアンプ回路１５）に配置されたトランジスタの光近接効果の形状補正のために配置しているダミートランジスタを利用する。 （もっと読む）

【課題】製造工程完了後にメモリ素子の駆動に必要な正負両極性の高電圧をメモリ素子に印加することを可能とした半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１に形成された被保護素子と、第１の保護トランジスタ４１と、第２の保護トランジスタ４２とを備えている。第１の保護トランジスタ４１は、第２導電型の深いウェル１５の上部に形成された第１導電型の第１のウェル５１に形成されている。第２の保護トランジスタ４２は第２導電型の第２のウェル５２に形成されている。第２のソース・ドレイン拡散層２１Ｂは、第３のソース・ドレイン拡散層２２Ａと電気的に接続され且つ第１のウェル５１と同電位である。第４のソース・ドレイン拡散層２２Ｂは、第２の拡散層２７と電気的に接続され且つ第２のウェル５２及び第２の拡散層２７と同電位である。 （もっと読む）

【課題】ＦＥＯＬレベルから正負とも低電圧の範囲で拡散工程中のチャージアップから被保護素子を保護し、且つ、拡散工程完了後は被保護素子の駆動に必要な正負両極性の高電圧を被保護素子に印加することが可能な半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１に形成され、被保護素子電極２２を有する被保護素子２１と、半導体基板１１と電気的に接続された基板接続電極４２を有する基板接続部４１と、被保護素子電極２２と基板接続電極４２との間に形成されたヒューズ素子電極３２を有するヒューズ素子部３１とを備えている。ヒューズ素子電極３２は、所定の電流を流すことにより切断可能に形成され、ヒューズ素子電極３２が切断されていない状態において、被保護素子電極２２、基板接続電極４２及びヒューズ素子電極３２は、一体に形成された導電膜１５からなる。 （もっと読む）

【課題】ＦＥＯＬプロセスにおける拡散工程中のチャージアップから正負とも低電圧の範囲からメモリ素子を保護し、且つ製造工程完了後は、メモリ素子の駆動に必要な正負両極性の高電圧をメモリ素子に印加することが可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１１に形成された被保護素子と、第２導電型ウェル１４に形成された第１の保護トランジスタ４１と、第１導電型ウェル１３に形成された第２の保護トランジスタ４２とを備えている。第２の保護トランジスタ４２の第４のソース・ドレイン拡散層２２Ｂは第２の拡散層２７と接し、第３のソース・ドレイン拡散層２２Ａは、第２導電型ウェル１４において第１の保護トランジスタ４１の第２のソース・ドレイン拡散層２１Ｂと接している。第１の保護トランジスタ４１の第１のソース・ドレイン拡散層２１Ａは、被保護素子電極３２と接する第１の拡散層２６と接している。 （もっと読む）

【課題】不純物導入工程の回数を少なくすることにより、生産効率の向上を図った半導体装置の製造方法を提供する。
【解決手段】トンネル拡散層２４を有する不揮発性メモリセルと、ドレイン領域のチャネル部側に前記ドレイン領域よりも低不純物濃度の低濃度層を有するＭＯＳトランジスタと、静電破壊対策トランジスタとを、共通の半導体基板１上に備える半導体装置が製造される。この製造方法は、半導体基板１において不揮発性メモリセル用領域２０Ｒおよび静電破壊対策トランジスタ用領域１０Ｒに第１濃度で不純物を選択的に導入することによって、トンネル拡散層２４を形成し、同時に静電破壊対策トランジスタのソース領域１１およびドレイン領域１２を形成する工程を含む。 （もっと読む）

【課題】動作時に、メモリセルのワード線に印加できる電圧の自由度を高めた半導体保護回路を提供する。
【解決手段】保護回路は、半導体基板上に設けられ、配線を有する半導体装置の製造工程中に、配線に流入する電荷から前記半導体装置を保護する。保護回路は、配線に接続された第１の金属配線１２と、配線に互いに並列に接続された順方向ダイオード２０２および逆方向ダイオード２０３と、ドレインが順方向ダイオード２０２の出力部に、ソースが半導体基板１に、ゲートが上層の金属配線を介して接地にそれぞれ接続されたＮＭＩＳ２０４と、ドレインが逆方向ダイオード２０３の入力部に、ソースが半導体基板１に接続されたＰＭＩＳ２０５と、ＮＭＩＳ２０４のゲートに接続された第１のアンテナ２０６と、ＰＭＩＳ２０５のゲートに接続された第２のアンテナ２０７とを備える。 （もっと読む）

【課題】信頼性の高い半導体装置を歩留まり良く製造する技術を提供する。
【解決手段】基板上に設けられ、一対の不純物領域の間に設けられたチャネル形成領域を含む島状の半導体層と、半導体層の側面に接して設けられた第１絶縁層と、チャネル形成領域上に設けられ、半導体層を横断するように設けられたゲート電極と、チャネル形成領域及びゲート電極の間に設けられた第２絶縁層と、半導体層及び前記ゲート電極上に形成された第３絶縁層と、第３絶縁層を介して、不純物領域と電気的に接続される導電層と、を有する。不純物領域はチャネル形成領域と比較して膜厚が大きい領域を有し、且つ該膜厚が大きい領域で導電層が接続されている。第２絶縁層は、少なくともゲート電極が重畳する領域の半導体層の側面に設けられた第１絶縁層を覆う。 （もっと読む）

【課題】製造時に電荷蓄積層に電荷が蓄積されてしまうことを抑制することが可能な半導体装置およびその製造方法を提供すること。
【解決手段】本発明は、半導体基板１０上に設けられた電荷蓄積層２０と、電荷蓄積層２０に電荷をプログラムする際に用いられるゲート電極２２と、ゲート電極２２と接続するヒューズ５６と、を有し、ヒューズ５６は、ゲート電極２２に電圧が印加される際は電気的に切断されている半導体装置およびその製造方法である。 （もっと読む）

【課題】Ｆｉｎ−ＦＥＴとの混載に適したＦｉｎ型メモリセルを提案する。
【解決手段】本発明の例に関わるＦｉｎ型メモリセルは、フィン形状のアクティブエリアＡＡと、アクティブエリアＡＡの側面に沿うフローティングゲート電極ＦＧと、フローティングゲート電極ＦＧに対してアクティブエリアＡＡの長手方向に配置され、フローティングゲート電極ＦＧを挟み込む２つのコントロールゲート電極ＣＧとを備える。 （もっと読む）

【課題】半導体装置のコスト低減を図ることができる技術を提供する。また、メモリセルと高耐圧ＭＩＳＦＥＴのそれぞれの特性に合うウェルを形成することができる技術を提供する。
【解決手段】メモリセル形成領域Ｍ１〜Ｍ３および低耐圧ＭＩＳＦＥＴ形成領域Ｔを覆い、高耐圧ＭＩＳＦＥＴ形成領域Ｋを露出するレジストパターン２５を形成する。そして、このレジストパターン２５をマスクにして、高耐圧ＭＩＳＦＥＴ形成領域Ｋにｐ型ウェル２６を形成する。続いて、レジストパターン２５をマスクにしてチャネル形成領域２７を形成する。その後、高耐圧ＭＩＳＦＥＴ形成領域Ｋおよび低耐圧ＭＩＳＦＥＴ形成領域Ｔを覆い、メモリセル形成領域Ｍ１〜Ｍ３を露出するレジストパターンを形成する。そして、このレジストパターンをマスクにして、メモリセル形成領域Ｍ１〜Ｍ３にｐ型ウェルおよびチャネル形成領域を形成する。 （もっと読む）