半導体装置の製造方法
【課題】被保護素子部、保護素子部及び周辺トランジスタ部を備える半導体装置において、周辺トランジスタ部のゲート絶縁膜と該ゲート絶縁膜よりも膜厚が薄い保護素子部の界面絶縁膜とを同一の工程において形成できるようにする。
【解決手段】半導体基板１の上に、被保護素子用ゲート絶縁膜２を形成し、保護素子部に形成された被保護素子用ゲート絶縁膜２の一部を除去して、開口部１４を形成し、半導体基板１の上部に開口部１４を通して不純物を注入して、保護素子部にダイオードを形成し、ダイオードの上部に酸化抑制材を注入して、酸化抑制層９を形成し、半導体基板１における周辺トランジスタ部の少なくとも一部とを露出し、露出した半導体基板１の上にゲート絶縁膜１１を形成すると共に、酸化抑制層９の上に界面絶縁膜１２を形成し、被保護素子用ゲート絶縁膜２、ゲート絶縁膜１１及び界面絶縁膜１２の上にゲート電極１３を形成する。
【解決手段】半導体基板１の上に、被保護素子用ゲート絶縁膜２を形成し、保護素子部に形成された被保護素子用ゲート絶縁膜２の一部を除去して、開口部１４を形成し、半導体基板１の上部に開口部１４を通して不純物を注入して、保護素子部にダイオードを形成し、ダイオードの上部に酸化抑制材を注入して、酸化抑制層９を形成し、半導体基板１における周辺トランジスタ部の少なくとも一部とを露出し、露出した半導体基板１の上にゲート絶縁膜１１を形成すると共に、酸化抑制層９の上に界面絶縁膜１２を形成し、被保護素子用ゲート絶縁膜２、ゲート絶縁膜１１及び界面絶縁膜１２の上にゲート電極１３を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、局所電荷蓄積型不揮発性メモリ装置等を備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
局所電荷蓄積型不揮発性メモリ装置において、拡散工程におけるチャージアップにより電荷の注入を受けると、拡散工程の完了後に電荷を除去することが困難な場合が多い。このため、拡散工程におけるメモリ素子部に対するチャージアップダメージの抑制技術は重要性を増してきている。これまでに、メモリ素子部に保護素子部を接続して、電荷を保護素子部へ放出することにより、チャージアップダメージを抑制する構造を備える半導体装置が提案されており、このような半導体装置について、例えば、特許文献１等に提示されている。
【０００３】
図１７は従来の半導体装置の構造を示している。図１７に示すように、半導体基板１０１の上部にＮ型ウェル１０２が形成され、Ｎ型ウェル１０２の上部にＰ型拡散層１０３、Ｐ＋型拡散層１０４及びＮ＋型拡散層１０５が形成されている。さらに、半導体基板１０１の上には、下部シリコン酸化膜、シリコン窒化膜及び上部シリコン酸化膜の積層膜であるＯＮＯ膜１０６が形成されて、メモリ素子部である被保護素子部が形成されている。また、Ｐ型拡散層１０３の上におけるＯＮＯ膜１０６の一部に開口部が形成され、該開口部にＯＮＯ膜１０６よりも膜厚が薄い絶縁膜１０７が形成されている。絶縁膜１０７はＮ型ウェル１０２及びＰ型拡散層１０３により構成される保護素子部となるダイオード構造と接続されている。さらに、ＯＮＯ膜１０６及び絶縁膜１０７の上には、ゲート電極１０８が形成されている。被保護素子部とＯＮＯ膜１０６の開口部の領域に形成されたダイオード構造とは、互いに共有されたゲート電極１０８と接続されているため、被保護素子部における工程中のチャージアップによる電荷をダイオード構造を介して半導体基板１０１に放出し、被保護素子部に対するチャージアップダメージを防ぐことができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６８６９８４４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、メモリ素子部だけでなく、さらに周辺トランジスタ部も備える半導体装置において、できるだけ簡便な製造方法によってメモリ素子部、保護素子部及び周辺トランジスタ部を形成する技術が重要になってきている。しかしながら、前記の従来技術においては、メモリ素子部及び保護素子部は備えるが、これらと共に周辺トランジスタ部を備える場合については提示されていない。メモリ素子部及び周辺トランジスタ部の両方を備える半導体装置は産業上重要であるが、従来技術を用いてメモリ素子部、保護素子部及び周辺トランジスタ部の全てを形成しようとすると、製造方法が非常に複雑となるという問題が生じる。
【０００６】
具体的には、周辺トランジスタ部に形成されるゲート絶縁膜は、例えば３ｎｍ程度の膜厚が要望されるのに対し、保護素子部に形成される界面絶縁膜の膜厚は１ｎｍ程度が好ましい。なぜなら、保護素子部の界面絶縁膜は、膜厚が厚くなると素子特性が不安定になるおそれがあるからである。すなわち、保護素子部において、界面絶縁膜と半導体基板中に形成されたダイオード構造とが接続されているが、界面絶縁膜の膜厚が厚い場合は、拡散工程におけるチャージアップによって、保護素子部の界面絶縁膜が破壊されたり破壊されなかったりすることにより、ダイオードの動作が不安定となるおそれがある。また、界面絶縁膜の膜厚が薄くなり過ぎると、保護素子部にゲート電極を形成する際に、半導体基板からシリコンが異常エピタキシャル成長するということが本願発明者らの研究により解っている。従来技術においては、好ましい膜厚として例えば、周辺トランジスタ部のゲート絶縁膜の膜厚を約３ｎｍとし、保護素子部の界面絶縁膜の膜厚を約１ｎｍとしている。ところが、ゲート絶縁膜と界面絶縁膜とを同一の工程において形成することが不可能であるため、工程数が増大して、製造方法が複雑となる。
【０００７】
本発明は、前記従来の問題に鑑み、その目的は、被保護素子部、保護素子部及び周辺トランジスタ部を備える半導体装置の製造方法において、周辺トランジスタ部のゲート絶縁膜と該ゲート絶縁膜よりも膜厚が薄い保護素子部の界面絶縁膜とを同一の工程において形成できるようにすることにある。
【課題を解決するための手段】
【０００８】
前記の目的を達成するために、本発明は、半導体装置の製造方法を、界面絶縁膜を形成する領域に予め酸化抑制層を形成する構成とする。
【０００９】
具体的に、本発明に係る半導体装置の製造方法は、半導体基板の上に、被保護素子部、保護素子部及び周辺トランジスタ部を有する半導体装置の製造方法を対象とし、半導体基板の上に、被保護素子用ゲート絶縁膜を形成する工程（ａ）と、保護素子部に形成された被保護素子用ゲート絶縁膜の一部を除去して、開口部を形成することにより、開口部から半導体基板を露出する工程（ｂ）と、半導体基板の上部に開口部を通して不純物を注入することにより、保護素子部にダイオードを形成する工程（ｃ）と、ダイオードの上部に酸化抑制材を注入することにより、酸化抑制層を形成する工程と（ｄ）、半導体基板における周辺トランジスタ部の少なくとも一部とを露出する工程（ｅ）と、工程（ｅ）において露出した半導体基板の上にゲート絶縁膜を形成すると共に、酸化抑制層の上に界面絶縁膜を形成する工程（ｆ）と、被保護素子用ゲート絶縁膜、ゲート絶縁膜及び界面絶縁膜の上にゲート電極を形成する工程（ｇ）とを備え、被保護素子部のゲート電極と保護素子部のゲート電極とは互いに共有されており、保護素子部において、ゲート電極と半導体基板とはダイオードを介して接続し、界面絶縁膜は、ゲート絶縁膜よりも膜厚が薄いことを特徴とする。
【００１０】
本発明に係る半導体装置の形成方法によると、工程（ｆ）において、周辺トランジスタ部のゲート絶縁膜と該ゲート絶縁膜よりも膜厚が薄い保護素子部の界面絶縁膜とを同一の工程により形成することが可能であるため、製造工程を簡便にすることができる。
【００１１】
本発明に係る半導体装置の製造方法において、工程（ｃ）では、第１導電型の不純物を導入して第１の拡散層を形成し、第２導電型の不純物を導入して第１の拡散層よりも拡散深さの浅い第２の拡散層を形成することが好ましい。
【００１２】
この場合、第２の拡散層の不純物濃度は、ダイオードとして機能する範囲で低濃度に形成することが好ましい。
【００１３】
本発明に係る半導体装置の製造方法において、ゲート絶縁膜の膜厚は、約３ｎｍであり、界面絶縁膜の膜厚は約１ｎｍであることが好ましい。
【００１４】
本発明に係る半導体装置の製造方法において、酸化抑制材は、窒素又は炭素であることが好ましい。
【００１５】
本発明に係る半導体装置の製造方法において、被保護素子用ゲート絶縁膜は、第１のシリコン酸化膜、シリコン窒化膜及び第２のシリコン酸化膜の積層膜であることが好ましい。
【００１６】
本発明に係る半導体装置の製造方法は、工程（ａ）と工程（ｂ）との間に、被保護素子部、保護素子部及びトランジスタ部における被保護素子用ゲート絶縁膜の上に保護膜を形成し、周辺トランジスタ部においては、保護膜を除去する工程（ａ１）と、工程（ｂ）では、保護素子部において、保護膜における被保護素子用ゲート絶縁膜の開口部と重なる領域を選択的に除去する工程（ｂ１）と、工程（ｄ）と工程（ｅ）との間に、被保護素子部における保護膜を除去する工程（ｄ１）をさらに備えていることが好ましい。
【００１７】
この場合、保護膜は、シリコン窒化膜の単層又はシリコン窒化膜を含む積層膜であることが好ましい。
【発明の効果】
【００１８】
本発明に係る半導体装置の製造方法によると、被保護素子部、保護素子部及び周辺トランジスタ部を備える半導体装置において、周辺トランジスタ部のゲート絶縁膜と該ゲート絶縁膜よりも膜厚が薄い保護素子部の界面絶縁膜とを同一の工程により形成することが可能であるため、製造工程を簡便にすることができる。
【図面の簡単な説明】
【００１９】
【図１】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の構造を示す平面図である。
【図２】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の構造を示し、（ａ）は図１（ａ）のIIａ−IIａ線における断面図であり、（ｂ）は図１（ｂ）のIIｂ−IIｂ線における断面図であり、（ｃ）は図１（ｃ）のIIｃ−IIｃ線における断面図であり、（ｄ）は図１（ｄ）のIIｄ−IIｄ線における断面図である。
【図３】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図１２】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図１３】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図１４】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図１５】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図１６】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図１７】従来の半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【００２０】
本発明の一実施形態に係る半導体装置について、図１及び図２を参照しながら説明する。図１（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の平面図を示し、図２（ａ）〜（ｄ）は図１（ａ）〜（ｄ）のIIａ−IIａ線、IIｂ−IIｂ線、IIｃ−IIｃ線及びIIｄ−IIｄ線における断面図をそれぞれ示している。
【００２１】
図１及び図２に示すように、本発明の半導体装置は、被保護素子部、保護素子部、第１の周辺トランジスタ部及び第２の周辺トランジスタ部を備えている。ここで、各図面において、（ａ）は被保護素子部、（ｂ）は保護素子部、（ｃ）は第１の周辺トランジスタ部、（ｄ）は第２の周辺トランジスタ部をそれぞれ示している。
【００２２】
図１（ａ）及び図２（ａ）に示すように、被保護素子部において、第１導電型である半導体基板１の上部には、ソース／ドレイン拡散層４が形成されており、半導体基板１の上には、被保護素子用ゲート絶縁膜２が形成されている。ソース／ドレイン拡散層４の上には、被保護素子用ゲート絶縁膜２を貫通するように絶縁膜５が形成されている。また、被保護素子用ゲート絶縁膜２及び絶縁膜５の上にゲート電極１３が形成されている。
【００２３】
図１（ｂ）及び図２（ｂ）に示すように、保護素子部において、半導体基板１の上部には、第１導電型拡散層７、第２導電型拡散層８、酸化抑制層９及び界面絶縁膜１２が順次形成されている。半導体基板１の上には被保護素子用ゲート絶縁膜２及び保護膜６が順次形成され、界面絶縁膜１２の上には被保護素子用ゲート絶縁膜２及び保護膜６の開口部１４が形成されている。また、被保護素子用ゲート絶縁膜２、保護膜６及び界面絶縁膜１２を覆い、開口部１４を埋め込むようにゲート電極１３が形成されている。
【００２４】
図１（ｃ）及び図２（ｃ）に示すように、第１の周辺トランジスタ部において、半導体基板１の上部には、ソース／ドレイン拡散層４が形成されている。また、半導体基板１の上には、第１のゲート絶縁膜１０及びゲート電極１３が順次形成されている。
【００２５】
図１（ｄ）及び図２（ｄ）に示すように、第２の周辺トランジスタ部において、半導体基板１の上部には、ソース／ドレイン拡散層４が形成されている。半導体基板１の上には、第２のゲート絶縁膜１１及びゲート電極１３が順次形成されている。
【００２６】
ここで、本実施形態に係る半導体装置は、被保護素子部及び保護素子部のゲート電極１３は互いに共有され、また、保護素子部において、ゲート電極１３と半導体基板１とを接続する第１導電型拡散層７及び第２導電型拡散層８によるダイオード構造を有する。また、界面絶縁膜１２は第２のゲート絶縁膜１１よりも膜厚が薄いことを特徴とする。
【００２７】
以下に、本発明の一実施形態に係る半導体装置の製造方法について、図３〜図１６を参照しながら説明する。ここで、各図面において、（ａ）は被保護素子部、（ｂ）は保護素子部、（ｃ）は第１の周辺トランジスタ部、（ｄ）は第２の周辺トランジスタ部をそれぞれ示している。
【００２８】
図３（ａ）〜（ｄ）に示すように、被保護素子部、保護素子部、第１の周辺トランジスタ部及び第２の周辺トランジスタ部において、第１導電型である半導体基板１の上に被保護素子用ゲート絶縁膜２を形成する。被保護素子用ゲート絶縁膜２は、例えば５ｎｍの下部シリコン酸化膜、５ｎｍの中間シリコン窒化膜及び１０ｎｍの上部シリコン酸化膜の積層膜により構成される。
【００２９】
次に、図４（ａ）〜（ｄ）に示すように、被保護素子部において、被保護素子用ゲート絶縁膜２に開口部３を形成する。
【００３０】
次に、図５（ａ）〜（ｄ）に示すように、半導体基板１の上部における、開口部３を形成した領域にソース／ドレイン拡散層４を形成する。
【００３１】
次に、図６（ａ）〜（ｄ）に示すように、開口部３に絶縁膜５を形成する。
【００３２】
次に、図７（ａ）〜（ｄ）に示すように、被保護素子部、保護素子部、第１の周辺トランジスタ部及び第２の周辺トランジスタ部において、被保護素子用ゲート絶縁膜２及び絶縁膜５を覆うように保護膜６を形成する。保護膜６は、例えば１５ｎｍの下部シリコン窒化膜及び５０ｎｍの上部シリコン酸化膜の積層膜により構成される。
【００３３】
次に、図８（ａ）〜（ｄ）に示すように、第１の周辺トランジスタ部及び第２の周辺トランジスタ部において、保護膜６を除去する。
【００３４】
次に、図示しないが、第１の周辺トランジスタ部及び第２の周辺トランジスタ部において、半導体基板１の上部に不純物を注入することにより、ソース／ドレイン拡散層４を形成する。
【００３５】
次に、図９（ａ）〜（ｄ）に示すように、第１の周辺トランジスタ部及び第２の周辺トランジスタ部において、被保護素子用ゲート絶縁膜２を除去する。
【００３６】
次に、図１０（ａ）〜（ｄ）に示すように、保護素子部において、保護膜６の一部及び被保護素子用ゲート絶縁膜２の一部を除去して、開口部１４を形成する。
【００３７】
次に、図１１（ａ）〜（ｄ）に示すように、保護素子部において、半導体基板１の上部に開口部１４を通して、ダイオード耐圧を決める不純物の注入を行い、さらに、酸化抑制材の注入を行うことにより、第１導電型拡散層７、第２導電型拡散層８及び酸化抑制層９を順次形成する。ここで、図１及び図２の説明において述べたように、半導体基板１の上部における開口部１４の領域において、保護素子部のゲート電極１３と半導体基板１とは界面絶縁膜１２を介して接続され、ゲート電極１３に加えられた工程中の電荷は、半導体基板１におけるダイオード構造を介して半導体基板１に放出される。すなわち、前記のダイオード耐圧を決める不純物の注入は、工程中の電荷を半導体基板１に放出させるダイオード構造を構成する接合を形成するために行われる。例えば、Ｎ型不純物を半導体基板１の表面側に注入し、Ｐ型不純物を半導体基板１の深い側に注入することによりＮＰ接合を形成する場合と、Ｐ型不純物を半導体基板１の表面側に注入し、Ｎ型不純物を半導体基板１の深い側に注入することによりＰＮ接合を形成する場合等が挙げられる。例えば、半導体基板１の上部における開口部１４の領域において、ＮＰ接合を形成する場合は、さらに半導体基板１内の別のＰＮ接合とつながるような構造とする。また、ＰＮ接合を形成する場合は、さらに半導体基板１内の別のＮＰ接合とつながるような構造とすることにより、正負両極性の工程中の電荷を半導体基板１に放出することができる。
【００３８】
ここで、Ｎ型不純物を半導体基板１の表面側に注入し、Ｐ型不純物を半導体基板１の深い側に注入する場合においてはＮ型不純物の濃度をダイオードとして機能する範囲で小さくし、Ｐ型不純物の濃度を大きくすることにより、所望の保護耐圧を得るようにすることが好ましい。表面のＮ型不純物の濃度が大きいと増速酸化の効果が生じ、酸化抑制材の注入の効果が小さくなるためである。
【００３９】
また、酸化抑制材の注入の例としては窒素注入又は炭素注入等が挙げられる。なお、ダイオードの耐圧を決める注入と酸化抑制材の注入とは同じマスク工程において実施してもよいし、別々の工程において実施してもよい。また、ダイオード耐圧を決める注入においても第１導電型の不純物の注入及び第２導電型の不純物の注入を連続に行う必要はなく、例えば第２導電型の注入を予め実施する、又は、第２導電型拡散層はウェルにより代用する等の方法としてもよい。
【００４０】
次に、図１２（ａ）〜（ｄ）に示すように、保護素子部、第１の周辺トランジスタ部及び第２の周辺トランジスタ部において、酸化抑制層９及び半導体基板１の上に、第１のゲート絶縁膜１０を形成する。第１のゲート絶縁膜１０の膜厚は、例えば１５ｎｍである。
【００４１】
次に、図１３（ａ）〜（ｄ）に示すように、被保護素子部において、保護膜６を除去する。
【００４２】
次に、図１４（ａ）〜（ｄ）に示すように、保護素子部及び第２の周辺トランジスタ部において、第１のゲート絶縁膜１０を除去する。このとき、保護素子部及び第２の周辺トランジスタ部をリソグラフィ法により選択し、酸化膜ウエットエッチング法により第１のゲート絶縁膜１０を除去することが好ましい。このとき、保護素子部における開口部１４の周辺の領域は、保護膜６及び被保護素子用ゲート絶縁膜２の積層構造となっており、保護膜６はシリコン窒化膜を含むため、この工程の酸化膜ウエットエッチング法のストッパ膜として機能させることができるので、安定した形状を得ることができる。
【００４３】
次に、図１５（ａ）〜（ｄ）に示すように、酸化処理を行うことにより、第２の周辺トランジスタ部における半導体基板１の上部に第２のゲート絶縁膜１１を形成すると共に、保護素子部における酸化抑制層９の上部に界面絶縁膜１２を形成する。このとき、酸化抑制材の注入の効果により、膜厚が約３ｎｍの第２のゲート絶縁膜１１が形成されると共に、膜厚が約１ｎｍの界面絶縁膜１２が形成される。このように、同一の工程において、第２の周辺トランジスタ部の第２のゲート絶縁膜１１とそれよりも膜厚が薄い保護素子部の界面絶縁膜１２を共に形成することができる。
【００４４】
次に、図１６（ａ）〜（ｄ）に示すように、被保護素子部における被保護素子用ゲート絶縁膜２及び絶縁膜５の上、保護素子部における保護膜６及び界面絶縁膜１２の上、第１の周辺トランジスタ部における第１のゲート絶縁膜の上並びに第２の周辺トランジスタ部における第２のゲート絶縁膜１１の上にゲート電極１３を堆積する。
【００４５】
以降、図示はしないが、ゲートの加工、ソース／ドレインの形成及び配線の形成を行う。
【００４６】
本発明の一実施形態に係る半導体装置の製造方法によると、被保護素子部、保護素子部及び周辺トランジスタ部を備える半導体装置において、周辺トランジスタ部のゲート絶縁膜と該ゲート絶縁膜よりも膜厚が薄い保護素子部の界面絶縁膜とを同一の酸化工程により形成することが可能であるため、製造工程を簡便にすることができる。
【００４７】
なお、本発明において、被保護素子は局所電荷蓄積型メモリ素子に限らず、工程中のチャージアップの影響を受けるおそれのあるデバイス、例えば、厚膜のゲート絶縁膜を有する素子又は誘電率の高いゲート絶縁膜を有する素子等であってもよい。
【産業上の利用可能性】
【００４８】
本発明に係る半導体装置の製造方法は、被保護素子部、保護素子部及び周辺トランジスタ部を備える半導体装置において、周辺トランジスタ部のゲート絶縁膜と該ゲート絶縁膜よりも膜厚が薄い保護素子部の界面絶縁膜とを同一の酸化工程により形成することができ、製造工程を簡便にすることができるため、特に、局所電荷蓄積型不揮発性メモリ装置等を備える半導体装置の製造方法に有用である。
【符号の説明】
【００４９】
１ 半導体基板
２ 被保護素子用ゲート絶縁膜
３ 開口部
４ ソース／ドレイン拡散層
５ 絶縁膜
６ 保護膜
７ 第１導電型拡散層
８ 第２導電型拡散層
９ 酸化抑制層
１０ 第１のゲート絶縁膜
１１ 第２のゲート絶縁膜
１２ 界面絶縁膜
１３ ゲート電極
１４ 開口部
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、局所電荷蓄積型不揮発性メモリ装置等を備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
局所電荷蓄積型不揮発性メモリ装置において、拡散工程におけるチャージアップにより電荷の注入を受けると、拡散工程の完了後に電荷を除去することが困難な場合が多い。このため、拡散工程におけるメモリ素子部に対するチャージアップダメージの抑制技術は重要性を増してきている。これまでに、メモリ素子部に保護素子部を接続して、電荷を保護素子部へ放出することにより、チャージアップダメージを抑制する構造を備える半導体装置が提案されており、このような半導体装置について、例えば、特許文献１等に提示されている。
【０００３】
図１７は従来の半導体装置の構造を示している。図１７に示すように、半導体基板１０１の上部にＮ型ウェル１０２が形成され、Ｎ型ウェル１０２の上部にＰ型拡散層１０３、Ｐ＋型拡散層１０４及びＮ＋型拡散層１０５が形成されている。さらに、半導体基板１０１の上には、下部シリコン酸化膜、シリコン窒化膜及び上部シリコン酸化膜の積層膜であるＯＮＯ膜１０６が形成されて、メモリ素子部である被保護素子部が形成されている。また、Ｐ型拡散層１０３の上におけるＯＮＯ膜１０６の一部に開口部が形成され、該開口部にＯＮＯ膜１０６よりも膜厚が薄い絶縁膜１０７が形成されている。絶縁膜１０７はＮ型ウェル１０２及びＰ型拡散層１０３により構成される保護素子部となるダイオード構造と接続されている。さらに、ＯＮＯ膜１０６及び絶縁膜１０７の上には、ゲート電極１０８が形成されている。被保護素子部とＯＮＯ膜１０６の開口部の領域に形成されたダイオード構造とは、互いに共有されたゲート電極１０８と接続されているため、被保護素子部における工程中のチャージアップによる電荷をダイオード構造を介して半導体基板１０１に放出し、被保護素子部に対するチャージアップダメージを防ぐことができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６８６９８４４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、メモリ素子部だけでなく、さらに周辺トランジスタ部も備える半導体装置において、できるだけ簡便な製造方法によってメモリ素子部、保護素子部及び周辺トランジスタ部を形成する技術が重要になってきている。しかしながら、前記の従来技術においては、メモリ素子部及び保護素子部は備えるが、これらと共に周辺トランジスタ部を備える場合については提示されていない。メモリ素子部及び周辺トランジスタ部の両方を備える半導体装置は産業上重要であるが、従来技術を用いてメモリ素子部、保護素子部及び周辺トランジスタ部の全てを形成しようとすると、製造方法が非常に複雑となるという問題が生じる。
【０００６】
具体的には、周辺トランジスタ部に形成されるゲート絶縁膜は、例えば３ｎｍ程度の膜厚が要望されるのに対し、保護素子部に形成される界面絶縁膜の膜厚は１ｎｍ程度が好ましい。なぜなら、保護素子部の界面絶縁膜は、膜厚が厚くなると素子特性が不安定になるおそれがあるからである。すなわち、保護素子部において、界面絶縁膜と半導体基板中に形成されたダイオード構造とが接続されているが、界面絶縁膜の膜厚が厚い場合は、拡散工程におけるチャージアップによって、保護素子部の界面絶縁膜が破壊されたり破壊されなかったりすることにより、ダイオードの動作が不安定となるおそれがある。また、界面絶縁膜の膜厚が薄くなり過ぎると、保護素子部にゲート電極を形成する際に、半導体基板からシリコンが異常エピタキシャル成長するということが本願発明者らの研究により解っている。従来技術においては、好ましい膜厚として例えば、周辺トランジスタ部のゲート絶縁膜の膜厚を約３ｎｍとし、保護素子部の界面絶縁膜の膜厚を約１ｎｍとしている。ところが、ゲート絶縁膜と界面絶縁膜とを同一の工程において形成することが不可能であるため、工程数が増大して、製造方法が複雑となる。
【０００７】
本発明は、前記従来の問題に鑑み、その目的は、被保護素子部、保護素子部及び周辺トランジスタ部を備える半導体装置の製造方法において、周辺トランジスタ部のゲート絶縁膜と該ゲート絶縁膜よりも膜厚が薄い保護素子部の界面絶縁膜とを同一の工程において形成できるようにすることにある。
【課題を解決するための手段】
【０００８】
前記の目的を達成するために、本発明は、半導体装置の製造方法を、界面絶縁膜を形成する領域に予め酸化抑制層を形成する構成とする。
【０００９】
具体的に、本発明に係る半導体装置の製造方法は、半導体基板の上に、被保護素子部、保護素子部及び周辺トランジスタ部を有する半導体装置の製造方法を対象とし、半導体基板の上に、被保護素子用ゲート絶縁膜を形成する工程（ａ）と、保護素子部に形成された被保護素子用ゲート絶縁膜の一部を除去して、開口部を形成することにより、開口部から半導体基板を露出する工程（ｂ）と、半導体基板の上部に開口部を通して不純物を注入することにより、保護素子部にダイオードを形成する工程（ｃ）と、ダイオードの上部に酸化抑制材を注入することにより、酸化抑制層を形成する工程と（ｄ）、半導体基板における周辺トランジスタ部の少なくとも一部とを露出する工程（ｅ）と、工程（ｅ）において露出した半導体基板の上にゲート絶縁膜を形成すると共に、酸化抑制層の上に界面絶縁膜を形成する工程（ｆ）と、被保護素子用ゲート絶縁膜、ゲート絶縁膜及び界面絶縁膜の上にゲート電極を形成する工程（ｇ）とを備え、被保護素子部のゲート電極と保護素子部のゲート電極とは互いに共有されており、保護素子部において、ゲート電極と半導体基板とはダイオードを介して接続し、界面絶縁膜は、ゲート絶縁膜よりも膜厚が薄いことを特徴とする。
【００１０】
本発明に係る半導体装置の形成方法によると、工程（ｆ）において、周辺トランジスタ部のゲート絶縁膜と該ゲート絶縁膜よりも膜厚が薄い保護素子部の界面絶縁膜とを同一の工程により形成することが可能であるため、製造工程を簡便にすることができる。
【００１１】
本発明に係る半導体装置の製造方法において、工程（ｃ）では、第１導電型の不純物を導入して第１の拡散層を形成し、第２導電型の不純物を導入して第１の拡散層よりも拡散深さの浅い第２の拡散層を形成することが好ましい。
【００１２】
この場合、第２の拡散層の不純物濃度は、ダイオードとして機能する範囲で低濃度に形成することが好ましい。
【００１３】
本発明に係る半導体装置の製造方法において、ゲート絶縁膜の膜厚は、約３ｎｍであり、界面絶縁膜の膜厚は約１ｎｍであることが好ましい。
【００１４】
本発明に係る半導体装置の製造方法において、酸化抑制材は、窒素又は炭素であることが好ましい。
【００１５】
本発明に係る半導体装置の製造方法において、被保護素子用ゲート絶縁膜は、第１のシリコン酸化膜、シリコン窒化膜及び第２のシリコン酸化膜の積層膜であることが好ましい。
【００１６】
本発明に係る半導体装置の製造方法は、工程（ａ）と工程（ｂ）との間に、被保護素子部、保護素子部及びトランジスタ部における被保護素子用ゲート絶縁膜の上に保護膜を形成し、周辺トランジスタ部においては、保護膜を除去する工程（ａ１）と、工程（ｂ）では、保護素子部において、保護膜における被保護素子用ゲート絶縁膜の開口部と重なる領域を選択的に除去する工程（ｂ１）と、工程（ｄ）と工程（ｅ）との間に、被保護素子部における保護膜を除去する工程（ｄ１）をさらに備えていることが好ましい。
【００１７】
この場合、保護膜は、シリコン窒化膜の単層又はシリコン窒化膜を含む積層膜であることが好ましい。
【発明の効果】
【００１８】
本発明に係る半導体装置の製造方法によると、被保護素子部、保護素子部及び周辺トランジスタ部を備える半導体装置において、周辺トランジスタ部のゲート絶縁膜と該ゲート絶縁膜よりも膜厚が薄い保護素子部の界面絶縁膜とを同一の工程により形成することが可能であるため、製造工程を簡便にすることができる。
【図面の簡単な説明】
【００１９】
【図１】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の構造を示す平面図である。
【図２】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の構造を示し、（ａ）は図１（ａ）のIIａ−IIａ線における断面図であり、（ｂ）は図１（ｂ）のIIｂ−IIｂ線における断面図であり、（ｃ）は図１（ｃ）のIIｃ−IIｃ線における断面図であり、（ｄ）は図１（ｄ）のIIｄ−IIｄ線における断面図である。
【図３】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図１２】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図１３】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図１４】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図１５】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図１６】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図１７】従来の半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【００２０】
本発明の一実施形態に係る半導体装置について、図１及び図２を参照しながら説明する。図１（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の平面図を示し、図２（ａ）〜（ｄ）は図１（ａ）〜（ｄ）のIIａ−IIａ線、IIｂ−IIｂ線、IIｃ−IIｃ線及びIIｄ−IIｄ線における断面図をそれぞれ示している。
【００２１】
図１及び図２に示すように、本発明の半導体装置は、被保護素子部、保護素子部、第１の周辺トランジスタ部及び第２の周辺トランジスタ部を備えている。ここで、各図面において、（ａ）は被保護素子部、（ｂ）は保護素子部、（ｃ）は第１の周辺トランジスタ部、（ｄ）は第２の周辺トランジスタ部をそれぞれ示している。
【００２２】
図１（ａ）及び図２（ａ）に示すように、被保護素子部において、第１導電型である半導体基板１の上部には、ソース／ドレイン拡散層４が形成されており、半導体基板１の上には、被保護素子用ゲート絶縁膜２が形成されている。ソース／ドレイン拡散層４の上には、被保護素子用ゲート絶縁膜２を貫通するように絶縁膜５が形成されている。また、被保護素子用ゲート絶縁膜２及び絶縁膜５の上にゲート電極１３が形成されている。
【００２３】
図１（ｂ）及び図２（ｂ）に示すように、保護素子部において、半導体基板１の上部には、第１導電型拡散層７、第２導電型拡散層８、酸化抑制層９及び界面絶縁膜１２が順次形成されている。半導体基板１の上には被保護素子用ゲート絶縁膜２及び保護膜６が順次形成され、界面絶縁膜１２の上には被保護素子用ゲート絶縁膜２及び保護膜６の開口部１４が形成されている。また、被保護素子用ゲート絶縁膜２、保護膜６及び界面絶縁膜１２を覆い、開口部１４を埋め込むようにゲート電極１３が形成されている。
【００２４】
図１（ｃ）及び図２（ｃ）に示すように、第１の周辺トランジスタ部において、半導体基板１の上部には、ソース／ドレイン拡散層４が形成されている。また、半導体基板１の上には、第１のゲート絶縁膜１０及びゲート電極１３が順次形成されている。
【００２５】
図１（ｄ）及び図２（ｄ）に示すように、第２の周辺トランジスタ部において、半導体基板１の上部には、ソース／ドレイン拡散層４が形成されている。半導体基板１の上には、第２のゲート絶縁膜１１及びゲート電極１３が順次形成されている。
【００２６】
ここで、本実施形態に係る半導体装置は、被保護素子部及び保護素子部のゲート電極１３は互いに共有され、また、保護素子部において、ゲート電極１３と半導体基板１とを接続する第１導電型拡散層７及び第２導電型拡散層８によるダイオード構造を有する。また、界面絶縁膜１２は第２のゲート絶縁膜１１よりも膜厚が薄いことを特徴とする。
【００２７】
以下に、本発明の一実施形態に係る半導体装置の製造方法について、図３〜図１６を参照しながら説明する。ここで、各図面において、（ａ）は被保護素子部、（ｂ）は保護素子部、（ｃ）は第１の周辺トランジスタ部、（ｄ）は第２の周辺トランジスタ部をそれぞれ示している。
【００２８】
図３（ａ）〜（ｄ）に示すように、被保護素子部、保護素子部、第１の周辺トランジスタ部及び第２の周辺トランジスタ部において、第１導電型である半導体基板１の上に被保護素子用ゲート絶縁膜２を形成する。被保護素子用ゲート絶縁膜２は、例えば５ｎｍの下部シリコン酸化膜、５ｎｍの中間シリコン窒化膜及び１０ｎｍの上部シリコン酸化膜の積層膜により構成される。
【００２９】
次に、図４（ａ）〜（ｄ）に示すように、被保護素子部において、被保護素子用ゲート絶縁膜２に開口部３を形成する。
【００３０】
次に、図５（ａ）〜（ｄ）に示すように、半導体基板１の上部における、開口部３を形成した領域にソース／ドレイン拡散層４を形成する。
【００３１】
次に、図６（ａ）〜（ｄ）に示すように、開口部３に絶縁膜５を形成する。
【００３２】
次に、図７（ａ）〜（ｄ）に示すように、被保護素子部、保護素子部、第１の周辺トランジスタ部及び第２の周辺トランジスタ部において、被保護素子用ゲート絶縁膜２及び絶縁膜５を覆うように保護膜６を形成する。保護膜６は、例えば１５ｎｍの下部シリコン窒化膜及び５０ｎｍの上部シリコン酸化膜の積層膜により構成される。
【００３３】
次に、図８（ａ）〜（ｄ）に示すように、第１の周辺トランジスタ部及び第２の周辺トランジスタ部において、保護膜６を除去する。
【００３４】
次に、図示しないが、第１の周辺トランジスタ部及び第２の周辺トランジスタ部において、半導体基板１の上部に不純物を注入することにより、ソース／ドレイン拡散層４を形成する。
【００３５】
次に、図９（ａ）〜（ｄ）に示すように、第１の周辺トランジスタ部及び第２の周辺トランジスタ部において、被保護素子用ゲート絶縁膜２を除去する。
【００３６】
次に、図１０（ａ）〜（ｄ）に示すように、保護素子部において、保護膜６の一部及び被保護素子用ゲート絶縁膜２の一部を除去して、開口部１４を形成する。
【００３７】
次に、図１１（ａ）〜（ｄ）に示すように、保護素子部において、半導体基板１の上部に開口部１４を通して、ダイオード耐圧を決める不純物の注入を行い、さらに、酸化抑制材の注入を行うことにより、第１導電型拡散層７、第２導電型拡散層８及び酸化抑制層９を順次形成する。ここで、図１及び図２の説明において述べたように、半導体基板１の上部における開口部１４の領域において、保護素子部のゲート電極１３と半導体基板１とは界面絶縁膜１２を介して接続され、ゲート電極１３に加えられた工程中の電荷は、半導体基板１におけるダイオード構造を介して半導体基板１に放出される。すなわち、前記のダイオード耐圧を決める不純物の注入は、工程中の電荷を半導体基板１に放出させるダイオード構造を構成する接合を形成するために行われる。例えば、Ｎ型不純物を半導体基板１の表面側に注入し、Ｐ型不純物を半導体基板１の深い側に注入することによりＮＰ接合を形成する場合と、Ｐ型不純物を半導体基板１の表面側に注入し、Ｎ型不純物を半導体基板１の深い側に注入することによりＰＮ接合を形成する場合等が挙げられる。例えば、半導体基板１の上部における開口部１４の領域において、ＮＰ接合を形成する場合は、さらに半導体基板１内の別のＰＮ接合とつながるような構造とする。また、ＰＮ接合を形成する場合は、さらに半導体基板１内の別のＮＰ接合とつながるような構造とすることにより、正負両極性の工程中の電荷を半導体基板１に放出することができる。
【００３８】
ここで、Ｎ型不純物を半導体基板１の表面側に注入し、Ｐ型不純物を半導体基板１の深い側に注入する場合においてはＮ型不純物の濃度をダイオードとして機能する範囲で小さくし、Ｐ型不純物の濃度を大きくすることにより、所望の保護耐圧を得るようにすることが好ましい。表面のＮ型不純物の濃度が大きいと増速酸化の効果が生じ、酸化抑制材の注入の効果が小さくなるためである。
【００３９】
また、酸化抑制材の注入の例としては窒素注入又は炭素注入等が挙げられる。なお、ダイオードの耐圧を決める注入と酸化抑制材の注入とは同じマスク工程において実施してもよいし、別々の工程において実施してもよい。また、ダイオード耐圧を決める注入においても第１導電型の不純物の注入及び第２導電型の不純物の注入を連続に行う必要はなく、例えば第２導電型の注入を予め実施する、又は、第２導電型拡散層はウェルにより代用する等の方法としてもよい。
【００４０】
次に、図１２（ａ）〜（ｄ）に示すように、保護素子部、第１の周辺トランジスタ部及び第２の周辺トランジスタ部において、酸化抑制層９及び半導体基板１の上に、第１のゲート絶縁膜１０を形成する。第１のゲート絶縁膜１０の膜厚は、例えば１５ｎｍである。
【００４１】
次に、図１３（ａ）〜（ｄ）に示すように、被保護素子部において、保護膜６を除去する。
【００４２】
次に、図１４（ａ）〜（ｄ）に示すように、保護素子部及び第２の周辺トランジスタ部において、第１のゲート絶縁膜１０を除去する。このとき、保護素子部及び第２の周辺トランジスタ部をリソグラフィ法により選択し、酸化膜ウエットエッチング法により第１のゲート絶縁膜１０を除去することが好ましい。このとき、保護素子部における開口部１４の周辺の領域は、保護膜６及び被保護素子用ゲート絶縁膜２の積層構造となっており、保護膜６はシリコン窒化膜を含むため、この工程の酸化膜ウエットエッチング法のストッパ膜として機能させることができるので、安定した形状を得ることができる。
【００４３】
次に、図１５（ａ）〜（ｄ）に示すように、酸化処理を行うことにより、第２の周辺トランジスタ部における半導体基板１の上部に第２のゲート絶縁膜１１を形成すると共に、保護素子部における酸化抑制層９の上部に界面絶縁膜１２を形成する。このとき、酸化抑制材の注入の効果により、膜厚が約３ｎｍの第２のゲート絶縁膜１１が形成されると共に、膜厚が約１ｎｍの界面絶縁膜１２が形成される。このように、同一の工程において、第２の周辺トランジスタ部の第２のゲート絶縁膜１１とそれよりも膜厚が薄い保護素子部の界面絶縁膜１２を共に形成することができる。
【００４４】
次に、図１６（ａ）〜（ｄ）に示すように、被保護素子部における被保護素子用ゲート絶縁膜２及び絶縁膜５の上、保護素子部における保護膜６及び界面絶縁膜１２の上、第１の周辺トランジスタ部における第１のゲート絶縁膜の上並びに第２の周辺トランジスタ部における第２のゲート絶縁膜１１の上にゲート電極１３を堆積する。
【００４５】
以降、図示はしないが、ゲートの加工、ソース／ドレインの形成及び配線の形成を行う。
【００４６】
本発明の一実施形態に係る半導体装置の製造方法によると、被保護素子部、保護素子部及び周辺トランジスタ部を備える半導体装置において、周辺トランジスタ部のゲート絶縁膜と該ゲート絶縁膜よりも膜厚が薄い保護素子部の界面絶縁膜とを同一の酸化工程により形成することが可能であるため、製造工程を簡便にすることができる。
【００４７】
なお、本発明において、被保護素子は局所電荷蓄積型メモリ素子に限らず、工程中のチャージアップの影響を受けるおそれのあるデバイス、例えば、厚膜のゲート絶縁膜を有する素子又は誘電率の高いゲート絶縁膜を有する素子等であってもよい。
【産業上の利用可能性】
【００４８】
本発明に係る半導体装置の製造方法は、被保護素子部、保護素子部及び周辺トランジスタ部を備える半導体装置において、周辺トランジスタ部のゲート絶縁膜と該ゲート絶縁膜よりも膜厚が薄い保護素子部の界面絶縁膜とを同一の酸化工程により形成することができ、製造工程を簡便にすることができるため、特に、局所電荷蓄積型不揮発性メモリ装置等を備える半導体装置の製造方法に有用である。
【符号の説明】
【００４９】
１ 半導体基板
２ 被保護素子用ゲート絶縁膜
３ 開口部
４ ソース／ドレイン拡散層
５ 絶縁膜
６ 保護膜
７ 第１導電型拡散層
８ 第２導電型拡散層
９ 酸化抑制層
１０ 第１のゲート絶縁膜
１１ 第２のゲート絶縁膜
１２ 界面絶縁膜
１３ ゲート電極
１４ 開口部
【特許請求の範囲】
【請求項１】
半導体基板の上に、被保護素子部、保護素子部及び周辺トランジスタ部を有する半導体装置の製造方法であって、
前記半導体基板の上に、被保護素子用ゲート絶縁膜を形成する工程（ａ）と、
前記保護素子部に形成された前記被保護素子用ゲート絶縁膜の一部を除去して、開口部を形成することにより、前記開口部から前記半導体基板を露出する工程（ｂ）と、
前記半導体基板の上部に前記開口部を通して不純物を注入することにより、前記保護素子部にダイオードを形成する工程（ｃ）と、
前記ダイオードの上部に酸化抑制材を注入することにより、酸化抑制層を形成する工程と（ｄ）、
前記半導体基板における前記周辺トランジスタ部の少なくとも一部とを露出する工程（ｅ）と、
前記工程（ｅ）において露出した前記半導体基板の上にゲート絶縁膜を形成すると共に、前記酸化抑制層の上に界面絶縁膜を形成する工程（ｆ）と、
前記被保護素子用ゲート絶縁膜、ゲート絶縁膜及び界面絶縁膜の上にゲート電極を形成する工程（ｇ）とを備え、
前記被保護素子部の前記ゲート電極と前記保護素子部の前記ゲート電極とは互いに共有されており、
前記保護素子部において、前記ゲート電極と前記半導体基板とは前記ダイオードを介して接続し、
前記界面絶縁膜は、前記ゲート絶縁膜よりも膜厚が薄いことを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ｃ）では、第１導電型の不純物を導入して第１の拡散層を形成し、第２導電型の不純物を導入して前記第１の拡散層よりも拡散深さの浅い第２の拡散層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の拡散層の不純物濃度は、ダイオードとして機能する範囲で低濃度に形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ゲート絶縁膜の膜厚は、約３ｎｍであり、前記界面絶縁膜の膜厚は約１ｎｍであることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記酸化抑制材は、窒素又は炭素であることを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記被保護素子用ゲート絶縁膜は、第１のシリコン酸化膜、シリコン窒化膜及び第２のシリコン酸化膜の積層膜であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記工程（ａ）と前記工程（ｂ）との間に、前記被保護素子部、保護素子部及びトランジスタ部における前記被保護素子用ゲート絶縁膜の上に保護膜を形成し、周辺トランジスタ部においては、前記保護膜を除去する工程（ａ１）と、
前記工程（ｂ）では、前記保護素子部において、前記保護膜における前記被保護素子用ゲート絶縁膜の開口部と重なる領域を選択的に除去する工程（ｂ１）と、
前記工程（ｄ）と前記工程（ｅ）との間に、前記被保護素子部における前記保護膜を除去する工程（ｄ１）とをさらに備えていることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記保護膜は、シリコン窒化膜の単層又はシリコン窒化膜を含む積層膜であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１】
半導体基板の上に、被保護素子部、保護素子部及び周辺トランジスタ部を有する半導体装置の製造方法であって、
前記半導体基板の上に、被保護素子用ゲート絶縁膜を形成する工程（ａ）と、
前記保護素子部に形成された前記被保護素子用ゲート絶縁膜の一部を除去して、開口部を形成することにより、前記開口部から前記半導体基板を露出する工程（ｂ）と、
前記半導体基板の上部に前記開口部を通して不純物を注入することにより、前記保護素子部にダイオードを形成する工程（ｃ）と、
前記ダイオードの上部に酸化抑制材を注入することにより、酸化抑制層を形成する工程と（ｄ）、
前記半導体基板における前記周辺トランジスタ部の少なくとも一部とを露出する工程（ｅ）と、
前記工程（ｅ）において露出した前記半導体基板の上にゲート絶縁膜を形成すると共に、前記酸化抑制層の上に界面絶縁膜を形成する工程（ｆ）と、
前記被保護素子用ゲート絶縁膜、ゲート絶縁膜及び界面絶縁膜の上にゲート電極を形成する工程（ｇ）とを備え、
前記被保護素子部の前記ゲート電極と前記保護素子部の前記ゲート電極とは互いに共有されており、
前記保護素子部において、前記ゲート電極と前記半導体基板とは前記ダイオードを介して接続し、
前記界面絶縁膜は、前記ゲート絶縁膜よりも膜厚が薄いことを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ｃ）では、第１導電型の不純物を導入して第１の拡散層を形成し、第２導電型の不純物を導入して前記第１の拡散層よりも拡散深さの浅い第２の拡散層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の拡散層の不純物濃度は、ダイオードとして機能する範囲で低濃度に形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ゲート絶縁膜の膜厚は、約３ｎｍであり、前記界面絶縁膜の膜厚は約１ｎｍであることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記酸化抑制材は、窒素又は炭素であることを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記被保護素子用ゲート絶縁膜は、第１のシリコン酸化膜、シリコン窒化膜及び第２のシリコン酸化膜の積層膜であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記工程（ａ）と前記工程（ｂ）との間に、前記被保護素子部、保護素子部及びトランジスタ部における前記被保護素子用ゲート絶縁膜の上に保護膜を形成し、周辺トランジスタ部においては、前記保護膜を除去する工程（ａ１）と、
前記工程（ｂ）では、前記保護素子部において、前記保護膜における前記被保護素子用ゲート絶縁膜の開口部と重なる領域を選択的に除去する工程（ｂ１）と、
前記工程（ｄ）と前記工程（ｅ）との間に、前記被保護素子部における前記保護膜を除去する工程（ｄ１）とをさらに備えていることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記保護膜は、シリコン窒化膜の単層又はシリコン窒化膜を含む積層膜であることを特徴とする請求項７に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１０−２８７７８７（Ｐ２０１０−２８７７８７Ａ）
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願番号】特願２００９−１４１４０６（Ｐ２００９−１４１４０６）
【出願日】平成２１年６月１２日（２００９．６．１２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願日】平成２１年６月１２日（２００９．６．１２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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