半導体装置及びその製造方法
【課題】絶縁破壊に至らない微量の電荷の蓄積を抑制した半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１の上に形成された半導体素子１及び保護ダイオード２を備えている。半導体基板１１の上には、半導体素子１及び保護ダイオード２を覆うように第１の層間絶縁膜２２が形成されている。第１の層間絶縁膜２２には、半導体素子１と電気的に接続された第１のプラグ２５と、保護ダイオード２と電気的に接続された第２のプラグ２３、２４とが形成されている。第２のプラグ２３、２４の上面の面積は、第１のプラグ２５の上面の面積よりも大きい。
【解決手段】半導体装置は、半導体基板１１の上に形成された半導体素子１及び保護ダイオード２を備えている。半導体基板１１の上には、半導体素子１及び保護ダイオード２を覆うように第１の層間絶縁膜２２が形成されている。第１の層間絶縁膜２２には、半導体素子１と電気的に接続された第１のプラグ２５と、保護ダイオード２と電気的に接続された第２のプラグ２３、２４とが形成されている。第２のプラグ２３、２４の上面の面積は、第１のプラグ２５の上面の面積よりも大きい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、トラップ膜に電荷を蓄積する不揮発性半導体記憶素子に代表される、多層配線構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、種々の形態の不揮発性半導体記憶装置が提案されている。例えば、拡散層からなるビット線とポリシリコン等の導電層からなるワード線とを交差するように配置し、トラップ膜に電荷を蓄積する不揮発性半導体記憶素子は、容易に高集積化が可能であるため注目されている（例えば、特許文献１を参照。）。
【０００３】
しかし、不揮発性半導体記憶素子は、工程中に発生する様々なチャージング現象により、電荷トラップ膜に電子が捕獲され、しきい値電圧が変動するという特性を有している。このため、工程中に発生する電荷が半導体記憶素子に到達しないように防御する技術が重要である。
【０００４】
チャージング現象の１つとして、半導体記憶素子と電源とを接続する金属配線を形成する際に、金属配線に蓄積される電荷によるチャージング現象が報告されており、チャージング現象による電荷を、保護ダイオードにより半導体記憶素子に到達しないように防御する技術が提案されている。（例えば、特許文献２を参照。）。
【０００５】
特許文献２によれば、１層目の金属配線によりメモリセルのゲート電極と保護ダイオードを接続した上で、２層目の金属配線への接続孔の形成をドライエッチングにより実施する。このため、ドライエッチングにより発生する電荷を保護ダイオードによって基板へ放出することができ、ゲート絶縁膜の絶縁破壊を抑制することが可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願公開第２００６／０２１４２１８号明細書
【特許文献２】特開平１０−１７３１５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記の従来技術は、半導体記憶素子のゲート絶縁膜の絶縁破壊を抑制することを目的とし、高電圧のストレスが印加した場合を想定した技術である。一方、トラップ膜に電荷を蓄積するような不揮発性半導体記憶素子においては、絶縁破壊に至らない微量の電荷の蓄積であっても特性に影響を及ぼすため、浮遊ゲート電極型の不揮発性半導体記憶素子よりも電荷蓄積に対する保護が必要となる。このため、トラップ膜に電荷を蓄積するような不揮発性半導体記憶素子では、金属配線の接続孔形成時における、金属配線への電荷蓄積量をさらに低下させる技術が必要である。
【０００８】
また、実際のドライエッチングプロセスにおいては、従来技術では想定されていない帯電現象が発生し、トラップ膜への電荷蓄積が生じるということを本願発明者は見出した。さらに、ゲート電極には、負電荷が帯電する場合も、正電荷が帯電する場合もあり得る。従って、従来技術のようにゲート電極が負に帯電する状態においてのみ保護ダイオードが機能する構造では、ゲート電極が正に帯電する状態となった場合、トラップ膜への電荷蓄積が避けられないという問題がある。
【０００９】
本発明は、前記の問題を解決し、絶縁破壊に至らない微量の電荷の蓄積を抑制した半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するため、本発明は半導体装置を、半導体素子と接続されたプラグの上面の面積よりも、保護ダイオードと接続されたプラグの上面の面積が大きい構成とする。
【００１１】
具体的に、本発明に係る第１の半導体装置は、半導体基板の上に形成された半導体素子及び保護ダイオードと、半導体基板の上に、半導体素子及び保護ダイオードを覆うように形成された第１の層間絶縁膜と、第１の層間絶縁膜に形成され、半導体素子と電気的に接続された第１のプラグと、第１の層間絶縁膜に形成され、保護ダイオードと電気的に接続された第２のプラグとを備え、第２のプラグの上面の面積は、第１のプラグの上面の面積よりも大きいことを特徴とする。
【００１２】
第１の半導体装置は、第２のプラグの上面の面積が、第１のプラグの上面の面積よりも大きい。このため、第１のプラグ及び第２のプラグを形成するための第１の接続孔及び第２の接続孔を第１の層間絶縁膜に形成する際に、第１の接続孔が半導体素子のゲート電極に達する前に第２の接続孔が保護ダイオードに達する。従って、第１の接続孔及び第２の接続孔を形成するためのドライエッチングの際に生じる電荷が、第１の接続孔とゲート電極との間に生じるキャパシタに蓄積されにくくなる。その結果、電荷を基板へ逃がす効果が高くなり、絶縁破壊に至らない微量の電荷の蓄積を抑制できる。
【００１３】
本発明に係る第２の半導体装置は、半導体基板の上に形成された半導体素子及び保護ダイオードと、半導体基板の上に、半導体素子及び保護ダイオードを覆うように形成された第１の層間絶縁膜と、第１の層間絶縁膜に形成され、半導体素子と電気的に接続された第１のプラグと、第１の層間絶縁膜に形成され、保護ダイオードと電気的に接続された第２のプラグと、第１の層間絶縁膜の上に形成され、第１のプラグと電気的に接続された第１の配線と、第２のプラグと電気的に接続された第２の配線と、第１の層間絶縁膜の上に、第１の配線及び第２の配線を覆うように形成された第２の層間絶縁膜と、第２の層間絶縁膜に形成され、第１の配線と電気的に接続された第３のプラグと、第２の層間絶縁膜に形成され、第２の配線と電気的に接続された第４のプラグとを備え、第４のプラグの上面の面積は、第３のプラグの上面の面積よりも大きいことを特徴とする。
【００１４】
第２の半導体装置は、第１の配線と電気的に接続された第３のプラグと、第２の配線と電気的に接続された第４のプラグとを備え、第４のプラグの上面の面積は、第３のプラグの上面の面積よりも大きい。このため、第３のプラグ及び第４のプラグを形成するための第３の接続孔及び第４の接続孔を第２の層間絶縁膜に形成する際に、第３の接続孔が第１の配線に到達する前に、第４の接続孔が第２の配線に到達する。従って、第３の接続孔及び第４の接続孔を形成するためのドライエッチングの際に生じる電荷を基板へ逃がす効果を向上させることができ、絶縁破壊に至らない微量の電荷の蓄積を抑制できる。
【００１５】
第２の半導体装置において、第２のプラグの上面の面積は、第１のプラグの上面の面積よりも大きい構成としてもよい。
【００１６】
第２の半導体装置において、第４のプラグの平面形状は、円形又は長円形としてもよい。
【００１７】
第２の半導体装置において、第１の配線は、シリコン、タングステン、チタン、窒化チタン、アルミニウム、銅、タンタル、ルテニウム、バナジウム若しくはマンガン又はその化合物からなる膜、アルミニウム又はアルミニウム化合物とチタンと窒化チタンとからなる積層膜及び銅又は銅化合物とタンタルと窒化タンタルとからなる積層膜のうちのいずれかであることが好ましい。
【００１８】
第２の半導体装置において、第２の層間絶縁膜は、低誘電率膜と金属拡散抑制膜とからなる積層膜としてもよい。
【００１９】
第２の半導体装置において、第２の層間絶縁膜は、フッ素含有のシリコン酸化膜とシリコン窒化膜とシリコン酸化膜とからなる積層膜又は炭素含有のシリコン酸化膜と窒素含有のシリコン炭化膜と酸素含有のシリコン炭化膜とからなる積層膜としてもよい。
【００２０】
本発明の半導体装置において、第２のプラグの平面形状は、円形又は長円形としてもよい。
【００２１】
この場合において、長円形は短辺に対する長辺の長さの比率が２倍以上の長円形とすればよい。
【００２２】
本発明の半導体装置において、半導体素子は、トラップ膜電荷蓄積型の不揮発性半導体記憶素子又は浮遊電極電荷蓄積型の不揮発性半導体記憶素子としてもよい。この場合において、半導体素子は、埋め込みビット線構造を有していてもよい。
【００２３】
本発明の半導体装置において、保護ダイオードは、基板直結ダイオードを含み、半導体素子のゲート電極は、基板直結ダイオードと接続されている構成としてもよい。
【００２４】
本発明の半導体装置において、保護ダイオードは、正電圧印加に対する第１の保護ダイオードと負電圧印加に対する第２の保護ダイオードを含む構成としてもよい。
【００２５】
本発明の半導体装置は、保護ダイオードと第２のプラグとの間に形成され、半導体素子のゲート電極と同一材料で且つ同一膜厚の導電膜をさらに備えていてもよい。
【００２６】
本発明の半導体装置において、半導体素子は、複数の半導体記憶素子を含み、保護ダイオードは、半導体記憶素子が集積して配置されたアレイの外周に沿って複数形成されている構成としてもよい。
【００２７】
本発明の半導体装置において、半導体素子は、複数の半導体記憶素子を含み、保護ダイオードは、半導体記憶素子が集積して配置されたアレイの外周に沿って形成されたシールリングと電気的に接続されてい構成としてもよい。
【００２８】
本発明の半導体装置において、半導体素子のゲート電極は、金属シリサイド膜とポリシリコン膜との積層膜としてもよい。
【００２９】
本発明の半導体装置において、第１の層間絶縁膜は、シリコン窒化膜とシリコン酸化膜との積層膜としてもよい。
【００３０】
本発明の半導体装置において、第１のプラグ及び第２のプラグは、高融点金属を封入した金属プラグとしてもよい。
【００３１】
本発明に係る第１の半導体装置の製造方法は、半導体基板上に半導体素子を形成する工程（ａ）と、半導体基板上に保護ダイオードを形成する工程（ｂ）と、半導体基板上に、半導体素子及び保護ダイオードを覆うように第１の層間絶縁膜を形成する工程（ｃ）と、第１の層間絶縁膜に、半導体素子に到達する第１の接続孔及び保護ダイオードに到達する第２の接続孔を形成する工程（ｄ）と、第１の接続孔及び第２の接続孔に導電材料を埋め込む工程（ｅ）とを備え、工程（ｄ）では、第１の接続孔が半導体素子に到達する前に、第２の接続孔が保護ダイオードに到達することを特徴とする。
【００３２】
第１の半導体装置の製造方法は、第１の接続孔が半導体素子に到達する前に、第２の接続孔が保護ダイオードに到達する。このため、第１の接続孔及び第２の接続孔を第１の層間絶縁膜に形成する際にドライエッチングにより生じる電荷が、第１の接続孔と半導体素子との間に生じるキャパシタに蓄積されにくくなる。その結果、電荷を基板へ逃がす効果が高くなり、半導体装置を製造する際に、絶縁破壊に至らない微量の電荷も蓄積されることを抑えることができる。
【００３３】
本発明に係る第２の半導体装置の製造方法は、半導体基板上に半導体素子を形成する工程（ａ）と、半導体基板上に保護ダイオードを形成する工程（ｂ）と、半導体基板上に、半導体素子及び保護ダイオードを覆うように第１の層間絶縁膜を形成する工程（ｃ）と、第１の層間絶縁膜に、半導体素子に到達する第１の接続孔及び保護ダイオードに到達する第２の接続孔を形成する工程（ｄ）と、第１の接続孔及び第２の接続孔に、それぞれ導電材料を埋め込んで第１のプラグ及び第２のプラグを形成する工程（ｅ）と、第１の層間絶縁膜上に、第１のプラグと電気的に接続するように第１の配線を形成し、第２のプラグと電気的に接続するように第２の配線を形成する工程（ｆ）と、第１の層間絶縁膜上に、第１の配線及び第２の配線を覆うように第２の層間絶縁膜を形成する工程（ｇ）と、第２の層間絶縁膜に、第１の配線に到達する第３の接続孔及び第２の配線に到達する第４の接続孔を形成する工程（ｈ）と、第３の接続孔及び第４の接続孔に、それぞれ導電材料を埋め込んで第３のプラグ及び第４のプラグを形成する工程（ｉ）とを備え、工程（ｈ）では、第３の接続孔が第１の配線に到達する前に、第４の接続孔が第２の配線に到達することを特徴とする。
【００３４】
第２の半導体装置の製造方法は、第３の接続孔が第１の配線に到達する前に、第４の接続孔が第２の配線に到達する。このため、第３の接続孔及び第４の接続孔を形成するためのドライエッチングの際に生じる電荷を基板へ逃がす効果を向上させることができる。従って、半導体装置を製造する際に、絶縁破壊に至らない微量の電荷の蓄積を抑制できる。
【００３５】
第２の半導体装置の製造方法において、工程（ｄ）では、第１の接続孔が半導体素子に到達する前に、第２の接続孔が保護ダイオードに到達する構成としてもよい。
【００３６】
第２の半導体装置の製造方法において、工程（ｈ）では、第３の接続孔の形成と、第４の接続孔の形成とを別々に実施してもよい。また、工程（ｈ）では、第３の接続孔の形成と、第４の接続孔の形成とを同時に実施してもよい。
【００３７】
本発明の半導体装置の製造方法において、保護ダイオードは、基板直結ダイオードを含み、工程（ａ）では、半導体素子のゲート電極を、基板直結ダイオードと接続するように形成する構成としてもよい。
【００３８】
本発明の半導体装置の製造方法は、工程（ａ）と工程（ｂ）とを同時に実施してもよい。
【００３９】
本発明の半導体装置の製造方法において、工程（ｂ）では、正電圧印加に対する第１の保護ダイオードと負電圧印加に対する第２の保護ダイオードとを形成してもよい。
【００４０】
本発明の半導体装置の製造方法において、工程（ａ）では、半導体素子のゲート電極を形成と同時に、保護ダイオード上に、ゲート電極と同一材料で且つ同一膜厚の導電膜を形成してもよい。
【００４１】
本発明の半導体装置の製造方法において、工程（ｄ）では、第１の接続孔の形成と、第２の接続孔の形成とを別々に実施してもよい。また、工程（ｄ）では、第１の接続孔の形成と、第２の接続孔の形成とを同時に実施してもよい。
【発明の効果】
【００４２】
本発明の半導体装置及びその製造方法によれば、絶縁破壊に至らない微量の電荷の蓄積を抑制した半導体装置を実現できる。
【図面の簡単な説明】
【００４３】
【図１】（ａ）及び（ｂ）は半導体装置に生じる電荷蓄積を説明するための図であり、（ａ）は断面図であり、（ｂ）は等価回路図である。
【図２】図１に示す半導体装置を形成する際における回路の実体を反映した等価回路図である。
【図３】（ａ）及び（ｂ）は第１の実施形態に係る半導体装置示し、（ａ）は断面図であり、（ｂ）は等価回路図である。
【図４】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図６】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図８】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図９】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１０】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１１】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１２】第１の実施形態に係る半導体装置を形成する際における回路の実体を反映した等価回路図である。
【図１３】第１の実施形態に係る半導体装置の変形例を示す断面図である。
【図１４】第１の実施形態に係る半導体装置の製造工程の変形例を示す断面図である。
【図１５】第１の実施形態に係る半導体装置の製造工程の変形例を示す断面図である。
【図１６】第１の実施形態に係る半導体装置の製造工程の変形例を示す断面図である。
【図１７】第１の実施形態に係る半導体装置の製造工程の変形例を示す断面図である。
【図１８】第１の実施形態に係る半導体装置の変形例を示す断面図である。
【図１９】第１の実施形態に係る半導体装置の変形例を示す断面図である。
【図２０】第１の実施形態に係る半導体装置を示す平面図である。
【図２１】（ａ）〜（ｅ）は第１の実施形態に係る半導体装置の接続孔の形状を示す平面図である。
【図２２】（ａ）及び（ｂ）は第２の実施形態に係る半導体装置を示し、（ａ）は断面図であり、（ｂ）は等価回路図である。
【図２３】第１の実施形態に係る半導体装置の変形例を示す平面図である。
【図２４】第２の実施形態に係る半導体装置の一製造工程を示す断面図である。
【図２５】第２の実施形態に係る半導体装置の一製造工程を示す断面図である。
【図２６】第２の実施形態に係る半導体装置の一製造工程を示す断面図である。
【図２７】第２の実施形態に係る半導体装置の一製造工程を示す断面図である。
【図２８】第２の実施形態に係る半導体装置の一製造工程を示す断面図である。
【図２９】第２の実施形態に係る半導体装置を形成する際における回路の実体を反映した等価回路図である。
【図３０】第２の実施形態に係る半導体装置の変形例を示す断面図である。
【図３１】第２の実施形態に係る半導体装置の変形例を形成する際における回路の実体を反映した等価回路図である。
【図３２】第２の実施形態に係る半導体装置の一例を示す平面図である。
【図３３】第２の実施形態に係る半導体装置の一例を示す平面図である。
【図３４】第２の実施形態に係る半導体装置の変形例を示す平面図である。
【図３５】第２の実施形態に係る半導体装置の変形例を示す平面図である。
【発明を実施するための形態】
【００４４】
まず、本願発明者が見出した従来は想定されていない帯電現象について説明する。図１に示すような構成の半導体装置には、以下のような現象が生じる。
【００４５】
まず、半導体装置の構成を説明すると図１（ａ）に示すように、例えばシリコンからなる半導体基板１０１の上部には、複数の埋め込み酸化膜からなる素子分離領域１０２が形成されている。また、半導体基板１０１の上部には、複数のｎ型不純物拡散層からなるソース・ドレイン領域１０３が互いに間隔をおいて形成されており、各ソース・ドレイン領域１０３の上には、ビット線埋め込み酸化膜１０４が形成されている。さらに、各ソース・ドレイン領域１０３の間にある活性領域の上には、ゲート絶縁膜１２２を介して記憶電荷を蓄積する浮遊電極１２３がそれぞれ形成されている。各浮遊電極１２３の上には、電極間絶縁膜１２４を介してｎ型不純物である例えばリンが導入された多結晶シリコンからなり、ワード線となるゲート電極１２０がビット線埋め込み酸化膜１０４と交差するように形成されている。
【００４６】
また、半導体基板１０１の上部には、それぞれがｐ型不純物拡散層１０６及びｎ型不純物拡散層１０７からなる複数のｐｎ接合領域が形成されている。ゲート電極１２０上には金属シリサイド層１２１が形成されている。ゲート電極１２０及びビット線埋め込み酸化膜１０４及び素子分離領域１０２上には、層間絶縁膜１１２が形成されている。層間絶縁膜１１２には、ゲート電極１２０と接続されたコンタクトプラグ１１５及びｐｎ接合領域と接続されたコンタクトプラグ１１３が形成されている。ゲート電極１２０と接続されたコンタクトプラグ１１５と、ｐｎ接合領域と接続されたコンタクトプラグ１１３とを接続する金属配線１１６が形成されており、金属配線１１６上を覆う層間絶縁膜１１７が形成されている。さらに、層間絶縁膜１１７中に金属配線１１６と上層の金属配線（図示せず）とを接続するコンタクトプラグ１１８が形成されている。
【００４７】
図１（ａ）に示す半導体装置を等価回路として表すと図１（ｂ）のようになる。ｐ型不純物拡散層１０６及びｎ型不純物拡散層１０７からなるｐｎ接合領域は接合ダイオードＤ１０１を構成している。層間絶縁膜１１７にコンタクトプラグ１１８を形成するための接続孔を形成する際に発生するプラズマ等の揺らぎに起因する負極性のチャージング電流は、接合ダイオードＤ１０１を介して接地電位に逃がすことができる。この結果、各半導体記憶素子のゲート電極１２０には、プラズマの揺らぎに基づく高電圧が印加されなくなり、浮遊電極１２３と基板１０１との間に形成されたゲート絶縁膜１２２の絶縁破壊を防止することができる。
【００４８】
しかし、図１（ｂ）に示す等価回路は、実際に金属配線１１６と上層金属配線とを接続するコンタクトプラグ１１８を形成する際のドライエッチングによって蓄積される電荷量を考慮できていないことを本願発明者は見出した。実際にドライエッチングを実施する際に蓄積される電荷量を導出するためには、図２に示す等価回路を考える必要があるという知見を本願発明者は得た。
【００４９】
図２に示すように、コンタクトプラグ１１８を形成するための接続孔をドライエッチングにより形成する際には、ドライエッチングに使用するプラズマ源が交流電源として作用し、層間絶縁膜１１７の残膜がキャパシタＣ１０１として作用する。また、接続孔は抵抗Ｒ１０１として作用する。この等価回路図に従うと、ドライエッチングを実施している間に、キャパシタＣ１０１には層間絶縁膜１１７の材質及び残膜の膜厚に従って容量の変化が発生し、電荷が蓄積され続ける。従って、このキャパシタＣ１０１に蓄積された電荷の一部は、接合ダイオードＤ１０１を介して基板に逃がされることなく、トラップ膜１０５に捕獲されてしまい、しきい値電圧が変動してしまう。
【００５０】
また、図１（ａ）の半導体装置の金属配線１１６が埋め込み配線である場合においても、配線溝を形成する際に、溝形成時の残膜がキャパシタとして作用し、同じ現象が発生して電荷が蓄積されてしまう。
【００５１】
以下に、本願発明者が見出した従来の半導体装置において発生してしまう、帯電現象を回避した半導体装置について実施形態を用いて説明する。
【００５２】
（第１の実施形態）
図３（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置であり、（ａ）は断面構成を示し、（ｂ）は回路構成を示している。本実施形態の半導体装置は、半導体記憶装置であり、保護対象の半導体素子１と保護ダイオード２とを備えている。
【００５３】
図３（ａ）に示すように、例えばシリコンからなる半導体基板１１の上部には、埋め込み酸化膜からなる素子分離領域１２が形成されている。半導体基板１１の上部には、複数のｎ型不純物拡散層からなるソース・ドレイン領域１３が互いに間隔をおいて形成されており、各ソース・ドレイン領域１３の上には、ビット線埋め込み酸化膜１４が形成されている。各ソース・ドレイン領域１３の間にある活性領域の上には、例えば酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）及び酸化シリコン（ＳｉＯ2）の積層膜（いわゆるＯＮＯ膜）からなり、電荷の捕獲サイトを有するトラップ膜１５がそれぞれ形成されている。各トラップ膜１５の上には、ｎ型不純物である例えばリンが導入された多結晶シリコンからなり、ワード線となるゲート電極２０がビット線埋め込み酸化膜１４と交差するように形成されている。これらにより、半導体記憶素子である半導体素子１が形成されている。
【００５４】
また、半導体基板１１の上部には、保護ダイオード２となる、複数のｐ型不純物拡散層１６及びｎ型不純物拡散層１７からなるｐｎ接合領域と、複数のｎ型不純物拡散層１８及びｐ型不純物拡散層１９からなるｎｐ接合領域が形成されている。ゲート電極２０は、半導体基板１１の上部に形成された、ｐ型不純物拡散層１６及びｎ型不純物拡散層１７からなるｐｎ接合領域の１つと接続されている。ゲート電極２０の上には金属シリサイド層２１が形成されている。ゲート電極２０及びビット線埋め込み酸化膜１４及び素子分離領域１２を覆うように、層間絶縁膜２２が形成されている。層間絶縁膜２２には、ゲート電極２０と接続されたコンタクトプラグ２５及びｐｎ接合領域と接続されたコンタクトプラグ２３及びｎｐ接合領域と接続されたコンタクトプラグ２４が形成されている。コンタクトプラグ２３及びコンタクトプラグ２４の上面の面積は、ゲート電極２０と接続されたコンタクトプラグ２５の上面の面積よりも大きい。
【００５５】
次に、本実施形態の半導体装置の製造方法について説明する。図４〜１１は、本実施形態の半導体装置の製造方法を工程順に示している。
【００５６】
まず、図４に示すように、シリコンからなる半導体基板１１をエッチングして溝部を形成し、形成した溝部に酸化シリコン等の絶縁膜を充填する。充填した絶縁膜をＣＭＰ法にて平坦化し、素子分離領域（ＳＴＩ領域）１２を形成する。
【００５７】
次に、図５に示すように、半導体基板１１上の全面に、ＯＮＯ膜からなる厚さが２０ｎｍのトラップ膜１５を堆積した後、メモリセル領域以外のトラップ膜１５を選択的に除去する。次に、例えば化学的気相堆積（ＣＶＤ）法により、厚さが５０ｎｍ〜２００ｎｍ程度の窒化シリコンからなるマスク形成膜を堆積し、マスク形成膜の上にレジスト膜（図示せず）を塗布した後、リソグラフィ法により、レジスト膜にソース・ドレイン領域１３となる部分を開口する開口パターンを形成する。レジスト膜をマスクとして、マスク形成膜に対してドライエッチングを行うことにより、ソース・ドレイン領域１３を形成するための開口部を有するマスク膜５１を形成する。続いて、トラップ膜１５の開口部から露出した部分を除去する。但し、トラップ膜１５は薄いため、除去せずにイオン注入のための保護膜として用いてもよい。開口部の幅は１００ｎｍとする。これがソース・ドレイン領域１３の幅となり、ビット線の幅に相当する。一方、レジストの幅は１５０ｎｍとなっており、メモリセルトランジスタが形成された際のチャネル幅に相当する。
【００５８】
次に、マスク膜５１を用いて、例えばｎ型の不純物である砒素をイオン注入して、ソース・ドレイン領域１３を形成する。イオン注入は１回としても、２回以上に別けて行ってもよく、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０14ｃｍ-2〜１×１０17ｃｍ-2の注入条件で行えばよい。
【００５９】
次に、図６に示すように、マスク膜５１の開口部に、例えば高密度プラズマ式化学的気相堆積（ＨＤＰＣＶＤ）法又は減圧化学的気相堆積（ＬＰＣＶＤ）法等を用いて、酸化シリコンからなる埋め込み絶縁膜を堆積する。この後、例えば化学機械研磨（ＣＭＰ）法又はエッチバック法により、マスク膜５１の開口部に充填された部分以外の酸化シリコン膜を選択的に除去する。続いて、ウェットエッチング法又はエッチバック法により、マスク膜５１のみを選択的に除去し、トラップ膜１５を露出させると共にビット線埋め込み酸化膜１４を形成する。その際、ビット線埋め込み酸化膜１４の高さを、マスク膜５１の選択除去の前又は後にウェットエッチング法又はエッチバック法により５０ｎｍに調整する。
【００６０】
次に、図７に示すように、レジストマスクを用いて、例えばｐ型の不純物である硼素をイオン注入してｐ型不純物拡散層１６を形成する。イオン注入は１回としても、２回以上に別けて行ってもよく、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０14ｃｍ-2〜１×１０17ｃｍ-2の注入条件で行えばよい。続いて、同じレジストマスクを用いて、例えばｎ型の不純物であるリンを注入してｐ型不純物拡散層１６の上部にｎ型不純物拡散層１７を形成する。ｎ型不純物拡散層１７の形成も１回としても、２回以上に別けて行ってもよく、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０14ｃｍ-2〜１×１０17ｃｍ-2の注入条件で行えばよい。
【００６１】
その後、レジストマスクを一旦除去した後、あらためてレジストマスクを形成して、例えばｎ型の不純物であるリンをイオン注入してｎ型不純物拡散層１８を形成する。続いて、同じレジストマスクを用いて、例えばｐ型の不純物である硼素を、イオン注入してｐ型不純物拡散層１９をｎ型不純物拡散層８の上部に形成する。ｎ型不純物拡散層１８及びｐ型不純物拡散層１９のイオン注入条件は、ｎ型不純物拡散層１７及びｐ型不純物拡散層１６と同様にすればよい。
【００６２】
次に、図８に示すように、例えば減圧化学的気相堆積（ＬＰＣＶＤ）法により、半導体基板１１上の全面に、リンが１×１０18ｃｍ-3〜１×１０22ｃｍ-3程度にｎ型にドープされた多結晶シリコン膜を堆積する。続いて、レジスト膜を塗布した後にリソグラフィ法により、互いに間隔をおいて配置されたソース・ドレイン形成領域と交差する方向に、ワード線を形成するためのレジストパターン（図示せず）を形成する。この後、ドライエッチングにて多結晶シリコン膜の所定領域を開口して、ゲート電極２０を形成する。この際に、ゲート電極２０は、ｎ型不純物拡散層１７上を覆うとともに、ｎ型不純物拡散層１７に接続されるように形成する。
【００６３】
次に、図９に示すように、例えば真空蒸着法等により、半導体基板１１上の全面にコバルト又はニッケル等からなる金属膜を堆積し、その後、熱処理を施すことにより、ゲート電極２０の上部に金属シリサイド層２１を形成する。金属シリサイド層２１を形成する際には、ｎ型不純物拡散層１７及びｐ型不純物拡散層１９がシリサイド化されないように予め保護膜を形成する。
【００６４】
次に、図１０に示すように、例えば高密度プラズマ式化学的気相堆積（ＨＤＰＣＶＤ）法、常圧化学的気相堆積（ＡＰＣＶＤ）法又はプラズマ式化学的気相堆積（ＰＥＣＶＤ）法等により半導体基板１１上の全面に酸化シリコンからなる絶縁膜を堆積する。続いて、例えば化学機械研磨（ＣＭＰ）法又はドライエッチバック法等により、表面を平坦化して層間絶縁膜２２を形成する。この後、ｎ型不純物拡散層１７及びｐ型不純物拡散層１９を露出する接続孔２３ａ及び２４ｂとゲート電極２０を露出する接続孔２５ａを開口する。接続孔２５ａがゲート電極２０に到達するより先に、接続孔２３ａ及び２４ａがｎ型不純物拡散層１７及びｐ型不純物拡散層１９に到達するように調整する。図１０は、接続孔２３ａ及び２４ａがそれぞれｎ型不純物拡散層１７及びｐ型不純物拡散層１９に到達した直後を示しており、接続孔２５ａがまたゲート電極２０に到達していない状態を示している。
【００６５】
接続孔２３ａ及び２４ａを、接続孔２５ａがゲート電極２０に到達するよりも先にｎ型不純物拡散層１７及びｐ型不純物拡散層１９に到達させる方法としては、ドライエッチングのマイクロローディング特性を利用すればよい。具体的には、接続孔２３ａ及び２４ａの開口面積を接続孔２５ａの開口面積より大きくすればよい。また、別マスクを用いて先に接続孔２３ａ及び２４ａを開口した後に、接続孔２５ａを開口してもよい。
【００６６】
次に、図１１に示すように、例えばタングステン、タングステン化合物、チタン若しくは窒化チタン等のチタン化合物からなる単層膜又はこれらの積層膜からなる導電膜を、各接続孔を埋めるように半導体基板１１上の全面に堆積して金属プラグを形成する。この後、導電膜の層間絶縁膜２２上に残る部分をＣＭＰ法等で除去することにより、コンタクトプラグ２３、コンタクトプラグ２４及びコンタクトプラグ２５を形成する。接続孔２３ａ及び２４ａの開口面積を接続孔２５ａの開口面積より大きくした場合には、コンタクトプラグ２３及びコンタクトプラグ２４の上面の面積は、コンタクトプラグ２５の上面の面積よりも大きくなる。
【００６７】
図３（ｂ）に示すように、ｐ型不純物拡散層１６及びｎ型不純物拡散層１７からなるｐｎ接合領域は接合ダイオードＤ１及びＤ０を構成しており、ｎ型不純物拡散層１８及びｐ型不純物拡散層１９からなるｎｐ接合領域は接合ダイオードＤ２を構成している。接合ダイオードＤ０はゲート電極２０と接続されており、基板直結ダイオードとして作用する。
【００６８】
ゲート電極２０との接続孔２５ａ、接合ダイオードＤ１との接続孔２３ａ及び接合ダイオードＤ２との接続孔２４ａをドライエッチングにより開口する際に、ゲート電極２０に蓄積される電荷は、図１２に示す等価回路を用いることにより説明することができる。
【００６９】
図１２に示すように、ドライエッチングを実施している間は、ドライエッチングに使用されるプラズマ源が交流電源として作用し、層間絶縁膜２２の残膜がキャパシタとして作用する。つまり、ゲート電極２０と接続孔２５ａとの間の残膜はキャパシタＣ０となり、接合ダイオードＤ１と接続孔２３ａとの間の残膜はキャパシタＣ１となり、接合ダイオードＤ２と接続孔２４ａとの間の残膜はキャパシタＣ２となる。また、接続孔２５ａは抵抗Ｒ０として作用し、接続孔２３ａは抵抗Ｒ１として作用し、接続孔２４ａは抵抗Ｒ２として作用する。
【００７０】
この等価回路に従うと、ドライエッチングを実施している間に、キャパシタＣ０、キャパシタＣ１及びキャパシタＣ２には層間絶縁膜２２の材質及び残膜の膜厚に従い容量の変化が発生し、電荷が蓄積される。キャパシタＣ０はゲート電極２０と接続されているため、キャパシタＣ０に蓄積された電荷はトラップ膜１５に捕獲されてしまう。回路シミュレーションによりキャパシタＣ０に電荷が蓄積されにくくなる場合の条件を求めると、次の式（１）及び（２）に示すようになる。
（Ｃ０＞Ｃ１ ａｎｄ Ｃ０＞Ｃ２）ａｎｄ（Ｒ０＜Ｒ１ａｎｄＲ０＜Ｒ２）・・・（１）
（Ｃ１＝Ｃ２＝０）ａｎｄ（Ｒ０＜Ｒ１ａｎｄＲ０＜Ｒ２） ・・・（２）
なお、回路シミュレーションによれば、ゲート電極２０に蓄積される電荷量は、保護ダイオードを形成することにより保護ダイオードがない場合の約半分となる。
【００７１】
本実施形態の半導体装置の製造方法は、接続孔２５ａがゲート電極２０に到達するよりも前に、接続孔２３ａ及び２４ａがｎ型不純物拡散層１７及びｐ型不純物拡散層１９に到達する。このため、接続孔２３ａ及び２４ａが接合ダイオードＤ１及びＤ２に到達するまでは、式（１）の条件を満たすことができる。また、接続孔２３ａ及び２４ａが接合ダイオードＤ１及びＤ２に到達した後、接続孔２５ａがゲート電極に到達するまでは式（２）の条件を満たすことができる。この結果、接続孔を形成するプラズマエッチング時に発生する電荷は主として保護ダイオードＤ１及びＤ２に放出され、ゲート電極２０側への電荷蓄積を抑制することが可能となる。
【００７２】
なお、本実施形態においては、ソース・ドレイン領域１３を形成するためのマスク膜５１に窒化シリコンを用いたが、窒化シリコンに代えて、酸化シリコン等のシリコン化合物からなる絶縁膜を用いてもよい。また、ソース・ドレイン領域を形成する際には、シリコン化合物からなるマスク膜を用いずに、レジスト材をマスクとして用いても構わない。
【００７３】
本実施形態において、電荷の捕獲サイトを有するトラップ膜１５として酸化シリコン、窒化シリコン及び酸化シリコンからなる積層膜を用いたが、これに代えて、酸窒化シリコンからなる単層膜、窒化シリコンからなる単層膜又は半導体基板側から順次堆積された、酸化シリコンと窒化シリコン膜との積層膜又は酸化シリコン、窒化シリコン、酸化シリコン、窒化シリコン及び酸化シリコンを順次堆積した積層膜等を用いてもよい。
【００７４】
本実施形態において、トラップ膜１５の膜厚を２０ｎｍとする例を示したが、トランジスタの特性が最適化されるように、１０ｎｍ〜３０ｎｍの範囲で膜厚を適宜調整してよい。また、埋め込み酸化膜の高さを５０ｎｍとしたが、ゲート電極とソース・ドレイン間のリーク電流が最適化されるように、２０ｎｍ〜１００ｎｍの範囲で高さを適宜調整してよい。ソース・ドレイン領域１３の幅は１００ｎｍとしたが、トランジスタの特性を最適化することによって、３０ｎｍ〜３００ｎｍの範囲で適宜調整してかまわない。
【００７５】
本実施形態において、ゲート電極となる多結晶シリコン膜のドライエッチングのマスクとしてレジスト材を用いたが、高度に集積化する過程において、エッチング選択比が必要になることが想定され、その場合は、シリコン酸化膜によるマスクやシリコン窒化膜やそれらとレジスト材との積層マスクとしてもよい。ゲート電極となる多結晶シリコン膜は単層膜を使用しているが、複数の多結晶シリコン膜からなる積層膜からなっていてもよい。ゲート電極を構成する多結晶シリコン膜は、ドープトポリシリコンとして堆積する例を示したが、不純物がドープされない非ドープの多結晶シリコンを堆積した後に、不純物注入を行ってドープしてもよい。また、ゲート電極を、多結晶シリコン、非晶質（アモルファス）シリコン、タンタル又はチタン等の融点が６００℃以上ある高融点金属、金属化合物若しくは金属シリサイドからなる単層膜又はこれらの積層膜としてもよい。また、ワード線（ゲート電極２０）を構成する多結晶シリコン膜を金属によりシリサイド化してもよい。
【００７６】
本実施形態においては、ソース・ドレイン領域がｎ型であるメモリ素子について説明したが、ｐ型のメモリ素子であっても構わない。各ソース・ドレイン領域１３を構成するｎ型不純物拡散層に対して、その側面及び底面を覆うように、ｎ型不純物拡散層の不純物濃度よりも低濃度のｐ型不純物拡散層が形成されていてもよい。この構成をとることにより、ｎ型不純物拡散層の不純物の拡散に起因する短チャネル効果をｐ型不純物拡散層によって抑制することができるため、一対のソース・ドレイン領域３の間隔を小さくすることができる。すなわち、ゲート長を短縮することができ、半導体装置をさらに微細化できる。
【００７７】
また、本実施形態の半導体装置は、図１３に示すように、メモリセル内のみゲート電極２０を第１の多結晶シリコン膜２０Ａと第２の多結晶シリコン膜２０Ｂとが積層された構成としてもよい。この形態とするためには、図５に示した工程の後、図１４に示すように窒化シリコン６１Ａ及び酸化シリコン６１Ｂ及び多結晶シリコン６１Ｃからなる積層膜に埋め込み酸化膜を形成する開口を形成する。次に、図１５に示すように、窒化シリコン６１Ａ及び酸化シリコン６１Ｂを除去する。次に、図１６に示すように、ダイオード形成部分において多結晶シリコン６１Ｃを除去する。次に、図１７に示すように、多結晶シリコン膜６１Ｃを覆うように多結晶シリコン膜２０Ｂを形成して多結晶シリコン膜２０Ａ及び多結晶シリコン膜２０Ｂが積層されたゲート電極２０を形成すればよい。この構成をとることにより、ゲート電極となる多結晶シリコン膜の表面の平坦性が改善され、ゲート寸法を精度良く加工することが可能になる。
【００７８】
また、図１８に示すように、ダイオードＤ１及びダイオードＤ２の上にゲート電極２０と同じ材料である多結晶シリコン膜を形成する構成としてもよい。この形態とするためには、図８において、ゲート電極２０を形成する際に、ダイオードＤ１及びダイオードＤ２の上にも電極パターンを形成すればよい。この場合、ダイオードＤ１及びダイオードＤ２の上に形成された導電膜２０Ｃの膜厚とゲート電極２０の膜厚とは同じとなる。このような構成とすることにより、配線との接続孔形成において、接続孔のアスペクト比を小さくできるため、孔寸法を精度良く加工することが可能になる。
【００７９】
また、図１９に示すように、層間絶縁膜２２がライナー膜２２Ａと絶縁膜２２Ｂの２層からなる構成としてもよい。この形態とするためには、図９において、半導体基板１１上の全面に、まず、ライナー膜２２Ａを堆積し、その後、絶縁膜２２Ｂを堆積することにより実現可能である。この構成をとることにより、配線との接続孔形成において、下地シリコン膜等の掘れ込みを低減し、精度よく孔の加工することが可能になる。
【００８０】
また、本実施形態においては、図１３、図１８及び図１９の構成は重複して実施が可能であり、以下の各構成としてもよい。
（ａ） メモリセル内ゲート電極２層＋ダイオード上ゲート電極
（ｂ） メモリセル内ゲート電極２層＋ライナー膜
（ｃ） ダイオード上ゲート電極＋ライナー膜
（ｄ） メモリセル内ゲート電極２層＋ダイオード上ゲート電極＋ライナー膜
保護ダイオードは半導体記憶素子である半導体素子が集積して配置されたアレイの外周に沿って複数配置されていればよい。さらに、図２０に示すようにダイオードＤ１及びダイオードＤ２をメモリセル領域に隣接してレイアウトすることが好ましい。また、図２０ではコンタクトプラグ２３及びコンタクトプラグ２４の平面形状は、図２１（ａ）に示す長円とした。しかし、コンタクトプラグ２５よりも上面の面積が大きければ、どのような形状であっても問題なく実現できる。例えば、（ｂ）に示すような真円、（ｃ）に示すような長楕円、（ｄ）に示すような角が丸まった長方形及び（ｅ）に示すような長円の組み合わせ等としてもよい。
【００８１】
ダイオードＤ１及びダイオードＤ２を設置する面積を節約するために、図２２に示すように、半導体チップの周縁に形成されるシールリング部をｐ型不純物拡散層（図示せず）とｎ型不純物拡散層１７とが積層されたダイオードＤ１及びｎ型不純物拡散層（図示せず）とｐ型不純物拡散層１９とが積層されたダイオードＤ２として共通化して形成してもよい。この場合には、コンタクトプラグ２３及びコンタクトプラグ２４の平面形状はリング状になっていてもよい。
【００８２】
（第２の実施形態）
本発明の第２の実施形態について図面を参照して説明する。図２３（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置であり、（ａ）は断面構成を示し、（ｂ）は回路構成を示している。図２３において図３と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００８３】
図２３に示すように、本実施形態では、コンタクトプラグ２３、コンタクトプラグ２４及びコンタクトプラグ２５を有する層間絶縁膜２２の上に、層間絶縁膜２７Ａと１層目の配線２６とが形成されている。１層目の配線２６は層間絶縁膜２７Ａと同じ高さの層に形成されている。コンタクトプラグ２５は第１の１層目の配線２６Ａと接続されており、コンタクトプラグ２３及びコンタクトプラグ２４は第１の１層目の配線２６Ａと電気的に絶縁された第２の１層目の配線２６Ｂと接続されている。層間絶縁膜２７Ａ及び１層目の配線２６の上には、層間絶縁膜２７Ｂが形成されている。層間絶縁膜２７Ｂの上には２層目の配線（図示せず）が形成され、第１の１層目の配線２６Ｂと２層目の配線とはビアプラグ２８を介して接続されている。第２の１層目の配線２６Ｂと２層目の配線とはビアプラグ２９を介して接続されている。ビアプラグ２８は、第１の１層目の配線２６Ａ及びコンタクトプラグ２５を介してメモリセルのゲート電極２０と接続されている。ビアプラグ２９は、第２の１層目の配線２６Ｂ及びコンタクトプラグ２３を介してｐｎ接合領域と接続され、第２の１層目の配線２６Ｂ及びコンタクトプラグ２４を介してｎｐ接合領域と接続されている。ｐｎ接合領域及びｎｐ接合領域と接続されたビアプラグ２９の上面の面積は、メモリセルのゲート電極２０と接続されたビアプラグ２８の上面の面積よりも大きい。
【００８４】
次に、第２の実施形態の半導体装置の製造方法について図面を参照して説明する。本実施形態の製造方法は、１層目の配線２６と接続されたコンタクトプラグ２３、コンタクトプラグ２４及びコンタクトプラグ２５を形成するまでは、第１の実施形態と同様である。これらの工程についての繰り返しの説明は省略する。
【００８５】
コンタクトプラグ２３、コンタクトプラグ２４及びコンタクトプラグ２５を形成した後、図２４に示すように、例えばＨＤＰＣＶＤ法、ＡＰＣＶＤ法又はＰＥＣＶＤ法等により、半導体基板１１上の全面に酸化シリコンを主成分とする層間絶縁膜２７Ａを堆積する。
【００８６】
次に、図２５に示すように、第１の１層目の配線２６Ａ及び第２の１層目の配線２６Ｂを形成するための溝部をドライエッチング法により形成し、配線となる金属を例えばメッキ法又は物理的気相堆積（ＰＶＤ）法等によって埋め込む。この後、ドライエッチバック法又はＣＭＰ法により余分な金属を除去し、埋め込み型の第１の１層目の配線２６Ａ及び第２の１層目の配線２６Ｂを形成する。１層目の配線２６は、シリコン、タングステン、チタン、窒化チタン、アルミニウム、銅、タンタル、ルテニウム、バナジウム若しくはマンガン又はその化合物からなる膜、アルミニウム又はアルミニウム化合物とチタンと窒化チタンとからなる積層膜及び銅又は銅化合物とタンタルと窒化タンタルとからなる積層膜等とすればよい。
【００８７】
次に、図２６に示すように、例えばＨＤＰＣＶＤ法、ＡＰＣＶＤ法又はＰＥＣＶＤ法等により、半導体基板１１上の全面に酸化シリコンを主成分とする層間絶縁膜２７Ｂを堆積する。
【００８８】
次に、図２７に示すように、ゲート電極２０へ接続された第１の１層目の配線２６Ａを露出する接続孔２８ａと、ダイオードＤ１及びＤ２と接続された第２の１層目の配線２６Ｂを露出する接続孔２９ａとを、層間絶縁膜２７Ｂに形成する。接続孔２９ａは、接続孔２８ａが第１の１層目の配線２６Ａに到達するより先に第２の１層目の配線２６Ｂに到達するように調節する。図２７は、接続孔２９ａが第２の１層目の配線２６Ｂに到達した直後を示しており、接続孔２８ａがまた第１の１層目の配線２６Ａに到達していない状態を示している。
【００８９】
接続孔２８ａが第１の１層目の配線２６Ａに到達するより先に、接続孔２９ａを第２の１層目の配線２６Ｂに到達させる方法には、ドライエッチングのマイクロローディング特性を利用すればよい。具体的には、接続孔２９ａの開口面積を接続孔２８ａの開口面積より大きくすればよい。また、別マスクを用いて先に接続孔２９ａを開口した後に、接続孔２８ａを開口してもよい。
【００９０】
次に、図２８に示すように、例えば タングステン、タングステン化合物、チタン若しくはチタン化合物からなる金属単層膜又は積層膜等の導電膜を、各接続孔を埋めるように半導体基板１１上の全面に堆積して金属プラグを形成した後、層間絶縁膜２７Ｂ上に残る部分をＣＭＰ法等により除去して、ビアプラグ２８及びビアプラグ２９を形成する。接続孔２９ａの開口面積を接続孔２８ａの開口面積より大きくした場合には、ビアプラグ２９の上面の面積はビアプラグ２８の上面の面積よりも大きくなる。
【００９１】
図２３（ｂ）に示すように、ｐ型不純物拡散層１６及びｎ型不純物拡散層１７からなるｐｎ接合領域は接合ダイオードＤ０及びＤ１を構成しており、ｎ型不純物拡散層１８及びｐ型不純物拡散層１９からなるｎｐ接合領域は接合ダイオードＤ２を構成している。接合ダイオードＤ０はゲート電極２０と接続されており、基板直結ダイオードとして作用する。
【００９２】
メモリセルと接続された第１の１層目の配線２６Ａを露出する接続孔２８ａ及び接合ダイオードＤ１及びＤ２と接続された第２の１層目の配線２６Ｂを露出する接続孔２９ａをドライエッチングにより開口する際に、ゲート電極２０に蓄積される電荷は、図２９に示す等価回路を用いることにより説明することができる。
【００９３】
図２９に示すように、ドライエッチングを実施している間は、ドライエッチングに使用されるプラズマ源が交流電源として作用し、層間絶縁膜２７Ｂの残膜がそれぞれキャパシタとして作用する。第１の１層目の配線２６Ａと接続孔２８ａとの間の残膜はキャパシタＣ０となり、第２の１層目の配線２６Ｂと接続孔２９ａの間の残膜はキャパシタＣ１となる。また、接続孔２８ａは抵抗Ｒ０として作用し、接続孔２９ａは抵抗Ｒ１として作用する。
【００９４】
この等価回路に従うと、ドライエッチングを実施している間に、キャパシタＣ０及びＣ１には層間絶縁膜の材質及び残膜厚に従い容量の変化が発生し、電荷が蓄積される。キャパシタＣ０は第１の１層目の配線２６Ａを介してゲート電極２０と接続されているため、キャパシタＣ０に蓄積された電荷がトラップ膜１５に捕獲されてしまう。回路シミュレーションによりキャパシタＣ０に電荷が蓄積されにくくなる場合の条件を求めると、次の式（３）及び（４）に示すようになる。
（Ｃ０＞Ｃ１）ａｎｄ（Ｒ０＜Ｒ１） ・・・（３）
（Ｃ１＝０）ａｎｄ（Ｒ０＜Ｒ１） ・・・（４）
なお、回路シミュレーションによれば、ゲート電極２０に蓄積される電荷量は、保護ダイオードを形成することにより保護ダイオードがない場合の約半分となる。
【００９５】
本実施形態の半導体装置の製造方法は、接続孔２８ａが第１の１層目の配線２６Ａに到達するよりも前に、接続孔２９ａが第２の１層目の配線２６Ｂに到達する。このため、接続孔２９ａが第１の１層目の配線２６Ｂに到達するまでは、式（３）の条件を満たすことができる。また、接続孔２９ａが第１の１層目の配線２６Ｂに到達した後、接続孔２８ａが第１の１層目の配線２６Ａに到達するまでは式（４）の条件を満たすことができる。この結果、接続孔を形成するプラズマエッチング時に発生する電荷は主として保護ダイオードＤ１及びＤ２に放出され、ゲート電極側への電荷蓄積を抑制することが可能となる。
【００９６】
第２の実施形態においても、第１の実施形態と同様の材料変更及び寸法の変更等を行ってかまわない。また、図１３、図１８及び図１９に示すような変形例を適用したり、これらの変形例を組み合わせてもよい。
【００９７】
第２の実施形態において、層間絶縁膜２７Ａ及び層間絶縁膜２７Ｂをそれぞれ単層膜として説明したが、それぞれライナー膜と絶縁膜の積層膜としてもよい。また、低誘電率膜と金属拡散抑制膜とからなる積層膜を用いてもよい。具体的には、フッ素を含有するシリコン酸化膜とシリコン窒化膜とシリコン酸化膜とからなる積層膜又は炭素を含有するシリコン酸化膜と窒素を含有するシリコン炭化膜と酸素を含有するシリコン炭化膜とからなる積層膜等とすればよい。
【００９８】
本実施形態において、図３０に示すように、メモリセル内のゲート電極２０と接続された第１の１層目の配線２６Ａが、ダイオードＤ１及びダイオードＤ２と同じ働きをするダイオードＤ３及びダイオードＤ４と接続された構成としてもよい。このような構成とすれば、等価回路は図３１に示すようになるため、１層目の配線２６を形成する際のドライエッチングによるトラップ膜１５への電荷蓄積を軽減すると共に、接続孔２８ａを形成する際に、ダイオードＤ１及びダイオードＤ２側に流れずに、キャパシタＣ０に蓄積された余剰電荷が、ゲート電極２０側に流れにくくする効果が得られる。
【００９９】
図３２は、第２の実施形態に係る半導体装置の平面レイアウトを示している。図３２に示すように、メモリセル領域に隣接して、ダイオードＤ１及びダイオードＤ２をレイアウトすることが好ましい。また、ダイオードＤ３及びＤ４を有する場合には、図３３に示すようなレイアウトとすればよい。
【０１００】
また、本実施形態においても、第１の実施形態と同様に、ダイオードＤ１及びダイオードＤ２を設置する面積を節約するために、図３４又は図３５に示すように半導体チップの周辺に形成されるシールリング部をダイオードＤ１及びダイオードＤ２として共通化して形成してもよい。
【０１０１】
また、ビアプラグ２９の平面形状も長円形に限らず、ビアプラグ２８よりも上面の面積が大きければ、どのような形状であってもよく、第１の実施形態と同様に真円、長楕円角が丸まった長方形及び長円の組み合わせ等としてもよい。
【０１０２】
なお、本発明は各実施形態に限定されるものではなく、種々の変形が可能であることはいうまでもない。例えば、上記した各実施形態では、配線が２層である場合について説明したが、これは２層よりも多い配線を設けた半導体記憶装置にも実施できることはいうまでもない。
【０１０３】
また、各実施形態においてフラッシュメモリと称される不揮発性半導体記憶装置を一例として説明したが、これに限定されるものではなく、電荷蓄積による影響を受ける同様の高度に集積化された半導体記憶装置に対して適用が可能である。例えば、ＤＲＡＭ等の揮発性半導体記憶装置や、ＭＲＡＭ，ＲＲＡＭ，ＦＲＡＭ，ＰＲＡＭ等の不揮発性半導体記憶装置においても同様の構成が適用可能である。また、本発明は、ゲート電極への電荷蓄積による影響を大幅に排除する能力をもつため、同様に高度に集積化された半導体論理回路装置を含む半導体装置全般に適用が可能である。
【産業上の利用可能性】
【０１０４】
本発明の半導体装置及びその製造方法は、絶縁破壊に至らない微量の電荷の蓄積を抑制した半導体装置を実現でき、特にトラップ膜に電荷を蓄積する不揮発性半導体記憶素子及びその製造方法等として有用である。
【符号の説明】
【０１０５】
１ 半導体素子
２ 保護ダイオード
１１ 半導体基板
１２ 素子分離領域
１３ ソース・ドレイン領域
１４ 酸化膜
１５ トラップ膜
１６ ｐ型不純物拡散層
１７ ｎ型不純物拡散層
１８ ｎ型不純物拡散層
１９ ｐ型不純物拡散層
２０ ゲート電極
２０Ａ 第１の多結晶シリコン膜
２０Ｂ 第２の多結晶シリコン膜
２０Ｃ 導電膜
２１ 金属シリサイド層
２２ 層間絶縁膜
２２Ａ ライナー膜
２２Ｂ 絶縁膜
２３ コンタクトプラグ
２３ａ 接続孔
２４ コンタクトプラグ
２４ａ 接続孔
２５ コンタクトプラグ
２５ａ 接続孔
２６ １層目の配線
２６Ａ 第１の１層目の配線
２６Ｂ 第２の１層目の配線
２７ 層間絶縁膜
２７Ａ 層間絶縁膜
２７Ｂ 層間絶縁膜
２８ ビアプラグ
２８ａ 接続孔
２９ ビアプラグ
２９ａ 接続孔
５１ マスク膜
６１Ａ 窒化シリコン
６１Ｂ 酸化シリコン
６１Ｃ 多結晶シリコン
１０１ 半導体基板
１０２ 素子分離領域
１０３ ソース・ドレイン領域
１０４ 酸化膜
１０５ トラップ膜
１０６ ｐ型不純物拡散層
１０７ ｎ型不純物拡散層
１１０ ゲート電極
１１１ 金属シリサイド層
１１２ 層間絶縁膜
１１３ コンタクトプラグ
１１５ コンタクトプラグ
１１６ 金属配線
１１７ 層間絶縁膜
１１８ コンタクトプラグ
１１８ａ 接続孔
１２０ ゲート電極
１２２ ゲート絶縁膜
１２３ 浮遊電極
１２４ 電極間絶縁膜
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、トラップ膜に電荷を蓄積する不揮発性半導体記憶素子に代表される、多層配線構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、種々の形態の不揮発性半導体記憶装置が提案されている。例えば、拡散層からなるビット線とポリシリコン等の導電層からなるワード線とを交差するように配置し、トラップ膜に電荷を蓄積する不揮発性半導体記憶素子は、容易に高集積化が可能であるため注目されている（例えば、特許文献１を参照。）。
【０００３】
しかし、不揮発性半導体記憶素子は、工程中に発生する様々なチャージング現象により、電荷トラップ膜に電子が捕獲され、しきい値電圧が変動するという特性を有している。このため、工程中に発生する電荷が半導体記憶素子に到達しないように防御する技術が重要である。
【０００４】
チャージング現象の１つとして、半導体記憶素子と電源とを接続する金属配線を形成する際に、金属配線に蓄積される電荷によるチャージング現象が報告されており、チャージング現象による電荷を、保護ダイオードにより半導体記憶素子に到達しないように防御する技術が提案されている。（例えば、特許文献２を参照。）。
【０００５】
特許文献２によれば、１層目の金属配線によりメモリセルのゲート電極と保護ダイオードを接続した上で、２層目の金属配線への接続孔の形成をドライエッチングにより実施する。このため、ドライエッチングにより発生する電荷を保護ダイオードによって基板へ放出することができ、ゲート絶縁膜の絶縁破壊を抑制することが可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願公開第２００６／０２１４２１８号明細書
【特許文献２】特開平１０−１７３１５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記の従来技術は、半導体記憶素子のゲート絶縁膜の絶縁破壊を抑制することを目的とし、高電圧のストレスが印加した場合を想定した技術である。一方、トラップ膜に電荷を蓄積するような不揮発性半導体記憶素子においては、絶縁破壊に至らない微量の電荷の蓄積であっても特性に影響を及ぼすため、浮遊ゲート電極型の不揮発性半導体記憶素子よりも電荷蓄積に対する保護が必要となる。このため、トラップ膜に電荷を蓄積するような不揮発性半導体記憶素子では、金属配線の接続孔形成時における、金属配線への電荷蓄積量をさらに低下させる技術が必要である。
【０００８】
また、実際のドライエッチングプロセスにおいては、従来技術では想定されていない帯電現象が発生し、トラップ膜への電荷蓄積が生じるということを本願発明者は見出した。さらに、ゲート電極には、負電荷が帯電する場合も、正電荷が帯電する場合もあり得る。従って、従来技術のようにゲート電極が負に帯電する状態においてのみ保護ダイオードが機能する構造では、ゲート電極が正に帯電する状態となった場合、トラップ膜への電荷蓄積が避けられないという問題がある。
【０００９】
本発明は、前記の問題を解決し、絶縁破壊に至らない微量の電荷の蓄積を抑制した半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するため、本発明は半導体装置を、半導体素子と接続されたプラグの上面の面積よりも、保護ダイオードと接続されたプラグの上面の面積が大きい構成とする。
【００１１】
具体的に、本発明に係る第１の半導体装置は、半導体基板の上に形成された半導体素子及び保護ダイオードと、半導体基板の上に、半導体素子及び保護ダイオードを覆うように形成された第１の層間絶縁膜と、第１の層間絶縁膜に形成され、半導体素子と電気的に接続された第１のプラグと、第１の層間絶縁膜に形成され、保護ダイオードと電気的に接続された第２のプラグとを備え、第２のプラグの上面の面積は、第１のプラグの上面の面積よりも大きいことを特徴とする。
【００１２】
第１の半導体装置は、第２のプラグの上面の面積が、第１のプラグの上面の面積よりも大きい。このため、第１のプラグ及び第２のプラグを形成するための第１の接続孔及び第２の接続孔を第１の層間絶縁膜に形成する際に、第１の接続孔が半導体素子のゲート電極に達する前に第２の接続孔が保護ダイオードに達する。従って、第１の接続孔及び第２の接続孔を形成するためのドライエッチングの際に生じる電荷が、第１の接続孔とゲート電極との間に生じるキャパシタに蓄積されにくくなる。その結果、電荷を基板へ逃がす効果が高くなり、絶縁破壊に至らない微量の電荷の蓄積を抑制できる。
【００１３】
本発明に係る第２の半導体装置は、半導体基板の上に形成された半導体素子及び保護ダイオードと、半導体基板の上に、半導体素子及び保護ダイオードを覆うように形成された第１の層間絶縁膜と、第１の層間絶縁膜に形成され、半導体素子と電気的に接続された第１のプラグと、第１の層間絶縁膜に形成され、保護ダイオードと電気的に接続された第２のプラグと、第１の層間絶縁膜の上に形成され、第１のプラグと電気的に接続された第１の配線と、第２のプラグと電気的に接続された第２の配線と、第１の層間絶縁膜の上に、第１の配線及び第２の配線を覆うように形成された第２の層間絶縁膜と、第２の層間絶縁膜に形成され、第１の配線と電気的に接続された第３のプラグと、第２の層間絶縁膜に形成され、第２の配線と電気的に接続された第４のプラグとを備え、第４のプラグの上面の面積は、第３のプラグの上面の面積よりも大きいことを特徴とする。
【００１４】
第２の半導体装置は、第１の配線と電気的に接続された第３のプラグと、第２の配線と電気的に接続された第４のプラグとを備え、第４のプラグの上面の面積は、第３のプラグの上面の面積よりも大きい。このため、第３のプラグ及び第４のプラグを形成するための第３の接続孔及び第４の接続孔を第２の層間絶縁膜に形成する際に、第３の接続孔が第１の配線に到達する前に、第４の接続孔が第２の配線に到達する。従って、第３の接続孔及び第４の接続孔を形成するためのドライエッチングの際に生じる電荷を基板へ逃がす効果を向上させることができ、絶縁破壊に至らない微量の電荷の蓄積を抑制できる。
【００１５】
第２の半導体装置において、第２のプラグの上面の面積は、第１のプラグの上面の面積よりも大きい構成としてもよい。
【００１６】
第２の半導体装置において、第４のプラグの平面形状は、円形又は長円形としてもよい。
【００１７】
第２の半導体装置において、第１の配線は、シリコン、タングステン、チタン、窒化チタン、アルミニウム、銅、タンタル、ルテニウム、バナジウム若しくはマンガン又はその化合物からなる膜、アルミニウム又はアルミニウム化合物とチタンと窒化チタンとからなる積層膜及び銅又は銅化合物とタンタルと窒化タンタルとからなる積層膜のうちのいずれかであることが好ましい。
【００１８】
第２の半導体装置において、第２の層間絶縁膜は、低誘電率膜と金属拡散抑制膜とからなる積層膜としてもよい。
【００１９】
第２の半導体装置において、第２の層間絶縁膜は、フッ素含有のシリコン酸化膜とシリコン窒化膜とシリコン酸化膜とからなる積層膜又は炭素含有のシリコン酸化膜と窒素含有のシリコン炭化膜と酸素含有のシリコン炭化膜とからなる積層膜としてもよい。
【００２０】
本発明の半導体装置において、第２のプラグの平面形状は、円形又は長円形としてもよい。
【００２１】
この場合において、長円形は短辺に対する長辺の長さの比率が２倍以上の長円形とすればよい。
【００２２】
本発明の半導体装置において、半導体素子は、トラップ膜電荷蓄積型の不揮発性半導体記憶素子又は浮遊電極電荷蓄積型の不揮発性半導体記憶素子としてもよい。この場合において、半導体素子は、埋め込みビット線構造を有していてもよい。
【００２３】
本発明の半導体装置において、保護ダイオードは、基板直結ダイオードを含み、半導体素子のゲート電極は、基板直結ダイオードと接続されている構成としてもよい。
【００２４】
本発明の半導体装置において、保護ダイオードは、正電圧印加に対する第１の保護ダイオードと負電圧印加に対する第２の保護ダイオードを含む構成としてもよい。
【００２５】
本発明の半導体装置は、保護ダイオードと第２のプラグとの間に形成され、半導体素子のゲート電極と同一材料で且つ同一膜厚の導電膜をさらに備えていてもよい。
【００２６】
本発明の半導体装置において、半導体素子は、複数の半導体記憶素子を含み、保護ダイオードは、半導体記憶素子が集積して配置されたアレイの外周に沿って複数形成されている構成としてもよい。
【００２７】
本発明の半導体装置において、半導体素子は、複数の半導体記憶素子を含み、保護ダイオードは、半導体記憶素子が集積して配置されたアレイの外周に沿って形成されたシールリングと電気的に接続されてい構成としてもよい。
【００２８】
本発明の半導体装置において、半導体素子のゲート電極は、金属シリサイド膜とポリシリコン膜との積層膜としてもよい。
【００２９】
本発明の半導体装置において、第１の層間絶縁膜は、シリコン窒化膜とシリコン酸化膜との積層膜としてもよい。
【００３０】
本発明の半導体装置において、第１のプラグ及び第２のプラグは、高融点金属を封入した金属プラグとしてもよい。
【００３１】
本発明に係る第１の半導体装置の製造方法は、半導体基板上に半導体素子を形成する工程（ａ）と、半導体基板上に保護ダイオードを形成する工程（ｂ）と、半導体基板上に、半導体素子及び保護ダイオードを覆うように第１の層間絶縁膜を形成する工程（ｃ）と、第１の層間絶縁膜に、半導体素子に到達する第１の接続孔及び保護ダイオードに到達する第２の接続孔を形成する工程（ｄ）と、第１の接続孔及び第２の接続孔に導電材料を埋め込む工程（ｅ）とを備え、工程（ｄ）では、第１の接続孔が半導体素子に到達する前に、第２の接続孔が保護ダイオードに到達することを特徴とする。
【００３２】
第１の半導体装置の製造方法は、第１の接続孔が半導体素子に到達する前に、第２の接続孔が保護ダイオードに到達する。このため、第１の接続孔及び第２の接続孔を第１の層間絶縁膜に形成する際にドライエッチングにより生じる電荷が、第１の接続孔と半導体素子との間に生じるキャパシタに蓄積されにくくなる。その結果、電荷を基板へ逃がす効果が高くなり、半導体装置を製造する際に、絶縁破壊に至らない微量の電荷も蓄積されることを抑えることができる。
【００３３】
本発明に係る第２の半導体装置の製造方法は、半導体基板上に半導体素子を形成する工程（ａ）と、半導体基板上に保護ダイオードを形成する工程（ｂ）と、半導体基板上に、半導体素子及び保護ダイオードを覆うように第１の層間絶縁膜を形成する工程（ｃ）と、第１の層間絶縁膜に、半導体素子に到達する第１の接続孔及び保護ダイオードに到達する第２の接続孔を形成する工程（ｄ）と、第１の接続孔及び第２の接続孔に、それぞれ導電材料を埋め込んで第１のプラグ及び第２のプラグを形成する工程（ｅ）と、第１の層間絶縁膜上に、第１のプラグと電気的に接続するように第１の配線を形成し、第２のプラグと電気的に接続するように第２の配線を形成する工程（ｆ）と、第１の層間絶縁膜上に、第１の配線及び第２の配線を覆うように第２の層間絶縁膜を形成する工程（ｇ）と、第２の層間絶縁膜に、第１の配線に到達する第３の接続孔及び第２の配線に到達する第４の接続孔を形成する工程（ｈ）と、第３の接続孔及び第４の接続孔に、それぞれ導電材料を埋め込んで第３のプラグ及び第４のプラグを形成する工程（ｉ）とを備え、工程（ｈ）では、第３の接続孔が第１の配線に到達する前に、第４の接続孔が第２の配線に到達することを特徴とする。
【００３４】
第２の半導体装置の製造方法は、第３の接続孔が第１の配線に到達する前に、第４の接続孔が第２の配線に到達する。このため、第３の接続孔及び第４の接続孔を形成するためのドライエッチングの際に生じる電荷を基板へ逃がす効果を向上させることができる。従って、半導体装置を製造する際に、絶縁破壊に至らない微量の電荷の蓄積を抑制できる。
【００３５】
第２の半導体装置の製造方法において、工程（ｄ）では、第１の接続孔が半導体素子に到達する前に、第２の接続孔が保護ダイオードに到達する構成としてもよい。
【００３６】
第２の半導体装置の製造方法において、工程（ｈ）では、第３の接続孔の形成と、第４の接続孔の形成とを別々に実施してもよい。また、工程（ｈ）では、第３の接続孔の形成と、第４の接続孔の形成とを同時に実施してもよい。
【００３７】
本発明の半導体装置の製造方法において、保護ダイオードは、基板直結ダイオードを含み、工程（ａ）では、半導体素子のゲート電極を、基板直結ダイオードと接続するように形成する構成としてもよい。
【００３８】
本発明の半導体装置の製造方法は、工程（ａ）と工程（ｂ）とを同時に実施してもよい。
【００３９】
本発明の半導体装置の製造方法において、工程（ｂ）では、正電圧印加に対する第１の保護ダイオードと負電圧印加に対する第２の保護ダイオードとを形成してもよい。
【００４０】
本発明の半導体装置の製造方法において、工程（ａ）では、半導体素子のゲート電極を形成と同時に、保護ダイオード上に、ゲート電極と同一材料で且つ同一膜厚の導電膜を形成してもよい。
【００４１】
本発明の半導体装置の製造方法において、工程（ｄ）では、第１の接続孔の形成と、第２の接続孔の形成とを別々に実施してもよい。また、工程（ｄ）では、第１の接続孔の形成と、第２の接続孔の形成とを同時に実施してもよい。
【発明の効果】
【００４２】
本発明の半導体装置及びその製造方法によれば、絶縁破壊に至らない微量の電荷の蓄積を抑制した半導体装置を実現できる。
【図面の簡単な説明】
【００４３】
【図１】（ａ）及び（ｂ）は半導体装置に生じる電荷蓄積を説明するための図であり、（ａ）は断面図であり、（ｂ）は等価回路図である。
【図２】図１に示す半導体装置を形成する際における回路の実体を反映した等価回路図である。
【図３】（ａ）及び（ｂ）は第１の実施形態に係る半導体装置示し、（ａ）は断面図であり、（ｂ）は等価回路図である。
【図４】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図６】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図８】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図９】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１０】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１１】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１２】第１の実施形態に係る半導体装置を形成する際における回路の実体を反映した等価回路図である。
【図１３】第１の実施形態に係る半導体装置の変形例を示す断面図である。
【図１４】第１の実施形態に係る半導体装置の製造工程の変形例を示す断面図である。
【図１５】第１の実施形態に係る半導体装置の製造工程の変形例を示す断面図である。
【図１６】第１の実施形態に係る半導体装置の製造工程の変形例を示す断面図である。
【図１７】第１の実施形態に係る半導体装置の製造工程の変形例を示す断面図である。
【図１８】第１の実施形態に係る半導体装置の変形例を示す断面図である。
【図１９】第１の実施形態に係る半導体装置の変形例を示す断面図である。
【図２０】第１の実施形態に係る半導体装置を示す平面図である。
【図２１】（ａ）〜（ｅ）は第１の実施形態に係る半導体装置の接続孔の形状を示す平面図である。
【図２２】（ａ）及び（ｂ）は第２の実施形態に係る半導体装置を示し、（ａ）は断面図であり、（ｂ）は等価回路図である。
【図２３】第１の実施形態に係る半導体装置の変形例を示す平面図である。
【図２４】第２の実施形態に係る半導体装置の一製造工程を示す断面図である。
【図２５】第２の実施形態に係る半導体装置の一製造工程を示す断面図である。
【図２６】第２の実施形態に係る半導体装置の一製造工程を示す断面図である。
【図２７】第２の実施形態に係る半導体装置の一製造工程を示す断面図である。
【図２８】第２の実施形態に係る半導体装置の一製造工程を示す断面図である。
【図２９】第２の実施形態に係る半導体装置を形成する際における回路の実体を反映した等価回路図である。
【図３０】第２の実施形態に係る半導体装置の変形例を示す断面図である。
【図３１】第２の実施形態に係る半導体装置の変形例を形成する際における回路の実体を反映した等価回路図である。
【図３２】第２の実施形態に係る半導体装置の一例を示す平面図である。
【図３３】第２の実施形態に係る半導体装置の一例を示す平面図である。
【図３４】第２の実施形態に係る半導体装置の変形例を示す平面図である。
【図３５】第２の実施形態に係る半導体装置の変形例を示す平面図である。
【発明を実施するための形態】
【００４４】
まず、本願発明者が見出した従来は想定されていない帯電現象について説明する。図１に示すような構成の半導体装置には、以下のような現象が生じる。
【００４５】
まず、半導体装置の構成を説明すると図１（ａ）に示すように、例えばシリコンからなる半導体基板１０１の上部には、複数の埋め込み酸化膜からなる素子分離領域１０２が形成されている。また、半導体基板１０１の上部には、複数のｎ型不純物拡散層からなるソース・ドレイン領域１０３が互いに間隔をおいて形成されており、各ソース・ドレイン領域１０３の上には、ビット線埋め込み酸化膜１０４が形成されている。さらに、各ソース・ドレイン領域１０３の間にある活性領域の上には、ゲート絶縁膜１２２を介して記憶電荷を蓄積する浮遊電極１２３がそれぞれ形成されている。各浮遊電極１２３の上には、電極間絶縁膜１２４を介してｎ型不純物である例えばリンが導入された多結晶シリコンからなり、ワード線となるゲート電極１２０がビット線埋め込み酸化膜１０４と交差するように形成されている。
【００４６】
また、半導体基板１０１の上部には、それぞれがｐ型不純物拡散層１０６及びｎ型不純物拡散層１０７からなる複数のｐｎ接合領域が形成されている。ゲート電極１２０上には金属シリサイド層１２１が形成されている。ゲート電極１２０及びビット線埋め込み酸化膜１０４及び素子分離領域１０２上には、層間絶縁膜１１２が形成されている。層間絶縁膜１１２には、ゲート電極１２０と接続されたコンタクトプラグ１１５及びｐｎ接合領域と接続されたコンタクトプラグ１１３が形成されている。ゲート電極１２０と接続されたコンタクトプラグ１１５と、ｐｎ接合領域と接続されたコンタクトプラグ１１３とを接続する金属配線１１６が形成されており、金属配線１１６上を覆う層間絶縁膜１１７が形成されている。さらに、層間絶縁膜１１７中に金属配線１１６と上層の金属配線（図示せず）とを接続するコンタクトプラグ１１８が形成されている。
【００４７】
図１（ａ）に示す半導体装置を等価回路として表すと図１（ｂ）のようになる。ｐ型不純物拡散層１０６及びｎ型不純物拡散層１０７からなるｐｎ接合領域は接合ダイオードＤ１０１を構成している。層間絶縁膜１１７にコンタクトプラグ１１８を形成するための接続孔を形成する際に発生するプラズマ等の揺らぎに起因する負極性のチャージング電流は、接合ダイオードＤ１０１を介して接地電位に逃がすことができる。この結果、各半導体記憶素子のゲート電極１２０には、プラズマの揺らぎに基づく高電圧が印加されなくなり、浮遊電極１２３と基板１０１との間に形成されたゲート絶縁膜１２２の絶縁破壊を防止することができる。
【００４８】
しかし、図１（ｂ）に示す等価回路は、実際に金属配線１１６と上層金属配線とを接続するコンタクトプラグ１１８を形成する際のドライエッチングによって蓄積される電荷量を考慮できていないことを本願発明者は見出した。実際にドライエッチングを実施する際に蓄積される電荷量を導出するためには、図２に示す等価回路を考える必要があるという知見を本願発明者は得た。
【００４９】
図２に示すように、コンタクトプラグ１１８を形成するための接続孔をドライエッチングにより形成する際には、ドライエッチングに使用するプラズマ源が交流電源として作用し、層間絶縁膜１１７の残膜がキャパシタＣ１０１として作用する。また、接続孔は抵抗Ｒ１０１として作用する。この等価回路図に従うと、ドライエッチングを実施している間に、キャパシタＣ１０１には層間絶縁膜１１７の材質及び残膜の膜厚に従って容量の変化が発生し、電荷が蓄積され続ける。従って、このキャパシタＣ１０１に蓄積された電荷の一部は、接合ダイオードＤ１０１を介して基板に逃がされることなく、トラップ膜１０５に捕獲されてしまい、しきい値電圧が変動してしまう。
【００５０】
また、図１（ａ）の半導体装置の金属配線１１６が埋め込み配線である場合においても、配線溝を形成する際に、溝形成時の残膜がキャパシタとして作用し、同じ現象が発生して電荷が蓄積されてしまう。
【００５１】
以下に、本願発明者が見出した従来の半導体装置において発生してしまう、帯電現象を回避した半導体装置について実施形態を用いて説明する。
【００５２】
（第１の実施形態）
図３（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置であり、（ａ）は断面構成を示し、（ｂ）は回路構成を示している。本実施形態の半導体装置は、半導体記憶装置であり、保護対象の半導体素子１と保護ダイオード２とを備えている。
【００５３】
図３（ａ）に示すように、例えばシリコンからなる半導体基板１１の上部には、埋め込み酸化膜からなる素子分離領域１２が形成されている。半導体基板１１の上部には、複数のｎ型不純物拡散層からなるソース・ドレイン領域１３が互いに間隔をおいて形成されており、各ソース・ドレイン領域１３の上には、ビット線埋め込み酸化膜１４が形成されている。各ソース・ドレイン領域１３の間にある活性領域の上には、例えば酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）及び酸化シリコン（ＳｉＯ2）の積層膜（いわゆるＯＮＯ膜）からなり、電荷の捕獲サイトを有するトラップ膜１５がそれぞれ形成されている。各トラップ膜１５の上には、ｎ型不純物である例えばリンが導入された多結晶シリコンからなり、ワード線となるゲート電極２０がビット線埋め込み酸化膜１４と交差するように形成されている。これらにより、半導体記憶素子である半導体素子１が形成されている。
【００５４】
また、半導体基板１１の上部には、保護ダイオード２となる、複数のｐ型不純物拡散層１６及びｎ型不純物拡散層１７からなるｐｎ接合領域と、複数のｎ型不純物拡散層１８及びｐ型不純物拡散層１９からなるｎｐ接合領域が形成されている。ゲート電極２０は、半導体基板１１の上部に形成された、ｐ型不純物拡散層１６及びｎ型不純物拡散層１７からなるｐｎ接合領域の１つと接続されている。ゲート電極２０の上には金属シリサイド層２１が形成されている。ゲート電極２０及びビット線埋め込み酸化膜１４及び素子分離領域１２を覆うように、層間絶縁膜２２が形成されている。層間絶縁膜２２には、ゲート電極２０と接続されたコンタクトプラグ２５及びｐｎ接合領域と接続されたコンタクトプラグ２３及びｎｐ接合領域と接続されたコンタクトプラグ２４が形成されている。コンタクトプラグ２３及びコンタクトプラグ２４の上面の面積は、ゲート電極２０と接続されたコンタクトプラグ２５の上面の面積よりも大きい。
【００５５】
次に、本実施形態の半導体装置の製造方法について説明する。図４〜１１は、本実施形態の半導体装置の製造方法を工程順に示している。
【００５６】
まず、図４に示すように、シリコンからなる半導体基板１１をエッチングして溝部を形成し、形成した溝部に酸化シリコン等の絶縁膜を充填する。充填した絶縁膜をＣＭＰ法にて平坦化し、素子分離領域（ＳＴＩ領域）１２を形成する。
【００５７】
次に、図５に示すように、半導体基板１１上の全面に、ＯＮＯ膜からなる厚さが２０ｎｍのトラップ膜１５を堆積した後、メモリセル領域以外のトラップ膜１５を選択的に除去する。次に、例えば化学的気相堆積（ＣＶＤ）法により、厚さが５０ｎｍ〜２００ｎｍ程度の窒化シリコンからなるマスク形成膜を堆積し、マスク形成膜の上にレジスト膜（図示せず）を塗布した後、リソグラフィ法により、レジスト膜にソース・ドレイン領域１３となる部分を開口する開口パターンを形成する。レジスト膜をマスクとして、マスク形成膜に対してドライエッチングを行うことにより、ソース・ドレイン領域１３を形成するための開口部を有するマスク膜５１を形成する。続いて、トラップ膜１５の開口部から露出した部分を除去する。但し、トラップ膜１５は薄いため、除去せずにイオン注入のための保護膜として用いてもよい。開口部の幅は１００ｎｍとする。これがソース・ドレイン領域１３の幅となり、ビット線の幅に相当する。一方、レジストの幅は１５０ｎｍとなっており、メモリセルトランジスタが形成された際のチャネル幅に相当する。
【００５８】
次に、マスク膜５１を用いて、例えばｎ型の不純物である砒素をイオン注入して、ソース・ドレイン領域１３を形成する。イオン注入は１回としても、２回以上に別けて行ってもよく、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０14ｃｍ-2〜１×１０17ｃｍ-2の注入条件で行えばよい。
【００５９】
次に、図６に示すように、マスク膜５１の開口部に、例えば高密度プラズマ式化学的気相堆積（ＨＤＰＣＶＤ）法又は減圧化学的気相堆積（ＬＰＣＶＤ）法等を用いて、酸化シリコンからなる埋め込み絶縁膜を堆積する。この後、例えば化学機械研磨（ＣＭＰ）法又はエッチバック法により、マスク膜５１の開口部に充填された部分以外の酸化シリコン膜を選択的に除去する。続いて、ウェットエッチング法又はエッチバック法により、マスク膜５１のみを選択的に除去し、トラップ膜１５を露出させると共にビット線埋め込み酸化膜１４を形成する。その際、ビット線埋め込み酸化膜１４の高さを、マスク膜５１の選択除去の前又は後にウェットエッチング法又はエッチバック法により５０ｎｍに調整する。
【００６０】
次に、図７に示すように、レジストマスクを用いて、例えばｐ型の不純物である硼素をイオン注入してｐ型不純物拡散層１６を形成する。イオン注入は１回としても、２回以上に別けて行ってもよく、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０14ｃｍ-2〜１×１０17ｃｍ-2の注入条件で行えばよい。続いて、同じレジストマスクを用いて、例えばｎ型の不純物であるリンを注入してｐ型不純物拡散層１６の上部にｎ型不純物拡散層１７を形成する。ｎ型不純物拡散層１７の形成も１回としても、２回以上に別けて行ってもよく、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０14ｃｍ-2〜１×１０17ｃｍ-2の注入条件で行えばよい。
【００６１】
その後、レジストマスクを一旦除去した後、あらためてレジストマスクを形成して、例えばｎ型の不純物であるリンをイオン注入してｎ型不純物拡散層１８を形成する。続いて、同じレジストマスクを用いて、例えばｐ型の不純物である硼素を、イオン注入してｐ型不純物拡散層１９をｎ型不純物拡散層８の上部に形成する。ｎ型不純物拡散層１８及びｐ型不純物拡散層１９のイオン注入条件は、ｎ型不純物拡散層１７及びｐ型不純物拡散層１６と同様にすればよい。
【００６２】
次に、図８に示すように、例えば減圧化学的気相堆積（ＬＰＣＶＤ）法により、半導体基板１１上の全面に、リンが１×１０18ｃｍ-3〜１×１０22ｃｍ-3程度にｎ型にドープされた多結晶シリコン膜を堆積する。続いて、レジスト膜を塗布した後にリソグラフィ法により、互いに間隔をおいて配置されたソース・ドレイン形成領域と交差する方向に、ワード線を形成するためのレジストパターン（図示せず）を形成する。この後、ドライエッチングにて多結晶シリコン膜の所定領域を開口して、ゲート電極２０を形成する。この際に、ゲート電極２０は、ｎ型不純物拡散層１７上を覆うとともに、ｎ型不純物拡散層１７に接続されるように形成する。
【００６３】
次に、図９に示すように、例えば真空蒸着法等により、半導体基板１１上の全面にコバルト又はニッケル等からなる金属膜を堆積し、その後、熱処理を施すことにより、ゲート電極２０の上部に金属シリサイド層２１を形成する。金属シリサイド層２１を形成する際には、ｎ型不純物拡散層１７及びｐ型不純物拡散層１９がシリサイド化されないように予め保護膜を形成する。
【００６４】
次に、図１０に示すように、例えば高密度プラズマ式化学的気相堆積（ＨＤＰＣＶＤ）法、常圧化学的気相堆積（ＡＰＣＶＤ）法又はプラズマ式化学的気相堆積（ＰＥＣＶＤ）法等により半導体基板１１上の全面に酸化シリコンからなる絶縁膜を堆積する。続いて、例えば化学機械研磨（ＣＭＰ）法又はドライエッチバック法等により、表面を平坦化して層間絶縁膜２２を形成する。この後、ｎ型不純物拡散層１７及びｐ型不純物拡散層１９を露出する接続孔２３ａ及び２４ｂとゲート電極２０を露出する接続孔２５ａを開口する。接続孔２５ａがゲート電極２０に到達するより先に、接続孔２３ａ及び２４ａがｎ型不純物拡散層１７及びｐ型不純物拡散層１９に到達するように調整する。図１０は、接続孔２３ａ及び２４ａがそれぞれｎ型不純物拡散層１７及びｐ型不純物拡散層１９に到達した直後を示しており、接続孔２５ａがまたゲート電極２０に到達していない状態を示している。
【００６５】
接続孔２３ａ及び２４ａを、接続孔２５ａがゲート電極２０に到達するよりも先にｎ型不純物拡散層１７及びｐ型不純物拡散層１９に到達させる方法としては、ドライエッチングのマイクロローディング特性を利用すればよい。具体的には、接続孔２３ａ及び２４ａの開口面積を接続孔２５ａの開口面積より大きくすればよい。また、別マスクを用いて先に接続孔２３ａ及び２４ａを開口した後に、接続孔２５ａを開口してもよい。
【００６６】
次に、図１１に示すように、例えばタングステン、タングステン化合物、チタン若しくは窒化チタン等のチタン化合物からなる単層膜又はこれらの積層膜からなる導電膜を、各接続孔を埋めるように半導体基板１１上の全面に堆積して金属プラグを形成する。この後、導電膜の層間絶縁膜２２上に残る部分をＣＭＰ法等で除去することにより、コンタクトプラグ２３、コンタクトプラグ２４及びコンタクトプラグ２５を形成する。接続孔２３ａ及び２４ａの開口面積を接続孔２５ａの開口面積より大きくした場合には、コンタクトプラグ２３及びコンタクトプラグ２４の上面の面積は、コンタクトプラグ２５の上面の面積よりも大きくなる。
【００６７】
図３（ｂ）に示すように、ｐ型不純物拡散層１６及びｎ型不純物拡散層１７からなるｐｎ接合領域は接合ダイオードＤ１及びＤ０を構成しており、ｎ型不純物拡散層１８及びｐ型不純物拡散層１９からなるｎｐ接合領域は接合ダイオードＤ２を構成している。接合ダイオードＤ０はゲート電極２０と接続されており、基板直結ダイオードとして作用する。
【００６８】
ゲート電極２０との接続孔２５ａ、接合ダイオードＤ１との接続孔２３ａ及び接合ダイオードＤ２との接続孔２４ａをドライエッチングにより開口する際に、ゲート電極２０に蓄積される電荷は、図１２に示す等価回路を用いることにより説明することができる。
【００６９】
図１２に示すように、ドライエッチングを実施している間は、ドライエッチングに使用されるプラズマ源が交流電源として作用し、層間絶縁膜２２の残膜がキャパシタとして作用する。つまり、ゲート電極２０と接続孔２５ａとの間の残膜はキャパシタＣ０となり、接合ダイオードＤ１と接続孔２３ａとの間の残膜はキャパシタＣ１となり、接合ダイオードＤ２と接続孔２４ａとの間の残膜はキャパシタＣ２となる。また、接続孔２５ａは抵抗Ｒ０として作用し、接続孔２３ａは抵抗Ｒ１として作用し、接続孔２４ａは抵抗Ｒ２として作用する。
【００７０】
この等価回路に従うと、ドライエッチングを実施している間に、キャパシタＣ０、キャパシタＣ１及びキャパシタＣ２には層間絶縁膜２２の材質及び残膜の膜厚に従い容量の変化が発生し、電荷が蓄積される。キャパシタＣ０はゲート電極２０と接続されているため、キャパシタＣ０に蓄積された電荷はトラップ膜１５に捕獲されてしまう。回路シミュレーションによりキャパシタＣ０に電荷が蓄積されにくくなる場合の条件を求めると、次の式（１）及び（２）に示すようになる。
（Ｃ０＞Ｃ１ ａｎｄ Ｃ０＞Ｃ２）ａｎｄ（Ｒ０＜Ｒ１ａｎｄＲ０＜Ｒ２）・・・（１）
（Ｃ１＝Ｃ２＝０）ａｎｄ（Ｒ０＜Ｒ１ａｎｄＲ０＜Ｒ２） ・・・（２）
なお、回路シミュレーションによれば、ゲート電極２０に蓄積される電荷量は、保護ダイオードを形成することにより保護ダイオードがない場合の約半分となる。
【００７１】
本実施形態の半導体装置の製造方法は、接続孔２５ａがゲート電極２０に到達するよりも前に、接続孔２３ａ及び２４ａがｎ型不純物拡散層１７及びｐ型不純物拡散層１９に到達する。このため、接続孔２３ａ及び２４ａが接合ダイオードＤ１及びＤ２に到達するまでは、式（１）の条件を満たすことができる。また、接続孔２３ａ及び２４ａが接合ダイオードＤ１及びＤ２に到達した後、接続孔２５ａがゲート電極に到達するまでは式（２）の条件を満たすことができる。この結果、接続孔を形成するプラズマエッチング時に発生する電荷は主として保護ダイオードＤ１及びＤ２に放出され、ゲート電極２０側への電荷蓄積を抑制することが可能となる。
【００７２】
なお、本実施形態においては、ソース・ドレイン領域１３を形成するためのマスク膜５１に窒化シリコンを用いたが、窒化シリコンに代えて、酸化シリコン等のシリコン化合物からなる絶縁膜を用いてもよい。また、ソース・ドレイン領域を形成する際には、シリコン化合物からなるマスク膜を用いずに、レジスト材をマスクとして用いても構わない。
【００７３】
本実施形態において、電荷の捕獲サイトを有するトラップ膜１５として酸化シリコン、窒化シリコン及び酸化シリコンからなる積層膜を用いたが、これに代えて、酸窒化シリコンからなる単層膜、窒化シリコンからなる単層膜又は半導体基板側から順次堆積された、酸化シリコンと窒化シリコン膜との積層膜又は酸化シリコン、窒化シリコン、酸化シリコン、窒化シリコン及び酸化シリコンを順次堆積した積層膜等を用いてもよい。
【００７４】
本実施形態において、トラップ膜１５の膜厚を２０ｎｍとする例を示したが、トランジスタの特性が最適化されるように、１０ｎｍ〜３０ｎｍの範囲で膜厚を適宜調整してよい。また、埋め込み酸化膜の高さを５０ｎｍとしたが、ゲート電極とソース・ドレイン間のリーク電流が最適化されるように、２０ｎｍ〜１００ｎｍの範囲で高さを適宜調整してよい。ソース・ドレイン領域１３の幅は１００ｎｍとしたが、トランジスタの特性を最適化することによって、３０ｎｍ〜３００ｎｍの範囲で適宜調整してかまわない。
【００７５】
本実施形態において、ゲート電極となる多結晶シリコン膜のドライエッチングのマスクとしてレジスト材を用いたが、高度に集積化する過程において、エッチング選択比が必要になることが想定され、その場合は、シリコン酸化膜によるマスクやシリコン窒化膜やそれらとレジスト材との積層マスクとしてもよい。ゲート電極となる多結晶シリコン膜は単層膜を使用しているが、複数の多結晶シリコン膜からなる積層膜からなっていてもよい。ゲート電極を構成する多結晶シリコン膜は、ドープトポリシリコンとして堆積する例を示したが、不純物がドープされない非ドープの多結晶シリコンを堆積した後に、不純物注入を行ってドープしてもよい。また、ゲート電極を、多結晶シリコン、非晶質（アモルファス）シリコン、タンタル又はチタン等の融点が６００℃以上ある高融点金属、金属化合物若しくは金属シリサイドからなる単層膜又はこれらの積層膜としてもよい。また、ワード線（ゲート電極２０）を構成する多結晶シリコン膜を金属によりシリサイド化してもよい。
【００７６】
本実施形態においては、ソース・ドレイン領域がｎ型であるメモリ素子について説明したが、ｐ型のメモリ素子であっても構わない。各ソース・ドレイン領域１３を構成するｎ型不純物拡散層に対して、その側面及び底面を覆うように、ｎ型不純物拡散層の不純物濃度よりも低濃度のｐ型不純物拡散層が形成されていてもよい。この構成をとることにより、ｎ型不純物拡散層の不純物の拡散に起因する短チャネル効果をｐ型不純物拡散層によって抑制することができるため、一対のソース・ドレイン領域３の間隔を小さくすることができる。すなわち、ゲート長を短縮することができ、半導体装置をさらに微細化できる。
【００７７】
また、本実施形態の半導体装置は、図１３に示すように、メモリセル内のみゲート電極２０を第１の多結晶シリコン膜２０Ａと第２の多結晶シリコン膜２０Ｂとが積層された構成としてもよい。この形態とするためには、図５に示した工程の後、図１４に示すように窒化シリコン６１Ａ及び酸化シリコン６１Ｂ及び多結晶シリコン６１Ｃからなる積層膜に埋め込み酸化膜を形成する開口を形成する。次に、図１５に示すように、窒化シリコン６１Ａ及び酸化シリコン６１Ｂを除去する。次に、図１６に示すように、ダイオード形成部分において多結晶シリコン６１Ｃを除去する。次に、図１７に示すように、多結晶シリコン膜６１Ｃを覆うように多結晶シリコン膜２０Ｂを形成して多結晶シリコン膜２０Ａ及び多結晶シリコン膜２０Ｂが積層されたゲート電極２０を形成すればよい。この構成をとることにより、ゲート電極となる多結晶シリコン膜の表面の平坦性が改善され、ゲート寸法を精度良く加工することが可能になる。
【００７８】
また、図１８に示すように、ダイオードＤ１及びダイオードＤ２の上にゲート電極２０と同じ材料である多結晶シリコン膜を形成する構成としてもよい。この形態とするためには、図８において、ゲート電極２０を形成する際に、ダイオードＤ１及びダイオードＤ２の上にも電極パターンを形成すればよい。この場合、ダイオードＤ１及びダイオードＤ２の上に形成された導電膜２０Ｃの膜厚とゲート電極２０の膜厚とは同じとなる。このような構成とすることにより、配線との接続孔形成において、接続孔のアスペクト比を小さくできるため、孔寸法を精度良く加工することが可能になる。
【００７９】
また、図１９に示すように、層間絶縁膜２２がライナー膜２２Ａと絶縁膜２２Ｂの２層からなる構成としてもよい。この形態とするためには、図９において、半導体基板１１上の全面に、まず、ライナー膜２２Ａを堆積し、その後、絶縁膜２２Ｂを堆積することにより実現可能である。この構成をとることにより、配線との接続孔形成において、下地シリコン膜等の掘れ込みを低減し、精度よく孔の加工することが可能になる。
【００８０】
また、本実施形態においては、図１３、図１８及び図１９の構成は重複して実施が可能であり、以下の各構成としてもよい。
（ａ） メモリセル内ゲート電極２層＋ダイオード上ゲート電極
（ｂ） メモリセル内ゲート電極２層＋ライナー膜
（ｃ） ダイオード上ゲート電極＋ライナー膜
（ｄ） メモリセル内ゲート電極２層＋ダイオード上ゲート電極＋ライナー膜
保護ダイオードは半導体記憶素子である半導体素子が集積して配置されたアレイの外周に沿って複数配置されていればよい。さらに、図２０に示すようにダイオードＤ１及びダイオードＤ２をメモリセル領域に隣接してレイアウトすることが好ましい。また、図２０ではコンタクトプラグ２３及びコンタクトプラグ２４の平面形状は、図２１（ａ）に示す長円とした。しかし、コンタクトプラグ２５よりも上面の面積が大きければ、どのような形状であっても問題なく実現できる。例えば、（ｂ）に示すような真円、（ｃ）に示すような長楕円、（ｄ）に示すような角が丸まった長方形及び（ｅ）に示すような長円の組み合わせ等としてもよい。
【００８１】
ダイオードＤ１及びダイオードＤ２を設置する面積を節約するために、図２２に示すように、半導体チップの周縁に形成されるシールリング部をｐ型不純物拡散層（図示せず）とｎ型不純物拡散層１７とが積層されたダイオードＤ１及びｎ型不純物拡散層（図示せず）とｐ型不純物拡散層１９とが積層されたダイオードＤ２として共通化して形成してもよい。この場合には、コンタクトプラグ２３及びコンタクトプラグ２４の平面形状はリング状になっていてもよい。
【００８２】
（第２の実施形態）
本発明の第２の実施形態について図面を参照して説明する。図２３（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置であり、（ａ）は断面構成を示し、（ｂ）は回路構成を示している。図２３において図３と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００８３】
図２３に示すように、本実施形態では、コンタクトプラグ２３、コンタクトプラグ２４及びコンタクトプラグ２５を有する層間絶縁膜２２の上に、層間絶縁膜２７Ａと１層目の配線２６とが形成されている。１層目の配線２６は層間絶縁膜２７Ａと同じ高さの層に形成されている。コンタクトプラグ２５は第１の１層目の配線２６Ａと接続されており、コンタクトプラグ２３及びコンタクトプラグ２４は第１の１層目の配線２６Ａと電気的に絶縁された第２の１層目の配線２６Ｂと接続されている。層間絶縁膜２７Ａ及び１層目の配線２６の上には、層間絶縁膜２７Ｂが形成されている。層間絶縁膜２７Ｂの上には２層目の配線（図示せず）が形成され、第１の１層目の配線２６Ｂと２層目の配線とはビアプラグ２８を介して接続されている。第２の１層目の配線２６Ｂと２層目の配線とはビアプラグ２９を介して接続されている。ビアプラグ２８は、第１の１層目の配線２６Ａ及びコンタクトプラグ２５を介してメモリセルのゲート電極２０と接続されている。ビアプラグ２９は、第２の１層目の配線２６Ｂ及びコンタクトプラグ２３を介してｐｎ接合領域と接続され、第２の１層目の配線２６Ｂ及びコンタクトプラグ２４を介してｎｐ接合領域と接続されている。ｐｎ接合領域及びｎｐ接合領域と接続されたビアプラグ２９の上面の面積は、メモリセルのゲート電極２０と接続されたビアプラグ２８の上面の面積よりも大きい。
【００８４】
次に、第２の実施形態の半導体装置の製造方法について図面を参照して説明する。本実施形態の製造方法は、１層目の配線２６と接続されたコンタクトプラグ２３、コンタクトプラグ２４及びコンタクトプラグ２５を形成するまでは、第１の実施形態と同様である。これらの工程についての繰り返しの説明は省略する。
【００８５】
コンタクトプラグ２３、コンタクトプラグ２４及びコンタクトプラグ２５を形成した後、図２４に示すように、例えばＨＤＰＣＶＤ法、ＡＰＣＶＤ法又はＰＥＣＶＤ法等により、半導体基板１１上の全面に酸化シリコンを主成分とする層間絶縁膜２７Ａを堆積する。
【００８６】
次に、図２５に示すように、第１の１層目の配線２６Ａ及び第２の１層目の配線２６Ｂを形成するための溝部をドライエッチング法により形成し、配線となる金属を例えばメッキ法又は物理的気相堆積（ＰＶＤ）法等によって埋め込む。この後、ドライエッチバック法又はＣＭＰ法により余分な金属を除去し、埋め込み型の第１の１層目の配線２６Ａ及び第２の１層目の配線２６Ｂを形成する。１層目の配線２６は、シリコン、タングステン、チタン、窒化チタン、アルミニウム、銅、タンタル、ルテニウム、バナジウム若しくはマンガン又はその化合物からなる膜、アルミニウム又はアルミニウム化合物とチタンと窒化チタンとからなる積層膜及び銅又は銅化合物とタンタルと窒化タンタルとからなる積層膜等とすればよい。
【００８７】
次に、図２６に示すように、例えばＨＤＰＣＶＤ法、ＡＰＣＶＤ法又はＰＥＣＶＤ法等により、半導体基板１１上の全面に酸化シリコンを主成分とする層間絶縁膜２７Ｂを堆積する。
【００８８】
次に、図２７に示すように、ゲート電極２０へ接続された第１の１層目の配線２６Ａを露出する接続孔２８ａと、ダイオードＤ１及びＤ２と接続された第２の１層目の配線２６Ｂを露出する接続孔２９ａとを、層間絶縁膜２７Ｂに形成する。接続孔２９ａは、接続孔２８ａが第１の１層目の配線２６Ａに到達するより先に第２の１層目の配線２６Ｂに到達するように調節する。図２７は、接続孔２９ａが第２の１層目の配線２６Ｂに到達した直後を示しており、接続孔２８ａがまた第１の１層目の配線２６Ａに到達していない状態を示している。
【００８９】
接続孔２８ａが第１の１層目の配線２６Ａに到達するより先に、接続孔２９ａを第２の１層目の配線２６Ｂに到達させる方法には、ドライエッチングのマイクロローディング特性を利用すればよい。具体的には、接続孔２９ａの開口面積を接続孔２８ａの開口面積より大きくすればよい。また、別マスクを用いて先に接続孔２９ａを開口した後に、接続孔２８ａを開口してもよい。
【００９０】
次に、図２８に示すように、例えば タングステン、タングステン化合物、チタン若しくはチタン化合物からなる金属単層膜又は積層膜等の導電膜を、各接続孔を埋めるように半導体基板１１上の全面に堆積して金属プラグを形成した後、層間絶縁膜２７Ｂ上に残る部分をＣＭＰ法等により除去して、ビアプラグ２８及びビアプラグ２９を形成する。接続孔２９ａの開口面積を接続孔２８ａの開口面積より大きくした場合には、ビアプラグ２９の上面の面積はビアプラグ２８の上面の面積よりも大きくなる。
【００９１】
図２３（ｂ）に示すように、ｐ型不純物拡散層１６及びｎ型不純物拡散層１７からなるｐｎ接合領域は接合ダイオードＤ０及びＤ１を構成しており、ｎ型不純物拡散層１８及びｐ型不純物拡散層１９からなるｎｐ接合領域は接合ダイオードＤ２を構成している。接合ダイオードＤ０はゲート電極２０と接続されており、基板直結ダイオードとして作用する。
【００９２】
メモリセルと接続された第１の１層目の配線２６Ａを露出する接続孔２８ａ及び接合ダイオードＤ１及びＤ２と接続された第２の１層目の配線２６Ｂを露出する接続孔２９ａをドライエッチングにより開口する際に、ゲート電極２０に蓄積される電荷は、図２９に示す等価回路を用いることにより説明することができる。
【００９３】
図２９に示すように、ドライエッチングを実施している間は、ドライエッチングに使用されるプラズマ源が交流電源として作用し、層間絶縁膜２７Ｂの残膜がそれぞれキャパシタとして作用する。第１の１層目の配線２６Ａと接続孔２８ａとの間の残膜はキャパシタＣ０となり、第２の１層目の配線２６Ｂと接続孔２９ａの間の残膜はキャパシタＣ１となる。また、接続孔２８ａは抵抗Ｒ０として作用し、接続孔２９ａは抵抗Ｒ１として作用する。
【００９４】
この等価回路に従うと、ドライエッチングを実施している間に、キャパシタＣ０及びＣ１には層間絶縁膜の材質及び残膜厚に従い容量の変化が発生し、電荷が蓄積される。キャパシタＣ０は第１の１層目の配線２６Ａを介してゲート電極２０と接続されているため、キャパシタＣ０に蓄積された電荷がトラップ膜１５に捕獲されてしまう。回路シミュレーションによりキャパシタＣ０に電荷が蓄積されにくくなる場合の条件を求めると、次の式（３）及び（４）に示すようになる。
（Ｃ０＞Ｃ１）ａｎｄ（Ｒ０＜Ｒ１） ・・・（３）
（Ｃ１＝０）ａｎｄ（Ｒ０＜Ｒ１） ・・・（４）
なお、回路シミュレーションによれば、ゲート電極２０に蓄積される電荷量は、保護ダイオードを形成することにより保護ダイオードがない場合の約半分となる。
【００９５】
本実施形態の半導体装置の製造方法は、接続孔２８ａが第１の１層目の配線２６Ａに到達するよりも前に、接続孔２９ａが第２の１層目の配線２６Ｂに到達する。このため、接続孔２９ａが第１の１層目の配線２６Ｂに到達するまでは、式（３）の条件を満たすことができる。また、接続孔２９ａが第１の１層目の配線２６Ｂに到達した後、接続孔２８ａが第１の１層目の配線２６Ａに到達するまでは式（４）の条件を満たすことができる。この結果、接続孔を形成するプラズマエッチング時に発生する電荷は主として保護ダイオードＤ１及びＤ２に放出され、ゲート電極側への電荷蓄積を抑制することが可能となる。
【００９６】
第２の実施形態においても、第１の実施形態と同様の材料変更及び寸法の変更等を行ってかまわない。また、図１３、図１８及び図１９に示すような変形例を適用したり、これらの変形例を組み合わせてもよい。
【００９７】
第２の実施形態において、層間絶縁膜２７Ａ及び層間絶縁膜２７Ｂをそれぞれ単層膜として説明したが、それぞれライナー膜と絶縁膜の積層膜としてもよい。また、低誘電率膜と金属拡散抑制膜とからなる積層膜を用いてもよい。具体的には、フッ素を含有するシリコン酸化膜とシリコン窒化膜とシリコン酸化膜とからなる積層膜又は炭素を含有するシリコン酸化膜と窒素を含有するシリコン炭化膜と酸素を含有するシリコン炭化膜とからなる積層膜等とすればよい。
【００９８】
本実施形態において、図３０に示すように、メモリセル内のゲート電極２０と接続された第１の１層目の配線２６Ａが、ダイオードＤ１及びダイオードＤ２と同じ働きをするダイオードＤ３及びダイオードＤ４と接続された構成としてもよい。このような構成とすれば、等価回路は図３１に示すようになるため、１層目の配線２６を形成する際のドライエッチングによるトラップ膜１５への電荷蓄積を軽減すると共に、接続孔２８ａを形成する際に、ダイオードＤ１及びダイオードＤ２側に流れずに、キャパシタＣ０に蓄積された余剰電荷が、ゲート電極２０側に流れにくくする効果が得られる。
【００９９】
図３２は、第２の実施形態に係る半導体装置の平面レイアウトを示している。図３２に示すように、メモリセル領域に隣接して、ダイオードＤ１及びダイオードＤ２をレイアウトすることが好ましい。また、ダイオードＤ３及びＤ４を有する場合には、図３３に示すようなレイアウトとすればよい。
【０１００】
また、本実施形態においても、第１の実施形態と同様に、ダイオードＤ１及びダイオードＤ２を設置する面積を節約するために、図３４又は図３５に示すように半導体チップの周辺に形成されるシールリング部をダイオードＤ１及びダイオードＤ２として共通化して形成してもよい。
【０１０１】
また、ビアプラグ２９の平面形状も長円形に限らず、ビアプラグ２８よりも上面の面積が大きければ、どのような形状であってもよく、第１の実施形態と同様に真円、長楕円角が丸まった長方形及び長円の組み合わせ等としてもよい。
【０１０２】
なお、本発明は各実施形態に限定されるものではなく、種々の変形が可能であることはいうまでもない。例えば、上記した各実施形態では、配線が２層である場合について説明したが、これは２層よりも多い配線を設けた半導体記憶装置にも実施できることはいうまでもない。
【０１０３】
また、各実施形態においてフラッシュメモリと称される不揮発性半導体記憶装置を一例として説明したが、これに限定されるものではなく、電荷蓄積による影響を受ける同様の高度に集積化された半導体記憶装置に対して適用が可能である。例えば、ＤＲＡＭ等の揮発性半導体記憶装置や、ＭＲＡＭ，ＲＲＡＭ，ＦＲＡＭ，ＰＲＡＭ等の不揮発性半導体記憶装置においても同様の構成が適用可能である。また、本発明は、ゲート電極への電荷蓄積による影響を大幅に排除する能力をもつため、同様に高度に集積化された半導体論理回路装置を含む半導体装置全般に適用が可能である。
【産業上の利用可能性】
【０１０４】
本発明の半導体装置及びその製造方法は、絶縁破壊に至らない微量の電荷の蓄積を抑制した半導体装置を実現でき、特にトラップ膜に電荷を蓄積する不揮発性半導体記憶素子及びその製造方法等として有用である。
【符号の説明】
【０１０５】
１ 半導体素子
２ 保護ダイオード
１１ 半導体基板
１２ 素子分離領域
１３ ソース・ドレイン領域
１４ 酸化膜
１５ トラップ膜
１６ ｐ型不純物拡散層
１７ ｎ型不純物拡散層
１８ ｎ型不純物拡散層
１９ ｐ型不純物拡散層
２０ ゲート電極
２０Ａ 第１の多結晶シリコン膜
２０Ｂ 第２の多結晶シリコン膜
２０Ｃ 導電膜
２１ 金属シリサイド層
２２ 層間絶縁膜
２２Ａ ライナー膜
２２Ｂ 絶縁膜
２３ コンタクトプラグ
２３ａ 接続孔
２４ コンタクトプラグ
２４ａ 接続孔
２５ コンタクトプラグ
２５ａ 接続孔
２６ １層目の配線
２６Ａ 第１の１層目の配線
２６Ｂ 第２の１層目の配線
２７ 層間絶縁膜
２７Ａ 層間絶縁膜
２７Ｂ 層間絶縁膜
２８ ビアプラグ
２８ａ 接続孔
２９ ビアプラグ
２９ａ 接続孔
５１ マスク膜
６１Ａ 窒化シリコン
６１Ｂ 酸化シリコン
６１Ｃ 多結晶シリコン
１０１ 半導体基板
１０２ 素子分離領域
１０３ ソース・ドレイン領域
１０４ 酸化膜
１０５ トラップ膜
１０６ ｐ型不純物拡散層
１０７ ｎ型不純物拡散層
１１０ ゲート電極
１１１ 金属シリサイド層
１１２ 層間絶縁膜
１１３ コンタクトプラグ
１１５ コンタクトプラグ
１１６ 金属配線
１１７ 層間絶縁膜
１１８ コンタクトプラグ
１１８ａ 接続孔
１２０ ゲート電極
１２２ ゲート絶縁膜
１２３ 浮遊電極
１２４ 電極間絶縁膜
【特許請求の範囲】
【請求項１】
半導体基板の上に形成された半導体素子及び保護ダイオードと、
前記半導体基板の上に、前記半導体素子及び保護ダイオードを覆うように形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜に形成され、前記半導体素子と電気的に接続された第１のプラグと、
前記第１の層間絶縁膜に形成され、前記保護ダイオードと電気的に接続された第２のプラグとを備え、
前記第２のプラグの上面の面積は、前記第１のプラグの上面の面積よりも大きいことを特徴とする半導体装置。
【請求項２】
半導体基板の上に形成された半導体素子及び保護ダイオードと、
前記半導体基板の上に、前記半導体素子及び保護ダイオードを覆うように形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜に形成され、前記半導体素子と電気的に接続された第１のプラグと、 前記第１の層間絶縁膜に形成され、前記保護ダイオードと電気的に接続された第２のプラグと、
前記第１の層間絶縁膜の上に形成され、前記第１のプラグと電気的に接続された第１の配線と、前記第２のプラグと電気的に接続された第２の配線と、
前記第１の層間絶縁膜の上に、前記第１の配線及び前記第２の配線を覆うように形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜に形成され、前記第１の配線と電気的に接続された第３のプラグと、
前記第２の層間絶縁膜に形成され、前記第２の配線と電気的に接続された第４のプラグとを備え、
前記第４のプラグの上面の面積は、前記第３のプラグの上面の面積よりも大きいことを特徴とする半導体装置。
【請求項３】
前記第２のプラグの上面の面積は、前記第１のプラグの上面の面積よりも大きいことを特徴とする請求項２に記載の半導体装置。
【請求項４】
第４のプラグの平面形状は、円形又は長円形であることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記第１の配線は、シリコン、タングステン、チタン、窒化チタン、アルミニウム、銅、タンタル、ルテニウム、バナジウム若しくはマンガン又はその化合物からなる膜、アルミニウム又はアルミニウム化合物とチタンと窒化チタンとからなる積層膜及び銅又は銅化合物とタンタルと窒化タンタルとからなる積層膜のうちのいずれかであることを特徴とする請求項２〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２の層間絶縁膜は、低誘電率膜と金属拡散抑制膜とからなる積層膜であることを特徴とする請求項２〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第２の層間絶縁膜は、フッ素を含有するシリコン酸化膜とシリコン窒化膜とシリコン酸化膜とからなる積層膜又は炭素を含有するシリコン酸化膜と窒素を含有するシリコン炭化膜と酸素を含有するシリコン炭化膜とからなる積層膜であることを特徴とする請求項２〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記第２のプラグの平面形状は、円形又は長円形であることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記長円形は、短辺に対する長辺の長さの比率が２倍以上の長円形であることを特徴とする請求項４又は８に記載の半導体装置。
【請求項１０】
前記半導体素子は、トラップ膜電荷蓄積型の不揮発性半導体記憶素子又は浮遊電極電荷蓄積型の不揮発性半導体記憶素子であることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
前記半導体素子は、埋め込みビット線構造を有することを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記保護ダイオードは、基板直結ダイオードを含み、
前記半導体素子のゲート電極は、前記基板直結ダイオードと接続されていることを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記保護ダイオードは、正電圧印加に対する第１の保護ダイオードと負電圧印加に対する第２の保護ダイオードとを含むことを特徴とする請求項１〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記保護ダイオードと前記第２のプラグとの間に形成され、前記半導体素子のゲート電極と同一材料で且つ同一膜厚の導電膜をさらに備えていることを特徴とする請求項１〜１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記半導体素子は、複数の半導体記憶素子を含み、
前記保護ダイオードは、前記半導体記憶素子が集積して配置されたアレイの外周に沿って複数形成されていることを特徴とする請求項１〜１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記半導体素子は、複数の半導体記憶素子を含み、
前記保護ダイオードは、前記半導体記憶素子が集積して配置されたアレイの外周に沿って形成されたシールリングと電気的に接続されていることを特徴とする請求項１〜１４のいずれか１項に記載の半導体装置。
【請求項１７】
前記半導体素子のゲート電極は、金属シリサイド膜とポリシリコン膜との積層膜からなることを特徴とする請求項１〜１６のいずれか１項に記載の半導体装置。
【請求項１８】
前記第１の層間絶縁膜は、シリコン窒化膜とシリコン酸化膜との積層膜からなることを特徴とする請求項１〜１７のいずれか１項に記載の半導体装置。
【請求項１９】
前記第１のプラグ及び第２のプラグは、高融点金属を封入した金属プラグからなることを特徴とする請求項１〜１８のいずれか１項に記載の半導体装置。
【請求項２０】
半導体基板上に半導体素子を形成する工程（ａ）と、
前記半導体基板上に保護ダイオードを形成する工程（ｂ）と、
前記半導体基板上に、前記半導体素子及び前記保護ダイオードを覆うように第１の層間絶縁膜を形成する工程（ｃ）と、
前記第１の層間絶縁膜に、前記半導体素子に到達する第１の接続孔及び前記保護ダイオードに到達する第２の接続孔を形成する工程（ｄ）と、
前記第１の接続孔及び前記第２の接続孔に導電材料を埋め込む工程（ｅ）とを備え、
前記工程（ｄ）では、前記第１の接続孔が前記半導体素子に到達する前に、前記第２の接続孔が前記保護ダイオードに到達することを特徴とする半導体装置の製造方法。
【請求項２１】
半導体基板上に半導体素子を形成する工程（ａ）と、
前記半導体基板上に保護ダイオードを形成する工程（ｂ）と、
前記半導体基板上に、前記半導体素子及び前記保護ダイオードを覆うように第１の層間絶縁膜を形成する工程（ｃ）と、
前記第１の層間絶縁膜に、前記半導体素子に到達する第１の接続孔及び前記保護ダイオードに到達する第２の接続孔を形成する工程（ｄ）と、
前記第１の接続孔及び第２の接続孔に、それぞれ導電材料を埋め込んで第１のプラグ及び第２のプラグを形成する工程（ｅ）と、
前記第１の層間絶縁膜上に、前記第１のプラグと電気的に接続するように第１の配線を形成し、前記第２のプラグと電気的に接続するように第２の配線を形成する工程（ｆ）と、
前記第１の層間絶縁膜上に、前記第１の配線及び前記第２の配線を覆うように第２の層間絶縁膜を形成する工程（ｇ）と、
前記第２の層間絶縁膜に、前記第１の配線に到達する第３の接続孔及び前記第２の配線に到達する第４の接続孔を形成する工程（ｈ）と、
前記第３の接続孔及び第４の接続孔に、それぞれ導電材料を埋め込んで第３のプラグ及び第４のプラグを形成する工程（ｉ）とを備え、
前記工程（ｈ）では、前記第３の接続孔が前記第１の配線に到達する前に、前記第４の接続孔が前記第２の配線に到達することを特徴とする半導体装置の製造方法。
【請求項２２】
前記工程（ｄ）では、前記第１の接続孔が前記半導体素子に到達する前に、前記第２の接続孔が前記保護ダイオードに到達することを特徴とする請求項２１に記載の半導体装置の製造方法。
【請求項２３】
前記工程（ｈ）では、前記第３の接続孔の形成と、前記第４の接続孔の形成とを別々に実施することを特徴とする請求項２１又は２２に記載の半導体装置の製造方法。
【請求項２４】
前記工程（ｈ）では、前記第３の接続孔の形成と、前記第４の接続孔の形成とを同時に実施することを特徴とする請求項２１又は２２に記載の半導体装置の製造方法。
【請求項２５】
前記保護ダイオードは、基板直結ダイオードを含み、
前記工程（ａ）では、前記半導体素子のゲート電極を、前記基板直結ダイオードと接続するように形成することを特徴とする請求項２０〜２４のいずれか１項に記載の半導体装置の製造方法。
【請求項２６】
前記工程（ａ）と前記工程（ｂ）とを同時に実施することを特徴とする請求項２５に記載の半導体装置の製造方法。
【請求項２７】
前記工程（ｂ）では、正電圧印加に対する第１の保護ダイオードと負電圧印加に対する第２の保護ダイオードとを形成することを特徴とする請求項２０〜２６のいずれか１項に記載の半導体装置の製造方法。
【請求項２８】
前記工程（ａ）では、前記半導体素子のゲート電極を形成と同時に、前記保護ダイオード上に、前記ゲート電極と同一材料で且つ同一膜厚の導電膜を形成することを特徴とする請求項２０〜２７のいずれか１項に記載の半導体装置の製造方法。
【請求項２９】
前記工程（ｄ）では、第１の接続孔の形成と、前記第２の接続孔の形成とを別々に実施することを特徴とする請求項２０〜２８のいずれか１項に記載の半導体装置の製造方法。
【請求項３０】
前記工程（ｄ）では、前記第１の接続孔の形成と、前記第２の接続孔の形成とを同時に実施することを特徴とする請求項２０〜２９のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板の上に形成された半導体素子及び保護ダイオードと、
前記半導体基板の上に、前記半導体素子及び保護ダイオードを覆うように形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜に形成され、前記半導体素子と電気的に接続された第１のプラグと、
前記第１の層間絶縁膜に形成され、前記保護ダイオードと電気的に接続された第２のプラグとを備え、
前記第２のプラグの上面の面積は、前記第１のプラグの上面の面積よりも大きいことを特徴とする半導体装置。
【請求項２】
半導体基板の上に形成された半導体素子及び保護ダイオードと、
前記半導体基板の上に、前記半導体素子及び保護ダイオードを覆うように形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜に形成され、前記半導体素子と電気的に接続された第１のプラグと、 前記第１の層間絶縁膜に形成され、前記保護ダイオードと電気的に接続された第２のプラグと、
前記第１の層間絶縁膜の上に形成され、前記第１のプラグと電気的に接続された第１の配線と、前記第２のプラグと電気的に接続された第２の配線と、
前記第１の層間絶縁膜の上に、前記第１の配線及び前記第２の配線を覆うように形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜に形成され、前記第１の配線と電気的に接続された第３のプラグと、
前記第２の層間絶縁膜に形成され、前記第２の配線と電気的に接続された第４のプラグとを備え、
前記第４のプラグの上面の面積は、前記第３のプラグの上面の面積よりも大きいことを特徴とする半導体装置。
【請求項３】
前記第２のプラグの上面の面積は、前記第１のプラグの上面の面積よりも大きいことを特徴とする請求項２に記載の半導体装置。
【請求項４】
第４のプラグの平面形状は、円形又は長円形であることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記第１の配線は、シリコン、タングステン、チタン、窒化チタン、アルミニウム、銅、タンタル、ルテニウム、バナジウム若しくはマンガン又はその化合物からなる膜、アルミニウム又はアルミニウム化合物とチタンと窒化チタンとからなる積層膜及び銅又は銅化合物とタンタルと窒化タンタルとからなる積層膜のうちのいずれかであることを特徴とする請求項２〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２の層間絶縁膜は、低誘電率膜と金属拡散抑制膜とからなる積層膜であることを特徴とする請求項２〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第２の層間絶縁膜は、フッ素を含有するシリコン酸化膜とシリコン窒化膜とシリコン酸化膜とからなる積層膜又は炭素を含有するシリコン酸化膜と窒素を含有するシリコン炭化膜と酸素を含有するシリコン炭化膜とからなる積層膜であることを特徴とする請求項２〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記第２のプラグの平面形状は、円形又は長円形であることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記長円形は、短辺に対する長辺の長さの比率が２倍以上の長円形であることを特徴とする請求項４又は８に記載の半導体装置。
【請求項１０】
前記半導体素子は、トラップ膜電荷蓄積型の不揮発性半導体記憶素子又は浮遊電極電荷蓄積型の不揮発性半導体記憶素子であることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
前記半導体素子は、埋め込みビット線構造を有することを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記保護ダイオードは、基板直結ダイオードを含み、
前記半導体素子のゲート電極は、前記基板直結ダイオードと接続されていることを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記保護ダイオードは、正電圧印加に対する第１の保護ダイオードと負電圧印加に対する第２の保護ダイオードとを含むことを特徴とする請求項１〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記保護ダイオードと前記第２のプラグとの間に形成され、前記半導体素子のゲート電極と同一材料で且つ同一膜厚の導電膜をさらに備えていることを特徴とする請求項１〜１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記半導体素子は、複数の半導体記憶素子を含み、
前記保護ダイオードは、前記半導体記憶素子が集積して配置されたアレイの外周に沿って複数形成されていることを特徴とする請求項１〜１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記半導体素子は、複数の半導体記憶素子を含み、
前記保護ダイオードは、前記半導体記憶素子が集積して配置されたアレイの外周に沿って形成されたシールリングと電気的に接続されていることを特徴とする請求項１〜１４のいずれか１項に記載の半導体装置。
【請求項１７】
前記半導体素子のゲート電極は、金属シリサイド膜とポリシリコン膜との積層膜からなることを特徴とする請求項１〜１６のいずれか１項に記載の半導体装置。
【請求項１８】
前記第１の層間絶縁膜は、シリコン窒化膜とシリコン酸化膜との積層膜からなることを特徴とする請求項１〜１７のいずれか１項に記載の半導体装置。
【請求項１９】
前記第１のプラグ及び第２のプラグは、高融点金属を封入した金属プラグからなることを特徴とする請求項１〜１８のいずれか１項に記載の半導体装置。
【請求項２０】
半導体基板上に半導体素子を形成する工程（ａ）と、
前記半導体基板上に保護ダイオードを形成する工程（ｂ）と、
前記半導体基板上に、前記半導体素子及び前記保護ダイオードを覆うように第１の層間絶縁膜を形成する工程（ｃ）と、
前記第１の層間絶縁膜に、前記半導体素子に到達する第１の接続孔及び前記保護ダイオードに到達する第２の接続孔を形成する工程（ｄ）と、
前記第１の接続孔及び前記第２の接続孔に導電材料を埋め込む工程（ｅ）とを備え、
前記工程（ｄ）では、前記第１の接続孔が前記半導体素子に到達する前に、前記第２の接続孔が前記保護ダイオードに到達することを特徴とする半導体装置の製造方法。
【請求項２１】
半導体基板上に半導体素子を形成する工程（ａ）と、
前記半導体基板上に保護ダイオードを形成する工程（ｂ）と、
前記半導体基板上に、前記半導体素子及び前記保護ダイオードを覆うように第１の層間絶縁膜を形成する工程（ｃ）と、
前記第１の層間絶縁膜に、前記半導体素子に到達する第１の接続孔及び前記保護ダイオードに到達する第２の接続孔を形成する工程（ｄ）と、
前記第１の接続孔及び第２の接続孔に、それぞれ導電材料を埋め込んで第１のプラグ及び第２のプラグを形成する工程（ｅ）と、
前記第１の層間絶縁膜上に、前記第１のプラグと電気的に接続するように第１の配線を形成し、前記第２のプラグと電気的に接続するように第２の配線を形成する工程（ｆ）と、
前記第１の層間絶縁膜上に、前記第１の配線及び前記第２の配線を覆うように第２の層間絶縁膜を形成する工程（ｇ）と、
前記第２の層間絶縁膜に、前記第１の配線に到達する第３の接続孔及び前記第２の配線に到達する第４の接続孔を形成する工程（ｈ）と、
前記第３の接続孔及び第４の接続孔に、それぞれ導電材料を埋め込んで第３のプラグ及び第４のプラグを形成する工程（ｉ）とを備え、
前記工程（ｈ）では、前記第３の接続孔が前記第１の配線に到達する前に、前記第４の接続孔が前記第２の配線に到達することを特徴とする半導体装置の製造方法。
【請求項２２】
前記工程（ｄ）では、前記第１の接続孔が前記半導体素子に到達する前に、前記第２の接続孔が前記保護ダイオードに到達することを特徴とする請求項２１に記載の半導体装置の製造方法。
【請求項２３】
前記工程（ｈ）では、前記第３の接続孔の形成と、前記第４の接続孔の形成とを別々に実施することを特徴とする請求項２１又は２２に記載の半導体装置の製造方法。
【請求項２４】
前記工程（ｈ）では、前記第３の接続孔の形成と、前記第４の接続孔の形成とを同時に実施することを特徴とする請求項２１又は２２に記載の半導体装置の製造方法。
【請求項２５】
前記保護ダイオードは、基板直結ダイオードを含み、
前記工程（ａ）では、前記半導体素子のゲート電極を、前記基板直結ダイオードと接続するように形成することを特徴とする請求項２０〜２４のいずれか１項に記載の半導体装置の製造方法。
【請求項２６】
前記工程（ａ）と前記工程（ｂ）とを同時に実施することを特徴とする請求項２５に記載の半導体装置の製造方法。
【請求項２７】
前記工程（ｂ）では、正電圧印加に対する第１の保護ダイオードと負電圧印加に対する第２の保護ダイオードとを形成することを特徴とする請求項２０〜２６のいずれか１項に記載の半導体装置の製造方法。
【請求項２８】
前記工程（ａ）では、前記半導体素子のゲート電極を形成と同時に、前記保護ダイオード上に、前記ゲート電極と同一材料で且つ同一膜厚の導電膜を形成することを特徴とする請求項２０〜２７のいずれか１項に記載の半導体装置の製造方法。
【請求項２９】
前記工程（ｄ）では、第１の接続孔の形成と、前記第２の接続孔の形成とを別々に実施することを特徴とする請求項２０〜２８のいずれか１項に記載の半導体装置の製造方法。
【請求項３０】
前記工程（ｄ）では、前記第１の接続孔の形成と、前記第２の接続孔の形成とを同時に実施することを特徴とする請求項２０〜２９のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【公開番号】特開２０１０−２７２６４９（Ｐ２０１０−２７２６４９Ａ）
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願番号】特願２００９−１２２４６６（Ｐ２００９−１２２４６６）
【出願日】平成２１年５月２０日（２００９．５．２０）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＲＲＡＭ
２．ＦＲＡＭ
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願日】平成２１年５月２０日（２００９．５．２０）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＲＲＡＭ
２．ＦＲＡＭ
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
[ Back to top ]