半導体記憶装置及びその駆動方法
【課題】製造工程完了後にメモリ素子の駆動に必要な正負両極性の高電圧をメモリ素子に印加することを可能とした半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１に形成された被保護素子と、第１の保護トランジスタ４１と、第２の保護トランジスタ４２とを備えている。第１の保護トランジスタ４１は、第２導電型の深いウェル１５の上部に形成された第１導電型の第１のウェル５１に形成されている。第２の保護トランジスタ４２は第２導電型の第２のウェル５２に形成されている。第２のソース・ドレイン拡散層２１Ｂは、第３のソース・ドレイン拡散層２２Ａと電気的に接続され且つ第１のウェル５１と同電位である。第４のソース・ドレイン拡散層２２Ｂは、第２の拡散層２７と電気的に接続され且つ第２のウェル５２及び第２の拡散層２７と同電位である。
【解決手段】半導体装置は、半導体基板１１に形成された被保護素子と、第１の保護トランジスタ４１と、第２の保護トランジスタ４２とを備えている。第１の保護トランジスタ４１は、第２導電型の深いウェル１５の上部に形成された第１導電型の第１のウェル５１に形成されている。第２の保護トランジスタ４２は第２導電型の第２のウェル５２に形成されている。第２のソース・ドレイン拡散層２１Ｂは、第３のソース・ドレイン拡散層２２Ａと電気的に接続され且つ第１のウェル５１と同電位である。第４のソース・ドレイン拡散層２２Ｂは、第２の拡散層２７と電気的に接続され且つ第２のウェル５２及び第２の拡散層２７と同電位である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその駆動方法に関し、特に局所電荷蓄積型不揮発性メモリ等を備えた半導体記憶装置及びその駆動方法に関する。
【背景技術】
【０００２】
電荷蓄積膜としてＯＮＯ膜を用い、書込みにチャネルホットエレクトロン、消去にバンド間トンネル現象によるホットホールを用いる局所電荷蓄積型不揮発性メモリは、拡散工程中にチャージアップにより電荷注入を受けてしまうと、製造工程完了後にそれを除去することが困難な場合が多い。このため、拡散工程中のメモリ素子へのチャージアップダメージを抑制する技術が重要である。このため、拡散工程中にメモリ素子のゲート電極に保護素子を接続し、チャージアップダメージを抑制する技術が検討されている（例えば、特許文献１を参照。）。
【０００３】
図１０は、従来のチャージアップダメージを抑制する方法を示している。図１０に示すように、メモリ素子のゲート電極である被保護素子１５０に配線１４０を用いてチャージアップ保護トランジスタ１５２を接続する。配線工程において正のチャージが被保護素子１５０のゲート電極に印加された場合には、同時に保護トランジスタ１５２のゲート電極にも正電圧が印加される。これにより、保護トランジスタ１５２がオン状態になってソース・ドレイン間が導通するため、チャージは被保護素子１５０のゲート電極に帯電することなく基板１４１に抜ける。また、被保護素子１５０のゲート電極に負のチャージが印加された場合には、保護トランジスタ１５２のソース・ドレイン拡散層とウェル拡散層とが順バイアスとなる。これにより、チャージは被保護素子１５０のゲート電極に帯電することなく基板１４１に抜ける。
【０００４】
以上の動作により、第一層配線工程以降に発生するチャージアップに関しては、±１Ｖ程度に抑制可能である。
【０００５】
なお、以降の説明において、ソース・ドレイン拡散層という表記は、一つのトランジスタに属するソース拡散層及びドレイン拡散層のいずれか一方を意味するものと定義する。ここで、一つのトランジスタに属する二つのソース・ドレイン拡散層のうちの一方がソース拡散層として機能するとき、他方はドレイン拡散層として機能する。
【特許文献１】米国登録特許６３３７５０２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記の従来技術は、製造工程完了後に負の電圧をメモリ素子に印加すると、保護素子であるトランジスタのドレインから基板に導通してしまう。このため、完成したメモリ素子に負のバイアスを印加することができないという問題がある。また、被保護素子とチャージアップ保護トランジスタとを配線を用いて接続しているため、保護効果が有効となる工程が配線工程以降であるという問題を有している。このため、配線工程よりも前の製造工程であるＦＥＯＬ(Front End Of Line)プロセスにおける拡散工程中のチャージングからメモリ素子を保護することができない。
【０００７】
メモリ素子の微細化に伴い、ＦＥＯＬプロセスにおける拡散工程中のチャージアップがメモリセルの初期閾値電圧（Ｖｔ）ばらつき等へ及ぼす影響を無視できなくなってきており、大きな問題となっている。これは、メモリ素子の微細化に伴い低温プロセスが必要となること、微細加工のために高密度プラズマエッチング等のチャージアップが大きい加工装置を使用しなければならないこと等の事情による。例えば、ＭＥＯＬ(Middle End Of Line)プロセスにおいてコバルトシリサイドを使用した場合は、コバルトシリサイド形成以降は約６５０℃以下の低温プロセスが必要であり、ニッケルシリサイドを使用した場合は、ニッケルシリサイド形成以降は約４５０℃以下の低温プロセスが必要である。
【０００８】
プロセスの低温化に伴い、ＦＥＯＬプロセスにおいて蓄積された電荷を引き抜く熱処理工程（７００℃以上が好ましい）をＭＥＯＬプロセス以降に入れることが困難となる。このため、配線工程以降のメモリ素子保護だけでは不十分となってきている。また、メモリ素子のゲート絶縁膜となるＯＮＯ膜（酸化膜−窒化膜−酸化膜）の膜厚が薄膜化されることによっても、拡散工程中のチャージアップ対策が重要になる。例えば、ＯＮＯ膜の膜厚が３０ｎｍから１５ｎｍになると、ＦＥＯＬレベルの拡散工程中におけるチャージングにより高電圧が印加された場合に、ＯＮＯ膜に印加される電界は２倍となる。このため、ＯＮＯ膜の薄膜化は、初期Ｖｔを変動させる電荷注入を引き起こすおそれを増大させる。以上のような事情により、メモリ素子の微細化に伴い拡散工程中のチャージアップの影響が顕著になる。
【０００９】
本発明は、前記の問題を解決し、製造工程完了後にメモリ素子の駆動に必要な正負両極性の高電圧をメモリ素子に印加することを可能とした半導体装置を実現し、また必要に応じてＦＥＯＬプロセスにおける拡散工程中のチャージアップから正負とも低電圧の範囲でメモリ素子を保護することを可能とすることを目的とする。
【課題を解決するための手段】
【００１０】
前記の問題を解決するため、本発明は半導体装置を、第１導電型の第１のウェル上に形成された保護トランジスタと、第２導電型の第２のウェル上に形成された保護トランジスタとの直列構造を備えた構成とする。
【００１１】
具体的に、本発明に係る半導体装置は、第１導電型の半導体基板に形成された第２導電型の深いウェルと、深いウェルの上部に形成された第１導電型の第１のウェルと、半導体基板に形成された第２導電型の第２のウェルと、半導体基板に形成された第１導電型の第３のウェルと、半導体基板に形成され、被保護素子電極を有する被保護素子と、第１のウェルに形成された第１の保護トランジスタと、第２のウェルに形成された第２の保護トランジスタと、第１のウェルに形成され、保護素子電極と電気的に接続された第２導電型の第１の拡散層と、第３のウェルに形成された第１導電型の第２の拡散層とを備えている。第１の保護トランジスタは、第１のウェル上に形成された第１のゲート電極と、第１のゲート電極の両側方にそれぞれ形成された第２導電型の第１のソース・ドレイン拡散層及び第２のソース・ドレイン拡散層とを有している。第２の保護トランジスタは、第２のウェル上に形成された第２のゲート電極と、第２のゲート電極の両側方にそれぞれ形成された第１導電型の第３のソース・ドレイン拡散層及び第４のソース・ドレイン拡散層とを有している。第１のソース・ドレイン拡散層は、第１の拡散層と接している。第２のソース・ドレイン拡散層は、第３のソース・ドレイン拡散層と電気的に接続され且つ第１の第１のウェルと同電位である。第４のソース・ドレイン拡散層は、第２の拡散層と電気的に接続され且つ第２のウェル及び第２の拡散層と同電位である。
【００１２】
本発明の半導体装置は、第１導電型の第１のウェルに形成された第１の保護トランジスタと、第２導電型の第２のウェルに形成された第２の保護トランジスタとを備えている。このため、正負両極性の拡散工程中チャージアップから約±１Ｖの低電圧で被保護素子を保護できるとともに、製造工程完了後に被保護素子に約±１０Ｖ程度の正負両極性の高電圧を印加できる。また、第１の保護トランジスタのソース・ドレイン拡散層と被保護素子のゲート電極とが第１の拡散層を介在させて接続されており、その他の構成要素もすべて拡散層を介して電気的に接続できる。従って、配線工程以前のＦＥＯＬプロセスから、被保護素子の保護を行うことができる。
【００１３】
本発明の半導体装置は、第２のウェルに形成された第２導電型の第３の拡散層をさらに備え、第３の拡散層は、第４のソース・ドレイン拡散層及び第２の拡散層と接している構成としてもよい。
【００１４】
本発明の半導体装置は、第１のウェルに形成された第１導電型の第４の拡散層をさらに備え、第４の拡散層は、第２のソース・ドレイン拡散層と接している構成としてもよい。
【００１５】
本発明の半導体装置において、第４の拡散層は、第３のソース・ドレイン拡散層と一体に形成されていてもよい。
【００１６】
本発明の半導体装置は、被保護素子電極と第１の拡散層との間に形成された厚さが４ｎｍ以下の絶縁膜をさらに備え、被保護素子電極と第１の拡散層とは、絶縁膜を通過するトンネル電流により電気的に接続されている構成としてもよい。
【００１７】
本発明の半導体装置において、第１の拡散層は、第１のソース・ドレイン拡散層と一体に形成されていてもよい。
【００１８】
本発明の半導体装置は、第２のウェルの少なくとも一部が、深いウェルの上部に形成されていてもよい。
【００１９】
本発明の半導体装置において、被保護素子は、電荷蓄積層への電子若しくは正孔の蓄積又は除去によりその記憶状態が変化する不揮発性メモリとしてもよい。
【００２０】
本発明に係る第１の半導体装置の駆動方法は、本発明の半導体装置の駆動方法を対象とし、被保護素子電極に正電圧を印加する第１の動作時には、第１のゲート電極及び第１のウェルに接地電位を印加し、被保護素子電極に負電位を印加する第２の動作時には、第１のゲート電極及び第１のウェルに負電位又はそれよりも低い負電位を印加することを特徴とする。
【００２１】
本発明に係る第２の半導体装置の駆動方法は、本発明の半導体装置の駆動方法を対象とし、被保護素子電極に正電圧を印加する第１の動作時には、第１のゲート電極及び第１のウェルに接地電位を印加し、被保護素子電極に負電位を印加する第２の動作時には、第２のゲート電極に接地電位又は正電位を印加することを特徴とする。
【発明の効果】
【００２２】
本発明に係る半導体装置及びその駆動方法によれば、製造工程完了後にメモリ素子の駆動に必要な正負両極性の高電圧をメモリ素子に印加することを可能とした半導体装置及び駆動方法を実現できる。また、必要に応じてＦＥＯＬプロセスにおける拡散工程中のチャージアップから正負とも低電圧の範囲までメモリ素子を保護することが可能である。
【発明を実施するための最良の形態】
【００２３】
図１（ａ）及び（ｂ）は、一実施形態に係る半導体装置の一例であり、（ａ）は平面構成を示し、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面構成を示している。
【００２４】
本実施形態の半導体装置は、被保護素子であるメモリ素子と、第１の保護トランジスタ４１及び第２の保護トランジスタ４２とを備えている。図１（ａ）及び（ｂ）に示すように、第１導電型の半導体基板１１における分離絶縁膜１２により区画された領域に、第２導電型の深いウェル１５が形成されている。深いウェル１５の上部には、第１導電型の第１のウェル５１及び第２導電型の第２のウェル５２が形成されている。また、深いウェル１５を除く領域には第１導電型の第３のウェル５３が形成されている。なお、深いウェルとは、２．５μｍ程度の深さのウェルであり、一般的な１．５μｍ程度の深さのウェルを含むように形成されるウェルである。
【００２５】
第１のウェル５１には第１の保護トランジスタ４１が形成されている。第１の保護トランジスタ４１は、第１のウェル５１の上に、第１のゲート絶縁膜１６Ａを介在させて形成された第１のゲート電極１８Ａを有している。第１のウェル５１における第１のゲート電極１８Ａの両側方には、それぞれ第２導電型の第１のソース・ドレイン拡散層２１Ａ及び第２のソース・ドレイン拡散層２１Ｂが形成されている。
【００２６】
第１のソース・ドレイン拡散層２１Ａは、第１のウェル５１に形成された第２導電型の第１の拡散層２６と接している。第１の拡散層２６の上には、開口部を有する絶縁膜３１を介在させて被保護素子のゲート電極である被保護素子電極３２が形成されている。被保護素子電極３２は、開口部において第１の拡散層２６と接している。
【００２７】
第２のウェル５２には第２の保護トランジスタ４２が形成されている。第２の保護トランジスタ４２は、第２のウェル５２の上に、第２のゲート絶縁膜１６Ｂを介在させて形成された第２のゲート電極１８Ｂを有している。第２のウェル５２における第１のゲート電極１８Ａの両側方には、それぞれ第１導電型の第３のソース・ドレイン拡散層２２Ａ及び第４のソース・ドレイン拡散層２２Ｂが形成されている。
【００２８】
第３のウェル５３には、第１導電型の第２の拡散層２７が形成されている。第２の拡散層２７は、第２のウェル５２に形成された第２導電型の第３の拡散層２８と接している。第３の拡散層２８は第４のソース・ドレイン拡散層２２Ｂと接している。
【００２９】
第３のソース・ドレイン拡散層２２Ａは、第２のウェル５２と第１のウェル５１との境界を越えて第１のウェル５１側に延伸し、且つ第２のソース・ドレイン拡散層２１Ｂと接している。
【００３０】
被保護素子は一般的なメモリ素子とすればよい。具体的には、ＯＮＯ（酸化膜−窒化膜−酸化膜）絶縁膜をゲート絶縁膜とするＭＯＮＯＳ（金属／酸化膜／窒化膜／酸化膜／シリコン）メモリ、フローティングゲート（ＦＧ）電極を有するＦＧ型メモリ又はスタティックラム（ＳＲＡＭ）若しくはダイナミックラム（ＤＲＡＭ）等の揮発性メモリとすればよい。一般に、メモリ素子のゲート電極は非常に細長い形状を有しており、工程中のチャージアップダメージを受けやすい性質を有しているため、本実施形態の構成を適用することにより信頼性及び歩留まりの向上が期待できる。また、メモリ素子以外の工程中のチャージアップダメージを受けやすい性質を有する半導体素子の保護に用いることも可能である。
【００３１】
図１は、第１のゲート電極１８Ａと第２のゲート電極１８Ｂとが接続され、共通の電極となっている例を示している。しかし、第１のゲート電極１８Ａと第２のゲート電極１８Ｂとは独立した電極であってもよい。第１のゲート電極１８Ａと第２のゲート電極１８Ｂとを共通の電極とすれば、それぞれを独立した電極とする場合と比べてアンテナ比が向上する。このため、製造工程中のチャージングを防止する際に、被保護素子電極３２に印加される電圧と同極性の電圧が、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂに印加されやすくなる。このため、保護効果をより安定して得ることが可能となる。さらに、図１は、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂが被保護素子電極３２と並行に延びるダミー電極３３と共通となっている例を示している。第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂをダミー電極３３と共通とすることにより、さらにアンテナ比を向上することができる。
【００３２】
図１では、第２の拡散層２７と第４のソース・ドレイン拡散層２２Ｂとの間に第３の拡散層２８を形成した例を示した。しかし、第４のソース・ドレイン拡散層２２Ｂは、第２のウェル５２及び第２の拡散層２７と同電位となればよい。従って、第２の拡散層２７と第４のソース・ドレイン拡散層２２Ｂとが直接接する構成等としてもよい。
【００３３】
また、第３のソース・ドレイン拡散層２２Ａが第２のウェル５２と第１のウェル５１との境界を越えて延伸され、第２のソース・ドレイン拡散層２１Ｂと接している例を示した。しかし、第２のソース・ドレイン拡散層２１Ｂと第３のソース・ドレイン拡散層２２Ａ及び第１のウェル５１とが同電位となればよい。従って、図２に示すように第３のソース・ドレイン拡散層２２Ａと第２のソース・ドレイン拡散層２１Ｂとが、第１のウェル５１に形成された第１導電型の第４の拡散層２９を間に挟んで接続されていてる構成としてもよい。また、第３のソース・ドレイン拡散層２２Ａと第４の拡散層とは接している必要はなく、第２のソース・ドレイン拡散層２１Ｂと第３のソース・ドレイン拡散層２２Ａとが第１のウェル５１と第２のウェル５２の境界において接し、第２のソース・ドレイン拡散層２１Ｂは、第１のウェル５１に形成された第４の拡散層と接する構造としてもよい。
【００３４】
第３のソース・ドレイン拡散層２２Ａが第２のウェル５２と第１のウェル５１との境界を越えて延伸する構造とする場合には、必然的に第２のウェル５２の少なくとも一部と深いウェル１５とが重なる。しかし、第２のウェル５２を深いウェル１５の上部に必ず形成する必要はない。また、第２のウェル５２と深いウェル１５とを同電位とする必要もない。
【００３５】
図１では、第１のソース・ドレイン拡散層２１Ａと第１の拡散層２６とを明確に区別して示している。しかし、第１のソース・ドレイン拡散層２１Ａと第１の拡散層２６とを製造工程において明確に区分して形成する必要はない。例えば、第１のソース・ドレイン拡散層２１Ａと第１の拡散層２６とを一体に形成し、第１のソース・ドレイン拡散層２１Ａと第１の拡散層２６とが一体となった拡散層に被保護素子のゲート電極である被保護素子電極３２を接続してもよい。
【００３６】
図１（ａ）は、被保護素子電極３２ごとに、第１の保護トランジスタ４１と第２の保護トランジスタ４２とをそれぞれ形成した例を示している。しかし、図３に示すように、第１の保護トランジスタ４１は被保護素子電極３２ごとに形成し、第２の保護トランジスタ４２は共用する構成としてもよい。なお、図３においては第２の保護トランジスタ４２が２つの被保護素子電極３２に対して共通となっている例を示したが、第２の保護トランジスタ４２が３つ以上の被保護素子電極３２に対して共通となっている構成としてもよい。
【００３７】
図４は、本実施形態の半導体装置の等価回路を示している。図４において第１導電型をＰ型とし、第２導電型をＮ型とし、第１の保護トランジスタ４１をＮＭＯＳ（Ｎチャネル金属酸化膜半導体）、第２の保護トランジスタ４２をＰＭＯＳ（Ｐチャネル金属酸化膜半導体）として記述しているが、すべての極性が逆であってもよい。図４に示すように、被保護素子であるメモリ素子のゲート電極に対して第１の保護トランジスタ４１及び第２の保護トランジスタ４２が直列に接続されている。第１の保護トランジスタ４１は、図１に示した第１のゲート電極１８Ａと第１のソース・ドレイン拡散層２１Ａ及び第２のソース・ドレイン拡散層２１Ｂとにより形成される。第２の保護トランジスタ４２は、第２のゲート電極１８Ｂと第３のソース・ドレイン拡散層２２Ａ及び第４のソース・ドレイン拡散層２２Ｂとにより形成される。回路中に複数のダイオードが接続されているが、これは、各拡散層とウェル及びウェルと半導体基板とにより形成されたＰＮ接合ダイオードである。図４における端子Ｖ１、端子Ｖ２、端子Ｖ３及び端子Ｖ４は、それぞれ図１の被保護素子電極３２、第１のゲート電極１８Ａ、第１のウェル５１及び第２のゲート電極１８Ｂと対応する。
【００３８】
次に、本実施形態の半導体装置の駆動方法について説明する。配線工程前を含む製造工程中に正のチャージアップが発生した場合には、表１に示すように端子Ｖ１、端子Ｖ２及び端子Ｖ４に正の電圧が印加され、第１の保護トランジスタ４１がオン状態となる。このとき、正のチャージは、被保護素子電極３２、第１の拡散層２６、第１のソース・ドレイン拡散層２１Ａ、第１のゲート電極１８Ａの下に形成されるチャネル、第２のソース・ドレイン拡散層２１Ｂ、第３のソース・ドレイン拡散層２２Ａ、第２のウェル５２、第３の拡散層２８、第２の拡散層２７及び第３のウェル５３を介して、半導体基板１１へと抜ける。このため、メモリ素子へ正のチャージアップを抑制することができる。
【００３９】
【表１】
【００４０】
このように、正のチャージは第１の保護トランジスタ４１のオン電流量により制限を受ける。このため、第１の保護トランジスタ４１は、ＰＭＯＳに比べて単位ゲート幅当たりの電流駆動能力が約２倍あるＮＭＯＳである方が、保護能力が高くなるため望ましい。さらに、この第１の保護トランジスタ４１は、被保護素子電極３２に対して一つずつ独立して形成する必要があるが、ＮＭＯＳの方がＰＭＯＳよりも微細化しやすい。これは、ＰＭＯＳのソース・ドレイン拡散層を構成するボロンよりも、ＮＭＯＳのソース・ドレイン拡散層を構成する砒素の方が熱拡散係数が小さいためである。ここで、第１のウェル５１と半導体基板１１は電気的に分離されている必要がある。一般的に半導体基板１１はＰ型であるため、この場合にはＰ型の半導体基板１１とＰ型の第１のウェル５１との間に、Ｎ型の深いウェル１５を介して第１のウェル５１を配置する必要がある。
【００４１】
さらに詳しく説明すると、被保護素子電極３２と第１の拡散層２６との間はほぼ金属接合であり、この間の電位差はほぼ０Ｖとなる。第１の拡散層２６と第１のソース・ドレイン拡散層２１Ａは同一導電型の拡散層であり、電位差はほぼ０Ｖとなる。第１のゲート電極１８Ａには正チャージが印加され、約＋１Ｖ以上の電位でオン状態となるため、第１のソース・ドレイン拡散層２１Ａと第２のソース・ドレイン拡散層２１Ｂの電位差はほぼ０Ｖとなる。第２のソース・ドレイン拡散層２１Ｂと第３のソース・ドレイン拡散層２２Ａは、導電型は異なるが高濃度の拡散層同士の接合であること、また一般にその上部にサリサイド層を形成することから、電位差はほぼ０Ｖとなる。第３のソース・ドレイン拡散層２２Ａと第２のウェル５２とは順バイアスとなるので、電位差はほぼ０Ｖとなる。第２のウェル５２と第３の拡散層２８は同一導電型であるので、電位差はほぼ０Ｖとなる。第３の拡散層２８と第２の拡散層２７は、導電型は異なるが高濃度の拡散層同士の接合であること、また一般にその上部にサリサイド層を形成することから、電位差はほぼ０Ｖとなる。第２の拡散層２７と第３のウェル５３及び半導体基板１１は同一導電型であるので、電位差はほぼ０Ｖとなる。このようにして、被保護素子電極３２に印加された正チャージは、半導体基板１１、すなわち接地電位へ抜ける。
【００４２】
配線工程前を含む製造工程中に負のチャージアップが発生した場合には、表１に示すように端子Ｖ１、端子Ｖ２及び端子Ｖ４に負電圧が印加され、約−１Ｖ以下の電位において第２の保護トランジスタ４２がオン状態となる。これにより、被保護素子電極３２、第１の拡散層２６、第１のウェル５１、第３のソース・ドレイン拡散層２２Ａ、第２のゲート電極１８Ｂの下に形成されるチャネル、第４のソース・ドレイン拡散層２２Ｂ、第３の拡散層２８、第２の拡散層２７及び第３のウェル５３を介して、半導体基板１１へと抜ける。このため、メモリ素子への負のチャージアップを抑制することができる。
【００４３】
このように、負のチャージは、第２の保護トランジスタ４２のオン電流量により制限を受ける。先に正のチャージで説明したようにＰＭＯＳの単位ゲート幅当たりの電流駆動能力はＮＭＯＳの約半分である。しかし、第２の保護トランジスタ４２は図３に示すように、複数の被保護素子電極３２に対して第２の保護トランジスタ４２を共通化してもよいため、ゲート幅を増加させることが可能となり十分にチャージを逃すことができる。
【００４４】
さらに詳しく説明すると、被保護素子電極３２と第１の拡散層２６との間はほぼ金属接合であり、この間の電位差はほぼ０Ｖとなる。第１の拡散層２６と第１のウェル５１は順バイアスとなるため、電位差はほぼ０Ｖになる。第１のウェル５１と第３のソース・ドレイン拡散層２２Ａとは同一導電型であるので、電位差はほぼ０Ｖとなる。第２のゲート電極１８Ｂには負チャージが印加されてオン状態となるため、第３のソース・ドレイン拡散層２２Ａと第４のソース・ドレイン拡散層２２Ｂの電位差はほぼ０Ｖとなる。第４のソース・ドレイン拡散層２２Ｂと第３の拡散層２８は、導電型は異なるが高濃度同士の拡散層の接合であること、また一般にその上部にサリサイド層を形成することから、電位差はほぼ０Ｖとなる。第３の拡散層２８と第２の拡散層２７は、導電型は異なるが、高濃度同士の拡散層の接合であること、また一般にその上部にサリサイド層を形成することから、電位差はほぼ０Ｖとなる。第２の拡散層２７と第３のウェル５３及び半導体基板１１は同一導電型であるので、電位差はほぼ０Ｖとなる。このようにして、被保護素子電極３２に印加された負チャージは、半導体基板１１、すなわち接地電位へ抜ける。
【００４５】
なお、端子Ｖ１、端子Ｖ２のアンテナ比は、同程度又は端子Ｖ１と比べて大きくなるように設定しておくことが望ましい。これは、第１の保護トランジスタ４１及び第２の保護トランジスタ４２がより少ないチャージで閾値電圧よりも高い電圧が印加され、導通状態になるようにするためである。
【００４６】
製造工程完了後のメモリ素子への電子注入時（書き込み動作時）には、表１に示すように端子Ｖ１、端子Ｖ２及び端子Ｖ３のそれぞれに、例えば９Ｖ、０Ｖ及び０Ｖを印加することにより第１の保護トランジスタ４１をオフ状態とする。これにより、メモリ素子に所望の電圧を印加することができ、メモリ素子への電子注入を実現できる。
【００４７】
製造工程完了後のメモリ素子の電流読み出し時においては、表１に示すように端子Ｖ１、端子Ｖ２及び端子Ｖ３のそれぞれに、例えば５Ｖ、０Ｖ及び０Ｖを印加することにより第１の保護トランジスタ４１をオフ状態とする。これにより、メモリ素子に所望の電圧を印加することができ、メモリ素子の電流読み出しを実現できる。
【００４８】
製造工程完了後におけるメモリ素子からの電子の引き抜き時又は正孔の注入時（消去動作時）には、表１に示すように端子Ｖ１に例えば−６Ｖ、端子Ｖ２及び端子Ｖ３に例えば−６Ｖを印加することにより、第１の保護トランジスタ４１をオフ状態とする。これにより、メモリ素子に所望の電圧を印加することができ、メモリ素子からの電子引き抜き又は正孔注入を実現することができる。なお、端子Ｖ２及び端子Ｖ３を例えば−７Ｖとして、端子Ｖ１より低い（深い）負電位を印加してもよい。また、端子Ｖ４には、いかなる電位を印加しても動作するため、＊＊＊と示している。
【００４９】
表２に、別の駆動方法を示す。メモリ素子への電子注入時及び電流読み出し時は表１と同様である。電子の引き抜き時又は正孔の注入時には、表２に示すように端子Ｖ１に例えば−６Ｖ、端子Ｖ３をオープン状態に、端子Ｖ４に０Ｖ又は正電圧を印加する。第２のウェル５２の電位は接地電位であるため、この電位印加により、第２の保護トランジスタ４２をオフ状態とし、メモリ素子に所望の電圧を印加することができる。
【００５０】
【表２】
【００５１】
以下に、本実施形態に係る半導体装置の製造方法の一例について図面を参照して説明する。まず、図５に示すように、第１導電型の半導体基板１１上の所定の領域に分離絶縁膜１２、第２導電型の深いウェル１５、第２のウェル５２、第１のウェル５１、第３のウェル５３をそれぞれ形成する。これにより、被保護素子であるメモリ素子を形成するメモリ素子領域、第１の保護トランジスタを形成する第１の保護トランジスタ領域及び第２の保護トランジスタを形成する第２の保護トランジスタ領域を確定する。
【００５２】
次に、図６に示すように、メモリ素子領域、第１の保護トランジスタ領域及び第２の保護トランジスタ領域に、膜厚が２ｎｍ〜３０ｎｍの絶縁膜６６を形成する。なお、絶縁膜６６を一体に形成する例を示しているが、メモリ素子領域、第１の保護トランジスタ領域及び第２の保護トランジスタ領域にそれぞれ独立の膜を形成してもよい。また、絶縁膜６６は、将来ゲート絶縁膜となる。
【００５３】
次に、図７に示すように、絶縁膜６６におけるメモリ素子領域に形成された部分に開口部を形成する。続いて、開口部から第１のウェル５１内に例えば１×１０15／ｃｍ2の注入量で第２導電型不純物を注入し、第２導電型の第１の拡散層２６を形成する。
【００５４】
次に、図８に示すように、メモリ素子領域にメモリ素子のゲート電極である被保護素子電極３２を形成し、第１の保護トランジスタ領域に第１のゲート電極１８Ａを形成し、第２の保護トランジスタ領域に第２のゲート電極１８Ｂを形成する。被保護素子電極３２は、開口部において第１の拡散層２６と直接接するように形成すればよい。
【００５５】
なお、界面に厚さが４ｎｍ以下の絶縁膜が存在する構成としてもよい。これは、４ｎｍ以下の膜厚の絶縁膜であれば、被保護素子電極３２に１０Ｖ程度の電圧（一般的に、不揮発性メモリは１０Ｖ程度のゲート電圧で素子特性が変動する）が工程中のチャージアップとしてかかった場合に、被保護素子電極３２と第１の拡散層２６との間に直接トンネル電流が流れ、被保護素子電極３２と第１の拡散層２６との電気的な接続が十分に確保でき、実質的に絶縁膜がない状態と等価になるからである。また、４ｎｍ以下の絶縁膜が存在すれば基板からのＳｉの異常成長を抑制できるため、加工の安定性が増すという効果が得られる。
【００５６】
次に、図９に示すように、第１のウェル５１における第１のゲート電極１８Ａの両側方に例えば１×１０15／ｃｍ2の注入量で第２導電型不純物を注入する。これにより第１のゲート電極１８Ａの両側方にそれぞれ、第１のソース・ドレイン拡散層２１Ａと第２のソース・ドレイン拡散層２１Ｂとを形成する。この際に、第１のソース・ドレイン拡散層２１Ａと第１の拡散層２６とが接するようにイオン注入を行う。また、第２のウェル５２における第２のゲート電極１８Ｂの両側方に例えば１×１０15／ｃｍ2の注入量で第１導電型不純物を注入する。これにより第２のゲート電極１８Ｂの両側方にそれぞれ、第３のソース・ドレイン拡散層２２Ａと第４のソース・ドレイン拡散層２２Ｂとを形成する。この際に、第３のソース・ドレイン拡散層２２Ａが第１のウェル５１に延伸し、第２のソース・ドレイン拡散層２１Ｂと接するようにする。さらに、第２のウェル５２には、第４のソース・ドレイン拡散層２２Ｂと接するように第２導電型不純物を注入して第３の拡散層２８を形成する。さらに、第３の拡散層２８と接するように、第１導電型不純物を注入して第２の拡散層２７を形成する。なお、不純物注入の順番は特に限定されない。また、同一の導電型の不純物注入を組み合わせて行ってもよい。
【００５７】
また、第１のソース・ドレイン拡散層２１Ａ、第２のソース・ドレイン拡散層２１Ｂ、第３のソース・ドレイン拡散層２２Ａ、第４のソース・ドレイン拡散層２２Ｂ及び第３の拡散層２８の上部に金属シリサイド層を形成することが好ましい。金属シリサイド層がない場合には、第２導電型の第２のソース・ドレイン拡散層２１Ｂと第１導電型の第３のソース・ドレイン拡散層２２Ａとの接続及び第１導電型の第４のソース・ドレイン拡散層２２Ｂと第２導電型の第３の拡散層２８との接続は、逆バイアス時において高濃度不純物拡散層同士のＰＮ接合耐圧による低耐圧を利用する。しかし、金属シリサイド層を形成することにより、直接の金属接合となるため接続性が向上し、製造工程中のチャージアップ保護電圧範囲をより低電圧とすることができる。
【００５８】
以上のように、本実施形態の半導体装置は、従来技術においては被保護素子の保護効果が配線工程以降においてしか発揮できなかったのに対して、ＦＥＯＬプロセスから保護効果が発揮される。
【００５９】
また、従来技術においては、その構造上、製造工程完了後は被保護素子に負電圧を印加することができないのに対し、本実施形態の半導体装置は製造工程完了後に被保護素子に正負両極性の高電圧を印加できるという効果が得られる。
【００６０】
なお、本実施形態においては、被保護素子であるメモリ素子のゲート電極と、第１の保護トランジスタのソース・ドレイン拡散層とを、第１の拡散層を介して接続することによりＦＥＯＬプロセスから保護効果を発揮させている。しかし、メモリ素子のゲート電極と第１の保護トランジスタのソース・ドレイン拡散層とを従来技術と同様の配線工程を通じて接続する構造も有用である。この場合、被保護素子は配線工程以降に保護されることになるが、製造工程完了後においてメモリ素子駆動のために負極性の高電圧をメモリ素子に印加できるとともに、基板中の拡散層同士を直結する構造としない分、製造工程数及び製造難易度を低減できるという効果が得られる。
【産業上の利用可能性】
【００６１】
本発明に係る半導体装置及びその駆動方法は、製造工程完了後にメモリ素子の駆動に必要な正負両極性の高電圧をメモリ素子に印加することが可能であり、また必要に応じてＦＥＯＬプロセスにおける拡散工程中のチャージアップから正負とも低電圧の範囲でメモリ素子を保護でき、特に局所電荷蓄積型不揮発性メモリ等の半導体装置及びその駆動方法等として有用である。
【図面の簡単な説明】
【００６２】
【図１】（ａ）及び（ｂ）は一実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図である。
【図２】一実施形態に係る半導体装置の変形例を示す平面図である。
【図３】一実施形態に係る半導体装置の変形例を示す平面図である。
【図４】一実施形態に係る半導体装置を示す回路図である。
【図５】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図６】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図７】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図８】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図９】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１０】従来例に係る半導体装置を示す回路図である。
【符号の説明】
【００６３】
１１ 半導体基板
１２ 分離絶縁膜
１５ 深いウェル
１６Ａ 第１のゲート絶縁膜
１６Ｂ 第２のゲート絶縁膜
１８Ａ 第１のゲート電極
１８Ｂ 第２のゲート電極
２１Ａ 第１のソース・ドレイン拡散層
２１Ｂ 第２のソース・ドレイン拡散層
２２Ａ 第３のソース・ドレイン拡散層
２２Ｂ 第４のソース・ドレイン拡散層
２６ 第１の拡散層
２７ 第２の拡散層
２８ 第３の拡散層
２９ 第４の拡散層
３１ 絶縁膜
３２ 被保護素子電極
３３ ダミー電極
４１ 第１の保護トランジスタ
４２ 第２の保護トランジスタ
５１ 第１のウェル
５２ 第２のウェル
５３ 第３のウェル
６６ 絶縁膜
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその駆動方法に関し、特に局所電荷蓄積型不揮発性メモリ等を備えた半導体記憶装置及びその駆動方法に関する。
【背景技術】
【０００２】
電荷蓄積膜としてＯＮＯ膜を用い、書込みにチャネルホットエレクトロン、消去にバンド間トンネル現象によるホットホールを用いる局所電荷蓄積型不揮発性メモリは、拡散工程中にチャージアップにより電荷注入を受けてしまうと、製造工程完了後にそれを除去することが困難な場合が多い。このため、拡散工程中のメモリ素子へのチャージアップダメージを抑制する技術が重要である。このため、拡散工程中にメモリ素子のゲート電極に保護素子を接続し、チャージアップダメージを抑制する技術が検討されている（例えば、特許文献１を参照。）。
【０００３】
図１０は、従来のチャージアップダメージを抑制する方法を示している。図１０に示すように、メモリ素子のゲート電極である被保護素子１５０に配線１４０を用いてチャージアップ保護トランジスタ１５２を接続する。配線工程において正のチャージが被保護素子１５０のゲート電極に印加された場合には、同時に保護トランジスタ１５２のゲート電極にも正電圧が印加される。これにより、保護トランジスタ１５２がオン状態になってソース・ドレイン間が導通するため、チャージは被保護素子１５０のゲート電極に帯電することなく基板１４１に抜ける。また、被保護素子１５０のゲート電極に負のチャージが印加された場合には、保護トランジスタ１５２のソース・ドレイン拡散層とウェル拡散層とが順バイアスとなる。これにより、チャージは被保護素子１５０のゲート電極に帯電することなく基板１４１に抜ける。
【０００４】
以上の動作により、第一層配線工程以降に発生するチャージアップに関しては、±１Ｖ程度に抑制可能である。
【０００５】
なお、以降の説明において、ソース・ドレイン拡散層という表記は、一つのトランジスタに属するソース拡散層及びドレイン拡散層のいずれか一方を意味するものと定義する。ここで、一つのトランジスタに属する二つのソース・ドレイン拡散層のうちの一方がソース拡散層として機能するとき、他方はドレイン拡散層として機能する。
【特許文献１】米国登録特許６３３７５０２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記の従来技術は、製造工程完了後に負の電圧をメモリ素子に印加すると、保護素子であるトランジスタのドレインから基板に導通してしまう。このため、完成したメモリ素子に負のバイアスを印加することができないという問題がある。また、被保護素子とチャージアップ保護トランジスタとを配線を用いて接続しているため、保護効果が有効となる工程が配線工程以降であるという問題を有している。このため、配線工程よりも前の製造工程であるＦＥＯＬ(Front End Of Line)プロセスにおける拡散工程中のチャージングからメモリ素子を保護することができない。
【０００７】
メモリ素子の微細化に伴い、ＦＥＯＬプロセスにおける拡散工程中のチャージアップがメモリセルの初期閾値電圧（Ｖｔ）ばらつき等へ及ぼす影響を無視できなくなってきており、大きな問題となっている。これは、メモリ素子の微細化に伴い低温プロセスが必要となること、微細加工のために高密度プラズマエッチング等のチャージアップが大きい加工装置を使用しなければならないこと等の事情による。例えば、ＭＥＯＬ(Middle End Of Line)プロセスにおいてコバルトシリサイドを使用した場合は、コバルトシリサイド形成以降は約６５０℃以下の低温プロセスが必要であり、ニッケルシリサイドを使用した場合は、ニッケルシリサイド形成以降は約４５０℃以下の低温プロセスが必要である。
【０００８】
プロセスの低温化に伴い、ＦＥＯＬプロセスにおいて蓄積された電荷を引き抜く熱処理工程（７００℃以上が好ましい）をＭＥＯＬプロセス以降に入れることが困難となる。このため、配線工程以降のメモリ素子保護だけでは不十分となってきている。また、メモリ素子のゲート絶縁膜となるＯＮＯ膜（酸化膜−窒化膜−酸化膜）の膜厚が薄膜化されることによっても、拡散工程中のチャージアップ対策が重要になる。例えば、ＯＮＯ膜の膜厚が３０ｎｍから１５ｎｍになると、ＦＥＯＬレベルの拡散工程中におけるチャージングにより高電圧が印加された場合に、ＯＮＯ膜に印加される電界は２倍となる。このため、ＯＮＯ膜の薄膜化は、初期Ｖｔを変動させる電荷注入を引き起こすおそれを増大させる。以上のような事情により、メモリ素子の微細化に伴い拡散工程中のチャージアップの影響が顕著になる。
【０００９】
本発明は、前記の問題を解決し、製造工程完了後にメモリ素子の駆動に必要な正負両極性の高電圧をメモリ素子に印加することを可能とした半導体装置を実現し、また必要に応じてＦＥＯＬプロセスにおける拡散工程中のチャージアップから正負とも低電圧の範囲でメモリ素子を保護することを可能とすることを目的とする。
【課題を解決するための手段】
【００１０】
前記の問題を解決するため、本発明は半導体装置を、第１導電型の第１のウェル上に形成された保護トランジスタと、第２導電型の第２のウェル上に形成された保護トランジスタとの直列構造を備えた構成とする。
【００１１】
具体的に、本発明に係る半導体装置は、第１導電型の半導体基板に形成された第２導電型の深いウェルと、深いウェルの上部に形成された第１導電型の第１のウェルと、半導体基板に形成された第２導電型の第２のウェルと、半導体基板に形成された第１導電型の第３のウェルと、半導体基板に形成され、被保護素子電極を有する被保護素子と、第１のウェルに形成された第１の保護トランジスタと、第２のウェルに形成された第２の保護トランジスタと、第１のウェルに形成され、保護素子電極と電気的に接続された第２導電型の第１の拡散層と、第３のウェルに形成された第１導電型の第２の拡散層とを備えている。第１の保護トランジスタは、第１のウェル上に形成された第１のゲート電極と、第１のゲート電極の両側方にそれぞれ形成された第２導電型の第１のソース・ドレイン拡散層及び第２のソース・ドレイン拡散層とを有している。第２の保護トランジスタは、第２のウェル上に形成された第２のゲート電極と、第２のゲート電極の両側方にそれぞれ形成された第１導電型の第３のソース・ドレイン拡散層及び第４のソース・ドレイン拡散層とを有している。第１のソース・ドレイン拡散層は、第１の拡散層と接している。第２のソース・ドレイン拡散層は、第３のソース・ドレイン拡散層と電気的に接続され且つ第１の第１のウェルと同電位である。第４のソース・ドレイン拡散層は、第２の拡散層と電気的に接続され且つ第２のウェル及び第２の拡散層と同電位である。
【００１２】
本発明の半導体装置は、第１導電型の第１のウェルに形成された第１の保護トランジスタと、第２導電型の第２のウェルに形成された第２の保護トランジスタとを備えている。このため、正負両極性の拡散工程中チャージアップから約±１Ｖの低電圧で被保護素子を保護できるとともに、製造工程完了後に被保護素子に約±１０Ｖ程度の正負両極性の高電圧を印加できる。また、第１の保護トランジスタのソース・ドレイン拡散層と被保護素子のゲート電極とが第１の拡散層を介在させて接続されており、その他の構成要素もすべて拡散層を介して電気的に接続できる。従って、配線工程以前のＦＥＯＬプロセスから、被保護素子の保護を行うことができる。
【００１３】
本発明の半導体装置は、第２のウェルに形成された第２導電型の第３の拡散層をさらに備え、第３の拡散層は、第４のソース・ドレイン拡散層及び第２の拡散層と接している構成としてもよい。
【００１４】
本発明の半導体装置は、第１のウェルに形成された第１導電型の第４の拡散層をさらに備え、第４の拡散層は、第２のソース・ドレイン拡散層と接している構成としてもよい。
【００１５】
本発明の半導体装置において、第４の拡散層は、第３のソース・ドレイン拡散層と一体に形成されていてもよい。
【００１６】
本発明の半導体装置は、被保護素子電極と第１の拡散層との間に形成された厚さが４ｎｍ以下の絶縁膜をさらに備え、被保護素子電極と第１の拡散層とは、絶縁膜を通過するトンネル電流により電気的に接続されている構成としてもよい。
【００１７】
本発明の半導体装置において、第１の拡散層は、第１のソース・ドレイン拡散層と一体に形成されていてもよい。
【００１８】
本発明の半導体装置は、第２のウェルの少なくとも一部が、深いウェルの上部に形成されていてもよい。
【００１９】
本発明の半導体装置において、被保護素子は、電荷蓄積層への電子若しくは正孔の蓄積又は除去によりその記憶状態が変化する不揮発性メモリとしてもよい。
【００２０】
本発明に係る第１の半導体装置の駆動方法は、本発明の半導体装置の駆動方法を対象とし、被保護素子電極に正電圧を印加する第１の動作時には、第１のゲート電極及び第１のウェルに接地電位を印加し、被保護素子電極に負電位を印加する第２の動作時には、第１のゲート電極及び第１のウェルに負電位又はそれよりも低い負電位を印加することを特徴とする。
【００２１】
本発明に係る第２の半導体装置の駆動方法は、本発明の半導体装置の駆動方法を対象とし、被保護素子電極に正電圧を印加する第１の動作時には、第１のゲート電極及び第１のウェルに接地電位を印加し、被保護素子電極に負電位を印加する第２の動作時には、第２のゲート電極に接地電位又は正電位を印加することを特徴とする。
【発明の効果】
【００２２】
本発明に係る半導体装置及びその駆動方法によれば、製造工程完了後にメモリ素子の駆動に必要な正負両極性の高電圧をメモリ素子に印加することを可能とした半導体装置及び駆動方法を実現できる。また、必要に応じてＦＥＯＬプロセスにおける拡散工程中のチャージアップから正負とも低電圧の範囲までメモリ素子を保護することが可能である。
【発明を実施するための最良の形態】
【００２３】
図１（ａ）及び（ｂ）は、一実施形態に係る半導体装置の一例であり、（ａ）は平面構成を示し、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面構成を示している。
【００２４】
本実施形態の半導体装置は、被保護素子であるメモリ素子と、第１の保護トランジスタ４１及び第２の保護トランジスタ４２とを備えている。図１（ａ）及び（ｂ）に示すように、第１導電型の半導体基板１１における分離絶縁膜１２により区画された領域に、第２導電型の深いウェル１５が形成されている。深いウェル１５の上部には、第１導電型の第１のウェル５１及び第２導電型の第２のウェル５２が形成されている。また、深いウェル１５を除く領域には第１導電型の第３のウェル５３が形成されている。なお、深いウェルとは、２．５μｍ程度の深さのウェルであり、一般的な１．５μｍ程度の深さのウェルを含むように形成されるウェルである。
【００２５】
第１のウェル５１には第１の保護トランジスタ４１が形成されている。第１の保護トランジスタ４１は、第１のウェル５１の上に、第１のゲート絶縁膜１６Ａを介在させて形成された第１のゲート電極１８Ａを有している。第１のウェル５１における第１のゲート電極１８Ａの両側方には、それぞれ第２導電型の第１のソース・ドレイン拡散層２１Ａ及び第２のソース・ドレイン拡散層２１Ｂが形成されている。
【００２６】
第１のソース・ドレイン拡散層２１Ａは、第１のウェル５１に形成された第２導電型の第１の拡散層２６と接している。第１の拡散層２６の上には、開口部を有する絶縁膜３１を介在させて被保護素子のゲート電極である被保護素子電極３２が形成されている。被保護素子電極３２は、開口部において第１の拡散層２６と接している。
【００２７】
第２のウェル５２には第２の保護トランジスタ４２が形成されている。第２の保護トランジスタ４２は、第２のウェル５２の上に、第２のゲート絶縁膜１６Ｂを介在させて形成された第２のゲート電極１８Ｂを有している。第２のウェル５２における第１のゲート電極１８Ａの両側方には、それぞれ第１導電型の第３のソース・ドレイン拡散層２２Ａ及び第４のソース・ドレイン拡散層２２Ｂが形成されている。
【００２８】
第３のウェル５３には、第１導電型の第２の拡散層２７が形成されている。第２の拡散層２７は、第２のウェル５２に形成された第２導電型の第３の拡散層２８と接している。第３の拡散層２８は第４のソース・ドレイン拡散層２２Ｂと接している。
【００２９】
第３のソース・ドレイン拡散層２２Ａは、第２のウェル５２と第１のウェル５１との境界を越えて第１のウェル５１側に延伸し、且つ第２のソース・ドレイン拡散層２１Ｂと接している。
【００３０】
被保護素子は一般的なメモリ素子とすればよい。具体的には、ＯＮＯ（酸化膜−窒化膜−酸化膜）絶縁膜をゲート絶縁膜とするＭＯＮＯＳ（金属／酸化膜／窒化膜／酸化膜／シリコン）メモリ、フローティングゲート（ＦＧ）電極を有するＦＧ型メモリ又はスタティックラム（ＳＲＡＭ）若しくはダイナミックラム（ＤＲＡＭ）等の揮発性メモリとすればよい。一般に、メモリ素子のゲート電極は非常に細長い形状を有しており、工程中のチャージアップダメージを受けやすい性質を有しているため、本実施形態の構成を適用することにより信頼性及び歩留まりの向上が期待できる。また、メモリ素子以外の工程中のチャージアップダメージを受けやすい性質を有する半導体素子の保護に用いることも可能である。
【００３１】
図１は、第１のゲート電極１８Ａと第２のゲート電極１８Ｂとが接続され、共通の電極となっている例を示している。しかし、第１のゲート電極１８Ａと第２のゲート電極１８Ｂとは独立した電極であってもよい。第１のゲート電極１８Ａと第２のゲート電極１８Ｂとを共通の電極とすれば、それぞれを独立した電極とする場合と比べてアンテナ比が向上する。このため、製造工程中のチャージングを防止する際に、被保護素子電極３２に印加される電圧と同極性の電圧が、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂに印加されやすくなる。このため、保護効果をより安定して得ることが可能となる。さらに、図１は、第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂが被保護素子電極３２と並行に延びるダミー電極３３と共通となっている例を示している。第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂをダミー電極３３と共通とすることにより、さらにアンテナ比を向上することができる。
【００３２】
図１では、第２の拡散層２７と第４のソース・ドレイン拡散層２２Ｂとの間に第３の拡散層２８を形成した例を示した。しかし、第４のソース・ドレイン拡散層２２Ｂは、第２のウェル５２及び第２の拡散層２７と同電位となればよい。従って、第２の拡散層２７と第４のソース・ドレイン拡散層２２Ｂとが直接接する構成等としてもよい。
【００３３】
また、第３のソース・ドレイン拡散層２２Ａが第２のウェル５２と第１のウェル５１との境界を越えて延伸され、第２のソース・ドレイン拡散層２１Ｂと接している例を示した。しかし、第２のソース・ドレイン拡散層２１Ｂと第３のソース・ドレイン拡散層２２Ａ及び第１のウェル５１とが同電位となればよい。従って、図２に示すように第３のソース・ドレイン拡散層２２Ａと第２のソース・ドレイン拡散層２１Ｂとが、第１のウェル５１に形成された第１導電型の第４の拡散層２９を間に挟んで接続されていてる構成としてもよい。また、第３のソース・ドレイン拡散層２２Ａと第４の拡散層とは接している必要はなく、第２のソース・ドレイン拡散層２１Ｂと第３のソース・ドレイン拡散層２２Ａとが第１のウェル５１と第２のウェル５２の境界において接し、第２のソース・ドレイン拡散層２１Ｂは、第１のウェル５１に形成された第４の拡散層と接する構造としてもよい。
【００３４】
第３のソース・ドレイン拡散層２２Ａが第２のウェル５２と第１のウェル５１との境界を越えて延伸する構造とする場合には、必然的に第２のウェル５２の少なくとも一部と深いウェル１５とが重なる。しかし、第２のウェル５２を深いウェル１５の上部に必ず形成する必要はない。また、第２のウェル５２と深いウェル１５とを同電位とする必要もない。
【００３５】
図１では、第１のソース・ドレイン拡散層２１Ａと第１の拡散層２６とを明確に区別して示している。しかし、第１のソース・ドレイン拡散層２１Ａと第１の拡散層２６とを製造工程において明確に区分して形成する必要はない。例えば、第１のソース・ドレイン拡散層２１Ａと第１の拡散層２６とを一体に形成し、第１のソース・ドレイン拡散層２１Ａと第１の拡散層２６とが一体となった拡散層に被保護素子のゲート電極である被保護素子電極３２を接続してもよい。
【００３６】
図１（ａ）は、被保護素子電極３２ごとに、第１の保護トランジスタ４１と第２の保護トランジスタ４２とをそれぞれ形成した例を示している。しかし、図３に示すように、第１の保護トランジスタ４１は被保護素子電極３２ごとに形成し、第２の保護トランジスタ４２は共用する構成としてもよい。なお、図３においては第２の保護トランジスタ４２が２つの被保護素子電極３２に対して共通となっている例を示したが、第２の保護トランジスタ４２が３つ以上の被保護素子電極３２に対して共通となっている構成としてもよい。
【００３７】
図４は、本実施形態の半導体装置の等価回路を示している。図４において第１導電型をＰ型とし、第２導電型をＮ型とし、第１の保護トランジスタ４１をＮＭＯＳ（Ｎチャネル金属酸化膜半導体）、第２の保護トランジスタ４２をＰＭＯＳ（Ｐチャネル金属酸化膜半導体）として記述しているが、すべての極性が逆であってもよい。図４に示すように、被保護素子であるメモリ素子のゲート電極に対して第１の保護トランジスタ４１及び第２の保護トランジスタ４２が直列に接続されている。第１の保護トランジスタ４１は、図１に示した第１のゲート電極１８Ａと第１のソース・ドレイン拡散層２１Ａ及び第２のソース・ドレイン拡散層２１Ｂとにより形成される。第２の保護トランジスタ４２は、第２のゲート電極１８Ｂと第３のソース・ドレイン拡散層２２Ａ及び第４のソース・ドレイン拡散層２２Ｂとにより形成される。回路中に複数のダイオードが接続されているが、これは、各拡散層とウェル及びウェルと半導体基板とにより形成されたＰＮ接合ダイオードである。図４における端子Ｖ１、端子Ｖ２、端子Ｖ３及び端子Ｖ４は、それぞれ図１の被保護素子電極３２、第１のゲート電極１８Ａ、第１のウェル５１及び第２のゲート電極１８Ｂと対応する。
【００３８】
次に、本実施形態の半導体装置の駆動方法について説明する。配線工程前を含む製造工程中に正のチャージアップが発生した場合には、表１に示すように端子Ｖ１、端子Ｖ２及び端子Ｖ４に正の電圧が印加され、第１の保護トランジスタ４１がオン状態となる。このとき、正のチャージは、被保護素子電極３２、第１の拡散層２６、第１のソース・ドレイン拡散層２１Ａ、第１のゲート電極１８Ａの下に形成されるチャネル、第２のソース・ドレイン拡散層２１Ｂ、第３のソース・ドレイン拡散層２２Ａ、第２のウェル５２、第３の拡散層２８、第２の拡散層２７及び第３のウェル５３を介して、半導体基板１１へと抜ける。このため、メモリ素子へ正のチャージアップを抑制することができる。
【００３９】
【表１】
【００４０】
このように、正のチャージは第１の保護トランジスタ４１のオン電流量により制限を受ける。このため、第１の保護トランジスタ４１は、ＰＭＯＳに比べて単位ゲート幅当たりの電流駆動能力が約２倍あるＮＭＯＳである方が、保護能力が高くなるため望ましい。さらに、この第１の保護トランジスタ４１は、被保護素子電極３２に対して一つずつ独立して形成する必要があるが、ＮＭＯＳの方がＰＭＯＳよりも微細化しやすい。これは、ＰＭＯＳのソース・ドレイン拡散層を構成するボロンよりも、ＮＭＯＳのソース・ドレイン拡散層を構成する砒素の方が熱拡散係数が小さいためである。ここで、第１のウェル５１と半導体基板１１は電気的に分離されている必要がある。一般的に半導体基板１１はＰ型であるため、この場合にはＰ型の半導体基板１１とＰ型の第１のウェル５１との間に、Ｎ型の深いウェル１５を介して第１のウェル５１を配置する必要がある。
【００４１】
さらに詳しく説明すると、被保護素子電極３２と第１の拡散層２６との間はほぼ金属接合であり、この間の電位差はほぼ０Ｖとなる。第１の拡散層２６と第１のソース・ドレイン拡散層２１Ａは同一導電型の拡散層であり、電位差はほぼ０Ｖとなる。第１のゲート電極１８Ａには正チャージが印加され、約＋１Ｖ以上の電位でオン状態となるため、第１のソース・ドレイン拡散層２１Ａと第２のソース・ドレイン拡散層２１Ｂの電位差はほぼ０Ｖとなる。第２のソース・ドレイン拡散層２１Ｂと第３のソース・ドレイン拡散層２２Ａは、導電型は異なるが高濃度の拡散層同士の接合であること、また一般にその上部にサリサイド層を形成することから、電位差はほぼ０Ｖとなる。第３のソース・ドレイン拡散層２２Ａと第２のウェル５２とは順バイアスとなるので、電位差はほぼ０Ｖとなる。第２のウェル５２と第３の拡散層２８は同一導電型であるので、電位差はほぼ０Ｖとなる。第３の拡散層２８と第２の拡散層２７は、導電型は異なるが高濃度の拡散層同士の接合であること、また一般にその上部にサリサイド層を形成することから、電位差はほぼ０Ｖとなる。第２の拡散層２７と第３のウェル５３及び半導体基板１１は同一導電型であるので、電位差はほぼ０Ｖとなる。このようにして、被保護素子電極３２に印加された正チャージは、半導体基板１１、すなわち接地電位へ抜ける。
【００４２】
配線工程前を含む製造工程中に負のチャージアップが発生した場合には、表１に示すように端子Ｖ１、端子Ｖ２及び端子Ｖ４に負電圧が印加され、約−１Ｖ以下の電位において第２の保護トランジスタ４２がオン状態となる。これにより、被保護素子電極３２、第１の拡散層２６、第１のウェル５１、第３のソース・ドレイン拡散層２２Ａ、第２のゲート電極１８Ｂの下に形成されるチャネル、第４のソース・ドレイン拡散層２２Ｂ、第３の拡散層２８、第２の拡散層２７及び第３のウェル５３を介して、半導体基板１１へと抜ける。このため、メモリ素子への負のチャージアップを抑制することができる。
【００４３】
このように、負のチャージは、第２の保護トランジスタ４２のオン電流量により制限を受ける。先に正のチャージで説明したようにＰＭＯＳの単位ゲート幅当たりの電流駆動能力はＮＭＯＳの約半分である。しかし、第２の保護トランジスタ４２は図３に示すように、複数の被保護素子電極３２に対して第２の保護トランジスタ４２を共通化してもよいため、ゲート幅を増加させることが可能となり十分にチャージを逃すことができる。
【００４４】
さらに詳しく説明すると、被保護素子電極３２と第１の拡散層２６との間はほぼ金属接合であり、この間の電位差はほぼ０Ｖとなる。第１の拡散層２６と第１のウェル５１は順バイアスとなるため、電位差はほぼ０Ｖになる。第１のウェル５１と第３のソース・ドレイン拡散層２２Ａとは同一導電型であるので、電位差はほぼ０Ｖとなる。第２のゲート電極１８Ｂには負チャージが印加されてオン状態となるため、第３のソース・ドレイン拡散層２２Ａと第４のソース・ドレイン拡散層２２Ｂの電位差はほぼ０Ｖとなる。第４のソース・ドレイン拡散層２２Ｂと第３の拡散層２８は、導電型は異なるが高濃度同士の拡散層の接合であること、また一般にその上部にサリサイド層を形成することから、電位差はほぼ０Ｖとなる。第３の拡散層２８と第２の拡散層２７は、導電型は異なるが、高濃度同士の拡散層の接合であること、また一般にその上部にサリサイド層を形成することから、電位差はほぼ０Ｖとなる。第２の拡散層２７と第３のウェル５３及び半導体基板１１は同一導電型であるので、電位差はほぼ０Ｖとなる。このようにして、被保護素子電極３２に印加された負チャージは、半導体基板１１、すなわち接地電位へ抜ける。
【００４５】
なお、端子Ｖ１、端子Ｖ２のアンテナ比は、同程度又は端子Ｖ１と比べて大きくなるように設定しておくことが望ましい。これは、第１の保護トランジスタ４１及び第２の保護トランジスタ４２がより少ないチャージで閾値電圧よりも高い電圧が印加され、導通状態になるようにするためである。
【００４６】
製造工程完了後のメモリ素子への電子注入時（書き込み動作時）には、表１に示すように端子Ｖ１、端子Ｖ２及び端子Ｖ３のそれぞれに、例えば９Ｖ、０Ｖ及び０Ｖを印加することにより第１の保護トランジスタ４１をオフ状態とする。これにより、メモリ素子に所望の電圧を印加することができ、メモリ素子への電子注入を実現できる。
【００４７】
製造工程完了後のメモリ素子の電流読み出し時においては、表１に示すように端子Ｖ１、端子Ｖ２及び端子Ｖ３のそれぞれに、例えば５Ｖ、０Ｖ及び０Ｖを印加することにより第１の保護トランジスタ４１をオフ状態とする。これにより、メモリ素子に所望の電圧を印加することができ、メモリ素子の電流読み出しを実現できる。
【００４８】
製造工程完了後におけるメモリ素子からの電子の引き抜き時又は正孔の注入時（消去動作時）には、表１に示すように端子Ｖ１に例えば−６Ｖ、端子Ｖ２及び端子Ｖ３に例えば−６Ｖを印加することにより、第１の保護トランジスタ４１をオフ状態とする。これにより、メモリ素子に所望の電圧を印加することができ、メモリ素子からの電子引き抜き又は正孔注入を実現することができる。なお、端子Ｖ２及び端子Ｖ３を例えば−７Ｖとして、端子Ｖ１より低い（深い）負電位を印加してもよい。また、端子Ｖ４には、いかなる電位を印加しても動作するため、＊＊＊と示している。
【００４９】
表２に、別の駆動方法を示す。メモリ素子への電子注入時及び電流読み出し時は表１と同様である。電子の引き抜き時又は正孔の注入時には、表２に示すように端子Ｖ１に例えば−６Ｖ、端子Ｖ３をオープン状態に、端子Ｖ４に０Ｖ又は正電圧を印加する。第２のウェル５２の電位は接地電位であるため、この電位印加により、第２の保護トランジスタ４２をオフ状態とし、メモリ素子に所望の電圧を印加することができる。
【００５０】
【表２】
【００５１】
以下に、本実施形態に係る半導体装置の製造方法の一例について図面を参照して説明する。まず、図５に示すように、第１導電型の半導体基板１１上の所定の領域に分離絶縁膜１２、第２導電型の深いウェル１５、第２のウェル５２、第１のウェル５１、第３のウェル５３をそれぞれ形成する。これにより、被保護素子であるメモリ素子を形成するメモリ素子領域、第１の保護トランジスタを形成する第１の保護トランジスタ領域及び第２の保護トランジスタを形成する第２の保護トランジスタ領域を確定する。
【００５２】
次に、図６に示すように、メモリ素子領域、第１の保護トランジスタ領域及び第２の保護トランジスタ領域に、膜厚が２ｎｍ〜３０ｎｍの絶縁膜６６を形成する。なお、絶縁膜６６を一体に形成する例を示しているが、メモリ素子領域、第１の保護トランジスタ領域及び第２の保護トランジスタ領域にそれぞれ独立の膜を形成してもよい。また、絶縁膜６６は、将来ゲート絶縁膜となる。
【００５３】
次に、図７に示すように、絶縁膜６６におけるメモリ素子領域に形成された部分に開口部を形成する。続いて、開口部から第１のウェル５１内に例えば１×１０15／ｃｍ2の注入量で第２導電型不純物を注入し、第２導電型の第１の拡散層２６を形成する。
【００５４】
次に、図８に示すように、メモリ素子領域にメモリ素子のゲート電極である被保護素子電極３２を形成し、第１の保護トランジスタ領域に第１のゲート電極１８Ａを形成し、第２の保護トランジスタ領域に第２のゲート電極１８Ｂを形成する。被保護素子電極３２は、開口部において第１の拡散層２６と直接接するように形成すればよい。
【００５５】
なお、界面に厚さが４ｎｍ以下の絶縁膜が存在する構成としてもよい。これは、４ｎｍ以下の膜厚の絶縁膜であれば、被保護素子電極３２に１０Ｖ程度の電圧（一般的に、不揮発性メモリは１０Ｖ程度のゲート電圧で素子特性が変動する）が工程中のチャージアップとしてかかった場合に、被保護素子電極３２と第１の拡散層２６との間に直接トンネル電流が流れ、被保護素子電極３２と第１の拡散層２６との電気的な接続が十分に確保でき、実質的に絶縁膜がない状態と等価になるからである。また、４ｎｍ以下の絶縁膜が存在すれば基板からのＳｉの異常成長を抑制できるため、加工の安定性が増すという効果が得られる。
【００５６】
次に、図９に示すように、第１のウェル５１における第１のゲート電極１８Ａの両側方に例えば１×１０15／ｃｍ2の注入量で第２導電型不純物を注入する。これにより第１のゲート電極１８Ａの両側方にそれぞれ、第１のソース・ドレイン拡散層２１Ａと第２のソース・ドレイン拡散層２１Ｂとを形成する。この際に、第１のソース・ドレイン拡散層２１Ａと第１の拡散層２６とが接するようにイオン注入を行う。また、第２のウェル５２における第２のゲート電極１８Ｂの両側方に例えば１×１０15／ｃｍ2の注入量で第１導電型不純物を注入する。これにより第２のゲート電極１８Ｂの両側方にそれぞれ、第３のソース・ドレイン拡散層２２Ａと第４のソース・ドレイン拡散層２２Ｂとを形成する。この際に、第３のソース・ドレイン拡散層２２Ａが第１のウェル５１に延伸し、第２のソース・ドレイン拡散層２１Ｂと接するようにする。さらに、第２のウェル５２には、第４のソース・ドレイン拡散層２２Ｂと接するように第２導電型不純物を注入して第３の拡散層２８を形成する。さらに、第３の拡散層２８と接するように、第１導電型不純物を注入して第２の拡散層２７を形成する。なお、不純物注入の順番は特に限定されない。また、同一の導電型の不純物注入を組み合わせて行ってもよい。
【００５７】
また、第１のソース・ドレイン拡散層２１Ａ、第２のソース・ドレイン拡散層２１Ｂ、第３のソース・ドレイン拡散層２２Ａ、第４のソース・ドレイン拡散層２２Ｂ及び第３の拡散層２８の上部に金属シリサイド層を形成することが好ましい。金属シリサイド層がない場合には、第２導電型の第２のソース・ドレイン拡散層２１Ｂと第１導電型の第３のソース・ドレイン拡散層２２Ａとの接続及び第１導電型の第４のソース・ドレイン拡散層２２Ｂと第２導電型の第３の拡散層２８との接続は、逆バイアス時において高濃度不純物拡散層同士のＰＮ接合耐圧による低耐圧を利用する。しかし、金属シリサイド層を形成することにより、直接の金属接合となるため接続性が向上し、製造工程中のチャージアップ保護電圧範囲をより低電圧とすることができる。
【００５８】
以上のように、本実施形態の半導体装置は、従来技術においては被保護素子の保護効果が配線工程以降においてしか発揮できなかったのに対して、ＦＥＯＬプロセスから保護効果が発揮される。
【００５９】
また、従来技術においては、その構造上、製造工程完了後は被保護素子に負電圧を印加することができないのに対し、本実施形態の半導体装置は製造工程完了後に被保護素子に正負両極性の高電圧を印加できるという効果が得られる。
【００６０】
なお、本実施形態においては、被保護素子であるメモリ素子のゲート電極と、第１の保護トランジスタのソース・ドレイン拡散層とを、第１の拡散層を介して接続することによりＦＥＯＬプロセスから保護効果を発揮させている。しかし、メモリ素子のゲート電極と第１の保護トランジスタのソース・ドレイン拡散層とを従来技術と同様の配線工程を通じて接続する構造も有用である。この場合、被保護素子は配線工程以降に保護されることになるが、製造工程完了後においてメモリ素子駆動のために負極性の高電圧をメモリ素子に印加できるとともに、基板中の拡散層同士を直結する構造としない分、製造工程数及び製造難易度を低減できるという効果が得られる。
【産業上の利用可能性】
【００６１】
本発明に係る半導体装置及びその駆動方法は、製造工程完了後にメモリ素子の駆動に必要な正負両極性の高電圧をメモリ素子に印加することが可能であり、また必要に応じてＦＥＯＬプロセスにおける拡散工程中のチャージアップから正負とも低電圧の範囲でメモリ素子を保護でき、特に局所電荷蓄積型不揮発性メモリ等の半導体装置及びその駆動方法等として有用である。
【図面の簡単な説明】
【００６２】
【図１】（ａ）及び（ｂ）は一実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図である。
【図２】一実施形態に係る半導体装置の変形例を示す平面図である。
【図３】一実施形態に係る半導体装置の変形例を示す平面図である。
【図４】一実施形態に係る半導体装置を示す回路図である。
【図５】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図６】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図７】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図８】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図９】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１０】従来例に係る半導体装置を示す回路図である。
【符号の説明】
【００６３】
１１ 半導体基板
１２ 分離絶縁膜
１５ 深いウェル
１６Ａ 第１のゲート絶縁膜
１６Ｂ 第２のゲート絶縁膜
１８Ａ 第１のゲート電極
１８Ｂ 第２のゲート電極
２１Ａ 第１のソース・ドレイン拡散層
２１Ｂ 第２のソース・ドレイン拡散層
２２Ａ 第３のソース・ドレイン拡散層
２２Ｂ 第４のソース・ドレイン拡散層
２６ 第１の拡散層
２７ 第２の拡散層
２８ 第３の拡散層
２９ 第４の拡散層
３１ 絶縁膜
３２ 被保護素子電極
３３ ダミー電極
４１ 第１の保護トランジスタ
４２ 第２の保護トランジスタ
５１ 第１のウェル
５２ 第２のウェル
５３ 第３のウェル
６６ 絶縁膜
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に形成された第２導電型の深いウェルと、
前記深いウェルの上部に形成された第１導電型の第１のウェルと、
前記半導体基板に形成された第２導電型の第２のウェルと、
前記半導体基板に形成された第１導電型の第３のウェルと、
前記半導体基板に形成され、被保護素子電極を有する被保護素子と、
前記第１のウェルに形成された第１の保護トランジスタと、
前記第２のウェルに形成された第２の保護トランジスタと、
前記第１のウェルに形成され、前記保護素子電極と電気的に接続された第２導電型の第１の拡散層と、
前記第３のウェルに形成された第１導電型の第２の拡散層とを備え、
前記第１の保護トランジスタは、前記第１のウェル上に形成された第１のゲート電極と、前記第１のゲート電極の両側方にそれぞれ形成された第２導電型の第１のソース・ドレイン拡散層及び第２のソース・ドレイン拡散層とを有し、
前記第２の保護トランジスタは、前記第２のウェル上に形成された第２のゲート電極と、前記第２のゲート電極の両側方にそれぞれ形成された第１導電型の第３のソース・ドレイン拡散層及び第４のソース・ドレイン拡散層とを有し、
前記第１のソース・ドレイン拡散層は、前記第１の拡散層と接し、
前記第２のソース・ドレイン拡散層は、前記第３のソース・ドレイン拡散層と電気的に接続され且つ前記第１のウェルと同電位であり、
前記第４のソース・ドレイン拡散層は、前記第２の拡散層と電気的に接続され且つ前記第２のウェル及び前記第２の拡散層と同電位であることを特徴とする半導体装置。
【請求項２】
前記第２のウェルに形成された第２導電型の第３の拡散層をさらに備え、
前記第３の拡散層は、前記第４のソース・ドレイン拡散層及び前記第２の拡散層と接していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のウェルに形成された第１導電型の第４の拡散層をさらに備え、
前記第４の拡散層は、前記第３のソース・ドレイン拡散層と接していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第４の拡散層は、前記第３のソース・ドレイン拡散層と一体に形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記被保護素子電極と前記第１の拡散層との間に形成された厚さが４ｎｍ以下の絶縁膜をさらに備え、
前記被保護素子電極と前記第１の拡散層とは、前記絶縁膜を通過するトンネル電流により電気的に接続されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の拡散層は、前記第１のソース・ドレイン拡散層と一体に形成されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第２のウェルの少なくとも一部が、前記深いウェルの上部に形成されていることを特徴とする、請求項１に記載の半導体装置。
【請求項８】
前記被保護素子は、電荷蓄積層への電子若しくは正孔の蓄積又は除去によりその記憶状態が変化する不揮発性メモリであることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置の駆動方法であって、
前記被保護素子電極に正電圧を印加する第１の動作時には、前記第１のゲート電極及び前記第１のウェルに接地電位を印加し、
前記被保護素子電極に負電位を印加する第２の動作時には、前記第１のゲート電極及び前記第１のウェルに前記負電位又はそれよりも低い負電位を印加することを特徴とする半導体装置の駆動方法。
【請求項１０】
請求項１〜８のいずれか１項に記載の半導体装置の駆動方法であって、
前記被保護素子電極に正電圧を印加する第１の動作時には、前記第１のゲート電極及び前記第１のウェルに接地電位を印加し、
前記被保護素子電極に負電位を印加する第２の動作時には、前記第２のゲート電極に接地電位又は正電位を印加することを特徴とする半導体装置の駆動方法。
【請求項１】
第１導電型の半導体基板に形成された第２導電型の深いウェルと、
前記深いウェルの上部に形成された第１導電型の第１のウェルと、
前記半導体基板に形成された第２導電型の第２のウェルと、
前記半導体基板に形成された第１導電型の第３のウェルと、
前記半導体基板に形成され、被保護素子電極を有する被保護素子と、
前記第１のウェルに形成された第１の保護トランジスタと、
前記第２のウェルに形成された第２の保護トランジスタと、
前記第１のウェルに形成され、前記保護素子電極と電気的に接続された第２導電型の第１の拡散層と、
前記第３のウェルに形成された第１導電型の第２の拡散層とを備え、
前記第１の保護トランジスタは、前記第１のウェル上に形成された第１のゲート電極と、前記第１のゲート電極の両側方にそれぞれ形成された第２導電型の第１のソース・ドレイン拡散層及び第２のソース・ドレイン拡散層とを有し、
前記第２の保護トランジスタは、前記第２のウェル上に形成された第２のゲート電極と、前記第２のゲート電極の両側方にそれぞれ形成された第１導電型の第３のソース・ドレイン拡散層及び第４のソース・ドレイン拡散層とを有し、
前記第１のソース・ドレイン拡散層は、前記第１の拡散層と接し、
前記第２のソース・ドレイン拡散層は、前記第３のソース・ドレイン拡散層と電気的に接続され且つ前記第１のウェルと同電位であり、
前記第４のソース・ドレイン拡散層は、前記第２の拡散層と電気的に接続され且つ前記第２のウェル及び前記第２の拡散層と同電位であることを特徴とする半導体装置。
【請求項２】
前記第２のウェルに形成された第２導電型の第３の拡散層をさらに備え、
前記第３の拡散層は、前記第４のソース・ドレイン拡散層及び前記第２の拡散層と接していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のウェルに形成された第１導電型の第４の拡散層をさらに備え、
前記第４の拡散層は、前記第３のソース・ドレイン拡散層と接していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第４の拡散層は、前記第３のソース・ドレイン拡散層と一体に形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記被保護素子電極と前記第１の拡散層との間に形成された厚さが４ｎｍ以下の絶縁膜をさらに備え、
前記被保護素子電極と前記第１の拡散層とは、前記絶縁膜を通過するトンネル電流により電気的に接続されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の拡散層は、前記第１のソース・ドレイン拡散層と一体に形成されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第２のウェルの少なくとも一部が、前記深いウェルの上部に形成されていることを特徴とする、請求項１に記載の半導体装置。
【請求項８】
前記被保護素子は、電荷蓄積層への電子若しくは正孔の蓄積又は除去によりその記憶状態が変化する不揮発性メモリであることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置の駆動方法であって、
前記被保護素子電極に正電圧を印加する第１の動作時には、前記第１のゲート電極及び前記第１のウェルに接地電位を印加し、
前記被保護素子電極に負電位を印加する第２の動作時には、前記第１のゲート電極及び前記第１のウェルに前記負電位又はそれよりも低い負電位を印加することを特徴とする半導体装置の駆動方法。
【請求項１０】
請求項１〜８のいずれか１項に記載の半導体装置の駆動方法であって、
前記被保護素子電極に正電圧を印加する第１の動作時には、前記第１のゲート電極及び前記第１のウェルに接地電位を印加し、
前記被保護素子電極に負電位を印加する第２の動作時には、前記第２のゲート電極に接地電位又は正電位を印加することを特徴とする半導体装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１０−１９２８２８（Ｐ２０１０−１９２８２８Ａ）
【公開日】平成２２年９月２日（２０１０．９．２）
【国際特許分類】
【出願番号】特願２００９−３８１０２（Ｐ２００９−３８１０２）
【出願日】平成２１年２月２０日（２００９．２．２０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年９月２日（２０１０．９．２）
【国際特許分類】
【出願日】平成２１年２月２０日（２００９．２．２０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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