半導体装置およびその製造方法
【課題】半導体装置のコスト低減を図ることができる技術を提供する。また、メモリセルと高耐圧ＭＩＳＦＥＴのそれぞれの特性に合うウェルを形成することができる技術を提供する。
【解決手段】メモリセル形成領域Ｍ１〜Ｍ３および低耐圧ＭＩＳＦＥＴ形成領域Ｔを覆い、高耐圧ＭＩＳＦＥＴ形成領域Ｋを露出するレジストパターン２５を形成する。そして、このレジストパターン２５をマスクにして、高耐圧ＭＩＳＦＥＴ形成領域Ｋにｐ型ウェル２６を形成する。続いて、レジストパターン２５をマスクにしてチャネル形成領域２７を形成する。その後、高耐圧ＭＩＳＦＥＴ形成領域Ｋおよび低耐圧ＭＩＳＦＥＴ形成領域Ｔを覆い、メモリセル形成領域Ｍ１〜Ｍ３を露出するレジストパターンを形成する。そして、このレジストパターンをマスクにして、メモリセル形成領域Ｍ１〜Ｍ３にｐ型ウェルおよびチャネル形成領域を形成する。
【解決手段】メモリセル形成領域Ｍ１〜Ｍ３および低耐圧ＭＩＳＦＥＴ形成領域Ｔを覆い、高耐圧ＭＩＳＦＥＴ形成領域Ｋを露出するレジストパターン２５を形成する。そして、このレジストパターン２５をマスクにして、高耐圧ＭＩＳＦＥＴ形成領域Ｋにｐ型ウェル２６を形成する。続いて、レジストパターン２５をマスクにしてチャネル形成領域２７を形成する。その後、高耐圧ＭＩＳＦＥＴ形成領域Ｋおよび低耐圧ＭＩＳＦＥＴ形成領域Ｔを覆い、メモリセル形成領域Ｍ１〜Ｍ３を露出するレジストパターンを形成する。そして、このレジストパターンをマスクにして、メモリセル形成領域Ｍ１〜Ｍ３にｐ型ウェルおよびチャネル形成領域を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、不揮発性メモリセルおよびその周辺回路を含む半導体装置およびその製造技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００３−３７２５０号公報（特許文献１）には、安定した高性能の周辺回路トランジスタを得ることができる半導体メモリの製造方法が開示されている。具体的には、不揮発性メモリトランジスタからなるセルアレイと周辺回路とが集積される半導体メモリの製造方法が開示されている。この特許文献１には、シリコン基板のセルアレイ領域に犠牲酸化膜を介してイオン注入を行なうことにより、セルアレイ領域にｐ型ウェルを形成し、周辺回路の高電圧系トランジスタ形成領域にも犠牲酸化膜を介してイオン注入を行なうことにより、高電圧系トランジスタ用のｐ型ウェルおよびｎ型ウェルを形成する。このとき、セルアレイ領域に形成されるｐ型ウェルと高電圧系トランジスタ領域に形成されるｐ型ウェルとは同時に形成するとしている。
【０００３】
その後、シリコン基板に、不揮発性メモリトランジスタ用のトンネル絶縁膜を形成し、このトンネル絶縁膜をセルアレイ領域に残して除去する。そして、周辺回路領域に高電圧系トランジスタ用のゲート絶縁膜を形成する。このゲート絶縁膜を介してイオン注入を行ない、低電圧系トランジスタ用にｐ型ウェルおよびｎ型ウェルを形成する。その後、低電圧トランジスタ用のゲート絶縁膜を形成するとしている。
【特許文献１】特開２００３−３７２５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
電気的に書き換え可能な不揮発性半導体記憶装置（半導体装置）は、オンボードでプログラムの書き換えができることから、製品の開発期間の短縮、開発効率の向上が可能になるほか、少量多品種製品への対応、仕向け先別チューニングなどの用途に応用が広がっている。特に近年では、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）内蔵マイコンへのニーズが大きい。
【０００５】
これまで、電気的に書き換え可能な不揮発性半導体記憶装置としては、ポリシリコン膜を電荷蓄積膜としたＥＥＰＲＯＭが主に使用されていた。
【０００６】
しかし、ポリシリコン膜を電荷蓄積膜としたＥＥＰＲＯＭでは、ポリシリコン膜を取り囲む酸化膜のどこか一部にでも欠陥があると、電荷蓄積膜が導体であるため、異常リークにより電荷蓄積膜に貯えられた電子がすべて抜け出てしまう問題点を持っている。特に今後微細化が進み集積度が向上してくると、この問題がより顕著になってくると考えられる。
【０００７】
そこで、電荷蓄積膜としてポリシリコン膜ではなく窒化シリコン膜（Ｓｉ３Ｎ４）を電荷蓄積膜とするＭＮＯＳ（Metal Nitride Oxide Semiconductor）構造およびＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造が提案されている。この構造の場合、電子は、絶縁体である窒化シリコン膜の離散的なトラップ準位中に蓄積されるため、電荷蓄積膜のどこか一部に欠陥が生じて異常リークが起きても、電荷蓄積膜に蓄積された電子がすべて抜け出てしまうことがない。このため、データ保持の信頼度を向上させることができる。
【０００８】
上述したような不揮発性半導体記憶装置には、ＭＯＮＯＳ構造をしたメモリセルを２次元状に複数配置したメモリセルアレイとこのメモリセルアレイを駆動する周辺回路が形成されている。周辺回路には、相対的に耐圧の高い高耐圧ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が含まれており、高耐圧ＭＩＳＦＥＴは、メモリセルの駆動回路（デコーダ）や昇圧回路などに使用されている。これらメモリセル、高耐圧ＭＩＳＦＥＴおよび低耐圧ＭＩＳＦＥＴは同一の半導体基板に形成されるが、メモリセルおよび高耐圧ＭＩＳＦＥＴに印加される電圧が似ていることから、本発明者らが検討した技術ではメモリセルおよび高耐圧ＭＩＳＦＥＴのウェルは同一工程で一度に形成されている。以下に、本発明者らが検討した技術におけるメモリセルおよび高耐圧ＭＩＳＦＥＴのウェル形成技術について説明する。
【０００９】
まず、半導体基板上に例えばＳＴＩ法（Shallow Trench Isolation）などを用いて素子分離領域を形成する。そして、フォトリソグラフィ技術およびイオン注入法を用いてウェル分離層を形成する。その後、半導体基板の表面に酸化シリコン膜を形成し、この酸化シリコン膜上にウェル形成用レジストパターンを形成する。このウェル形成用レジストパターンは、メモリセル形成領域および高耐圧ＭＩＳＦＥＴ形成領域を露出し、それ以外の領域を覆うようにパターニングされている。
【００１０】
次に、このウェル形成用レジストパターンをマスクにしたイオン注入により、メモリセル形成領域および高耐圧ＭＩＳＦＥＴ形成領域に同じｐ型ウェルを同時に形成する。続いて、ウェル形成用レジストパターンを除去した後、高耐圧ＭＩＳＦＥＴのチャネル形成領域を形成するための第１チャネル形成領域用レジストパターンを形成する。この第１チャネル形成領域用レジストパターンは、高耐圧ＭＩＳＦＥＴ形成領域だけを露出し、その他の領域を覆っている。そして、この第１チャネル形成領域用レジストパターンをマスクにしたイオン注入により、高耐圧ＭＩＳＦＥＴのチャネル形成領域を形成する。
【００１１】
次に、第１チャネル形成領域用レジストパターンを除去した後、半導体基板上にメモリセルのチャネル形成領域を形成するための第２チャネル形成領域用レジストパターンを形成する。この第２チャネル形成領域用レジストパターンは、メモリセル形成領域だけを露出し、その他の領域を覆っている。そして、第２チャネル形成領域用レジストパターンをマスクにしたイオン注入により、メモリセルのチャネル形成領域を形成する。
【００１２】
このように、メモリセルと高耐圧ＭＩＳＦＥＴのウェルとチャネル形成領域を形成するために、３種類の異なるレジストパターンが必要となっている。しかし、半導体装置のコスト低減を図るため、レジストパターンの枚数の削減が求められている。さらに、本発明者らが検討した技術では、メモリセルと高耐圧ＭＩＳＦＥＴのウェルを同一工程で形成している。つまり、メモリセルのウェルと高耐圧ＭＩＳＦＥＴのウェルとは同じものであった。このため、メモリセルあるいは高耐圧ＭＩＳＦＥＴの特性にあった最適なウェルを個々に形成することができないという問題点がある。
【００１３】
本発明の目的は、半導体装置のコスト低減を図ることができる技術を提供することにある。また、本発明の他の目的は、メモリセルと高耐圧ＭＩＳＦＥＴのそれぞれの特性に合うウェルを形成することができる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明による半導体装置の製造方法は、半導体基板の第１領域に形成されたメモリセルと前記半導体基板の第２領域に形成された相対的に耐圧の高い高耐圧ＭＩＳＦＥＴおよび前記半導体基板の第３領域に形成された相対的に耐圧の低い低耐圧ＭＩＳＦＥＴとを有する半導体装置の製造方法に関するものである。そして、（ａ）前記メモリセルの第１ウェルを形成する工程と、（ｂ）前記高耐圧ＭＩＳＦＥＴの第２ウェルを形成する工程とを備え、前記（ａ）工程と前記（ｂ）工程は別工程で実施されることを特徴とする。
【００１７】
また、本発明による半導体装置の製造方法は、（ａ）半導体基板上にレジストパターンを形成する工程と、（ｂ）前記レジストパターンをマスクとしたイオン注入により、前記半導体基板内にウェルを形成する工程と備える。そして、（ｃ）前記ウェルを形成する際に使用した前記レジストパターンをマスクとしたイオン注入により、チャネル形成領域を形成する工程とを備える。
【００１８】
また、本発明による半導体装置の製造方法は、半導体基板の第１領域に形成されたメモリセルと前記半導体基板の第２領域に形成された相対的に耐圧の高い高耐圧ＭＩＳＦＥＴおよび前記半導体基板の第３領域に形成された相対的に耐圧の低い低耐圧ＭＩＳＦＥＴとを有する半導体装置の製造方法に関する。そして、（ａ）前記半導体基板上に絶縁膜を形成する工程と、（ｂ）前記絶縁膜上にメモリセル形成領域および低耐圧ＭＩＳＦＥＴ形成領域を覆い、高耐圧ＭＩＳＦＥＴ形成領域を露出する第１レジストパターンを形成する工程とを備える。さらに、（ｃ）前記第１レジストパターンをマスクにしたイオン注入により、前記半導体基板内に前記高耐圧ＭＩＳＦＥＴの第２ウェルを形成する工程と、（ｄ）前記第２ウェルの形成に用いた前記第１レジストパターンをマスクにしたイオン注入により、前記半導体基板内に前記高耐圧ＭＩＳＦＥＴのチャネル形成領域を形成する工程とを備える。そして、（ｅ）前記第１レジストパターンを除去する工程と、（ｆ）前記半導体基板上に前記メモリセル形成領域を露出し、前記低耐圧ＭＩＳＦＥＴ形成領域および前記高耐圧ＭＩＳＦＥＴ形成領域を覆う第２レジストパターンを形成する工程とを備える。さらに、（ｇ）前記第２レジストパターンをマスクにしたイオン注入により、前記半導体基板内に前記メモリセルの第１ウェルを形成する工程を備える。そして、（ｈ）前記第１ウェルの形成に用いた前記第２レジストパターンをマスクにしたイオン注入により、前記半導体基板内に前記メモリセルのチャネル形成領域を形成する工程と、（ｉ）前記第２レジストパターンを除去する工程とを備えるものである。
【００１９】
本発明による半導体装置は、半導体基板の第１領域に形成されたメモリセルと前記半導体基板の第２領域に形成された高耐圧ＭＩＳＦＥＴおよび前記半導体基板の第３領域に形成された低耐圧ＭＩＳＦＥＴを有する半導体装置に関する。そして、（ａ）前記メモリセルの第１ウェルと、（ｂ）前記高耐圧ＭＩＳＦＥＴの第２ウェルとを備え、前記第１ウェルの不純物濃度と前記第２ウェルの不純物濃度が異なるものである。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２１】
メモリセルのウェルおよびチャネル形成領域と高耐圧ＭＩＳＦＥＴのウェルおよびチャネル形成領域を２種類の異なるレジストパターンで形成することができるので、半導体装置の製造コストの低減を図ることができる。また、メモリセルのウェルと高耐圧ＭＩＳＦＥＴのウェルとを別々に形成しているので、メモリセルおよび高耐圧ＭＩＳＦＥＴのそれぞれの特性に合ったウェルを形成することができる。このため、半導体装置の性能を向上させることができる。
【発明を実施するための最良の形態】
【００２２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２５】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２６】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２８】
（実施の形態１）
本実施の形態１は、相対的に低い電圧で駆動する低耐圧ＭＩＳＦＥＴ（Metal Insulator Semiconductor）と、高電圧駆動を可能とするために相対的に高い電圧で駆動する高耐圧ＭＩＳＦＥＴ有する半導体装置であって、書き換え可能な不揮発性メモリセルを含む半導体装置およびその製造方法に本発明を適用したものである。ＭＩＳＦＥＴにおいて、耐圧とは、ＭＩＳＦＥＴを構成するソース領域と半導体基板（ウェル）やドレイン領域と半導体基板（ウェル）との境界に生じるｐｎ接合耐圧や、ゲート絶縁膜の絶縁耐圧をいい、本実施の形態１では、相対的に耐圧の高い高耐圧ＭＩＳＦＥＴと相対的に耐圧の低い低耐圧ＭＩＳＦＥＴが半導体基板に形成されている。
【００２９】
図１から図３を参照して実施の形態における半導体装置の構成について説明する。
【００３０】
図１は、チップ（半導体基板）１に形成されたそれぞれの素子のレイアウト構成を示した上面図である。図１において、チップ１は、ＣＰＵ（Central Processing Unit）２、ＲＯＭ（Read Only Memory）３、ＲＡＭ（Random Access Memory）４、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）５、アナログ回路６、静電保護回路７ａ〜７ｇを有している。
【００３１】
ＣＰＵ（回路）２は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ２は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものであり、処理の高速性が要求される。したがって、ＣＰＵ２を構成しているＭＩＳＦＥＴには、チップ１に形成されている素子の中で、相対的に大きな電流駆動力が必要とされる。すなわち低耐圧ＭＩＳＦＥＴで形成される。
【００３２】
ＲＯＭ（回路）３は、記憶情報が固定され変更できないメモリで、読み出し専用メモリと呼ばれる。ＲＯＭ３の構成には、ＭＩＳＦＥＴを直列接続したＮＡＮＤ型と、ＭＩＳＦＥＴを並列接続したＮＯＲ型がある。ＮＡＮＤ型は、集積密度重視であるのに対し、ＮＯＲ型は、動作速度重視の目的で使用されることが多い。このＲＯＭ３も動作の高速性が要求されるため、ＲＯＭ３を構成しているＭＩＳＦＥＴには、相対的に大きな電流駆動力が必要とされる。すなわち低耐圧ＭＩＳＦＥＴで形成される。
【００３３】
ＲＡＭ（回路）４は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic RAM）とスタティック回路を用いたＳＲＡＭ（Static RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。これらＲＡＭ３も動作の高速性が要求されるため、ＲＡＭ３を構成しているＭＩＳＦＥＴには、相対的に大きな電流駆動力が必要とされている。すなわち低耐圧ＭＩＳＦＥＴで形成される。
【００３４】
ＥＥＰＲＯＭ５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタやＭＮＯＳ（Metal Nitride Oxide Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭ５の書き込み動作には、例えばホットエレクトロン注入またはファウラーノルドハイム型トンネル現象を利用し、消去動作には、ファウラーノルドハイム型トンネル現象またはホットホール注入を利用する。なお、ホットエレクトロン注入と、ホットホール注入とを逆にしてもよいのは勿論である。
【００３５】
ＥＥＰＲＯＭ５の書き込み動作時などには、記憶用のＭＯＮＯＳ型トランジスタに高い電位差（１２Ｖ程度）が生じるため、記憶用のＭＯＮＯＳ型トランジスタとして、相対的に高耐圧のトランジスタが必要とされる。
【００３６】
アナログ回路６は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。これらアナログ回路６は、チップ１に形成された素子の中で、相対的に高耐圧の高耐圧ＭＩＳＦＥＴが使用される。
【００３７】
静電保護回路７ａ〜７ｇは、素子や絶縁膜などが帯電電荷の放電により生じた電圧や発熱で、内部回路が破壊されることを防止するために外部端子に設けられた回路である。帯電電荷としては、例えば人体、物体などに蓄積された静電気によるものがある。なお、静電保護回路７ａ、７ｃは、入出力端子に設けられ、静電保護回路７ｂは、モニタ端子に設けられている。また、静電保護回路７ｄは、Ｖｓｓ端子に設けられ、静電保護回路７ｅは、ＣＬＫ（クロック）端子に設けられている。さらに静電保護回路７ｆは、ＲＳＴ（リセット）端子に設けられ、静電保護回路７ｇは、Ｖｃｃ端子に設けられている。これら静電保護回路７ａ、７ｃ〜７ｇには、高電圧が印加されるため、チップ１に形成された素子の中で、相対的に高耐圧の高耐圧ＭＩＳＦＥＴが使用される。
【００３８】
次に、図１に示したＥＥＰＲＯＭ５の内部構成の一例を図２に示す。図２において、ＥＥＰＲＯＭ５は、メモリアレイ１０とメモリアレイを駆動するための駆動回路としてメモリアレイ１０の直接周辺回路部１１および間接周辺回路部１２を有している。
【００３９】
メモリアレイ１０は、ＥＥＰＲＯＭ５の記憶部にあたり、メモリセルが縦と横の２次元上に多数配置されている。メモリセルは、１ビットの単位情報を記憶するための回路であり、記憶部であるＭＯＮＯＳ型トランジスタより構成されている。
【００４０】
駆動回路は、メモリアレイ１０を駆動するための回路であり、直接周辺回路部１１としては、例えば電源電圧から数倍の電圧を生成する昇圧回路、昇圧用クロック発生回路、電圧クランプ回路、行や列を選択するカラムデコーダやロウデコーダ、カラムラッチ回路およびＷＥＬＬ制御回路などを有している。これら直接周辺回路部１１を構成するＭＩＳＦＥＴは、チップ１に形成されている素子の中で、相対的に高耐圧を必要とする高耐圧ＭＩＳＦＥＴより形成されている。
【００４１】
また、間接周辺回路部１２としてはメモリアレイの書き換え制御回路として形成されており、設定回路、通常用書き換えクロック生成回路、高速用書き換えクロック生成回路および書き換えタイミング制御回路等を有する回路からなる。これら間接周辺回路部１２を構成するＭＩＳＦＥＴは、チップ１に形成されている素子の中で、相対的に低い電圧で駆動し、高速動作が可能な低耐圧ＭＩＳＦＥＴより形成されている。
【００４２】
続いて、図３にチップ１上に形成されたＭＯＮＯＳ型トランジスタＱ１〜Ｑ３、高耐圧ＭＩＳＦＥＴＱ４および低耐圧ＭＩＳＦＥＴＱ５の断面図を示す。図３において、メモリセル形成領域Ｍ１〜Ｍ３は、ＥＥＰＲＯＭ（書き換え可能な不揮発性メモリ）５内の複数のメモリセル形成領域を示しており、ＭＯＮＯＳ型トランジスタＱ１〜Ｑ３が形成されている。高耐圧ＭＩＳＦＥＴ形成領域Ｋは、高耐圧ＭＩＳＦＥＴＱ４が形成されている領域を示しており、例えばアナログ回路６の形成領域、ＥＥＰＲＯＭ５内の駆動回路（デコーダなど）が形成されている領域などが考えられる。この高耐圧ＭＩＳＦＥＴＱ４は、例えば、５Ｖ程度の電源電圧で動作する。また、低耐圧ＭＩＳＦＥＴ形成領域Ｔは、高速動作を可能とするために大きな電流駆動力を必要とする低耐圧ＭＩＳＦＥＴＱ５が形成されている領域を示している。このような低耐圧ＭＩＳＦＥＴＱ５が形成される領域としては、例えばＣＰＵ２やＲＡＭ４の形成領域などが考えられる。この低耐圧ＭＩＳＦＥＴは、例えば、１．５Ｖ程度の電源電圧で動作する。
【００４３】
チップ１にある半導体基板２０には、素子を分離する素子分離領域２１が形成されており、素子分離領域２１によって分離された活性領域が、それぞれメモリセル形成領域Ｍ１〜Ｍ３、高耐圧ＭＩＳＦＥＴ形成領域Ｋおよび低耐圧ＭＩＳＦＥＴ形成領域Ｔとなっている。
【００４４】
図３において、半導体基板２０のメモリセル形成領域Ｍ１〜Ｍ３には、ウェル分離層に用いるｎ型半導体領域２２が形成されている。そして、このｎ型半導体領域２２上にｐ型ウェル（第１ウェル）２９が形成されている。メモリセル形成領域Ｍ１〜Ｍ３には、同じｐ型ウェル２９が形成されているが、メモリセル形成領域Ｍ１〜Ｍ３のうち一番右側のメモリセル形成領域Ｍ３と他の２つのメモリセル形成領域Ｍ１、Ｍ２とは、例えばｎ型半導体領域よりなるウェル分離層（ウェル分離領域Ｂ）２３によって分離されている。すなわち、本実施の形態１では、複数のメモリセル形成領域Ｍ１〜Ｍ３を含むメモリアレイにおいて、例えば、１バイト単位毎にｐ型ウェル２９がウェル分離層２３によって分離されている。ただし、ウェル分離層２３で分離されたｐ型ウェル２９は同じものである。つまり、複数のメモリセル形成領域Ｍ１〜Ｍ３に形成されているｐ型ウェル２９は同じ不純物濃度で形成されている。
【００４５】
３つのメモリセル形成領域Ｍ１〜Ｍ３のうち、一番左側のメモリセル形成領域Ｍ１と中央のメモリセル形成領域Ｍ２は、共通のｐ型ウェル２９で形成されており、これらのメモリセル形成領域Ｍ１、Ｍ２の間には、ｐ型ウェル２９に給電するウェル給電領域Ａが形成されている。ウェル給電領域Ａには、ｐ型半導体領域５３が形成されている。
【００４６】
次に、半導体基板２０の高耐圧ＭＩＳＦＥＴ形成領域Ｋには、ウェル分離層に用いるｎ型半導体領域２２が形成されており、このｎ型半導体領域２２上にｐ型ウェル（第２ウェル）２６が形成されている。このｐ型ウェル２６は、メモリセル形成領域Ｍ１〜Ｍ３に形成されているｐ型ウェル２９とは異なるものである。すなわち、高耐圧ＭＩＳＦＥＴ形成領域Ｋに形成されているｐ型ウェル２６の不純物濃度は、メモリセル形成領域Ｍ１〜Ｍ３に形成されているｐ型ウェル２９の不純物濃度と異なる。この点が本発明の特徴の１つである。これにより、ＭＯＮＯＳ型トランジスタＱ１〜Ｑ３のｐ型ウェル２９と高耐圧ＭＩＳＦＥＴＱ４のｐ型ウェル２６とを個々に最適な不純物濃度で形成することができる。したがって、それぞれのトランジスタの性能を充分に引き出す最適な不純物濃度のウェルを形成することができる。
【００４７】
従来、ＭＯＮＯＳ型トランジスタＱ１〜Ｑ３におけるｐ型ウェル２９と高耐圧ＭＩＳＦＥＴＱ４におけるｐ型ウェル２６とは印加される電圧が似ていることから、同一工程で形成され、同一の不純物濃度を有していた。しかし、ＭＯＮＯＳ型トランジスタＱ１〜Ｑ３のｐ型ウェル２９と高耐圧ＭＩＳＦＥＴＱ４のｐ型ウェル２６とを同一の不純物濃度で形成すると、個々のトランジスタの更なる高性能化を実現することができない問題点がある。そこで、本実施の形態１では、ＭＯＮＯＳ型トランジスタＱ１〜Ｑ３のｐ型ウェル２９と高耐圧ＭＩＳＦＥＴＱ４のｐ型ウェル２６とを異なる不純物濃度で形成している。これにより、それぞれのトランジスタの更なる高性能化を実現することができる。具体的に、ｐ型ウェル２９の不純物濃度をｐ型ウェル２６の不純物濃度よりも大きくすることにより、それぞれのトランジスタの更なる高性能化を達成できる。つまり、ＭＯＮＯＳ型トランジスタＱ１〜Ｑ３のしきい値電圧を最適化するためには、ＭＯＮＯＳ型トランジスタＱ１〜Ｑ３のｐ型ウェル２９の不純物濃度を高耐圧ＭＩＳＦＥＴＱ４のｐ型ウェル２６に比べて高くする必要がある。また、メモリセル間のリーク電流を低減させる必要から、メモリセル間を分離する素子分離領域２１直下のｐ型ウェル２９の不純物濃度を高くする必要がある。このような理由から、ＭＯＮＯＳ型トランジスタＱ１〜Ｑ３におけるｐ型ウェル２９の不純物濃度を高耐圧ＭＩＳＦＥＴＱ４におけるｐ型ウェル２６の不純物濃度より大きくすることで、ＭＯＮＯＳ型トランジスタＱ１〜Ｑ３の高性能化を図っている。
【００４８】
さらに、後述するように、ｐ型ウェル２９とｐ型ウェル２６を共通化して形成する場合に比べて、ｐ型ウェル２９とｐ型ウェル２６とを別工程で形成する本実施の形態１では、製造工程で使用するマスクを低減することができるので、半導体装置の製造コストを低減することができる。
【００４９】
次に、半導体基板２０の低耐圧ＭＩＳＦＥＴ形成領域Ｔには、ウェル分離層に用いるｎ型半導体領域２２が形成されており、このｎ型半導体領域２２上にｐ型ウェル（第３ウェル）３７が形成されている。このｐ型ウェル３７は、メモリセル形成領域Ｍ１〜Ｍ３に形成されているｐ型ウェル２９および高耐圧ＭＩＳＦＥＴ形成領域Ｋに形成されているｐ型ウェル２６とは異なる不純物濃度で形成されている。これは、低耐圧ＭＩＳＦＥＴＱ５に印加される電圧などが、ＭＯＮＯＳ型トランジスタＱ１〜Ｑ３および高耐圧ＭＩＳＦＥＴＱ４に印加される電圧と相違するからである。
【００５０】
続いて、図３に示すＭＯＮＯＳ型トランジスタＱ１〜Ｑ３の構成について説明する。
【００５１】
まず、メモリセル形成領域Ｍ１〜Ｍ３内に形成されたＭＯＮＯＳ型トランジスタＱ１〜Ｑ３は、以下に示す構成をしている。すなわち、半導体基板２０内に形成されたｐ型ウェル２９上にゲート絶縁膜（第１電位障壁膜）３１が形成されており、このゲート絶縁膜３１上に電荷蓄積膜３２が形成されている。そして、この電荷蓄積膜３２上に絶縁膜（第２電位障壁膜）３３が形成され、絶縁膜３３上に導電膜からなるゲート電極３４が形成されている。ゲート電極３４は、例えばポリシリコン膜から構成されており、ゲート電極３４の両側の側壁にはＬＤＤ（Lightly Doped Drain）構造を形成するため、例えば絶縁膜からなるサイドウォール４８が形成されている。
【００５２】
サイドウォール４８下の半導体基板２０内には、半導体領域として、低濃度ｎ型不純物拡散領域４５および高濃度ｎ型不純物拡散領域５０が形成されている。また、ゲート絶縁膜３１の直下のｐ型ウェル２９内には、ｎ型半導体領域よりなるチャネル形成領域３０が形成されている。
【００５３】
上記のように構成されたＭＯＮＯＳ型トランジスタＱ１〜Ｑ３において、ゲート絶縁膜３１は、例えば酸化シリコン膜より形成されており、トンネル絶縁膜としての機能も有する。例えば、このＭＯＮＯＳ型トランジスタＱ１〜Ｑ３は、半導体基板２０からゲート絶縁膜３１を介して電荷蓄積膜３２に電子を注入したり、電荷蓄積膜３２に蓄積した電子を半導体基板２０へ放出したりしてデータの記憶や消去を行なうため、ゲート絶縁膜３１は、トンネル絶縁膜として機能する。
【００５４】
電荷蓄積膜３２は、データ記憶に寄与する電荷を蓄積するために設けられた膜であり、例えば窒化シリコン膜より形成されている。
【００５５】
従来、電荷蓄積膜３２としてポリシリコン膜が主に使用されてきたが、電荷蓄積膜３２としてポリシリコン膜を使用した場合、電荷蓄積膜３２を取り囲む酸化膜のどこか一部に欠陥があると、電荷蓄積膜３２が導体であるため、異常リークにより電荷蓄積膜３２に蓄積された電荷がすべて抜けてしまうことが起こりうる。
【００５６】
そこで、上述したように電荷蓄積膜３２として、絶縁体である窒化シリコン膜が使用されてきている。この場合、データ記憶に寄与する電荷は、窒化シリコン膜中に存在する離散的なトラップ準位（捕獲準位）に蓄積される。したがって、電荷蓄積膜３２を取り巻く酸化膜中の一部に欠陥が生じても、電荷は電荷蓄積膜３２の離散的なトラップ準位に蓄積されているため、すべての電荷が電荷蓄積膜３２から抜け出てしまうことがない。このため、データ保持の信頼性向上を図ることができる。
【００５７】
このような理由から、電荷蓄積膜３２として、窒化シリコン膜に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持の信頼性向上を図ることができる。
【００５８】
サイドウォール４８は、ＭＯＮＯＳ型トランジスタＱ１〜Ｑ３の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造にするために形成されたものである。すなわち、ＭＯＮＯＳ型トランジスタＱ１〜Ｑ３のソース領域およびドレイン領域は、低濃度ｎ型不純物拡散領域４５および高濃度ｎ型不純物拡散領域５０より形成されている。このとき、サイドウォール４８下のソース領域およびドレイン領域を低濃度ｎ型不純物拡散領域４５とすることで、ゲート電極３４端部下における電界集中を抑制することができるようにしている。
【００５９】
次に、図３に示す高耐圧ＭＩＳＦＥＴＱ４の構成について説明する。高耐圧ＭＩＳＦＥＴＱ４は、半導体基板２０内に形成されたｐ型ウェル２６上にゲート絶縁膜３９が形成されており、このゲート絶縁膜３９上にゲート電極４１が形成されている。ゲート絶縁膜３９は、例えば酸化シリコン膜から形成され、ゲート電極４１は、例えばポリシリコン膜から形成されている。
【００６０】
ゲート電極４１の両側の側壁には、サイドウォール４８が形成されており、このサイドウォール４８下の半導体基板２０内には、半導体領域として、低濃度ｎ型不純物拡散領域４６および高濃度ｎ型不純物拡散領域５１が形成されている。また、ゲート絶縁膜３１の直下のｐ型ウェル２６内には、ｐ型半導体領域よりなるチャネル形成領域２７が形成されている。
【００６１】
続いて、図３に示す低耐圧ＭＩＳＦＥＴＱ５の構成について説明する。低耐圧ＭＩＳＦＥＴＱ５は、半導体基板２０内に形成されたｐ型ウェル３７上にゲート絶縁膜４０が形成されており、このゲート絶縁膜４０上にゲート電極４３が形成されている。ゲート絶縁膜４０は、例えば酸化シリコン膜から形成され、ゲート電極４３は、例えばポリシリコン膜から形成されている。
【００６２】
ゲート電極４３の両側の側壁には、サイドウォール４９が形成されており、このサイドウォール４９下の半導体基板２０内には、半導体領域として、低濃度ｎ型不純物拡散領域４７および高濃度ｎ型不純物拡散領域５２が形成されている。また、ゲート絶縁膜４０の直下のｐ型ウェル３７内には、ｐ型半導体領域よりなるチャネル形成領域３８が形成されている。
【００６３】
次に、高耐圧ＭＩＳＦＥＴＱ４と低耐圧ＭＩＳＦＥＴＱ５の相違点について説明する。まず、高耐圧ＭＩＳＦＥＴＱ４のサイドウォール４８の幅は、低耐圧ＭＩＳＦＥＴＱ５のサイドウォール４９の幅に比べて広くなっている。高耐圧ＭＩＳＦＥＴＱ４には、動作時に比較的高い電位差（５Ｖ程度）が印加されるため、サイドウォール４８の幅を相対的に広げてソース・ドレイン領域と半導体基板（ｐ型ウェル２６）間のｐｎ接合耐圧を向上させる必要があるからである。一方、低耐圧ＭＩＳＦＥＴＱ５には、動作時に比較的低い電位差（１．５Ｖ程度）しか印加されないため、サイドウォール４９の幅を相対的に狭くして動作の高速性向上を図っている。
【００６４】
また、高耐圧ＭＩＳＦＥＴＱ４におけるゲート電極４１のゲート長は、低耐圧ＭＩＳＦＥＴＱ５におけるゲート電極４３のゲート長に比べて長くなっている。低耐圧ＭＩＳＦＥＴＱ５では、ゲート電極４３のゲート長を短くすることにより、ソース領域とドレイン領域との間の抵抗を減らし、電流駆動力を向上させる必要があるからである。一方、高耐圧ＭＩＳＦＥＴＱ４では、比較的高い電位が印加されるため、ゲート長を短くすると、ソース領域とドレイン領域との間でパンチスルーが発生してしまうからである。
【００６５】
さらに、高耐圧ＭＩＳＦＥＴＱ４は、低耐圧ＭＩＳＦＥＴＱ５に比べて高い電圧が印加されるため、そのゲート絶縁膜３９は、低耐圧ＭＩＳＦＥＴＱ５のゲート絶縁膜４０に比べて厚くなっている。これにより、高耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜３９の絶縁耐性を向上させている。
【００６６】
このように構成されたＭＯＮＯＳ型トランジスタＱ１〜Ｑ３、高耐圧ＭＩＳＦＥＴＱ４および低耐圧ＭＩＳＦＥＴＱ５上には、窒化シリコン膜５４および酸化シリコン膜５５よりなる層間絶縁膜が形成されている。そして、層間絶縁膜には、コンタクトホール５６が形成されており、このコンタクトホール５６を埋め込むようにプラグ５７が形成されている。プラグ５７は、例えばチタン／窒化チタン膜よりなるバリア膜とタングステン膜から形成されている。プラグ５７を形成した層間絶縁膜上には、例えばアルミニウム膜あるいはアルミニウム合金膜よりなる配線５８が形成されている。
【００６７】
なお、図３では、高耐圧ＭＩＳＦＥＴＱ４および低耐圧ＭＩＳＦＥＴＱ５として、ｎチャネル型ＭＩＳＦＥＴを図示しているが、それぞれ、ｐチャネル型ＭＩＳＦＥＴも形成されている（図示せず）。
【００６８】
本実施の形態１における半導体装置は上記のように構成されており、この半導体装置に含まれるメモリセル（不揮発性メモリセル）の動作について図面を参照しながら説明する。
【００６９】
図４は、図１に示すＥＥＰＲＯＭ５のメモリアレイ構造と動作条件（１セル／１トランジスタ）の一例を示す説明図である。図４に示す各メモリセルは、電荷を蓄積するメモリ用のトランジスタのみで構成される場合の一例である。
【００７０】
メモリセルは、図３に示すＭＯＮＯＳ型トランジスタから構成され、それぞれ図４に示すように、セルトランジスタＣＴ１〜８を構成している。セルトランジスタＣＴ１〜８のゲート電極はワード線ＷＬ１〜２に接続され、ソース領域はソース線ＳＬ１〜４に接続されている。また、ドレイン領域はデータ線ＤＬ１〜４に接続されている。さらに、セルトランジスタＣＴ１〜２、ＣＴ５〜６のバックゲートは、ウェルＷＥ１に接続され、セルトランジスタＣＴ３〜４、ＣＴ７〜８のバックゲートは、ウェルＷＥ２に接続されている。
【００７１】
図４では、説明を簡単にするため、メモリセルが２行４列に配列されている場合を示しているが、これに限定されるわけでなく、実際は、さらに多くのメモリセルがマトリクス状に配置され、メモリアレイを構成している。また、同一ウェルおよび同一ワード線上のメモリセル配列は、図４において、例えばセルトランジスタＣＴ１〜２の２列構成であるが、８ビット（１バイト）構成の場合、同一ウェル上に８列のセルトランジスタが形成されている。この場合、メモリセルの消去および書き込みは、１バイト単位で行なわれる。
【００７２】
次に、図４を用いて、１セル１トランジスタ型のメモリセルの消去、書き込みおよび読み出し動作を説明する。
【００７３】
まず、消去動作から説明する。例えば、データを消去するメモリセル（選択メモリセル）として、セルトランジスタＣＴ１〜２に蓄積されたデータを消去する場合を考える。選択されたウェルＷＥ１の電位を１．５Ｖ、ワード線ＷＬ１の電位を−８．５Ｖ、ソース線ＳＬ１〜２の電位を１．５Ｖ、データ線ＤＬ１〜２をフローティングにする。すると、セルトランジスタＣＴ１〜２の電荷蓄積膜に蓄積された電荷が半導体基板側に引き抜かれ、データが消去される。また、消去を行なわない他のメモリセル（非選択メモリセル）ＣＴ３〜８については、選択しないウェルＷＥ２の電位を−８．５Ｖ、ワード線ＷＬ２の電位を１．５Ｖ、ソース線ＳＬ３〜４の電位を１．５Ｖ、データ線ＤＬ３〜４の電位をフローティングにする。これにより、セルトランジスタＣＴ３〜８の電荷蓄積膜に蓄積された電荷が逃げないようにして消去されないようにする。
【００７４】
次に、書き込み動作について説明する。例えば、データを書き込むメモリセル（選択メモリセル）として、セルトランジスタＣＴ１にデータを書き込む場合を考える。選択されたウェルＷＥ１の電位を−１０．５Ｖ、ワード線ＷＬ１の電位を１．５Ｖ、ソース線ＳＬ１の電位を−１０．５Ｖ、データ線ＤＬ１をフローティングにする。すると、セルトランジスタＣＴ１の電荷蓄積膜に電荷が注入され、データの書き込みが行なわれる。このとき、書き込みを行なわない他のメモリセル（非選択メモリセル）ＣＴ２〜８については、選択しないウェルＷＥ２の電位を−１０．５Ｖ、ワード線ＷＬ２の電位を−１０．５Ｖ、ソース線ＳＬ２〜４の電位を１．５Ｖ、データ線ＤＬ２〜４の電位をフローティングにする。これにより、セルトランジスタＣＴ２〜８の電荷蓄積膜に電荷が注入されないようにする。
【００７５】
次に、読み出し動作について説明する。例えば、セルトランジスタＣＴ１にデータ“１”が書き込まれトランジスタのしきい値電圧が高くなっており、セルトランジスタＣＴ２にデータ“０”になってトランジスタのしきい値電圧が低くなっているとする。セルトランジスタＣＴ１〜２のデータを読み出す場合、選択されたウェルＷＥ１の電位を−２Ｖ、ワード線ＷＬ１の電位を０Ｖ、ソース線ＳＬ１〜２の電位を０Ｖ、データ線ＤＬ１〜２の電位を１Ｖにする。これにより、セルトランジスタＣＴ１〜２のデータを読み出す。この場合、セルトランジスタＣＴ１のしきい値電圧は高く、セルトランジスタＣＴ２のしきい値電圧は低くなっているので、データ線ＤＬ１の電位は変わらず、データ線ＤＬ２の電位は下がる。また、読み出しを行なわない他のセルトランジスタＣＴ３〜８については、選択しないウェルＷＥ２の電位を−２Ｖ、ワード線ＷＬ２の電位を−２Ｖ、ソース線ＳＬ３〜４の電位を０Ｖ、データ線ＤＬ３〜４の電位を０Ｖにして、セルトランジスタＣＴ３〜８がオンしないようにする。読み出し時に非選択メモリセルのバックゲート電位を下げることにより、メモリセルに選択トランジスタが不要となる。
【００７６】
次に、本実施の形態１における半導体装置の製造方法について図面を参照しながら説明する。
【００７７】
まず、図５に示すように、例えば単結晶シリコンに例えばホウ素（Ｂ）などのＰ型不純物を導入した半導体基板２０を用意する。次に半導体基板２０の主面上に素子分離領域２１を形成する。素子分離領域２１は、例えば酸化シリコン膜よりなり、ＳＴＩ（Shallow Trench Isolation）法やＬＯＣＯＳ（Local Oxidization Of Silicon）などによって形成される。図５では、半導体基板２０に形成された溝に酸化シリコン膜を埋め込むＳＴＩ法によって形成された素子分離領域２１を示している。
【００７８】
続いて、図６に示すように、フォトリソグラフィ技術およびイオン注入法を使用して半導体基板２０内にＮｉＳＯと呼ばれるｎ型半導体領域２２を形成する。ｎ型半導体領域２２は、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を半導体基板２０内に導入することによって形成される。
【００７９】
次に、図７に示すように、フォトリソグラフィ技術およびイオン注入法を使用して、ウェルを分離するためのウェル分離層２３を形成する。ウェル分離層２３は、例えばホウ素（Ｂ）などのｐ型不純物を導入したｐ型半導体領域から形成される。
【００８０】
続いて、図８に示すように、半導体基板２０上に、例えば熱酸化法を用いて酸化シリコン膜よりなる絶縁膜２４を形成した後、この絶縁膜２４上にレジスト膜を塗布する。そして、レジスト膜に対して露光・現像処理を施すことによりレジストパターン（第１レジストパターン）２５を形成する。レジストパターン２５は、メモリセル形成領域Ｍ１〜Ｍ３および低耐圧ＭＩＳＦＥＴ形成領域Ｔを覆い、高耐圧ＭＩＳＦＥＴ形成領域Ｋを露出するようにパターニングされる。このレジストパターン２５は、後述するようにウェルを形成する際のマスクとして用いられることから、膜厚が厚くなっており、例えばその膜厚は２μｍ以上３μｍ以下となっている。
【００８１】
その後、レジストパターン２５をマスクにしたイオン注入法により、高耐圧ＭＩＳＦＥＴ形成領域Ｋにｐ型ウェル２６を形成する。ｐ型ウェル２６は、例えばホウ素などのｐ型不純物を導入することにより形成され、例えば不純物濃度は２×１０１２／ｃｍ３である。この工程では、高耐圧ＭＩＳＦＥＴ形成領域Ｋにだけｐ型ウェル２６を形成するので、高耐圧ＭＩＳＦＥＴの特性に最適な不純物濃度でｐ型ウェル２６を形成することができる。このため、高耐圧ＭＩＳＦＥＴの特性の向上を図ることができる。
【００８２】
次に、ｐ型ウェル２６を形成するのに使用したレジストパターン２５をそのまま用いて、高耐圧ＭＩＳＦＥＴ形成領域Ｋの表面にチャネル形成領域２７を形成する。チャネル形成領域２７は、例えばボロンなどのｐ型不純物をイオン注入法で導入することにより形成される。チャネル形成領域２７を形成することにより、高耐圧ＭＩＳＦＥＴのしきい値電圧を調整することが可能となる。チャネル形成領域２７を形成するために導入されるｐ型不純物の濃度は、例えば１×１０１２／ｃｍ３である。
【００８３】
本実施の形態１では、高耐圧ＭＩＳＦＥＴ形成領域Ｋだけを露出するレジストパターン２５を使用してｐ型ウェル２６を形成している。このため、このレジストパターン２５をそのまま用いて高耐圧ＭＩＳＦＥＴのチャネル形成領域２７も形成することができる。この点は、本発明の特徴の１つであり、ｐ型ウェル２６の形成とチャネル形成領域２７を１つのマスクで形成できるので、製造工程で使用するマスクを低減することができ、製造コストの低減が可能となる。
【００８４】
ｐ型ウェル２６は、ｐ型不純物の注入エネルギーを変えて複数回（例えば４回）注入することにより形成できる。ｐ型ウェル２６は半導体基板２０の内部にまで形成するため、注入するエネルギーが高くなる。このため、レジストパターン２５の膜厚を厚くして、レジストパターン２５で覆われている領域にｐ型不純物が導入されないようにしている。ここで、レジストパターン２５は、ｐ型ウェル２６を形成した後、チャネル形成領域２７の形成にも使用される。チャネル形成領域２７の形成に使用されるイオン注入では、ｐ型不純物を注入するエネルギーがｐ型ウェル２６を形成する場合に比べて低いので、レジストパターン２５を使用しても問題ない。
【００８５】
次に、図９に示すように、レジストパターン２５を除去した後、新たなレジスト膜を絶縁膜２４上に塗布する。そして、塗布したレジスト膜に対して露光・現像処理を施すことにより、レジストパターン（第２レジストパターン）２８を形成する。レジストパターン２８は、メモリセル形成領域Ｍ１〜Ｍ３を露出し、高耐圧ＭＩＳＦＥＴ形成領域Ｋおよび低耐圧ＭＩＳＦＥＴ形成領域Ｔを覆うようにパターニングされる。さらに、ウェル分離領域Ａも覆っている。このレジストパターン２８もウェルを形成する際のマスクとして用いられることから、膜厚が厚くなっており、例えばその膜厚は２μｍ以上３μｍ以下となっている。
【００８６】
続いて、レジストパターン２８をマスクにしたイオン注入法により、メモリセル形成領域Ｍ１〜Ｍ３にｐ型ウェル２９を形成する。ｐ型ウェル２９は、例えばホウ素などのｐ型不純物を導入することにより形成され、例えば不純物濃度は、４×１０１２／ｃｍ３である。このように、メモリセル形成領域Ｍ１〜Ｍ３に形成されるｐ型ウェル２９の不純物濃度は、高耐圧ＭＩＳＦＥＴ形成領域Ｋに形成されるｐ型ウェル２６の不純物濃度に比べて大きくなっている。このようにｐ型ウェル２９の不純物濃度をｐ型ウェル２６の不純物濃度に比べて大きくすることにより、メモリセル形成領域Ｍ１〜Ｍ３に形成されるＭＯＮＯＳ型トランジスタのしきい値電圧の最適化を図ることができる。また、メモリセル間を分離する素子分離領域２１直下のｐ型ウェル２９の不純物濃度を高めることができるので、メモリセル間のリーク電流を低減することができる。つまり、ｐ型ウェル２９の不純物濃度をｐ型ウェル２６の不純物濃度より大きくすることで、メモリセルを構成するＭＯＮＯＳ型トランジスタの性能を向上させることができる。これは、本実施の形態１に示すように、メモリセル形成領域Ｍ１〜Ｍ３に形成するｐ型ウェル２９と高耐圧ＭＩＳＦＥＴ形成領域Ｋに形成するｐ型ウェル２６を別々に形成することにより実現できるものである。したがって、本実施の形態１によれば、ＭＯＮＯＳ型トランジスタおよび高耐圧ＭＩＳＦＥＴの性能をそれぞれ向上させることができる。
【００８７】
次に、ｐ型ウェル２９を形成するのに使用したレジストパターン２８をそのまま用いて、メモリセル形成領域Ｍ１〜Ｍ３の表面にチャネル形成領域３０を形成する。チャネル形成領域３０は、例えばリンや砒素などのｎ型不純物をイオン注入法で導入することにより形成される。チャネル形成領域３０を形成することにより、メモリセルを構成するＭＯＮＯＳ型トランジスタのしきい値電圧を調整することが可能となる。チャネル形成領域３０を形成するために導入されるｎ型不純物の濃度は、例えば１×１０１２／ｃｍ３である。チャネル形成領域３０にｎ型不純物を導入するのは、しきい値電圧を０Ｖ程度に低くするためである。
【００８８】
このようにして、メモリセル形成領域Ｍ１〜Ｍ３にｐ型ウェル２９およびチャネル形成領域３０を形成することができる。本実施の形態１では、レジストパターン２５を用いて高耐圧ＭＩＳＦＥＴ形成領域Ｋにｐ型ウェル２６およびチャネル形成領域２７を形成し、レジストパターン２８を用いてメモリセル形成領域Ｍ１〜Ｍ３にｐ型ウェル２９およびチャネル形成領域３０を形成している。すなわち、異なる２種類のレジストパターンを用いて、メモリセル形成領域Ｍ１〜Ｍ３にｐ型ウェル２９およびチャネル形成領域３０を形成し、高耐圧ＭＩＳＦＥＴ形成領域Ｋにｐ型ウェル２６およびチャネル形成領域２７を形成している。このことから、ｐ型ウェルおよびチャネル形成領域の形成に異なる３種類のレジストパターンを使用する従来技術に比べて、マスクの数を低減することができ、半導体装置の製造コストの低減を図ることができる。つまり、本実施の形態１によれば、ＭＯＮＯＳ型トランジスタおよび高耐圧ＭＩＳＦＥＴの性能を向上させることができるとともに、製造コストの低減を図ることができるのである。
【００８９】
比較のために異なる３種類のレジストパターンを使用する従来技術を以下に説明する。まず、半導体基板上に絶縁膜を形成し、この絶縁膜上にウェル形成用レジストパターンを形成する。このウェル形成用レジストパターンが１枚目のマスクであり、メモリセル形成領域および高耐圧ＭＩＳＦＥＴ形成領域を露出するようにパターニングされている。そして、このウェル形成用レジストパターンをマスクにしたイオン注入により、メモリセル形成領域および高耐圧ＭＩＳＦＥＴ形成領域に共通のｐ型ウェルを形成する。次に、例えば高耐圧ＭＩＳＦＥＴ形成領域に第１チャネル形成領域を形成するが、ｐ型ウェルを形成する際に使用したウェル形成用レジストパターンは、メモリセル形成領域および高耐圧ＭＩＳＦＥＴ形成領域を露出しているため、そのままでは、メモリセル形成領域にもｐ型不純物が導入されてしまうため使用できない。このため、ウェル形成用レジストパターンを除去した後、新たな第１チャネル形成用レジストパターンを形成する。この第１チャネル形成用レジストパターンが２枚目のマスクであり、メモリセル形成領域を覆い、高耐圧ＭＩＳＦＥＴ形成領域だけを露出するようにパターニングされている。そして、第１チャネル形成用レジストパターンをマスクにしたイオン注入により、高耐圧ＭＩＳＦＥＴ形成領域に第１チャネル形成領域を形成する。次に、メモリセル形成領域に第２チャネル形成領域を形成するが、第１チャネル形成用レジストパターンは、メモリセル形成領域を覆い、高耐圧ＭＩＳＦＥＴ形成領域を露出しているため、メモリセル形成領域へのイオン注入には使用することができない。そこで、絶縁膜上に形成されている第１チャネル形成用レジストパターンを除去した後、新たな第２チャネル形成用レジストパターンを形成する。この第２チャネル形成用レジストパターンが３枚目のマスクであり、高耐圧ＭＩＳＦＥＴ形成領域を覆い、メモリセル形成領域だけを露出するようにパターニングされている。そして、第２チャネル形成用レジストパターンをマスクにしたイオン注入により、メモリセル形成領域に第２チャネル形成領域を形成する。このようにして、異なる３種類のレジストパターンを用いて、メモリセル形成領域および高耐圧ＭＩＳＦＥＴ形成領域にｐ型ウェル、第１チャネル形成領域および第２チャネル形成領域を形成することができる。
【００９０】
これに対し、本実施の形態１によれば、上述したように異なる２種類のマスクで、メモリセル形成領域Ｍ１〜Ｍ３と高耐圧ＭＩＳＦＥＴ形成領域Ｋにｐ型ウェル２６、２９およびチャネル形成領域２７、３０を形成できるので、製造コストを低減できるのである。このように本実施の形態１でマスクを低減できるのは、メモリセル形成領域Ｍ１〜Ｍ３と高耐圧ＭＩＳＦＥＴ形成領域Ｋで別々のマスクを使用して異なるｐ型ウェル２６、２９を形成しているが、このｐ型ウェル２６、２９の形成に使用した個々のマスクをそのまま用いて、それぞれチャネル形成領域２７、３０を形成しているからである。つまり、本実施の形態１における特徴の１つは、ｐ型ウェル２６とチャネル形成領域２７あるいはｐ型ウェル２９とチャネル形成領域３０とを同じレジストパターンで形成していることにある。ｐ型ウェル２６、２９を形成する観点からは、従来技術のように共通のｐ型ウェルを形成するようにすれば１枚のマスクで形成することができる。一方、本実施の形態１のようにメモリセル形成領域Ｍ１〜Ｍ３のｐ型ウェル２９と高耐圧ＭＩＳＦＥＴ形成領域Ｋのｐ型ウェル２６とを別々に形成する場合、２枚のマスクが必要となる。しかし、チャネル形成領域を形成する工程も含めて考えると、従来技術では、メモリセル形成領域と高耐圧ＭＩＳＦＥＴ形成領域で別々にチャネル形成領域を形成する必要があるので、２枚の異なるマスクがさらに必要となり、トータルで３枚のマスクが必要となる。これに対し、本実施の形態１では、ｐ型ウェル２６、２９を別々に形成しているので、それぞれのマスクをチャネル形成領域の形成に使用することができる。したがって、チャネル形成領域を形成する工程も含めてもトータルで２枚のマスクで済むことになる。このような理由から本実施の形態１では、ｐ型ウェル２６、２９を別々に形成することにより、ＭＯＮＯＳ型トランジスタおよび高耐圧ＭＩＳＦＥＴの性能を向上させることができるとともに、ｐ型ウェル２６、２９とチャネル形成領域２７、３０をそれぞれ同じマスクで形成することにより、マスクの低減が達成でき、製造コストの低減を図ることができるのである。
【００９１】
次に、図１０に示すように、メモリセル形成領域Ｍ１〜Ｍ３のｐ型ウェル２９およびチャネル形成領域３０の形成に使用したレジストパターン２８を用いることによりエッチングを行なう。すなわち、レジストパターン２８をマスクにしたウェットエッチングにより、メモリセル形成領域Ｍ１〜Ｍ３に形成されている絶縁膜２４を除去する。このとき、レジストパターン２８が、メモリセル形成領域Ｍ２とメモリセル形成領域Ｍ３の間にあるウェル分離領域Ｂ上に形成されている。このため、ウェル分離領域Ｂにおいては、絶縁膜２４が残存する。ウェル分離領域Ｂ上に形成されているレジストパターン２８では、横方向のサイドエッチングが進行するため、ウェル分離領域Ｂ上に形成されているレジストパターン２８は、倒れやすくなる。特に、本実施の形態１では、ｐ型ウェル２９とチャネル形成領域３０とを同じレジストパターン２８で形成するため、レジストパターンの膜厚は、チャネル形成領域だけを形成するためのレジストパターンに比べて厚くなっている。例えば、チャネル形成領域だけを形成するレジストパターンの膜厚は約１μｍであるのに対し、本実施の形態１で使用するレジストパターン２８の膜厚は２μｍ以上３μｍ以下となっている。このことから、ウェル分離領域Ｂに形成されているレジストパターン２８のアスペクト比（高さ／幅）が大きくなり、倒れやすくなる。レジストパターン２８が倒れると、製造工程の歩留まり低下を招くことになる。
【００９２】
そこで、本実施の形態１では、ウェル分離領域Ｂに形成されている素子分離領域２１間の幅、すなわちウェル分離領域Ｂの幅を広げている。または、素子分離領域２１自体の幅を広げている。これにより、ウェル分離領域Ｂに形成されているレジストパターン２８の幅が広がり、相対的にレジストパターン２８の膜厚（高さ）に対するレジストパターン２８の幅が広がることになり、アスペクト比を改善することができる。このようにして、サイドエッチングが生じても、ウェル分離領域Ｂに形成されているレジストパターン２８が倒れにくくなり、異物の発生を抑制できる。したがって、本実施の形態１のように膜厚の厚いレジストパターン２８を使用しても、半導体装置の製造工程における歩留まり低下を防止できる。
【００９３】
続いて、レジストパターン２８を除去した後、半導体基板２０の主面上にゲート絶縁膜（第１電位障壁膜）３１を形成する。ゲート絶縁膜３１は、例えば酸化シリコン膜からなり、熱酸化法を使用して形成することができる。そして、このゲート絶縁膜３１上に電荷蓄積膜３２を形成する。電荷蓄積膜３２は、例えば窒化シリコン膜よりなり、シランガス（ＳｉＨ４）とアンモニアガス（ＮＨ３）とを化学反応させるＣＶＤ（Chemical Vapor Deposition）法を使用して形成することができる。なお、電荷蓄積膜３２として、窒化シリコン膜を使用したがこれに限らず、例えば酸窒化シリコン膜（ＳｉＯＮ）等の膜中にトラップ準位を含む膜であってもよい。
【００９４】
次に、電荷蓄積膜３２上に絶縁膜（第２電位障壁膜）３３を形成する。絶縁膜２８は、例えば酸化シリコン膜よりなり、シランガスと酸素ガス（Ｏ２）とを化学反応させるＣＶＤ法によって形成することができる。
【００９５】
続いて、絶縁膜２８上にポリシリコン膜を形成する。ポリシリコン膜は、例えば、シランガスを窒素ガス（Ｎ２）中で熱分解させるＣＶＤ法によって形成することができる。ポリシリコン膜の成膜時には、リンなどの導電型不純物が添加される。なお、ポリシリコン膜の成膜が終了してから、イオン注入法を使用してポリシリコン膜に導電型不純物を注入してもよい。
【００９６】
その後、ポリシリコン膜上に、キャップ絶縁膜３５を形成する。キャップ絶縁膜３５は、例えば酸化シリコン膜よりなる。酸化シリコン膜は、例えばＣＶＤ法を使用することによって形成することができる。キャップ絶縁膜３５は、その後の工程で形成するゲート電極３４を保護する機能を有する。
【００９７】
次に、キャップ絶縁膜上にレジスト膜を塗布した後、露光・現像することによりレジスト膜をパターニングする。パターニングは、ゲート電極３４を形成する領域にレジスト膜が残るようにする。そして、パターニングしたレジスト膜をマスクにしたエッチングにより、図１１に示すようなゲート電極３４を形成する。このようにして、メモリセル形成領域Ｍ１〜Ｍ３にゲート電極３４を形成することができる。
【００９８】
続いて、図１２に示すように、半導体基板２０の主面上にレジスト膜を塗布した後、このレジスト膜に対して露光・現像処理を施すことにより、レジストパターン３６を形成する。レジストパターン３６は、メモリセル形成領域Ｍ１〜Ｍ３および高耐圧ＭＩＳＦＥＴ形成領域Ｋを覆い、低耐圧ＭＩＳＦＥＴ形成領域Ｔを露出するようにパターニングされる。そして、レジストパターン３６をマスクにしたイオン注入法により、低耐圧ＭＩＳＦＥＴ形成領域Ｔにｐ型ウェル３７を形成する。ｐ型ウェル３７には、例えばホウ素などのｐ型不純物が導入され、低耐圧ＭＩＳＦＥＴの特性に合わせた不純物濃度になっている。
【００９９】
次に、ｐ型ウェル３７を形成する際に使用したレジストパターン３６をそのまま用いて、チャネル形成領域３８を形成する。チャネル形成領域３８は、レジストパターン３６をマスクにしたイオン注入法により形成され、ｐ型不純物が導入される。
【０１００】
続いて、レジストパターン３６を除去した後、半導体基板２０の主面上にゲート絶縁膜を形成する。ゲート絶縁膜は、例えば酸化シリコン膜より形成され、熱酸化法を使用して形成することができる。その後、低耐圧ＭＩＳＦＥＴ形成領域Ｔに形成されているゲート絶縁膜を除去する。ゲート絶縁膜の除去には、例えばフォトリソグラフィ技術およびエッチング技術を使用して行なうことができる。
【０１０１】
そして、ゲート絶縁膜上および半導体基板２０上にゲート絶縁膜４０を形成する。ゲート絶縁膜４０は、例えば酸化シリコン膜よりなり、例えばＣＶＤ法によって形成することができる。このようにして、図１３に示すように、高耐圧ＭＩＳＦＥＴ形成領域Ｋに相対的に膜厚の厚いゲート絶縁膜３９を形成し、低耐圧ＭＩＳＦＥＴ形成領域Ｔに相対的に膜厚の薄いゲート絶縁膜４０を形成することができる。ゲート絶縁膜３９、４０として、酸化シリコン膜を使用する例を示したが、これに限らず、例えば酸化シリコンより誘電率の高い材料、いわゆるＨｉｇｈ−ｋ膜を使用してもよい。例えば酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、窒化シリコンなどの膜から形成してもよい。
【０１０２】
続いて、半導体基板２０の主面の全面上に導電膜として例えばポリシリコン膜を形成する。ポリシリコン膜は、前述したのと同様に例えばＣＶＤ法を使用して形成することができる。なお、ポリシリコン膜の成膜中または成膜後には、導電性不純物が添加される。この導電性不純物は、ポリシリコン膜の低抵抗化のために導入される。
【０１０３】
次に、図１４に示すように、ポリシリコン膜上にキャップ絶縁膜４２を形成する。キャップ絶縁膜４２は、後の工程で形成されるゲート電極４１、４３を保護する機能を有し、例えば酸化シリコン膜より形成される。酸化シリコン膜の形成方法としては、例えばＣＶＤ法が使用される。
【０１０４】
続いて、キャップ絶縁膜４２上にレジスト膜を塗布した後、露光・現像することによりレジスト膜をパターニングする。パターニングは、ゲート電極４１、４３を形成する領域にレジスト膜が残るようにする。そして、パターニングしたレジスト膜をマスクとしたエッチングを行い、高耐圧ＭＩＳＦＥＴ形成領域Ｋにゲート電極４１を形成し、低耐圧ＭＩＳＦＥＴ形成領域Ｔにゲート電極４３を形成する。このとき、ゲート電極４１のゲート長に比べてゲート電極４３のゲート長が短くなるように加工される。
【０１０５】
ここで、エッチングしてゲート電極４１、４３を形成する際、メモリセル形成領域Ｍ１〜Ｍ３に形成されているゲート電極３４の側壁には、ポリシリコン膜よりなるエッチング残渣が残存する。したがって、このエッチング残渣を除去するため、高耐圧ＭＩＳＦＥＴ形成領域Ｋおよび低耐圧ＭＩＳＦＥＴ形成領域Ｔを覆い、メモリセル形成領域Ｍ１〜Ｍ３を露出するレジストパターンを形成する。そして、このレジストパターンをマスクにしたエッチングにより、ゲート電極３４の側壁に形成されているエッチング残渣を除去する。
【０１０６】
次に、フォトリソグラフィ技術およびイオン注入法を使用して、メモリセル形成領域Ｍ１〜Ｍ３に、低濃度ｎ型不純物拡散領域４５を形成する。低濃度ｎ型不純物拡散領域４５は、半導体基板２０内にリンや砒素などのｎ型不純物を導入し、その後導入したｎ型不純物の活性化のための熱処理を行なうことで形成することができる。同様にして、高耐圧ＭＩＳＦＥＴ形成領域Ｋに低濃度ｎ型不純物拡散領域４６を形成し、低耐圧ＭＩＳＦＥＴ形成領域Ｔに低濃度ｎ型不純物拡散領域４７を形成する。
【０１０７】
続いて、図１５に示すように、半導体基板２０上に酸化シリコン膜、窒化シリコン膜および酸化シリコン膜よりなる積層膜を形成した後、低耐圧ＭＩＳＦＥＴ形成領域Ｔだけを露出するレジストパターンを形成する。そして、このレジストパターンをマスクして、低耐圧ＭＩＳＦＥＴ形成領域Ｔに形成されている積層膜を異方性エッチングする。その後、レジストパターンを除去した後、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜よりなる積層膜を異方性エッチングすることにより、サイドウォール４８、４９を形成する。これらの工程により、メモリセル形成領域Ｍ１〜Ｍ３に形成されているゲート電極３４の側壁および高耐圧ＭＩＳＦＥＴ形成領域Ｋに形成されているゲート電極４１の側壁に相対的に幅の広いサイドウォール４８を形成することができる。一方、低耐圧ＭＩＳＦＥＴ形成領域Ｔに形成されているゲート電極４３の側壁には相対的に幅の狭いサイドウォール４９を形成することができる。
【０１０８】
次に、フォトリソグラフィ技術およびイオン注入法を使用して、メモリセル形成領域Ｍ１〜Ｍ３に、高濃度ｎ型不純物拡散領域５０を形成する。高濃度ｎ型不純物拡散領域５０は、半導体基板２０内にリンや砒素などのｎ型不純物を導入し、その後導入したｎ型不純物の活性化のための熱処理を行なうことで形成することができる。同様にして、高耐圧ＭＩＳＦＥＴ形成領域Ｋに高濃度ｎ型不純物拡散領域５１を形成し、低耐圧ＭＩＳＦＥＴ形成領域Ｔに高濃度ｎ型不純物拡散領域５２を形成する。これら高濃度ｎ型不純物拡散領域５０〜５２には、それぞれ低濃度ｎ型不純物拡散領域４５〜４７に比べて高濃度にｎ型不純物が導入されている。また、ウェル給電領域Ａにｐ型半導体領域５３を形成する。
【０１０９】
以上のようにしてメモリセル形成領域Ｍ１〜Ｍ３にＭＯＮＯＳ型トランジスタＱ１〜Ｑ３を形成することができる。同様に、高耐圧ＭＩＳＦＥＴ形成領域Ｋに高耐圧ＭＩＳＦＥＴＱ４を形成し、低耐圧ＭＩＳＦＥＴ形成領域Ｔに低耐圧ＭＩＳＦＥＴＱ５を形成することができる。
【０１１０】
次に、配線工程について説明する。図３に示すように、半導体基板２０の主面上に窒化シリコン膜５４を形成する。窒化シリコン膜５４は、例えばＣＶＤ法によって形成することができる。そして、窒化シリコン膜５４上に酸化シリコン膜５５を形成する。この酸化シリコン膜５５も例えばＣＶＤ法を使用して形成することができる。その後、酸化シリコン膜５５の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化する。
【０１１１】
次に、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜５５にコンタクトホール５６を形成する。続いて、コンタクトホール５６の底面および内壁を含む酸化シリコン膜５５上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１１２】
続いて、コンタクトホール５６を埋め込むように、半導体基板２０の主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜５５上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、プラグ５７を形成することができる。
【０１１３】
次に、酸化シリコン膜５５およびプラグ５７上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線５８を形成する。さらに、配線５８の上層に配線を形成するが、ここでの説明は省略する。
【０１１４】
このようにして、本実施の形態１における半導体装置を形成することができる。
【０１１５】
（実施の形態２）
前記実施の形態１では、高耐圧ＭＩＳＦＥＴ形成領域のｐ型ウェル２６を先に形成し、その後、メモリセル形成領域Ｍ１〜Ｍ３のｐ型ウェル２９を形成する例について説明した。本実施の形態２では、メモリセル形成領域Ｍ１〜Ｍ３のｐ型ウェル２９を先に形成し、その後、高耐圧ＭＩＳＦＥＴ形成領域のｐ型ウェル２６を形成する例について説明する。
【０１１６】
本実施の形態２における半導体装置の製造方法について図面を参照しながら説明する。
【０１１７】
図５〜図７までは前記実施の形態１と同様である。続いて、図１６に示すように、半導体基板２０上に絶縁膜２４を形成し、この絶縁膜２４上にレジスト膜を塗布する。そして、このレジスト膜に対して露光・現像処理を施すことにより、レジストパターン２８を形成する。レジストパターン２８は、高耐圧ＭＩＳＦＥＴ形成領域Ｋおよび低耐圧ＭＩＳＦＥＴ形成領域Ｔを覆い、メモリセル形成領域Ｍ１〜Ｍ３を露出するようにパターニングされる。なお、ウェル分離領域Ｂも覆われている。
【０１１８】
続いて、レジストパターン２８をマスクにしたイオン注入法により、メモリセル形成領域Ｍ１〜Ｍ３にｐ型ウェル２９を形成する。ｐ型ウェル２９には、例えばホウ素などのｐ型不純物が導入される。そして、ｐ型ウェル２９の形成に使用したレジストパターン２８をそのまま用いて、チャネル形成領域３０を形成する。チャネル形成領域３０には、例えばリンや砒素などのｎ型不純物が導入される。
【０１１９】
次に、レジストパターン２８を除去した後、絶縁膜２４上に新たなレジスト膜を塗布する。そして、このレジスト膜に対して露光・現像処理を施すことにより、レジストパターン２５を形成する。レジストパターン２５は、メモリセル形成領域Ｍ１〜Ｍ３および低耐圧ＭＩＳＦＥＴ形成領域Ｔを覆い、高耐圧ＭＩＳＦＥＴ形成領域Ｋを露出するようにパターニングされる。
【０１２０】
続いて、レジストパターン２５をマスクにしたイオン注入法により、高耐圧ＭＩＳＦＥＴ形成領域Ｋにｐ型ウェル２６を形成する。ｐ型ウェル２６には、例えばホウ素などのｐ型不純物が導入される。そして、ｐ型ウェル２６の形成に使用したレジストパターン２５をそのまま用いて、チャネル形成領域２７を形成する。チャネル形成領域２７には、例えばホウ素などのｐ型不純物が導入される。
【０１２１】
その後、図１８に示すように、レジストパターン２５をマスクにしたエッチングにより、高耐圧ＭＩＳＦＥＴ形成領域Ｋに形成されている絶縁膜２４を除去する。そして、レジストパターン２５を除去する。その後は、高耐圧ＭＩＳＦＥＴおよび低耐圧ＭＩＳＦＥＴのゲート電極を先に形成し、ＭＯＮＯＳ型トランジスタのゲート電極を形成する。以下の工程は、前記実施の形態１と同様であるため省略する。このようにして、本実施の形態２における半導体装置を製造することができる。
【０１２２】
本実施の形態２によれば前記実施の形態１と同様に、ｐ型ウェル２６、２９を別々に形成することにより、ＭＯＮＯＳ型トランジスタおよび高耐圧ＭＩＳＦＥＴの性能を向上させることができるとともに、ｐ型ウェル２６、２９とチャネル形成領域２７、３０をそれぞれ同じマスクで形成することにより、マスクの低減が達成でき、製造コストの低減を図ることができる。
【０１２３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１２４】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１２５】
【図１】本発明の実施の形態１において、チップに形成されたそれぞれの素子のレイアウト構成を示した上面図である。
【図２】図１に示したＥＥＰＲＯＭの内部構成の一例を示すブロック図である。
【図３】実施の形態１における半導体装置の断面を示す断面図である。
【図４】図１に示すＥＥＰＲＯＭのメモリアレイ構造と動作条件（１セル／１トランジスタ）の一例を示す説明図である。
【図５】実施の形態１における半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】本発明の実施の形態２における半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【符号の説明】
【０１２６】
１ 半導体チップ
２ ＣＰＵ
３ ＲＯＭ
４ ＲＡＭ
５ ＥＥＰＲＯＭ
６ アナログ回路
７ａ〜７ｇ 静電保護回路
１０ メモリアレイ
１１ 直接周辺回路部
１２ 間接周辺回路部
２０ 半導体基板
２１ 素子分離領域
２２ ｎ型半導体領域
２３ ウェル分離領域
２４ 絶縁膜
２５ レジストパターン
２６ ｐ型ウェル
２７ チャネル形成領域
２８ レジストパターン
２９ ｐ型ウェル
３０ チャネル形成領域
３１ ゲート絶縁膜
３２ 電荷蓄積膜
３３ 絶縁膜
３４ ゲート電極
３５ キャップ絶縁膜
３６ レジストパターン
３７ ｐ型ウェル
３８ チャネル形成領域
３９ ゲート絶縁膜
４０ ゲート絶縁膜
４１ ゲート電極
４２ キャップ絶縁膜
４３ ゲート電極
４５ 低濃度ｎ型不純物拡散領域
４６ 低濃度ｎ型不純物拡散領域
４７ 低濃度ｎ型不純物拡散領域
４８ サイドウォール
４９ サイドウォール
５０ 高濃度ｎ型不純物拡散領域
５１ 高濃度ｎ型不純物拡散領域
５２ 高濃度ｎ型不純物拡散領域
５３ ｐ型半導体領域
５４ 窒化シリコン膜
５５ 酸化シリコン膜
５６ コンタクトホール
５７ プラグ
５８ 配線
Ａ ウェル給電領域
Ｂ ウェル分離領域
Ｋ 高耐圧ＭＩＳＦＥＴ形成領域
Ｍ１〜Ｍ３ メモリセル形成領域
Ｔ 低耐圧ＭＩＳＦＥＴ形成領域
Ｑ１〜Ｑ３ ＭＯＮＯＳ型トランジスタ
Ｑ４ 高耐圧ＭＩＳＦＥＴ
Ｑ５ 低耐圧ＭＩＳＦＥＴ
ＣＴ１〜８ セルトランジスタ
ＤＬ１〜４ データ線
ＳＬ１〜４ ソース線
ＷＥ１〜２ ウェル
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、不揮発性メモリセルおよびその周辺回路を含む半導体装置およびその製造技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００３−３７２５０号公報（特許文献１）には、安定した高性能の周辺回路トランジスタを得ることができる半導体メモリの製造方法が開示されている。具体的には、不揮発性メモリトランジスタからなるセルアレイと周辺回路とが集積される半導体メモリの製造方法が開示されている。この特許文献１には、シリコン基板のセルアレイ領域に犠牲酸化膜を介してイオン注入を行なうことにより、セルアレイ領域にｐ型ウェルを形成し、周辺回路の高電圧系トランジスタ形成領域にも犠牲酸化膜を介してイオン注入を行なうことにより、高電圧系トランジスタ用のｐ型ウェルおよびｎ型ウェルを形成する。このとき、セルアレイ領域に形成されるｐ型ウェルと高電圧系トランジスタ領域に形成されるｐ型ウェルとは同時に形成するとしている。
【０００３】
その後、シリコン基板に、不揮発性メモリトランジスタ用のトンネル絶縁膜を形成し、このトンネル絶縁膜をセルアレイ領域に残して除去する。そして、周辺回路領域に高電圧系トランジスタ用のゲート絶縁膜を形成する。このゲート絶縁膜を介してイオン注入を行ない、低電圧系トランジスタ用にｐ型ウェルおよびｎ型ウェルを形成する。その後、低電圧トランジスタ用のゲート絶縁膜を形成するとしている。
【特許文献１】特開２００３−３７２５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
電気的に書き換え可能な不揮発性半導体記憶装置（半導体装置）は、オンボードでプログラムの書き換えができることから、製品の開発期間の短縮、開発効率の向上が可能になるほか、少量多品種製品への対応、仕向け先別チューニングなどの用途に応用が広がっている。特に近年では、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）内蔵マイコンへのニーズが大きい。
【０００５】
これまで、電気的に書き換え可能な不揮発性半導体記憶装置としては、ポリシリコン膜を電荷蓄積膜としたＥＥＰＲＯＭが主に使用されていた。
【０００６】
しかし、ポリシリコン膜を電荷蓄積膜としたＥＥＰＲＯＭでは、ポリシリコン膜を取り囲む酸化膜のどこか一部にでも欠陥があると、電荷蓄積膜が導体であるため、異常リークにより電荷蓄積膜に貯えられた電子がすべて抜け出てしまう問題点を持っている。特に今後微細化が進み集積度が向上してくると、この問題がより顕著になってくると考えられる。
【０００７】
そこで、電荷蓄積膜としてポリシリコン膜ではなく窒化シリコン膜（Ｓｉ３Ｎ４）を電荷蓄積膜とするＭＮＯＳ（Metal Nitride Oxide Semiconductor）構造およびＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造が提案されている。この構造の場合、電子は、絶縁体である窒化シリコン膜の離散的なトラップ準位中に蓄積されるため、電荷蓄積膜のどこか一部に欠陥が生じて異常リークが起きても、電荷蓄積膜に蓄積された電子がすべて抜け出てしまうことがない。このため、データ保持の信頼度を向上させることができる。
【０００８】
上述したような不揮発性半導体記憶装置には、ＭＯＮＯＳ構造をしたメモリセルを２次元状に複数配置したメモリセルアレイとこのメモリセルアレイを駆動する周辺回路が形成されている。周辺回路には、相対的に耐圧の高い高耐圧ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が含まれており、高耐圧ＭＩＳＦＥＴは、メモリセルの駆動回路（デコーダ）や昇圧回路などに使用されている。これらメモリセル、高耐圧ＭＩＳＦＥＴおよび低耐圧ＭＩＳＦＥＴは同一の半導体基板に形成されるが、メモリセルおよび高耐圧ＭＩＳＦＥＴに印加される電圧が似ていることから、本発明者らが検討した技術ではメモリセルおよび高耐圧ＭＩＳＦＥＴのウェルは同一工程で一度に形成されている。以下に、本発明者らが検討した技術におけるメモリセルおよび高耐圧ＭＩＳＦＥＴのウェル形成技術について説明する。
【０００９】
まず、半導体基板上に例えばＳＴＩ法（Shallow Trench Isolation）などを用いて素子分離領域を形成する。そして、フォトリソグラフィ技術およびイオン注入法を用いてウェル分離層を形成する。その後、半導体基板の表面に酸化シリコン膜を形成し、この酸化シリコン膜上にウェル形成用レジストパターンを形成する。このウェル形成用レジストパターンは、メモリセル形成領域および高耐圧ＭＩＳＦＥＴ形成領域を露出し、それ以外の領域を覆うようにパターニングされている。
【００１０】
次に、このウェル形成用レジストパターンをマスクにしたイオン注入により、メモリセル形成領域および高耐圧ＭＩＳＦＥＴ形成領域に同じｐ型ウェルを同時に形成する。続いて、ウェル形成用レジストパターンを除去した後、高耐圧ＭＩＳＦＥＴのチャネル形成領域を形成するための第１チャネル形成領域用レジストパターンを形成する。この第１チャネル形成領域用レジストパターンは、高耐圧ＭＩＳＦＥＴ形成領域だけを露出し、その他の領域を覆っている。そして、この第１チャネル形成領域用レジストパターンをマスクにしたイオン注入により、高耐圧ＭＩＳＦＥＴのチャネル形成領域を形成する。
【００１１】
次に、第１チャネル形成領域用レジストパターンを除去した後、半導体基板上にメモリセルのチャネル形成領域を形成するための第２チャネル形成領域用レジストパターンを形成する。この第２チャネル形成領域用レジストパターンは、メモリセル形成領域だけを露出し、その他の領域を覆っている。そして、第２チャネル形成領域用レジストパターンをマスクにしたイオン注入により、メモリセルのチャネル形成領域を形成する。
【００１２】
このように、メモリセルと高耐圧ＭＩＳＦＥＴのウェルとチャネル形成領域を形成するために、３種類の異なるレジストパターンが必要となっている。しかし、半導体装置のコスト低減を図るため、レジストパターンの枚数の削減が求められている。さらに、本発明者らが検討した技術では、メモリセルと高耐圧ＭＩＳＦＥＴのウェルを同一工程で形成している。つまり、メモリセルのウェルと高耐圧ＭＩＳＦＥＴのウェルとは同じものであった。このため、メモリセルあるいは高耐圧ＭＩＳＦＥＴの特性にあった最適なウェルを個々に形成することができないという問題点がある。
【００１３】
本発明の目的は、半導体装置のコスト低減を図ることができる技術を提供することにある。また、本発明の他の目的は、メモリセルと高耐圧ＭＩＳＦＥＴのそれぞれの特性に合うウェルを形成することができる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明による半導体装置の製造方法は、半導体基板の第１領域に形成されたメモリセルと前記半導体基板の第２領域に形成された相対的に耐圧の高い高耐圧ＭＩＳＦＥＴおよび前記半導体基板の第３領域に形成された相対的に耐圧の低い低耐圧ＭＩＳＦＥＴとを有する半導体装置の製造方法に関するものである。そして、（ａ）前記メモリセルの第１ウェルを形成する工程と、（ｂ）前記高耐圧ＭＩＳＦＥＴの第２ウェルを形成する工程とを備え、前記（ａ）工程と前記（ｂ）工程は別工程で実施されることを特徴とする。
【００１７】
また、本発明による半導体装置の製造方法は、（ａ）半導体基板上にレジストパターンを形成する工程と、（ｂ）前記レジストパターンをマスクとしたイオン注入により、前記半導体基板内にウェルを形成する工程と備える。そして、（ｃ）前記ウェルを形成する際に使用した前記レジストパターンをマスクとしたイオン注入により、チャネル形成領域を形成する工程とを備える。
【００１８】
また、本発明による半導体装置の製造方法は、半導体基板の第１領域に形成されたメモリセルと前記半導体基板の第２領域に形成された相対的に耐圧の高い高耐圧ＭＩＳＦＥＴおよび前記半導体基板の第３領域に形成された相対的に耐圧の低い低耐圧ＭＩＳＦＥＴとを有する半導体装置の製造方法に関する。そして、（ａ）前記半導体基板上に絶縁膜を形成する工程と、（ｂ）前記絶縁膜上にメモリセル形成領域および低耐圧ＭＩＳＦＥＴ形成領域を覆い、高耐圧ＭＩＳＦＥＴ形成領域を露出する第１レジストパターンを形成する工程とを備える。さらに、（ｃ）前記第１レジストパターンをマスクにしたイオン注入により、前記半導体基板内に前記高耐圧ＭＩＳＦＥＴの第２ウェルを形成する工程と、（ｄ）前記第２ウェルの形成に用いた前記第１レジストパターンをマスクにしたイオン注入により、前記半導体基板内に前記高耐圧ＭＩＳＦＥＴのチャネル形成領域を形成する工程とを備える。そして、（ｅ）前記第１レジストパターンを除去する工程と、（ｆ）前記半導体基板上に前記メモリセル形成領域を露出し、前記低耐圧ＭＩＳＦＥＴ形成領域および前記高耐圧ＭＩＳＦＥＴ形成領域を覆う第２レジストパターンを形成する工程とを備える。さらに、（ｇ）前記第２レジストパターンをマスクにしたイオン注入により、前記半導体基板内に前記メモリセルの第１ウェルを形成する工程を備える。そして、（ｈ）前記第１ウェルの形成に用いた前記第２レジストパターンをマスクにしたイオン注入により、前記半導体基板内に前記メモリセルのチャネル形成領域を形成する工程と、（ｉ）前記第２レジストパターンを除去する工程とを備えるものである。
【００１９】
本発明による半導体装置は、半導体基板の第１領域に形成されたメモリセルと前記半導体基板の第２領域に形成された高耐圧ＭＩＳＦＥＴおよび前記半導体基板の第３領域に形成された低耐圧ＭＩＳＦＥＴを有する半導体装置に関する。そして、（ａ）前記メモリセルの第１ウェルと、（ｂ）前記高耐圧ＭＩＳＦＥＴの第２ウェルとを備え、前記第１ウェルの不純物濃度と前記第２ウェルの不純物濃度が異なるものである。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２１】
メモリセルのウェルおよびチャネル形成領域と高耐圧ＭＩＳＦＥＴのウェルおよびチャネル形成領域を２種類の異なるレジストパターンで形成することができるので、半導体装置の製造コストの低減を図ることができる。また、メモリセルのウェルと高耐圧ＭＩＳＦＥＴのウェルとを別々に形成しているので、メモリセルおよび高耐圧ＭＩＳＦＥＴのそれぞれの特性に合ったウェルを形成することができる。このため、半導体装置の性能を向上させることができる。
【発明を実施するための最良の形態】
【００２２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２５】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２６】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２８】
（実施の形態１）
本実施の形態１は、相対的に低い電圧で駆動する低耐圧ＭＩＳＦＥＴ（Metal Insulator Semiconductor）と、高電圧駆動を可能とするために相対的に高い電圧で駆動する高耐圧ＭＩＳＦＥＴ有する半導体装置であって、書き換え可能な不揮発性メモリセルを含む半導体装置およびその製造方法に本発明を適用したものである。ＭＩＳＦＥＴにおいて、耐圧とは、ＭＩＳＦＥＴを構成するソース領域と半導体基板（ウェル）やドレイン領域と半導体基板（ウェル）との境界に生じるｐｎ接合耐圧や、ゲート絶縁膜の絶縁耐圧をいい、本実施の形態１では、相対的に耐圧の高い高耐圧ＭＩＳＦＥＴと相対的に耐圧の低い低耐圧ＭＩＳＦＥＴが半導体基板に形成されている。
【００２９】
図１から図３を参照して実施の形態における半導体装置の構成について説明する。
【００３０】
図１は、チップ（半導体基板）１に形成されたそれぞれの素子のレイアウト構成を示した上面図である。図１において、チップ１は、ＣＰＵ（Central Processing Unit）２、ＲＯＭ（Read Only Memory）３、ＲＡＭ（Random Access Memory）４、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）５、アナログ回路６、静電保護回路７ａ〜７ｇを有している。
【００３１】
ＣＰＵ（回路）２は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ２は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものであり、処理の高速性が要求される。したがって、ＣＰＵ２を構成しているＭＩＳＦＥＴには、チップ１に形成されている素子の中で、相対的に大きな電流駆動力が必要とされる。すなわち低耐圧ＭＩＳＦＥＴで形成される。
【００３２】
ＲＯＭ（回路）３は、記憶情報が固定され変更できないメモリで、読み出し専用メモリと呼ばれる。ＲＯＭ３の構成には、ＭＩＳＦＥＴを直列接続したＮＡＮＤ型と、ＭＩＳＦＥＴを並列接続したＮＯＲ型がある。ＮＡＮＤ型は、集積密度重視であるのに対し、ＮＯＲ型は、動作速度重視の目的で使用されることが多い。このＲＯＭ３も動作の高速性が要求されるため、ＲＯＭ３を構成しているＭＩＳＦＥＴには、相対的に大きな電流駆動力が必要とされる。すなわち低耐圧ＭＩＳＦＥＴで形成される。
【００３３】
ＲＡＭ（回路）４は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic RAM）とスタティック回路を用いたＳＲＡＭ（Static RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。これらＲＡＭ３も動作の高速性が要求されるため、ＲＡＭ３を構成しているＭＩＳＦＥＴには、相対的に大きな電流駆動力が必要とされている。すなわち低耐圧ＭＩＳＦＥＴで形成される。
【００３４】
ＥＥＰＲＯＭ５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタやＭＮＯＳ（Metal Nitride Oxide Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭ５の書き込み動作には、例えばホットエレクトロン注入またはファウラーノルドハイム型トンネル現象を利用し、消去動作には、ファウラーノルドハイム型トンネル現象またはホットホール注入を利用する。なお、ホットエレクトロン注入と、ホットホール注入とを逆にしてもよいのは勿論である。
【００３５】
ＥＥＰＲＯＭ５の書き込み動作時などには、記憶用のＭＯＮＯＳ型トランジスタに高い電位差（１２Ｖ程度）が生じるため、記憶用のＭＯＮＯＳ型トランジスタとして、相対的に高耐圧のトランジスタが必要とされる。
【００３６】
アナログ回路６は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。これらアナログ回路６は、チップ１に形成された素子の中で、相対的に高耐圧の高耐圧ＭＩＳＦＥＴが使用される。
【００３７】
静電保護回路７ａ〜７ｇは、素子や絶縁膜などが帯電電荷の放電により生じた電圧や発熱で、内部回路が破壊されることを防止するために外部端子に設けられた回路である。帯電電荷としては、例えば人体、物体などに蓄積された静電気によるものがある。なお、静電保護回路７ａ、７ｃは、入出力端子に設けられ、静電保護回路７ｂは、モニタ端子に設けられている。また、静電保護回路７ｄは、Ｖｓｓ端子に設けられ、静電保護回路７ｅは、ＣＬＫ（クロック）端子に設けられている。さらに静電保護回路７ｆは、ＲＳＴ（リセット）端子に設けられ、静電保護回路７ｇは、Ｖｃｃ端子に設けられている。これら静電保護回路７ａ、７ｃ〜７ｇには、高電圧が印加されるため、チップ１に形成された素子の中で、相対的に高耐圧の高耐圧ＭＩＳＦＥＴが使用される。
【００３８】
次に、図１に示したＥＥＰＲＯＭ５の内部構成の一例を図２に示す。図２において、ＥＥＰＲＯＭ５は、メモリアレイ１０とメモリアレイを駆動するための駆動回路としてメモリアレイ１０の直接周辺回路部１１および間接周辺回路部１２を有している。
【００３９】
メモリアレイ１０は、ＥＥＰＲＯＭ５の記憶部にあたり、メモリセルが縦と横の２次元上に多数配置されている。メモリセルは、１ビットの単位情報を記憶するための回路であり、記憶部であるＭＯＮＯＳ型トランジスタより構成されている。
【００４０】
駆動回路は、メモリアレイ１０を駆動するための回路であり、直接周辺回路部１１としては、例えば電源電圧から数倍の電圧を生成する昇圧回路、昇圧用クロック発生回路、電圧クランプ回路、行や列を選択するカラムデコーダやロウデコーダ、カラムラッチ回路およびＷＥＬＬ制御回路などを有している。これら直接周辺回路部１１を構成するＭＩＳＦＥＴは、チップ１に形成されている素子の中で、相対的に高耐圧を必要とする高耐圧ＭＩＳＦＥＴより形成されている。
【００４１】
また、間接周辺回路部１２としてはメモリアレイの書き換え制御回路として形成されており、設定回路、通常用書き換えクロック生成回路、高速用書き換えクロック生成回路および書き換えタイミング制御回路等を有する回路からなる。これら間接周辺回路部１２を構成するＭＩＳＦＥＴは、チップ１に形成されている素子の中で、相対的に低い電圧で駆動し、高速動作が可能な低耐圧ＭＩＳＦＥＴより形成されている。
【００４２】
続いて、図３にチップ１上に形成されたＭＯＮＯＳ型トランジスタＱ１〜Ｑ３、高耐圧ＭＩＳＦＥＴＱ４および低耐圧ＭＩＳＦＥＴＱ５の断面図を示す。図３において、メモリセル形成領域Ｍ１〜Ｍ３は、ＥＥＰＲＯＭ（書き換え可能な不揮発性メモリ）５内の複数のメモリセル形成領域を示しており、ＭＯＮＯＳ型トランジスタＱ１〜Ｑ３が形成されている。高耐圧ＭＩＳＦＥＴ形成領域Ｋは、高耐圧ＭＩＳＦＥＴＱ４が形成されている領域を示しており、例えばアナログ回路６の形成領域、ＥＥＰＲＯＭ５内の駆動回路（デコーダなど）が形成されている領域などが考えられる。この高耐圧ＭＩＳＦＥＴＱ４は、例えば、５Ｖ程度の電源電圧で動作する。また、低耐圧ＭＩＳＦＥＴ形成領域Ｔは、高速動作を可能とするために大きな電流駆動力を必要とする低耐圧ＭＩＳＦＥＴＱ５が形成されている領域を示している。このような低耐圧ＭＩＳＦＥＴＱ５が形成される領域としては、例えばＣＰＵ２やＲＡＭ４の形成領域などが考えられる。この低耐圧ＭＩＳＦＥＴは、例えば、１．５Ｖ程度の電源電圧で動作する。
【００４３】
チップ１にある半導体基板２０には、素子を分離する素子分離領域２１が形成されており、素子分離領域２１によって分離された活性領域が、それぞれメモリセル形成領域Ｍ１〜Ｍ３、高耐圧ＭＩＳＦＥＴ形成領域Ｋおよび低耐圧ＭＩＳＦＥＴ形成領域Ｔとなっている。
【００４４】
図３において、半導体基板２０のメモリセル形成領域Ｍ１〜Ｍ３には、ウェル分離層に用いるｎ型半導体領域２２が形成されている。そして、このｎ型半導体領域２２上にｐ型ウェル（第１ウェル）２９が形成されている。メモリセル形成領域Ｍ１〜Ｍ３には、同じｐ型ウェル２９が形成されているが、メモリセル形成領域Ｍ１〜Ｍ３のうち一番右側のメモリセル形成領域Ｍ３と他の２つのメモリセル形成領域Ｍ１、Ｍ２とは、例えばｎ型半導体領域よりなるウェル分離層（ウェル分離領域Ｂ）２３によって分離されている。すなわち、本実施の形態１では、複数のメモリセル形成領域Ｍ１〜Ｍ３を含むメモリアレイにおいて、例えば、１バイト単位毎にｐ型ウェル２９がウェル分離層２３によって分離されている。ただし、ウェル分離層２３で分離されたｐ型ウェル２９は同じものである。つまり、複数のメモリセル形成領域Ｍ１〜Ｍ３に形成されているｐ型ウェル２９は同じ不純物濃度で形成されている。
【００４５】
３つのメモリセル形成領域Ｍ１〜Ｍ３のうち、一番左側のメモリセル形成領域Ｍ１と中央のメモリセル形成領域Ｍ２は、共通のｐ型ウェル２９で形成されており、これらのメモリセル形成領域Ｍ１、Ｍ２の間には、ｐ型ウェル２９に給電するウェル給電領域Ａが形成されている。ウェル給電領域Ａには、ｐ型半導体領域５３が形成されている。
【００４６】
次に、半導体基板２０の高耐圧ＭＩＳＦＥＴ形成領域Ｋには、ウェル分離層に用いるｎ型半導体領域２２が形成されており、このｎ型半導体領域２２上にｐ型ウェル（第２ウェル）２６が形成されている。このｐ型ウェル２６は、メモリセル形成領域Ｍ１〜Ｍ３に形成されているｐ型ウェル２９とは異なるものである。すなわち、高耐圧ＭＩＳＦＥＴ形成領域Ｋに形成されているｐ型ウェル２６の不純物濃度は、メモリセル形成領域Ｍ１〜Ｍ３に形成されているｐ型ウェル２９の不純物濃度と異なる。この点が本発明の特徴の１つである。これにより、ＭＯＮＯＳ型トランジスタＱ１〜Ｑ３のｐ型ウェル２９と高耐圧ＭＩＳＦＥＴＱ４のｐ型ウェル２６とを個々に最適な不純物濃度で形成することができる。したがって、それぞれのトランジスタの性能を充分に引き出す最適な不純物濃度のウェルを形成することができる。
【００４７】
従来、ＭＯＮＯＳ型トランジスタＱ１〜Ｑ３におけるｐ型ウェル２９と高耐圧ＭＩＳＦＥＴＱ４におけるｐ型ウェル２６とは印加される電圧が似ていることから、同一工程で形成され、同一の不純物濃度を有していた。しかし、ＭＯＮＯＳ型トランジスタＱ１〜Ｑ３のｐ型ウェル２９と高耐圧ＭＩＳＦＥＴＱ４のｐ型ウェル２６とを同一の不純物濃度で形成すると、個々のトランジスタの更なる高性能化を実現することができない問題点がある。そこで、本実施の形態１では、ＭＯＮＯＳ型トランジスタＱ１〜Ｑ３のｐ型ウェル２９と高耐圧ＭＩＳＦＥＴＱ４のｐ型ウェル２６とを異なる不純物濃度で形成している。これにより、それぞれのトランジスタの更なる高性能化を実現することができる。具体的に、ｐ型ウェル２９の不純物濃度をｐ型ウェル２６の不純物濃度よりも大きくすることにより、それぞれのトランジスタの更なる高性能化を達成できる。つまり、ＭＯＮＯＳ型トランジスタＱ１〜Ｑ３のしきい値電圧を最適化するためには、ＭＯＮＯＳ型トランジスタＱ１〜Ｑ３のｐ型ウェル２９の不純物濃度を高耐圧ＭＩＳＦＥＴＱ４のｐ型ウェル２６に比べて高くする必要がある。また、メモリセル間のリーク電流を低減させる必要から、メモリセル間を分離する素子分離領域２１直下のｐ型ウェル２９の不純物濃度を高くする必要がある。このような理由から、ＭＯＮＯＳ型トランジスタＱ１〜Ｑ３におけるｐ型ウェル２９の不純物濃度を高耐圧ＭＩＳＦＥＴＱ４におけるｐ型ウェル２６の不純物濃度より大きくすることで、ＭＯＮＯＳ型トランジスタＱ１〜Ｑ３の高性能化を図っている。
【００４８】
さらに、後述するように、ｐ型ウェル２９とｐ型ウェル２６を共通化して形成する場合に比べて、ｐ型ウェル２９とｐ型ウェル２６とを別工程で形成する本実施の形態１では、製造工程で使用するマスクを低減することができるので、半導体装置の製造コストを低減することができる。
【００４９】
次に、半導体基板２０の低耐圧ＭＩＳＦＥＴ形成領域Ｔには、ウェル分離層に用いるｎ型半導体領域２２が形成されており、このｎ型半導体領域２２上にｐ型ウェル（第３ウェル）３７が形成されている。このｐ型ウェル３７は、メモリセル形成領域Ｍ１〜Ｍ３に形成されているｐ型ウェル２９および高耐圧ＭＩＳＦＥＴ形成領域Ｋに形成されているｐ型ウェル２６とは異なる不純物濃度で形成されている。これは、低耐圧ＭＩＳＦＥＴＱ５に印加される電圧などが、ＭＯＮＯＳ型トランジスタＱ１〜Ｑ３および高耐圧ＭＩＳＦＥＴＱ４に印加される電圧と相違するからである。
【００５０】
続いて、図３に示すＭＯＮＯＳ型トランジスタＱ１〜Ｑ３の構成について説明する。
【００５１】
まず、メモリセル形成領域Ｍ１〜Ｍ３内に形成されたＭＯＮＯＳ型トランジスタＱ１〜Ｑ３は、以下に示す構成をしている。すなわち、半導体基板２０内に形成されたｐ型ウェル２９上にゲート絶縁膜（第１電位障壁膜）３１が形成されており、このゲート絶縁膜３１上に電荷蓄積膜３２が形成されている。そして、この電荷蓄積膜３２上に絶縁膜（第２電位障壁膜）３３が形成され、絶縁膜３３上に導電膜からなるゲート電極３４が形成されている。ゲート電極３４は、例えばポリシリコン膜から構成されており、ゲート電極３４の両側の側壁にはＬＤＤ（Lightly Doped Drain）構造を形成するため、例えば絶縁膜からなるサイドウォール４８が形成されている。
【００５２】
サイドウォール４８下の半導体基板２０内には、半導体領域として、低濃度ｎ型不純物拡散領域４５および高濃度ｎ型不純物拡散領域５０が形成されている。また、ゲート絶縁膜３１の直下のｐ型ウェル２９内には、ｎ型半導体領域よりなるチャネル形成領域３０が形成されている。
【００５３】
上記のように構成されたＭＯＮＯＳ型トランジスタＱ１〜Ｑ３において、ゲート絶縁膜３１は、例えば酸化シリコン膜より形成されており、トンネル絶縁膜としての機能も有する。例えば、このＭＯＮＯＳ型トランジスタＱ１〜Ｑ３は、半導体基板２０からゲート絶縁膜３１を介して電荷蓄積膜３２に電子を注入したり、電荷蓄積膜３２に蓄積した電子を半導体基板２０へ放出したりしてデータの記憶や消去を行なうため、ゲート絶縁膜３１は、トンネル絶縁膜として機能する。
【００５４】
電荷蓄積膜３２は、データ記憶に寄与する電荷を蓄積するために設けられた膜であり、例えば窒化シリコン膜より形成されている。
【００５５】
従来、電荷蓄積膜３２としてポリシリコン膜が主に使用されてきたが、電荷蓄積膜３２としてポリシリコン膜を使用した場合、電荷蓄積膜３２を取り囲む酸化膜のどこか一部に欠陥があると、電荷蓄積膜３２が導体であるため、異常リークにより電荷蓄積膜３２に蓄積された電荷がすべて抜けてしまうことが起こりうる。
【００５６】
そこで、上述したように電荷蓄積膜３２として、絶縁体である窒化シリコン膜が使用されてきている。この場合、データ記憶に寄与する電荷は、窒化シリコン膜中に存在する離散的なトラップ準位（捕獲準位）に蓄積される。したがって、電荷蓄積膜３２を取り巻く酸化膜中の一部に欠陥が生じても、電荷は電荷蓄積膜３２の離散的なトラップ準位に蓄積されているため、すべての電荷が電荷蓄積膜３２から抜け出てしまうことがない。このため、データ保持の信頼性向上を図ることができる。
【００５７】
このような理由から、電荷蓄積膜３２として、窒化シリコン膜に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持の信頼性向上を図ることができる。
【００５８】
サイドウォール４８は、ＭＯＮＯＳ型トランジスタＱ１〜Ｑ３の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造にするために形成されたものである。すなわち、ＭＯＮＯＳ型トランジスタＱ１〜Ｑ３のソース領域およびドレイン領域は、低濃度ｎ型不純物拡散領域４５および高濃度ｎ型不純物拡散領域５０より形成されている。このとき、サイドウォール４８下のソース領域およびドレイン領域を低濃度ｎ型不純物拡散領域４５とすることで、ゲート電極３４端部下における電界集中を抑制することができるようにしている。
【００５９】
次に、図３に示す高耐圧ＭＩＳＦＥＴＱ４の構成について説明する。高耐圧ＭＩＳＦＥＴＱ４は、半導体基板２０内に形成されたｐ型ウェル２６上にゲート絶縁膜３９が形成されており、このゲート絶縁膜３９上にゲート電極４１が形成されている。ゲート絶縁膜３９は、例えば酸化シリコン膜から形成され、ゲート電極４１は、例えばポリシリコン膜から形成されている。
【００６０】
ゲート電極４１の両側の側壁には、サイドウォール４８が形成されており、このサイドウォール４８下の半導体基板２０内には、半導体領域として、低濃度ｎ型不純物拡散領域４６および高濃度ｎ型不純物拡散領域５１が形成されている。また、ゲート絶縁膜３１の直下のｐ型ウェル２６内には、ｐ型半導体領域よりなるチャネル形成領域２７が形成されている。
【００６１】
続いて、図３に示す低耐圧ＭＩＳＦＥＴＱ５の構成について説明する。低耐圧ＭＩＳＦＥＴＱ５は、半導体基板２０内に形成されたｐ型ウェル３７上にゲート絶縁膜４０が形成されており、このゲート絶縁膜４０上にゲート電極４３が形成されている。ゲート絶縁膜４０は、例えば酸化シリコン膜から形成され、ゲート電極４３は、例えばポリシリコン膜から形成されている。
【００６２】
ゲート電極４３の両側の側壁には、サイドウォール４９が形成されており、このサイドウォール４９下の半導体基板２０内には、半導体領域として、低濃度ｎ型不純物拡散領域４７および高濃度ｎ型不純物拡散領域５２が形成されている。また、ゲート絶縁膜４０の直下のｐ型ウェル３７内には、ｐ型半導体領域よりなるチャネル形成領域３８が形成されている。
【００６３】
次に、高耐圧ＭＩＳＦＥＴＱ４と低耐圧ＭＩＳＦＥＴＱ５の相違点について説明する。まず、高耐圧ＭＩＳＦＥＴＱ４のサイドウォール４８の幅は、低耐圧ＭＩＳＦＥＴＱ５のサイドウォール４９の幅に比べて広くなっている。高耐圧ＭＩＳＦＥＴＱ４には、動作時に比較的高い電位差（５Ｖ程度）が印加されるため、サイドウォール４８の幅を相対的に広げてソース・ドレイン領域と半導体基板（ｐ型ウェル２６）間のｐｎ接合耐圧を向上させる必要があるからである。一方、低耐圧ＭＩＳＦＥＴＱ５には、動作時に比較的低い電位差（１．５Ｖ程度）しか印加されないため、サイドウォール４９の幅を相対的に狭くして動作の高速性向上を図っている。
【００６４】
また、高耐圧ＭＩＳＦＥＴＱ４におけるゲート電極４１のゲート長は、低耐圧ＭＩＳＦＥＴＱ５におけるゲート電極４３のゲート長に比べて長くなっている。低耐圧ＭＩＳＦＥＴＱ５では、ゲート電極４３のゲート長を短くすることにより、ソース領域とドレイン領域との間の抵抗を減らし、電流駆動力を向上させる必要があるからである。一方、高耐圧ＭＩＳＦＥＴＱ４では、比較的高い電位が印加されるため、ゲート長を短くすると、ソース領域とドレイン領域との間でパンチスルーが発生してしまうからである。
【００６５】
さらに、高耐圧ＭＩＳＦＥＴＱ４は、低耐圧ＭＩＳＦＥＴＱ５に比べて高い電圧が印加されるため、そのゲート絶縁膜３９は、低耐圧ＭＩＳＦＥＴＱ５のゲート絶縁膜４０に比べて厚くなっている。これにより、高耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜３９の絶縁耐性を向上させている。
【００６６】
このように構成されたＭＯＮＯＳ型トランジスタＱ１〜Ｑ３、高耐圧ＭＩＳＦＥＴＱ４および低耐圧ＭＩＳＦＥＴＱ５上には、窒化シリコン膜５４および酸化シリコン膜５５よりなる層間絶縁膜が形成されている。そして、層間絶縁膜には、コンタクトホール５６が形成されており、このコンタクトホール５６を埋め込むようにプラグ５７が形成されている。プラグ５７は、例えばチタン／窒化チタン膜よりなるバリア膜とタングステン膜から形成されている。プラグ５７を形成した層間絶縁膜上には、例えばアルミニウム膜あるいはアルミニウム合金膜よりなる配線５８が形成されている。
【００６７】
なお、図３では、高耐圧ＭＩＳＦＥＴＱ４および低耐圧ＭＩＳＦＥＴＱ５として、ｎチャネル型ＭＩＳＦＥＴを図示しているが、それぞれ、ｐチャネル型ＭＩＳＦＥＴも形成されている（図示せず）。
【００６８】
本実施の形態１における半導体装置は上記のように構成されており、この半導体装置に含まれるメモリセル（不揮発性メモリセル）の動作について図面を参照しながら説明する。
【００６９】
図４は、図１に示すＥＥＰＲＯＭ５のメモリアレイ構造と動作条件（１セル／１トランジスタ）の一例を示す説明図である。図４に示す各メモリセルは、電荷を蓄積するメモリ用のトランジスタのみで構成される場合の一例である。
【００７０】
メモリセルは、図３に示すＭＯＮＯＳ型トランジスタから構成され、それぞれ図４に示すように、セルトランジスタＣＴ１〜８を構成している。セルトランジスタＣＴ１〜８のゲート電極はワード線ＷＬ１〜２に接続され、ソース領域はソース線ＳＬ１〜４に接続されている。また、ドレイン領域はデータ線ＤＬ１〜４に接続されている。さらに、セルトランジスタＣＴ１〜２、ＣＴ５〜６のバックゲートは、ウェルＷＥ１に接続され、セルトランジスタＣＴ３〜４、ＣＴ７〜８のバックゲートは、ウェルＷＥ２に接続されている。
【００７１】
図４では、説明を簡単にするため、メモリセルが２行４列に配列されている場合を示しているが、これに限定されるわけでなく、実際は、さらに多くのメモリセルがマトリクス状に配置され、メモリアレイを構成している。また、同一ウェルおよび同一ワード線上のメモリセル配列は、図４において、例えばセルトランジスタＣＴ１〜２の２列構成であるが、８ビット（１バイト）構成の場合、同一ウェル上に８列のセルトランジスタが形成されている。この場合、メモリセルの消去および書き込みは、１バイト単位で行なわれる。
【００７２】
次に、図４を用いて、１セル１トランジスタ型のメモリセルの消去、書き込みおよび読み出し動作を説明する。
【００７３】
まず、消去動作から説明する。例えば、データを消去するメモリセル（選択メモリセル）として、セルトランジスタＣＴ１〜２に蓄積されたデータを消去する場合を考える。選択されたウェルＷＥ１の電位を１．５Ｖ、ワード線ＷＬ１の電位を−８．５Ｖ、ソース線ＳＬ１〜２の電位を１．５Ｖ、データ線ＤＬ１〜２をフローティングにする。すると、セルトランジスタＣＴ１〜２の電荷蓄積膜に蓄積された電荷が半導体基板側に引き抜かれ、データが消去される。また、消去を行なわない他のメモリセル（非選択メモリセル）ＣＴ３〜８については、選択しないウェルＷＥ２の電位を−８．５Ｖ、ワード線ＷＬ２の電位を１．５Ｖ、ソース線ＳＬ３〜４の電位を１．５Ｖ、データ線ＤＬ３〜４の電位をフローティングにする。これにより、セルトランジスタＣＴ３〜８の電荷蓄積膜に蓄積された電荷が逃げないようにして消去されないようにする。
【００７４】
次に、書き込み動作について説明する。例えば、データを書き込むメモリセル（選択メモリセル）として、セルトランジスタＣＴ１にデータを書き込む場合を考える。選択されたウェルＷＥ１の電位を−１０．５Ｖ、ワード線ＷＬ１の電位を１．５Ｖ、ソース線ＳＬ１の電位を−１０．５Ｖ、データ線ＤＬ１をフローティングにする。すると、セルトランジスタＣＴ１の電荷蓄積膜に電荷が注入され、データの書き込みが行なわれる。このとき、書き込みを行なわない他のメモリセル（非選択メモリセル）ＣＴ２〜８については、選択しないウェルＷＥ２の電位を−１０．５Ｖ、ワード線ＷＬ２の電位を−１０．５Ｖ、ソース線ＳＬ２〜４の電位を１．５Ｖ、データ線ＤＬ２〜４の電位をフローティングにする。これにより、セルトランジスタＣＴ２〜８の電荷蓄積膜に電荷が注入されないようにする。
【００７５】
次に、読み出し動作について説明する。例えば、セルトランジスタＣＴ１にデータ“１”が書き込まれトランジスタのしきい値電圧が高くなっており、セルトランジスタＣＴ２にデータ“０”になってトランジスタのしきい値電圧が低くなっているとする。セルトランジスタＣＴ１〜２のデータを読み出す場合、選択されたウェルＷＥ１の電位を−２Ｖ、ワード線ＷＬ１の電位を０Ｖ、ソース線ＳＬ１〜２の電位を０Ｖ、データ線ＤＬ１〜２の電位を１Ｖにする。これにより、セルトランジスタＣＴ１〜２のデータを読み出す。この場合、セルトランジスタＣＴ１のしきい値電圧は高く、セルトランジスタＣＴ２のしきい値電圧は低くなっているので、データ線ＤＬ１の電位は変わらず、データ線ＤＬ２の電位は下がる。また、読み出しを行なわない他のセルトランジスタＣＴ３〜８については、選択しないウェルＷＥ２の電位を−２Ｖ、ワード線ＷＬ２の電位を−２Ｖ、ソース線ＳＬ３〜４の電位を０Ｖ、データ線ＤＬ３〜４の電位を０Ｖにして、セルトランジスタＣＴ３〜８がオンしないようにする。読み出し時に非選択メモリセルのバックゲート電位を下げることにより、メモリセルに選択トランジスタが不要となる。
【００７６】
次に、本実施の形態１における半導体装置の製造方法について図面を参照しながら説明する。
【００７７】
まず、図５に示すように、例えば単結晶シリコンに例えばホウ素（Ｂ）などのＰ型不純物を導入した半導体基板２０を用意する。次に半導体基板２０の主面上に素子分離領域２１を形成する。素子分離領域２１は、例えば酸化シリコン膜よりなり、ＳＴＩ（Shallow Trench Isolation）法やＬＯＣＯＳ（Local Oxidization Of Silicon）などによって形成される。図５では、半導体基板２０に形成された溝に酸化シリコン膜を埋め込むＳＴＩ法によって形成された素子分離領域２１を示している。
【００７８】
続いて、図６に示すように、フォトリソグラフィ技術およびイオン注入法を使用して半導体基板２０内にＮｉＳＯと呼ばれるｎ型半導体領域２２を形成する。ｎ型半導体領域２２は、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を半導体基板２０内に導入することによって形成される。
【００７９】
次に、図７に示すように、フォトリソグラフィ技術およびイオン注入法を使用して、ウェルを分離するためのウェル分離層２３を形成する。ウェル分離層２３は、例えばホウ素（Ｂ）などのｐ型不純物を導入したｐ型半導体領域から形成される。
【００８０】
続いて、図８に示すように、半導体基板２０上に、例えば熱酸化法を用いて酸化シリコン膜よりなる絶縁膜２４を形成した後、この絶縁膜２４上にレジスト膜を塗布する。そして、レジスト膜に対して露光・現像処理を施すことによりレジストパターン（第１レジストパターン）２５を形成する。レジストパターン２５は、メモリセル形成領域Ｍ１〜Ｍ３および低耐圧ＭＩＳＦＥＴ形成領域Ｔを覆い、高耐圧ＭＩＳＦＥＴ形成領域Ｋを露出するようにパターニングされる。このレジストパターン２５は、後述するようにウェルを形成する際のマスクとして用いられることから、膜厚が厚くなっており、例えばその膜厚は２μｍ以上３μｍ以下となっている。
【００８１】
その後、レジストパターン２５をマスクにしたイオン注入法により、高耐圧ＭＩＳＦＥＴ形成領域Ｋにｐ型ウェル２６を形成する。ｐ型ウェル２６は、例えばホウ素などのｐ型不純物を導入することにより形成され、例えば不純物濃度は２×１０１２／ｃｍ３である。この工程では、高耐圧ＭＩＳＦＥＴ形成領域Ｋにだけｐ型ウェル２６を形成するので、高耐圧ＭＩＳＦＥＴの特性に最適な不純物濃度でｐ型ウェル２６を形成することができる。このため、高耐圧ＭＩＳＦＥＴの特性の向上を図ることができる。
【００８２】
次に、ｐ型ウェル２６を形成するのに使用したレジストパターン２５をそのまま用いて、高耐圧ＭＩＳＦＥＴ形成領域Ｋの表面にチャネル形成領域２７を形成する。チャネル形成領域２７は、例えばボロンなどのｐ型不純物をイオン注入法で導入することにより形成される。チャネル形成領域２７を形成することにより、高耐圧ＭＩＳＦＥＴのしきい値電圧を調整することが可能となる。チャネル形成領域２７を形成するために導入されるｐ型不純物の濃度は、例えば１×１０１２／ｃｍ３である。
【００８３】
本実施の形態１では、高耐圧ＭＩＳＦＥＴ形成領域Ｋだけを露出するレジストパターン２５を使用してｐ型ウェル２６を形成している。このため、このレジストパターン２５をそのまま用いて高耐圧ＭＩＳＦＥＴのチャネル形成領域２７も形成することができる。この点は、本発明の特徴の１つであり、ｐ型ウェル２６の形成とチャネル形成領域２７を１つのマスクで形成できるので、製造工程で使用するマスクを低減することができ、製造コストの低減が可能となる。
【００８４】
ｐ型ウェル２６は、ｐ型不純物の注入エネルギーを変えて複数回（例えば４回）注入することにより形成できる。ｐ型ウェル２６は半導体基板２０の内部にまで形成するため、注入するエネルギーが高くなる。このため、レジストパターン２５の膜厚を厚くして、レジストパターン２５で覆われている領域にｐ型不純物が導入されないようにしている。ここで、レジストパターン２５は、ｐ型ウェル２６を形成した後、チャネル形成領域２７の形成にも使用される。チャネル形成領域２７の形成に使用されるイオン注入では、ｐ型不純物を注入するエネルギーがｐ型ウェル２６を形成する場合に比べて低いので、レジストパターン２５を使用しても問題ない。
【００８５】
次に、図９に示すように、レジストパターン２５を除去した後、新たなレジスト膜を絶縁膜２４上に塗布する。そして、塗布したレジスト膜に対して露光・現像処理を施すことにより、レジストパターン（第２レジストパターン）２８を形成する。レジストパターン２８は、メモリセル形成領域Ｍ１〜Ｍ３を露出し、高耐圧ＭＩＳＦＥＴ形成領域Ｋおよび低耐圧ＭＩＳＦＥＴ形成領域Ｔを覆うようにパターニングされる。さらに、ウェル分離領域Ａも覆っている。このレジストパターン２８もウェルを形成する際のマスクとして用いられることから、膜厚が厚くなっており、例えばその膜厚は２μｍ以上３μｍ以下となっている。
【００８６】
続いて、レジストパターン２８をマスクにしたイオン注入法により、メモリセル形成領域Ｍ１〜Ｍ３にｐ型ウェル２９を形成する。ｐ型ウェル２９は、例えばホウ素などのｐ型不純物を導入することにより形成され、例えば不純物濃度は、４×１０１２／ｃｍ３である。このように、メモリセル形成領域Ｍ１〜Ｍ３に形成されるｐ型ウェル２９の不純物濃度は、高耐圧ＭＩＳＦＥＴ形成領域Ｋに形成されるｐ型ウェル２６の不純物濃度に比べて大きくなっている。このようにｐ型ウェル２９の不純物濃度をｐ型ウェル２６の不純物濃度に比べて大きくすることにより、メモリセル形成領域Ｍ１〜Ｍ３に形成されるＭＯＮＯＳ型トランジスタのしきい値電圧の最適化を図ることができる。また、メモリセル間を分離する素子分離領域２１直下のｐ型ウェル２９の不純物濃度を高めることができるので、メモリセル間のリーク電流を低減することができる。つまり、ｐ型ウェル２９の不純物濃度をｐ型ウェル２６の不純物濃度より大きくすることで、メモリセルを構成するＭＯＮＯＳ型トランジスタの性能を向上させることができる。これは、本実施の形態１に示すように、メモリセル形成領域Ｍ１〜Ｍ３に形成するｐ型ウェル２９と高耐圧ＭＩＳＦＥＴ形成領域Ｋに形成するｐ型ウェル２６を別々に形成することにより実現できるものである。したがって、本実施の形態１によれば、ＭＯＮＯＳ型トランジスタおよび高耐圧ＭＩＳＦＥＴの性能をそれぞれ向上させることができる。
【００８７】
次に、ｐ型ウェル２９を形成するのに使用したレジストパターン２８をそのまま用いて、メモリセル形成領域Ｍ１〜Ｍ３の表面にチャネル形成領域３０を形成する。チャネル形成領域３０は、例えばリンや砒素などのｎ型不純物をイオン注入法で導入することにより形成される。チャネル形成領域３０を形成することにより、メモリセルを構成するＭＯＮＯＳ型トランジスタのしきい値電圧を調整することが可能となる。チャネル形成領域３０を形成するために導入されるｎ型不純物の濃度は、例えば１×１０１２／ｃｍ３である。チャネル形成領域３０にｎ型不純物を導入するのは、しきい値電圧を０Ｖ程度に低くするためである。
【００８８】
このようにして、メモリセル形成領域Ｍ１〜Ｍ３にｐ型ウェル２９およびチャネル形成領域３０を形成することができる。本実施の形態１では、レジストパターン２５を用いて高耐圧ＭＩＳＦＥＴ形成領域Ｋにｐ型ウェル２６およびチャネル形成領域２７を形成し、レジストパターン２８を用いてメモリセル形成領域Ｍ１〜Ｍ３にｐ型ウェル２９およびチャネル形成領域３０を形成している。すなわち、異なる２種類のレジストパターンを用いて、メモリセル形成領域Ｍ１〜Ｍ３にｐ型ウェル２９およびチャネル形成領域３０を形成し、高耐圧ＭＩＳＦＥＴ形成領域Ｋにｐ型ウェル２６およびチャネル形成領域２７を形成している。このことから、ｐ型ウェルおよびチャネル形成領域の形成に異なる３種類のレジストパターンを使用する従来技術に比べて、マスクの数を低減することができ、半導体装置の製造コストの低減を図ることができる。つまり、本実施の形態１によれば、ＭＯＮＯＳ型トランジスタおよび高耐圧ＭＩＳＦＥＴの性能を向上させることができるとともに、製造コストの低減を図ることができるのである。
【００８９】
比較のために異なる３種類のレジストパターンを使用する従来技術を以下に説明する。まず、半導体基板上に絶縁膜を形成し、この絶縁膜上にウェル形成用レジストパターンを形成する。このウェル形成用レジストパターンが１枚目のマスクであり、メモリセル形成領域および高耐圧ＭＩＳＦＥＴ形成領域を露出するようにパターニングされている。そして、このウェル形成用レジストパターンをマスクにしたイオン注入により、メモリセル形成領域および高耐圧ＭＩＳＦＥＴ形成領域に共通のｐ型ウェルを形成する。次に、例えば高耐圧ＭＩＳＦＥＴ形成領域に第１チャネル形成領域を形成するが、ｐ型ウェルを形成する際に使用したウェル形成用レジストパターンは、メモリセル形成領域および高耐圧ＭＩＳＦＥＴ形成領域を露出しているため、そのままでは、メモリセル形成領域にもｐ型不純物が導入されてしまうため使用できない。このため、ウェル形成用レジストパターンを除去した後、新たな第１チャネル形成用レジストパターンを形成する。この第１チャネル形成用レジストパターンが２枚目のマスクであり、メモリセル形成領域を覆い、高耐圧ＭＩＳＦＥＴ形成領域だけを露出するようにパターニングされている。そして、第１チャネル形成用レジストパターンをマスクにしたイオン注入により、高耐圧ＭＩＳＦＥＴ形成領域に第１チャネル形成領域を形成する。次に、メモリセル形成領域に第２チャネル形成領域を形成するが、第１チャネル形成用レジストパターンは、メモリセル形成領域を覆い、高耐圧ＭＩＳＦＥＴ形成領域を露出しているため、メモリセル形成領域へのイオン注入には使用することができない。そこで、絶縁膜上に形成されている第１チャネル形成用レジストパターンを除去した後、新たな第２チャネル形成用レジストパターンを形成する。この第２チャネル形成用レジストパターンが３枚目のマスクであり、高耐圧ＭＩＳＦＥＴ形成領域を覆い、メモリセル形成領域だけを露出するようにパターニングされている。そして、第２チャネル形成用レジストパターンをマスクにしたイオン注入により、メモリセル形成領域に第２チャネル形成領域を形成する。このようにして、異なる３種類のレジストパターンを用いて、メモリセル形成領域および高耐圧ＭＩＳＦＥＴ形成領域にｐ型ウェル、第１チャネル形成領域および第２チャネル形成領域を形成することができる。
【００９０】
これに対し、本実施の形態１によれば、上述したように異なる２種類のマスクで、メモリセル形成領域Ｍ１〜Ｍ３と高耐圧ＭＩＳＦＥＴ形成領域Ｋにｐ型ウェル２６、２９およびチャネル形成領域２７、３０を形成できるので、製造コストを低減できるのである。このように本実施の形態１でマスクを低減できるのは、メモリセル形成領域Ｍ１〜Ｍ３と高耐圧ＭＩＳＦＥＴ形成領域Ｋで別々のマスクを使用して異なるｐ型ウェル２６、２９を形成しているが、このｐ型ウェル２６、２９の形成に使用した個々のマスクをそのまま用いて、それぞれチャネル形成領域２７、３０を形成しているからである。つまり、本実施の形態１における特徴の１つは、ｐ型ウェル２６とチャネル形成領域２７あるいはｐ型ウェル２９とチャネル形成領域３０とを同じレジストパターンで形成していることにある。ｐ型ウェル２６、２９を形成する観点からは、従来技術のように共通のｐ型ウェルを形成するようにすれば１枚のマスクで形成することができる。一方、本実施の形態１のようにメモリセル形成領域Ｍ１〜Ｍ３のｐ型ウェル２９と高耐圧ＭＩＳＦＥＴ形成領域Ｋのｐ型ウェル２６とを別々に形成する場合、２枚のマスクが必要となる。しかし、チャネル形成領域を形成する工程も含めて考えると、従来技術では、メモリセル形成領域と高耐圧ＭＩＳＦＥＴ形成領域で別々にチャネル形成領域を形成する必要があるので、２枚の異なるマスクがさらに必要となり、トータルで３枚のマスクが必要となる。これに対し、本実施の形態１では、ｐ型ウェル２６、２９を別々に形成しているので、それぞれのマスクをチャネル形成領域の形成に使用することができる。したがって、チャネル形成領域を形成する工程も含めてもトータルで２枚のマスクで済むことになる。このような理由から本実施の形態１では、ｐ型ウェル２６、２９を別々に形成することにより、ＭＯＮＯＳ型トランジスタおよび高耐圧ＭＩＳＦＥＴの性能を向上させることができるとともに、ｐ型ウェル２６、２９とチャネル形成領域２７、３０をそれぞれ同じマスクで形成することにより、マスクの低減が達成でき、製造コストの低減を図ることができるのである。
【００９１】
次に、図１０に示すように、メモリセル形成領域Ｍ１〜Ｍ３のｐ型ウェル２９およびチャネル形成領域３０の形成に使用したレジストパターン２８を用いることによりエッチングを行なう。すなわち、レジストパターン２８をマスクにしたウェットエッチングにより、メモリセル形成領域Ｍ１〜Ｍ３に形成されている絶縁膜２４を除去する。このとき、レジストパターン２８が、メモリセル形成領域Ｍ２とメモリセル形成領域Ｍ３の間にあるウェル分離領域Ｂ上に形成されている。このため、ウェル分離領域Ｂにおいては、絶縁膜２４が残存する。ウェル分離領域Ｂ上に形成されているレジストパターン２８では、横方向のサイドエッチングが進行するため、ウェル分離領域Ｂ上に形成されているレジストパターン２８は、倒れやすくなる。特に、本実施の形態１では、ｐ型ウェル２９とチャネル形成領域３０とを同じレジストパターン２８で形成するため、レジストパターンの膜厚は、チャネル形成領域だけを形成するためのレジストパターンに比べて厚くなっている。例えば、チャネル形成領域だけを形成するレジストパターンの膜厚は約１μｍであるのに対し、本実施の形態１で使用するレジストパターン２８の膜厚は２μｍ以上３μｍ以下となっている。このことから、ウェル分離領域Ｂに形成されているレジストパターン２８のアスペクト比（高さ／幅）が大きくなり、倒れやすくなる。レジストパターン２８が倒れると、製造工程の歩留まり低下を招くことになる。
【００９２】
そこで、本実施の形態１では、ウェル分離領域Ｂに形成されている素子分離領域２１間の幅、すなわちウェル分離領域Ｂの幅を広げている。または、素子分離領域２１自体の幅を広げている。これにより、ウェル分離領域Ｂに形成されているレジストパターン２８の幅が広がり、相対的にレジストパターン２８の膜厚（高さ）に対するレジストパターン２８の幅が広がることになり、アスペクト比を改善することができる。このようにして、サイドエッチングが生じても、ウェル分離領域Ｂに形成されているレジストパターン２８が倒れにくくなり、異物の発生を抑制できる。したがって、本実施の形態１のように膜厚の厚いレジストパターン２８を使用しても、半導体装置の製造工程における歩留まり低下を防止できる。
【００９３】
続いて、レジストパターン２８を除去した後、半導体基板２０の主面上にゲート絶縁膜（第１電位障壁膜）３１を形成する。ゲート絶縁膜３１は、例えば酸化シリコン膜からなり、熱酸化法を使用して形成することができる。そして、このゲート絶縁膜３１上に電荷蓄積膜３２を形成する。電荷蓄積膜３２は、例えば窒化シリコン膜よりなり、シランガス（ＳｉＨ４）とアンモニアガス（ＮＨ３）とを化学反応させるＣＶＤ（Chemical Vapor Deposition）法を使用して形成することができる。なお、電荷蓄積膜３２として、窒化シリコン膜を使用したがこれに限らず、例えば酸窒化シリコン膜（ＳｉＯＮ）等の膜中にトラップ準位を含む膜であってもよい。
【００９４】
次に、電荷蓄積膜３２上に絶縁膜（第２電位障壁膜）３３を形成する。絶縁膜２８は、例えば酸化シリコン膜よりなり、シランガスと酸素ガス（Ｏ２）とを化学反応させるＣＶＤ法によって形成することができる。
【００９５】
続いて、絶縁膜２８上にポリシリコン膜を形成する。ポリシリコン膜は、例えば、シランガスを窒素ガス（Ｎ２）中で熱分解させるＣＶＤ法によって形成することができる。ポリシリコン膜の成膜時には、リンなどの導電型不純物が添加される。なお、ポリシリコン膜の成膜が終了してから、イオン注入法を使用してポリシリコン膜に導電型不純物を注入してもよい。
【００９６】
その後、ポリシリコン膜上に、キャップ絶縁膜３５を形成する。キャップ絶縁膜３５は、例えば酸化シリコン膜よりなる。酸化シリコン膜は、例えばＣＶＤ法を使用することによって形成することができる。キャップ絶縁膜３５は、その後の工程で形成するゲート電極３４を保護する機能を有する。
【００９７】
次に、キャップ絶縁膜上にレジスト膜を塗布した後、露光・現像することによりレジスト膜をパターニングする。パターニングは、ゲート電極３４を形成する領域にレジスト膜が残るようにする。そして、パターニングしたレジスト膜をマスクにしたエッチングにより、図１１に示すようなゲート電極３４を形成する。このようにして、メモリセル形成領域Ｍ１〜Ｍ３にゲート電極３４を形成することができる。
【００９８】
続いて、図１２に示すように、半導体基板２０の主面上にレジスト膜を塗布した後、このレジスト膜に対して露光・現像処理を施すことにより、レジストパターン３６を形成する。レジストパターン３６は、メモリセル形成領域Ｍ１〜Ｍ３および高耐圧ＭＩＳＦＥＴ形成領域Ｋを覆い、低耐圧ＭＩＳＦＥＴ形成領域Ｔを露出するようにパターニングされる。そして、レジストパターン３６をマスクにしたイオン注入法により、低耐圧ＭＩＳＦＥＴ形成領域Ｔにｐ型ウェル３７を形成する。ｐ型ウェル３７には、例えばホウ素などのｐ型不純物が導入され、低耐圧ＭＩＳＦＥＴの特性に合わせた不純物濃度になっている。
【００９９】
次に、ｐ型ウェル３７を形成する際に使用したレジストパターン３６をそのまま用いて、チャネル形成領域３８を形成する。チャネル形成領域３８は、レジストパターン３６をマスクにしたイオン注入法により形成され、ｐ型不純物が導入される。
【０１００】
続いて、レジストパターン３６を除去した後、半導体基板２０の主面上にゲート絶縁膜を形成する。ゲート絶縁膜は、例えば酸化シリコン膜より形成され、熱酸化法を使用して形成することができる。その後、低耐圧ＭＩＳＦＥＴ形成領域Ｔに形成されているゲート絶縁膜を除去する。ゲート絶縁膜の除去には、例えばフォトリソグラフィ技術およびエッチング技術を使用して行なうことができる。
【０１０１】
そして、ゲート絶縁膜上および半導体基板２０上にゲート絶縁膜４０を形成する。ゲート絶縁膜４０は、例えば酸化シリコン膜よりなり、例えばＣＶＤ法によって形成することができる。このようにして、図１３に示すように、高耐圧ＭＩＳＦＥＴ形成領域Ｋに相対的に膜厚の厚いゲート絶縁膜３９を形成し、低耐圧ＭＩＳＦＥＴ形成領域Ｔに相対的に膜厚の薄いゲート絶縁膜４０を形成することができる。ゲート絶縁膜３９、４０として、酸化シリコン膜を使用する例を示したが、これに限らず、例えば酸化シリコンより誘電率の高い材料、いわゆるＨｉｇｈ−ｋ膜を使用してもよい。例えば酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、窒化シリコンなどの膜から形成してもよい。
【０１０２】
続いて、半導体基板２０の主面の全面上に導電膜として例えばポリシリコン膜を形成する。ポリシリコン膜は、前述したのと同様に例えばＣＶＤ法を使用して形成することができる。なお、ポリシリコン膜の成膜中または成膜後には、導電性不純物が添加される。この導電性不純物は、ポリシリコン膜の低抵抗化のために導入される。
【０１０３】
次に、図１４に示すように、ポリシリコン膜上にキャップ絶縁膜４２を形成する。キャップ絶縁膜４２は、後の工程で形成されるゲート電極４１、４３を保護する機能を有し、例えば酸化シリコン膜より形成される。酸化シリコン膜の形成方法としては、例えばＣＶＤ法が使用される。
【０１０４】
続いて、キャップ絶縁膜４２上にレジスト膜を塗布した後、露光・現像することによりレジスト膜をパターニングする。パターニングは、ゲート電極４１、４３を形成する領域にレジスト膜が残るようにする。そして、パターニングしたレジスト膜をマスクとしたエッチングを行い、高耐圧ＭＩＳＦＥＴ形成領域Ｋにゲート電極４１を形成し、低耐圧ＭＩＳＦＥＴ形成領域Ｔにゲート電極４３を形成する。このとき、ゲート電極４１のゲート長に比べてゲート電極４３のゲート長が短くなるように加工される。
【０１０５】
ここで、エッチングしてゲート電極４１、４３を形成する際、メモリセル形成領域Ｍ１〜Ｍ３に形成されているゲート電極３４の側壁には、ポリシリコン膜よりなるエッチング残渣が残存する。したがって、このエッチング残渣を除去するため、高耐圧ＭＩＳＦＥＴ形成領域Ｋおよび低耐圧ＭＩＳＦＥＴ形成領域Ｔを覆い、メモリセル形成領域Ｍ１〜Ｍ３を露出するレジストパターンを形成する。そして、このレジストパターンをマスクにしたエッチングにより、ゲート電極３４の側壁に形成されているエッチング残渣を除去する。
【０１０６】
次に、フォトリソグラフィ技術およびイオン注入法を使用して、メモリセル形成領域Ｍ１〜Ｍ３に、低濃度ｎ型不純物拡散領域４５を形成する。低濃度ｎ型不純物拡散領域４５は、半導体基板２０内にリンや砒素などのｎ型不純物を導入し、その後導入したｎ型不純物の活性化のための熱処理を行なうことで形成することができる。同様にして、高耐圧ＭＩＳＦＥＴ形成領域Ｋに低濃度ｎ型不純物拡散領域４６を形成し、低耐圧ＭＩＳＦＥＴ形成領域Ｔに低濃度ｎ型不純物拡散領域４７を形成する。
【０１０７】
続いて、図１５に示すように、半導体基板２０上に酸化シリコン膜、窒化シリコン膜および酸化シリコン膜よりなる積層膜を形成した後、低耐圧ＭＩＳＦＥＴ形成領域Ｔだけを露出するレジストパターンを形成する。そして、このレジストパターンをマスクして、低耐圧ＭＩＳＦＥＴ形成領域Ｔに形成されている積層膜を異方性エッチングする。その後、レジストパターンを除去した後、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜よりなる積層膜を異方性エッチングすることにより、サイドウォール４８、４９を形成する。これらの工程により、メモリセル形成領域Ｍ１〜Ｍ３に形成されているゲート電極３４の側壁および高耐圧ＭＩＳＦＥＴ形成領域Ｋに形成されているゲート電極４１の側壁に相対的に幅の広いサイドウォール４８を形成することができる。一方、低耐圧ＭＩＳＦＥＴ形成領域Ｔに形成されているゲート電極４３の側壁には相対的に幅の狭いサイドウォール４９を形成することができる。
【０１０８】
次に、フォトリソグラフィ技術およびイオン注入法を使用して、メモリセル形成領域Ｍ１〜Ｍ３に、高濃度ｎ型不純物拡散領域５０を形成する。高濃度ｎ型不純物拡散領域５０は、半導体基板２０内にリンや砒素などのｎ型不純物を導入し、その後導入したｎ型不純物の活性化のための熱処理を行なうことで形成することができる。同様にして、高耐圧ＭＩＳＦＥＴ形成領域Ｋに高濃度ｎ型不純物拡散領域５１を形成し、低耐圧ＭＩＳＦＥＴ形成領域Ｔに高濃度ｎ型不純物拡散領域５２を形成する。これら高濃度ｎ型不純物拡散領域５０〜５２には、それぞれ低濃度ｎ型不純物拡散領域４５〜４７に比べて高濃度にｎ型不純物が導入されている。また、ウェル給電領域Ａにｐ型半導体領域５３を形成する。
【０１０９】
以上のようにしてメモリセル形成領域Ｍ１〜Ｍ３にＭＯＮＯＳ型トランジスタＱ１〜Ｑ３を形成することができる。同様に、高耐圧ＭＩＳＦＥＴ形成領域Ｋに高耐圧ＭＩＳＦＥＴＱ４を形成し、低耐圧ＭＩＳＦＥＴ形成領域Ｔに低耐圧ＭＩＳＦＥＴＱ５を形成することができる。
【０１１０】
次に、配線工程について説明する。図３に示すように、半導体基板２０の主面上に窒化シリコン膜５４を形成する。窒化シリコン膜５４は、例えばＣＶＤ法によって形成することができる。そして、窒化シリコン膜５４上に酸化シリコン膜５５を形成する。この酸化シリコン膜５５も例えばＣＶＤ法を使用して形成することができる。その後、酸化シリコン膜５５の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化する。
【０１１１】
次に、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜５５にコンタクトホール５６を形成する。続いて、コンタクトホール５６の底面および内壁を含む酸化シリコン膜５５上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１１２】
続いて、コンタクトホール５６を埋め込むように、半導体基板２０の主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜５５上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、プラグ５７を形成することができる。
【０１１３】
次に、酸化シリコン膜５５およびプラグ５７上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線５８を形成する。さらに、配線５８の上層に配線を形成するが、ここでの説明は省略する。
【０１１４】
このようにして、本実施の形態１における半導体装置を形成することができる。
【０１１５】
（実施の形態２）
前記実施の形態１では、高耐圧ＭＩＳＦＥＴ形成領域のｐ型ウェル２６を先に形成し、その後、メモリセル形成領域Ｍ１〜Ｍ３のｐ型ウェル２９を形成する例について説明した。本実施の形態２では、メモリセル形成領域Ｍ１〜Ｍ３のｐ型ウェル２９を先に形成し、その後、高耐圧ＭＩＳＦＥＴ形成領域のｐ型ウェル２６を形成する例について説明する。
【０１１６】
本実施の形態２における半導体装置の製造方法について図面を参照しながら説明する。
【０１１７】
図５〜図７までは前記実施の形態１と同様である。続いて、図１６に示すように、半導体基板２０上に絶縁膜２４を形成し、この絶縁膜２４上にレジスト膜を塗布する。そして、このレジスト膜に対して露光・現像処理を施すことにより、レジストパターン２８を形成する。レジストパターン２８は、高耐圧ＭＩＳＦＥＴ形成領域Ｋおよび低耐圧ＭＩＳＦＥＴ形成領域Ｔを覆い、メモリセル形成領域Ｍ１〜Ｍ３を露出するようにパターニングされる。なお、ウェル分離領域Ｂも覆われている。
【０１１８】
続いて、レジストパターン２８をマスクにしたイオン注入法により、メモリセル形成領域Ｍ１〜Ｍ３にｐ型ウェル２９を形成する。ｐ型ウェル２９には、例えばホウ素などのｐ型不純物が導入される。そして、ｐ型ウェル２９の形成に使用したレジストパターン２８をそのまま用いて、チャネル形成領域３０を形成する。チャネル形成領域３０には、例えばリンや砒素などのｎ型不純物が導入される。
【０１１９】
次に、レジストパターン２８を除去した後、絶縁膜２４上に新たなレジスト膜を塗布する。そして、このレジスト膜に対して露光・現像処理を施すことにより、レジストパターン２５を形成する。レジストパターン２５は、メモリセル形成領域Ｍ１〜Ｍ３および低耐圧ＭＩＳＦＥＴ形成領域Ｔを覆い、高耐圧ＭＩＳＦＥＴ形成領域Ｋを露出するようにパターニングされる。
【０１２０】
続いて、レジストパターン２５をマスクにしたイオン注入法により、高耐圧ＭＩＳＦＥＴ形成領域Ｋにｐ型ウェル２６を形成する。ｐ型ウェル２６には、例えばホウ素などのｐ型不純物が導入される。そして、ｐ型ウェル２６の形成に使用したレジストパターン２５をそのまま用いて、チャネル形成領域２７を形成する。チャネル形成領域２７には、例えばホウ素などのｐ型不純物が導入される。
【０１２１】
その後、図１８に示すように、レジストパターン２５をマスクにしたエッチングにより、高耐圧ＭＩＳＦＥＴ形成領域Ｋに形成されている絶縁膜２４を除去する。そして、レジストパターン２５を除去する。その後は、高耐圧ＭＩＳＦＥＴおよび低耐圧ＭＩＳＦＥＴのゲート電極を先に形成し、ＭＯＮＯＳ型トランジスタのゲート電極を形成する。以下の工程は、前記実施の形態１と同様であるため省略する。このようにして、本実施の形態２における半導体装置を製造することができる。
【０１２２】
本実施の形態２によれば前記実施の形態１と同様に、ｐ型ウェル２６、２９を別々に形成することにより、ＭＯＮＯＳ型トランジスタおよび高耐圧ＭＩＳＦＥＴの性能を向上させることができるとともに、ｐ型ウェル２６、２９とチャネル形成領域２７、３０をそれぞれ同じマスクで形成することにより、マスクの低減が達成でき、製造コストの低減を図ることができる。
【０１２３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１２４】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１２５】
【図１】本発明の実施の形態１において、チップに形成されたそれぞれの素子のレイアウト構成を示した上面図である。
【図２】図１に示したＥＥＰＲＯＭの内部構成の一例を示すブロック図である。
【図３】実施の形態１における半導体装置の断面を示す断面図である。
【図４】図１に示すＥＥＰＲＯＭのメモリアレイ構造と動作条件（１セル／１トランジスタ）の一例を示す説明図である。
【図５】実施の形態１における半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】本発明の実施の形態２における半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【符号の説明】
【０１２６】
１ 半導体チップ
２ ＣＰＵ
３ ＲＯＭ
４ ＲＡＭ
５ ＥＥＰＲＯＭ
６ アナログ回路
７ａ〜７ｇ 静電保護回路
１０ メモリアレイ
１１ 直接周辺回路部
１２ 間接周辺回路部
２０ 半導体基板
２１ 素子分離領域
２２ ｎ型半導体領域
２３ ウェル分離領域
２４ 絶縁膜
２５ レジストパターン
２６ ｐ型ウェル
２７ チャネル形成領域
２８ レジストパターン
２９ ｐ型ウェル
３０ チャネル形成領域
３１ ゲート絶縁膜
３２ 電荷蓄積膜
３３ 絶縁膜
３４ ゲート電極
３５ キャップ絶縁膜
３６ レジストパターン
３７ ｐ型ウェル
３８ チャネル形成領域
３９ ゲート絶縁膜
４０ ゲート絶縁膜
４１ ゲート電極
４２ キャップ絶縁膜
４３ ゲート電極
４５ 低濃度ｎ型不純物拡散領域
４６ 低濃度ｎ型不純物拡散領域
４７ 低濃度ｎ型不純物拡散領域
４８ サイドウォール
４９ サイドウォール
５０ 高濃度ｎ型不純物拡散領域
５１ 高濃度ｎ型不純物拡散領域
５２ 高濃度ｎ型不純物拡散領域
５３ ｐ型半導体領域
５４ 窒化シリコン膜
５５ 酸化シリコン膜
５６ コンタクトホール
５７ プラグ
５８ 配線
Ａ ウェル給電領域
Ｂ ウェル分離領域
Ｋ 高耐圧ＭＩＳＦＥＴ形成領域
Ｍ１〜Ｍ３ メモリセル形成領域
Ｔ 低耐圧ＭＩＳＦＥＴ形成領域
Ｑ１〜Ｑ３ ＭＯＮＯＳ型トランジスタ
Ｑ４ 高耐圧ＭＩＳＦＥＴ
Ｑ５ 低耐圧ＭＩＳＦＥＴ
ＣＴ１〜８ セルトランジスタ
ＤＬ１〜４ データ線
ＳＬ１〜４ ソース線
ＷＥ１〜２ ウェル
【特許請求の範囲】
【請求項１】
半導体基板の第１領域に形成されたメモリセルと前記半導体基板の第２領域に形成された相対的に耐圧の高い高耐圧ＭＩＳＦＥＴおよび前記半導体基板の第３領域に形成された相対的に耐圧の低い低耐圧ＭＩＳＦＥＴとを有する半導体装置の製造方法であって、
（ａ）前記メモリセルの第１導電型である第１ウェルを形成する工程と、
（ｂ）前記高耐圧ＭＩＳＦＥＴの第１導電型である第２ウェルを形成する工程とを備え、
前記（ａ）工程と前記（ｂ）工程は別工程で実施されることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１ウェルの不純物濃度と前記第２ウェルの不純物濃度とは異なることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１ウェルの不純物濃度は、前記第２ウェルの不純物濃度よりも大きいことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記（ｂ）工程を実施した後、前記（ａ）工程を実施することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記（ａ）工程を実施した後、前記（ｂ）工程を実施することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記高耐圧ＭＩＳＦＥＴが形成されている前記第２領域は駆動回路形成領域であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
（ａ）半導体基板上にレジストパターンを形成する工程と、
（ｂ）前記レジストパターンをマスクとしたイオン注入により、前記半導体基板内にウェルを形成する工程と、
（ｃ）前記ウェルを形成する際に使用した前記レジストパターンをマスクとしたイオン注入により、チャネル形成領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記（ｂ）工程と前記（ｃ）工程で共用する前記レジストパターンの膜厚は、前記チャネル形成領域の形成にだけ用いるものよりも厚いことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記レジストパターンの膜厚は、２μｍ以上３μｍ以下であることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
半導体基板の第１領域に形成されたメモリセルと前記半導体基板の第２領域に形成された相対的に耐圧の高い高耐圧ＭＩＳＦＥＴおよび前記半導体基板の第３領域に形成された相対的に耐圧の低い低耐圧ＭＩＳＦＥＴとを有する半導体装置の製造方法であって、
（ａ）前記半導体基板上に絶縁膜を形成する工程と、
（ｂ）前記絶縁膜上にメモリセル形成領域および低耐圧ＭＩＳＦＥＴ形成領域を覆い、高耐圧ＭＩＳＦＥＴ形成領域を露出する第１レジストパターンを形成する工程と、
（ｃ）前記第１レジストパターンをマスクにしたイオン注入により、前記半導体基板内に前記高耐圧ＭＩＳＦＥＴの第１導電型である第２ウェルを形成する工程と、
（ｄ）前記第２ウェルの形成に用いた前記第１レジストパターンをマスクにしたイオン注入により、前記半導体基板内に前記高耐圧ＭＩＳＦＥＴのチャネル形成領域を形成する工程と、
（ｅ）前記第１レジストパターンを除去する工程と、
（ｆ）前記半導体基板上に前記メモリセル形成領域を露出し、前記低耐圧ＭＩＳＦＥＴ形成領域および前記高耐圧ＭＩＳＦＥＴ形成領域を覆う第２レジストパターンを形成する工程と、
（ｇ）前記第２レジストパターンをマスクにしたイオン注入により、前記半導体基板内に前記メモリセルの第１導電型である第１ウェルを形成する工程と、
（ｈ）前記第１ウェルの形成に用いた前記第２レジストパターンをマスクにしたイオン注入により、前記半導体基板内に前記メモリセルのチャネル形成領域を形成する工程と、
（ｉ）前記第２レジストパターンを除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１１】
前記第１ウェルの不純物濃度は、前記第２ウェルの不純物濃度よりも大きいことを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
さらに、
前記（ｈ）工程後、前記（ｉ）工程前に、前記第２レジストパターンをマスクとしたエッチングにより、前記メモリセル形成領域に存在する前記絶縁膜を除去する工程を備えることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１３】
さらに、
（ｊ）前記（ｉ）工程後、前記半導体基板上に第１電位障壁膜、電荷蓄積膜および第２電位障壁膜を積層して形成する工程と、
（ｋ）前記第２電位障壁膜上に導体膜を形成する工程と、
（ｌ）前記導体膜をパターニングして前記メモリセル形成領域に前記メモリセルのゲート電極を形成する工程とを備えることを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
さらに、
（ｍ）前記（ｌ）工程後、前記低耐圧ＭＩＳＦＥＴの第１導電型である第３ウェルを形成する工程を備えることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記メモリセルは、不揮発性メモリセルであることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１６】
半導体基板の第１領域に形成されたメモリセルと前記半導体基板の第２領域に形成された相対的に耐圧の高い高耐圧ＭＩＳＦＥＴおよび前記半導体基板の第３領域に形成された相対的に耐圧の低い低耐圧ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）前記半導体基板上に、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域を覆い、メモリセル形成領域を露出する第２レジストパターンを形成する工程と、
（ｂ）前記第２レジストパターンをマスクにしたイオン注入により、前記半導体基板内に前記メモリセルの第１導電型である第１ウェルを形成する工程と、
（ｃ）前記第１ウェルの形成に用いた前記第２レジストパターンをマスクにしたイオン注入により、前記メモリセルのチャネル形成領域を形成する工程と、
（ｄ）前記第２レジストパターンを除去する工程と、
（ｅ）前記半導体基板上に、前記メモリセル形成領域および前記低耐圧ＭＩＳＦＥＴ形成領域を覆い、前記高耐圧ＭＩＳＦＥＴ形成領域を露出する第１レジストパターンを形成する工程と、
（ｆ）前記第１レジストパターンをマスクにしたイオン注入により、前記半導体基板内に前記高耐圧ＭＩＳＦＥＴの第１導電型である第２ウェルを形成する工程と、
（ｇ）前記第２ウェルの形成に用いた前記第１レジストパターンをマスクにしたイオン注入により、前記高耐圧ＭＩＳＦＥＴのチャネル形成領域を形成する工程と、
（ｈ）前記第１レジストパターンを除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１７】
半導体基板の第１領域に形成されたメモリセルと前記半導体基板の第２領域に形成された高耐圧ＭＩＳＦＥＴおよび前記半導体基板の第３領域に形成された低耐圧ＭＩＳＦＥＴを有する半導体装置であって、
（ａ）前記メモリセルの第１導電型である第１ウェルと、
（ｂ）前記高耐圧ＭＩＳＦＥＴの第１導電型である第２ウェルとを備え、
前記第１ウェルの不純物濃度と前記第２ウェルの不純物濃度が異なることを特徴とする半導体装置。
【請求項１８】
前記第１ウェルの不純物濃度は、前記第２ウェルの不純物濃度よりも大きいことを特徴とする請求項１７記載の半導体装置。
【請求項１９】
前記メモリセルは、不揮発性メモリセルであることを特徴とする請求項１７記載の半導体装置。
【請求項２０】
前記メモリセルは、
（ｃ）前記半導体基板上に形成された第１電位障壁膜と、
（ｄ）前記第１電位障壁膜上に形成された電荷蓄積膜と、
（ｅ）前記電荷蓄積膜上に形成された第２電位障壁膜と、
（ｆ）前記第２電位障壁膜上に形成されたゲート電極とを有することを特徴とする請求項１９記載の半導体装置。
【請求項１】
半導体基板の第１領域に形成されたメモリセルと前記半導体基板の第２領域に形成された相対的に耐圧の高い高耐圧ＭＩＳＦＥＴおよび前記半導体基板の第３領域に形成された相対的に耐圧の低い低耐圧ＭＩＳＦＥＴとを有する半導体装置の製造方法であって、
（ａ）前記メモリセルの第１導電型である第１ウェルを形成する工程と、
（ｂ）前記高耐圧ＭＩＳＦＥＴの第１導電型である第２ウェルを形成する工程とを備え、
前記（ａ）工程と前記（ｂ）工程は別工程で実施されることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１ウェルの不純物濃度と前記第２ウェルの不純物濃度とは異なることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１ウェルの不純物濃度は、前記第２ウェルの不純物濃度よりも大きいことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記（ｂ）工程を実施した後、前記（ａ）工程を実施することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記（ａ）工程を実施した後、前記（ｂ）工程を実施することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記高耐圧ＭＩＳＦＥＴが形成されている前記第２領域は駆動回路形成領域であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
（ａ）半導体基板上にレジストパターンを形成する工程と、
（ｂ）前記レジストパターンをマスクとしたイオン注入により、前記半導体基板内にウェルを形成する工程と、
（ｃ）前記ウェルを形成する際に使用した前記レジストパターンをマスクとしたイオン注入により、チャネル形成領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記（ｂ）工程と前記（ｃ）工程で共用する前記レジストパターンの膜厚は、前記チャネル形成領域の形成にだけ用いるものよりも厚いことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記レジストパターンの膜厚は、２μｍ以上３μｍ以下であることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
半導体基板の第１領域に形成されたメモリセルと前記半導体基板の第２領域に形成された相対的に耐圧の高い高耐圧ＭＩＳＦＥＴおよび前記半導体基板の第３領域に形成された相対的に耐圧の低い低耐圧ＭＩＳＦＥＴとを有する半導体装置の製造方法であって、
（ａ）前記半導体基板上に絶縁膜を形成する工程と、
（ｂ）前記絶縁膜上にメモリセル形成領域および低耐圧ＭＩＳＦＥＴ形成領域を覆い、高耐圧ＭＩＳＦＥＴ形成領域を露出する第１レジストパターンを形成する工程と、
（ｃ）前記第１レジストパターンをマスクにしたイオン注入により、前記半導体基板内に前記高耐圧ＭＩＳＦＥＴの第１導電型である第２ウェルを形成する工程と、
（ｄ）前記第２ウェルの形成に用いた前記第１レジストパターンをマスクにしたイオン注入により、前記半導体基板内に前記高耐圧ＭＩＳＦＥＴのチャネル形成領域を形成する工程と、
（ｅ）前記第１レジストパターンを除去する工程と、
（ｆ）前記半導体基板上に前記メモリセル形成領域を露出し、前記低耐圧ＭＩＳＦＥＴ形成領域および前記高耐圧ＭＩＳＦＥＴ形成領域を覆う第２レジストパターンを形成する工程と、
（ｇ）前記第２レジストパターンをマスクにしたイオン注入により、前記半導体基板内に前記メモリセルの第１導電型である第１ウェルを形成する工程と、
（ｈ）前記第１ウェルの形成に用いた前記第２レジストパターンをマスクにしたイオン注入により、前記半導体基板内に前記メモリセルのチャネル形成領域を形成する工程と、
（ｉ）前記第２レジストパターンを除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１１】
前記第１ウェルの不純物濃度は、前記第２ウェルの不純物濃度よりも大きいことを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
さらに、
前記（ｈ）工程後、前記（ｉ）工程前に、前記第２レジストパターンをマスクとしたエッチングにより、前記メモリセル形成領域に存在する前記絶縁膜を除去する工程を備えることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１３】
さらに、
（ｊ）前記（ｉ）工程後、前記半導体基板上に第１電位障壁膜、電荷蓄積膜および第２電位障壁膜を積層して形成する工程と、
（ｋ）前記第２電位障壁膜上に導体膜を形成する工程と、
（ｌ）前記導体膜をパターニングして前記メモリセル形成領域に前記メモリセルのゲート電極を形成する工程とを備えることを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
さらに、
（ｍ）前記（ｌ）工程後、前記低耐圧ＭＩＳＦＥＴの第１導電型である第３ウェルを形成する工程を備えることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記メモリセルは、不揮発性メモリセルであることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１６】
半導体基板の第１領域に形成されたメモリセルと前記半導体基板の第２領域に形成された相対的に耐圧の高い高耐圧ＭＩＳＦＥＴおよび前記半導体基板の第３領域に形成された相対的に耐圧の低い低耐圧ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）前記半導体基板上に、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域を覆い、メモリセル形成領域を露出する第２レジストパターンを形成する工程と、
（ｂ）前記第２レジストパターンをマスクにしたイオン注入により、前記半導体基板内に前記メモリセルの第１導電型である第１ウェルを形成する工程と、
（ｃ）前記第１ウェルの形成に用いた前記第２レジストパターンをマスクにしたイオン注入により、前記メモリセルのチャネル形成領域を形成する工程と、
（ｄ）前記第２レジストパターンを除去する工程と、
（ｅ）前記半導体基板上に、前記メモリセル形成領域および前記低耐圧ＭＩＳＦＥＴ形成領域を覆い、前記高耐圧ＭＩＳＦＥＴ形成領域を露出する第１レジストパターンを形成する工程と、
（ｆ）前記第１レジストパターンをマスクにしたイオン注入により、前記半導体基板内に前記高耐圧ＭＩＳＦＥＴの第１導電型である第２ウェルを形成する工程と、
（ｇ）前記第２ウェルの形成に用いた前記第１レジストパターンをマスクにしたイオン注入により、前記高耐圧ＭＩＳＦＥＴのチャネル形成領域を形成する工程と、
（ｈ）前記第１レジストパターンを除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１７】
半導体基板の第１領域に形成されたメモリセルと前記半導体基板の第２領域に形成された高耐圧ＭＩＳＦＥＴおよび前記半導体基板の第３領域に形成された低耐圧ＭＩＳＦＥＴを有する半導体装置であって、
（ａ）前記メモリセルの第１導電型である第１ウェルと、
（ｂ）前記高耐圧ＭＩＳＦＥＴの第１導電型である第２ウェルとを備え、
前記第１ウェルの不純物濃度と前記第２ウェルの不純物濃度が異なることを特徴とする半導体装置。
【請求項１８】
前記第１ウェルの不純物濃度は、前記第２ウェルの不純物濃度よりも大きいことを特徴とする請求項１７記載の半導体装置。
【請求項１９】
前記メモリセルは、不揮発性メモリセルであることを特徴とする請求項１７記載の半導体装置。
【請求項２０】
前記メモリセルは、
（ｃ）前記半導体基板上に形成された第１電位障壁膜と、
（ｄ）前記第１電位障壁膜上に形成された電荷蓄積膜と、
（ｅ）前記電荷蓄積膜上に形成された第２電位障壁膜と、
（ｆ）前記第２電位障壁膜上に形成されたゲート電極とを有することを特徴とする請求項１９記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２００７−２０８１５２（Ｐ２００７−２０８１５２Ａ）
【公開日】平成１９年８月１６日（２００７．８．１６）
【国際特許分類】
【出願番号】特願２００６−２７８２８（Ｐ２００６−２７８２８）
【出願日】平成１８年２月６日（２００６．２．６）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１９年８月１６日（２００７．８．１６）
【国際特許分類】
【出願日】平成１８年２月６日（２００６．２．６）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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