半導体保護回路およびその製造方法、半導体保護回路の動作方法
【課題】動作時に、メモリセルのワード線に印加できる電圧の自由度を高めた半導体保護回路を提供する。
【解決手段】保護回路は、半導体基板上に設けられ、配線を有する半導体装置の製造工程中に、配線に流入する電荷から前記半導体装置を保護する。保護回路は、配線に接続された第１の金属配線１２と、配線に互いに並列に接続された順方向ダイオード２０２および逆方向ダイオード２０３と、ドレインが順方向ダイオード２０２の出力部に、ソースが半導体基板１に、ゲートが上層の金属配線を介して接地にそれぞれ接続されたＮＭＩＳ２０４と、ドレインが逆方向ダイオード２０３の入力部に、ソースが半導体基板１に接続されたＰＭＩＳ２０５と、ＮＭＩＳ２０４のゲートに接続された第１のアンテナ２０６と、ＰＭＩＳ２０５のゲートに接続された第２のアンテナ２０７とを備える。
【解決手段】保護回路は、半導体基板上に設けられ、配線を有する半導体装置の製造工程中に、配線に流入する電荷から前記半導体装置を保護する。保護回路は、配線に接続された第１の金属配線１２と、配線に互いに並列に接続された順方向ダイオード２０２および逆方向ダイオード２０３と、ドレインが順方向ダイオード２０２の出力部に、ソースが半導体基板１に、ゲートが上層の金属配線を介して接地にそれぞれ接続されたＮＭＩＳ２０４と、ドレインが逆方向ダイオード２０３の入力部に、ソースが半導体基板１に接続されたＰＭＩＳ２０５と、ＮＭＩＳ２０４のゲートに接続された第１のアンテナ２０６と、ＰＭＩＳ２０５のゲートに接続された第２のアンテナ２０７とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の半導体保護回路、特に、ワード線など、不揮発性半導体記憶装置に設けられる配線に流入する電荷から素子を保護するための回路およびその動作方法に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置の高集積化、低コスト化に伴い、バーチャルグラウンド型アレイを有し、ゲート電極下の絶縁膜中に局所的に電荷をトラップさせるＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Silicon)メモリ技術が提案されている。
【０００３】
ＭＯＮＯＳメモリでは、製造工程中に発生するチャージによりワード線に高電圧（正電圧、負電圧）が印加されるとメモリセルのしきい値電圧が変動するため、製造工程中に発生するチャージからワード線や電荷トラップ層を保護する回路が必要とされる。
【０００４】
以下、図面を参照しながら、従来の半導体保護回路について説明する。
【０００５】
まず、第１の従来例について説明する（特許文献１，２参照）。従来のＭＯＮＯＳメモリは、行列状に配置された複数のメモリセルと、メモリセルの行ごとに設けられ、メモリセルを構成するＭＯＮＯＳ構造のゲート電極にそれぞれ接続されたワード線と、列ごとに設けられ、メモリセルの不純物拡散層に接続されたビット線と、ワード線を駆動するためのＸデコーダと、各列のビット線に接続されたＹデコーダと、Ｙデコーダに読み出された信号を増幅するセンスアンプとを備えている。メモリセルは、Ｐ型基板上に形成されたＰ型ウェルと、Ｐ型ウェル上に下から順に形成された電荷トラップ層およびワード線電極と、Ｐ型ウェルのうち電荷トラップ層の両側方に位置する領域に形成されたＮ型拡散層と、ワード線電極の上方に形成され、第一層メタル配線で構成されたワード線と、ワード線電極と第一層メタル配線とを接続するコンタクトとを有している。ビット線は、メモリセルのＮ型拡散層（ソースまたはドレイン）に接続される。
【０００６】
図１３は、従来の半導体保護回路を示す回路図である。なお、本図面は製造工程の途中の図面であり、具体的には第一層メタル配線１０１２の形成後を示す。図１３に示すように、メモリセルのワード線とＸデコーダとを接続する第一層メタル配線１０１２が、Ｐ型ウェル（ＰＷ）中に配置されたＮチャネル型ＭＯＳトランジスタ１１０２（以下、ＮＭＯＳ１１０２と略記）のドレインに接続されている。このＮＭＯＳ１１０２のドレインは、逆方向ダイオード１１０３を構成するＮ型拡散層としても機能する。ＮＭＯＳ１１０２のソースは接地に接続され、ゲート電極は第一層メタル配線１０１２などで形成されるアンテナに接続されている。
【０００７】
図１４は、図１３に示す従来の半導体保護回路を示す断面図である。なお、本図面は製造工程の途中の図面であり、例えば第一層メタル配線１０１２を形成中の半導体保護回路を示す。図１４に示すように、従来の半導体保護回路は、Ｐ型半導体基板１００１上に設けられたＰ型ウェル１００３と、Ｐ型ウェル１００３上に形成された素子分離用絶縁膜１００５と、Ｐ型ウェル１００３上に設けられたゲート絶縁膜１００８およびゲート電極１００９ｂと、Ｐ型ウェル１００３のうちゲート電極１００９ｂの両側方に位置する領域に設けられ、Ｎ型不純物を含むＮ型拡散層１００７と、Ｎ型拡散層１００７の一方に接し、Ｐ型ウェル１００３の上面部に形成されたＰ型拡散層１００６とを有している。メモリセルのワード線電極１００９ａは、コンタクト１０１１ａを介して第一層メタル配線１０１２に接続され、さらにはコンタクト１０１１ｂを介してＮＭＯＳ１１０２のドレインとなる一方のＮ型拡散層１００７に接続されている。ＮＭＯＳ１１０２のソースとなる他方のＮ型拡散層１００７は、Ｐ型拡散層１００６と接続されているので、Ｐ型ウェル１００３と同電位、すなわち接地電位となる。
【０００８】
図１５は、従来の半導体保護回路の、正チャージに対するメモリセルの保護方法を示す図である。第一層メタル配線１０１２に正チャージが入ると、ＮＭＯＳ１１０２のドレイン電圧が正に上昇する。同時に、ＮＭＯＳ１１０２のゲートに接続されたアンテナ１１０４も正に上昇するため、ＮＭＯＳ１１０２がオン状態となり、ＮＭＯＳ１１０２のドレイン−ソース間は導通する。よって、ＮＭＯＳ１１０２のドレインに伝達された正チャージを接地に逃すことができる。具体的には、ＮＭＯＳ１１０２のしきい値電圧を約１Ｖとすると、正チャージによるワード線電極１００９ａの電位上昇を、約１Ｖに抑えることができる。
【０００９】
図１６は、従来の半導体保護回路の、負チャージに対するメモリセルの保護方法を示す図である。第一層メタル配線１０１２に負チャージが入ると、逆方向ダイオード１１０３を介して、負チャージを接地に逃すことができる。
【００１０】
図１７は、製造工程完了後の従来の半導体保護回路を示す回路図である。従来の半導体保護回路は、ＮＭＯＳ１１０２のゲート電極とソースとが接地に接続されていることが特徴である。
【００１１】
図１８は、図１７に示す従来の半導体保護回路の製造工程完了後の断面図である。ワード線電極１００９ａは、コンタクト１０１１ａを介して第一層メタル配線１０１２に接続され、さらに第一ヴィア１０１３ａを介して第２層メタル配線１０１４に接続され、第２層メタル配線１０１４ａによりＸデコーダに接続されている。ＮＭＯＳ１１０２のゲート電極１００９ｂは、コンタクト１０１１ｃを介して第一層メタル配線１０１２に接続され、さらに第一ヴィア１０１３ｂを介して第２層メタル配線１０１４ｂに接続され、さらに第２ヴィア１０１５を介して第３層メタル配線１０１６に接続され、ヴィアやコンタクトを介して接地に接続されている。
【００１２】
このように、ゲート電極１００９ｂは、ワード線に接続される金属配線を加工している間はアンテナに接続された浮遊状態になり、ワード線に接続される金属配線の加工が終了したのちに、接地電位に抑えられていることが特徴である。
【００１３】
データの書込み時には、半導体記憶装置のワード線に例えば約＋９Ｖが印加される。このとき、ＮＭＯＳ１１０２は、そのゲート電極が接地されているのでオフ状態となり、ワード線に印加された９Ｖの電圧が降下することはない。また、逆方向ダイオード１１０３には逆方向の電圧がかかるので電流が流れず、逆方向ダイオードの導通により印加された電圧が降下することもない。よって、メモリセル１１０１のワード線に約＋９Ｖを印加することができる。
【００１４】
データの消去時に、メモリセル１１０１のワード線には約０Ｖ（ほぼ接地電位）が印加される。このとき、ＮＭＯＳ１１０２のゲート電極は接地されているのでオフ状態となり、ワード線に印加された０Ｖの電圧は変化しない。また、逆方向ダイオード１１０３の両端には同電位がかるので、ワード線に印加される電圧が逆方向ダイオード１１０３の導通によって変化することもない。よって、ワード線に約＋０Ｖを印加することができる。
【特許文献１】ＵＳ６,３３７,５０２
【特許文献２】ＵＳ６,１１７,７１４
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、上記の従来技術では、メモリセルのワード線に負電位を印加することができない。なぜならば、メモリセルのワード線に負電圧を印加すると、逆方向ダイオードを介して負電圧が接地に逃げてしまうからである。
【００１６】
本発明は、上記課題に鑑みてなされたものであり、動作時に、メモリセルのワード線に印加できる電圧の自由度を高めた半導体保護回路を実現することを目的とする。
【課題を解決するための手段】
【００１７】
上記の目的を達成するため、本発明の半導体保護回路は、半導体基板上に設けられ、配線を有する半導体装置の製造工程中に、前記配線に流入する電荷から前記半導体装置を保護するための半導体保護回路であって、前記配線に接続され、前記配線よりも上層に配置された第１の金属配線と、入力部が前記配線に接続された順方向ダイオードと、出力部が前記配線に接続され、前記順方向ダイオードと並列に接続された逆方向ダイオードと、ドレインが前記順方向ダイオードの出力部に接続され、ソースが前記半導体基板に接続され、ゲート電極が前記第１の金属配線よりも上層の第２の金属配線を介して接地に接続されたＮチャネル型ＭＩＳトランジスタと、ドレインが前記逆方向ダイオードの入力部に接続され、ソースが前記半導体基板に接続されたＰチャネル型ＭＩＳトランジスタと、前記Ｎチャネル型ＭＩＳトランジスタのゲート電極に接続され、前記第１の金属配線の少なくとも一部と同じ配線層内に設けられた第１のアンテナと、前記Ｐチャネル型ＭＩＳトランジスタのゲート電極に接続され、前記第１の金属配線の少なくとも一部と同じ配線層内に設けられた第２のアンテナとを備えている。
【００１８】
この構成により、半導体装置の製造工程中に正電荷が生じた場合には、正方向ダイオードおよびＮチャネル型ＭＩＳトランジスタを介して当該正電荷を接地（あるいは半導体基板）に逃がし、負電荷が生じた場合には、逆方向ダイオードおよびＰチャネル型ＭＩＳトランジスタを介して当該負電荷を接地（あるいは半導体基板）に逃がすことができる。また、制御回路などを用いて構成部材に印加する電圧を制御することによって、半導体装置の配線を正電圧から負電圧までの広い電圧範囲で駆動させることが可能となる。従って、本発明の半導体保護回路は、特にＭＯＮＯＳメモリなど、電圧を大きく変動させる配線を有する半導体記憶装置の保護回路として有用である。
【００１９】
また、本発明の半導体保護回路においては、第２のＮ型ウェルに接続された第３のアンテナを設けてさらに効果的に電荷を集めて接地へと逃がすこともできる。
【００２０】
また、複数の順方向ダイオードを共通のＮチャネル型ＭＩＳトランジスタに接続し、且つ、複数の逆方向ダイオードを共通のＰチャネル型ＭＩＳトランジスタに接続することで、半導体保護回路の面積を小さくすることができる。
【００２１】
また、本発明の半導体保護回路の製造方法は、Ｐ型の半導体基板上に設けられ、配線を有する半導体装置の製造工程中に、前記配線に流入する電荷から前記半導体装置を保護するための半導体保護回路の製造方法であって、前記半導体基板に深いＮ型ウェルを形成した後、前記深いＮ型ウェル内に第１のＰ型ウェル、および第２のＰ型ウェル、第１のＮ型ウェルおよび第２のＮ型ウェルを順次形成する工程（ａ）と、前記第１のＮ型ウェル内に順方向ダイオードを形成し、前記第１のＰ型ウェル内に逆方向ダイオードを形成し、前記第２のＰ型ウェル上にＮチャネル型ＭＩＳトランジスタを形成し、前記第２のＮ型ウェル上にＰチャネル型ＭＩＳトランジスタを形成する工程（ｂ）と、前記配線と前記順方向ダイオードの入力部と前記逆方向ダイオードの出力部とを互いに接続させる第１の金属配線と、前記Ｎチャネル型ＭＩＳトランジスタのドレインと前記順方向ダイオードの出力部とを接続させる第２の金属配線と、前記Ｎチャネル型ＭＩＳトランジスタのソースを前記半導体基板に接続させる第３の金属配線と、前記逆方向ダイオードの入力部と前記Ｐチャネル型ＭＩＳトランジスタのドレインとを接続させる第４の金属配線と、前記Ｐチャネル型ＭＩＳトランジスタのソースを前記半導体基板に接続させる第５の金属配線とを含む第一層メタル配線と、前記Ｎチャネル型ＭＩＳトランジスタのゲート電極に接続された第１のアンテナと、前記Ｐチャネル型ＭＩＳトランジスタのゲート電極に接続された第２のアンテナとをそれぞれ前記半導体基板の上方に形成する工程（ｃ）と、前記第一層メタル配線の上方に、前記Ｎチャネル型ＭＩＳトランジスタのゲート電極を接地に接続させる第６の金属配線と、前記Ｎチャネル型ＭＩＳトランジスタのドレイン、前記Ｐチャネル型ＭＩＳトランジスタのゲート電極、および前記第２のＮ型ウェルに第１の制御回路を接続させる第７の金属配線と、前記Ｐチャネル型ＭＩＳトランジスタのドレインおよび前記逆方向ダイオードの入力部に第２の制御回路を接続させる第８の金属配線とを含む上層金属配線を形成する工程（ｄ）とを備えている。
【００２２】
この方法によれば、半導体保護回路と並行して作製される半導体装置の製造工程中に生じる正電荷および負電荷をそれぞれ接地へと逃がすことができる上、半導体装置の完成後、当該半導体装置を駆動させる際には、配線から正方向ダイオードおよび逆方向ダイオードのいずれにも電流が流れないように制御できるので、配線に正電圧から負電圧までの広い範囲の電圧を印加することができるようになる。
【００２３】
また、本発明の半導体保護回路の動作方法は、半導体基板上に設けられた半導体装置内の配線に接続され、前記配線よりも上層に配置された第１の金属配線と、入力部が前記配線に接続された順方向ダイオードと、出力部が前記配線に接続され、前記順方向ダイオードと並列に接続された逆方向ダイオードと、ドレインが前記順方向ダイオードの出力部に接続され、ソースが前記半導体基板に接続され、ゲート電極が前記第１の金属配線よりも上層の第２の金属配線を介して接地に接続されたＮチャネル型ＭＩＳトランジスタと、ドレインが前記逆方向ダイオードの入力部に接続され、ソースが前記半導体基板に接続されたＰチャネル型ＭＩＳトランジスタと、前記Ｎチャネル型ＭＩＳトランジスタのゲート電極に接続され、前記第１の金属配線の少なくとも一部と同じ配線層内に設けられた第１のアンテナと、前記Ｐチャネル型ＭＩＳトランジスタのゲート電極に接続され、前記第１の金属配線の少なくとも一部と同じ配線層内に設けられた第２のアンテナと、前記Ｎチャネル型ＭＩＳトランジスタのドレイン、前記Ｐチャネル型ＭＩＳトランジスタのゲート電極、および前記第２のＮ型ウェルの電位を制御する第１の制御回路と、前記Ｐチャネル型ＭＩＳトランジスタのドレインおよび前記逆方向ダイオードの入力部に接続された第２の制御回路とを備えた半導体保護回路の動作方法であって、前記Ｎチャネル型ＭＩＳトランジスタのゲート電極が接地に接続される前で、且つ前記Ｐチャネル型ＭＩＳトランジスタのゲート電極が前記第１の制御回路に接続される前に、前記第１の金属配線に正電荷が流入した場合、前記正電荷が、前記順方向ダイオードおよび前記Ｎチャネル型ＭＩＳトランジスタを介して接地に転送される。
【発明の効果】
【００２４】
本発明に係る半導体保護回路によれば、半導体装置の製造工程中に生じた正電荷は、順方向ダイオードとＮＭＯＳを介して接地へと逃がされる。また、製造工程中に生じた負電荷は、逆方向ダイオードとＰＭＯＳを介して接地へと逃がされる。また、半導体装置の完成後の駆動時には、順方向ダイオードと逆方向ダイオードの配置されたウェル電圧を制御することにより、正電圧から負電圧までの広い範囲の電圧をワード線に印加することができる。すなわち、負電圧を動作に用いる半導体記憶装置にも適用可能となる。
【発明を実施するための最良の形態】
【００２５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＭＯＮＯＳ型半導体記憶装置のメモリセルを示す断面図であり、図２は、本実施形態の半導体記憶装置のうちメモリアレイを示す回路図である。また、図３は、製造工程中の本実施形態に係る半導体記憶装置の半導体保護回路を模式的に示す回路図である。
【００２６】
図２に示すように、本実施形態の半導体記憶装置は、行列状に配置された複数のメモリセル１０１と、メモリセル１０１の行ごとに設けられ、メモリセル１０１を構成するＭＯＮＯＳ構造のゲート電極にそれぞれ接続されたワード線５１と、列ごとに設けられ、メモリセル１０１のＮ型拡散層７に接続されたビット線５０と、ワード線５１を駆動するためのＸデコーダ５４と、各列のビット線５０に接続されたＹデコーダ５６と、Ｙデコーダ５６に読み出された信号を増幅するセンスアンプ５８と、Ｘデコーダ５４と各ワード線５１との間に設けられた半導体保護回路５２とを備えている。
【００２７】
さらに、図１に示すように、メモリセル１０１は、例えばＰ型半導体基板１上に形成されたＰ型ウェル３と、Ｐ型ウェル３の半導体形成領域を囲む素子分離用絶縁膜（ＳＴＩ）５と、Ｐ型ウェル３上に下から順に形成された電荷トラップ層９９およびワード線電極９ａと、Ｐ型ウェル３のうち電荷トラップ層９９の両側方に位置する領域に形成されたＮ型拡散層７と、ワード線電極９ａの上方に形成され、第一層メタル配線（Ｍ１）１２で構成されたワード線５１（図２参照）と、ワード線電極９ａと第一層メタル配線１２とを接続するコンタクト１１とを有している。各ビット線は、２列分のメモリセル１０１のＮ型拡散層（ソースまたはドレイン）に接続される。
【００２８】
以上で説明したメモリアレイ構造およびメモリセル１０１の構成は一般的なＭＯＮＯＳメモリと同様であるが、本実施形態の半導体記憶装置は、半導体保護回路の構成が従来技術と異なっている。
【００２９】
図３に示すように、第一層メタル配線１２の形成時での本実施形態の半導体保護回路は、Ｐ型基板１上に形成された深いＮ型ウェル２と、Ｐ型基板１上または深いＮ型ウェル２の上に形成されたＰ型ウェルＰＷ１、ＰＷ２、ＰＷ３およびＮ型ウェルＮＷ１、ＮＷ２、ＮＷ３と、Ｐ型ウェルＰＷ２（第２のＰ型ウェル）上に設けられ、ソースが接地（Ｐ型基板１）に接続されたＮチャネル型ＭＩＳトランジスタ（以下「ＮＭＩＳ」と略する）２０４と、Ｎ型ウェルＮＷ２（第１のＮ型ウェル）内に設けられ、入力部が第一層メタル配線１２を介してワード線５１に接続され、出力部がＮＭＩＳ２０４のドレインに接続された順方向ダイオード２０２と、Ｎ型ウェルＮＷ３（第２のＮ型ウェル）上に設けられ、ソースが接地（Ｐ型基板１）に接続されたＰチャネル型ＭＩＳトランジスタ（以下「ＰＭＩＳ」と略する）２０５と、Ｐ型ウェルＰＷ３（第１のＰ型ウェル）内に設けられ、出力部が第一層メタル配線１２を介してワード線５１に接続され、入力部がＰＭＩＳ２０５のドレインに接続された逆方向ダイオード２０３とを有している。ＮＭＩＳ２０４のゲート電極は、第一層メタル配線の一部で構成されるＮＭＩＳゲートアンテナ（第１のアンテナ）２０６に接続され、ＰＭＩＳ２０５のゲート電極は、第一層メタル配線の一部で構成されるＰＭＩＳゲートアンテナ（第２のアンテナ）２０７に接続されている。このＮＭＩＳゲートアンテナ２０６およびＰＭＩＳゲートアンテナ２０７は、メタル配線と同一材料で構成され、通常のメタル配線とほぼ同様な形状を有している。
【００３０】
図４は、図３に示す第１の実施形態に係る半導体保護回路を模式的に示す断面図である。同図は製造工程中の図面であり、例えば第一層メタル配線１２の形成直後の状態を示している。
【００３１】
図４に示すように、Ｐ型半導体基板１上に深いＮ型ウェル２が配置され、深いＮ型ウェル２内にＰ型ウェルＰＷ２、ＰＷ３とＮ型ウェルＮＷ１、ＮＷ２、ＮＷ３が配置されている。Ｎ型ウェルＮＷ２の表面部には、Ｎ型ウェルＮＷ２とともに順方向ダイオード２０２を構成するＰ型拡散層６ｃが配置され、Ｐ型ウェルＰＷ２の表面部にはＮＭＩＳ２０４のＮ型拡散層７ａが配置されている。また、Ｐ型ウェルＰＷ３の表面部には、Ｐ型ウェルＰＷ３とともに逆方向ダイオード２０３を構成するＮ型拡散層７ｃが配置され、Ｎ型ウェルＮＷ３の表面部には、ＰＭＩＳ２０５のＰ型拡散層が配置されている。
【００３２】
メモリセル１０１のワード線電極９ａは、コンタクト１１を介して第一層メタル配線１２に接続され、さらにコンタクト１１を介して順方向ダイオード２０２を構成するＰ型拡散層６ｃに接続される。Ｎ型ウェルＮＷ２内に配置されたＮ型拡散層７ｂとＮＭＩＳ２０４のドレインとなるＮ型拡散層７ａの一方とは、コンタクト１１および第一層メタル配線１２を介して互いに接続されている。ＮＭＩＳ２０４のソースとなるＮ型拡散層７ａの他方の電位は、Ｐ型ウェルＰＷ１内に配置されたＰ型拡散層６ａを介して接地電位に固定されている。なお、Ｐ型ウェルＰＷ２内のＰ型拡散層６ｂもコンタクト１１を介してＰ型ウェルＰＷ１内に配置されたＰ型拡散層６ａに接続されており、Ｐ型ウェルＰＷ２の電位は接地電位に固定される。
【００３３】
さらに、メモリセル１０１のワード線電極９ａは、コンタクト１１を介して第一層メタル配線１２に接続され、さらにコンタクト１１を介して逆方向ダイオード２０３を構成するＮ型拡散層７ｃに接続され、逆方向ダイオード２０３が設けられたＰ型ウェルＰＷ３内に配置されたＰ型拡散層６ｄとＰＭＩＳ２０５のドレインとなるＰ型拡散層６ｅとが、コンタクト１１および第一層メタル配線１２を介して接続されている。ＰＭＩＳ２０５のソースとなるＰ型拡散層６ｅの一方の電位は、Ｐ型ウェルＰＷ４内に配置されたＰ型拡散層６ｆを介して接地電位に固定されている。
【００３４】
一般に、配線を形成するためのプラズマエッチング工程、プラズマＣＶＤ法によるシリコン酸化膜などの膜成長工程、スクラバー洗浄などの洗浄工程など、種々の工程により正方向あるいは負方向のチャージが発生する。
【００３５】
以下、本実施形態の半導体保護回路によるチャージからの保護方法を説明する。
【００３６】
図５は、第１の実施形態に係る半導体保護回路における、正チャージの流れを示す図である。第一層メタル配線１２に正チャージが入ると、順方向ダイオード２０２を介してＮＭＩＳ２０４のドレイン電圧が正に上昇する。これと同時に、ＮＭＩＳ２０４のゲート電極９ｂ（図４参照）に接続されたＮＭＩＳゲートアンテナ２０６の電位も正に上昇するため、ＮＭＩＳ２０４がオン状態となり、ＮＭＩＳ２０４のドレインとソースは導通する。よって、ＮＭＩＳ２０４のドレインに伝達された正チャージを、接地に逃がすことができる。具体例としては、ＮＭＩＳ２０４のしきい値電圧を約１Ｖとすると、正チャージによるワード線電極９ａの電位上昇を、約１Ｖに抑えることができる。
【００３７】
図６は、第１の実施形態に係る半導体保護回路における、負チャージの流れを示す図である。第一層メタル配線１２に負チャージが入ると、逆方向ダイオード２０３を介してＰＭＩＳ２０５のドレイン電圧が負に降下する。これと同時に、ＰＭＩＳ２０５のゲート電極９ｃに接続されたＰＭＩＳゲートアンテナ２０７の電位も負に降下するため、ＰＭＩＳ２０５がオン状態となり、ＰＭＩＳ２０５のドレインとソースは導通する。よって、ＰＭＩＳ２０５のドレインに伝達された負チャージを、接地電位に逃がすことができる。具体例としては、ＰＭＩＳ２０５のしきい値電圧を約−１Ｖとすると、負チャージによるワード線電極９ａの電位降下を、約−１Ｖに抑えることができる。
【００３８】
次に、製造工程完了後の本実施形態の半導体保護回路について説明する。
【００３９】
図７は、製造工程完了後の本実施形態に係る半導体保護回路を模式的に示す回路図である。同図に示すように、最終的に、ＮＭＩＳ２０４のゲート電極とソースが接地電位に接続され、ＰＭＩＳ２０５のゲート電極９ｃはＮ型ウェルＮＷ３と電気的に接続される。
【００４０】
図８は、図７に示す製造工程終了後の本実施形態に係る半導体保護回路の断面図である。なお、同図では、図４に示すＰ型拡散層６ａ〜６ｆをまとめてＰ型拡散層６として示し、Ｎ型拡散層７ａ〜７ｃをまとめてＮ型拡散層７として示している。
【００４１】
図８に示すように、ワード線電極９ａは、コンタクト１１を介して第一層メタル配線１２に接続され、さらに第一ヴィア１３を介して第二層メタル配線１４に接続され、第二層メタル配線１４によりＸデコーダ５４に接続されている。
【００４２】
ＮＭＩＳ２０４のゲート電極９ｂは、コンタクト１１、第一層メタル配線１２、第一ヴィア１３を順に介して第二層メタル配線１４に接続され、さらに第二ヴィア１５および第三層メタル配線１６を介して接地に接続されている。このように、本実施形態の半導体保護回路におけるＮＭＩＳ２０４のゲート電極９ｂは、メモリセル１０１のワード線に接続される金属配線を加工する間はアンテナに接続された浮遊状態になり、メモリセル１０１のワード線に接続される金属配線の加工が終了したのちに、接地に接続されることを特徴とする。なお、ＮＭＩＳ２０４のゲート電極９ｂは、第三層より上層のメタル配線を介して接地されていてもよい。
【００４３】
また、ＰＭＩＳ２０５のゲート電極９ｃは、コンタクト１１、第一層メタル配線１２、第一ヴィア１３を順に介して第二層メタル配線１４に接続され、さらに第二ヴィア１５および第三層メタル配線１６を介してＶ−ＮＷ制御回路（第１の制御回路）１１２に接続される。このように、本実施形態の半導体保護回路におけるＰＭＩＳ２０５のゲート電極９ｃは、メモリセルのワード線に接続される金属配線を加工する間はアンテナに接続された浮遊状態になり、メモリセル１０１のワード線に接続される金属配線の加工が終了したのちに、Ｖ−ＮＷ制御回路１１２に接続されることを特徴とする。なお、ＰＭＩＳ２０５のゲート電極９は、Ｎ型ウェルＮＷ３に印加される電圧と同じ電圧をＶ−ＮＷ制御回路１１２から印加されてもよいし、第三層またはより上層のメタル配線を介してＮ型ウェルＮＷ３に接続されていてもよい。
【００４４】
さらに、Ｐ型ウェルＰＷ３の電位はＶ−ＰＷ制御回路（第２の制御回路）１１０により制御され、Ｎ型ウェルＮＷ１、ＮＷ２、ＮＷ３と深いＮ型ウェル２の電位はＶ−ＮＷ制御回路１１２により制御されている。
【００４５】
図９は、半導体記憶装置のデータ書込み時における本実施形態の半導体保護回路の動作を模式的に示す回路図である。同図に示すように、データ書込み時には、メモリセル１０１のワード線に約＋９Ｖが印加される。このとき、Ｎ型ウェルＮＷ１、ＮＷ２、ＮＷ３と深いＮ型ウェル２の電位は、Ｖ−ＮＷ制御回路１１２により＋９Ｖに制御され、Ｐ型ウェルＰＷ３の電位はＶ−ＰＷ制御回路１１０により０Ｖに制御される。よって、順方向ダイオード２０２も逆方向ダイオード２０３も導通しないため、メモリセル１０１のワード線に約＋９Ｖの電圧が印加される。なお、ＭＯＮＯＳメモリに本実施形態の半導体保護回路を用いる場合、データの書込みを行うために、Ｐ型ウェルＰＷ３の電位は０Ｖ以下であればよく、Ｎ型ウェルＮＷ１、ＮＷ２、ＮＷ３と深いＮ型ウェル２の電位は、書込み電圧（９Ｖ）以上であればよい。
【００４６】
図１０は、半導体記憶装置のデータ消去時における本実施形態の半導体保護回路の動作を模式的に示す回路図である。データ消去時には、メモリセル１０１のワード線に約−７Ｖの電圧が印加される。このとき、Ｎ型ウェルＮＷ１、ＮＷ２、ＮＷ３と深いＮ型ウェル２の電位は、Ｖ−ＮＷ制御回路１１２により０Ｖに制御され、Ｐ型ウェルＰＷ３の電位はＶ−ＰＷ制御回路１１０により−７Ｖに制御される。よって、順方向ダイオード２０２も逆方向ダイオード２０３も導通しないため、メモリセル１０１のワード線に約−７Ｖが印加される。なお、本実施形態の半導体保護回路をＭＯＮＯＳメモリに用いる場合、データを消去するためにはＰ型ウェルＰＷ３の電位は消去電圧（−７Ｖ）以下であればよく、Ｎ型ウェルＮＷ１、ＮＷ２、ＮＷ３と深いＮ型ウェル２の電位は、０Ｖ以上であればよい。
【００４７】
図１１は、本実施形態の半導体保護回路のレイアウトの一例を模式的に示す平面図である。
【００４８】
同図に示すように、互いに平行に配置された複数のワード線電極９ａの一端に隣接して深いＮ型ウェル２が設けられている。この深いＮ型ウェル２内に、Ｐ型ウェルＰＷ３（Ｐ型ウェル３）、Ｎ型ウェルＮＷ２（Ｎ型ウェル４）が設けられている。Ｐ型ウェルＰＷ３内に逆方向ダイオード２０３を構成するＮ型拡散層７がワード線電極９ａの本数分並び、Ｎ型ウェルＮＷ２内には順方向ダイオード２０２を構成するＰ型拡散層６がワード線電極９ａの本数分並んでいる。一本のワード線電極９ａと一個のＮ型拡散層７、一個のＰ型拡散層６とは、互いに第一層メタル配線１２を介して接続されている。ＮＭＩＳ２０４とＰＭＩＳ２０５は、複数の逆方向ダイオード２０３および順方向ダイオード２０２で共有化できるため、本実施形態の半導体保護回路は非常に小サイズの回路にすることができ、メモリアレイを含む半導体記憶装置の回路面積の増大はほとんどない。
【００４９】
以上のように、本実施形態の半導体保護回路によれば、製造時の配線形成工程中などに半導体記憶装置のメモリアレイにチャージによる高電圧が印加されるのを効果的に防ぐとともに、完成後にはワード線を正電圧から負電圧までの幅広い電圧範囲で駆動させることができる。そのため、本実施形態の半導体保護回路を用いれば、半導体記憶装置のメモリセルのしきい値電圧の変動を抑えながら、広い電圧範囲で書込み、消去動作を行えるＭＯＮＯＳなどの不揮発性半導体記憶装置を実現することができる。
【００５０】
なお、本実施形態の半導体保護回路は、一般的な半導体プロセスにより、半導体記憶装置と一部共通な工程を経て製造することが可能である。すなわち、Ｐ型半導体基板１にＮ型不純物を注入して深いＮ型ウェル２を形成する（図７、８参照）。次に、深いＮ型ウェル２内にＮ型ウェルＮＷ１、ＮＷ２、ＮＷ３を形成した後、深いＮ型ウェル内にＰ型ウェルＰＷ２、ＰＷ３を形成する。次に、Ｐ型ウェルＰＷ２上にＮチャネル型ＭＩＳトランジスタ２０４を形成し、Ｎ型ウェルＮＷ３上にＰチャネル型ＭＩＳトランジスタ２０５を形成する。これと並行して、Ｎ型ウェルＮＷ２内に順方向ダイオード２０２を形成し、Ｐ型ウェルＰＷ３内に逆方向ダイオード２０３を形成する。その後、公知の配線形成技術を用いてメタル配線を形成する。
【００５１】
なお、以上の説明では本実施形態の半導体保護回路をＭＯＮＯＳメモリに適用する例を説明したが、フラッシュメモリなど、配線を負電圧および正電圧に駆動する半導体記憶装置であれば、本実施形態の半導体保護回路が好ましく用いられる。また、半導体保護回路のレイアウトや駆動電圧などは、以上で説明した実施形態に限定されるものではない。
【００５２】
（第２の実施形態）
図１２は、本発明の第２の実施形態に係る半導体保護回路を示す回路図である。同図では、例えば第一層メタル配線の形成工程中における半導体保護回路を示している。
【００５３】
本実施形態の半導体保護回路は、図４に示す第１の実施形態の半導体保護回路の構成に加え、Ｎ型ウェルに接続された第３のアンテナ２０８を備えている。この第３のアンテナ２０８は、ＮＭＩＳゲートアンテナ２０６およびＰＭＩＳゲートアンテナ２０７と同じ配線層内の配線（例えば第一層メタル配線）で構成されている。
【００５４】
この構成により、配線形成時に生じた電荷は第３のアンテナ２０８から順方向ダイオード２０２とＮＭＩＳ２０４のドレインとの間のノードに流入する。従って、製造工程中に正チャージが第３のアンテナ２０８から流入する場合、正チャージはＮＭＩＳ２０４を介して接地へと逃がされる。これにより、第１の実施形態の半導体保護回路に比べて多量の正チャージを接地に逃がすことが可能となる。
【００５５】
この構成により、第一層メタル配線１２に負の電荷が入り、同様にアンテナ２０７に負の電荷が入った場合に、第一層メタル配線１２から入った負の電荷は、ＰＭＩＳ２０５から抜ける。このとき、ＰＭＩＳ２０５が配置されているＮＷ３の電位が正電圧になっているとＰＭＩＳ２０５のしきい値電圧が負側にシフトし、電荷除去能力が低下する。これを防止するためには、ＮＷ３の電位を接地電位に固定すればよく、本実施形態のように、アンテナ２０８をＮＷ３に接続し、アンテナ２０８に負の電荷が入った場合に、ＮＷ３の電位が接地電位に固定されるようにすればよい。
【００５６】
具体的には、ＮＷ３に負電位が入ると、ＮＷ３，深いＮ型ウェルＮＷなどの電位が負方向に低下するが、深いＮ型ウェルＮＷとＰ型基板とがダイオードになっており、負電圧がある程度以上低下すると、Ｐ基板と深いＮＷとの間が順バイアスとなるため、最終的に接地電位になる。
【００５７】
また、第３のアンテナ２０８から負チャージが流入する場合、この負チャージは深いＮ型ウェルＮＷを介してＰ型基板（接地電位）に流れる。
【００５８】
なお、第３のアンテナ２０８は、最終的にはＶ−ＮＷ制御回路１１２（図７参照）に接続されるので、本実施形態の半導体保護回路は第１の実施形態の半導体保護回路と同様の方法で駆動することができる。
【産業上の利用可能性】
【００５９】
以上説明したように、本発明の半導体保護回路は、配線を正電圧から負電圧まで変化させて駆動する半導体装置に用いられ、特に、非導電性の電荷トラップ層を記憶素子として用いる不揮発性半導体記憶装置のワード線保護回路に有用である。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施形態に係るＭＯＮＯＳ型半導体記憶装置のメモリセルを示す断面図である。
【図２】第１の実施形態に係る半導体記憶装置のうちメモリアレイを示す回路図である。
【図３】製造工程中の第１の実施形態に係る半導体保護回路を模式的に示す回路図である。
【図４】図３に示す第１の実施形態に係る半導体保護回路を模式的に示す断面図である。
【図５】第１の実施形態に係る半導体保護回路における、正チャージの流れを示す図である。
【図６】第１の実施形態に係る半導体保護回路における、負チャージの流れを示す図である。
【図７】製造工程完了後の第１の実施形態に係る半導体保護回路を模式的に示す回路図である。
【図８】図７に示す製造工程終了後の第１の実施形態に係る半導体保護回路の断面図である。
【図９】半導体記憶装置のデータ書込み時における第１の実施形態に係る半導体保護回路の動作を模式的に示す回路図である。
【図１０】半導体記憶装置のデータ消去時における第１の実施形態に係る半導体保護回路の動作を模式的に示す回路図である。
【図１１】第１の実施形態の半導体保護回路のレイアウトの一例を模式的に示す平面図である。
【図１２】本発明の第２の実施形態に係る半導体保護回路を示す回路図である。
【図１３】従来の半導体保護回路を示す回路図である.
【図１４】図１３に示す従来の半導体保護回路を示す断面図である。
【図１５】従来の半導体保護回路の、正チャージに対するメモリセルの保護方法を示す図である。
【図１６】従来の半導体保護回路の、負チャージに対するメモリセルの保護方法を示す図である。
【図１７】拡散完了後の従来の半導体保護回路を示す回路図である。
【図１８】図１３に示す従来の半導体保護回路の製造工程完了後（拡散完了後）の断面図である。
【符号の説明】
【００６１】
２ 深いＮ型ウェル
３ Ｐ型ウェル
４ Ｎ型ウェル
５ 素子分離用絶縁膜
６、６ａ〜６ｆ Ｐ型拡散層
７、７ａ〜７ｃ Ｎ型拡散層
９ａ ワード線電極
９ｂ、９ｃ ゲート電極
１１ コンタクト
１２ 第一層メタル配線
１３ 第一ヴィア
１４ 第二層メタル配線
１５ 第二ヴィア
１６ 第三層メタル配線
５０ ビット線
５１ ワード線
５２ 半導体保護回路
５４ Ｘデコーダ
５６ Ｙデコーダ
５８ センスアンプ
９９ 電荷トラップ層
１０１ メモリセル
１１０ Ｖ−ＰＷ制御回路
１１２ Ｖ−ＮＷ制御回路
２０２ 順方向ダイオード
２０３ 逆方向ダイオード
２０４ ＮＭＩＳ
２０５ ＰＭＩＳ
２０６ ＮＭＩＳゲートアンテナ
２０７ ＰＭＩＳゲートアンテナ
２０８ 第３のアンテナ
ＮＷ１、ＮＷ２、ＮＷ３ Ｎ型ウェル
ＰＷ１、ＰＷ２、ＰＷ３、ＰＷ４ Ｐ型ウェル
【技術分野】
【０００１】
本発明は、半導体装置の半導体保護回路、特に、ワード線など、不揮発性半導体記憶装置に設けられる配線に流入する電荷から素子を保護するための回路およびその動作方法に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置の高集積化、低コスト化に伴い、バーチャルグラウンド型アレイを有し、ゲート電極下の絶縁膜中に局所的に電荷をトラップさせるＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Silicon)メモリ技術が提案されている。
【０００３】
ＭＯＮＯＳメモリでは、製造工程中に発生するチャージによりワード線に高電圧（正電圧、負電圧）が印加されるとメモリセルのしきい値電圧が変動するため、製造工程中に発生するチャージからワード線や電荷トラップ層を保護する回路が必要とされる。
【０００４】
以下、図面を参照しながら、従来の半導体保護回路について説明する。
【０００５】
まず、第１の従来例について説明する（特許文献１，２参照）。従来のＭＯＮＯＳメモリは、行列状に配置された複数のメモリセルと、メモリセルの行ごとに設けられ、メモリセルを構成するＭＯＮＯＳ構造のゲート電極にそれぞれ接続されたワード線と、列ごとに設けられ、メモリセルの不純物拡散層に接続されたビット線と、ワード線を駆動するためのＸデコーダと、各列のビット線に接続されたＹデコーダと、Ｙデコーダに読み出された信号を増幅するセンスアンプとを備えている。メモリセルは、Ｐ型基板上に形成されたＰ型ウェルと、Ｐ型ウェル上に下から順に形成された電荷トラップ層およびワード線電極と、Ｐ型ウェルのうち電荷トラップ層の両側方に位置する領域に形成されたＮ型拡散層と、ワード線電極の上方に形成され、第一層メタル配線で構成されたワード線と、ワード線電極と第一層メタル配線とを接続するコンタクトとを有している。ビット線は、メモリセルのＮ型拡散層（ソースまたはドレイン）に接続される。
【０００６】
図１３は、従来の半導体保護回路を示す回路図である。なお、本図面は製造工程の途中の図面であり、具体的には第一層メタル配線１０１２の形成後を示す。図１３に示すように、メモリセルのワード線とＸデコーダとを接続する第一層メタル配線１０１２が、Ｐ型ウェル（ＰＷ）中に配置されたＮチャネル型ＭＯＳトランジスタ１１０２（以下、ＮＭＯＳ１１０２と略記）のドレインに接続されている。このＮＭＯＳ１１０２のドレインは、逆方向ダイオード１１０３を構成するＮ型拡散層としても機能する。ＮＭＯＳ１１０２のソースは接地に接続され、ゲート電極は第一層メタル配線１０１２などで形成されるアンテナに接続されている。
【０００７】
図１４は、図１３に示す従来の半導体保護回路を示す断面図である。なお、本図面は製造工程の途中の図面であり、例えば第一層メタル配線１０１２を形成中の半導体保護回路を示す。図１４に示すように、従来の半導体保護回路は、Ｐ型半導体基板１００１上に設けられたＰ型ウェル１００３と、Ｐ型ウェル１００３上に形成された素子分離用絶縁膜１００５と、Ｐ型ウェル１００３上に設けられたゲート絶縁膜１００８およびゲート電極１００９ｂと、Ｐ型ウェル１００３のうちゲート電極１００９ｂの両側方に位置する領域に設けられ、Ｎ型不純物を含むＮ型拡散層１００７と、Ｎ型拡散層１００７の一方に接し、Ｐ型ウェル１００３の上面部に形成されたＰ型拡散層１００６とを有している。メモリセルのワード線電極１００９ａは、コンタクト１０１１ａを介して第一層メタル配線１０１２に接続され、さらにはコンタクト１０１１ｂを介してＮＭＯＳ１１０２のドレインとなる一方のＮ型拡散層１００７に接続されている。ＮＭＯＳ１１０２のソースとなる他方のＮ型拡散層１００７は、Ｐ型拡散層１００６と接続されているので、Ｐ型ウェル１００３と同電位、すなわち接地電位となる。
【０００８】
図１５は、従来の半導体保護回路の、正チャージに対するメモリセルの保護方法を示す図である。第一層メタル配線１０１２に正チャージが入ると、ＮＭＯＳ１１０２のドレイン電圧が正に上昇する。同時に、ＮＭＯＳ１１０２のゲートに接続されたアンテナ１１０４も正に上昇するため、ＮＭＯＳ１１０２がオン状態となり、ＮＭＯＳ１１０２のドレイン−ソース間は導通する。よって、ＮＭＯＳ１１０２のドレインに伝達された正チャージを接地に逃すことができる。具体的には、ＮＭＯＳ１１０２のしきい値電圧を約１Ｖとすると、正チャージによるワード線電極１００９ａの電位上昇を、約１Ｖに抑えることができる。
【０００９】
図１６は、従来の半導体保護回路の、負チャージに対するメモリセルの保護方法を示す図である。第一層メタル配線１０１２に負チャージが入ると、逆方向ダイオード１１０３を介して、負チャージを接地に逃すことができる。
【００１０】
図１７は、製造工程完了後の従来の半導体保護回路を示す回路図である。従来の半導体保護回路は、ＮＭＯＳ１１０２のゲート電極とソースとが接地に接続されていることが特徴である。
【００１１】
図１８は、図１７に示す従来の半導体保護回路の製造工程完了後の断面図である。ワード線電極１００９ａは、コンタクト１０１１ａを介して第一層メタル配線１０１２に接続され、さらに第一ヴィア１０１３ａを介して第２層メタル配線１０１４に接続され、第２層メタル配線１０１４ａによりＸデコーダに接続されている。ＮＭＯＳ１１０２のゲート電極１００９ｂは、コンタクト１０１１ｃを介して第一層メタル配線１０１２に接続され、さらに第一ヴィア１０１３ｂを介して第２層メタル配線１０１４ｂに接続され、さらに第２ヴィア１０１５を介して第３層メタル配線１０１６に接続され、ヴィアやコンタクトを介して接地に接続されている。
【００１２】
このように、ゲート電極１００９ｂは、ワード線に接続される金属配線を加工している間はアンテナに接続された浮遊状態になり、ワード線に接続される金属配線の加工が終了したのちに、接地電位に抑えられていることが特徴である。
【００１３】
データの書込み時には、半導体記憶装置のワード線に例えば約＋９Ｖが印加される。このとき、ＮＭＯＳ１１０２は、そのゲート電極が接地されているのでオフ状態となり、ワード線に印加された９Ｖの電圧が降下することはない。また、逆方向ダイオード１１０３には逆方向の電圧がかかるので電流が流れず、逆方向ダイオードの導通により印加された電圧が降下することもない。よって、メモリセル１１０１のワード線に約＋９Ｖを印加することができる。
【００１４】
データの消去時に、メモリセル１１０１のワード線には約０Ｖ（ほぼ接地電位）が印加される。このとき、ＮＭＯＳ１１０２のゲート電極は接地されているのでオフ状態となり、ワード線に印加された０Ｖの電圧は変化しない。また、逆方向ダイオード１１０３の両端には同電位がかるので、ワード線に印加される電圧が逆方向ダイオード１１０３の導通によって変化することもない。よって、ワード線に約＋０Ｖを印加することができる。
【特許文献１】ＵＳ６,３３７,５０２
【特許文献２】ＵＳ６,１１７,７１４
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、上記の従来技術では、メモリセルのワード線に負電位を印加することができない。なぜならば、メモリセルのワード線に負電圧を印加すると、逆方向ダイオードを介して負電圧が接地に逃げてしまうからである。
【００１６】
本発明は、上記課題に鑑みてなされたものであり、動作時に、メモリセルのワード線に印加できる電圧の自由度を高めた半導体保護回路を実現することを目的とする。
【課題を解決するための手段】
【００１７】
上記の目的を達成するため、本発明の半導体保護回路は、半導体基板上に設けられ、配線を有する半導体装置の製造工程中に、前記配線に流入する電荷から前記半導体装置を保護するための半導体保護回路であって、前記配線に接続され、前記配線よりも上層に配置された第１の金属配線と、入力部が前記配線に接続された順方向ダイオードと、出力部が前記配線に接続され、前記順方向ダイオードと並列に接続された逆方向ダイオードと、ドレインが前記順方向ダイオードの出力部に接続され、ソースが前記半導体基板に接続され、ゲート電極が前記第１の金属配線よりも上層の第２の金属配線を介して接地に接続されたＮチャネル型ＭＩＳトランジスタと、ドレインが前記逆方向ダイオードの入力部に接続され、ソースが前記半導体基板に接続されたＰチャネル型ＭＩＳトランジスタと、前記Ｎチャネル型ＭＩＳトランジスタのゲート電極に接続され、前記第１の金属配線の少なくとも一部と同じ配線層内に設けられた第１のアンテナと、前記Ｐチャネル型ＭＩＳトランジスタのゲート電極に接続され、前記第１の金属配線の少なくとも一部と同じ配線層内に設けられた第２のアンテナとを備えている。
【００１８】
この構成により、半導体装置の製造工程中に正電荷が生じた場合には、正方向ダイオードおよびＮチャネル型ＭＩＳトランジスタを介して当該正電荷を接地（あるいは半導体基板）に逃がし、負電荷が生じた場合には、逆方向ダイオードおよびＰチャネル型ＭＩＳトランジスタを介して当該負電荷を接地（あるいは半導体基板）に逃がすことができる。また、制御回路などを用いて構成部材に印加する電圧を制御することによって、半導体装置の配線を正電圧から負電圧までの広い電圧範囲で駆動させることが可能となる。従って、本発明の半導体保護回路は、特にＭＯＮＯＳメモリなど、電圧を大きく変動させる配線を有する半導体記憶装置の保護回路として有用である。
【００１９】
また、本発明の半導体保護回路においては、第２のＮ型ウェルに接続された第３のアンテナを設けてさらに効果的に電荷を集めて接地へと逃がすこともできる。
【００２０】
また、複数の順方向ダイオードを共通のＮチャネル型ＭＩＳトランジスタに接続し、且つ、複数の逆方向ダイオードを共通のＰチャネル型ＭＩＳトランジスタに接続することで、半導体保護回路の面積を小さくすることができる。
【００２１】
また、本発明の半導体保護回路の製造方法は、Ｐ型の半導体基板上に設けられ、配線を有する半導体装置の製造工程中に、前記配線に流入する電荷から前記半導体装置を保護するための半導体保護回路の製造方法であって、前記半導体基板に深いＮ型ウェルを形成した後、前記深いＮ型ウェル内に第１のＰ型ウェル、および第２のＰ型ウェル、第１のＮ型ウェルおよび第２のＮ型ウェルを順次形成する工程（ａ）と、前記第１のＮ型ウェル内に順方向ダイオードを形成し、前記第１のＰ型ウェル内に逆方向ダイオードを形成し、前記第２のＰ型ウェル上にＮチャネル型ＭＩＳトランジスタを形成し、前記第２のＮ型ウェル上にＰチャネル型ＭＩＳトランジスタを形成する工程（ｂ）と、前記配線と前記順方向ダイオードの入力部と前記逆方向ダイオードの出力部とを互いに接続させる第１の金属配線と、前記Ｎチャネル型ＭＩＳトランジスタのドレインと前記順方向ダイオードの出力部とを接続させる第２の金属配線と、前記Ｎチャネル型ＭＩＳトランジスタのソースを前記半導体基板に接続させる第３の金属配線と、前記逆方向ダイオードの入力部と前記Ｐチャネル型ＭＩＳトランジスタのドレインとを接続させる第４の金属配線と、前記Ｐチャネル型ＭＩＳトランジスタのソースを前記半導体基板に接続させる第５の金属配線とを含む第一層メタル配線と、前記Ｎチャネル型ＭＩＳトランジスタのゲート電極に接続された第１のアンテナと、前記Ｐチャネル型ＭＩＳトランジスタのゲート電極に接続された第２のアンテナとをそれぞれ前記半導体基板の上方に形成する工程（ｃ）と、前記第一層メタル配線の上方に、前記Ｎチャネル型ＭＩＳトランジスタのゲート電極を接地に接続させる第６の金属配線と、前記Ｎチャネル型ＭＩＳトランジスタのドレイン、前記Ｐチャネル型ＭＩＳトランジスタのゲート電極、および前記第２のＮ型ウェルに第１の制御回路を接続させる第７の金属配線と、前記Ｐチャネル型ＭＩＳトランジスタのドレインおよび前記逆方向ダイオードの入力部に第２の制御回路を接続させる第８の金属配線とを含む上層金属配線を形成する工程（ｄ）とを備えている。
【００２２】
この方法によれば、半導体保護回路と並行して作製される半導体装置の製造工程中に生じる正電荷および負電荷をそれぞれ接地へと逃がすことができる上、半導体装置の完成後、当該半導体装置を駆動させる際には、配線から正方向ダイオードおよび逆方向ダイオードのいずれにも電流が流れないように制御できるので、配線に正電圧から負電圧までの広い範囲の電圧を印加することができるようになる。
【００２３】
また、本発明の半導体保護回路の動作方法は、半導体基板上に設けられた半導体装置内の配線に接続され、前記配線よりも上層に配置された第１の金属配線と、入力部が前記配線に接続された順方向ダイオードと、出力部が前記配線に接続され、前記順方向ダイオードと並列に接続された逆方向ダイオードと、ドレインが前記順方向ダイオードの出力部に接続され、ソースが前記半導体基板に接続され、ゲート電極が前記第１の金属配線よりも上層の第２の金属配線を介して接地に接続されたＮチャネル型ＭＩＳトランジスタと、ドレインが前記逆方向ダイオードの入力部に接続され、ソースが前記半導体基板に接続されたＰチャネル型ＭＩＳトランジスタと、前記Ｎチャネル型ＭＩＳトランジスタのゲート電極に接続され、前記第１の金属配線の少なくとも一部と同じ配線層内に設けられた第１のアンテナと、前記Ｐチャネル型ＭＩＳトランジスタのゲート電極に接続され、前記第１の金属配線の少なくとも一部と同じ配線層内に設けられた第２のアンテナと、前記Ｎチャネル型ＭＩＳトランジスタのドレイン、前記Ｐチャネル型ＭＩＳトランジスタのゲート電極、および前記第２のＮ型ウェルの電位を制御する第１の制御回路と、前記Ｐチャネル型ＭＩＳトランジスタのドレインおよび前記逆方向ダイオードの入力部に接続された第２の制御回路とを備えた半導体保護回路の動作方法であって、前記Ｎチャネル型ＭＩＳトランジスタのゲート電極が接地に接続される前で、且つ前記Ｐチャネル型ＭＩＳトランジスタのゲート電極が前記第１の制御回路に接続される前に、前記第１の金属配線に正電荷が流入した場合、前記正電荷が、前記順方向ダイオードおよび前記Ｎチャネル型ＭＩＳトランジスタを介して接地に転送される。
【発明の効果】
【００２４】
本発明に係る半導体保護回路によれば、半導体装置の製造工程中に生じた正電荷は、順方向ダイオードとＮＭＯＳを介して接地へと逃がされる。また、製造工程中に生じた負電荷は、逆方向ダイオードとＰＭＯＳを介して接地へと逃がされる。また、半導体装置の完成後の駆動時には、順方向ダイオードと逆方向ダイオードの配置されたウェル電圧を制御することにより、正電圧から負電圧までの広い範囲の電圧をワード線に印加することができる。すなわち、負電圧を動作に用いる半導体記憶装置にも適用可能となる。
【発明を実施するための最良の形態】
【００２５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＭＯＮＯＳ型半導体記憶装置のメモリセルを示す断面図であり、図２は、本実施形態の半導体記憶装置のうちメモリアレイを示す回路図である。また、図３は、製造工程中の本実施形態に係る半導体記憶装置の半導体保護回路を模式的に示す回路図である。
【００２６】
図２に示すように、本実施形態の半導体記憶装置は、行列状に配置された複数のメモリセル１０１と、メモリセル１０１の行ごとに設けられ、メモリセル１０１を構成するＭＯＮＯＳ構造のゲート電極にそれぞれ接続されたワード線５１と、列ごとに設けられ、メモリセル１０１のＮ型拡散層７に接続されたビット線５０と、ワード線５１を駆動するためのＸデコーダ５４と、各列のビット線５０に接続されたＹデコーダ５６と、Ｙデコーダ５６に読み出された信号を増幅するセンスアンプ５８と、Ｘデコーダ５４と各ワード線５１との間に設けられた半導体保護回路５２とを備えている。
【００２７】
さらに、図１に示すように、メモリセル１０１は、例えばＰ型半導体基板１上に形成されたＰ型ウェル３と、Ｐ型ウェル３の半導体形成領域を囲む素子分離用絶縁膜（ＳＴＩ）５と、Ｐ型ウェル３上に下から順に形成された電荷トラップ層９９およびワード線電極９ａと、Ｐ型ウェル３のうち電荷トラップ層９９の両側方に位置する領域に形成されたＮ型拡散層７と、ワード線電極９ａの上方に形成され、第一層メタル配線（Ｍ１）１２で構成されたワード線５１（図２参照）と、ワード線電極９ａと第一層メタル配線１２とを接続するコンタクト１１とを有している。各ビット線は、２列分のメモリセル１０１のＮ型拡散層（ソースまたはドレイン）に接続される。
【００２８】
以上で説明したメモリアレイ構造およびメモリセル１０１の構成は一般的なＭＯＮＯＳメモリと同様であるが、本実施形態の半導体記憶装置は、半導体保護回路の構成が従来技術と異なっている。
【００２９】
図３に示すように、第一層メタル配線１２の形成時での本実施形態の半導体保護回路は、Ｐ型基板１上に形成された深いＮ型ウェル２と、Ｐ型基板１上または深いＮ型ウェル２の上に形成されたＰ型ウェルＰＷ１、ＰＷ２、ＰＷ３およびＮ型ウェルＮＷ１、ＮＷ２、ＮＷ３と、Ｐ型ウェルＰＷ２（第２のＰ型ウェル）上に設けられ、ソースが接地（Ｐ型基板１）に接続されたＮチャネル型ＭＩＳトランジスタ（以下「ＮＭＩＳ」と略する）２０４と、Ｎ型ウェルＮＷ２（第１のＮ型ウェル）内に設けられ、入力部が第一層メタル配線１２を介してワード線５１に接続され、出力部がＮＭＩＳ２０４のドレインに接続された順方向ダイオード２０２と、Ｎ型ウェルＮＷ３（第２のＮ型ウェル）上に設けられ、ソースが接地（Ｐ型基板１）に接続されたＰチャネル型ＭＩＳトランジスタ（以下「ＰＭＩＳ」と略する）２０５と、Ｐ型ウェルＰＷ３（第１のＰ型ウェル）内に設けられ、出力部が第一層メタル配線１２を介してワード線５１に接続され、入力部がＰＭＩＳ２０５のドレインに接続された逆方向ダイオード２０３とを有している。ＮＭＩＳ２０４のゲート電極は、第一層メタル配線の一部で構成されるＮＭＩＳゲートアンテナ（第１のアンテナ）２０６に接続され、ＰＭＩＳ２０５のゲート電極は、第一層メタル配線の一部で構成されるＰＭＩＳゲートアンテナ（第２のアンテナ）２０７に接続されている。このＮＭＩＳゲートアンテナ２０６およびＰＭＩＳゲートアンテナ２０７は、メタル配線と同一材料で構成され、通常のメタル配線とほぼ同様な形状を有している。
【００３０】
図４は、図３に示す第１の実施形態に係る半導体保護回路を模式的に示す断面図である。同図は製造工程中の図面であり、例えば第一層メタル配線１２の形成直後の状態を示している。
【００３１】
図４に示すように、Ｐ型半導体基板１上に深いＮ型ウェル２が配置され、深いＮ型ウェル２内にＰ型ウェルＰＷ２、ＰＷ３とＮ型ウェルＮＷ１、ＮＷ２、ＮＷ３が配置されている。Ｎ型ウェルＮＷ２の表面部には、Ｎ型ウェルＮＷ２とともに順方向ダイオード２０２を構成するＰ型拡散層６ｃが配置され、Ｐ型ウェルＰＷ２の表面部にはＮＭＩＳ２０４のＮ型拡散層７ａが配置されている。また、Ｐ型ウェルＰＷ３の表面部には、Ｐ型ウェルＰＷ３とともに逆方向ダイオード２０３を構成するＮ型拡散層７ｃが配置され、Ｎ型ウェルＮＷ３の表面部には、ＰＭＩＳ２０５のＰ型拡散層が配置されている。
【００３２】
メモリセル１０１のワード線電極９ａは、コンタクト１１を介して第一層メタル配線１２に接続され、さらにコンタクト１１を介して順方向ダイオード２０２を構成するＰ型拡散層６ｃに接続される。Ｎ型ウェルＮＷ２内に配置されたＮ型拡散層７ｂとＮＭＩＳ２０４のドレインとなるＮ型拡散層７ａの一方とは、コンタクト１１および第一層メタル配線１２を介して互いに接続されている。ＮＭＩＳ２０４のソースとなるＮ型拡散層７ａの他方の電位は、Ｐ型ウェルＰＷ１内に配置されたＰ型拡散層６ａを介して接地電位に固定されている。なお、Ｐ型ウェルＰＷ２内のＰ型拡散層６ｂもコンタクト１１を介してＰ型ウェルＰＷ１内に配置されたＰ型拡散層６ａに接続されており、Ｐ型ウェルＰＷ２の電位は接地電位に固定される。
【００３３】
さらに、メモリセル１０１のワード線電極９ａは、コンタクト１１を介して第一層メタル配線１２に接続され、さらにコンタクト１１を介して逆方向ダイオード２０３を構成するＮ型拡散層７ｃに接続され、逆方向ダイオード２０３が設けられたＰ型ウェルＰＷ３内に配置されたＰ型拡散層６ｄとＰＭＩＳ２０５のドレインとなるＰ型拡散層６ｅとが、コンタクト１１および第一層メタル配線１２を介して接続されている。ＰＭＩＳ２０５のソースとなるＰ型拡散層６ｅの一方の電位は、Ｐ型ウェルＰＷ４内に配置されたＰ型拡散層６ｆを介して接地電位に固定されている。
【００３４】
一般に、配線を形成するためのプラズマエッチング工程、プラズマＣＶＤ法によるシリコン酸化膜などの膜成長工程、スクラバー洗浄などの洗浄工程など、種々の工程により正方向あるいは負方向のチャージが発生する。
【００３５】
以下、本実施形態の半導体保護回路によるチャージからの保護方法を説明する。
【００３６】
図５は、第１の実施形態に係る半導体保護回路における、正チャージの流れを示す図である。第一層メタル配線１２に正チャージが入ると、順方向ダイオード２０２を介してＮＭＩＳ２０４のドレイン電圧が正に上昇する。これと同時に、ＮＭＩＳ２０４のゲート電極９ｂ（図４参照）に接続されたＮＭＩＳゲートアンテナ２０６の電位も正に上昇するため、ＮＭＩＳ２０４がオン状態となり、ＮＭＩＳ２０４のドレインとソースは導通する。よって、ＮＭＩＳ２０４のドレインに伝達された正チャージを、接地に逃がすことができる。具体例としては、ＮＭＩＳ２０４のしきい値電圧を約１Ｖとすると、正チャージによるワード線電極９ａの電位上昇を、約１Ｖに抑えることができる。
【００３７】
図６は、第１の実施形態に係る半導体保護回路における、負チャージの流れを示す図である。第一層メタル配線１２に負チャージが入ると、逆方向ダイオード２０３を介してＰＭＩＳ２０５のドレイン電圧が負に降下する。これと同時に、ＰＭＩＳ２０５のゲート電極９ｃに接続されたＰＭＩＳゲートアンテナ２０７の電位も負に降下するため、ＰＭＩＳ２０５がオン状態となり、ＰＭＩＳ２０５のドレインとソースは導通する。よって、ＰＭＩＳ２０５のドレインに伝達された負チャージを、接地電位に逃がすことができる。具体例としては、ＰＭＩＳ２０５のしきい値電圧を約−１Ｖとすると、負チャージによるワード線電極９ａの電位降下を、約−１Ｖに抑えることができる。
【００３８】
次に、製造工程完了後の本実施形態の半導体保護回路について説明する。
【００３９】
図７は、製造工程完了後の本実施形態に係る半導体保護回路を模式的に示す回路図である。同図に示すように、最終的に、ＮＭＩＳ２０４のゲート電極とソースが接地電位に接続され、ＰＭＩＳ２０５のゲート電極９ｃはＮ型ウェルＮＷ３と電気的に接続される。
【００４０】
図８は、図７に示す製造工程終了後の本実施形態に係る半導体保護回路の断面図である。なお、同図では、図４に示すＰ型拡散層６ａ〜６ｆをまとめてＰ型拡散層６として示し、Ｎ型拡散層７ａ〜７ｃをまとめてＮ型拡散層７として示している。
【００４１】
図８に示すように、ワード線電極９ａは、コンタクト１１を介して第一層メタル配線１２に接続され、さらに第一ヴィア１３を介して第二層メタル配線１４に接続され、第二層メタル配線１４によりＸデコーダ５４に接続されている。
【００４２】
ＮＭＩＳ２０４のゲート電極９ｂは、コンタクト１１、第一層メタル配線１２、第一ヴィア１３を順に介して第二層メタル配線１４に接続され、さらに第二ヴィア１５および第三層メタル配線１６を介して接地に接続されている。このように、本実施形態の半導体保護回路におけるＮＭＩＳ２０４のゲート電極９ｂは、メモリセル１０１のワード線に接続される金属配線を加工する間はアンテナに接続された浮遊状態になり、メモリセル１０１のワード線に接続される金属配線の加工が終了したのちに、接地に接続されることを特徴とする。なお、ＮＭＩＳ２０４のゲート電極９ｂは、第三層より上層のメタル配線を介して接地されていてもよい。
【００４３】
また、ＰＭＩＳ２０５のゲート電極９ｃは、コンタクト１１、第一層メタル配線１２、第一ヴィア１３を順に介して第二層メタル配線１４に接続され、さらに第二ヴィア１５および第三層メタル配線１６を介してＶ−ＮＷ制御回路（第１の制御回路）１１２に接続される。このように、本実施形態の半導体保護回路におけるＰＭＩＳ２０５のゲート電極９ｃは、メモリセルのワード線に接続される金属配線を加工する間はアンテナに接続された浮遊状態になり、メモリセル１０１のワード線に接続される金属配線の加工が終了したのちに、Ｖ−ＮＷ制御回路１１２に接続されることを特徴とする。なお、ＰＭＩＳ２０５のゲート電極９は、Ｎ型ウェルＮＷ３に印加される電圧と同じ電圧をＶ−ＮＷ制御回路１１２から印加されてもよいし、第三層またはより上層のメタル配線を介してＮ型ウェルＮＷ３に接続されていてもよい。
【００４４】
さらに、Ｐ型ウェルＰＷ３の電位はＶ−ＰＷ制御回路（第２の制御回路）１１０により制御され、Ｎ型ウェルＮＷ１、ＮＷ２、ＮＷ３と深いＮ型ウェル２の電位はＶ−ＮＷ制御回路１１２により制御されている。
【００４５】
図９は、半導体記憶装置のデータ書込み時における本実施形態の半導体保護回路の動作を模式的に示す回路図である。同図に示すように、データ書込み時には、メモリセル１０１のワード線に約＋９Ｖが印加される。このとき、Ｎ型ウェルＮＷ１、ＮＷ２、ＮＷ３と深いＮ型ウェル２の電位は、Ｖ−ＮＷ制御回路１１２により＋９Ｖに制御され、Ｐ型ウェルＰＷ３の電位はＶ−ＰＷ制御回路１１０により０Ｖに制御される。よって、順方向ダイオード２０２も逆方向ダイオード２０３も導通しないため、メモリセル１０１のワード線に約＋９Ｖの電圧が印加される。なお、ＭＯＮＯＳメモリに本実施形態の半導体保護回路を用いる場合、データの書込みを行うために、Ｐ型ウェルＰＷ３の電位は０Ｖ以下であればよく、Ｎ型ウェルＮＷ１、ＮＷ２、ＮＷ３と深いＮ型ウェル２の電位は、書込み電圧（９Ｖ）以上であればよい。
【００４６】
図１０は、半導体記憶装置のデータ消去時における本実施形態の半導体保護回路の動作を模式的に示す回路図である。データ消去時には、メモリセル１０１のワード線に約−７Ｖの電圧が印加される。このとき、Ｎ型ウェルＮＷ１、ＮＷ２、ＮＷ３と深いＮ型ウェル２の電位は、Ｖ−ＮＷ制御回路１１２により０Ｖに制御され、Ｐ型ウェルＰＷ３の電位はＶ−ＰＷ制御回路１１０により−７Ｖに制御される。よって、順方向ダイオード２０２も逆方向ダイオード２０３も導通しないため、メモリセル１０１のワード線に約−７Ｖが印加される。なお、本実施形態の半導体保護回路をＭＯＮＯＳメモリに用いる場合、データを消去するためにはＰ型ウェルＰＷ３の電位は消去電圧（−７Ｖ）以下であればよく、Ｎ型ウェルＮＷ１、ＮＷ２、ＮＷ３と深いＮ型ウェル２の電位は、０Ｖ以上であればよい。
【００４７】
図１１は、本実施形態の半導体保護回路のレイアウトの一例を模式的に示す平面図である。
【００４８】
同図に示すように、互いに平行に配置された複数のワード線電極９ａの一端に隣接して深いＮ型ウェル２が設けられている。この深いＮ型ウェル２内に、Ｐ型ウェルＰＷ３（Ｐ型ウェル３）、Ｎ型ウェルＮＷ２（Ｎ型ウェル４）が設けられている。Ｐ型ウェルＰＷ３内に逆方向ダイオード２０３を構成するＮ型拡散層７がワード線電極９ａの本数分並び、Ｎ型ウェルＮＷ２内には順方向ダイオード２０２を構成するＰ型拡散層６がワード線電極９ａの本数分並んでいる。一本のワード線電極９ａと一個のＮ型拡散層７、一個のＰ型拡散層６とは、互いに第一層メタル配線１２を介して接続されている。ＮＭＩＳ２０４とＰＭＩＳ２０５は、複数の逆方向ダイオード２０３および順方向ダイオード２０２で共有化できるため、本実施形態の半導体保護回路は非常に小サイズの回路にすることができ、メモリアレイを含む半導体記憶装置の回路面積の増大はほとんどない。
【００４９】
以上のように、本実施形態の半導体保護回路によれば、製造時の配線形成工程中などに半導体記憶装置のメモリアレイにチャージによる高電圧が印加されるのを効果的に防ぐとともに、完成後にはワード線を正電圧から負電圧までの幅広い電圧範囲で駆動させることができる。そのため、本実施形態の半導体保護回路を用いれば、半導体記憶装置のメモリセルのしきい値電圧の変動を抑えながら、広い電圧範囲で書込み、消去動作を行えるＭＯＮＯＳなどの不揮発性半導体記憶装置を実現することができる。
【００５０】
なお、本実施形態の半導体保護回路は、一般的な半導体プロセスにより、半導体記憶装置と一部共通な工程を経て製造することが可能である。すなわち、Ｐ型半導体基板１にＮ型不純物を注入して深いＮ型ウェル２を形成する（図７、８参照）。次に、深いＮ型ウェル２内にＮ型ウェルＮＷ１、ＮＷ２、ＮＷ３を形成した後、深いＮ型ウェル内にＰ型ウェルＰＷ２、ＰＷ３を形成する。次に、Ｐ型ウェルＰＷ２上にＮチャネル型ＭＩＳトランジスタ２０４を形成し、Ｎ型ウェルＮＷ３上にＰチャネル型ＭＩＳトランジスタ２０５を形成する。これと並行して、Ｎ型ウェルＮＷ２内に順方向ダイオード２０２を形成し、Ｐ型ウェルＰＷ３内に逆方向ダイオード２０３を形成する。その後、公知の配線形成技術を用いてメタル配線を形成する。
【００５１】
なお、以上の説明では本実施形態の半導体保護回路をＭＯＮＯＳメモリに適用する例を説明したが、フラッシュメモリなど、配線を負電圧および正電圧に駆動する半導体記憶装置であれば、本実施形態の半導体保護回路が好ましく用いられる。また、半導体保護回路のレイアウトや駆動電圧などは、以上で説明した実施形態に限定されるものではない。
【００５２】
（第２の実施形態）
図１２は、本発明の第２の実施形態に係る半導体保護回路を示す回路図である。同図では、例えば第一層メタル配線の形成工程中における半導体保護回路を示している。
【００５３】
本実施形態の半導体保護回路は、図４に示す第１の実施形態の半導体保護回路の構成に加え、Ｎ型ウェルに接続された第３のアンテナ２０８を備えている。この第３のアンテナ２０８は、ＮＭＩＳゲートアンテナ２０６およびＰＭＩＳゲートアンテナ２０７と同じ配線層内の配線（例えば第一層メタル配線）で構成されている。
【００５４】
この構成により、配線形成時に生じた電荷は第３のアンテナ２０８から順方向ダイオード２０２とＮＭＩＳ２０４のドレインとの間のノードに流入する。従って、製造工程中に正チャージが第３のアンテナ２０８から流入する場合、正チャージはＮＭＩＳ２０４を介して接地へと逃がされる。これにより、第１の実施形態の半導体保護回路に比べて多量の正チャージを接地に逃がすことが可能となる。
【００５５】
この構成により、第一層メタル配線１２に負の電荷が入り、同様にアンテナ２０７に負の電荷が入った場合に、第一層メタル配線１２から入った負の電荷は、ＰＭＩＳ２０５から抜ける。このとき、ＰＭＩＳ２０５が配置されているＮＷ３の電位が正電圧になっているとＰＭＩＳ２０５のしきい値電圧が負側にシフトし、電荷除去能力が低下する。これを防止するためには、ＮＷ３の電位を接地電位に固定すればよく、本実施形態のように、アンテナ２０８をＮＷ３に接続し、アンテナ２０８に負の電荷が入った場合に、ＮＷ３の電位が接地電位に固定されるようにすればよい。
【００５６】
具体的には、ＮＷ３に負電位が入ると、ＮＷ３，深いＮ型ウェルＮＷなどの電位が負方向に低下するが、深いＮ型ウェルＮＷとＰ型基板とがダイオードになっており、負電圧がある程度以上低下すると、Ｐ基板と深いＮＷとの間が順バイアスとなるため、最終的に接地電位になる。
【００５７】
また、第３のアンテナ２０８から負チャージが流入する場合、この負チャージは深いＮ型ウェルＮＷを介してＰ型基板（接地電位）に流れる。
【００５８】
なお、第３のアンテナ２０８は、最終的にはＶ−ＮＷ制御回路１１２（図７参照）に接続されるので、本実施形態の半導体保護回路は第１の実施形態の半導体保護回路と同様の方法で駆動することができる。
【産業上の利用可能性】
【００５９】
以上説明したように、本発明の半導体保護回路は、配線を正電圧から負電圧まで変化させて駆動する半導体装置に用いられ、特に、非導電性の電荷トラップ層を記憶素子として用いる不揮発性半導体記憶装置のワード線保護回路に有用である。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施形態に係るＭＯＮＯＳ型半導体記憶装置のメモリセルを示す断面図である。
【図２】第１の実施形態に係る半導体記憶装置のうちメモリアレイを示す回路図である。
【図３】製造工程中の第１の実施形態に係る半導体保護回路を模式的に示す回路図である。
【図４】図３に示す第１の実施形態に係る半導体保護回路を模式的に示す断面図である。
【図５】第１の実施形態に係る半導体保護回路における、正チャージの流れを示す図である。
【図６】第１の実施形態に係る半導体保護回路における、負チャージの流れを示す図である。
【図７】製造工程完了後の第１の実施形態に係る半導体保護回路を模式的に示す回路図である。
【図８】図７に示す製造工程終了後の第１の実施形態に係る半導体保護回路の断面図である。
【図９】半導体記憶装置のデータ書込み時における第１の実施形態に係る半導体保護回路の動作を模式的に示す回路図である。
【図１０】半導体記憶装置のデータ消去時における第１の実施形態に係る半導体保護回路の動作を模式的に示す回路図である。
【図１１】第１の実施形態の半導体保護回路のレイアウトの一例を模式的に示す平面図である。
【図１２】本発明の第２の実施形態に係る半導体保護回路を示す回路図である。
【図１３】従来の半導体保護回路を示す回路図である.
【図１４】図１３に示す従来の半導体保護回路を示す断面図である。
【図１５】従来の半導体保護回路の、正チャージに対するメモリセルの保護方法を示す図である。
【図１６】従来の半導体保護回路の、負チャージに対するメモリセルの保護方法を示す図である。
【図１７】拡散完了後の従来の半導体保護回路を示す回路図である。
【図１８】図１３に示す従来の半導体保護回路の製造工程完了後（拡散完了後）の断面図である。
【符号の説明】
【００６１】
２ 深いＮ型ウェル
３ Ｐ型ウェル
４ Ｎ型ウェル
５ 素子分離用絶縁膜
６、６ａ〜６ｆ Ｐ型拡散層
７、７ａ〜７ｃ Ｎ型拡散層
９ａ ワード線電極
９ｂ、９ｃ ゲート電極
１１ コンタクト
１２ 第一層メタル配線
１３ 第一ヴィア
１４ 第二層メタル配線
１５ 第二ヴィア
１６ 第三層メタル配線
５０ ビット線
５１ ワード線
５２ 半導体保護回路
５４ Ｘデコーダ
５６ Ｙデコーダ
５８ センスアンプ
９９ 電荷トラップ層
１０１ メモリセル
１１０ Ｖ−ＰＷ制御回路
１１２ Ｖ−ＮＷ制御回路
２０２ 順方向ダイオード
２０３ 逆方向ダイオード
２０４ ＮＭＩＳ
２０５ ＰＭＩＳ
２０６ ＮＭＩＳゲートアンテナ
２０７ ＰＭＩＳゲートアンテナ
２０８ 第３のアンテナ
ＮＷ１、ＮＷ２、ＮＷ３ Ｎ型ウェル
ＰＷ１、ＰＷ２、ＰＷ３、ＰＷ４ Ｐ型ウェル
【特許請求の範囲】
【請求項１】
半導体基板上に設けられ、配線を有する半導体装置の製造工程中に、前記配線に流入する電荷から前記半導体装置を保護するための半導体保護回路であって、
前記配線に接続され、前記配線よりも上層に配置された第１の金属配線と、
入力部が前記配線に接続された順方向ダイオードと、
出力部が前記配線に接続され、前記順方向ダイオードと並列に接続された逆方向ダイオードと、
ドレインが前記順方向ダイオードの出力部に接続され、ソースが前記半導体基板に接続され、ゲート電極が前記第１の金属配線よりも上層の第２の金属配線を介して接地に接続されたＮチャネル型ＭＩＳトランジスタと、
ドレインが前記逆方向ダイオードの入力部に接続され、ソースが前記半導体基板に接続されたＰチャネル型ＭＩＳトランジスタと、
前記Ｎチャネル型ＭＩＳトランジスタのゲート電極に接続され、前記第１の金属配線の少なくとも一部と同じ配線層内に設けられた第１のアンテナと、
前記Ｐチャネル型ＭＩＳトランジスタのゲート電極に接続され、前記第１の金属配線の少なくとも一部と同じ配線層内に設けられた第２のアンテナとを備えている半導体保護回路。
【請求項２】
前記半導体基板はＰ型基板であり、
前記半導体基板内には深いＮ型ウェルが形成され、
前記深いＮ型ウェル内には第１のＮ型ウェル、第２のＮ型ウェル、第１のＰ型ウェル、および第２のＰ型ウェルが形成され、
前記順方向ダイオードは前記第１のＮ型ウェル内に形成され、
前記逆方向ダイオードは前記第１のＰ型ウェル内に形成され、
前記Ｎチャネル型ＭＩＳトランジスタは前記第２のＰ型ウェル上に形成され、
前記Ｐチャネル型ＭＩＳトランジスタは前記第２のＮ型ウェル上に形成されていることを特徴とする請求項１に記載の半導体保護回路。
【請求項３】
前記Ｎチャネル型ＭＩＳトランジスタのドレイン、前記Ｐチャネル型ＭＩＳトランジスタのゲート電極、および前記第２のＮ型ウェルの電位を制御する第１の制御回路と、
前記Ｐチャネル型ＭＩＳトランジスタのドレインおよび前記逆方向ダイオードの入力部に接続された第２の制御回路とをさらに備えていることを特徴とする請求項２に記載の半導体保護回路。
【請求項４】
前記半導体装置は、情報を保持する電荷トラップ層と、前記電荷トラップ層上に形成されたゲート電極とを各々有するメモリセルが複数個配置されてなるメモリアレイと、前記配線を介して前記メモリセルのゲート電極に接続されたＸデコーダとを有する不揮発性半導体記憶装置であり、
前記配線はワード線であり、
データの書込み時において、前記第１の制御回路は、前記Ｎチャネル型ＭＩＳトランジスタのドレイン、前記Ｐチャネル型ＭＩＳトランジスタのゲート電極、および前記第２のＮ型ウェルに、前記配線に印加される書込み電圧以上の第１の電圧を印加するとともに、前記第２の制御回路は、前記Ｐチャネル型ＭＩＳトランジスタのドレインおよび前記逆方向ダイオードの入力部に前記第１の電圧よりも低い第２の電圧を印加し、
データの消去時において、前記第２の制御回路は、前記Ｎチャネル型ＭＩＳトランジスタのドレイン、前記Ｐチャネル型ＭＩＳトランジスタのゲート電極、および前記第２のＮ型ウェルに第３の電圧を印加するとともに、前記第２の制御回路は、前記Ｐチャネル型ＭＩＳトランジスタのドレインおよび前記逆方向ダイオードの入力部に前記第３の電圧よりも低く、前記配線に印加される消去電圧以下の負電圧である第４の電圧を印加することを特徴とする請求項３に記載の半導体保護回路。
【請求項５】
前記配線は複数本設けられ、
前記順方向ダイオードおよび前記逆方向ダイオードはそれぞれ前記配線に応じた数だけ設けられており、
複数個の前記順方向ダイオードの出力部は、共通の前記Ｎチャネル型ＭＩＳトランジスタのドレインに接続され、
複数個の前記逆方向ダイオードの入力部は、共通の前記Ｐチャネル型ＭＩＳトランジスタのドレインに接続されることを特徴とする請求項１〜４のうちいずれか１つに記載の半導体保護回路。
【請求項６】
前記Ｎチャネル型ＭＩＳトランジスタのドレインおよび前記順方向ダイオードの出力部に接続され、前記第１のアンテナおよび前記第２のアンテナと同じ配線層内に設けられた第３のアンテナをさらに備えていることを特徴とする請求項１〜５のうちいずれか１つに記載の半導体保護回路。
【請求項７】
Ｐ型の半導体基板上に設けられ、配線を有する半導体装置の製造工程中に、前記配線に流入する電荷から前記半導体装置を保護するための半導体保護回路の製造方法であって、
前記半導体基板に深いＮ型ウェルを形成した後、前記深いＮ型ウェル内に第１のＰ型ウェル、および第２のＰ型ウェル、第１のＮ型ウェルおよび第２のＮ型ウェルを順次形成する工程（ａ）と、
前記第１のＮ型ウェル内に順方向ダイオードを形成し、前記第１のＰ型ウェル内に逆方向ダイオードを形成し、前記第２のＰ型ウェル上にＮチャネル型ＭＩＳトランジスタを形成し、前記第２のＮ型ウェル上にＰチャネル型ＭＩＳトランジスタを形成する工程（ｂ）と、
前記配線と前記順方向ダイオードの入力部と前記逆方向ダイオードの出力部とを互いに接続させる第１の金属配線と、前記Ｎチャネル型ＭＩＳトランジスタのドレインと前記順方向ダイオードの出力部とを接続させる第２の金属配線と、前記Ｎチャネル型ＭＩＳトランジスタのソースを前記半導体基板に接続させる第３の金属配線と、前記逆方向ダイオードの入力部と前記Ｐチャネル型ＭＩＳトランジスタのドレインとを接続させる第４の金属配線と、前記Ｐチャネル型ＭＩＳトランジスタのソースを前記半導体基板に接続させる第５の金属配線とを含む第一層メタル配線と、前記Ｎチャネル型ＭＩＳトランジスタのゲート電極に接続された第１のアンテナと、前記Ｐチャネル型ＭＩＳトランジスタのゲート電極に接続された第２のアンテナとをそれぞれ前記半導体基板の上方に形成する工程（ｃ）と、
前記第一層メタル配線の上方に、前記Ｎチャネル型ＭＩＳトランジスタのゲート電極を接地に接続させる第６の金属配線と、前記Ｎチャネル型ＭＩＳトランジスタのドレイン、前記Ｐチャネル型ＭＩＳトランジスタのゲート電極、および前記第２のＮ型ウェルに第１の制御回路を接続させる第７の金属配線と、前記Ｐチャネル型ＭＩＳトランジスタのドレインおよび前記逆方向ダイオードの入力部に第２の制御回路を接続させる第８の金属配線とを含む上層金属配線を形成する工程（ｄ）とを備えている半導体保護回路の製造方法。
【請求項８】
前記工程（ｃ）では、前記第１のアンテナおよび前記第２のアンテナが前記第一層メタル配線の形成時に生じる正電荷または負電荷を集めるとともに、前記正電荷は前記順方向ダイオードおよび前記Ｎチャネル型ＭＩＳトランジスタを介して前記半導体基板に逃がされ、前記負電荷は前記逆方向ダイオードおよび前記Ｐチャネル型ＭＩＳトランジスタを介して前記半導体基板に逃がされることを特徴とする請求項７に記載の半導体保護回路の製造方法。
【請求項９】
前記工程（ｃ）では、前記第１のＮ型ウェルに接続された第３のアンテナをさらに形成することを特徴とする請求項７および８に記載の半導体保護回路の製造方法。
【請求項１０】
半導体基板上に設けられた半導体装置内の配線に接続され、前記配線よりも上層に配置された第１の金属配線と、入力部が前記配線に接続された順方向ダイオードと、出力部が前記配線に接続され、前記順方向ダイオードと並列に接続された逆方向ダイオードと、ドレインが前記順方向ダイオードの出力部に接続され、ソースが前記半導体基板に接続され、ゲート電極が前記第１の金属配線よりも上層の第２の金属配線を介して接地に接続されたＮチャネル型ＭＩＳトランジスタと、ドレインが前記逆方向ダイオードの入力部に接続され、ソースが前記半導体基板に接続されたＰチャネル型ＭＩＳトランジスタと、前記Ｎチャネル型ＭＩＳトランジスタのゲート電極に接続され、前記第１の金属配線の少なくとも一部と同じ配線層内に設けられた第１のアンテナと、前記Ｐチャネル型ＭＩＳトランジスタのゲート電極に接続され、前記第１の金属配線の少なくとも一部と同じ配線層内に設けられた第２のアンテナと、前記Ｎチャネル型ＭＩＳトランジスタのドレイン、前記Ｐチャネル型ＭＩＳトランジスタのゲート電極、および前記第２のＮ型ウェルの電位を制御する第１の制御回路と、前記Ｐチャネル型ＭＩＳトランジスタのドレインおよび前記逆方向ダイオードの入力部に接続された第２の制御回路とを備えた半導体保護回路の動作方法であって、
前記Ｎチャネル型ＭＩＳトランジスタのゲート電極が接地に接続される前で、且つ前記Ｐチャネル型ＭＩＳトランジスタのゲート電極が前記第１の制御回路に接続される前に、前記第１の金属配線に正電荷が流入した場合、前記正電荷が、前記順方向ダイオードおよび前記Ｎチャネル型ＭＩＳトランジスタを介して接地に転送される半導体保護回路の動作方法。
【請求項１１】
前記Ｎチャネル型ＭＩＳトランジスタのゲート電極が接地に接続される前で、且つ前記Ｐチャネル型ＭＩＳトランジスタのゲート電極が前記第１の制御回路に接続される前に、前記第１の配線に負電荷が流入した場合、前記負電荷が、前記逆方向ダイオードおよび前記Ｐチャネル型ＭＩＳトランジスタを介して接地に転送される半導体保護回路の動作方法。
【請求項１２】
前記半導体装置の動作時において、前記配線に第１の正電圧を印加する際、前記第１の制御回路は、前記第１のＮ型ウェルおよび前記第２のＮ型ウェルに、前記第１の正電圧以上の第２の正電圧を印加することを特徴とする、半導体保護回路の動作方法。
【請求項１３】
前記半導体装置の動作時において、前記配線に第１の負電圧を印加する際、前記第２の制御回路は、前記第１のＰ型ウェルに、前記第１の負電圧以下の第２の負電圧を印加することを特徴とする半導体保護回路の動作方法。
【請求項１】
半導体基板上に設けられ、配線を有する半導体装置の製造工程中に、前記配線に流入する電荷から前記半導体装置を保護するための半導体保護回路であって、
前記配線に接続され、前記配線よりも上層に配置された第１の金属配線と、
入力部が前記配線に接続された順方向ダイオードと、
出力部が前記配線に接続され、前記順方向ダイオードと並列に接続された逆方向ダイオードと、
ドレインが前記順方向ダイオードの出力部に接続され、ソースが前記半導体基板に接続され、ゲート電極が前記第１の金属配線よりも上層の第２の金属配線を介して接地に接続されたＮチャネル型ＭＩＳトランジスタと、
ドレインが前記逆方向ダイオードの入力部に接続され、ソースが前記半導体基板に接続されたＰチャネル型ＭＩＳトランジスタと、
前記Ｎチャネル型ＭＩＳトランジスタのゲート電極に接続され、前記第１の金属配線の少なくとも一部と同じ配線層内に設けられた第１のアンテナと、
前記Ｐチャネル型ＭＩＳトランジスタのゲート電極に接続され、前記第１の金属配線の少なくとも一部と同じ配線層内に設けられた第２のアンテナとを備えている半導体保護回路。
【請求項２】
前記半導体基板はＰ型基板であり、
前記半導体基板内には深いＮ型ウェルが形成され、
前記深いＮ型ウェル内には第１のＮ型ウェル、第２のＮ型ウェル、第１のＰ型ウェル、および第２のＰ型ウェルが形成され、
前記順方向ダイオードは前記第１のＮ型ウェル内に形成され、
前記逆方向ダイオードは前記第１のＰ型ウェル内に形成され、
前記Ｎチャネル型ＭＩＳトランジスタは前記第２のＰ型ウェル上に形成され、
前記Ｐチャネル型ＭＩＳトランジスタは前記第２のＮ型ウェル上に形成されていることを特徴とする請求項１に記載の半導体保護回路。
【請求項３】
前記Ｎチャネル型ＭＩＳトランジスタのドレイン、前記Ｐチャネル型ＭＩＳトランジスタのゲート電極、および前記第２のＮ型ウェルの電位を制御する第１の制御回路と、
前記Ｐチャネル型ＭＩＳトランジスタのドレインおよび前記逆方向ダイオードの入力部に接続された第２の制御回路とをさらに備えていることを特徴とする請求項２に記載の半導体保護回路。
【請求項４】
前記半導体装置は、情報を保持する電荷トラップ層と、前記電荷トラップ層上に形成されたゲート電極とを各々有するメモリセルが複数個配置されてなるメモリアレイと、前記配線を介して前記メモリセルのゲート電極に接続されたＸデコーダとを有する不揮発性半導体記憶装置であり、
前記配線はワード線であり、
データの書込み時において、前記第１の制御回路は、前記Ｎチャネル型ＭＩＳトランジスタのドレイン、前記Ｐチャネル型ＭＩＳトランジスタのゲート電極、および前記第２のＮ型ウェルに、前記配線に印加される書込み電圧以上の第１の電圧を印加するとともに、前記第２の制御回路は、前記Ｐチャネル型ＭＩＳトランジスタのドレインおよび前記逆方向ダイオードの入力部に前記第１の電圧よりも低い第２の電圧を印加し、
データの消去時において、前記第２の制御回路は、前記Ｎチャネル型ＭＩＳトランジスタのドレイン、前記Ｐチャネル型ＭＩＳトランジスタのゲート電極、および前記第２のＮ型ウェルに第３の電圧を印加するとともに、前記第２の制御回路は、前記Ｐチャネル型ＭＩＳトランジスタのドレインおよび前記逆方向ダイオードの入力部に前記第３の電圧よりも低く、前記配線に印加される消去電圧以下の負電圧である第４の電圧を印加することを特徴とする請求項３に記載の半導体保護回路。
【請求項５】
前記配線は複数本設けられ、
前記順方向ダイオードおよび前記逆方向ダイオードはそれぞれ前記配線に応じた数だけ設けられており、
複数個の前記順方向ダイオードの出力部は、共通の前記Ｎチャネル型ＭＩＳトランジスタのドレインに接続され、
複数個の前記逆方向ダイオードの入力部は、共通の前記Ｐチャネル型ＭＩＳトランジスタのドレインに接続されることを特徴とする請求項１〜４のうちいずれか１つに記載の半導体保護回路。
【請求項６】
前記Ｎチャネル型ＭＩＳトランジスタのドレインおよび前記順方向ダイオードの出力部に接続され、前記第１のアンテナおよび前記第２のアンテナと同じ配線層内に設けられた第３のアンテナをさらに備えていることを特徴とする請求項１〜５のうちいずれか１つに記載の半導体保護回路。
【請求項７】
Ｐ型の半導体基板上に設けられ、配線を有する半導体装置の製造工程中に、前記配線に流入する電荷から前記半導体装置を保護するための半導体保護回路の製造方法であって、
前記半導体基板に深いＮ型ウェルを形成した後、前記深いＮ型ウェル内に第１のＰ型ウェル、および第２のＰ型ウェル、第１のＮ型ウェルおよび第２のＮ型ウェルを順次形成する工程（ａ）と、
前記第１のＮ型ウェル内に順方向ダイオードを形成し、前記第１のＰ型ウェル内に逆方向ダイオードを形成し、前記第２のＰ型ウェル上にＮチャネル型ＭＩＳトランジスタを形成し、前記第２のＮ型ウェル上にＰチャネル型ＭＩＳトランジスタを形成する工程（ｂ）と、
前記配線と前記順方向ダイオードの入力部と前記逆方向ダイオードの出力部とを互いに接続させる第１の金属配線と、前記Ｎチャネル型ＭＩＳトランジスタのドレインと前記順方向ダイオードの出力部とを接続させる第２の金属配線と、前記Ｎチャネル型ＭＩＳトランジスタのソースを前記半導体基板に接続させる第３の金属配線と、前記逆方向ダイオードの入力部と前記Ｐチャネル型ＭＩＳトランジスタのドレインとを接続させる第４の金属配線と、前記Ｐチャネル型ＭＩＳトランジスタのソースを前記半導体基板に接続させる第５の金属配線とを含む第一層メタル配線と、前記Ｎチャネル型ＭＩＳトランジスタのゲート電極に接続された第１のアンテナと、前記Ｐチャネル型ＭＩＳトランジスタのゲート電極に接続された第２のアンテナとをそれぞれ前記半導体基板の上方に形成する工程（ｃ）と、
前記第一層メタル配線の上方に、前記Ｎチャネル型ＭＩＳトランジスタのゲート電極を接地に接続させる第６の金属配線と、前記Ｎチャネル型ＭＩＳトランジスタのドレイン、前記Ｐチャネル型ＭＩＳトランジスタのゲート電極、および前記第２のＮ型ウェルに第１の制御回路を接続させる第７の金属配線と、前記Ｐチャネル型ＭＩＳトランジスタのドレインおよび前記逆方向ダイオードの入力部に第２の制御回路を接続させる第８の金属配線とを含む上層金属配線を形成する工程（ｄ）とを備えている半導体保護回路の製造方法。
【請求項８】
前記工程（ｃ）では、前記第１のアンテナおよび前記第２のアンテナが前記第一層メタル配線の形成時に生じる正電荷または負電荷を集めるとともに、前記正電荷は前記順方向ダイオードおよび前記Ｎチャネル型ＭＩＳトランジスタを介して前記半導体基板に逃がされ、前記負電荷は前記逆方向ダイオードおよび前記Ｐチャネル型ＭＩＳトランジスタを介して前記半導体基板に逃がされることを特徴とする請求項７に記載の半導体保護回路の製造方法。
【請求項９】
前記工程（ｃ）では、前記第１のＮ型ウェルに接続された第３のアンテナをさらに形成することを特徴とする請求項７および８に記載の半導体保護回路の製造方法。
【請求項１０】
半導体基板上に設けられた半導体装置内の配線に接続され、前記配線よりも上層に配置された第１の金属配線と、入力部が前記配線に接続された順方向ダイオードと、出力部が前記配線に接続され、前記順方向ダイオードと並列に接続された逆方向ダイオードと、ドレインが前記順方向ダイオードの出力部に接続され、ソースが前記半導体基板に接続され、ゲート電極が前記第１の金属配線よりも上層の第２の金属配線を介して接地に接続されたＮチャネル型ＭＩＳトランジスタと、ドレインが前記逆方向ダイオードの入力部に接続され、ソースが前記半導体基板に接続されたＰチャネル型ＭＩＳトランジスタと、前記Ｎチャネル型ＭＩＳトランジスタのゲート電極に接続され、前記第１の金属配線の少なくとも一部と同じ配線層内に設けられた第１のアンテナと、前記Ｐチャネル型ＭＩＳトランジスタのゲート電極に接続され、前記第１の金属配線の少なくとも一部と同じ配線層内に設けられた第２のアンテナと、前記Ｎチャネル型ＭＩＳトランジスタのドレイン、前記Ｐチャネル型ＭＩＳトランジスタのゲート電極、および前記第２のＮ型ウェルの電位を制御する第１の制御回路と、前記Ｐチャネル型ＭＩＳトランジスタのドレインおよび前記逆方向ダイオードの入力部に接続された第２の制御回路とを備えた半導体保護回路の動作方法であって、
前記Ｎチャネル型ＭＩＳトランジスタのゲート電極が接地に接続される前で、且つ前記Ｐチャネル型ＭＩＳトランジスタのゲート電極が前記第１の制御回路に接続される前に、前記第１の金属配線に正電荷が流入した場合、前記正電荷が、前記順方向ダイオードおよび前記Ｎチャネル型ＭＩＳトランジスタを介して接地に転送される半導体保護回路の動作方法。
【請求項１１】
前記Ｎチャネル型ＭＩＳトランジスタのゲート電極が接地に接続される前で、且つ前記Ｐチャネル型ＭＩＳトランジスタのゲート電極が前記第１の制御回路に接続される前に、前記第１の配線に負電荷が流入した場合、前記負電荷が、前記逆方向ダイオードおよび前記Ｐチャネル型ＭＩＳトランジスタを介して接地に転送される半導体保護回路の動作方法。
【請求項１２】
前記半導体装置の動作時において、前記配線に第１の正電圧を印加する際、前記第１の制御回路は、前記第１のＮ型ウェルおよび前記第２のＮ型ウェルに、前記第１の正電圧以上の第２の正電圧を印加することを特徴とする、半導体保護回路の動作方法。
【請求項１３】
前記半導体装置の動作時において、前記配線に第１の負電圧を印加する際、前記第２の制御回路は、前記第１のＰ型ウェルに、前記第１の負電圧以下の第２の負電圧を印加することを特徴とする半導体保護回路の動作方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２００８−２０５２７１（Ｐ２００８−２０５２７１Ａ）
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願番号】特願２００７−４０７７０（Ｐ２００７−４０７７０）
【出願日】平成１９年２月２１日（２００７．２．２１）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願日】平成１９年２月２１日（２００７．２．２１）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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