半導体装置及びその製造方法
【課題】メモリセルアレイ領域と周辺回路領域との間に生じる層間絶縁膜の段差を解消し、歩留まりの向上を図ることができる半導体装置を提供すること。
【解決手段】半導体基板１上で素子分離用絶縁膜２ａ、２ｂによって素子分離された複数の第１の素子１０が形成された第１の領域４と、半導体基板１上で第１の領域４に隣接して配されるとともに、素子分離用絶縁膜２ｂ、２ｃによって素子分離された複数の第２の素子２０が形成され、第２の素子２０の高さが第１の素子１０の高さよりも低い第２の領域５と、第２の領域５にある素子分離用絶縁膜２ｂ、２ｃの少なくとも一部の領域上に配設されたダミー絶縁膜６ｃ、６ｄと、第１の領域４及び第２の領域５にわたって形成された層間絶縁膜７と、を備える。
【解決手段】半導体基板１上で素子分離用絶縁膜２ａ、２ｂによって素子分離された複数の第１の素子１０が形成された第１の領域４と、半導体基板１上で第１の領域４に隣接して配されるとともに、素子分離用絶縁膜２ｂ、２ｃによって素子分離された複数の第２の素子２０が形成され、第２の素子２０の高さが第１の素子１０の高さよりも低い第２の領域５と、第２の領域５にある素子分離用絶縁膜２ｂ、２ｃの少なくとも一部の領域上に配設されたダミー絶縁膜６ｃ、６ｄと、第１の領域４及び第２の領域５にわたって形成された層間絶縁膜７と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上にメモリセルアレイ領域及び周辺回路領域を有する半導体装置及びその製造方法に関し、特に、メモリセルアレイ領域と周辺回路領域との間の段差を解消できる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置においては、半導体基板上に、メモリセルがマトリックス状に配置してなるメモリセルアレイ領域と、当該メモリセルアレイ領域の周囲に配置された周辺回路領域とを有する。メモリセルアレイ領域では、メモリセルが半導体基板の上に複数のポリシリコン層や絶縁層を積み上げて高く突出した構造となっており、メモリセルアレイ領域全体として密集して隆起している。一方、周辺回路領域では、センスアンプやワード線ドライバ等の集積回路で構成されるが、これらの集積回路は主にＭＯＳ（Metal Oxide Semiconductor）等で構成されており、ＭＯＳのゲート電極が散在して低く突出しているにすぎない。そのため、メモリセルアレイ領域および周辺回路領域上に成膜された層間絶縁膜の表面において、メモリセルアレイ領域と周辺回路領域との間の境界部に大きな段差（グローバル段差）が発生する。グローバル段差を有する層間絶縁膜上に配線を形成すると、配線工程のプロセスマージン（特に、フォトリソグラフィにおけるフォーカスマージン）の縮小によって、配線が断線または短絡しやすくなるといった問題がある。
【０００３】
このような問題を解決するために、特許文献１では、メモリセルアレイ領域と周辺回路領域との間の境界部付近での層間絶縁膜のグローバル段差を緩和するべく、当該境界部付近のフィールド酸化膜上にポリシリコン膜を設けている。これにより、配線工程において、当該境界部付近の層間絶縁膜のグローバル段差がなだらかで高低差が小さいため、フォトリソグラフィ時のフォトレジストの露光ないし加工を設計パターン通りに行え、層間絶縁膜上に形成される各配線間の短絡や断線を生じないとされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−２８４４９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は、本発明の視点からなされるものである。
しかしながら、特許文献１に記載の半導体装置では、メモリセルアレイ領域と周辺回路領域との間の境界部のフィールド酸化膜上にポリシリコン膜を配置することによって、当該境界部付近の急峻な層間絶縁膜の段差が局所的に緩和されるものの、グローバル段差自体は残ったままである。そのため、当該境界部のフィールド酸化膜上にポリシリコン膜を配置するか否かにかかわらず、露光時のメモリセルアレイ領域上のフォトレジストと周辺回路領域上のフォトレジストとで焦点深度が合わず、フォーカスマージンが小さいままであり、配線の断線または短絡を完全に回避することは困難である。
【０００６】
また、特許文献１に記載の半導体装置では、層間絶縁膜がアニールによって平坦化されているが、アニール後のメモリセルアレイ領域上の層間絶縁膜の膜厚（基板表面からの膜厚）と周辺回路領域上の層間絶縁膜の膜厚（基板表面からの膜厚）とが異なるため、層間絶縁膜にコンタクトビア（プラグ用の下穴）を形成する際、メモリセルアレイ領域と周辺回路領域での最適なエッチング時間も異なってくる。そのため、メモリセルアレイ領域および周辺回路領域で同時にコンタクトビアを形成するためのエッチングを行うと、メモリセルアレイ領域ではエッチングが不足してコンタクトオープン不良が発生しやすい状況になり、周辺回路領域ではエッチングが過剰となってコンタクトリーク不良が発生しやすい状況になる。
【０００７】
なお、エッチング時間を調整する方法としてエッチングストッパ膜を用いることが考えられるが、同一のエッチング工程でメモリセルアレイ領域および周辺回路領域でコンタクトビアを形成するためには、層間絶縁膜とエッチングストッパ膜とのエッチング選択比を十分に設定しなければならず、プロセス条件としては難易度が高まる。また、ＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）によって層間絶縁膜を平坦化することが考えられるが、グローバル段差を有する層間絶縁膜では、ＣＭＰを行うとメモリセルアレイ領域の中央で高く周辺で低い湾曲ないし傾斜した面となり、メモリセルアレイ領域上の層間絶縁膜の膜厚（基板表面からの膜厚）と周辺回路領域上の層間絶縁膜の膜厚（基板表面からの膜厚）とが異なるだけでなく、メモリセルアレイ領域内又は周辺回路領域内においても層間絶縁膜の膜厚（基板表面からの膜厚）が不均一になるおそれがある。
【０００８】
本発明の主な課題は、メモリセルアレイ領域と周辺回路領域との間に生じる層間絶縁膜の段差を解消し、リソグラフィ時及びエッチング時のプロセスマージンを拡大し、歩留まりの向上を図ることができる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の第１の視点においては、半導体装置において、半導体基板上で素子分離用絶縁膜によって素子分離された複数の第１の素子が形成された第１の領域と、前記半導体基板上で前記第１の領域に隣接して配されるとともに、前記素子分離用絶縁膜によって素子分離された複数の第２の素子が形成され、前記第２の素子の高さが前記第１の素子の高さよりも低い第２の領域と、前記第２の領域にある前記素子分離用絶縁膜の少なくとも一部の領域上に配設されたダミー絶縁膜と、前記第１の領域及び前記第２の領域にわたって形成された層間絶縁膜と、を備えることを特徴とする。
【００１０】
本発明の前記半導体装置において、前記層間絶縁膜の表面は、前記第１の領域及び前記第２の領域にわたって平坦化されていることが好ましい。
【００１１】
本発明の前記半導体装置において、前記ダミー絶縁膜の高さは、前記第１の素子の高さ以下に設定されていることが好ましい。
【００１２】
本発明の前記半導体装置において、前記ダミー絶縁膜の高さは、前記第１の素子の高さの−１０％以内に設定されていることが好ましい。
【００１３】
本発明の前記半導体装置において、前記第２の領域では、前記第２の素子とは別の領域に前記第１の素子の高さよりも低い第３の素子が形成され、前記第３の素子の一部は、シリサイドブロッキング絶縁膜で覆われており、前記ダミー絶縁膜は、前記シリサイドブロッキング絶縁膜と同じ材質で同じ工程で形成される絶縁膜であることが好ましい。
【００１４】
本発明の第２の視点においては、半導体装置の製造方法において、互いに隣接する第１の領域及び第２の領域にわたって半導体基板上に素子分離用絶縁膜を形成する工程と、前記第１の領域の前記半導体基板上に複数の第１の素子を形成する工程と、前記第２の領域の前記半導体基板上に前記第１の素子の高さよりも低い複数の第２の素子を形成する工程と、前記第２の領域にある前記素子分離用絶縁膜の少なくとも一部の領域上にダミー絶縁膜を形成する工程と、前記ダミー絶縁膜を形成した後、前記第１の領域及び前記第２の領域にわたって層間絶縁膜を形成する工程と、を含むことを特徴とする。
【００１５】
本発明の前記半導体装置の製造方法において、前記層間絶縁膜の表面を、前記第１の領域及び前記第２の領域にわたって平坦化する工程を含むことが好ましい。
【００１６】
本発明の前記半導体装置の製造方法において、前記ダミー絶縁膜を形成する工程では、前記ダミー絶縁膜の高さが前記第１の素子の高さ以下になるように前記ダミー絶縁膜を形成することが好ましい。
【００１７】
本発明の前記半導体装置の製造方法において、前記ダミー絶縁膜を形成する工程では、前記ダミー絶縁膜の高さが前記第１の素子の高さの−１０％以内となるように前記ダミー絶縁膜を形成することが好ましい。
【００１８】
本発明の前記半導体装置の製造方法において、前記第２の素子を形成する工程では、前記第２の領域における前記第２の素子とは別の領域に前記第１の素子の高さよりも低い第３の素子を形成し、前記ダミー絶縁膜を形成する工程では、前記第３の素子の一部を覆うシリサイドブロッキング絶縁膜を形成すると同時に前記ダミー絶縁膜を形成することが好ましい。
【発明の効果】
【００１９】
本発明によれば、周辺回路領域にある素子分離絶縁膜上に段差緩和用のダミー絶縁膜を形成することで、両領域間のグローバル段差が解消され、コンタクトビア形成工程および配線形成工程におけるリソグラフィにおいてフォーカスマージンが拡大し、コンタクトエッチングのプロセスマージンが拡大し、コンタクトビアのオープン不良／リーク不良が低減され、配線の断線／短絡が低減され、歩留まりを向上させることができ、製品の信頼性を高めることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施例１に係る半導体装置の構成を模式的に示した（図２のＸ−Ｘ´間の）部分断面図である。
【図２】本発明の実施例１に係る半導体装置の構成を模式的に示した部分平面図である。
【図３】本発明の実施例１に係る半導体装置の製造方法を模式的に示した第１の工程断面図である。
【図４】本発明の実施例１に係る半導体装置の製造方法を模式的に示した第２の工程断面図である。
【図５】本発明の実施例１に係る半導体装置の製造方法を模式的に示した第３の工程断面図である。
【発明を実施するための形態】
【００２１】
本発明の実施形態に係る半導体装置では、半導体基板（図１の１）上で素子分離用絶縁膜（図１の２ａ、２ｂ）によって素子分離された複数の第１の素子（図１の１０）が形成された第１の領域（図１の４）と、前記半導体基板上で前記第１の領域に隣接して配されるとともに、前記素子分離用絶縁膜（図１の２ｂ、２ｃ）によって素子分離された複数の第２の素子（図１の２０）が形成され、前記第２の素子の高さが前記第１の素子の高さよりも低い第２の領域（図１の５）と、前記第２の領域にある前記素子分離用絶縁膜の少なくとも一部の領域上に配設されたダミー絶縁膜（図１の６ｃ、６ｄ）と、前記第１の領域及び前記第２の領域にわたって形成された層間絶縁膜（図１の７）と、を備える。
【００２２】
本発明の実施形態に係る半導体装置の製造方法では、互いに隣接する第１の領域（図３の４）及び第２の領域（図３の５）にわたって半導体基板（図３の１）上に素子分離用絶縁膜（図３の２ａ、２ｂ、２ｃ）を形成する工程（図３（Ａ））と、前記第１の領域の前記半導体基板上に複数の第１の素子（図３の１０）を形成する工程（図３（Ｃ））と、前記第２の領域の前記半導体基板上に前記第１の素子の高さよりも低い複数の第２の素子（図３の２０）を形成する工程（図３（Ｄ））と、前記第２の領域にある前記素子分離用絶縁膜の少なくとも一部の領域上にダミー絶縁膜（図４の６ｃ、６ｄ）を形成する工程（図４（Ａ））と、前記ダミー絶縁膜を形成した後、前記第１の領域及び前記第２の領域にわたって層間絶縁膜（図４の７）を形成する工程（図４（Ｃ））と、を含む。
【実施例１】
【００２３】
本発明の実施例１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施例１に係る半導体装置の構成を模式的に示した（図２のＸ−Ｘ´間の）部分断面図である。図２は、本発明の実施例１に係る半導体装置の構成を模式的に示した部分平面図である。
【００２４】
実施例１に係る半導体装置は、半導体基板１（例えば、シリコン基板）上に、メモリセルアレイ領域４と、当該メモリセルアレイ領域４の周囲に配置された周辺回路領域５とを有する不揮発性半導体記憶装置である。
【００２５】
メモリセルアレイ領域４では、メモリセル１０がマトリックス状に配置されている。メモリセル１０は、ゲート１２、１４を積層したスタックゲート型のメモリセルであるが、ゲートが横方向に分割されたスプリットゲート型のメモリセルであってもよい。メモリセル１０では、半導体基板１上のフィールド絶縁膜２ａ、２ｂ（例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜）で囲まれた領域において、半導体基板１上にウェル３（例えば、ｐ型ウェル）が形成されており、ウェル３におけるチャネル領域上にトンネル絶縁膜１１（例えば、ＯＮＯ膜）を介して電荷蓄積層となるフローティングゲート１２（例えば、ポリシリコン膜）が形成され、フローティングゲート１２上に絶縁膜１３（例えば、シリコン酸化膜）を介してコントロールゲート１４（例えば、ポリシリコン膜）が形成され、ウェル３におけるチャネル領域の両側にソース領域１５（例えば、ｎ＋不純物領域）及びドレイン領域１６（例えば、ｎ＋不純物領域）が形成され、コントロールゲート１４上にシリサイド領域３６ａ（例えば、ＴｉＳｉ）が形成され、ソース領域１５上にシリサイド領域３５ｄ（例えば、ＴｉＳｉ）が形成され、ドレイン領域１６上にシリサイド領域３５ｅ（例えば、ＴｉＳｉ）が形成されている。メモリセル１０の高さ（コントロールゲート１４の頂面までの高さ）は、選択素子２０の高さ（ゲート電極２２の頂面までの高さ）、及び、保護素子３０の高さ（ゲート電極３２の頂面までの高さ）よりも高くなる。
【００２６】
メモリセル１０上には、層間絶縁膜７（例えば、シリコン酸化膜）が形成されており、層間絶縁膜７においてシリサイド領域３５ｄに通ずる下穴が形成され当該下穴にコンタクトビア８ａ（例えば、タングステン）が埋め込まれており、層間絶縁膜７においてシリサイド領域３５ｅに通ずる下穴が形成され当該下穴にコンタクトビア８ｂ（例えば、タングステン）が埋め込まれており、層間絶縁膜７上の所定の位置にコンタクトビア８ａと接続された配線９ａが形成され、層間絶縁膜７上の所定の位置にコンタクトビア８ｂと接続された配線９ｂが形成されている。コントロールゲート１４は、シリサイド領域３６ａ、コンタクトビア（図示せず）及び配線（図示せず）を含むワード線（図２のＷＬに相当）を介して周辺回路領域５におけるワード線ドライバ（図示せず）に電気的に接続される。ソース領域１５は、シリサイド領域３５ｄ、コンタクトビア８ａ及び配線９ａを含む共通ソース線（図示せず）を介して周辺回路領域５におけるソース線ドライバ（図示せず）に電気的に接続される。ドレイン領域１６は、シリサイド領域３５ｅ、コンタクトビア８ｂ及び配線９ｂを含むビット線（図２のＢＬに相当）を介して周辺回路領域５におけるセンスアンプ（図示せず）に電気的に接続される。なお、メモリセルアレイ領域４におけるフィールド絶縁膜２ａ上にはダミー絶縁膜が形成されていない。
【００２７】
周辺回路領域５では、フィールド絶縁膜２ｂ、２ｃ（例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜）で囲まれた領域において、選択素子２０及び保護素子３０を有する。周辺回路領域５におけるフィールド絶縁膜２ｂ、２ｃ上の少なくとも一部（全部でも可）には、保護素子３０においてドレイン領域３４の所定の領域（シリサイドブロッキング領域）のシリサイド化をブロックするためのシリサイドブロッキング絶縁膜６ａ、６ｂ（例えば、シリコン酸化膜）と同時に形成される段差緩和用のダミー絶縁膜６ｃ、６ｄ（例えば、シリコン酸化膜）が形成されている。ダミー絶縁膜６ｃ、６ｄをシリサイドブロッキング絶縁膜６ａ、６ｂと同時に形成することで、ダミー絶縁膜６ｃ、６ｄを形成するのに追加工程が必要でなく、また、高さを自由に設定することができる。シリサイドブロッキング絶縁膜６ａ、６ｂ及びダミー絶縁膜６ｃ、６ｄの高さは、メモリセル１０の高さ（コントロールゲート１４の頂面までの高さ）と同じ、又はそれ以下に設定され、メモリセル１０の高さの−１０％以内とする。
【００２８】
選択素子２０は、メモリセル１０を制御するワード線ドライバ（図示せず）、ソース線ドライバ（図示せず）、センスアンプ（図示せず）等の回路に含まれるトランジスタである。選択素子２０は、周辺回路領域５における半導体基板１上のフィールド絶縁膜２ｂ、２ｃ（例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜）で囲まれた所定の領域において、半導体基板１上にウェル３（例えば、ｐ型ウェル）が形成されており、ウェル３におけるチャネル領域上にゲート絶縁膜２１（例えば、シリコン酸化膜）を介してゲート電極２２（例えば、ポリシリコン膜）が形成され、ウェル３におけるチャネル領域の両側にソース領域２３（例えば、ｎ＋不純物領域）及びドレイン領域２４（例えば、ｎ＋不純物領域）が形成され、ゲート電極２２上にシリサイド領域３６ｂ（例えば、ＴｉＳｉ）が形成され、ソース領域２３上にシリサイド領域３５ｆ（例えば、ＴｉＳｉ）が形成され、ドレイン領域２４上にシリサイド領域３５ｇ（例えば、ＴｉＳｉ）が形成されている。
【００２９】
選択素子２０上には、層間絶縁膜７（例えば、シリコン酸化膜）が形成されており、層間絶縁膜７においてシリサイド領域３５ｆに通ずる下穴が形成され当該下穴にコンタクトビア８ｃ（例えば、タングステン）が埋め込まれており、層間絶縁膜７においてシリサイド領域３５ｇに通ずる下穴が形成され当該下穴にコンタクトビア８ｄ（例えば、タングステン）が埋め込まれており、層間絶縁膜７上の所定の位置にコンタクトビア８ｃと接続された配線９ｃが形成され、層間絶縁膜７上の所定の位置にコンタクトビア８ｄと接続された配線９ｄが形成されている。選択素子２０の高さ（ゲート電極２２の頂面までの高さ）は、メモリセル１０の高さ（コントロールゲート１４の頂面までの高さ）よりも低く、保護素子３０の高さ（ゲート電極３２の頂面までの高さ）と同じである。
【００３０】
保護素子３０は、静電気放電による損傷および誤動作発生から周辺回路領域５における所定の部分を保護するＥＳＤ（Electro-Static-Discharge；静電気放電）保護素子である。保護素子３０は、周辺回路領域５における半導体基板１上のフィールド絶縁膜２ａ、２ｂ（例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜）で囲まれた所定の領域において、半導体基板１上にウェル３（例えば、ｐ型ウェル）が形成されており、ウェル３におけるチャネル領域上にゲート絶縁膜３１（例えば、シリコン酸化膜）を介してゲート電極３２（例えば、ポリシリコン膜）が形成され、ウェル３におけるチャネル領域の両側にソース領域３３（例えば、ｎ＋不純物領域）及びドレイン領域３４（例えば、ｎ＋不純物領域）が形成され、ドレイン領域３４上の所定の領域（シリサイドブロッキング領域）にシリサイドブロッキング絶縁膜６ａ、６ｂが形成され、ゲート電極３２上にシリサイド領域３６ｃ（例えば、ＴｉＳｉ）が形成され、ソース領域３３上にシリサイド領域３５ａ（例えば、ＴｉＳｉ）が形成され、ドレイン領域３４上におけるシリサイドブロッキング絶縁膜６ａ、６ｂで覆われていない部分にシリサイド領域３５ｂ、３５ｃ（例えば、ＴｉＳｉ）が形成されている。ドレイン領域３４におけるシリサイドブロッキング絶縁膜６ａ、６ｂ下のシリサイドブロッキング領域は、バラスト抵抗（拡散層抵抗）となる。
【００３１】
保護素子３０上には、層間絶縁膜７（例えば、シリコン酸化膜）が形成されており、層間絶縁膜７においてシリサイド領域３５ａに通ずる下穴が形成され当該下穴にコンタクトビア８ｅ（例えば、タングステン）が埋め込まれており、層間絶縁膜７においてシリサイドブロッキング絶縁膜６ａ、６ｂ間の部分にてシリサイド領域３５ｃに通ずる下穴が形成され当該下穴にコンタクトビア８ｆ（例えば、タングステン）が埋め込まれており、層間絶縁膜７上の所定の位置にコンタクトビア８ｅと接続された配線９ｅが形成され、層間絶縁膜７上の所定の位置にコンタクトビア８ｆと接続された配線９ｆが形成されている。ソース領域３３は、周辺回路領域５における所定の部分（例えば、電流を多く消費する部分）と電気的に接続される。ゲート電極３２及びドレイン領域３４は、グランドに電気的に接続される。保護素子３０の高さ（ゲート電極３２の頂面までの高さ）は、メモリセル１０の高さ（コントロールゲート１４の頂面までの高さ）よりも低く、選択素子２０の高さ（ゲート電極２２の頂面までの高さ）と同じである。
【００３２】
なお、図１では保護素子３０を用いた例を示しているが、保護素子３０の代わりに、ポリシリコンを用いた抵抗素子のようにシリサイドブロッキング絶縁膜を用いた素子を用いたものにも適用することができる。
【００３３】
層間絶縁膜７は、メモリセルアレイ領域４及び周辺回路領域５を含む全領域で、頂面がＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）により平坦化されている。層間絶縁膜７の頂面が平坦化されることで、コンタクト工程および配線工程におけるリソグラフィにおいてフォーカスマージが拡大し、コンタクトエッチングのプロセスマージンが拡大する。また、層間絶縁膜７の頂面から、シリサイド領域３５ａ、３５ｃ、３５ｄ、３５ｅ、３５ｆ、３５ｇまでの長さ（深さ）が均一化され、コンタクトのオープン不良／リーク不良が低減され、コンタクトビア８ａ〜８ｆに係る配線抵抗を均一化させることができる。なお、層間絶縁膜７の平坦化は、ＣＭＰだけでなくエッチバックやアニールによって行ってもよい。
【００３４】
次に、本発明の実施例１に係る半導体装置におけるメモリセルの動作について説明する。
【００３５】
書き込み動作では、半導体基体１、ソース領域１５、及びドレイン領域１６を接地電位とし、コントロールゲート１４に正の電圧を印加する。これにより、半導体基体１側の電子がフローティングゲート１２に注入される。
【００３６】
消去動作では、コントロールゲート１４を接地電位とし、半導体基体１に正の電圧を印加する。これにより、フローティングゲート１２に蓄積されていた電子が半導体基体１へと放出される。
【００３７】
読み出し動作では、コントロールゲート１４に正の電圧を印加することで、フローティングゲート１２に電子が注入されている場合にはソース領域１５からドレイン領域１６に電流が流れてオン状態になり、フローティングゲート１２から電子が放出されている場合にはソース領域１５からドレイン領域１６に電流が流れずオフ状態になる。メモリセル１０の外部で電流の有無を検知することで読み出しが行われる。
【００３８】
次に、本発明の実施例１に係る半導体装置の製造方法について図面を用いて説明する。
図３〜図５は、本発明の実施例１に係る半導体装置の製造方法を模式的に示した工程断面図である。
【００３９】
まず、半導体基板１（例えば、シリコン基板）上の所定の部分にフィールド絶縁膜２ａ、２ｂ、２ｃ（例えば、シリコン酸化膜）を形成する（ステップＡ１；図３（Ａ）参照）。なお、フィールド絶縁膜２ａ、２ｂ、２ｃは、フィールド絶縁膜２ａ、２ｂ、２ｃを形成しない部分にシリコン窒化膜（図示せず）を形成し、当該シリコン窒化膜をマスクとして、フィールド絶縁膜２ａ、２ｂ、２ｃを形成する部分を選択酸化（熱酸化）し、その後、当該シリコン窒化膜（その表面の酸化物を含む）を除去することで形成できる。さらに、フィールド絶縁膜２ａ、２ｂ、２ｃの他の形態として、半導体基板１に溝を形成して、当該溝内に絶縁体を埋め込んだ形態としてもよい。
【００４０】
次に、半導体基板１上にウェル３（例えば、ｐ型ウェル）を形成する（ステップＡ２；図３（Ｂ）参照）。なお、ウェル３は、不純物（例えば、リン）イオン注入とアニールによって形成することができる。
【００４１】
次に、メモリセルアレイ領域４にメモリセル１０を形成する（ステップＡ３；図３（Ｃ）参照）。メモリセル１０の形成では、例えば、ウェル３上にトンネル絶縁膜１１（例えば、シリコン酸化膜）を形成し、トンネル絶縁膜１１及びフィールド絶縁膜２ａ、２ｂ、２ｃ上にフローティングゲート１２（例えば、ポリシリコン膜）を形成し、フローティングゲート１２上に絶縁膜１３（例えば、ＯＮＯ膜）を形成し、絶縁膜１３上にコントロールゲート１４（例えば、ポリシリコン膜）を形成し、コントロールゲート１４上に所定パターンの開口を有するゲート形成用フォトレジスト（図示せず）を形成し、ゲート形成用フォトレジストをマスクとしてウェル３が表れるまでコントロールゲート１４、絶縁膜１３、フローティングゲート１２、及びトンネル絶縁膜１１をエッチングし、ゲート形成用フォトレジストを除去し、ソースドレイン形成用フォトレジスト（図示せず）を形成し、ウェル３上にソース領域１５及びドレイン領域１６を形成し、その後、ソースドレイン形成用フォトレジストを除去する。
【００４２】
次に、周辺回路領域５に選択素子２０及び保護素子３０を形成する（ステップＡ４；図３（Ｄ）参照）。選択素子２０及び保護素子３０の形成では、ウェル３上にゲート絶縁膜２１、３１（例えば、シリコン酸化膜）を形成し、ゲート絶縁膜２１、３１及びフィールド絶縁膜２ｂ、２ｃ上にゲート電極２２、３２（例えば、ポリシリコン膜）を形成し、ゲート電極２２、３２上に所定パターンの開口を有するゲート形成用フォトレジスト（図示せず）を形成し、ゲート形成用フォトレジストをマスクとしてウェル３が表れるまでゲート電極２２、３２及びゲート絶縁膜２１、３１をエッチングし、ゲート形成用フォトレジストを除去し、ソースドレイン形成用フォトレジスト（図示せず）を形成し、ウェル３上にソース領域２３、３３及びドレイン領域２４、３４を形成し、その後、ソースドレイン形成用フォトレジストを除去する。
【００４３】
次に、保護素子３０のドレイン領域３４上の所定の部分にシリサイドブロッキング絶縁膜６ａ、６ｂ（例えば、シリコン酸化膜）を形成すると同時に、周辺回路領域５のフィールド絶縁膜２ｂ、２ｃ上の少なくとも一部（全部でも可）にダミー絶縁膜６ｃ、６ｄ（例えば、シリコン酸化膜）を形成する（ステップＡ５；図４（Ａ）参照）。なお、シリサイドブロッキング絶縁膜６ａ、６ｂ及びダミー絶縁膜６ｃ、６ｄの形成では、例えば、シリサイドブロッキング絶縁膜６ａ、６ｂ及びダミー絶縁膜６ｃ、６ｄとなるシリコン酸化膜を成膜し、シリコン酸化膜上にシリサイドブロッキング絶縁膜６ａ、６ｂ及びダミー絶縁膜６ｃ、６ｄを形成するためのフォトレジストを形成し、当該フォトレジストをマスクとしてソース領域２３、３３及びドレイン領域２４、３４が表れるまでシリコン酸化膜をエッチングし、その後、フォトレジストを除去する。
【００４４】
次に、シリサイドブロッキング絶縁膜６ａ、６ｂをマスクとして、保護素子３０のドレイン領域３４上のシリサイドブロッキング絶縁膜６ａ、６ｂで覆われていない部分にシリサイド領域３５ｂ、３５ｃ（例えば、ＴｉＳｉ）を形成すると同時に、保護素子３０のゲート電極３２及びソース領域３３上にシリサイド領域３６ｃ、３５ａを形成し、メモリセル１０のコントロールゲート１４、ソース領域１５及びドレイン領域１６上にシリサイド領域３６ａ、３５ｄ、３５ｅを形成し、選択素子２０のゲート電極２２、ソース領域２３及びドレイン領域２４上にシリサイド領域３６ｂ、３５ｆ、３５ｇを形成する（ステップＡ６；図４（Ｂ）参照）。なお、シリサイド領域３５ａ〜３５ｇ、３６ａ〜３６ｃは、例えば、Ｔｉをスパッタ処理することで形成できる。
【００４５】
次に、メモリセルアレイ領域４及び周辺回路領域５を含む基板全面に層間絶縁膜７（例えば、シリコン酸化膜）を形成する（ステップＡ７；図４（Ｃ）参照）。なお、層間絶縁膜７は、例えば、ＣＶＤ（Chemical Vapor Deposition）法によりシリコン酸化膜を成膜することで形成できる。
【００４６】
次に、層間絶縁膜７の表面を平坦化する（ステップＡ８；図４（Ｄ）参照）。なお、層間絶縁膜７は、ＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）により平坦化することができる。
【００４７】
次に、層間絶縁膜７に、シリサイド領域３５ａ、３５ｃ、３５ｄ、３５ｅ、３５ｆ、３５ｇに通ずる下穴７ａ〜７ｆを形成する（ステップＡ９；図５（Ａ）参照）。なお、ステップＡ９では、図示されていないが、シリサイド領域３６ａ、３６ｂ、３６ｃに通ずる下穴も形成する。下穴７ａ〜７ｆの形成では、層間絶縁膜７上に下穴形成用フォトレジストを形成し、下穴形成用フォトレジストをマスクとして、シリサイド領域３５ａ、３５ｃ、３５ｄ、３５ｅ、３５ｆ、３５ｇが表れるまで層間絶縁膜７をエッチングし、その後、下穴形成用フォトレジストを除去する。
【００４８】
次に、下穴７ａ〜７ｆにコンタクトビア８ａ〜８ｆ（例えば、タングステン）を埋め込む（ステップＡ１０；図５（Ｂ）参照）。なお、ステップＡ１０では、図示されていないが、シリサイド領域３６ａ、３６ｂ、３６ｃに通ずる下穴にもコンタクトビアが埋め込まれる。コンタクトビア８ａ〜８ｆの埋め込みでは、例えば、ＣＶＤ（Chemical Vapor Deposition）法によりタングステンを成膜し、層間絶縁膜７が表れるまでタングステンをＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）又はエッチバックする。
【００４９】
その後、コンタクトビア８ａ〜８ｆを含む層間絶縁膜７上に配線９ａ〜９ｆを形成する（ステップＡ１１；図５（Ｃ）参照）。なお、ステップＡ１１では、図示されていないが、コンタクトビアを介してシリサイド領域３６ａ、３６ｂ、３６ｃと接続される配線も形成する。配線９ａ〜９ｆの形成では、例えば、配線となる金属（例えば、Ｃｕ）を成膜し、当該金属上に配線形成用フォトレジストを形成し、配線形成用フォトレジストをマスクとして層間絶縁膜７が表れるまで金属をエッチングし、その後、配線形成用フォトレジストを除去する。また、ステップＡ１１の後、必要に応じて、層間絶縁膜、下穴、コンタクトビア、及び配線を形成して多層配線化してもよい。
【００５０】
実施例１によれば、周辺回路領域５にある素子分離用のフィールド絶縁膜２ｂ、２ｃ上に段差緩和用のダミー絶縁膜６ｃ、６ｄを配設することで、メモリセルアレイ領域４と周辺回路領域５との間のグローバル段差が解消され、コンタクトビア形成工程（ステップＡ１０；図５（Ｂ）参照）および配線形成工程（ステップＡ１１；図５（Ｃ）参照）におけるリソグラフィ（フォトレジストの形成）においてフォーカスマージンが拡大し、コンタクトエッチング（下穴形成）のプロセスマージンが拡大し、コンタクトビアのオープン不良／リーク不良が低減され、配線の断線／短絡が低減され、歩留まりを向上させることができ、製品の信頼性を高めることができる。また、ダミー絶縁膜６ｃ、６ｄはシリサイドブロッキング絶縁膜６ａ、６ｂと同時に形成されるので、従来フローに対して工程追加がなく、コストが上がることがない。また、ダミー絶縁膜６ｃ、６ｄがシリサイドブロッキング絶縁膜６ａ、６ｂと同時に形成されるので、高さを自由に設定することができる。さらに、コンタクトビア（特に、シリサイド領域３５ａ、３５ｃ、３５ｄ、３５ｅ、３５ｆ、３５ｇに通ずるコンタクトビア８ａ〜８ｆ）の長さが均一化され、配線抵抗が均一化される。
【符号の説明】
【００５１】
１ 半導体基板
２ａ、２ｂ、２ｃ フィールド絶縁膜（素子分離用絶縁膜）
３ ウェル
４ メモリセルアレイ領域
５ 周辺回路領域
６ａ、６ｂ シリサイドブロッキング絶縁膜
６ｃ、６ｄ ダミー絶縁膜
７ 層間絶縁膜
７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ 下穴
８ａ、８ｂ、８ｃ、８ｄ、８ｅ、８ｆ コンタクトビア
９ａ、９ｂ、９ｃ、９ｄ、９ｅ、９ｆ 配線
１０ メモリセル（第１の素子）
１１ トンネル絶縁膜
１２ フローティングゲート
１３ 絶縁膜
１４ コントロールゲート
１５ ソース領域
１６ ドレイン領域
２０ 選択素子（第２の素子）
２１ ゲート絶縁膜
２２ ゲート電極
２３ ソース領域
２４ ドレイン領域
３０ 保護素子（第３の素子）
３１ ゲート絶縁膜
３２ ゲート電極
３３ ソース領域
３４ ドレイン領域
３５ａ、３５ｂ、３５ｃ、３５ｄ、３５ｅ、３５ｆ、３５ｇ シリサイド領域
３６ａ、３６ｂ、３６ｃ シリサイド領域
【技術分野】
【０００１】
本発明は、半導体基板上にメモリセルアレイ領域及び周辺回路領域を有する半導体装置及びその製造方法に関し、特に、メモリセルアレイ領域と周辺回路領域との間の段差を解消できる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置においては、半導体基板上に、メモリセルがマトリックス状に配置してなるメモリセルアレイ領域と、当該メモリセルアレイ領域の周囲に配置された周辺回路領域とを有する。メモリセルアレイ領域では、メモリセルが半導体基板の上に複数のポリシリコン層や絶縁層を積み上げて高く突出した構造となっており、メモリセルアレイ領域全体として密集して隆起している。一方、周辺回路領域では、センスアンプやワード線ドライバ等の集積回路で構成されるが、これらの集積回路は主にＭＯＳ（Metal Oxide Semiconductor）等で構成されており、ＭＯＳのゲート電極が散在して低く突出しているにすぎない。そのため、メモリセルアレイ領域および周辺回路領域上に成膜された層間絶縁膜の表面において、メモリセルアレイ領域と周辺回路領域との間の境界部に大きな段差（グローバル段差）が発生する。グローバル段差を有する層間絶縁膜上に配線を形成すると、配線工程のプロセスマージン（特に、フォトリソグラフィにおけるフォーカスマージン）の縮小によって、配線が断線または短絡しやすくなるといった問題がある。
【０００３】
このような問題を解決するために、特許文献１では、メモリセルアレイ領域と周辺回路領域との間の境界部付近での層間絶縁膜のグローバル段差を緩和するべく、当該境界部付近のフィールド酸化膜上にポリシリコン膜を設けている。これにより、配線工程において、当該境界部付近の層間絶縁膜のグローバル段差がなだらかで高低差が小さいため、フォトリソグラフィ時のフォトレジストの露光ないし加工を設計パターン通りに行え、層間絶縁膜上に形成される各配線間の短絡や断線を生じないとされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−２８４４９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は、本発明の視点からなされるものである。
しかしながら、特許文献１に記載の半導体装置では、メモリセルアレイ領域と周辺回路領域との間の境界部のフィールド酸化膜上にポリシリコン膜を配置することによって、当該境界部付近の急峻な層間絶縁膜の段差が局所的に緩和されるものの、グローバル段差自体は残ったままである。そのため、当該境界部のフィールド酸化膜上にポリシリコン膜を配置するか否かにかかわらず、露光時のメモリセルアレイ領域上のフォトレジストと周辺回路領域上のフォトレジストとで焦点深度が合わず、フォーカスマージンが小さいままであり、配線の断線または短絡を完全に回避することは困難である。
【０００６】
また、特許文献１に記載の半導体装置では、層間絶縁膜がアニールによって平坦化されているが、アニール後のメモリセルアレイ領域上の層間絶縁膜の膜厚（基板表面からの膜厚）と周辺回路領域上の層間絶縁膜の膜厚（基板表面からの膜厚）とが異なるため、層間絶縁膜にコンタクトビア（プラグ用の下穴）を形成する際、メモリセルアレイ領域と周辺回路領域での最適なエッチング時間も異なってくる。そのため、メモリセルアレイ領域および周辺回路領域で同時にコンタクトビアを形成するためのエッチングを行うと、メモリセルアレイ領域ではエッチングが不足してコンタクトオープン不良が発生しやすい状況になり、周辺回路領域ではエッチングが過剰となってコンタクトリーク不良が発生しやすい状況になる。
【０００７】
なお、エッチング時間を調整する方法としてエッチングストッパ膜を用いることが考えられるが、同一のエッチング工程でメモリセルアレイ領域および周辺回路領域でコンタクトビアを形成するためには、層間絶縁膜とエッチングストッパ膜とのエッチング選択比を十分に設定しなければならず、プロセス条件としては難易度が高まる。また、ＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）によって層間絶縁膜を平坦化することが考えられるが、グローバル段差を有する層間絶縁膜では、ＣＭＰを行うとメモリセルアレイ領域の中央で高く周辺で低い湾曲ないし傾斜した面となり、メモリセルアレイ領域上の層間絶縁膜の膜厚（基板表面からの膜厚）と周辺回路領域上の層間絶縁膜の膜厚（基板表面からの膜厚）とが異なるだけでなく、メモリセルアレイ領域内又は周辺回路領域内においても層間絶縁膜の膜厚（基板表面からの膜厚）が不均一になるおそれがある。
【０００８】
本発明の主な課題は、メモリセルアレイ領域と周辺回路領域との間に生じる層間絶縁膜の段差を解消し、リソグラフィ時及びエッチング時のプロセスマージンを拡大し、歩留まりの向上を図ることができる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の第１の視点においては、半導体装置において、半導体基板上で素子分離用絶縁膜によって素子分離された複数の第１の素子が形成された第１の領域と、前記半導体基板上で前記第１の領域に隣接して配されるとともに、前記素子分離用絶縁膜によって素子分離された複数の第２の素子が形成され、前記第２の素子の高さが前記第１の素子の高さよりも低い第２の領域と、前記第２の領域にある前記素子分離用絶縁膜の少なくとも一部の領域上に配設されたダミー絶縁膜と、前記第１の領域及び前記第２の領域にわたって形成された層間絶縁膜と、を備えることを特徴とする。
【００１０】
本発明の前記半導体装置において、前記層間絶縁膜の表面は、前記第１の領域及び前記第２の領域にわたって平坦化されていることが好ましい。
【００１１】
本発明の前記半導体装置において、前記ダミー絶縁膜の高さは、前記第１の素子の高さ以下に設定されていることが好ましい。
【００１２】
本発明の前記半導体装置において、前記ダミー絶縁膜の高さは、前記第１の素子の高さの−１０％以内に設定されていることが好ましい。
【００１３】
本発明の前記半導体装置において、前記第２の領域では、前記第２の素子とは別の領域に前記第１の素子の高さよりも低い第３の素子が形成され、前記第３の素子の一部は、シリサイドブロッキング絶縁膜で覆われており、前記ダミー絶縁膜は、前記シリサイドブロッキング絶縁膜と同じ材質で同じ工程で形成される絶縁膜であることが好ましい。
【００１４】
本発明の第２の視点においては、半導体装置の製造方法において、互いに隣接する第１の領域及び第２の領域にわたって半導体基板上に素子分離用絶縁膜を形成する工程と、前記第１の領域の前記半導体基板上に複数の第１の素子を形成する工程と、前記第２の領域の前記半導体基板上に前記第１の素子の高さよりも低い複数の第２の素子を形成する工程と、前記第２の領域にある前記素子分離用絶縁膜の少なくとも一部の領域上にダミー絶縁膜を形成する工程と、前記ダミー絶縁膜を形成した後、前記第１の領域及び前記第２の領域にわたって層間絶縁膜を形成する工程と、を含むことを特徴とする。
【００１５】
本発明の前記半導体装置の製造方法において、前記層間絶縁膜の表面を、前記第１の領域及び前記第２の領域にわたって平坦化する工程を含むことが好ましい。
【００１６】
本発明の前記半導体装置の製造方法において、前記ダミー絶縁膜を形成する工程では、前記ダミー絶縁膜の高さが前記第１の素子の高さ以下になるように前記ダミー絶縁膜を形成することが好ましい。
【００１７】
本発明の前記半導体装置の製造方法において、前記ダミー絶縁膜を形成する工程では、前記ダミー絶縁膜の高さが前記第１の素子の高さの−１０％以内となるように前記ダミー絶縁膜を形成することが好ましい。
【００１８】
本発明の前記半導体装置の製造方法において、前記第２の素子を形成する工程では、前記第２の領域における前記第２の素子とは別の領域に前記第１の素子の高さよりも低い第３の素子を形成し、前記ダミー絶縁膜を形成する工程では、前記第３の素子の一部を覆うシリサイドブロッキング絶縁膜を形成すると同時に前記ダミー絶縁膜を形成することが好ましい。
【発明の効果】
【００１９】
本発明によれば、周辺回路領域にある素子分離絶縁膜上に段差緩和用のダミー絶縁膜を形成することで、両領域間のグローバル段差が解消され、コンタクトビア形成工程および配線形成工程におけるリソグラフィにおいてフォーカスマージンが拡大し、コンタクトエッチングのプロセスマージンが拡大し、コンタクトビアのオープン不良／リーク不良が低減され、配線の断線／短絡が低減され、歩留まりを向上させることができ、製品の信頼性を高めることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施例１に係る半導体装置の構成を模式的に示した（図２のＸ−Ｘ´間の）部分断面図である。
【図２】本発明の実施例１に係る半導体装置の構成を模式的に示した部分平面図である。
【図３】本発明の実施例１に係る半導体装置の製造方法を模式的に示した第１の工程断面図である。
【図４】本発明の実施例１に係る半導体装置の製造方法を模式的に示した第２の工程断面図である。
【図５】本発明の実施例１に係る半導体装置の製造方法を模式的に示した第３の工程断面図である。
【発明を実施するための形態】
【００２１】
本発明の実施形態に係る半導体装置では、半導体基板（図１の１）上で素子分離用絶縁膜（図１の２ａ、２ｂ）によって素子分離された複数の第１の素子（図１の１０）が形成された第１の領域（図１の４）と、前記半導体基板上で前記第１の領域に隣接して配されるとともに、前記素子分離用絶縁膜（図１の２ｂ、２ｃ）によって素子分離された複数の第２の素子（図１の２０）が形成され、前記第２の素子の高さが前記第１の素子の高さよりも低い第２の領域（図１の５）と、前記第２の領域にある前記素子分離用絶縁膜の少なくとも一部の領域上に配設されたダミー絶縁膜（図１の６ｃ、６ｄ）と、前記第１の領域及び前記第２の領域にわたって形成された層間絶縁膜（図１の７）と、を備える。
【００２２】
本発明の実施形態に係る半導体装置の製造方法では、互いに隣接する第１の領域（図３の４）及び第２の領域（図３の５）にわたって半導体基板（図３の１）上に素子分離用絶縁膜（図３の２ａ、２ｂ、２ｃ）を形成する工程（図３（Ａ））と、前記第１の領域の前記半導体基板上に複数の第１の素子（図３の１０）を形成する工程（図３（Ｃ））と、前記第２の領域の前記半導体基板上に前記第１の素子の高さよりも低い複数の第２の素子（図３の２０）を形成する工程（図３（Ｄ））と、前記第２の領域にある前記素子分離用絶縁膜の少なくとも一部の領域上にダミー絶縁膜（図４の６ｃ、６ｄ）を形成する工程（図４（Ａ））と、前記ダミー絶縁膜を形成した後、前記第１の領域及び前記第２の領域にわたって層間絶縁膜（図４の７）を形成する工程（図４（Ｃ））と、を含む。
【実施例１】
【００２３】
本発明の実施例１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施例１に係る半導体装置の構成を模式的に示した（図２のＸ−Ｘ´間の）部分断面図である。図２は、本発明の実施例１に係る半導体装置の構成を模式的に示した部分平面図である。
【００２４】
実施例１に係る半導体装置は、半導体基板１（例えば、シリコン基板）上に、メモリセルアレイ領域４と、当該メモリセルアレイ領域４の周囲に配置された周辺回路領域５とを有する不揮発性半導体記憶装置である。
【００２５】
メモリセルアレイ領域４では、メモリセル１０がマトリックス状に配置されている。メモリセル１０は、ゲート１２、１４を積層したスタックゲート型のメモリセルであるが、ゲートが横方向に分割されたスプリットゲート型のメモリセルであってもよい。メモリセル１０では、半導体基板１上のフィールド絶縁膜２ａ、２ｂ（例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜）で囲まれた領域において、半導体基板１上にウェル３（例えば、ｐ型ウェル）が形成されており、ウェル３におけるチャネル領域上にトンネル絶縁膜１１（例えば、ＯＮＯ膜）を介して電荷蓄積層となるフローティングゲート１２（例えば、ポリシリコン膜）が形成され、フローティングゲート１２上に絶縁膜１３（例えば、シリコン酸化膜）を介してコントロールゲート１４（例えば、ポリシリコン膜）が形成され、ウェル３におけるチャネル領域の両側にソース領域１５（例えば、ｎ＋不純物領域）及びドレイン領域１６（例えば、ｎ＋不純物領域）が形成され、コントロールゲート１４上にシリサイド領域３６ａ（例えば、ＴｉＳｉ）が形成され、ソース領域１５上にシリサイド領域３５ｄ（例えば、ＴｉＳｉ）が形成され、ドレイン領域１６上にシリサイド領域３５ｅ（例えば、ＴｉＳｉ）が形成されている。メモリセル１０の高さ（コントロールゲート１４の頂面までの高さ）は、選択素子２０の高さ（ゲート電極２２の頂面までの高さ）、及び、保護素子３０の高さ（ゲート電極３２の頂面までの高さ）よりも高くなる。
【００２６】
メモリセル１０上には、層間絶縁膜７（例えば、シリコン酸化膜）が形成されており、層間絶縁膜７においてシリサイド領域３５ｄに通ずる下穴が形成され当該下穴にコンタクトビア８ａ（例えば、タングステン）が埋め込まれており、層間絶縁膜７においてシリサイド領域３５ｅに通ずる下穴が形成され当該下穴にコンタクトビア８ｂ（例えば、タングステン）が埋め込まれており、層間絶縁膜７上の所定の位置にコンタクトビア８ａと接続された配線９ａが形成され、層間絶縁膜７上の所定の位置にコンタクトビア８ｂと接続された配線９ｂが形成されている。コントロールゲート１４は、シリサイド領域３６ａ、コンタクトビア（図示せず）及び配線（図示せず）を含むワード線（図２のＷＬに相当）を介して周辺回路領域５におけるワード線ドライバ（図示せず）に電気的に接続される。ソース領域１５は、シリサイド領域３５ｄ、コンタクトビア８ａ及び配線９ａを含む共通ソース線（図示せず）を介して周辺回路領域５におけるソース線ドライバ（図示せず）に電気的に接続される。ドレイン領域１６は、シリサイド領域３５ｅ、コンタクトビア８ｂ及び配線９ｂを含むビット線（図２のＢＬに相当）を介して周辺回路領域５におけるセンスアンプ（図示せず）に電気的に接続される。なお、メモリセルアレイ領域４におけるフィールド絶縁膜２ａ上にはダミー絶縁膜が形成されていない。
【００２７】
周辺回路領域５では、フィールド絶縁膜２ｂ、２ｃ（例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜）で囲まれた領域において、選択素子２０及び保護素子３０を有する。周辺回路領域５におけるフィールド絶縁膜２ｂ、２ｃ上の少なくとも一部（全部でも可）には、保護素子３０においてドレイン領域３４の所定の領域（シリサイドブロッキング領域）のシリサイド化をブロックするためのシリサイドブロッキング絶縁膜６ａ、６ｂ（例えば、シリコン酸化膜）と同時に形成される段差緩和用のダミー絶縁膜６ｃ、６ｄ（例えば、シリコン酸化膜）が形成されている。ダミー絶縁膜６ｃ、６ｄをシリサイドブロッキング絶縁膜６ａ、６ｂと同時に形成することで、ダミー絶縁膜６ｃ、６ｄを形成するのに追加工程が必要でなく、また、高さを自由に設定することができる。シリサイドブロッキング絶縁膜６ａ、６ｂ及びダミー絶縁膜６ｃ、６ｄの高さは、メモリセル１０の高さ（コントロールゲート１４の頂面までの高さ）と同じ、又はそれ以下に設定され、メモリセル１０の高さの−１０％以内とする。
【００２８】
選択素子２０は、メモリセル１０を制御するワード線ドライバ（図示せず）、ソース線ドライバ（図示せず）、センスアンプ（図示せず）等の回路に含まれるトランジスタである。選択素子２０は、周辺回路領域５における半導体基板１上のフィールド絶縁膜２ｂ、２ｃ（例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜）で囲まれた所定の領域において、半導体基板１上にウェル３（例えば、ｐ型ウェル）が形成されており、ウェル３におけるチャネル領域上にゲート絶縁膜２１（例えば、シリコン酸化膜）を介してゲート電極２２（例えば、ポリシリコン膜）が形成され、ウェル３におけるチャネル領域の両側にソース領域２３（例えば、ｎ＋不純物領域）及びドレイン領域２４（例えば、ｎ＋不純物領域）が形成され、ゲート電極２２上にシリサイド領域３６ｂ（例えば、ＴｉＳｉ）が形成され、ソース領域２３上にシリサイド領域３５ｆ（例えば、ＴｉＳｉ）が形成され、ドレイン領域２４上にシリサイド領域３５ｇ（例えば、ＴｉＳｉ）が形成されている。
【００２９】
選択素子２０上には、層間絶縁膜７（例えば、シリコン酸化膜）が形成されており、層間絶縁膜７においてシリサイド領域３５ｆに通ずる下穴が形成され当該下穴にコンタクトビア８ｃ（例えば、タングステン）が埋め込まれており、層間絶縁膜７においてシリサイド領域３５ｇに通ずる下穴が形成され当該下穴にコンタクトビア８ｄ（例えば、タングステン）が埋め込まれており、層間絶縁膜７上の所定の位置にコンタクトビア８ｃと接続された配線９ｃが形成され、層間絶縁膜７上の所定の位置にコンタクトビア８ｄと接続された配線９ｄが形成されている。選択素子２０の高さ（ゲート電極２２の頂面までの高さ）は、メモリセル１０の高さ（コントロールゲート１４の頂面までの高さ）よりも低く、保護素子３０の高さ（ゲート電極３２の頂面までの高さ）と同じである。
【００３０】
保護素子３０は、静電気放電による損傷および誤動作発生から周辺回路領域５における所定の部分を保護するＥＳＤ（Electro-Static-Discharge；静電気放電）保護素子である。保護素子３０は、周辺回路領域５における半導体基板１上のフィールド絶縁膜２ａ、２ｂ（例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜）で囲まれた所定の領域において、半導体基板１上にウェル３（例えば、ｐ型ウェル）が形成されており、ウェル３におけるチャネル領域上にゲート絶縁膜３１（例えば、シリコン酸化膜）を介してゲート電極３２（例えば、ポリシリコン膜）が形成され、ウェル３におけるチャネル領域の両側にソース領域３３（例えば、ｎ＋不純物領域）及びドレイン領域３４（例えば、ｎ＋不純物領域）が形成され、ドレイン領域３４上の所定の領域（シリサイドブロッキング領域）にシリサイドブロッキング絶縁膜６ａ、６ｂが形成され、ゲート電極３２上にシリサイド領域３６ｃ（例えば、ＴｉＳｉ）が形成され、ソース領域３３上にシリサイド領域３５ａ（例えば、ＴｉＳｉ）が形成され、ドレイン領域３４上におけるシリサイドブロッキング絶縁膜６ａ、６ｂで覆われていない部分にシリサイド領域３５ｂ、３５ｃ（例えば、ＴｉＳｉ）が形成されている。ドレイン領域３４におけるシリサイドブロッキング絶縁膜６ａ、６ｂ下のシリサイドブロッキング領域は、バラスト抵抗（拡散層抵抗）となる。
【００３１】
保護素子３０上には、層間絶縁膜７（例えば、シリコン酸化膜）が形成されており、層間絶縁膜７においてシリサイド領域３５ａに通ずる下穴が形成され当該下穴にコンタクトビア８ｅ（例えば、タングステン）が埋め込まれており、層間絶縁膜７においてシリサイドブロッキング絶縁膜６ａ、６ｂ間の部分にてシリサイド領域３５ｃに通ずる下穴が形成され当該下穴にコンタクトビア８ｆ（例えば、タングステン）が埋め込まれており、層間絶縁膜７上の所定の位置にコンタクトビア８ｅと接続された配線９ｅが形成され、層間絶縁膜７上の所定の位置にコンタクトビア８ｆと接続された配線９ｆが形成されている。ソース領域３３は、周辺回路領域５における所定の部分（例えば、電流を多く消費する部分）と電気的に接続される。ゲート電極３２及びドレイン領域３４は、グランドに電気的に接続される。保護素子３０の高さ（ゲート電極３２の頂面までの高さ）は、メモリセル１０の高さ（コントロールゲート１４の頂面までの高さ）よりも低く、選択素子２０の高さ（ゲート電極２２の頂面までの高さ）と同じである。
【００３２】
なお、図１では保護素子３０を用いた例を示しているが、保護素子３０の代わりに、ポリシリコンを用いた抵抗素子のようにシリサイドブロッキング絶縁膜を用いた素子を用いたものにも適用することができる。
【００３３】
層間絶縁膜７は、メモリセルアレイ領域４及び周辺回路領域５を含む全領域で、頂面がＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）により平坦化されている。層間絶縁膜７の頂面が平坦化されることで、コンタクト工程および配線工程におけるリソグラフィにおいてフォーカスマージが拡大し、コンタクトエッチングのプロセスマージンが拡大する。また、層間絶縁膜７の頂面から、シリサイド領域３５ａ、３５ｃ、３５ｄ、３５ｅ、３５ｆ、３５ｇまでの長さ（深さ）が均一化され、コンタクトのオープン不良／リーク不良が低減され、コンタクトビア８ａ〜８ｆに係る配線抵抗を均一化させることができる。なお、層間絶縁膜７の平坦化は、ＣＭＰだけでなくエッチバックやアニールによって行ってもよい。
【００３４】
次に、本発明の実施例１に係る半導体装置におけるメモリセルの動作について説明する。
【００３５】
書き込み動作では、半導体基体１、ソース領域１５、及びドレイン領域１６を接地電位とし、コントロールゲート１４に正の電圧を印加する。これにより、半導体基体１側の電子がフローティングゲート１２に注入される。
【００３６】
消去動作では、コントロールゲート１４を接地電位とし、半導体基体１に正の電圧を印加する。これにより、フローティングゲート１２に蓄積されていた電子が半導体基体１へと放出される。
【００３７】
読み出し動作では、コントロールゲート１４に正の電圧を印加することで、フローティングゲート１２に電子が注入されている場合にはソース領域１５からドレイン領域１６に電流が流れてオン状態になり、フローティングゲート１２から電子が放出されている場合にはソース領域１５からドレイン領域１６に電流が流れずオフ状態になる。メモリセル１０の外部で電流の有無を検知することで読み出しが行われる。
【００３８】
次に、本発明の実施例１に係る半導体装置の製造方法について図面を用いて説明する。
図３〜図５は、本発明の実施例１に係る半導体装置の製造方法を模式的に示した工程断面図である。
【００３９】
まず、半導体基板１（例えば、シリコン基板）上の所定の部分にフィールド絶縁膜２ａ、２ｂ、２ｃ（例えば、シリコン酸化膜）を形成する（ステップＡ１；図３（Ａ）参照）。なお、フィールド絶縁膜２ａ、２ｂ、２ｃは、フィールド絶縁膜２ａ、２ｂ、２ｃを形成しない部分にシリコン窒化膜（図示せず）を形成し、当該シリコン窒化膜をマスクとして、フィールド絶縁膜２ａ、２ｂ、２ｃを形成する部分を選択酸化（熱酸化）し、その後、当該シリコン窒化膜（その表面の酸化物を含む）を除去することで形成できる。さらに、フィールド絶縁膜２ａ、２ｂ、２ｃの他の形態として、半導体基板１に溝を形成して、当該溝内に絶縁体を埋め込んだ形態としてもよい。
【００４０】
次に、半導体基板１上にウェル３（例えば、ｐ型ウェル）を形成する（ステップＡ２；図３（Ｂ）参照）。なお、ウェル３は、不純物（例えば、リン）イオン注入とアニールによって形成することができる。
【００４１】
次に、メモリセルアレイ領域４にメモリセル１０を形成する（ステップＡ３；図３（Ｃ）参照）。メモリセル１０の形成では、例えば、ウェル３上にトンネル絶縁膜１１（例えば、シリコン酸化膜）を形成し、トンネル絶縁膜１１及びフィールド絶縁膜２ａ、２ｂ、２ｃ上にフローティングゲート１２（例えば、ポリシリコン膜）を形成し、フローティングゲート１２上に絶縁膜１３（例えば、ＯＮＯ膜）を形成し、絶縁膜１３上にコントロールゲート１４（例えば、ポリシリコン膜）を形成し、コントロールゲート１４上に所定パターンの開口を有するゲート形成用フォトレジスト（図示せず）を形成し、ゲート形成用フォトレジストをマスクとしてウェル３が表れるまでコントロールゲート１４、絶縁膜１３、フローティングゲート１２、及びトンネル絶縁膜１１をエッチングし、ゲート形成用フォトレジストを除去し、ソースドレイン形成用フォトレジスト（図示せず）を形成し、ウェル３上にソース領域１５及びドレイン領域１６を形成し、その後、ソースドレイン形成用フォトレジストを除去する。
【００４２】
次に、周辺回路領域５に選択素子２０及び保護素子３０を形成する（ステップＡ４；図３（Ｄ）参照）。選択素子２０及び保護素子３０の形成では、ウェル３上にゲート絶縁膜２１、３１（例えば、シリコン酸化膜）を形成し、ゲート絶縁膜２１、３１及びフィールド絶縁膜２ｂ、２ｃ上にゲート電極２２、３２（例えば、ポリシリコン膜）を形成し、ゲート電極２２、３２上に所定パターンの開口を有するゲート形成用フォトレジスト（図示せず）を形成し、ゲート形成用フォトレジストをマスクとしてウェル３が表れるまでゲート電極２２、３２及びゲート絶縁膜２１、３１をエッチングし、ゲート形成用フォトレジストを除去し、ソースドレイン形成用フォトレジスト（図示せず）を形成し、ウェル３上にソース領域２３、３３及びドレイン領域２４、３４を形成し、その後、ソースドレイン形成用フォトレジストを除去する。
【００４３】
次に、保護素子３０のドレイン領域３４上の所定の部分にシリサイドブロッキング絶縁膜６ａ、６ｂ（例えば、シリコン酸化膜）を形成すると同時に、周辺回路領域５のフィールド絶縁膜２ｂ、２ｃ上の少なくとも一部（全部でも可）にダミー絶縁膜６ｃ、６ｄ（例えば、シリコン酸化膜）を形成する（ステップＡ５；図４（Ａ）参照）。なお、シリサイドブロッキング絶縁膜６ａ、６ｂ及びダミー絶縁膜６ｃ、６ｄの形成では、例えば、シリサイドブロッキング絶縁膜６ａ、６ｂ及びダミー絶縁膜６ｃ、６ｄとなるシリコン酸化膜を成膜し、シリコン酸化膜上にシリサイドブロッキング絶縁膜６ａ、６ｂ及びダミー絶縁膜６ｃ、６ｄを形成するためのフォトレジストを形成し、当該フォトレジストをマスクとしてソース領域２３、３３及びドレイン領域２４、３４が表れるまでシリコン酸化膜をエッチングし、その後、フォトレジストを除去する。
【００４４】
次に、シリサイドブロッキング絶縁膜６ａ、６ｂをマスクとして、保護素子３０のドレイン領域３４上のシリサイドブロッキング絶縁膜６ａ、６ｂで覆われていない部分にシリサイド領域３５ｂ、３５ｃ（例えば、ＴｉＳｉ）を形成すると同時に、保護素子３０のゲート電極３２及びソース領域３３上にシリサイド領域３６ｃ、３５ａを形成し、メモリセル１０のコントロールゲート１４、ソース領域１５及びドレイン領域１６上にシリサイド領域３６ａ、３５ｄ、３５ｅを形成し、選択素子２０のゲート電極２２、ソース領域２３及びドレイン領域２４上にシリサイド領域３６ｂ、３５ｆ、３５ｇを形成する（ステップＡ６；図４（Ｂ）参照）。なお、シリサイド領域３５ａ〜３５ｇ、３６ａ〜３６ｃは、例えば、Ｔｉをスパッタ処理することで形成できる。
【００４５】
次に、メモリセルアレイ領域４及び周辺回路領域５を含む基板全面に層間絶縁膜７（例えば、シリコン酸化膜）を形成する（ステップＡ７；図４（Ｃ）参照）。なお、層間絶縁膜７は、例えば、ＣＶＤ（Chemical Vapor Deposition）法によりシリコン酸化膜を成膜することで形成できる。
【００４６】
次に、層間絶縁膜７の表面を平坦化する（ステップＡ８；図４（Ｄ）参照）。なお、層間絶縁膜７は、ＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）により平坦化することができる。
【００４７】
次に、層間絶縁膜７に、シリサイド領域３５ａ、３５ｃ、３５ｄ、３５ｅ、３５ｆ、３５ｇに通ずる下穴７ａ〜７ｆを形成する（ステップＡ９；図５（Ａ）参照）。なお、ステップＡ９では、図示されていないが、シリサイド領域３６ａ、３６ｂ、３６ｃに通ずる下穴も形成する。下穴７ａ〜７ｆの形成では、層間絶縁膜７上に下穴形成用フォトレジストを形成し、下穴形成用フォトレジストをマスクとして、シリサイド領域３５ａ、３５ｃ、３５ｄ、３５ｅ、３５ｆ、３５ｇが表れるまで層間絶縁膜７をエッチングし、その後、下穴形成用フォトレジストを除去する。
【００４８】
次に、下穴７ａ〜７ｆにコンタクトビア８ａ〜８ｆ（例えば、タングステン）を埋め込む（ステップＡ１０；図５（Ｂ）参照）。なお、ステップＡ１０では、図示されていないが、シリサイド領域３６ａ、３６ｂ、３６ｃに通ずる下穴にもコンタクトビアが埋め込まれる。コンタクトビア８ａ〜８ｆの埋め込みでは、例えば、ＣＶＤ（Chemical Vapor Deposition）法によりタングステンを成膜し、層間絶縁膜７が表れるまでタングステンをＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）又はエッチバックする。
【００４９】
その後、コンタクトビア８ａ〜８ｆを含む層間絶縁膜７上に配線９ａ〜９ｆを形成する（ステップＡ１１；図５（Ｃ）参照）。なお、ステップＡ１１では、図示されていないが、コンタクトビアを介してシリサイド領域３６ａ、３６ｂ、３６ｃと接続される配線も形成する。配線９ａ〜９ｆの形成では、例えば、配線となる金属（例えば、Ｃｕ）を成膜し、当該金属上に配線形成用フォトレジストを形成し、配線形成用フォトレジストをマスクとして層間絶縁膜７が表れるまで金属をエッチングし、その後、配線形成用フォトレジストを除去する。また、ステップＡ１１の後、必要に応じて、層間絶縁膜、下穴、コンタクトビア、及び配線を形成して多層配線化してもよい。
【００５０】
実施例１によれば、周辺回路領域５にある素子分離用のフィールド絶縁膜２ｂ、２ｃ上に段差緩和用のダミー絶縁膜６ｃ、６ｄを配設することで、メモリセルアレイ領域４と周辺回路領域５との間のグローバル段差が解消され、コンタクトビア形成工程（ステップＡ１０；図５（Ｂ）参照）および配線形成工程（ステップＡ１１；図５（Ｃ）参照）におけるリソグラフィ（フォトレジストの形成）においてフォーカスマージンが拡大し、コンタクトエッチング（下穴形成）のプロセスマージンが拡大し、コンタクトビアのオープン不良／リーク不良が低減され、配線の断線／短絡が低減され、歩留まりを向上させることができ、製品の信頼性を高めることができる。また、ダミー絶縁膜６ｃ、６ｄはシリサイドブロッキング絶縁膜６ａ、６ｂと同時に形成されるので、従来フローに対して工程追加がなく、コストが上がることがない。また、ダミー絶縁膜６ｃ、６ｄがシリサイドブロッキング絶縁膜６ａ、６ｂと同時に形成されるので、高さを自由に設定することができる。さらに、コンタクトビア（特に、シリサイド領域３５ａ、３５ｃ、３５ｄ、３５ｅ、３５ｆ、３５ｇに通ずるコンタクトビア８ａ〜８ｆ）の長さが均一化され、配線抵抗が均一化される。
【符号の説明】
【００５１】
１ 半導体基板
２ａ、２ｂ、２ｃ フィールド絶縁膜（素子分離用絶縁膜）
３ ウェル
４ メモリセルアレイ領域
５ 周辺回路領域
６ａ、６ｂ シリサイドブロッキング絶縁膜
６ｃ、６ｄ ダミー絶縁膜
７ 層間絶縁膜
７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ 下穴
８ａ、８ｂ、８ｃ、８ｄ、８ｅ、８ｆ コンタクトビア
９ａ、９ｂ、９ｃ、９ｄ、９ｅ、９ｆ 配線
１０ メモリセル（第１の素子）
１１ トンネル絶縁膜
１２ フローティングゲート
１３ 絶縁膜
１４ コントロールゲート
１５ ソース領域
１６ ドレイン領域
２０ 選択素子（第２の素子）
２１ ゲート絶縁膜
２２ ゲート電極
２３ ソース領域
２４ ドレイン領域
３０ 保護素子（第３の素子）
３１ ゲート絶縁膜
３２ ゲート電極
３３ ソース領域
３４ ドレイン領域
３５ａ、３５ｂ、３５ｃ、３５ｄ、３５ｅ、３５ｆ、３５ｇ シリサイド領域
３６ａ、３６ｂ、３６ｃ シリサイド領域
【特許請求の範囲】
【請求項１】
半導体基板上で素子分離用絶縁膜によって素子分離された複数の第１の素子が形成された第１の領域と、
前記半導体基板上で前記第１の領域に隣接して配されるとともに、前記素子分離用絶縁膜によって素子分離された複数の第２の素子が形成され、前記第２の素子の高さが前記第１の素子の高さよりも低い第２の領域と、
前記第２の領域にある前記素子分離用絶縁膜の少なくとも一部の領域上に配設されたダミー絶縁膜と、
前記第１の領域及び前記第２の領域にわたって形成された層間絶縁膜と、
を備えることを特徴とする半導体装置。
【請求項２】
前記層間絶縁膜の表面は、前記第１の領域及び前記第２の領域にわたって平坦化されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ダミー絶縁膜の高さは、前記第１の素子の高さ以下に設定されていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記ダミー絶縁膜の高さは、前記第１の素子の高さの−１０％以内に設定されていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第２の領域では、前記第２の素子とは別の領域に前記第１の素子の高さよりも低い第３の素子が形成され、
前記第３の素子の一部は、シリサイドブロッキング絶縁膜で覆われており、
前記ダミー絶縁膜は、前記シリサイドブロッキング絶縁膜と同じ材質で同じ工程で形成される絶縁膜であることを特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
互いに隣接する第１の領域及び第２の領域にわたって半導体基板上に素子分離用絶縁膜を形成する工程と、
前記第１の領域の前記半導体基板上に複数の第１の素子を形成する工程と、
前記第２の領域の前記半導体基板上に前記第１の素子の高さよりも低い複数の第２の素子を形成する工程と、
前記第２の領域にある前記素子分離用絶縁膜の少なくとも一部の領域上にダミー絶縁膜を形成する工程と、
前記ダミー絶縁膜を形成した後、前記第１の領域及び前記第２の領域にわたって層間絶縁膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記層間絶縁膜の表面を、前記第１の領域及び前記第２の領域にわたって平坦化する工程を含むことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記ダミー絶縁膜を形成する工程では、前記ダミー絶縁膜の高さが前記第１の素子の高さ以下になるように前記ダミー絶縁膜を形成することを特徴とする請求項６又は７記載の半導体装置の製造方法。
【請求項９】
前記ダミー絶縁膜を形成する工程では、前記ダミー絶縁膜の高さが前記第１の素子の高さの−１０％以内となるように前記ダミー絶縁膜を形成することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記第２の素子を形成する工程では、前記第２の領域における前記第２の素子とは別の領域に前記第１の素子の高さよりも低い第３の素子を形成し、
前記ダミー絶縁膜を形成する工程では、前記第３の素子の一部を覆うシリサイドブロッキング絶縁膜を形成すると同時に前記ダミー絶縁膜を形成することを特徴とする請求項６乃至９のいずれか一に記載の半導体装置の製造方法。
【請求項１】
半導体基板上で素子分離用絶縁膜によって素子分離された複数の第１の素子が形成された第１の領域と、
前記半導体基板上で前記第１の領域に隣接して配されるとともに、前記素子分離用絶縁膜によって素子分離された複数の第２の素子が形成され、前記第２の素子の高さが前記第１の素子の高さよりも低い第２の領域と、
前記第２の領域にある前記素子分離用絶縁膜の少なくとも一部の領域上に配設されたダミー絶縁膜と、
前記第１の領域及び前記第２の領域にわたって形成された層間絶縁膜と、
を備えることを特徴とする半導体装置。
【請求項２】
前記層間絶縁膜の表面は、前記第１の領域及び前記第２の領域にわたって平坦化されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ダミー絶縁膜の高さは、前記第１の素子の高さ以下に設定されていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記ダミー絶縁膜の高さは、前記第１の素子の高さの−１０％以内に設定されていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第２の領域では、前記第２の素子とは別の領域に前記第１の素子の高さよりも低い第３の素子が形成され、
前記第３の素子の一部は、シリサイドブロッキング絶縁膜で覆われており、
前記ダミー絶縁膜は、前記シリサイドブロッキング絶縁膜と同じ材質で同じ工程で形成される絶縁膜であることを特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
互いに隣接する第１の領域及び第２の領域にわたって半導体基板上に素子分離用絶縁膜を形成する工程と、
前記第１の領域の前記半導体基板上に複数の第１の素子を形成する工程と、
前記第２の領域の前記半導体基板上に前記第１の素子の高さよりも低い複数の第２の素子を形成する工程と、
前記第２の領域にある前記素子分離用絶縁膜の少なくとも一部の領域上にダミー絶縁膜を形成する工程と、
前記ダミー絶縁膜を形成した後、前記第１の領域及び前記第２の領域にわたって層間絶縁膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記層間絶縁膜の表面を、前記第１の領域及び前記第２の領域にわたって平坦化する工程を含むことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記ダミー絶縁膜を形成する工程では、前記ダミー絶縁膜の高さが前記第１の素子の高さ以下になるように前記ダミー絶縁膜を形成することを特徴とする請求項６又は７記載の半導体装置の製造方法。
【請求項９】
前記ダミー絶縁膜を形成する工程では、前記ダミー絶縁膜の高さが前記第１の素子の高さの−１０％以内となるように前記ダミー絶縁膜を形成することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記第２の素子を形成する工程では、前記第２の領域における前記第２の素子とは別の領域に前記第１の素子の高さよりも低い第３の素子を形成し、
前記ダミー絶縁膜を形成する工程では、前記第３の素子の一部を覆うシリサイドブロッキング絶縁膜を形成すると同時に前記ダミー絶縁膜を形成することを特徴とする請求項６乃至９のいずれか一に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１１−４９４０２（Ｐ２０１１−４９４０２Ａ）
【公開日】平成２３年３月１０日（２０１１．３．１０）
【国際特許分類】
【出願番号】特願２００９−１９７２７０（Ｐ２００９−１９７２７０）
【出願日】平成２１年８月２７日（２００９．８．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年３月１０日（２０１１．３．１０）
【国際特許分類】
【出願日】平成２１年８月２７日（２００９．８．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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