半導体装置及びその製造方法
【課題】キャパシタの下部電極のダメージを抑制することができる半導体装置およびその製造方法を提供するものである。
【解決手段】本発明の半導体装置は、立設する複数の電極と、前記電極の立設を保持する第１の絶縁膜と、前記電極が貫通するように前記第１の絶縁膜に形成され、各々の前記電極の外周側面の少なくとも一部に接触する複数の孔部と、前記第１の絶縁膜に形成され、前記複数の孔部のうちその一部の孔部に連結する第１の開口と、前記第１の絶縁膜に形成され、前記複数の孔部のいずれの孔部に対してよりも前記溝部に近接する位置に配置すると共に前記複数の孔部のいずれにも連結しない第２の開口とを、備えたことを特徴とすることを特徴とする。
【解決手段】本発明の半導体装置は、立設する複数の電極と、前記電極の立設を保持する第１の絶縁膜と、前記電極が貫通するように前記第１の絶縁膜に形成され、各々の前記電極の外周側面の少なくとも一部に接触する複数の孔部と、前記第１の絶縁膜に形成され、前記複数の孔部のうちその一部の孔部に連結する第１の開口と、前記第１の絶縁膜に形成され、前記複数の孔部のいずれの孔部に対してよりも前記溝部に近接する位置に配置すると共に前記複数の孔部のいずれにも連結しない第２の開口とを、備えたことを特徴とすることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものであり、特に湿式エッチングを用いてキャパシタの下部電極の外壁を露出させる製造工程を含む半導体装置の製造方法及びこの方法により製造される半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置の微細化の進展に伴い、ＤＲＡＭ（Dynamic Random Access Memory）素子を構成するメモリセルの面積も縮小している。メモリセルを構成するキャパシタにおいて十分な静電容量を確保するために、キャパシタを立体形状に形成することが一般に行われている。具体的にはキャパシタの下部電極をシリンダー型（円筒型）やピラー型（柱型）として、下部電極の側壁をキャパシタとして利用することで表面積を拡大することが可能となる。メモリセルの面積縮小に伴い、キャパシタの下部電極の底部の面積も縮小しており、湿式エッチングを用いてキャパシタの下部電極の外壁を露出させる製造工程において、下部電極が倒れて隣接する下部電極と短絡する現象（倒壊）が起き易くなっている。この電極の倒壊を防止するために、下部電極間に支えとなるサポート膜を配置する技術が提案されている（特許文献１、２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２９７９５２号公報
【特許文献２】特開２００８−１９３０８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
キャパシタの下部電極を支えるサポート膜を、隣接する個々の下部電極間を接続するように帯状（ライン状）に配置したパターンでは、微細化に伴いサポート膜としての保持強度が低下するという問題があった。これは、微細化に伴ってサポート膜の幅自体が細くなることで強度が低下するためである。また、下部電極の外壁部分を露出させる湿式エッチング工程において、窒化シリコン膜等で形成したサポート膜も徐々にエッチングされるため、微細化されたサポート膜では強度が保てないという問題があった。
【０００５】
サポート膜のパターンを変更してサポート膜の強度低下の防止を図った一例を図２８に平面図で示す。
【０００６】
符号１００は、メモリセル領域におけるキャパシタの下部電極の配置される場所を模式的に示すものである。符号１０１はサポート膜である。サポート膜１０１には、開口１０２が設けられている。開口１０２の内部では、下部電極１００とサポート膜１０１は接触していない。サポート膜を特許文献１に記載されているような、一定の幅の帯状パターンを縦横の格子状に組み合わせたパターンで配置せずに、図２８に示したように、所定の間隔で開口１０２を設けて、下部電極１００の配置される位置によって、サポート膜１０１との接触状態が異なるようにした。これにより、サポート膜の幅を太くできるので、下部電極の保持強度が増加する。
【０００７】
しかしながら、本発明者が図２８のようなサポート膜の配置を鋭意検討した結果、別の問題を見出した。
サポート膜を形成した状態の半導体基板は、層間絶縁膜を除去して下部電極の側壁を露出するために湿式エッチングを行う。層間絶縁膜は２μｍ程度の膜厚があり、湿式エッチングの時間も長くなるため、バッチ式と呼ばれる、複数の半導体基板を一度に薬液槽に沈める方式で行われる。
【０００８】
図２９は、バッチ式の湿式エッチングを示す断面模式図である。
複数の半導体基板１１０は、床面に対して垂直状態で、キャリア１１１に搭載されている。薬液槽１１２には、フッ酸（ＨＦ）等の薬液１１３が入っている。キャリア１１１は、この状態で矢印方向に降ろされ、薬液１１３内に沈められる。図２８のサポート膜パターンにおいては、最も周縁部に近い位置に設けた開口１０２と、サポート膜の周縁端部との間に、サポート膜で完全に覆われて開口を有さない領域（図２８でＹ方向に幅Ｘ１、Ｘ方向に幅Ｙ１で、帯状に囲んでいる領域）が存在している。このため、周縁の領域では、薬液の浸透が遅れて、湿式エッチングが進みにくい。このため、層間絶縁膜を残留させずに除去するためには、湿式エッチングの時間を長くする必要があり、サポート膜がダメージを受けやすいという問題があった。
【０００９】
また、所定の時間が経過した後に、半導体基板１１０は湿式エッチングの薬液槽１１２から垂直方向に引き上げられ、引き続き別の槽で水洗が行われる。
この際に、半導体基板１１０が垂直方向に引き上げられるため、サポート膜の周縁部分（エッチングによって形成される空洞部分）には、薬液が残留してしまう。水洗槽に半導体基板が沈められるまでの間、残留した薬液によってサポート膜のエッチングが進行してしまう。このため、特に湿式エッチングの際に下側に位置するサポート膜（空洞内に薬液が残留する部分）がダメージを受けやすく、サポート膜の強度が低下しやすいという問題があった。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、メモリセル領域と、該メモリセル領域内の周縁部に形成された溝部によって前記メモリセル領域と分離される周辺回路領域とを備えた半導体装置であって、前記メモリセル領域において、立設する複数の電極と、前記電極の立設を保持する第１の絶縁膜と、前記電極が貫通するように前記第１の絶縁膜に形成され、各々の前記電極の外周側面の少なくとも一部に接触する複数の孔部と、前記第１の絶縁膜に形成され、前記複数の孔部のうちその一部の孔部に連結する第１の開口と、前記第１の絶縁膜に形成され、前記複数の孔部のいずれの孔部に対してよりも前記溝部に近接する位置に配置すると共に前記複数の孔部のいずれにも連結しない第２の開口とを、備えたことを特徴とするものである。
【発明の効果】
【００１１】
以上説明した本発明の半導体装置によれば、湿式エッチングを用いてキャパシタの下部電極の外壁を露出させる製造工程において、半導体装置が薬液にさらされる時間を短縮し、サポート膜や薬液のストッパー膜がダメージを受けるのを抑制することができる。
【００１２】
この結果、サポート膜のダメージによる、キャパシタの下部電極の倒壊を防止することができ、また、メモリセル領域のキャパシタの下層部分（ＭＯＳトランジスタ形成部分）や周辺回路領域に薬液が浸透するのを防止することができる。
【００１３】
さらに、今後、微細化が進んでも、静電容量の大きなキャパシタ素子を備えた半導体装置を容易に製造することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係る半導体装置を備えた半導体チップの概念図である。
【図２】本発明の実施形態に係る半導体装置の平面図である。
【図３】本発明の実施形態に係る半導体装置の一部を示す平面図である。
【図４】本発明の実施形態に係る半導体装置であって、（ａ）図２（又は図３）のＡ−Ａ’線に対応する断面図である。（ｂ）図２のＢ−Ｂ’線に対応する断面図である。
【図５】本発明の第１の実施形態である半導体装置の製造方法の工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図６】図５に続く工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図７】図６に続く工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図８】図７に続く工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図９】図８に続く工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図１０】図９に続く工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図１１】図１０に続く工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図１２】図１１に続く工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図１３】図１２に続く工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図１４】本発明の実施形態に係る半導体装置のキャパシタ素子の位置を示す平面図である。
【図１５】本発明の実施形態に係る、湿式エッチングを用いてキャパシタの下部電極の外壁を露出させる製造工程を示す概略図である。
【図１６】湿式エッチングが終了し、半導体ウェハーを薬液槽から引き上げた状態での、図２のＣ−Ｃ’線に沿った断面図を示す
【図１７】本発明の他の実施形態に係る半導体装置の平面図である。
【図１８】本発明の他の実施形態に係る半導体装置の平面図である。
【図１９】本発明の他の実施形態に係る半導体装置の平面図である。
【図２０】第１の実施形態の図１０までの工程が同じである、本発明の第２の実施形態である半導体装置の製造方法の図１０に示した工程の後に行う工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図２１】図２０に続く工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図２２】図２１に続く工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図２３】図２２に続く工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図２４】第２の実施形態の図２２までの工程が同じである、本発明の第３の実施形態である半導体装置の製造方法の図２２に示した工程の後に行う工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図２５】図２４に続く工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図２６】図２５に続く工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図２７】図２６に続く工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図２８】従来の半導体装置のサポート膜のパターンを示す図である。
【図２９】バッチ式の湿式エッチングを示す図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明を適用した実施形態について詳細に説明する。尚、以下の図は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１６】
図１は、本発明に係る半導体装置を備えたＤＲＡＭ素子（半導体チップ）の概念図である。
ＤＲＡＭ素子５０上には複数のメモリセル領域５１が配置されており、メモリセル領域５１を囲むように周辺回路領域５２が配置されている。周辺回路領域５２には、センスアンプ回路や、ワード線の駆動回路、外部との入出力回路等が含まれる。図１の配置は一例であり、メモリセル領域の数や、配置される位置は、図１のレイアウトには限定されない。
【００１７】
図２は、所定の配置で複数のメモリセルを有する１つのメモリセル領域と、そのメモリセル領域の周縁部に形成された溝部によってメモリセル領域と分離される周辺回路領域とを備えた本発明の実施形態に係る半導体装置を示す平面図であって、構成する一部の要素のみを示したものである。メモリセル領域５１の周縁部には溝部１２Ｂがメモリセル領域の内部を囲むように配置されている。
尚、本発明においては、溝部１２Ｂで囲まれた内部の領域と溝部１２Ｂとを併せた領域を「メモリセル領域」として定義する。また、溝部１２Ｂの外側の領域を「周辺回路領域」として定義する。
【００１８】
符号１２Ａは各メモリセルを構成するキャパシタの下部電極の位置を示す。符号１４は製造の途中工程におけるキャパシタの下部電極の倒壊を防止するために配置されたサポート膜（第１の絶縁膜）であって、所定の間隔で第１の開口１４Ａが設けられている。第１の開口１４Ａは複数のキャパシタの電極のうちその一部を内側に含むように設けられる。サポート膜１４は、溝部１２Ｂで囲まれた領域内に設けられると共に、溝部１２Ｂの外側の領域にも設けられている。周辺回路領域５２上には、製造工程の途中でサポート膜の機能を利用した後、最終的には残存しないようにパターニングすることが好ましい。
【００１９】
本発明では、サポート膜１４の溝部１２Ｂに隣接する領域に、複数の第２の開口１４Ｂが設けられている。第１の開口１４Ａと第２の開口１４Ｂは、サポート膜１４をパターニングすることによって同時に形成されている。
この実施形態では、溝部１２Ｂは４辺の溝で構成された矩形であり、第２の開口１４Ｂは溝部の４辺の溝うちの対向する２辺の溝に沿って複数形成されている。
尚、図２のキャパシタの配置は一例であり、キャパシタの数や、配置される位置は、図２のレイアウトには限定されない。
【００２０】
図３は、各メモリセルの平面構造を詳細に示すための概念図で、メモリセルを構成する一部の要素のみを示している。図３の右手側は、後述する、ワード配線Ｗとなるゲート電極５とサイドウォール５ｂとを切断する面を基準とした透過断面図として示している。
キャパシタ素子の記載は図３においては省略し、断面図にのみ記載した。
【００２１】
図４（ａ）は図２（又は図３）のＡ−Ａ’線に対応する断面図であり、図４（ｂ）は図２のＢ−Ｂ’線に対応する断面図である。
【００２２】
図４において、複数のコンタクトプラグ７Aがその上端を露出するように埋め込まれた層間絶縁膜７上に形成され、コンタクトプラグの各々に接続する複数のキャパシタ素子３０と、キャパシタ素子３０の下部電極（電極）１３の立設を保持するサポート膜（第１の絶縁膜）１４と、サポート膜１４を貫通してかつ各々の内壁に下部電極１３を備えた複数の孔部と、サポート膜１４に形成されてかつ複数の孔部のうちその一部の孔部に連結する第１の開口１４Ａと、サポート膜１４に形成されてかつ複数の孔部のいずれの孔部に対してよりも溝部１２Ｂに近接する位置に配置すると共に複数の孔部のいずれにも連結しない第２の開口１４Ｂを示している。
【００２３】
各メモリセルは図４（ａ）に示すように、メモリセル用のＭＯＳトランジスタＴｒ１と、ＭＯＳトランジスタＴｒ１に複数のコンタクトプラグ７Ａを介して接続されたキャパシタ素子（容量部）３０とから概略構成されている。
【００２４】
図３及び図４（ａ）において、半導体基板１は所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されている。この半導体基板１には、素子分離領域３が形成されている。素子分離領域３は、半導体基板１の表面にＳＴＩ（Shallow Trench Isolation）法によりシリコン酸化膜（ＳｉＯ２）等の絶縁膜を埋設することによって活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。本実施形態では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。
【００２５】
本実施形態では図３に示す平面構造のように、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して配置されている。各活性領域Ｋの両端部と中央部には個々に不純物拡散層が形成され、ＭＯＳトランジスタＴｒ１のソース・ドレイン領域として機能する。ソース・ドレイン領域（不純物拡散層）の真上に配置されるように基板コンタクト部２０５a、２０５ｂ、２０５ｃの位置が規定されている。
尚、本発明は図３のような活性領域Ｋの配列に限定されないし、活性領域Ｋの形状は、その他一般的なトランジスタに適用される活性領域の形状としてもよい。
【００２６】
図３の横（Ｘ）方向には、折れ線形状（湾曲形状）にビット配線６が延設され、このビット配線６が図３の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図３の縦（Ｙ）方向に延在する直線形状のワード配線Ｗが配置されている。個々のワード配線Ｗは図３の横（Ｘ）方向に所定の間隔で複数配置され、ワード配線Ｗは各活性領域Ｋと交差する部分において、図４（ａ）に示されるゲート電極５を含むように構成されている。本実施形態では、ＭＯＳトランジスタＴｒ１が、溝型のゲート電極を備えている場合を一例として示した。溝型のゲート電極を備えたＭＯＳトランジスタに代えて、プレーナ型のＭＯＳトランジスタや、半導体基板に設けた溝の側面部分にチャネル領域を形成したＭＯＳトランジスタを使用することも可能である。また、ピラー形状のチャネル領域を備えた縦型のＭＯＳトランジスタを用いてもよい。
【００２７】
図４（ａ）の断面構造に示すように、半導体基板１において素子分離領域３に区画された活性領域Ｋにソース・ドレイン領域として機能する不純物拡散層８が離間して形成され、個々の不純物拡散層８の間に、溝型のゲート電極５が形成されている。ゲート電極５は、多結晶シリコン膜と金属膜との多層膜により半導体基板１の上部に突出するように形成されており、多結晶シリコン膜はＣＶＤ法（Chemical Vapor Deposition）での成膜時にリン等の不純物を含有させて形成することができる。また、成膜時に不純物を含有しないように形成した多結晶シリコン膜に、後の工程でＮ型またはＰ型の不純物をイオン注入法により導入してもよい。ゲート電極用の金属膜には、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。また、図４（ａ）に示すように、ゲート電極５と半導体基板１との間にはゲート絶縁膜５ａが形成されている。また、ゲート電極５の側壁には窒化シリコン（Ｓｉ３Ｎ４）などの絶縁膜によるサイドウォール５ｂが形成され、ゲート電極５上にも、保護膜として窒化シリコンなどの絶縁膜５ｃが形成されている。
【００２８】
不純物拡散層８は、半導体基板１に、Ｎ型不純物として例えばリンを導入することで形成される。ゲート電極間を充填するように、酸化シリコン等を用いたゲート層間絶縁膜（図４（ａ）には図示せず。図４（ｂ）では上層の第１の層間絶縁膜４との境界を記載せず）が形成されている。不純物拡散層８と接触するように基板コンタクトプラグ９が形成されている。この基板コンタクトプラグ９は、図３に示した基板コンタクト部２０５c、２０５ａ、２０５ｂの位置にそれぞれ配置され、例えば、リンを含有した多結晶シリコンから形成される。基板コンタクトプラグ９の横（Ｘ）方向の幅は、隣接するゲート配線Ｗに設けられたサイドウォール５ｂによって規定される、セルフアライン構造となっている。
【００２９】
図４（ａ）に示すように、ゲート電極上の絶縁膜５ｃ及び基板コンタクトプラグ９を覆うように層間絶縁膜４が形成され、層間絶縁膜４を貫通するようにビット線コンタクトプラグ４Ａが形成されている。ビット線コンタクトプラグ４Ａは、基板コンタク部２０５ａの位置に配置され、基板コンタクトプラグ９と導通している。ビット線コンタクトプラグ４Ａは、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成されている。ビット線コンタクトプラグ４Ａに接続するようにビット配線６が形成されている。ビット配線６は窒化タングステン（ＷＮ）及びタングステン（Ｗ）からなる積層膜で構成されている。
【００３０】
ビット配線６を覆うように、層間絶縁膜７が形成されている。層間絶縁膜４及び層間絶縁膜７を貫通して、基板コンタクトプラグ９に接続するように容量コンタクトプラグ７Ａが形成されている。容量コンタクトプラグ７Ａは、基板コンタクト部２０５ｂ、２０５ｃの位置に配置される。
【００３１】
層間絶縁膜７上には、容量コンタクトパッド１０が配置されており、容量コンタクトプラグ７Ａと導通している。容量コンタクトパッド１０は、窒化タングステン（ＷＮ）及びタングステン（Ｗ）からなる積層膜で形成されている。
【００３２】
容量コンタクトパッド１０を覆うように、窒化シリコンを用いた層間絶縁膜１１（第１層間絶縁膜の一部）が形成されている。
層間絶縁膜１１の中に延びて、容量コンタクトパッド１０と接続するようにキャパシタ素子３０が形成されている。キャパシタ素子３０は下部電極１３と上部電極（別の電極）１５の間に容量絶縁膜（図示せず）を挟んだ構造となっており、下部電極１３は容量コンタクトパッド１０を介してコンタクトプラグ７Ａと接続している。
【００３３】
図４（ｂ）に示したように、メモリセル領域の周縁部には、層間絶縁膜１２（第１層間絶縁膜の一部）を貫通し、層間絶縁膜１１の中まで延びて、メモリセル領域と周辺回路領域とを分離する溝部１２Ｂが設けられている。溝部１２Ｂの内壁にはキャパシタの下部電極１３が形成されており、溝部１２Ｂの上端部はサポート膜１４に接触して支持されている。溝部１２Ｂによってメモリセルを囲むことにより、キャパシタの下部電極を露出させる工程での湿式エッチングの薬液が、横方向から周辺回路領域に浸透するのを防止している。
【００３４】
ＤＲＡＭ素子のメモリセル領域以外の領域（周辺回路領域）には記憶動作用のキャパシタ素子は配置されず、層間絶縁膜１１上には、酸化シリコン等で形成した層間絶縁膜１２が形成されている。また、サポート膜１４は製造工程の途中においては、周辺回路領域の上面を覆うように配置され、キャパシタの下部電極を露出させる工程での湿式エッチングの薬液が、上面方向から周辺回路領域に浸透するのを防止している。
【００３５】
図４（ａ）に示したように、メモリセル領域においては、キャパシタ素子３０上には層間絶縁膜２０、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成した上層の配線層２１、表面保護膜２２が形成されている。
【００３６】
＜第１の実施形態＞
次に、本発明の第１の実施形態に係る半導体装置の製造方法について、図５〜図１４を参照して説明する。
各図において（ａ）は各メモリセルのＡ−Ａ’線（図２又は図３）に対応する断面図であり、（ｂ）はメモリセル領域の外周近傍のＢ−Ｂ’線（図２）に対応する断面図である。
尚、以下の説明では、特に断らない限り各図の（ａ）、（ｂ）を参照して、各メモリセルの製造工程及びメモリセル領域の外周近傍の製造工程を同時に説明する。
【００３７】
以下に各製造工程を詳細に説明する。
図５に示すように、Ｐ型のシリコンからなる半導体基板１の主面に活性領域Ｋを区画するため、ＳＴＩ法により、酸化シリコン（ＳｉＯ２）等の絶縁膜を埋設した素子分離領域３を、活性化領域Ｋ以外の部分に形成する。次に、ＭＯＳトランジスタＴｒ１のゲート電極用の溝パターン２を形成する。溝パターン２は半導体基板１のシリコンをフォトレジストで形成したパターン（図示せず）をマスクとしてエッチングすることによって形成する。
【００３８】
次に図６に示すように、熱酸化法により半導体基板１のシリコン表面を酸化して酸化シリコンとすることにより、トランジスタ形成領域に厚さ４ｎｍ程度のゲート絶縁膜５ａを形成する。ゲート絶縁膜としては、酸化シリコン及び窒化シリコンの積層膜や、Ｈｉｇｈ−Ｋ膜（高誘電体膜）を使用してもよい。
この後に、ゲート絶縁膜５ａ上にモノシラン（ＳｉＨ４）及びホスフィン(ＰＨ３)を原料ガスとしたＣＶＤ法により、Ｎ型の不純物を含有した多結晶シリコン膜を堆積する。この際に、ゲート電極用の溝パターン２の内部が完全に多結晶シリコン膜で充填されるような膜厚に設定する。不純物を含まない多結晶シリコン膜を形成して、後の工程でＮ型またはＰ型の不純物をイオン注入法にて多結晶シリコン膜に導入してもよい。次に、上記多結晶シリコン膜上に、スパッタリング法により金属膜として、例えばタングステンシリサイド、窒化タングステン、タングステン等の高融点金属を５０ｎｍ程度の厚さに堆積させる。この多結晶シリコン膜及び金属膜が、後述する工程を経てゲート電極５に形成される。
【００３９】
次に、ゲート電極５を構成することになる金属膜上に、モノシランとアンモニア（ＮＨ３）を原料ガスとして、プラズマＣＶＤ法により、窒化シリコンからなる絶縁膜５ｃを厚さ７０ｎｍ程度に堆積する。次に、絶縁膜５ｃ上にフォトレジスト（図示せず）を塗布し、ゲート電極５形成用のマスクを用い、フォトリソグラフィ法によりゲート電極５形成用のフォトレジストパターンを形成する。そして、上記フォトレジストパターンをマスクとして、異方性エッチングにより、絶縁膜５ｃをエッチングする。フォトレジストパターンを除去した後、絶縁膜５ｃをハードマスクとして金属膜及び多結晶シリコン膜をエッチングし、ゲート電極５を形成する。ゲート電極５はワード線Ｗ（図３）として機能する。
【００４０】
次に、図７に示すように、Ｎ型不純物としてリンのイオン注入を行い、ゲート電極５で覆われていない活性領域に不純物拡散層８を形成する。
この後に、ＣＶＤ法により、全面に窒化シリコン膜を２０〜５０ｎｍ程度の厚さに堆積し、エッチバックを行うことにより、ゲート電極５の側壁にサイドウォール５ｂを形成する。
【００４１】
次に、図８に示したように、ゲート電極上の絶縁膜５ｃ及び側面の絶縁膜５ｂを覆うように、ＣＶＤ法により酸化シリコン等のゲート層間絶縁膜４０（図８（ａ）には図示せず）を形成した後に、ゲート電極５に由来する凹凸を平坦化するため、ＣＭＰ（Chemical Mechanical Polishing）法により、表面の研磨を行う。表面の研磨はゲート電極上の絶縁膜５ｃの上面が露出した時点で停止する。この後に、基板コンタクトプラグ９を形成する。
【００４２】
具体的には、まず、図３の基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置に開口を形成するように、フォトレジストで形成したパターンをマスクとしてエッチングを行い、先に形成したゲート層間絶縁膜を除去し、半導体基板１の表面を露出させる。開口は窒化シリコンで形成されている絶縁膜５ｃ、５ｂを利用してセルフアラインにてゲート電極５の間に設けることができる。この後に、ＣＶＤ法にてリンを含有した多結晶シリコン膜を堆積した後に、ＣＭＰ（Chemical Mechanical Polishing）法にて研磨を行い、絶縁膜５ｃ上の多結晶シリコン膜を除去し、開口内に充填された基板コンタクトプラグ９とする。
【００４３】
この後に、ＣＶＤ法により、ゲート電極上の絶縁膜５ｃ及び基板コンタクトプラグ９を覆うように、酸化シリコンからなる第１の層間絶縁膜４を例えば６００ｎｍ程度の厚みで形成する。その後、ＣＭＰ法により、第１の層間絶縁膜４の表面を、例えば３００ｎｍ程度の厚みになるまで研磨して平坦化する。なお、以降の図の（ｂ）においては、ゲート層間絶縁膜４０と第１の層間絶縁膜４との境界線は記載を省略し、一体化した第１の層間絶縁膜４として記載した。
【００４４】
次に、図９に示したように、層間絶縁膜４に対して、図３で示した基板コンタクト部２０５ａの位置に開口（コンタクトホール）を形成し、基板コンタクトプラグ９の表面を露出させる。この開口の内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ法にて研磨することにより、ビット線コンタクトプラグ４Ａを形成する。この後に、ビット線コンタクト４Ａと接続するようにビット配線６を窒化タングステン及びタングステンからなる積層膜で形成する。ビット配線６を覆うように、酸化シリコン等で層間絶縁膜（下部層間絶縁膜）７を形成する。
【００４５】
次に、図１０に示したように、層間絶縁膜４及び層間絶縁膜７を貫通するように、図３の基板コンタクト部２０５ｂ、２０５ｃの位置に開口（コンタクトホール）を形成し、基板コンタクトプラグ９の表面を露出させる。この開口の内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ法にて研磨することにより、容量コンタクトプラグ７Ａを形成する。
次に、層間絶縁膜７上に、窒化タングステン及びタングステンからなる積層膜を用いて、容量コンタクトパッド１０を形成する。容量コンタクトパッド１０は容量コンタクトプラグ７Ａと導通し、後に形成するキャパシタ素子の下部電極の底部のサイズよりも大きくなるようなサイズで配設する。図１０（ｂ）に示したように、メモリセル領域の外周近傍においても、容量コンタクトパッド１０を配置する。この後に、容量コンタクトパッド１０を覆うように、窒化シリコンを用いて層間絶縁膜１１（第１層間絶縁膜の一部）を、例えば６０ｎｍの厚さで堆積する。
【００４６】
次に、図１１に示したように、酸化シリコン等で層間絶縁膜１２（第１層間絶縁膜の一部）を、例えば２μｍの厚さで堆積する。層間絶縁膜１２上に、窒化シリコンを用いて、膜厚１００ｎｍ程度のサポート膜（第１の絶縁膜）１４を堆積する。周辺回路領域上にはサポート膜（第１の絶縁膜）を堆積しなくてもよい。
【００４７】
この後に、異方性ドライエッチングによって、複数のキャパシタ素子を形成するそれぞれの位置に孔部１２Ａを形成して容量コンタクトパッド１０の表面を露出させると同時に、メモリセル領域内の周縁部に溝部１２Ｂを形成し、容量コンタクトパッド１０の表面を露出させる（図１１（ｂ））。ここで、溝部１２Ｂの内壁に接触するように、下部電極１３と同じ導電体によってメモリセル領域を囲む壁面が形成されており、サポート膜（第１の絶縁膜）１４と、溝部１２Ｂに設けられたその壁面とが接続している。
【００４８】
キャパシタ素子を形成する概略の位置を平面図として図１４に示す。孔部１２Ａの位置にキャパシタ素子の下部電極が形成される。図１４においては、容量コンタクトパッド、ビット配線の記載は省略した。容量コンタクトパッドは、孔部１２Ａ（下部電極の底部）と容量コンタクトプラグ７Ａの上面を接続するように配置されている。
【００４９】
孔部１２Ａ及び溝部１２Ｂを形成後に、キャパシタ素子の下部電極（第１の電極）１３を形成する。具体的には、孔部１２Ａ及び溝部１２Ｂの内部を完全には充填しない膜厚で窒化チタンを堆積し、層間絶縁膜１２上の窒化チタンをドライエッチングまたはＣＭＰ法によって除去する。その際に、孔部１２Ａ及び溝部１２Ｂ内部の下部電極を保護するために、フォトレジスト膜や酸化シリコン等を開口内に充填しておいてもよい。孔部１２Ａ及び溝部１２Ｂ内に内部保護用の膜を形成した場合には、後の湿式エッチングを行う工程の前に、内部を保護していた膜も除去する。酸化シリコンを孔部１２Ａ及び溝部１２Ｂ内に充填した場合には、後の湿式エッチングの工程で同時に除去してもよい。なお、下部電極の材料としては窒化チタン以外の金属膜（ルテニウム等）も使用可能である。
【００５０】
次に、図１２に示したように、サポート膜１４のパターニングを行い第1の開口１４Ａ及び第２の開口１４Ｂを形成する。第1の開口１４Ａは、図２及び図１４に示したように、一部の孔部１２Ａと重なる位置に所定の間隔で規則的に配置され、それらの孔部１２Ａに連結されている。第1の開口１４Ａを形成するためのパターン（フォトマスク上のパターン）は矩形であるが、孔部１２Ａの内部には最初からサポート膜１４Ａは存在していないので、孔部１２Ａと重なった部分においては、孔部１２Ａの外周（下部電極１３の外周）に沿った形状でサポート膜１４が残存することになる。個々の下部電極は、少なくとも外周の一部に沿ってサポート膜と接触していればよい。下部電極とサポート膜の接触長（接触している部分の下部電極外周に沿った長さ）は、個々のキャパシタ毎に異なっていてもよい。また、下部電極の外周を完全にサポート膜１４で囲まれている下部電極が混在していてもよい。
【００５１】
第２の開口１４Ｂは、溝部１２Ｂと近接した領域に、溝部１２Ｂと平行に矩形のパターンを、所定の間隔で複数配置する。第２の開口１４Ｂは、第１の開口１４Ａ及びキャパシタ下部電極用の孔部１２Ａの配置された位置とは独立して配置することができる。図２に示した第１の開口１４Ａ及び第２の開口１４Ｂの配置は一例であり、後述のように形状および位置は変更が可能である。サポート膜１４は、溝部１２Ｂ内に設けられた下部電極１３のメモリセル領域側の外壁（壁面）と接触している。
この段階では、周辺回路領域には、サポート膜１４に開口を設けない。従って、周辺回路領域の層間絶縁膜１２の上面全面にサポート膜１４で覆われている。
【００５２】
次に、図１３に示したように、フッ酸（ＨＦ）を用いた湿式エッチングを行うことにより、メモリセル領域の第４の層間絶縁膜１２を除去して、下部電極１３の外壁を露出させる。
【００５３】
湿式エッチングを行う際の、半導体基板の湿式エッチングの薬液槽１１２に対する配置関係の一例を図１５に示す。符号１１０は半導体ウェハー（半導体基板の全体）であり、複数のＤＲＡＭ素子（チップ）５０が、表面上に配置されている。湿式エッチングの薬液槽１１２には所定の濃度のフッ酸１１３が入っている。
【００５４】
半導体ウェハー１１０は矢印Ｇの方向（床面に対して垂直方向）に移動し、薬液槽１１２に出し入れされる。図１５の右側には、１つのＤＲＡＭ素子のサポート膜に設けた第２の開口１４Ｂ及び溝部１２Ｂの配置を示した。この例では第２の開口１４Ｂは、半導体ウェハー１１０の移動方向Ｇと概略直交する方向に、直線状に延在して配置されている。半導体ウェハー１１０には外周上の１箇所にノッチ（切り欠き）Ｎが設けられている。半導体ウェハーを回転させながらノッチＮの位置を検出することで、湿式エッチングを行う直前に、第２の開口１４Ｂの延在する方向が半導体ウェハー１１０の移動方向Ｇと概略直交する方向（床面と概略平行な方向）に合わせることができる。但し、この位置合わせは厳密に行う必要はない。
【００５５】
図１６に湿式エッチングが終了し、半導体ウェハー１１０を薬液槽１１２から引き上げた状態での、図２のＣ−Ｃ’線における断面図を示す（第１の層間絶縁膜４より下層の部分は図示せず）。溝部１２Ｂに隣接したメモリセル領域は層間絶縁膜１２が除去されることにより空洞Ｈが形成される。本発明では、サポート膜１４に第２の開口１４Ｂを設けたことにより、この第２の開口１４Ｂから空洞Ｈに滞留している薬液を効率よく排出することが可能となる。
【００５６】
また、半導体ウェハー１１０を薬液槽に入れる際にも、サポート膜１４に第２の開口１４Ｂを設けたことによって、メモリセル領域の外周近傍にすみやかに薬液を浸透させることができる。
【００５７】
窒化シリコンで形成されている層間絶縁膜１１は、この湿式エッチングの際の薬液のストッパー膜として機能し、下層に位置する素子等がエッチングされるのを防止する。
【００５８】
本発明では、サポート膜１４に第２の開口１４Ｂを設けたことにより、薬液の浸透および排出を従来よりもすみやかに行うことが可能となるため、半導体ウェハー１１０が薬液にさらされている時間を従来よりも短くすることができる。このため、サポート膜１４や層間絶縁膜（ストッパー膜）１１が薬液によってダメージを受けるのを抑制することができる。
【００５９】
また、メモリセル領域以外の領域（周辺回路領域）においては、層間絶縁膜１２の上面に堆積したサポート膜１４を残存させておくことにより、湿式エッチングに際して薬液が上面から浸透するのを防止することができる。周辺回路領域上を覆うサポート膜も湿式エッチングによって徐々にエッチングが進行するが、本発明を適用することによって薬液にさらされる時間を短くできるので、薬液が周辺回路領域にしみ込むのを防止することができる。
【００６０】
さらに本発明によって、下部電極を支えるサポート膜がエッチングに起因して強度低下を起こすのを防止できるので、下部電極１３をサポート膜１４によって強固に保持できる。従って下部電極１３の外壁を露出させる際に、下部電極１３が倒壊するのを防止することが容易に可能となる。
【００６１】
次に、下部電極１３の側壁表面を覆うように、容量絶縁膜（図示せず）を形成する。容量絶縁膜としては例えば、酸化ハフニウム(HfO2)、酸化ジルコニウム（ZrO2)、酸化アルミニウム（Al2O3）、チタン酸ストロンチウム（SrTiO3)や、それらの積層体等の高誘電体膜を使用できる。
【００６２】
次に、図４に示すように、キャパシタ素子の上部電極１５を窒化チタン等で形成する。上部電極１５は、例えば窒化チタン上に多結晶シリコン膜を堆積した積層体としてもよい。下部電極１３と上部電極１５によって容量絶縁膜を挟むことにより、キャパシタ素子が形成される。
【００６３】
上部電極１５はメモリセル領域のみに残し、周辺回路領域では除去するようにパターニングする。先述したが、この際に、周辺回路領域上を覆っていたサポート膜１４も上部電極１５のパターンに合せて除去することが好ましい。これは、周辺回路領域において、後述する上層の配線層２１と下層に位置する配線層を接続するコンタクトプラグを形成する際に、コンタクトホールの開口の形成が容易となるからである。
【００６４】
この後、酸化シリコン等で層間絶縁膜２０を形成する。メモリセル領域では、キャパシタ素子の上部電極１５に電位を与えるための引き出し用コンタクトプラグ（図示せず）を形成する。
【００６５】
この後に、上層の配線層２１をアルミニウム（Al）や銅（Cu）等で形成する。さらに、表面の保護膜２２を酸窒化シリコン（ＳｉＯＮ）等で形成することにより、ＤＲＡＭ素子が完成する。
【００６６】
＜第１の実施形態の変形例＞
本発明のサポート膜に設ける第２の開口の配置は、図２に記載されたものに限定されない。第２の開口１４Ｂと隣接する溝部１２Ｂとの距離や、隣接する第２の開口１４Ｂどうしの間隔は特に限定されないので、サポート膜１４の強度を考慮して決定することができる。
【００６７】
図１７に示したように、複数の第２の開口１４Ｂを、矩形形状のメモリセル領域の周縁部に沿って、Ｘ方向およびＹ方向の両方向に、すなわち、矩形の４辺の溝で構成される溝部１２Ｂの４辺の全てに沿って配置してもよい。Ｘ方向とＹ方向のそれぞれに配置した開口１４Ｂの形状は異なっていてもよい。Ｘ方向とＹ方向のそれぞれに配置した開口１４Ｂの溝部１２Ｂからの距離は異なっていてもよい。開口１４Ｂの形状は正方形や、円形、楕円形、多角形でもよい。
【００６８】
また、キャパシタの下部電極が形成された領域に設ける第１の開口１４Ａの形状も変形が可能である。図１８に示したように、第１の開口１４Ａを１方向に延在する帯状のパターンを所定の距離だけ離間させ、サポート膜１４に幅の太くなる部分を設けるようにして複数配置してもよい。
【００６９】
また、図１９に示したように、第１の開口１４Ａが斜め方向に延在するようにしてもよい。図１８、図１９の第１の開口１４Ａの配置と図１７に示した第２の開口の配置を組み合わせてもよい。
【００７０】
さらにまた、キャパシタの下部電極は、孔部１２Ａの内部を完全に充填したピラー型（柱型）としてもよい。
【００７１】
＜第２の実施形態＞
本発明の他の実施形態について、図２０〜図２３を参照して説明する。
各図の（ａ）（ｂ）は先の実施形態と同様に、（ａ）は各メモリセルのＡ−Ａ’線（図２）に対応する断面式図であり、（ｂ）はメモリセル領域の外周領域のＢ−Ｂ’線（図２）に対応する断面図である。
【００７２】
本実施形態においても、第１の実施形態の図１０までは同様の工程を行う。
この後に、図２０に示したように酸化シリコン等で層間絶縁膜１２を堆積するが、この段階ではサポート膜の堆積は行わない。この後に、第１の実施形態と同様に、キャパシタの下部電極用の孔部１２Ａおよび、メモリセル領域の周縁部に溝部１２Ｂを形成し、下部電極１３を孔部１２Ａおよび溝部１２Ｂ内に形成する。層間絶縁膜１２上の下部電極は除去し、孔部１２Ａおよび溝部１２Ｂの内壁にのみ下部電極を残存させる。
【００７３】
次に、図２１に示したように、層間絶縁膜１２上、及び、孔部１２Ａおよび溝部１２Ｂの内部を充填するように、窒化シリコン堆積してサポート膜１４を形成する。
【００７４】
次に、図２２に示したように、サポート膜１４のドライエッチングを行い、第１の実施形態と同様の位置に第１の開口１４Ａと第２の開口１４Ｂを形成する。周辺回路領域上にはサポート膜１４を残存させる。
【００７５】
次に、図２３に示したように、湿式エッチングを行って、メモリセル領域内の層間絶縁膜１２を除去し、キャパシタの下部電極１３の外壁を露出させる。
【００７６】
この実施形態では、サポート膜１４が下部電極１３の内部に充填されているので、より強固に下部電極１３を保持することが可能となる。
【００７７】
この実施形態においても、メモリセル領域の複数の孔部のいずれの孔部に対してよりも溝部に近接する位置に第２の開口１４Ｂを形成したことにより、湿式エッチングに際してのメモリセル領域への薬液の浸透およびメモリセル領域からの薬液の排出をすみやかに行うことができるので、サポート膜１４や層間絶縁膜（ストッパー膜）１１へのダメージを抑制することができる。
【００７８】
この後に、第１の実施形態と同様に、キャパシタ用の誘電体膜や上部電極、上層の層間絶縁膜や上層の配線層等を形成することにより、ＤＲＡＭ素子が完成する。
【００７９】
＜第３の実施形態＞
本発明の他の実施形態について、第２の実施形態の容量コンタクトパッド１０より上の部分のみを記載した図２４〜図２７を参照して、説明する。
各図の（ａ）（ｂ）は先の実施形態と同様に、（ａ）は各メモリセルのＡ−Ａ’線（図２）に対応する断面図であり、（ｂ）はメモリセル領域の外周領域のＢ−Ｂ’線（図２）に対応する断面図である。
【００８０】
第２の実施形態と同様にして、第１の開口１４Ａおよび第２の開口１４Ｂを備えたサポート膜（第１の絶縁膜）１４を、下部電極（第１の電極）１３の内部を充填するように形成した後に、図２４に示したように、層間絶縁膜１２（第１層間絶縁膜の一部）上に、酸化シリコン等によって第２のサポート膜（第２の絶縁膜）４２を膜厚１μｍ程度形成する。
【００８１】
次に、図２５に示したように、第１の下部電極１３の上端が一部露出するように、第２のサポート膜４２をエッチングして第３の開口４２Ａを形成すると同時に、外周部においては溝部（第１の溝部）１２Ｂ内部に設けた第１の下部電極の上端が露出するように、第２の溝部４２Ｂを形成する。この後に、先に説明したのと同様にして、下部電極（第２の電極）４３を第２の開口４２Ａ及び第２の溝部４２Ｂの内壁に形成する。第１の下部電極１３と第２の下部電極４３は一部が接触することにより導通し、１つの下部電極として機能する。
【００８２】
次に、図２６に示したように、先に説明したのと同様にして、第２の開口４２Ａ及び第２の溝部４２Ｂの内部を充填すると共に、層間絶縁膜４２の表面を覆うように、窒化シリコンを用いた第２のサポート膜４４（第２の絶縁膜）を堆積し、第３の開口４４Ａおよび第４の開口４４Ｂを形成する。なお、第１のサポート膜１４および第２のサポート膜４４のそれぞれに形成した第１の開口１４Ａ及び第３の開口４４Ａの位置はずれていてもよいし、また第１の開口１４Ａおよび及び第３の開口４４Ａの形状が異なっていてもよい。同様に、第１のサポート膜１４および第２のサポート膜４４のそれぞれに形成した第２の開口１４Ｂ及び第４の開口４４Ｂの位置はずれていてもよいし、また第２の開口１４Ｂおよび第３の４４Ｂの形状が異なっていてもよい。
【００８３】
次に、図２７に示したように、フッ酸（ＨＦ）を用いた湿式エッチングを行うことにより、メモリセル領域の層間絶縁膜１２及び層間絶縁膜４２を除去して、第１及び第２の下部電極１３、４３の外壁を露出させる。この後に、第１の実施形態と同様に容量絶縁膜（図示せず）及び上部電極（図示せず）等を形成する。
【００８４】
この実施形態では、下部電極を２段積層した構造としたので、キャパシタ素子として、より大きな静電容量を得ることができる。また、第１及び第２の下部電極１３、４３が共に第１及び第２のサポート膜１４、４４で支持されているので、下部電極の高さが高くなっても倒壊を防止することができる。
【００８５】
また、メモリセル領域の外周領域には第１の溝部１２Ｂ及び第２の溝４２Ｂの積層構造により形成された壁面によって、湿式エッチングでの薬液が、メモリセルの外部に浸透するのを防止している。
【００８６】
この実施形態においても、メモリセル領域の外周近傍に第２の開口１４Ｂおよび第４の開口４４Ｂを配置したことにより、湿式エッチングに際してのメモリセル領域への薬液の浸透およびメモリセル領域からの薬液の排出をすみやかに行うことができるので、第１及び第２のサポート膜１４、４４や層間絶縁膜（ストッパー膜）１１へのダメージを抑制することができる。
【００８７】
尚、同様にして３段以上の下部電極を積層した構造としてもよい。
本発明を適用することにより、下部電極の倒壊を防止して、複数の下部電極を積層した構造のキャパシタ素子を容易に形成することが可能となる。従って、静電容量の大きなキャパシタ素子を供えた半導体装置を容易に製造できる。
【産業上の利用可能性】
【００８８】
本発明の半導体装置及びその製造方法は、湿式エッチングを用いてキャパシタの下部電極の外壁を露出させる製造工程を含む半導体装置の製造方法及びこの方法により製造される半導体装置に適用することができる。
【符号の説明】
【００８９】
１ 半導体基板
７ 層間絶縁膜
１１，１２ 第１層間絶縁膜
１２Ａ 孔部（第１の孔部）
１２Ｂ 溝部（第１の溝部）
１３ 下部電極（第１の電極）
１４ サポート膜（第１の絶縁膜）、第１のサポート膜（第１の絶縁膜）
１４Ａ 第１の開口
１４Ｂ 第２の開口
１５ 上部電極
３０ キャパシタ素子
４２ 第２層間絶縁膜
４２Ａ 第２の孔部
４２Ｂ 第２の溝部
４３ 第２の下部電極（第２の電極）
４４ 第２のサポート膜（第２の絶縁膜）
４４Ａ 第３の開口
４４Ｂ 第４の開口
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものであり、特に湿式エッチングを用いてキャパシタの下部電極の外壁を露出させる製造工程を含む半導体装置の製造方法及びこの方法により製造される半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置の微細化の進展に伴い、ＤＲＡＭ（Dynamic Random Access Memory）素子を構成するメモリセルの面積も縮小している。メモリセルを構成するキャパシタにおいて十分な静電容量を確保するために、キャパシタを立体形状に形成することが一般に行われている。具体的にはキャパシタの下部電極をシリンダー型（円筒型）やピラー型（柱型）として、下部電極の側壁をキャパシタとして利用することで表面積を拡大することが可能となる。メモリセルの面積縮小に伴い、キャパシタの下部電極の底部の面積も縮小しており、湿式エッチングを用いてキャパシタの下部電極の外壁を露出させる製造工程において、下部電極が倒れて隣接する下部電極と短絡する現象（倒壊）が起き易くなっている。この電極の倒壊を防止するために、下部電極間に支えとなるサポート膜を配置する技術が提案されている（特許文献１、２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２９７９５２号公報
【特許文献２】特開２００８−１９３０８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
キャパシタの下部電極を支えるサポート膜を、隣接する個々の下部電極間を接続するように帯状（ライン状）に配置したパターンでは、微細化に伴いサポート膜としての保持強度が低下するという問題があった。これは、微細化に伴ってサポート膜の幅自体が細くなることで強度が低下するためである。また、下部電極の外壁部分を露出させる湿式エッチング工程において、窒化シリコン膜等で形成したサポート膜も徐々にエッチングされるため、微細化されたサポート膜では強度が保てないという問題があった。
【０００５】
サポート膜のパターンを変更してサポート膜の強度低下の防止を図った一例を図２８に平面図で示す。
【０００６】
符号１００は、メモリセル領域におけるキャパシタの下部電極の配置される場所を模式的に示すものである。符号１０１はサポート膜である。サポート膜１０１には、開口１０２が設けられている。開口１０２の内部では、下部電極１００とサポート膜１０１は接触していない。サポート膜を特許文献１に記載されているような、一定の幅の帯状パターンを縦横の格子状に組み合わせたパターンで配置せずに、図２８に示したように、所定の間隔で開口１０２を設けて、下部電極１００の配置される位置によって、サポート膜１０１との接触状態が異なるようにした。これにより、サポート膜の幅を太くできるので、下部電極の保持強度が増加する。
【０００７】
しかしながら、本発明者が図２８のようなサポート膜の配置を鋭意検討した結果、別の問題を見出した。
サポート膜を形成した状態の半導体基板は、層間絶縁膜を除去して下部電極の側壁を露出するために湿式エッチングを行う。層間絶縁膜は２μｍ程度の膜厚があり、湿式エッチングの時間も長くなるため、バッチ式と呼ばれる、複数の半導体基板を一度に薬液槽に沈める方式で行われる。
【０００８】
図２９は、バッチ式の湿式エッチングを示す断面模式図である。
複数の半導体基板１１０は、床面に対して垂直状態で、キャリア１１１に搭載されている。薬液槽１１２には、フッ酸（ＨＦ）等の薬液１１３が入っている。キャリア１１１は、この状態で矢印方向に降ろされ、薬液１１３内に沈められる。図２８のサポート膜パターンにおいては、最も周縁部に近い位置に設けた開口１０２と、サポート膜の周縁端部との間に、サポート膜で完全に覆われて開口を有さない領域（図２８でＹ方向に幅Ｘ１、Ｘ方向に幅Ｙ１で、帯状に囲んでいる領域）が存在している。このため、周縁の領域では、薬液の浸透が遅れて、湿式エッチングが進みにくい。このため、層間絶縁膜を残留させずに除去するためには、湿式エッチングの時間を長くする必要があり、サポート膜がダメージを受けやすいという問題があった。
【０００９】
また、所定の時間が経過した後に、半導体基板１１０は湿式エッチングの薬液槽１１２から垂直方向に引き上げられ、引き続き別の槽で水洗が行われる。
この際に、半導体基板１１０が垂直方向に引き上げられるため、サポート膜の周縁部分（エッチングによって形成される空洞部分）には、薬液が残留してしまう。水洗槽に半導体基板が沈められるまでの間、残留した薬液によってサポート膜のエッチングが進行してしまう。このため、特に湿式エッチングの際に下側に位置するサポート膜（空洞内に薬液が残留する部分）がダメージを受けやすく、サポート膜の強度が低下しやすいという問題があった。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、メモリセル領域と、該メモリセル領域内の周縁部に形成された溝部によって前記メモリセル領域と分離される周辺回路領域とを備えた半導体装置であって、前記メモリセル領域において、立設する複数の電極と、前記電極の立設を保持する第１の絶縁膜と、前記電極が貫通するように前記第１の絶縁膜に形成され、各々の前記電極の外周側面の少なくとも一部に接触する複数の孔部と、前記第１の絶縁膜に形成され、前記複数の孔部のうちその一部の孔部に連結する第１の開口と、前記第１の絶縁膜に形成され、前記複数の孔部のいずれの孔部に対してよりも前記溝部に近接する位置に配置すると共に前記複数の孔部のいずれにも連結しない第２の開口とを、備えたことを特徴とするものである。
【発明の効果】
【００１１】
以上説明した本発明の半導体装置によれば、湿式エッチングを用いてキャパシタの下部電極の外壁を露出させる製造工程において、半導体装置が薬液にさらされる時間を短縮し、サポート膜や薬液のストッパー膜がダメージを受けるのを抑制することができる。
【００１２】
この結果、サポート膜のダメージによる、キャパシタの下部電極の倒壊を防止することができ、また、メモリセル領域のキャパシタの下層部分（ＭＯＳトランジスタ形成部分）や周辺回路領域に薬液が浸透するのを防止することができる。
【００１３】
さらに、今後、微細化が進んでも、静電容量の大きなキャパシタ素子を備えた半導体装置を容易に製造することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係る半導体装置を備えた半導体チップの概念図である。
【図２】本発明の実施形態に係る半導体装置の平面図である。
【図３】本発明の実施形態に係る半導体装置の一部を示す平面図である。
【図４】本発明の実施形態に係る半導体装置であって、（ａ）図２（又は図３）のＡ−Ａ’線に対応する断面図である。（ｂ）図２のＢ−Ｂ’線に対応する断面図である。
【図５】本発明の第１の実施形態である半導体装置の製造方法の工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図６】図５に続く工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図７】図６に続く工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図８】図７に続く工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図９】図８に続く工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図１０】図９に続く工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図１１】図１０に続く工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図１２】図１１に続く工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図１３】図１２に続く工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図１４】本発明の実施形態に係る半導体装置のキャパシタ素子の位置を示す平面図である。
【図１５】本発明の実施形態に係る、湿式エッチングを用いてキャパシタの下部電極の外壁を露出させる製造工程を示す概略図である。
【図１６】湿式エッチングが終了し、半導体ウェハーを薬液槽から引き上げた状態での、図２のＣ−Ｃ’線に沿った断面図を示す
【図１７】本発明の他の実施形態に係る半導体装置の平面図である。
【図１８】本発明の他の実施形態に係る半導体装置の平面図である。
【図１９】本発明の他の実施形態に係る半導体装置の平面図である。
【図２０】第１の実施形態の図１０までの工程が同じである、本発明の第２の実施形態である半導体装置の製造方法の図１０に示した工程の後に行う工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図２１】図２０に続く工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図２２】図２１に続く工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図２３】図２２に続く工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図２４】第２の実施形態の図２２までの工程が同じである、本発明の第３の実施形態である半導体装置の製造方法の図２２に示した工程の後に行う工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図２５】図２４に続く工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図２６】図２５に続く工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図２７】図２６に続く工程を示す図であって、（ａ）図２（又は図３）のＡ−Ａ’線に沿った断面図である。（ｂ）図２のＢ−Ｂ’線に沿った断面図である。
【図２８】従来の半導体装置のサポート膜のパターンを示す図である。
【図２９】バッチ式の湿式エッチングを示す図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明を適用した実施形態について詳細に説明する。尚、以下の図は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１６】
図１は、本発明に係る半導体装置を備えたＤＲＡＭ素子（半導体チップ）の概念図である。
ＤＲＡＭ素子５０上には複数のメモリセル領域５１が配置されており、メモリセル領域５１を囲むように周辺回路領域５２が配置されている。周辺回路領域５２には、センスアンプ回路や、ワード線の駆動回路、外部との入出力回路等が含まれる。図１の配置は一例であり、メモリセル領域の数や、配置される位置は、図１のレイアウトには限定されない。
【００１７】
図２は、所定の配置で複数のメモリセルを有する１つのメモリセル領域と、そのメモリセル領域の周縁部に形成された溝部によってメモリセル領域と分離される周辺回路領域とを備えた本発明の実施形態に係る半導体装置を示す平面図であって、構成する一部の要素のみを示したものである。メモリセル領域５１の周縁部には溝部１２Ｂがメモリセル領域の内部を囲むように配置されている。
尚、本発明においては、溝部１２Ｂで囲まれた内部の領域と溝部１２Ｂとを併せた領域を「メモリセル領域」として定義する。また、溝部１２Ｂの外側の領域を「周辺回路領域」として定義する。
【００１８】
符号１２Ａは各メモリセルを構成するキャパシタの下部電極の位置を示す。符号１４は製造の途中工程におけるキャパシタの下部電極の倒壊を防止するために配置されたサポート膜（第１の絶縁膜）であって、所定の間隔で第１の開口１４Ａが設けられている。第１の開口１４Ａは複数のキャパシタの電極のうちその一部を内側に含むように設けられる。サポート膜１４は、溝部１２Ｂで囲まれた領域内に設けられると共に、溝部１２Ｂの外側の領域にも設けられている。周辺回路領域５２上には、製造工程の途中でサポート膜の機能を利用した後、最終的には残存しないようにパターニングすることが好ましい。
【００１９】
本発明では、サポート膜１４の溝部１２Ｂに隣接する領域に、複数の第２の開口１４Ｂが設けられている。第１の開口１４Ａと第２の開口１４Ｂは、サポート膜１４をパターニングすることによって同時に形成されている。
この実施形態では、溝部１２Ｂは４辺の溝で構成された矩形であり、第２の開口１４Ｂは溝部の４辺の溝うちの対向する２辺の溝に沿って複数形成されている。
尚、図２のキャパシタの配置は一例であり、キャパシタの数や、配置される位置は、図２のレイアウトには限定されない。
【００２０】
図３は、各メモリセルの平面構造を詳細に示すための概念図で、メモリセルを構成する一部の要素のみを示している。図３の右手側は、後述する、ワード配線Ｗとなるゲート電極５とサイドウォール５ｂとを切断する面を基準とした透過断面図として示している。
キャパシタ素子の記載は図３においては省略し、断面図にのみ記載した。
【００２１】
図４（ａ）は図２（又は図３）のＡ−Ａ’線に対応する断面図であり、図４（ｂ）は図２のＢ−Ｂ’線に対応する断面図である。
【００２２】
図４において、複数のコンタクトプラグ７Aがその上端を露出するように埋め込まれた層間絶縁膜７上に形成され、コンタクトプラグの各々に接続する複数のキャパシタ素子３０と、キャパシタ素子３０の下部電極（電極）１３の立設を保持するサポート膜（第１の絶縁膜）１４と、サポート膜１４を貫通してかつ各々の内壁に下部電極１３を備えた複数の孔部と、サポート膜１４に形成されてかつ複数の孔部のうちその一部の孔部に連結する第１の開口１４Ａと、サポート膜１４に形成されてかつ複数の孔部のいずれの孔部に対してよりも溝部１２Ｂに近接する位置に配置すると共に複数の孔部のいずれにも連結しない第２の開口１４Ｂを示している。
【００２３】
各メモリセルは図４（ａ）に示すように、メモリセル用のＭＯＳトランジスタＴｒ１と、ＭＯＳトランジスタＴｒ１に複数のコンタクトプラグ７Ａを介して接続されたキャパシタ素子（容量部）３０とから概略構成されている。
【００２４】
図３及び図４（ａ）において、半導体基板１は所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されている。この半導体基板１には、素子分離領域３が形成されている。素子分離領域３は、半導体基板１の表面にＳＴＩ（Shallow Trench Isolation）法によりシリコン酸化膜（ＳｉＯ２）等の絶縁膜を埋設することによって活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。本実施形態では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。
【００２５】
本実施形態では図３に示す平面構造のように、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して配置されている。各活性領域Ｋの両端部と中央部には個々に不純物拡散層が形成され、ＭＯＳトランジスタＴｒ１のソース・ドレイン領域として機能する。ソース・ドレイン領域（不純物拡散層）の真上に配置されるように基板コンタクト部２０５a、２０５ｂ、２０５ｃの位置が規定されている。
尚、本発明は図３のような活性領域Ｋの配列に限定されないし、活性領域Ｋの形状は、その他一般的なトランジスタに適用される活性領域の形状としてもよい。
【００２６】
図３の横（Ｘ）方向には、折れ線形状（湾曲形状）にビット配線６が延設され、このビット配線６が図３の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図３の縦（Ｙ）方向に延在する直線形状のワード配線Ｗが配置されている。個々のワード配線Ｗは図３の横（Ｘ）方向に所定の間隔で複数配置され、ワード配線Ｗは各活性領域Ｋと交差する部分において、図４（ａ）に示されるゲート電極５を含むように構成されている。本実施形態では、ＭＯＳトランジスタＴｒ１が、溝型のゲート電極を備えている場合を一例として示した。溝型のゲート電極を備えたＭＯＳトランジスタに代えて、プレーナ型のＭＯＳトランジスタや、半導体基板に設けた溝の側面部分にチャネル領域を形成したＭＯＳトランジスタを使用することも可能である。また、ピラー形状のチャネル領域を備えた縦型のＭＯＳトランジスタを用いてもよい。
【００２７】
図４（ａ）の断面構造に示すように、半導体基板１において素子分離領域３に区画された活性領域Ｋにソース・ドレイン領域として機能する不純物拡散層８が離間して形成され、個々の不純物拡散層８の間に、溝型のゲート電極５が形成されている。ゲート電極５は、多結晶シリコン膜と金属膜との多層膜により半導体基板１の上部に突出するように形成されており、多結晶シリコン膜はＣＶＤ法（Chemical Vapor Deposition）での成膜時にリン等の不純物を含有させて形成することができる。また、成膜時に不純物を含有しないように形成した多結晶シリコン膜に、後の工程でＮ型またはＰ型の不純物をイオン注入法により導入してもよい。ゲート電極用の金属膜には、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。また、図４（ａ）に示すように、ゲート電極５と半導体基板１との間にはゲート絶縁膜５ａが形成されている。また、ゲート電極５の側壁には窒化シリコン（Ｓｉ３Ｎ４）などの絶縁膜によるサイドウォール５ｂが形成され、ゲート電極５上にも、保護膜として窒化シリコンなどの絶縁膜５ｃが形成されている。
【００２８】
不純物拡散層８は、半導体基板１に、Ｎ型不純物として例えばリンを導入することで形成される。ゲート電極間を充填するように、酸化シリコン等を用いたゲート層間絶縁膜（図４（ａ）には図示せず。図４（ｂ）では上層の第１の層間絶縁膜４との境界を記載せず）が形成されている。不純物拡散層８と接触するように基板コンタクトプラグ９が形成されている。この基板コンタクトプラグ９は、図３に示した基板コンタクト部２０５c、２０５ａ、２０５ｂの位置にそれぞれ配置され、例えば、リンを含有した多結晶シリコンから形成される。基板コンタクトプラグ９の横（Ｘ）方向の幅は、隣接するゲート配線Ｗに設けられたサイドウォール５ｂによって規定される、セルフアライン構造となっている。
【００２９】
図４（ａ）に示すように、ゲート電極上の絶縁膜５ｃ及び基板コンタクトプラグ９を覆うように層間絶縁膜４が形成され、層間絶縁膜４を貫通するようにビット線コンタクトプラグ４Ａが形成されている。ビット線コンタクトプラグ４Ａは、基板コンタク部２０５ａの位置に配置され、基板コンタクトプラグ９と導通している。ビット線コンタクトプラグ４Ａは、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成されている。ビット線コンタクトプラグ４Ａに接続するようにビット配線６が形成されている。ビット配線６は窒化タングステン（ＷＮ）及びタングステン（Ｗ）からなる積層膜で構成されている。
【００３０】
ビット配線６を覆うように、層間絶縁膜７が形成されている。層間絶縁膜４及び層間絶縁膜７を貫通して、基板コンタクトプラグ９に接続するように容量コンタクトプラグ７Ａが形成されている。容量コンタクトプラグ７Ａは、基板コンタクト部２０５ｂ、２０５ｃの位置に配置される。
【００３１】
層間絶縁膜７上には、容量コンタクトパッド１０が配置されており、容量コンタクトプラグ７Ａと導通している。容量コンタクトパッド１０は、窒化タングステン（ＷＮ）及びタングステン（Ｗ）からなる積層膜で形成されている。
【００３２】
容量コンタクトパッド１０を覆うように、窒化シリコンを用いた層間絶縁膜１１（第１層間絶縁膜の一部）が形成されている。
層間絶縁膜１１の中に延びて、容量コンタクトパッド１０と接続するようにキャパシタ素子３０が形成されている。キャパシタ素子３０は下部電極１３と上部電極（別の電極）１５の間に容量絶縁膜（図示せず）を挟んだ構造となっており、下部電極１３は容量コンタクトパッド１０を介してコンタクトプラグ７Ａと接続している。
【００３３】
図４（ｂ）に示したように、メモリセル領域の周縁部には、層間絶縁膜１２（第１層間絶縁膜の一部）を貫通し、層間絶縁膜１１の中まで延びて、メモリセル領域と周辺回路領域とを分離する溝部１２Ｂが設けられている。溝部１２Ｂの内壁にはキャパシタの下部電極１３が形成されており、溝部１２Ｂの上端部はサポート膜１４に接触して支持されている。溝部１２Ｂによってメモリセルを囲むことにより、キャパシタの下部電極を露出させる工程での湿式エッチングの薬液が、横方向から周辺回路領域に浸透するのを防止している。
【００３４】
ＤＲＡＭ素子のメモリセル領域以外の領域（周辺回路領域）には記憶動作用のキャパシタ素子は配置されず、層間絶縁膜１１上には、酸化シリコン等で形成した層間絶縁膜１２が形成されている。また、サポート膜１４は製造工程の途中においては、周辺回路領域の上面を覆うように配置され、キャパシタの下部電極を露出させる工程での湿式エッチングの薬液が、上面方向から周辺回路領域に浸透するのを防止している。
【００３５】
図４（ａ）に示したように、メモリセル領域においては、キャパシタ素子３０上には層間絶縁膜２０、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成した上層の配線層２１、表面保護膜２２が形成されている。
【００３６】
＜第１の実施形態＞
次に、本発明の第１の実施形態に係る半導体装置の製造方法について、図５〜図１４を参照して説明する。
各図において（ａ）は各メモリセルのＡ−Ａ’線（図２又は図３）に対応する断面図であり、（ｂ）はメモリセル領域の外周近傍のＢ−Ｂ’線（図２）に対応する断面図である。
尚、以下の説明では、特に断らない限り各図の（ａ）、（ｂ）を参照して、各メモリセルの製造工程及びメモリセル領域の外周近傍の製造工程を同時に説明する。
【００３７】
以下に各製造工程を詳細に説明する。
図５に示すように、Ｐ型のシリコンからなる半導体基板１の主面に活性領域Ｋを区画するため、ＳＴＩ法により、酸化シリコン（ＳｉＯ２）等の絶縁膜を埋設した素子分離領域３を、活性化領域Ｋ以外の部分に形成する。次に、ＭＯＳトランジスタＴｒ１のゲート電極用の溝パターン２を形成する。溝パターン２は半導体基板１のシリコンをフォトレジストで形成したパターン（図示せず）をマスクとしてエッチングすることによって形成する。
【００３８】
次に図６に示すように、熱酸化法により半導体基板１のシリコン表面を酸化して酸化シリコンとすることにより、トランジスタ形成領域に厚さ４ｎｍ程度のゲート絶縁膜５ａを形成する。ゲート絶縁膜としては、酸化シリコン及び窒化シリコンの積層膜や、Ｈｉｇｈ−Ｋ膜（高誘電体膜）を使用してもよい。
この後に、ゲート絶縁膜５ａ上にモノシラン（ＳｉＨ４）及びホスフィン(ＰＨ３)を原料ガスとしたＣＶＤ法により、Ｎ型の不純物を含有した多結晶シリコン膜を堆積する。この際に、ゲート電極用の溝パターン２の内部が完全に多結晶シリコン膜で充填されるような膜厚に設定する。不純物を含まない多結晶シリコン膜を形成して、後の工程でＮ型またはＰ型の不純物をイオン注入法にて多結晶シリコン膜に導入してもよい。次に、上記多結晶シリコン膜上に、スパッタリング法により金属膜として、例えばタングステンシリサイド、窒化タングステン、タングステン等の高融点金属を５０ｎｍ程度の厚さに堆積させる。この多結晶シリコン膜及び金属膜が、後述する工程を経てゲート電極５に形成される。
【００３９】
次に、ゲート電極５を構成することになる金属膜上に、モノシランとアンモニア（ＮＨ３）を原料ガスとして、プラズマＣＶＤ法により、窒化シリコンからなる絶縁膜５ｃを厚さ７０ｎｍ程度に堆積する。次に、絶縁膜５ｃ上にフォトレジスト（図示せず）を塗布し、ゲート電極５形成用のマスクを用い、フォトリソグラフィ法によりゲート電極５形成用のフォトレジストパターンを形成する。そして、上記フォトレジストパターンをマスクとして、異方性エッチングにより、絶縁膜５ｃをエッチングする。フォトレジストパターンを除去した後、絶縁膜５ｃをハードマスクとして金属膜及び多結晶シリコン膜をエッチングし、ゲート電極５を形成する。ゲート電極５はワード線Ｗ（図３）として機能する。
【００４０】
次に、図７に示すように、Ｎ型不純物としてリンのイオン注入を行い、ゲート電極５で覆われていない活性領域に不純物拡散層８を形成する。
この後に、ＣＶＤ法により、全面に窒化シリコン膜を２０〜５０ｎｍ程度の厚さに堆積し、エッチバックを行うことにより、ゲート電極５の側壁にサイドウォール５ｂを形成する。
【００４１】
次に、図８に示したように、ゲート電極上の絶縁膜５ｃ及び側面の絶縁膜５ｂを覆うように、ＣＶＤ法により酸化シリコン等のゲート層間絶縁膜４０（図８（ａ）には図示せず）を形成した後に、ゲート電極５に由来する凹凸を平坦化するため、ＣＭＰ（Chemical Mechanical Polishing）法により、表面の研磨を行う。表面の研磨はゲート電極上の絶縁膜５ｃの上面が露出した時点で停止する。この後に、基板コンタクトプラグ９を形成する。
【００４２】
具体的には、まず、図３の基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置に開口を形成するように、フォトレジストで形成したパターンをマスクとしてエッチングを行い、先に形成したゲート層間絶縁膜を除去し、半導体基板１の表面を露出させる。開口は窒化シリコンで形成されている絶縁膜５ｃ、５ｂを利用してセルフアラインにてゲート電極５の間に設けることができる。この後に、ＣＶＤ法にてリンを含有した多結晶シリコン膜を堆積した後に、ＣＭＰ（Chemical Mechanical Polishing）法にて研磨を行い、絶縁膜５ｃ上の多結晶シリコン膜を除去し、開口内に充填された基板コンタクトプラグ９とする。
【００４３】
この後に、ＣＶＤ法により、ゲート電極上の絶縁膜５ｃ及び基板コンタクトプラグ９を覆うように、酸化シリコンからなる第１の層間絶縁膜４を例えば６００ｎｍ程度の厚みで形成する。その後、ＣＭＰ法により、第１の層間絶縁膜４の表面を、例えば３００ｎｍ程度の厚みになるまで研磨して平坦化する。なお、以降の図の（ｂ）においては、ゲート層間絶縁膜４０と第１の層間絶縁膜４との境界線は記載を省略し、一体化した第１の層間絶縁膜４として記載した。
【００４４】
次に、図９に示したように、層間絶縁膜４に対して、図３で示した基板コンタクト部２０５ａの位置に開口（コンタクトホール）を形成し、基板コンタクトプラグ９の表面を露出させる。この開口の内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ法にて研磨することにより、ビット線コンタクトプラグ４Ａを形成する。この後に、ビット線コンタクト４Ａと接続するようにビット配線６を窒化タングステン及びタングステンからなる積層膜で形成する。ビット配線６を覆うように、酸化シリコン等で層間絶縁膜（下部層間絶縁膜）７を形成する。
【００４５】
次に、図１０に示したように、層間絶縁膜４及び層間絶縁膜７を貫通するように、図３の基板コンタクト部２０５ｂ、２０５ｃの位置に開口（コンタクトホール）を形成し、基板コンタクトプラグ９の表面を露出させる。この開口の内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ法にて研磨することにより、容量コンタクトプラグ７Ａを形成する。
次に、層間絶縁膜７上に、窒化タングステン及びタングステンからなる積層膜を用いて、容量コンタクトパッド１０を形成する。容量コンタクトパッド１０は容量コンタクトプラグ７Ａと導通し、後に形成するキャパシタ素子の下部電極の底部のサイズよりも大きくなるようなサイズで配設する。図１０（ｂ）に示したように、メモリセル領域の外周近傍においても、容量コンタクトパッド１０を配置する。この後に、容量コンタクトパッド１０を覆うように、窒化シリコンを用いて層間絶縁膜１１（第１層間絶縁膜の一部）を、例えば６０ｎｍの厚さで堆積する。
【００４６】
次に、図１１に示したように、酸化シリコン等で層間絶縁膜１２（第１層間絶縁膜の一部）を、例えば２μｍの厚さで堆積する。層間絶縁膜１２上に、窒化シリコンを用いて、膜厚１００ｎｍ程度のサポート膜（第１の絶縁膜）１４を堆積する。周辺回路領域上にはサポート膜（第１の絶縁膜）を堆積しなくてもよい。
【００４７】
この後に、異方性ドライエッチングによって、複数のキャパシタ素子を形成するそれぞれの位置に孔部１２Ａを形成して容量コンタクトパッド１０の表面を露出させると同時に、メモリセル領域内の周縁部に溝部１２Ｂを形成し、容量コンタクトパッド１０の表面を露出させる（図１１（ｂ））。ここで、溝部１２Ｂの内壁に接触するように、下部電極１３と同じ導電体によってメモリセル領域を囲む壁面が形成されており、サポート膜（第１の絶縁膜）１４と、溝部１２Ｂに設けられたその壁面とが接続している。
【００４８】
キャパシタ素子を形成する概略の位置を平面図として図１４に示す。孔部１２Ａの位置にキャパシタ素子の下部電極が形成される。図１４においては、容量コンタクトパッド、ビット配線の記載は省略した。容量コンタクトパッドは、孔部１２Ａ（下部電極の底部）と容量コンタクトプラグ７Ａの上面を接続するように配置されている。
【００４９】
孔部１２Ａ及び溝部１２Ｂを形成後に、キャパシタ素子の下部電極（第１の電極）１３を形成する。具体的には、孔部１２Ａ及び溝部１２Ｂの内部を完全には充填しない膜厚で窒化チタンを堆積し、層間絶縁膜１２上の窒化チタンをドライエッチングまたはＣＭＰ法によって除去する。その際に、孔部１２Ａ及び溝部１２Ｂ内部の下部電極を保護するために、フォトレジスト膜や酸化シリコン等を開口内に充填しておいてもよい。孔部１２Ａ及び溝部１２Ｂ内に内部保護用の膜を形成した場合には、後の湿式エッチングを行う工程の前に、内部を保護していた膜も除去する。酸化シリコンを孔部１２Ａ及び溝部１２Ｂ内に充填した場合には、後の湿式エッチングの工程で同時に除去してもよい。なお、下部電極の材料としては窒化チタン以外の金属膜（ルテニウム等）も使用可能である。
【００５０】
次に、図１２に示したように、サポート膜１４のパターニングを行い第1の開口１４Ａ及び第２の開口１４Ｂを形成する。第1の開口１４Ａは、図２及び図１４に示したように、一部の孔部１２Ａと重なる位置に所定の間隔で規則的に配置され、それらの孔部１２Ａに連結されている。第1の開口１４Ａを形成するためのパターン（フォトマスク上のパターン）は矩形であるが、孔部１２Ａの内部には最初からサポート膜１４Ａは存在していないので、孔部１２Ａと重なった部分においては、孔部１２Ａの外周（下部電極１３の外周）に沿った形状でサポート膜１４が残存することになる。個々の下部電極は、少なくとも外周の一部に沿ってサポート膜と接触していればよい。下部電極とサポート膜の接触長（接触している部分の下部電極外周に沿った長さ）は、個々のキャパシタ毎に異なっていてもよい。また、下部電極の外周を完全にサポート膜１４で囲まれている下部電極が混在していてもよい。
【００５１】
第２の開口１４Ｂは、溝部１２Ｂと近接した領域に、溝部１２Ｂと平行に矩形のパターンを、所定の間隔で複数配置する。第２の開口１４Ｂは、第１の開口１４Ａ及びキャパシタ下部電極用の孔部１２Ａの配置された位置とは独立して配置することができる。図２に示した第１の開口１４Ａ及び第２の開口１４Ｂの配置は一例であり、後述のように形状および位置は変更が可能である。サポート膜１４は、溝部１２Ｂ内に設けられた下部電極１３のメモリセル領域側の外壁（壁面）と接触している。
この段階では、周辺回路領域には、サポート膜１４に開口を設けない。従って、周辺回路領域の層間絶縁膜１２の上面全面にサポート膜１４で覆われている。
【００５２】
次に、図１３に示したように、フッ酸（ＨＦ）を用いた湿式エッチングを行うことにより、メモリセル領域の第４の層間絶縁膜１２を除去して、下部電極１３の外壁を露出させる。
【００５３】
湿式エッチングを行う際の、半導体基板の湿式エッチングの薬液槽１１２に対する配置関係の一例を図１５に示す。符号１１０は半導体ウェハー（半導体基板の全体）であり、複数のＤＲＡＭ素子（チップ）５０が、表面上に配置されている。湿式エッチングの薬液槽１１２には所定の濃度のフッ酸１１３が入っている。
【００５４】
半導体ウェハー１１０は矢印Ｇの方向（床面に対して垂直方向）に移動し、薬液槽１１２に出し入れされる。図１５の右側には、１つのＤＲＡＭ素子のサポート膜に設けた第２の開口１４Ｂ及び溝部１２Ｂの配置を示した。この例では第２の開口１４Ｂは、半導体ウェハー１１０の移動方向Ｇと概略直交する方向に、直線状に延在して配置されている。半導体ウェハー１１０には外周上の１箇所にノッチ（切り欠き）Ｎが設けられている。半導体ウェハーを回転させながらノッチＮの位置を検出することで、湿式エッチングを行う直前に、第２の開口１４Ｂの延在する方向が半導体ウェハー１１０の移動方向Ｇと概略直交する方向（床面と概略平行な方向）に合わせることができる。但し、この位置合わせは厳密に行う必要はない。
【００５５】
図１６に湿式エッチングが終了し、半導体ウェハー１１０を薬液槽１１２から引き上げた状態での、図２のＣ−Ｃ’線における断面図を示す（第１の層間絶縁膜４より下層の部分は図示せず）。溝部１２Ｂに隣接したメモリセル領域は層間絶縁膜１２が除去されることにより空洞Ｈが形成される。本発明では、サポート膜１４に第２の開口１４Ｂを設けたことにより、この第２の開口１４Ｂから空洞Ｈに滞留している薬液を効率よく排出することが可能となる。
【００５６】
また、半導体ウェハー１１０を薬液槽に入れる際にも、サポート膜１４に第２の開口１４Ｂを設けたことによって、メモリセル領域の外周近傍にすみやかに薬液を浸透させることができる。
【００５７】
窒化シリコンで形成されている層間絶縁膜１１は、この湿式エッチングの際の薬液のストッパー膜として機能し、下層に位置する素子等がエッチングされるのを防止する。
【００５８】
本発明では、サポート膜１４に第２の開口１４Ｂを設けたことにより、薬液の浸透および排出を従来よりもすみやかに行うことが可能となるため、半導体ウェハー１１０が薬液にさらされている時間を従来よりも短くすることができる。このため、サポート膜１４や層間絶縁膜（ストッパー膜）１１が薬液によってダメージを受けるのを抑制することができる。
【００５９】
また、メモリセル領域以外の領域（周辺回路領域）においては、層間絶縁膜１２の上面に堆積したサポート膜１４を残存させておくことにより、湿式エッチングに際して薬液が上面から浸透するのを防止することができる。周辺回路領域上を覆うサポート膜も湿式エッチングによって徐々にエッチングが進行するが、本発明を適用することによって薬液にさらされる時間を短くできるので、薬液が周辺回路領域にしみ込むのを防止することができる。
【００６０】
さらに本発明によって、下部電極を支えるサポート膜がエッチングに起因して強度低下を起こすのを防止できるので、下部電極１３をサポート膜１４によって強固に保持できる。従って下部電極１３の外壁を露出させる際に、下部電極１３が倒壊するのを防止することが容易に可能となる。
【００６１】
次に、下部電極１３の側壁表面を覆うように、容量絶縁膜（図示せず）を形成する。容量絶縁膜としては例えば、酸化ハフニウム(HfO2)、酸化ジルコニウム（ZrO2)、酸化アルミニウム（Al2O3）、チタン酸ストロンチウム（SrTiO3)や、それらの積層体等の高誘電体膜を使用できる。
【００６２】
次に、図４に示すように、キャパシタ素子の上部電極１５を窒化チタン等で形成する。上部電極１５は、例えば窒化チタン上に多結晶シリコン膜を堆積した積層体としてもよい。下部電極１３と上部電極１５によって容量絶縁膜を挟むことにより、キャパシタ素子が形成される。
【００６３】
上部電極１５はメモリセル領域のみに残し、周辺回路領域では除去するようにパターニングする。先述したが、この際に、周辺回路領域上を覆っていたサポート膜１４も上部電極１５のパターンに合せて除去することが好ましい。これは、周辺回路領域において、後述する上層の配線層２１と下層に位置する配線層を接続するコンタクトプラグを形成する際に、コンタクトホールの開口の形成が容易となるからである。
【００６４】
この後、酸化シリコン等で層間絶縁膜２０を形成する。メモリセル領域では、キャパシタ素子の上部電極１５に電位を与えるための引き出し用コンタクトプラグ（図示せず）を形成する。
【００６５】
この後に、上層の配線層２１をアルミニウム（Al）や銅（Cu）等で形成する。さらに、表面の保護膜２２を酸窒化シリコン（ＳｉＯＮ）等で形成することにより、ＤＲＡＭ素子が完成する。
【００６６】
＜第１の実施形態の変形例＞
本発明のサポート膜に設ける第２の開口の配置は、図２に記載されたものに限定されない。第２の開口１４Ｂと隣接する溝部１２Ｂとの距離や、隣接する第２の開口１４Ｂどうしの間隔は特に限定されないので、サポート膜１４の強度を考慮して決定することができる。
【００６７】
図１７に示したように、複数の第２の開口１４Ｂを、矩形形状のメモリセル領域の周縁部に沿って、Ｘ方向およびＹ方向の両方向に、すなわち、矩形の４辺の溝で構成される溝部１２Ｂの４辺の全てに沿って配置してもよい。Ｘ方向とＹ方向のそれぞれに配置した開口１４Ｂの形状は異なっていてもよい。Ｘ方向とＹ方向のそれぞれに配置した開口１４Ｂの溝部１２Ｂからの距離は異なっていてもよい。開口１４Ｂの形状は正方形や、円形、楕円形、多角形でもよい。
【００６８】
また、キャパシタの下部電極が形成された領域に設ける第１の開口１４Ａの形状も変形が可能である。図１８に示したように、第１の開口１４Ａを１方向に延在する帯状のパターンを所定の距離だけ離間させ、サポート膜１４に幅の太くなる部分を設けるようにして複数配置してもよい。
【００６９】
また、図１９に示したように、第１の開口１４Ａが斜め方向に延在するようにしてもよい。図１８、図１９の第１の開口１４Ａの配置と図１７に示した第２の開口の配置を組み合わせてもよい。
【００７０】
さらにまた、キャパシタの下部電極は、孔部１２Ａの内部を完全に充填したピラー型（柱型）としてもよい。
【００７１】
＜第２の実施形態＞
本発明の他の実施形態について、図２０〜図２３を参照して説明する。
各図の（ａ）（ｂ）は先の実施形態と同様に、（ａ）は各メモリセルのＡ−Ａ’線（図２）に対応する断面式図であり、（ｂ）はメモリセル領域の外周領域のＢ−Ｂ’線（図２）に対応する断面図である。
【００７２】
本実施形態においても、第１の実施形態の図１０までは同様の工程を行う。
この後に、図２０に示したように酸化シリコン等で層間絶縁膜１２を堆積するが、この段階ではサポート膜の堆積は行わない。この後に、第１の実施形態と同様に、キャパシタの下部電極用の孔部１２Ａおよび、メモリセル領域の周縁部に溝部１２Ｂを形成し、下部電極１３を孔部１２Ａおよび溝部１２Ｂ内に形成する。層間絶縁膜１２上の下部電極は除去し、孔部１２Ａおよび溝部１２Ｂの内壁にのみ下部電極を残存させる。
【００７３】
次に、図２１に示したように、層間絶縁膜１２上、及び、孔部１２Ａおよび溝部１２Ｂの内部を充填するように、窒化シリコン堆積してサポート膜１４を形成する。
【００７４】
次に、図２２に示したように、サポート膜１４のドライエッチングを行い、第１の実施形態と同様の位置に第１の開口１４Ａと第２の開口１４Ｂを形成する。周辺回路領域上にはサポート膜１４を残存させる。
【００７５】
次に、図２３に示したように、湿式エッチングを行って、メモリセル領域内の層間絶縁膜１２を除去し、キャパシタの下部電極１３の外壁を露出させる。
【００７６】
この実施形態では、サポート膜１４が下部電極１３の内部に充填されているので、より強固に下部電極１３を保持することが可能となる。
【００７７】
この実施形態においても、メモリセル領域の複数の孔部のいずれの孔部に対してよりも溝部に近接する位置に第２の開口１４Ｂを形成したことにより、湿式エッチングに際してのメモリセル領域への薬液の浸透およびメモリセル領域からの薬液の排出をすみやかに行うことができるので、サポート膜１４や層間絶縁膜（ストッパー膜）１１へのダメージを抑制することができる。
【００７８】
この後に、第１の実施形態と同様に、キャパシタ用の誘電体膜や上部電極、上層の層間絶縁膜や上層の配線層等を形成することにより、ＤＲＡＭ素子が完成する。
【００７９】
＜第３の実施形態＞
本発明の他の実施形態について、第２の実施形態の容量コンタクトパッド１０より上の部分のみを記載した図２４〜図２７を参照して、説明する。
各図の（ａ）（ｂ）は先の実施形態と同様に、（ａ）は各メモリセルのＡ−Ａ’線（図２）に対応する断面図であり、（ｂ）はメモリセル領域の外周領域のＢ−Ｂ’線（図２）に対応する断面図である。
【００８０】
第２の実施形態と同様にして、第１の開口１４Ａおよび第２の開口１４Ｂを備えたサポート膜（第１の絶縁膜）１４を、下部電極（第１の電極）１３の内部を充填するように形成した後に、図２４に示したように、層間絶縁膜１２（第１層間絶縁膜の一部）上に、酸化シリコン等によって第２のサポート膜（第２の絶縁膜）４２を膜厚１μｍ程度形成する。
【００８１】
次に、図２５に示したように、第１の下部電極１３の上端が一部露出するように、第２のサポート膜４２をエッチングして第３の開口４２Ａを形成すると同時に、外周部においては溝部（第１の溝部）１２Ｂ内部に設けた第１の下部電極の上端が露出するように、第２の溝部４２Ｂを形成する。この後に、先に説明したのと同様にして、下部電極（第２の電極）４３を第２の開口４２Ａ及び第２の溝部４２Ｂの内壁に形成する。第１の下部電極１３と第２の下部電極４３は一部が接触することにより導通し、１つの下部電極として機能する。
【００８２】
次に、図２６に示したように、先に説明したのと同様にして、第２の開口４２Ａ及び第２の溝部４２Ｂの内部を充填すると共に、層間絶縁膜４２の表面を覆うように、窒化シリコンを用いた第２のサポート膜４４（第２の絶縁膜）を堆積し、第３の開口４４Ａおよび第４の開口４４Ｂを形成する。なお、第１のサポート膜１４および第２のサポート膜４４のそれぞれに形成した第１の開口１４Ａ及び第３の開口４４Ａの位置はずれていてもよいし、また第１の開口１４Ａおよび及び第３の開口４４Ａの形状が異なっていてもよい。同様に、第１のサポート膜１４および第２のサポート膜４４のそれぞれに形成した第２の開口１４Ｂ及び第４の開口４４Ｂの位置はずれていてもよいし、また第２の開口１４Ｂおよび第３の４４Ｂの形状が異なっていてもよい。
【００８３】
次に、図２７に示したように、フッ酸（ＨＦ）を用いた湿式エッチングを行うことにより、メモリセル領域の層間絶縁膜１２及び層間絶縁膜４２を除去して、第１及び第２の下部電極１３、４３の外壁を露出させる。この後に、第１の実施形態と同様に容量絶縁膜（図示せず）及び上部電極（図示せず）等を形成する。
【００８４】
この実施形態では、下部電極を２段積層した構造としたので、キャパシタ素子として、より大きな静電容量を得ることができる。また、第１及び第２の下部電極１３、４３が共に第１及び第２のサポート膜１４、４４で支持されているので、下部電極の高さが高くなっても倒壊を防止することができる。
【００８５】
また、メモリセル領域の外周領域には第１の溝部１２Ｂ及び第２の溝４２Ｂの積層構造により形成された壁面によって、湿式エッチングでの薬液が、メモリセルの外部に浸透するのを防止している。
【００８６】
この実施形態においても、メモリセル領域の外周近傍に第２の開口１４Ｂおよび第４の開口４４Ｂを配置したことにより、湿式エッチングに際してのメモリセル領域への薬液の浸透およびメモリセル領域からの薬液の排出をすみやかに行うことができるので、第１及び第２のサポート膜１４、４４や層間絶縁膜（ストッパー膜）１１へのダメージを抑制することができる。
【００８７】
尚、同様にして３段以上の下部電極を積層した構造としてもよい。
本発明を適用することにより、下部電極の倒壊を防止して、複数の下部電極を積層した構造のキャパシタ素子を容易に形成することが可能となる。従って、静電容量の大きなキャパシタ素子を供えた半導体装置を容易に製造できる。
【産業上の利用可能性】
【００８８】
本発明の半導体装置及びその製造方法は、湿式エッチングを用いてキャパシタの下部電極の外壁を露出させる製造工程を含む半導体装置の製造方法及びこの方法により製造される半導体装置に適用することができる。
【符号の説明】
【００８９】
１ 半導体基板
７ 層間絶縁膜
１１，１２ 第１層間絶縁膜
１２Ａ 孔部（第１の孔部）
１２Ｂ 溝部（第１の溝部）
１３ 下部電極（第１の電極）
１４ サポート膜（第１の絶縁膜）、第１のサポート膜（第１の絶縁膜）
１４Ａ 第１の開口
１４Ｂ 第２の開口
１５ 上部電極
３０ キャパシタ素子
４２ 第２層間絶縁膜
４２Ａ 第２の孔部
４２Ｂ 第２の溝部
４３ 第２の下部電極（第２の電極）
４４ 第２のサポート膜（第２の絶縁膜）
４４Ａ 第３の開口
４４Ｂ 第４の開口
【特許請求の範囲】
【請求項１】
メモリセル領域と、該メモリセル領域内の周縁部に形成された溝部によって前記メモリセル領域と分離される周辺回路領域とを備えた半導体装置であって、前記メモリセル領域において、
立設する複数の電極と、
前記電極の立設を保持する第１の絶縁膜と、
前記電極が貫通するように前記第１の絶縁膜に形成され、各々の前記電極の外周側面の少なくとも一部に接触する複数の孔部と、
前記第１の絶縁膜に形成され、前記複数の孔部のうちその一部の孔部に連結する第１の開口と、
前記第１の絶縁膜に形成され、前記複数の孔部のいずれの孔部に対してよりも前記溝部に近接する位置に配置すると共に前記複数の孔部のいずれにも連結しない第２の開口とを、
備えたことを特徴とする半導体装置。
【請求項２】
メモリセル領域と、該メモリセル領域内の周縁部に形成された溝部によって前記メモリセル領域と分離される周辺回路領域とを備えた半導体装置であって、
前記メモリセル領域において、
立設する複数のシリンダー型の電極と、
前記電極の内壁で囲まれた部分に充填されると共に、電極の立設を保持する第１の絶縁膜と、
前記第１の絶縁膜に形成され、前記複数の電極のうちその一部を内側に含むように設けられた第１の開口と、
前記第１の絶縁膜に形成され、前記複数の電極のいずれに対してよりも前記溝部に近接する位置に配置されると共に前記複数の電極のいずれも内側に含まない第２の開口とを、
備えたことを特徴とする半導体装置。
【請求項３】
前記溝部は矩形の４辺の溝で構成され、前記第２の開口が前記溝部の４辺の溝うちの少なくとも１辺の溝に沿って複数形成されていることを特徴とする請求項１または２のいずれかに記載の半導体装置。
【請求項４】
前記第２の開口が矩形であることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１の開口および前記第２の開口が共に長方形であり、前記第１の開口の長辺が延在する方向と、前記第２の開口の長辺が延在する方向とが異なることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項６】
前記溝部の内壁に接触するように、前記電極と同じ導電体によって前記メモリセル領域を囲む壁面が形成されており、
前記第１の絶縁膜と前記溝部に設けられた前記壁面とが接続していることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記周辺回路領域上には、前記第１の絶縁膜が設けられていないことを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記電極の底部において、各々の電極の外周側面に接触する窒化シリコン膜が設けられていることを特徴とする請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記電極の表面と容量絶縁膜を介して対向する別の電極が設けられ、キャパシタが形成されていることを特徴とする請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１０】
メモリセル領域と、該メモリセル領域内の周縁部に形成された溝部によって前記メモリセル領域と分離される周辺回路領域とを備えた半導体装置であって、
前記メモリセル領域において、
立設する複数の第１の電極と、
前記第１の電極の外周の少なくとも一部に接触することで前記複数の第１の電極の立設を保持する第１の絶縁膜と、
前記第１の絶縁膜に設けられ、前記複数の第１の電極の一部がその内側に含まれる第１の開口と、
前記第１の絶縁膜の前記溝部に近接する位置に配置され、前記第１の電極のいずれも内側に含まず、前記第１の開口のいずれにも連結しない第２の開口と、
前記第１の電極の上面に接続して立設する複数の第２の電極と、
前記第２の電極の外周の少なくとも一部に接触することで前記複数の第２の電極の立設を保持する第２の絶縁膜と、
前記第２の絶縁膜に設けられ、前記複数の第２の電極の一部がその内側に含まれる第３の開口と、
前記第２の絶縁膜の前記溝部に近接する位置に配置され、前記第２の電極のいずれも内側に含まず、前記第３の開口のいずれにも連結しない第４の開口とを、
備えたことを特徴とする半導体装置。
【請求項１１】
前記メモリセル領域を平面視した場合に、前記第２の開口と前記第４の開口の配置されている位置が異なることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１の電極および前記第２の電極の表面と容量絶縁膜を介して対向する別の電極が設けられ、キャパシタが形成されていることを特徴とする請求項１０または１１のいずれかに記載の半導体装置。
【請求項１３】
半導体基板上にコンタクトパッド電極を形成する工程と、
前記コンタクトパッド電極を覆う第１層間絶縁膜と第１の絶縁膜を順次形成する工程と、
前記第１の絶縁膜および前記第１層間絶縁膜を貫通する複数の開口を設けて、前記コンタクトパッド電極の上面の一部を露出させる複数の第１の孔部を形成する工程と、
前記第１の孔部の内壁および前記コンタクトパッド電極の上面に接触する第１の電極を形成する工程と、
前記第１の絶縁膜に、前記複数の第１の孔部のうちその一部の孔部に連結する第１の開口と、前記メモリセル領域の周縁部に位置し、前記複数の第１の孔部のいずれにも連結しない第２の開口とを同時に形成する工程と、
前記第１層間絶縁膜を湿式エッチングして前記第１の電極の外壁面を露出させる工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１４】
前記半導体装置はメモリセル領域と、該メモリセル領域内の周縁部に形成された第１の溝部によって前記メモリセル領域と分離される周辺回路領域とを備え、
前記第１の電極は前記メモリセル領域に形成され、
前記第１の絶縁膜および前記第１層間絶縁膜を貫通する複数の開口を設ける工程において、同時に前記第１の溝部を前記第１の絶縁膜および前記第１層間絶縁膜を貫通するように形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１の電極の外壁面を露出させる工程の後に、
前記第１の電極の外壁面を覆う容量絶縁膜を形成する工程と、
前記容量絶縁膜を介して前記第１の電極の外壁面と対向する別の電極を形成する工程とを、備えたことを特徴とする請求項１３または１４のいずれかに記載の半導体装置の製造方法。
【請求項１６】
前記第１および第２の開口を形成する工程と、
前記湿式エッチングを行う工程との間に、前記第１の絶縁膜上に第２層間絶縁膜と第２の絶縁膜を順次形成する工程と、
前記第２の絶縁膜および前記第２層間絶縁膜を貫通する複数の開口を設けて、前記第１の電極の上面の少なくとも一部を露出させる複数の第２の孔部を形成する工程と、
前記第２の孔部の内壁および前記第１の電極の上面に接触する第２の電極を形成する工程と、
前記第２の絶縁膜に、前記複数の第２の孔部のうちその一部の孔部に連結する第３の開口と、前記メモリセル領域の周縁部に位置し、前記複数の第２の孔部のいずれにも連結しない第４の開口とを同時に形成する工程とを、さらに備え、
前記湿式エッチングを行う工程において、前記第１の電極の外壁面と前記第２の電極の外壁面とを露出させることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１７】
前記第２の絶縁膜および前記第２層間絶縁膜を貫通する複数の開口を設ける工程において、同時に前記第１の溝部と接続するように前記第１の絶縁膜および前記第１層間絶縁膜を貫通する第２の溝部を形成することを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記第１の電極の外壁面と前記第２の電極の外壁面とを露出させる工程の後に、
前記第１の電極の外壁面と前記第２の電極の外壁面を覆う容量絶縁膜を形成する工程と、
前記容量絶縁膜を介して前記第１の電極の外壁面および前記第２の電極の外壁面と対向する別の電極を形成する工程とを、備えたことを特徴とする請求項１６または１７のいずれかに記載の半導体装置の製造方法。
【請求項１９】
前記湿式エッチングを行う工程において、
前記半導体基板は前記湿式エッチング用の薬液の液表面に対して垂直方向に浸漬され、
前記第２の開口の少なくとも一部が前記第１の開口よりも下方に位置するように前記半導体基板が保持されていることを特徴とする請求項１３〜１８のいずれか一項に記載の半導体装置の製造方法。
【請求項１】
メモリセル領域と、該メモリセル領域内の周縁部に形成された溝部によって前記メモリセル領域と分離される周辺回路領域とを備えた半導体装置であって、前記メモリセル領域において、
立設する複数の電極と、
前記電極の立設を保持する第１の絶縁膜と、
前記電極が貫通するように前記第１の絶縁膜に形成され、各々の前記電極の外周側面の少なくとも一部に接触する複数の孔部と、
前記第１の絶縁膜に形成され、前記複数の孔部のうちその一部の孔部に連結する第１の開口と、
前記第１の絶縁膜に形成され、前記複数の孔部のいずれの孔部に対してよりも前記溝部に近接する位置に配置すると共に前記複数の孔部のいずれにも連結しない第２の開口とを、
備えたことを特徴とする半導体装置。
【請求項２】
メモリセル領域と、該メモリセル領域内の周縁部に形成された溝部によって前記メモリセル領域と分離される周辺回路領域とを備えた半導体装置であって、
前記メモリセル領域において、
立設する複数のシリンダー型の電極と、
前記電極の内壁で囲まれた部分に充填されると共に、電極の立設を保持する第１の絶縁膜と、
前記第１の絶縁膜に形成され、前記複数の電極のうちその一部を内側に含むように設けられた第１の開口と、
前記第１の絶縁膜に形成され、前記複数の電極のいずれに対してよりも前記溝部に近接する位置に配置されると共に前記複数の電極のいずれも内側に含まない第２の開口とを、
備えたことを特徴とする半導体装置。
【請求項３】
前記溝部は矩形の４辺の溝で構成され、前記第２の開口が前記溝部の４辺の溝うちの少なくとも１辺の溝に沿って複数形成されていることを特徴とする請求項１または２のいずれかに記載の半導体装置。
【請求項４】
前記第２の開口が矩形であることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１の開口および前記第２の開口が共に長方形であり、前記第１の開口の長辺が延在する方向と、前記第２の開口の長辺が延在する方向とが異なることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項６】
前記溝部の内壁に接触するように、前記電極と同じ導電体によって前記メモリセル領域を囲む壁面が形成されており、
前記第１の絶縁膜と前記溝部に設けられた前記壁面とが接続していることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記周辺回路領域上には、前記第１の絶縁膜が設けられていないことを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記電極の底部において、各々の電極の外周側面に接触する窒化シリコン膜が設けられていることを特徴とする請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記電極の表面と容量絶縁膜を介して対向する別の電極が設けられ、キャパシタが形成されていることを特徴とする請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１０】
メモリセル領域と、該メモリセル領域内の周縁部に形成された溝部によって前記メモリセル領域と分離される周辺回路領域とを備えた半導体装置であって、
前記メモリセル領域において、
立設する複数の第１の電極と、
前記第１の電極の外周の少なくとも一部に接触することで前記複数の第１の電極の立設を保持する第１の絶縁膜と、
前記第１の絶縁膜に設けられ、前記複数の第１の電極の一部がその内側に含まれる第１の開口と、
前記第１の絶縁膜の前記溝部に近接する位置に配置され、前記第１の電極のいずれも内側に含まず、前記第１の開口のいずれにも連結しない第２の開口と、
前記第１の電極の上面に接続して立設する複数の第２の電極と、
前記第２の電極の外周の少なくとも一部に接触することで前記複数の第２の電極の立設を保持する第２の絶縁膜と、
前記第２の絶縁膜に設けられ、前記複数の第２の電極の一部がその内側に含まれる第３の開口と、
前記第２の絶縁膜の前記溝部に近接する位置に配置され、前記第２の電極のいずれも内側に含まず、前記第３の開口のいずれにも連結しない第４の開口とを、
備えたことを特徴とする半導体装置。
【請求項１１】
前記メモリセル領域を平面視した場合に、前記第２の開口と前記第４の開口の配置されている位置が異なることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１の電極および前記第２の電極の表面と容量絶縁膜を介して対向する別の電極が設けられ、キャパシタが形成されていることを特徴とする請求項１０または１１のいずれかに記載の半導体装置。
【請求項１３】
半導体基板上にコンタクトパッド電極を形成する工程と、
前記コンタクトパッド電極を覆う第１層間絶縁膜と第１の絶縁膜を順次形成する工程と、
前記第１の絶縁膜および前記第１層間絶縁膜を貫通する複数の開口を設けて、前記コンタクトパッド電極の上面の一部を露出させる複数の第１の孔部を形成する工程と、
前記第１の孔部の内壁および前記コンタクトパッド電極の上面に接触する第１の電極を形成する工程と、
前記第１の絶縁膜に、前記複数の第１の孔部のうちその一部の孔部に連結する第１の開口と、前記メモリセル領域の周縁部に位置し、前記複数の第１の孔部のいずれにも連結しない第２の開口とを同時に形成する工程と、
前記第１層間絶縁膜を湿式エッチングして前記第１の電極の外壁面を露出させる工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１４】
前記半導体装置はメモリセル領域と、該メモリセル領域内の周縁部に形成された第１の溝部によって前記メモリセル領域と分離される周辺回路領域とを備え、
前記第１の電極は前記メモリセル領域に形成され、
前記第１の絶縁膜および前記第１層間絶縁膜を貫通する複数の開口を設ける工程において、同時に前記第１の溝部を前記第１の絶縁膜および前記第１層間絶縁膜を貫通するように形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１の電極の外壁面を露出させる工程の後に、
前記第１の電極の外壁面を覆う容量絶縁膜を形成する工程と、
前記容量絶縁膜を介して前記第１の電極の外壁面と対向する別の電極を形成する工程とを、備えたことを特徴とする請求項１３または１４のいずれかに記載の半導体装置の製造方法。
【請求項１６】
前記第１および第２の開口を形成する工程と、
前記湿式エッチングを行う工程との間に、前記第１の絶縁膜上に第２層間絶縁膜と第２の絶縁膜を順次形成する工程と、
前記第２の絶縁膜および前記第２層間絶縁膜を貫通する複数の開口を設けて、前記第１の電極の上面の少なくとも一部を露出させる複数の第２の孔部を形成する工程と、
前記第２の孔部の内壁および前記第１の電極の上面に接触する第２の電極を形成する工程と、
前記第２の絶縁膜に、前記複数の第２の孔部のうちその一部の孔部に連結する第３の開口と、前記メモリセル領域の周縁部に位置し、前記複数の第２の孔部のいずれにも連結しない第４の開口とを同時に形成する工程とを、さらに備え、
前記湿式エッチングを行う工程において、前記第１の電極の外壁面と前記第２の電極の外壁面とを露出させることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１７】
前記第２の絶縁膜および前記第２層間絶縁膜を貫通する複数の開口を設ける工程において、同時に前記第１の溝部と接続するように前記第１の絶縁膜および前記第１層間絶縁膜を貫通する第２の溝部を形成することを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記第１の電極の外壁面と前記第２の電極の外壁面とを露出させる工程の後に、
前記第１の電極の外壁面と前記第２の電極の外壁面を覆う容量絶縁膜を形成する工程と、
前記容量絶縁膜を介して前記第１の電極の外壁面および前記第２の電極の外壁面と対向する別の電極を形成する工程とを、備えたことを特徴とする請求項１６または１７のいずれかに記載の半導体装置の製造方法。
【請求項１９】
前記湿式エッチングを行う工程において、
前記半導体基板は前記湿式エッチング用の薬液の液表面に対して垂直方向に浸漬され、
前記第２の開口の少なくとも一部が前記第１の開口よりも下方に位置するように前記半導体基板が保持されていることを特徴とする請求項１３〜１８のいずれか一項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
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【図４】
【図５】
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【図８】
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【図１０】
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【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公開番号】特開２０１０−２８７７１６（Ｐ２０１０−２８７７１６Ａ）
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願番号】特願２００９−１４００６８（Ｐ２００９−１４００６８）
【出願日】平成２１年６月１１日（２００９．６．１１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願日】平成２１年６月１１日（２００９．６．１１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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