半導体装置
【課題】半導体装置の歩留まりを向上させること若しくは製造コストを低減すること又は集積回路の面積を低減する半導体装置を提供する。
【解決手段】半導体装置が有するメモリ素子１０のメモリ層１２及び抵抗素子２０の抵抗層２２が同一材料によって構成される。そのため、メモリ層１２と、抵抗層２２とを同一工程によって形成することで、半導体装置の作製工程数を低減することができる。結果として、半導体装置の歩留まりを向上させること又は製造コストを低減することができる。また、半導体装置は、抵抗値の高い抵抗成分を備えた抵抗素子２０を有する。そのため、半導体装置が有する集積回路の面積を低減することができる。
【解決手段】半導体装置が有するメモリ素子１０のメモリ層１２及び抵抗素子２０の抵抗層２２が同一材料によって構成される。そのため、メモリ層１２と、抵抗層２２とを同一工程によって形成することで、半導体装置の作製工程数を低減することができる。結果として、半導体装置の歩留まりを向上させること又は製造コストを低減することができる。また、半導体装置は、抵抗値の高い抵抗成分を備えた抵抗素子２０を有する。そのため、半導体装置が有する集積回路の面積を低減することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、無線通信機能を有する半導体装置に関する。
【０００２】
なお、本明細書において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電気器機は全て半導体装置である。
【背景技術】
【０００３】
無線でのデータの送受信が可能な無線通信機能を有する半導体装置は、様々な分野において実用化が進められている。無線通信機能を有する半導体装置は、新しい形態の通信情報端末としてさらなる市場の拡大が見込まれている。実用化されている無線通信機能を有する半導体装置は、アンテナと、半導体素子を用いて形成された集積回路とが同一基板上に形成されている。また、無線通信機能を有する半導体装置は、無線タグ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグ、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）タグ、またはＩＤ（Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグとも呼ばれる。
【０００４】
当該半導体装置は、電力供給源兼送受信器である無線通信装置（質問器、リーダ／ライタ、Ｒ／Ｗともいう）との間で通信を行うことができる。具体的には、当該半導体装置が有する情報を質問器によって読み取ることなどができる。例えば、当該半導体装置に識別番号を付与することにより、質問器による個体認証を行うことができる。
【０００５】
また、複数のメモリ素子を有するメモリ回路部を具備し、情報を追記することが可能な無線通信機能を有する半導体装置も開発されている。
【０００６】
メモリ回路部が有するメモリ素子としては、揮発性メモリと、不揮発性メモリとがある。不揮発性メモリを構成するメモリ素子の一種として、一対の導電体間にメモリ層が設けられたアンチヒューズ型のメモリ素子がある。該メモリ素子では、メモリ層に高電圧が印加されることによって不可逆反応をおこし、一対の導電体を導通させることができる。つまり、当該メモリ素子の抵抗値を判別することによって２値のデータを得ることができる。
【０００７】
特許文献１では、上記の不揮発性メモリの一例が開示されている。特許文献１で開示されるアンチヒューズ型メモリは、一対の導電体間にアモルファスシリコンが設けられ、該アモルファスシリコンに高電圧が印加されることによってシリサイド反応をおこすことにより一対の電極が導通する。このようなアンチヒューズ型のメモリは、ＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）メモリ、ＯＴＰＲＯＭ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）又はＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などと呼ばれる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第３５０１４１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記の半導体装置には、メモリ素子以外にもスイッチング素子、容量素子及び抵抗素子などの各種素子が設けられる。そのため、当該半導体装置を作製するためには、多くの工程数を必要とし、作製工程が煩雑化する。その結果、当該半導体装置の歩留まりが低下する又は作製コストが高くなる。
【００１０】
また、上記の半導体装置には、各種素子が多数設けられる。そのため、当該半導体装置が有する集積回路は、大面積を必要とする。なお、当該集積回路を高精細化すると各種配線間などにおける寄生容量の影響が顕在化するため、当該集積回路の面積を低減することは容易ではない。
【００１１】
上述した問題を鑑み、本発明の一態様は、半導体装置の歩留まりを向上させることを課題の一とする。
【００１２】
また、本発明の一態様は、半導体装置の製造コストを低減することを課題の一とする。
【００１３】
また、本発明の一態様は、半導体装置が有する集積回路の面積を低減することを課題の一とする。
【課題を解決するための手段】
【００１４】
本発明の一態様は、第１の導電層と、第１の導電層上のメモリ層と、メモリ層上の第２の導電層と、を有するメモリ素子と、第３の導電層と、第３の導電層上の、メモリ層と同一材料からなる抵抗層と、抵抗層上の第４の導電層と、を有する抵抗素子と、を有し、メモリ素子に印加される電圧の最大値が、抵抗素子に印加される電圧の最大値よりも大きい半導体装置である。
【００１５】
なお、上記構成において、第１の導電層及び第３の導電層、又は、第２の導電層及び第４の導電層が同一材料からなる半導体装置も本発明の一態様である。
【００１６】
また、上記構成において、第１の導電層及び第３の導電層、並びに、第２の導電層及び第４の導電層が同一材料からなる半導体装置も本発明の一態様である。
【００１７】
本発明の一態様は、第１の導電層と、第１の導電層上のメモリ層と、メモリ層上の第２の導電層と、を有するメモリ素子と、第３の導電層と、第３の導電層上の、メモリ層と同一材料からなる抵抗層と、抵抗層上の第４の導電層と、を有する抵抗素子と、を有し、第３の導電層が、シリコン電極層であり、抵抗層が、シリコン電極層上のアモルファスシリコン層と、アモルファスシリコン層上の絶縁層との積層である半導体装置である。
【００１８】
なお、上記構成において、メモリ素子に印加する電圧の最大値が、抵抗素子に印加される電圧の最大値よりも大きい半導体装置も本発明の一態様である。
【００１９】
また、上記構成において、第２の導電層及び第４の導電層が同一材料からなる半導体装置も本発明の一態様である。
【００２０】
また、上記構成において、第１の導電層又は第２の導電層及びメモリ層の接触面積が、第３の導電層又は第４の導電層及び抵抗層の接触面積よりも大きい半導体装置も本発明の一態様である。
【発明の効果】
【００２１】
本発明の一態様の半導体装置は、メモリ素子のメモリ層及び抵抗素子の抵抗層が同一材料によって構成される。そのため、当該メモリ層と、当該抵抗層とを同一工程によって形成することで、当該半導体装置の作製工程数を低減することができる。結果として、当該半導体装置の歩留まりを向上させること又は製造コストを低減することができる。
【００２２】
また、本発明の一態様の半導体装置は、抵抗値の高い抵抗層を備えた抵抗素子を有する。そのため、当該半導体装置が有する集積回路の面積を低減することができる。
【図面の簡単な説明】
【００２３】
【図１】実施の形態１で説明する半導体装置が有するメモリ素子及び抵抗素子の（Ａ）、（Ｂ）構成を示す図、（Ｃ）、（Ｄ）印加される電圧を示す回路図。
【図２】実施の形態２で説明する半導体装置が有する（Ａ）、メモリ回路の回路図（Ｂ）フラグ回路の回路図。
【図３】実施の形態２で説明する半導体装置が有する（Ａ）メモリ回路の構成を示す上面図、（Ｂ）フラグ回路の構成を示す上面図。
【図４】実施の形態２で説明する半導体装置が有する（Ａ）メモリ回路の構成を示す断面図、（Ｂ）フラグ回路の構成を示す断面図。
【図５】（Ａ）〜（Ｃ）実施の形態２で説明する半導体装置が有する素子の作製工程を示す断面図。
【図６】（Ａ）〜（Ｃ）実施の形態２で説明する半導体装置が有する素子の作製工程を示す断面図。
【図７】実施の形態３で説明する半導体装置が有する読み出し回路及びメモリ回路を示す回路図。
【図８】実施の形態４で説明する半導体装置が有する昇圧回路及びメモリ回路を示す回路図。
【図９】実施の形態５で説明する半導体装置を示す図。
【図１０】（Ａ）、（Ｂ）実施の形態５で説明する半導体装置を示す図。
【図１１】実施の形態６で説明する半導体装置を示す図。
【図１２】実施の形態６で説明する半導体装置を示す図。
【図１３】実施の形態６で説明する半導体装置を示す図。
【図１４】実施の形態７で説明する半導体装置を示す図。
【図１５】実施の形態８で説明する半導体装置を示す図。
【図１６】（Ａ）〜（Ｅ）実施例１で説明する半導体装置が有する素子の作製工程を示す断面図。
【図１７】（Ａ）〜（Ｅ）実施例１で説明する半導体装置が有する素子の作製工程を示す断面図。
【図１８】（Ａ）〜（Ｅ）実施例１で説明する半導体装置が有する素子の作製工程を示す断面図。
【図１９】（Ａ）〜（Ｄ）実施例１で説明する半導体装置が有する素子の作製工程を示す断面図。
【図２０】（Ａ）〜（Ｃ）実施例１で説明する半導体装置が有する素子の作製工程を示す断面図。
【発明を実施するための形態】
【００２４】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２５】
なお、トランジスタのソース電極及びドレイン電極は、トランジスタの構造や動作条件等によって替わるため、いずれがソース電極又はドレイン電極であるかを特定することが困難である。そこで、本書類においては、ソース電極及びドレイン電極の一方を第１電極、ソース電極及びドレイン電極の他方を第２電極と表記し、区別することとする。
【００２６】
また、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。また、本書類にて用いる「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２７】
（実施の形態１）
本実施の形態では、メモリ素子及び抵抗素子を有する半導体装置の一例について図１を参照しながら説明する。
【００２８】
本実施の形態の半導体装置が有するメモリ素子１０を図１（Ａ）に示し、抵抗素子２０を図１（Ｂ）に示す。図１（Ａ）に示したメモリ素子１０は、導電層１３と、導電層１３上のメモリ層１２と、メモリ層１２上の導電層１１とを有する。また、図１（Ｂ）に示した抵抗素子２０は、導電層２３と、導電層２３上の抵抗層２２と、抵抗層２２上の導電層２１とを有する。なお、メモリ層１２及び抵抗層２２は、同一材料からなる。さらに、メモリ素子１０は、一定値以上の電圧が印加されることによって、メモリ層１２が絶縁破壊され、不可逆的に導電層１１及び導電層１３を導通させる機能を有する。
【００２９】
また、本実施の形態の半導体装置において、メモリ素子１０に印加される電圧の最大値を模式的に図１（Ｃ）に示し、抵抗素子２０に印加される電圧の最大値を模式的に図１（Ｄ）に示す。図１（Ｃ）、（Ｄ）に示すように、メモリ素子１０に印加する電圧の最大値は、抵抗素子２０に印加する電圧よりも大きい。具体的には、メモリ素子１０に印加する電圧の最大値は、メモリ層１２が不可逆反応を起こし導電層１１及び導電層１３を導通させるのに必要な電圧よりも大きく、抵抗素子２０に印加する電圧の最大値は、当該電圧よりも小さい。そのため、抵抗素子２０の抵抗層２２は、メモリ層１２と同一材料を適用しながらも、絶縁破壊を起こすことがない。つまり、半導体装置内における抵抗として機能させることができる。
【００３０】
本実施の形態の半導体装置は、メモリ素子のメモリ層と、抵抗素子の抵抗層とが同一材料によって構成される。つまり、当該メモリ層と、当該抵抗層とを同一工程において形成することが可能である。そのため、当該半導体装置の作製工程を低減することができる。結果として、当該半導体装置の歩留まりを向上させること又は製造コストを低減することができる。また、メモリ層１２に用いられる抵抗値の高い材料を用いて抵抗層２２を構成することによって、抵抗素子２０に必要とされる回路面積を低減することができる。
【００３１】
さらに、メモリ素子のメモリ層及び抵抗素子の抵抗層のみならず、メモリ素子及び抵抗素子を全て同一材料によって構成することもできる。つまり、メモリ素子１０の導電層１１及び抵抗素子２０の導電層２１を同一材料によって形成し、且つメモリ素子１０の導電層１３及び抵抗素子２０の導電層２３を同一材料によって形成することができる。これにより、導電層１１及び導電層２１、導電層１３及び導電層２３を同一工程によって形成することができるため、半導体装置の作製工程を低減することができる。なお、メモリ素子及び抵抗素子が有する一対の電極のどちらか一方を同一材料によって形成することもできる。
【００３２】
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態又は実施例の内容又は該内容の一部と自由に組み合わせることが可能である。
【００３３】
（実施の形態２）
本実施の形態では、同一基板上にメモリ素子及び抵抗素子を有する半導体装置及びその作製方法の一例について図２乃至図６を参照しながら説明する。具体的には、メモリ回路と、質問器による情報の２重読み取りを防止するフラグ回路とを有する半導体装置について説明する。
【００３４】
＜メモリ回路＞
本実施の形態の半導体装置が有するメモリ回路の回路構成例を図２（Ａ）に示す。図２（Ａ）に示したメモリ回路は、トランジスタ１０１、容量素子１０２及びメモリ素子１０３を有する。さらに、トランジスタ１０１は、ゲート電極が制御端子１０４に電気的に接続され、第１電極が入出力端子１０５に電気的に接続される。容量素子１０２は、一方の電極がトランジスタ１０１の第２電極に電気的に接続され、他方の電極が接地される。メモリ素子１０３は、一方の電極がトランジスタ１０１の第１電極及び容量素子１０２の一方の電極に電気的に接続され、他方の電極が接地される。
【００３５】
図２（Ａ）に示したメモリ回路において、トランジスタ１０１のスイッチングは、制御端子１０４から入力される信号によって制御され、トランジスタ１０１がオン時にメモリ素子１０３へのデータの書き込み又は読み出しが行われる。書き込みの際には、メモリ素子１０３の一方の電極に入出力端子１０５から信号が入力される。この際、メモリ素子１０３に印加される電圧が書き込み電圧以上であれば、メモリ素子１０３にデータが書き込まれる。また、メモリ素子１０３の一方の電極の電位が入出力端子１０５へと出力されることにより、データの読み出しが行われる。なお、容量素子１０２は、メモリ素子１０３への書き込み歩留まり（書き込みが成功する確率）を向上させるために設けられている。つまり、本実施の形態のメモリ回路は、容量素子１０２がなくても機能し得る。
【００３６】
＜フラグ回路＞
本実施の形態の半導体装置が有するフラグ回路の回路構成例を図２（Ｂ）に示す。なお、フラグ回路は、当該半導体装置から情報を読み出した後に、再度読み出すこと（２重読み出し）を防止する機能を有する。具体的には、当該フラグ回路は、信号が入力され且つ当該信号を一定時間保持することができる揮発性メモリである。図２（Ｂ）に示したフラグ回路は、トランジスタ１５１、容量素子１５２及び抵抗素子１５３を有する。さらに、トランジスタ１５１は、ゲート電極が制御端子１５４に電気的に接続され、第１電極が入力端子１５５に電気的に接続される。容量素子１５２は、一方の電極がトランジスタ１５１の第２電極及び出力端子１５６に電気的に接続され、他方の電極が接地される。抵抗素子１５３は、一方の電極がトランジスタ１５１の第２電極、容量素子１５２の一方の電極及び出力端子１５６に電気的に接続され、他方の電極が接地される。
【００３７】
なお、フラグ回路の後段（出力端子１５６の接続先）には、バッファ（図示しない）が設けられている。当該バッファは、フラグ回路の出力信号（ノードＡの電位）がある一定値以上の時に高電圧電位を出力し、該一定値未満の時に低電圧電位を出力する。例えば、インバータを直列に２段接続することによって当該バッファを構成することができる。この時、出力端子１５６は当該インバータを構成するトランジスタのゲート電極に電気的に接続されることになる。そのため、出力端子１５６の先において、信号は当該バッファに入力されるが電気的な接続は終端しているといえる。
【００３８】
図２（Ｂ）に示したフラグ回路において、トランジスタ１５１のオン、オフは、制御端子１５４から入力される信号によって制御される。なお、当該信号としては、外部の質問器から入力される読み出し信号などが該当する。該読み出し信号によってトランジスタ１５１がオンすることで、入力端子１５５から信号がフラグ回路へと入力される。具体的には、容量素子１５２に電荷が蓄積される。これにより、ノードＡの電位が容量素子１５２に蓄積された電荷に対応した電位となり、出力端子１５６から後段のバッファに出力される。なお、この時のノードＡの電位は、後段のバッファが高電圧電位を出力するのに必要な電位以上の電位である。
【００３９】
次いで、外部の質問器からの読み出し信号が途絶えると、トランジスタ１５１がオフする。これにより、抵抗素子１５３を介して接地されているノードＡの電位は、接地電位へと低下することになる。ただし、抵抗素子１５３の抵抗値によって、接地電位に至るまでの時間を制御することができる。具体的には、抵抗素子１５３の抵抗値を高くすることによって、ノードＡの電位の低下を遅くすることができる。一方、ノードＡの電位が一定値以下になった場合にフラグ回路の後段に設けられたバッファの出力信号が低電圧電位へと変化する。つまり、抵抗素子１５３の抵抗値によって、バッファの出力信号の保持時間も制御できることになる。本実施の形態の半導体装置では、外部の質問器から入力される読み出し信号と共に当該バッファの出力信号を参照して、メモリ回路などの読み出し動作を行うように設定する。これにより、外部の質問器から、短時間に複数回の読み出し信号が入力された場合における２重読み出しを防止することができる。
【００４０】
＜メモリ回路及びフラグ回路の構成＞
本実施の形態の半導体装置が有するメモリ回路及びフラグ回路の構成例について図３及び図４に示す。図３（Ａ）は、メモリ回路の上面図を示し、図３（Ｂ）は、フラグ回路の上面図を示している。図４（Ａ）は、図３（Ａ）に示したメモリ回路の上面図のＡ−Ｂ、Ｃ−Ｄ、Ｅ―Ｆにおける断面図を示し、図４（Ｂ）は、図３（Ｂ）に示したフラグ回路の上面図のＧ−Ｈ、Ｉ―Ｊ、Ｋ−Ｌにおける断面図を示している。
【００４１】
図３（Ａ）、図４（Ａ）に示したメモリ回路が有するトランジスタ１０１は、基板３００上の半導体層３０１と、半導体層３０１上の絶縁層３０２と、絶縁層３０２上の導電層３０３と、導電層３０３上の絶縁層３０４及び絶縁層３０５に設けられた開口部において半導体層３０１と電気的に接続された導電層３０６ａ及び導電層３０６ｂとによって構成される。さらに、半導体層３０１はシリコンを主構成元素とする半導体からなり、チャネル形成領域３０７ａ及び不純物領域３０７ｂ、３０７ｃが設けられている。また、導電層３０６ａは、不純物領域３０７ｂと接続するように設けられ、導電層３０６ｂは、不純物領域３０７ｃと接続するように設けられている。トランジスタ１０１において、絶縁層３０２はゲート絶縁層として、導電層３０３はゲート電極として、導電層３０６ａ、３０６ｂは第１電極又は第２電極として機能する。
【００４２】
図３（Ａ）、図４（Ａ）に示したメモリ回路が有する容量素子１０２は、基板３００上のシリコン電極層３１１と、シリコン電極層３１１上の絶縁層３０２と、絶縁層３０２上の導電層３１２とによって構成される。なお、シリコン電極層とは、高濃度に不純物元素が導入され且つ結晶化することによって電極として機能させることが可能な低抵抗なシリコン層を指す。また、導電層３１２は、導電層３０３と同じ材料からなる。容量素子１０２において、シリコン電極層３１１は一方の電極として、絶縁層３０２は誘電体として、導電層３１２は他方の電極として機能する。
【００４３】
図３（Ａ）、図４（Ａ）に示したメモリ回路が有するメモリ素子１０３は、基板３００上の導電層３２１と、導電層３２１上のアモルファスシリコン層３２２と、アモルファスシリコン層３２２上の酸化窒化シリコン層３２３と、酸化窒化シリコン層３２３上の導電層３２４とによって構成される。なお、導電層３２１は導電層３０３及び導電層３１２と同じ材料からなり、導電層３２４は導電層３０６ａ、３０６ｂと同じ材料からなる。また、本明細書において、酸化窒化シリコンとは、組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれ、それらの合計が１００原子％となるものをいう。メモリ素子１０３において、導電層３２１は一方の電極として、アモルファスシリコン層３２２及び酸化窒化シリコン層３２３はメモリ層として、導電層３２４は他方の電極として機能する。
【００４４】
図３（Ｂ）、図４（Ｂ）に示したフラグ回路が有するトランジスタ１５１は、メモリ回路が有するトランジスタ１０１と構造が同じである。そのため、ここでは、前述の説明を援用することとする。ただし、開口部の径、各層の幅などの子細な設計条件については同一である必要はなく、フラグ回路が有するトランジスタ１５１及びメモリ回路が有するトランジスタ１０１において独立に設計してもよい。
【００４５】
図３（Ｂ）、図４（Ｂ）に示したフラグ回路が有する容量素子１５２は、メモリ回路が有する容量素子１０２と構造が同じである。そのため、ここでは、前述の説明を援用することとする。ただし、開口部の径、各層の幅などの子細な設計条件については同一である必要はなく、フラグ回路が有する容量素子１５２及びメモリ回路が有する容量素子１０２において独立に設計してもよい。
【００４６】
図３（Ｂ）、図４（Ｂ）に示したフラグ回路が有する抵抗素子１５３は、基板３００上のシリコン電極層３５１と、シリコン電極層３５１上のアモルファスシリコン層３５２と、アモルファスシリコン層３５２上の酸化窒化シリコン層３５３と、酸化窒化シリコン層３５３上の導電層３５４とによって構成される。なお、シリコン電極層３５１はメモリ回路におけるシリコン電極層３１１と同じ材料からなり、導電層３５４はメモリ回路における導電層３０６ａ、３０６ｂ及び導電層３２４と同じ材料からなる。抵抗素子１５３において、シリコン電極層３５１は一方の電極として、アモルファスシリコン層３２２及び酸化窒化シリコン層３２３は抵抗層として、導電層３５４は他方の電極として機能する。
【００４７】
本実施の形態の半導体装置において、メモリ回路が有するメモリ素子１０３及びフラグ回路が有する抵抗素子１５３は共に一対の電極間にアモルファスシリコン層及び酸化窒化シリコン層が設けられた構成を有する。ただし、メモリ素子１０３と、抵抗素子１５３とでは、印加される電圧の最大値が異なる。具体的には、メモリ素子１０３に印加される電圧の最大値は、導電層３２１と、アモルファスシリコン層３２２とをシリサイド反応させ、且つ酸化窒化シリコン層を絶縁破壊するのに必要な電圧値（書き込み電圧ともいう）以上であるのに対し、抵抗素子１５３に印加される電圧の最大値は、書き込み電圧よりも低い。そのため、メモリ回路においては、当該アモルファスシリコン層及び当該酸化窒化シリコン層をメモリ素子のメモリ層として適用し、且つフラグ回路においては、当該アモルファスシリコン層及び当該酸化窒化シリコン層を抵抗素子の抵抗層として適用することができる。
【００４８】
なお、メモリ素子１０３においては、アモルファスシリコン層３２２及び酸化窒化シリコン層３２３を絶縁破壊することによって、導電層３２１及び導電層３２４が導通する。ただし、絶縁破壊は、導電層３２１及び導電層３２４に挟まれた全ての領域で発生する必要はない。別言すると、導電層３２１及び導電層３２４の間に電流の通路が確保されればよく、アモルファスシリコン層３２２及び酸化窒化シリコン層３２３の一部が絶縁破壊されればよい。つまり、メモリ素子１０３において、導電層３２１及び導電層３２４と、メモリ層として機能するアモルファスシリコン層３２２及び酸化窒化シリコン層３２３との接触面積が大きければ大きいほど、書き込み歩留まり（書き込みが成功する確率）を向上させることができる。上記点を考慮し、本実施の形態の半導体装置は、メモリ素子１０３が形成される開口部の径が抵抗素子１５３が形成される開口部の径よりも大きくなるように設計されている。
【００４９】
また、印加される電圧の最大値が、メモリ素子における書き込み電圧以上であったとしても、アモルファスシリコン層３５２及び酸化窒化シリコン層３５３の積層を絶縁破壊させる電圧値以下であれば、抵抗素子１５３は機能し得る。なぜなら、抵抗素子１５３は、アモルファスシリコン層３５２と接する電極としてシリコン電極層３５１を適用している。そのため、抵抗素子１５３に対して書き込み電圧に準じる電圧が印加された場合であっても、シリサイド反応が起きない。結果として、抵抗素子１５３を構成する一対の電極が導通しないからである。なお、抵抗素子の一方の電極としてシリコン電極層を適用し、且つシリコン電極層と接する抵抗層にアモルファスシリコン層を適用すれば、上記の内容は援用できる。例えば、上記の酸化窒化シリコン層３５３を他の絶縁層と適宜置き換えた構成であっても上記の作用を有する抵抗素子とすることができる。
【００５０】
＜メモリ回路及びフラグ回路の作製方法＞
図３及び図４に示したメモリ回路及びフラグ回路の作製方法の一例について図５及び図６を用いて説明する。具体的には、各々の回路が有する素子をフォトリソグラフィ法を用いて作製する方法について説明する。なお、図３及び図４に示したメモリ回路及びフラグ回路においては、トランジスタ構造及び容量素子構造が共通である。そのため、図５及び図６においてはメモリ回路が有するトランジスタ１０１、容量素子１０２及びメモリ素子１０３並びにフラグ回路が有する抵抗素子１５３について示す。
【００５１】
まず、基板４００上に半導体層を成膜する。基板４００としては、ガラス基板、石英基板、ステンレス等の金属基板、セラミック基板またはプラスチック基板などを用いることができる。なお、プラスチック基板としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を用いることができる。半導体層は、シリコン（Ｓｉ）若しくはゲルマニウム（Ｇｅ）などの周期表第１４族元素からなる元素、シリコンゲルマニウム（ＳｉＧｅ）若しくはガリウムヒ素（ＧａＡｓ）などの化合物、酸化亜鉛（ＺｎＯ）若しくはインジウム（Ｉｎ）及びガリウム（Ｇａ）を含む酸化亜鉛などの酸化物、又は半導体特性を示す有機化合物などの半導体材料を用いて形成することができる。また、これらの半導体材料からなる層の積層構造としてもよい。ここでは半導体層は、シリコンを主構成元素とした層を適用する。なお、半導体層の形成には、プラズマＣＶＤ法又はスパッタ法などの薄膜堆積法を用いることができる。また、半導体層は、レーザ結晶化法、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）若しくはファーネスアニール炉を用いた熱結晶化法、又はニッケル（Ｎｉ）などの結晶化を助長する金属元素を用いる結晶化法などにより結晶化を行ってもよい。なお、必要があれば、後に完成する薄膜トランジスタのしきい値電圧を制御するために、半導体層に微量に不純物元素を添加してもよい。該不純物元素としては、半導体に対しｐ型の導電性を与えるボロン（Ｂ）又はｎ型の導電性を与えるリン（Ｐ）などを適用することができる。
【００５２】
次いで、フォトリソグラフィ法を用いて当該半導体層上にレジストを形成する。さらに当該レジストをマスクとして、半導体層を選択的にエッチングし、半導体層４０２ａ、４０２ｂ、４０２ｃを形成する（図５（Ａ）参照）。
【００５３】
次いで、基板４００及び半導体層４０２ａ、４０２ｂ、４０２ｃ上に絶縁層４０３を成膜する。絶縁層４０３は、酸化シリコン、窒化シリコン、酸化窒化シリコン、又は窒化酸化シリコンなどの絶縁材料を用いて形成することができる。なお、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子％以上３０原子％以下の範囲で含まれ、それらの合計が１００原子％となるものをいう。また、これらの絶縁材料からなる層の積層構造としてもよい。なお、絶縁層４０３は、後にトランジスタが形成される領域においてはゲート絶縁層として利用され、後に容量素子が形成される領域においては一対の電極の間に設けられる誘電体として利用される。また、絶縁層４０３の成膜には、プラズマＣＶＤ法又はスパッタ法などの薄膜堆積法を用いることができる。
【００５４】
次いで、フォトリソグラフィ法を用いて、少なくとも半導体層４０２ａを覆うレジストを形成する。さらに該レジストをマスクとして半導体層４０２ｂ、４０２ｃに高濃度の不純物元素を添加し、シリコン電極層４０４ａ、４０４ｂを形成する（図５（Ｂ）参照）。該不純物元素は半導体に対しｐ型の導電性を与えるボロン（Ｂ）又はｎ型の導電性を与えるリン（Ｐ）などを適用することができる。なお、メモリ素子部において後にアシスト容量として用いる容量素子を形成し、且つ当該高濃度に不純物元素を含有する半導体層を電極として適用する場合には、当該半導体層にはＰ型を与える不純物元素を添加すると好ましい。
【００５５】
次いで、絶縁層４０３上に導電層を成膜する。金属単体若しくは合金又は金属元素を含む化合物から選ばれる導電性材料を用いて形成することができる。また、これらの導電性材料からなる層の積層構造としてもよい。なお、当該導電層からは、後にトランジスタのゲート電極が形成されるため、高融点材料を用いることが好ましい。また、当該導電層からは、後にアモルファスシリコン層と接するメモリ素子の電極が形成されるため、シリサイド反応を起こしやすい材料を用いることが好ましい。具体的には、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ハフニウム（Ｈｆ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、クロム（Ｃｒ）、バナジウム（Ｖ）、パラジウム（Ｐｄ）、白金（Ｐｔ）などの単体、又はこれらの合金、或いはこれらを主成分とする化合物などである。さらに、当該導電層を積層構造とする場合には、上層となる材料層が上述した材料であればよく、絶縁層４０３側である下層となる材料は任意に選択することができる。なお、当該導電層の成膜には、スパッタ法などの薄膜堆積法を用いることができる。
【００５６】
次いで、フォトリソグラフィ法を用いて、当該導電層上にレジストを形成する。さらに該レジストをマスクとして、導電層４０５ａ、４０５ｂ、４０５ｃ、４０５ｄ、４０５ｅ、４０５ｆを形成する。
【００５７】
次いで、フォトリソグラフィ法を用いて、少なくともシリコン電極層４０４ａ、４０４ｂ及び導電層４０５ｂ、４０５ｃ、４０５ｄ、４０５ｅ、４０５ｆを覆うレジストを形成する。さらに、導電層４０５ａをマスクとして、半導体層４０２ａに不純物元素を添加し、不純物領域４０６ａ、４０６ｂを形成する（図５（Ｃ）参照）。当該不純物元素としては、半導体に対しｐ型の導電性を与えるボロン（Ｂ）又はｎ型の導電性を与えるリン（Ｐ）などを適用することができる。なお、不純物領域４０６ａ、４０６ｂにおける不純物濃度は、シリコン電極層４０４ａ、４０４ｂよりも低く、後に形成されるトランジスタのソース領域及びドレイン領域として機能する。
【００５８】
次いで、絶縁層４０３及び導電層４０５ａ、４０５ｂ、４０５ｃ、４０５ｄ、４０５ｅ、４０５ｆ上に絶縁層４０７を成膜する。絶縁層４０７は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどの絶縁材料を用いて形成することができる。また、これらの絶縁材料からなる膜の積層構造としてもよい。さらに、絶縁層４０７上に絶縁層４０８を成膜する。絶縁層４０８は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、又はポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル若しくはエポキシなどの有機材料などの絶縁材料を用いて形成することができる。また、これらの絶縁材料からなる層の積層構造としてもよい。なお、絶縁層４０７及び絶縁層４０８の成膜には、プラズマＣＶＤ法若しくはスパッタ法などの薄膜堆積法又はスピンコート法などの塗布法を用いることができる。
【００５９】
次いで、フォトリソグラフィ法を用いて、絶縁層４０８上に選択的にレジストを形成する。さらに該レジストをマスクとして、絶縁層４０７及び絶縁層４０８を貫通し、導電層４０５ｄに達する開口部４０９ａ、並びに絶縁層４０３、絶縁層４０７及び絶縁層４０８を貫通し、シリコン電極層４０４ｂに達する開口部４０９ｂを形成する。なお、開口部４０９ａ、４０９ｂは、後にメモリ素子又は抵抗素子として利用される領域に設けられる。加えて、当該工程において、後に導電層が設けられる領域の開口部も形成される（図６（Ａ）参照）。
【００６０】
次いで、導電層４０５ｄ、シリコン電極層４０４ｂ及び絶縁層４０８上にアモルファスシリコン層を成膜する。さらに、該アモルファスシリコン層上に酸化窒化シリコン層を成膜する。なお、当該アモルファスシリコン層及び当該酸化窒化シリコン層の成膜には、プラズマＣＶＤ法又はスパッタ法などの薄膜堆積法を用いることができる。
【００６１】
次いで、フォトリソグラフィ法を用いて、当該酸化窒化シリコン層上に選択的にレジストを形成する。さらに該レジストをマスクとして、当該アモルファスシリコン層及び当該酸化窒化シリコン層を選択的にエッチングし、アモルファスシリコン層４１０ａ、４１０ｂ及び酸化窒化シリコン層４１１ａ、４１１ｂを形成する（図６（Ｂ）参照）。
【００６２】
次いで、絶縁層４０８及び酸化窒化シリコン層４１１ａ、４１１ｂ上に導電層を成膜する。該導電層は、金属単体若しくは合金又は金属元素を含む化合物から選ばれる導電性材料を用いて形成することができる。なお、当該導電層の成膜には、スパッタ法などの薄膜堆積法を用いることができる。
【００６３】
次いで、フォトリソグラフィ法を用いて、当該導電層上に選択的にレジストを形成する。さらに、該レジストをマスクとして、当該導電層をエッチングし、導電層４１２ａ、４１２ｂ、４１２ｃ、４１２ｄ、４１２ｅ、４１２ｆ、４１２ｇ、４１２ｈを形成する（図６（Ｃ）参照）。
【００６４】
以上の工程により、メモリ回路が有するトランジスタ１０１、容量素子１０２及びメモリ素子１０３並びにフラグ回路が有する抵抗素子１５３を作製することができる。なお、上記の作製工程は一例であり、本実施の形態の作製工程は上記工程に限定されない。
【００６５】
本実施の形態の半導体装置は、メモリ素子のメモリ層と、抵抗素子の抵抗層とが同一材料によって構成される。つまり、当該メモリ層と、当該抵抗層とを同一工程において形成することが可能である。そのため、当該半導体装置の作製工程を低減することができる。結果として、当該半導体装置の歩留まりを向上させること又は製造コストを低減することができる。また、メモリ層に用いられる抵抗値の高い材料を抵抗層に用いて抵抗素子を構成することによって、抵抗素子を有する半導体装置の回路面積を低減することができる。
【００６６】
なお、本実施の形態で述べた内容又は該内容の一部は、他の実施の形態又は実施例の内容又は該内容の一部と自由に組み合わせることが可能である。
【００６７】
（実施の形態３）
本実施の形態では、メモリ素子及び抵抗素子を有する半導体装置の一例について図７を参照しながら説明する。具体的には、メモリ回路と、該メモリ回路からの情報の読み出しを行う読み出し回路とを有する半導体装置について説明する。
【００６８】
＜メモリ回路及び読み出し回路＞
本実施の形態の半導体装置が有するメモリ回路及び読み出し回路の回路構成例を図７に示す。
【００６９】
図７に示すメモリ回路７００は、トランジスタ７０１及びメモリ素子７０２を有する。さらに、トランジスタ７０１は、ゲート電極が制御端子７０３に電気的に接続される。メモリ素子７０２は、一方の電極がトランジスタ７０１の一方の電極に電気的に接続され、他方の電極が接地される。
【００７０】
図７に示す読み出し回路７５０は、トランジスタ７５１、トランジスタ７５２、抵抗素子７５３、抵抗素子７５４及びコンパレータ７５５を有する。さらに、トランジスタ７５１は、ゲート電極が接地され、第１電極に電源電圧ＶＤＤが与えられる配線（電源線ともいう）に電気的に接続される。トランジスタ７５２は、ゲート電極が制御端子７５６に電気的に接続され、第１電極がトランジスタ７５１の第２電極に電気的に接続され、第２電極がトランジスタ７０１の第２電極及びコンパレータ７５５の第１の入力端子に電気的に接続される。抵抗素子７５３は、一方の電極が電源線に電気的に接続され、他方の電極がコンパレータ７５５の第２の入力端子に電気的に接続される。抵抗素子７５４は、一方の電極が抵抗素子７５３の他方の電極及びコンパレータ７５５の第２の入力端子に電気的に接続され、他方の電極が接地される。
【００７１】
なお、ここでは、ｐ型であり且つゲート電極が接地されているトランジスタ７５１は、スイッチング素子としてではなく抵抗素子として利用されている。そのため、トランジスタ７５１を抵抗素子に置き換えることが可能である。また、抵抗素子７５３及び抵抗素子７５４の抵抗層としてメモリ素子７０２のメモリ層と同一材料が適用されている。なお、抵抗素子として利用しているトランジスタ７５１の抵抗値は、書き込み前後のメモリ素子の抵抗値の間の値をとるように設計する。
【００７２】
上記構成の回路において読み出し信号が入力されると、制御端子７０３及び制御端子７５６からそれぞれトランジスタ７０１又はトランジスタ７５２に信号が入力され、両者がオンする。これにより、電源線がトランジスタ７５１及びメモリ素子７０２を介して接地される。そのため、電源電圧ＶＤＤがトランジスタ７５１及びメモリ素子７０２によって分圧された電位がコンパレータ７５５の第１の入力端子に入力される。また、コンパレータ７５５の第２の入力端子には、抵抗素子７５３及び抵抗素子７５４によって分圧された電位が入力される。ここでは、抵抗素子７５３及び抵抗素子７５４の抵抗層は同一材料によって構成されるため、ＶＤＤ／２程度の電位がコンパレータ７５５の第２の入力端子に入力されることになる。
【００７３】
つまり、メモリ素子７０２への書き込みが行われていない状態では、コンパレータ７５５の第１の入力端子に入力される電位が、第２の入力端子に入力される電位よりも高く、メモリ素子７０２への書き込みが行われている状態では、コンパレータ７５５の第１の入力端子に入力される電位が、第２の入力端子に入力される電位よりも低くなる。コンパレータ７５５は、第１の入力端子に入力される電位及び第２の入力端子に入力される電位を比較し、２値の信号として出力する。そのため、コンパレータ７５５の出力信号によって、メモリ素子７０２への書き込みの有無が判別できる。
【００７４】
本実施の形態の半導体装置において、電源電圧ＶＤＤは、メモリ素子７０２への書き込み電圧よりも小さい。そのため、抵抗素子７５３及び抵抗素子７５４の抵抗層としてメモリ素子７０２のメモリ層と同一材料を適用することが可能である。当該メモリ層としては、高電圧が印加されることにより、電気伝導特性が大きく増大するという機能を有する層であればどのような構成であってもよい。例えば、実施の形態２で説明したアモルファスシリコン層及び酸化窒化シリコン層の積層を適用することができる。また、アモルファスシリコン層又は酸化窒化シリコン層の単層であってもよい。さらに、当該メモリ層を構成する材料として有機化合物を適用することもできる。
【００７５】
本実施の形態の半導体装置は、メモリ素子のメモリ層と、抵抗素子の抵抗層とが同一材料によって構成される。つまり、当該メモリ層と、当該抵抗層とを同一工程において形成することが可能である。そのため、当該半導体装置の作製工程を低減することができる。結果として、当該半導体装置の歩留まりを向上させること又は製造コストを低減することができる。また、メモリ層に用いられる抵抗値の高い材料を抵抗層に用いて抵抗素子を構成することによって、抵抗素子を有する半導体装置の回路面積を低減することができる。
【００７６】
なお、本実施の形態の読み出し回路の構成は、上記の構成に限定されない。
【００７７】
例えば、抵抗素子７５３又は抵抗素子７５４のどちらか一方の抵抗層にメモリ素子のメモリ層と同一材料を適用することが可能である。この場合、抵抗素子７５３の抵抗値を抵抗素子７５４の抵抗値よりも低くすることが可能になる。抵抗素子７５３の抵抗値を抵抗素子７５４の抵抗値よりも低くすると、コンパレータ７５５の第２の入力端子に入力される電位がＶＤＤ／２よりも大きい値となる。そのため、読み出し回路７５０においてトランジスタ７５１を省略することができる。なぜなら、トランジスタ７５１が省略された読み出し回路においては、コンパレータ７５５の第１の入力端子に対して、メモリ素子７０２への書き込みが行われている場合はＶＤＤ／２程度の電位が入力され、書き込みが行われていない場合は電源電圧ＶＤＤに準じる電位が入力されるからである。トランジスタ７５１を省略することによりメモリ素子７０２からの情報の読み出しにかかる時間を低減することができる。
【００７８】
また、コンパレータ７５５の第２の入力端子に入力される電位をＶＤＤ／２よりも大きくすることによって、トランジスタ７０１をｐ型とすることも可能になる。トランジスタ７０１をｐ型とした場合、トランジスタ７０１においては、コンパレータ７５５の第１の入力端子と電気的に接続される電極がソース電極となり、メモリ素子７０２と電気的に接続される電極がドレイン電極となる。そのため、コンパレータ７５５の第１の入力端子の入力電位が、単に電源電圧ＶＤＤを抵抗分圧した値となるのではなく、トランジスタ７０１のしきい値電圧を加味した電位になる。また、当該しきい値電圧は、トランジスタ７０１のサイズなどによっては、ＶＤＤ／２程度となることがある。つまり、トランジスタ７０１をｎ型とした場合、コンパレータ７５５の第１の入力端子に入力される電位の範囲が電源電圧ＶＤＤ〜接地電位であるのに対し、トランジスタ７０１をｐ型とした場合、コンパレータ７５５の第１の入力端子に入力される電位の範囲が電源電圧ＶＤＤ〜ＶＤＤ／２となる可能性がある。端的に言うと、トランジスタ７０１をｐ型とすることによって、コンパレータ７５５の第１の入力端子に入力される電位の範囲が狭くなる。このような場合であっても、コンパレータ７５５の第２の入力端子に入力される電位をＶＤＤ／２よりも大きくすれば、メモリ素子７０２への信号の書き込みの有無が判別できる。なお、トランジスタ７０１をｐ型とすることにより、耐圧が向上し、ゲート絶縁層を薄膜化することができる。これにより、トランジスタ７０１を有する半導体装置の消費電力を低減することができる。
【００７９】
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態又は実施例の内容又は該内容の一部と自由に組み合わせることが可能である。
【００８０】
（実施の形態４）
本実施の形態では、同一基板上にメモリ素子及び抵抗素子を有する半導体装置の一例について図８を参照しながら説明する。具体的には、メモリ回路と、該メモリ回路が有するメモリ素子への書き込みが可能な高電圧を生成する昇圧回路とを有する半導体装置について説明する。なお、当該昇圧回路は、リミッタ回路部を有する。該リミッタ回路は、昇圧回路の出力電圧が高すぎる場合に機能し、当該出力電圧を制限する回路である。
【００８１】
＜メモリ回路及び昇圧回路＞
本実施の形態の半導体装置が有するメモリ回路及び昇圧回路の回路構成例を図８に示す。
【００８２】
図８に示すメモリ回路は、図７に示したメモリ回路の構成と同じである。そのため、ここでは、実施の形態３の説明を援用することとする。
【００８３】
図８に示す昇圧回路８００は、昇圧部８１０及びリミッタ回路部８２０を有する。昇圧部８１０は、出力端子がトランジスタ７０１の第１電極に電気的に接続される。また、昇圧部８１０からは、昇圧電圧ＶＨＨが出力される。なお、昇圧部８１０の構成は特定の構成に限定されず、入力電圧を昇圧することができる構成であればどのような構成であってもよい。例えば、昇圧部８１０は、ディクソンタイプの回路によって構成することができる。リミッタ回路部８２０は、抵抗素子８２１、抵抗素子８２２、抵抗素子８２３、抵抗素子８２４及びコンパレータ８２５を有する。さらに、コンパレータ８２５は、出力端子が昇圧部８１０の入力端子に電気的に接続される。抵抗素子８２１は、一方の電極が昇圧部８１０の出力端子に電気的に接続され、他方の電極がコンパレータ８２５の第１の入力端子に電気的に接続される。抵抗素子８２２は、一方の電極が抵抗素子８２１の他方の電極及びコンパレータ８２５の第１の入力端子に電気的に接続され、他方の電極が接地される。抵抗素子８２３は、一方の電極が電源線に電気的に接続され、他方の電極がコンパレータ８２５の第２の入力端子に電気的に接続される。抵抗素子８２４は、一方の電極が抵抗素子８２３の他方の電極及びコンパレータ８２５の第２の入力端子に電気的に接続され、他方の電極が接地される。
【００８４】
なお、昇圧電圧ＶＨＨは、昇圧部８１０によって昇圧された電圧であり、電源電圧ＶＤＤよりも高い電位である。また、抵抗素子８２１の抵抗値は、抵抗素子８２２、抵抗素子８２３及び抵抗素子８２４の抵抗値よりも高く、抵抗素子８２２、抵抗素子８２３及び抵抗素子８２４の抵抗値は同程度である。具体的には、抵抗素子８２１の抵抗値は、抵抗素子８２２〜８２４の５〜１０倍である。
【００８５】
上記構成の回路において書き込み信号が入力されると、昇圧部８１０においてメモリ素子７０２への書き込みに必要な電圧（昇圧電圧ＶＨＨ）が生成される。ただし、昇圧電圧ＶＨＨは、メモリ回路７００のみならず、リミッタ回路部８２０にも入力される。具体的には、抵抗素子８２１の一方の電極に昇圧電圧ＶＨＨが入力される。そして、抵抗素子８２１及び抵抗素子８２２によって分圧された電圧がコンパレータ８２５の第１の入力端子に入力される。また、コンパレータ８２５の第２の入力端子には、抵抗素子８２３及び抵抗素子８２４によって分圧された電圧が入力される。なお、ここでは、コンパレータ８２５の第２の入力端子に入力される電圧は、ＶＤＤ／２程度の一定値をとる。コンパレータ８２５は、昇圧電圧ＶＨＨが高すぎる場合に機能し、昇圧電圧ＶＨＨの出力を制御することができる。
【００８６】
本実施の形態の半導体装置において、電源電圧ＶＤＤは、メモリ素子７０２への書き込み電圧よりも小さい。そのため、抵抗素子８２３及び抵抗素子８２４の抵抗層としてメモリ素子７０２のメモリ層と同一材料を適用することが可能である。
【００８７】
本実施の形態の半導体装置は、メモリ素子のメモリ層と、抵抗素子の抵抗層とが同一材料によって構成される。つまり、当該メモリ層と、当該抵抗層とを同一工程において形成することが可能である。そのため、当該半導体装置の作製工程を低減することができる。結果として、当該半導体装置の歩留まりを向上させること又は製造コストを低減することができる。また、メモリ層に用いられる抵抗値の高い材料を抵抗層に用いて抵抗素子を構成することによって、抵抗素子を有する半導体装置の回路面積を低減することができる。
【００８８】
なお、本実施の形態の昇圧回路の構成は、上記の構成に限定されない。
【００８９】
例えば、抵抗素子８２１の抵抗値が抵抗素子８２２の抵抗値よりも高く、抵抗素子８２２にメモリ素子７０２への書き込み電圧以上の電圧が印加されない場合は、抵抗素子８２２の抵抗層としてもメモリ素子７０２のメモリ層と同一材料を適用することが可能である。
【００９０】
また、実施の形態２で示したように、メモリ素子７０２のメモリ層をアモルファスシリコン層及び酸化窒化シリコン層の積層とし、且つ該アモルファスシリコン層と接する電極をシリコン電極層とした構成である場合、抵抗素子８２１の抵抗層としてもメモリ素子７０２のメモリ層と同一材料を適用することが可能である。ただし、この場合は抵抗素子８２１に印加される電圧の最大値が、アモルファスシリコン層及び酸化窒化シリコン層の積層を絶縁破壊する電圧以下である必要がある。このように、抵抗素子８２１又は抵抗素子８２２の抵抗層としてメモリ素子７０２のメモリ層と同一材料を適用することによって、さらに半導体装置の歩留まりを向上させること、製造コストを低減すること、又は回路面積を低減することができる。
【００９１】
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態又は実施例の内容又は該内容の一部と自由に組み合わせることが可能である。
【００９２】
（実施の形態５）
本実施の形態では、無線通信機能を有する半導体装置の一例について図９及び図１０を参照しながら説明する。
【００９３】
図９に無線通信機能を有する半導体装置の構成ブロック図を示す。
【００９４】
半導体装置９００は、交流電圧を生成するアンテナ９０１と、交流電圧を整流し、内部電圧Ｖｉｎを生成する整流回路９０２と、アンテナ９０１で生成された交流電圧から信号を復調し、内部信号を生成する復調回路９０３と、整流回路９０２で生成された内部電圧Ｖｉｎが大きい場合に機能し、共振周波数を変化させることにより、半導体装置に入力される信号を減少させる保護回路９０４と、整流回路９０２において生成された内部電圧Ｖｉｎを定電圧化して電源電圧ＶＤＤとして出力する定電圧回路９０５と、定電圧回路９０５で生成された電源電圧ＶＤＤを用いてクロック信号ＣＬＫを生成する発振回路９０６と、定電圧回路９０５で生成された電源電圧ＶＤＤ、発振回路９０６で生成されたクロック信号ＣＬＫ及び復調回路９０３で生成された復調信号を用いた信号の解析、並びに応答信号の生成を行う論理回路９０７と、電源電圧ＶＤＤの立ち上がりを利用して論理回路９０７の初期化信号を生成するリセット回路９０８と、論理回路９０７からの信号を変調し、アンテナ９０１に変調信号を出力する変調回路９０９と、論理回路９０７と情報のやりとりを行うメモリ回路９１０及びフラグ回路９１１と、を有する。
【００９５】
メモリ回路９１０の構成ブロック図を図１０（Ａ）に示す。図１０（Ａ）に示すメモリ回路９１０は、メモリセルアレイ９２１、カラムデコーダ９２２、ローデコーダ９２３、インターフェイス９２４及び昇圧回路９２５などを有する。
【００９６】
さらに、図１０（Ａ）に示したメモリ回路が有するメモリセルアレイ９２１の具体的な回路構成例を図１０（Ｂ）に示す。メモリセルアレイ９２１は、ｍ行ｎ列に配列した複数のメモリセル９３１と、ｍ本のワード線９３２と、ｎ本のビット線９３３とを有する（ｍ、ｎは自然数）。なお、ｉ行ｊ列に配列されたメモリセル９３１は、ゲート電極が第ｉのワード線に電気的に接続され、第１電極が第ｊのビット線に電気的に接続されたトランジスタ９３４と、一方の電極がトランジスタ９３４の第２電極に電気的に接続され、他方の電極が固定電位線に電気的に接続されたメモリ素子９３５とを有する（ｉはｍ以下の自然数、ｊはｎ以下の自然数である）。なお、本実施の形態では当該固定電位線には、接地電位が与えられているとする。さらに、メモリ素子９３５と並列に容量素子を設けてもよい。これにより、メモリ素子９３５への書き込み歩留まり（書き込みが成功する確率）を向上させることができる。
【００９７】
本実施の形態のメモリ回路９１０のインターフェイス９２４には外部から書き込み信号（ＷＥ）、読み出し信号（ＲＥ）、アドレス信号（ＡＤＤＲＥＳＳ）、データ信号（ＤＡＴＡ）等が入力される。これらの外部信号は、インターフェイス９２４を介して、カラムデコーダ９２２及びローデコーダ９２３に入力される。カラムデコーダ９２２及びローデコーダ９２３は、入力信号に基づき、複数のワード線及び複数のビット線の電位を制御する。具体的には、ローデコーダ９２３によって各メモリセル９３１に設けられたトランジスタ９３４のオン、オフが制御され、カラムデコーダ９２２によって各メモリセル９３１に設けられたメモリ素子９３５への情報の書き込み又は読み出しが行われる。
【００９８】
ｉ行ｊ列に配置されたメモリセル９３１への情報の書き込み動作について以下に述べる。まず、ローデコーダ９２３によって、第ｉ行に配列したメモリセルが有するトランジスタがオンする。また、カラムデコーダ９２２によって第ｊのビット線の電位が上昇する。なお、第ｊのビット線に与えられる電位は、昇圧回路９２５において昇圧され、メモリ素子９３５への書き込みが可能な昇圧電圧ＶＨＨである。そのため、ｉ行ｊ列に配置されたメモリセル９３１が有するメモリ素子９３５には高電圧が印加され、抵抗値が大幅に変化する。このメモリ素子９３５の大幅な抵抗値の変化が情報の書き込みに相当する。
【００９９】
また、ｉ行ｊ列に配列されたメモリセル９３１からの情報の読み出しについては、実施の形態３で説明したような方法を用いることができる。つまり、ｉ行ｊ列に配列されたメモリ素子９３５を構成要素とする分圧回路を構成し、当該分圧回路の出力信号を判別することにより情報の書き込み有無を判別することができる。
【０１００】
本実施の形態の半導体装置は、上記実施の形態で示したメモリ回路と、上記実施の形態で示したフラグ回路、読み出し回路及び昇圧回路とを有する。メモリ回路は、メモリ素子を有し、フラグ回路、読み出し回路及び昇圧回路の少なくとも一つは、当該メモリ素子のメモリ層を抵抗層とした抵抗素子を有する。本実施の形態の半導体装置では、メモリ素子及び抵抗素子が同一工程によって形成される。そのため、当該半導体装置の作製工程を低減することができる。結果として、当該半導体装置の歩留まりを向上させること又は製造コストを低減することができる。また、メモリ層に用いられる抵抗値の高い材料を抵抗層に用いて抵抗素子を構成することによって、抵抗素子を有する半導体装置の回路面積を低減することができる。
【０１０１】
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態又は実施例の内容又は該内容の一部と自由に組み合わせることが可能である。
【０１０２】
（実施の形態６）
本実施の形態では、無線通信機能を有する半導体装置の具体的な構成例について、図１１乃至図１３を参照しながら説明する。
【０１０３】
図１１（Ａ）に示す半導体装置は、基板１１００と、基板１１００上に設けられた素子部１１０１と、素子部１１０１に電気的に接続されたアンテナ１１０２と、を有する。
【０１０４】
素子部１１０１は、メモリ素子及び抵抗素子などの複数の素子によって構成され、外部から受信した信号を処理する機能を有する。アンテナ１１０２は、半導体装置のデータの伝送を行う機能を有する。
【０１０５】
図１１（Ｂ）に図１１（Ａ）に示した半導体装置のＡ−Ｂにおける断面図を示す。基板１１００上に設けられた素子層１１０４と、基板１１００及び素子層１１０４上に設けられた絶縁層１１０３と、絶縁層１１０３上に設けられたアンテナ１１０２として機能する導電層１１０５と、素子層１１０４に接続された導電層１１０６と、を有する。
【０１０６】
なお、図１１（Ｂ）の構成において、導電層１１０６と同じ層にアンテナ１１０２として機能する導電層１１０５を設けているが、導電層１１０５及び導電層１１０６を別の層に設けることも可能である。つまり、素子部１１０１を設けた後、素子部１１０１を覆うように別途絶縁層を設け、該絶縁層上に導電層１１０５を設ける構成とすることもできる。
【０１０７】
また、無線通信機能を有する半導体装置の構成は、図１１の構成に限定されない。当該半導体装置の他の構成例について図１２を用いて説明する。
【０１０８】
図１２（Ａ）に示す半導体装置は、基板１２００と、基板１２００上に設けられた素子部１２０１と、素子部１２０１に電気的に接続されたアンテナ１２０２と、を有する。
【０１０９】
図１１の構成と同様に素子部１２０１は、メモリ素子及び抵抗素子などの複数の素子によって構成され、外部から受信した信号を処理する機能を有する。アンテナ１２０２は、半導体装置におけるデータの伝送を行う機能を有する。
【０１１０】
図１２（Ｂ）に図１２（Ａ）に示した半導体装置のＣ−Ｄにおける断面図を示す。基板１２００と、基板１２００の上に設けられたアンテナ１２０２となる導電層１２１１ａ及び樹脂１２０９と、導電層１２１１ｂの上に設けられた導電性粒子を含む層１２０８と、樹脂１２０９及び導電性粒子を含む層１２０８の上に設けられた導電層１２０６と、導電層１２０６上に設けられた素子層１２０４を有する素子部１２０１と、素子部１２０１上に設けられた基板１２０３と、を有する。
【０１１１】
図１２の構成の場合、基板１２０３に端子部として機能する導電層１２０６が設けられる。そして、導電層１２０６と導電層１２１１ｂとが導電性粒子を含む層１２０８を介して電気的に接続するように、素子層１２０４及び導電層１２０６が設けられた基板１２０３とアンテナ１２０２が設けられた基板１２００とが樹脂１２０９によって貼り合わされている。
【０１１２】
本実施の形態において、図１１の素子部１１０１及び図１２の素子部１２０１を構成するメモリ素子のメモリ層及び抵抗素子の抵抗層は、上記実施の形態で説明したように同一材料によって構成される。つまり、メモリ素子と、抵抗素子とを同一工程において形成することが可能である。そのため、当該半導体装置の作製工程を低減することができる。結果として、当該半導体装置の歩留まりを向上させること又は製造コストを低減することができる。また、メモリ層に用いられる抵抗値の高い材料を抵抗層に用いて抵抗素子を構成することによって、抵抗素子を有する半導体装置の回路面積を低減することができる。
【０１１３】
さらに、図１１の素子部１１０１及び図１２の素子部１２０１は、予め大きな面積の基板上に複数形成し、その後、分断することによって作製することで、製造コストを低減することができる。このときに用いる図１１の基板１１００、図１２の基板１２００及び基板１２０３としては、ガラス基板、石英基板、セラミック基板、金属基板（例えばステンレス基板など）、または半導体基板（例えばシリコン基板など）などを適用することができる。他にもプラスチック基板として、ポリエチレンテレフタラート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの可撓性基板等を適用することができる。
【０１１４】
なお、図１１の素子部１１０１及び図１２の素子部１２０１に含まれる複数のトランジスタ、メモリ素子及び抵抗素子などは、同じ層に設ける構成に限定されない。各種の素子を複数の層に形成した構成とすることもできる。なお、複数の層に図１１の素子部１１０１及び図１２の素子部１２０１を形成する際には、層間絶縁層が設けられる。該層間絶縁層の材料としては、エポキシ樹脂やアクリル樹脂等の樹脂材料、透過性を有するポリイミド樹脂等の樹脂材料、シロキサン樹脂等のシロキサン材料を有する化合物材料、水溶性ホモポリマーと水溶性共重合体を含む材料、無機材料を適用することができ、また、これらの材料を複数種選択して積層構造とすることもできる。シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、有機基（例えば、アルキル基、アリール基）やフルオロ基を用いてもよい。有機基は、フルオロ基を有していてもよい。また、層間絶縁層は、ＣＶＤ法、スパッタ法、ＳＯＧ法、液滴吐出法、スクリーン印刷法等により、形成することができる。
【０１１５】
また、層間絶縁層の材料として、層間で発生する寄生容量の減少を目的として、低誘電率材料を適用することが好適である。寄生容量が減少すれば、半導体装置の高速動作を実現し、且つ低消費電力化を実現することができる。
【０１１６】
図１１の導電層１１０５及び導電層１１０６、図１２の導電層１２０６及び導電層１２１１ａ、１２１１ｂは、ＣＶＤ法、スパッタ法、スクリーン印刷及びグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、またはメッキ法等を用いて形成することができる。また、図１１の導電層１１０５及び導電層１１０６、図１２の導電層１２０６及び導電層１２１１ａ、１２１１ｂとしては、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素を主成分とする合金材料又は化合物材料で形成することができる。さらに、それらの単層構造または積層構造で形成することができる。
【０１１７】
例えば、スクリーン印刷法を用いて図１１の導電層１１０５及び導電層１１０６、図１２の導電層１２０６及び導電層１２１１ａ、１２１１ｂを形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、導電層の形成において、焼成工程は導電性のペーストを押し出した後に行うことが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０℃以上３００℃以下の温度範囲で焼成することにより硬化させて導電層を得ることができる。また、微粒子として、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだを用いることにより、低コストで製造することができる。
【０１１８】
また、半導体装置の構成として、素子部が形成された基板をそのまま活用する例を図１１及び図１２において示したが、当該半導体装置の構成は、これに限定されない。素子部が形成された基板とは異なる基板を用いて半導体装置を構成する例について図１３を用いて説明する。
【０１１９】
図１３（Ａ）に示すように、素子部１３１１が形成された基板１３１０において、基板１３１０上の素子部１３１１を剥離する。さらに、図１３（Ｂ）に示すように剥離した素子部１３１１を基板１３１０とは別の基板１３１３に貼り合わせた構成とすることもできる。なお、基板１３１３としては、例えば可撓性基板などを適用することができる。
【０１２０】
基板１３１０からの素子部１３１１の剥離は、耐熱性の高い基板１３１０と素子部１３１１の間に金属酸化層を設け、当該金属酸化層を結晶化により脆弱化して、素子部１３１１を剥離する方法、耐熱性の高い基板１３１０と素子部１３１１の間に水素を含むアモルファスシリコン層を設け、レーザ光の照射またはエッチングにより当該アモルファスシリコン層を除去することで、素子部１３１１を剥離する方法、又は素子部１３１１が形成された耐熱性の高い基板１３１０を機械的に削除または溶液やＣＦ３等のガスによるエッチングで除去することで、素子部１３１１を切り離す方法等を用いて行うことができる。
【０１２１】
また、上記記載の方法以外にも、基板１３１０と素子部１３１１の間に剥離層として機能する金属層（例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、コバルト（Ｃｏ））、金属酸化層（例えば、タングステン酸化物、モリブデン酸化物、チタン酸化物、タンタル酸化物、コバルト酸化物）または金属層と金属酸化層との積層構造を設け、基板１３１０と、素子部１３１１とを物理的手段を用いて剥離することも可能である。また、他にも選択的に開口部を形成して剥離層を露出させた後に、フッ化ハロゲン（例えば、ＣｌＦ３）等のエッチング剤によって剥離層の一部を除去した後に、基板１３１０から素子部１３１１を物理的に剥離することもできる。
【０１２２】
また、剥離した素子部１３１１の基板１３１３への貼り付けは、市販の接着剤を用いればよく、例えば、エポキシ樹脂系接着剤や樹脂添加剤等の接着剤を用いればよい。
【０１２３】
上記のように、素子部１３１１を基板１３１３に貼り合わせて半導体装置を作製することにより、薄くて軽く、落下した場合にも壊れにくい半導体装置を提供することができる。また、基板１３１３として可撓性を有する基板を適用すると、曲面や異形の形状上に貼り合わせることが可能となり、多種多様の用途が実現する。例えば、図１３（Ｃ）に示すように、薬の瓶のような曲面上に、半導体装置１３１４を密着して貼り合わせることができる。さらに、基板１３１０を再利用することにより、半導体装置の製造コストを低減することができる。
【０１２４】
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態又は実施例の内容又は該内容の一部と自由に組み合わせることが可能である。
【０１２５】
（実施の形態７）
本実施の形態では、可撓性を有する半導体装置の構成例について、図１４を参照しながら説明する。
【０１２６】
図１４（Ａ）に示す半導体装置は、可撓性を有する保護層１４０１と、アンテナ１４０４が設けられた可撓性を有する保護層１４０３と、剥離プロセスにより形成する素子部１４０２とを張り合わされることによって作製される。保護層１４０３上に設けられたアンテナ１４０４は、素子部１４０２に電気的に接続する。図１４においては、アンテナ１４０４は保護層１４０３上にのみ設けられているが、アンテナ１４０４を保護層１４０１上にも設けることもできる。また、素子部１４０２と保護層１４０１、１４０３の間には、窒化シリコン層などからなるバリア層を形成することにより、素子部１４０２が汚染されることなく、信頼性を向上させた半導体装置を提供することができる。
【０１２７】
素子部１４０２と、アンテナ１４０４とは、異方性導電層を用いてＵＶ処理または超音波処理を行うことによって電気的に接続させることができる。ただし、接続方法はこれに限定されず、さまざまな方法を用いることができる。
【０１２８】
図１４（Ｂ）は、図１４（Ａ）に示した半導体装置の断面図を示している。保護層１４０１、１４０３に挟まれた素子部１４０２の厚さは、５μｍ以下、好ましくは０．１μｍ〜３μｍの厚さを有するように形成するとよい。また、保護層１４０１、１４０３を重ねたときの厚さをｄとしたとき、保護層１４０１、１４０３の厚さは、好ましくは（ｄ／２）＋３０μｍから（ｄ／２）−３０μｍ、さらに好ましくは（ｄ／２）＋１０μｍから（ｄ／２）−１０μｍとする。また、保護層１４０１、１４０３の厚さは１０μｍ〜２００μｍであることが望ましい。さらに、素子部１４０２の面積は５ｍｍ角（２５ｍｍ２）以下であり、望ましくは０．３ｍｍ角〜４ｍｍ角（０．０９ｍｍ２〜１６ｍｍ２）の面積を有するとよい。
【０１２９】
保護層１４０１、１４０３は、有機樹脂材料で形成されているため、折り曲げに対して強い特性を有する。また、剥離プロセスにより形成した素子部１４０２自体も、折り曲げに対して強い特性を有する。そして、素子部１４０２と、保護層１４０１、１４０３とは空隙がないように、密着させることができるため、完成した半導体装置自体も折り曲げに対して強い特性を有する。このような保護層１４０１、１４０３で囲われた素子部１４０２は、他の個体物の表面または内部に配置してもよいし、紙の中に埋め込んでもよい。
【０１３０】
次に剥離プロセスにより形成する素子部を、曲面を有する基板に貼る場合について説明する。
【０１３１】
図１４（Ｃ）に示すように、剥離プロセスにより形成した素子部におけるトランジスタの一は、第１電極１４０５、第２電極１４０６およびゲート電極１４０７を有する。また、電流が流れる方向１４１０と、基板が弧を描く方向は垂直に配置されている。このような配置にすれば、基板が折り曲げられて、基板が弧を描いても、トランジスタへの応力の影響が少なく、素子部１４０２に含まれるトランジスタの特性の変動を抑制することができる。
【０１３２】
また、トランジスタが存在する領域の面積を素子部１４０２全体の面積に対して、１％〜５０％（好ましくは１〜３０％）にすることにより、応力を起因とする素子の破壊を防止することができる。
【０１３３】
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態又は実施例の内容又は該内容の一部と自由に組み合わせることが可能である。
【０１３４】
（実施の形態８）
本実施の形態では、半導体装置の使用例について図１５を参照しながら説明する。
【０１３５】
図１５に示すように、半導体装置の用途は広範囲にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１５（Ａ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１５（Ｂ）参照）、包装用容器類（包装紙やボトル等、図１５（Ｃ）参照）、乗り物類（自転車等、図１５（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン受像機、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図１５（Ｅ）、図１５（Ｆ）参照）等に設けて使用することができる。
【０１３６】
半導体装置１５００は、プリント基板に実装、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。半導体装置１５００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に半導体装置１５００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、半導体装置１５００を取り付けることにより、盗難などに対するセキュリティを高めることができる。
【０１３７】
以上のように、上記実施の形態で説明した半導体装置を本実施の形態に挙げた各用途に用いることにより、情報のやりとりに用いられるデータを正確の値のまま維持することができるため、物品の認証性、またはセキュリティを高めることができる。
【０１３８】
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態又は実施例の内容又は該内容の一部と自由に組み合わせることが可能である。
【実施例１】
【０１３９】
本実施例では、論理回路を構成するｐ型トランジスタ及びｎ型トランジスタと、メモリ回路を構成するメモリ素子及び該メモリ素子と並列接続された容量素子と、フラグ回路を構成する抵抗素子及び該抵抗素子と並列接続された容量素子と、アンテナと、を有する半導体装置の製造方法の一例を図１６乃至図２０を参照しながら説明する。
【０１４０】
まず、支持基板１５０１上に剥離層となる金属層１５０２を形成する。
【０１４１】
本実施例では、支持基板１５０１として、ガラス基板、金属層１５０２として、膜厚３０ｎｍのタングステン層を用いる（図１６（Ａ）参照）。
【０１４２】
次に、金属層１５０２上に絶縁層１５０３を形成する。本実施例では、絶縁層１５０３として、膜厚５０ｎｍの窒化酸化シリコン層及び膜厚１００ｎｍの酸化窒化シリコン層を積層した層を用いる（図１６（Ｂ）参照）。
【０１４３】
次に、絶縁層１５０３上に半導体層１５７０を形成する。本実施例では、膜厚６６ｎｍのアモルファスシリコン層を絶縁層１５０３の上に成膜する。さらに、レーザ照射して結晶化した多結晶シリコン層を半導体層１５７０として用いる（図１６（Ｃ）参照）。
【０１４４】
なお、必要があれば、後に完成するトランジスタのしきい値を制御するために、微量な不純物元素（ボロンまたはリン）を半導体層１５７０に対して添加してもよい。本実施例では、ジボラン（Ｂ２Ｈ６）を質量分離しないでプラズマ励起したイオンドープ法を用いて、半導体層１５７０に対してボロン（Ｂ）を添加する（図１６（Ｄ）参照）。
【０１４５】
次に、半導体層１５７０を選択的にエッチングして所望の形とした半導体層１５７１〜１５７４を得る（図１６（Ｅ）参照）。
【０１４６】
さらに、チャネル領域を形成するために、ｎ型トランジスタとする領域を含む半導体層に低濃度の不純物元素を添加してもよい。本実施例では、ｐ型トランジスタとする領域の半導体層１５７１をレジストマスク１５７７で覆い、ｎ型トランジスタとする領域を含む半導体層１５７２〜１５７４にボロン（Ｂ）を添加する（図１７（Ａ）参照）。
【０１４７】
次に、半導体層１５７１〜１５７４を覆う絶縁層１５７８を形成する。本実施例では、絶縁層１５７８として膜厚２０ｎｍの酸化窒化シリコン層を用いる（図１７（Ｂ）参照）。
【０１４８】
次に、後に容量素子とする領域の半導体層１５７３、１５７４をシリコン電極層として機能させるため、高濃度の不純物元素（ボロンまたはリン）を半導体層に対して添加する。このとき、メモリセルにおけるアシスト容量として用いる領域にはｐ型を与える不純物元素を添加することが好ましい。なお、トランジスタとする領域の半導体層１５７１、１５７２はレジストマスク１５７９で覆っておけばよい。本実施例では、シリコン電極層とする領域の半導体層１５７３、１５７４に、不純物元素が１×１０１８（ａｔｏｍｓ／ｃｍ３）〜１×１０１９（ａｔｏｍｓ／ｃｍ３）の濃度で含まれるように導入することにより、シリコン電極層を形成する（図１７（Ｃ）参照）。
【０１４９】
次に、絶縁層１５７８上に導電層を形成する。本実施例では、当該導電層として、膜厚３０ｎｍの窒化タンタル層及び膜厚３７０ｎｍのタングステン層を積層した層を用いる。さらに、当該導電層を選択的にエッチングして所望の形とした導電層１５０４〜１５０７を得る（図１７（Ｄ）参照）。
【０１５０】
次に、ｐ型トランジスタとする領域の半導体層１５７１及び容量素子とする領域の半導体層１５７３、１５７４を覆うようにレジストマスク１５８２〜１５８４を形成する。その後、ｎ型トランジスタとする領域の半導体層１５７２に導電層１５０５をマスクとして不純物元素を導入することにより不純物領域を形成する。本実施例では、ｎ型トランジスタとする領域の半導体層１５７２に、リン（Ｐ）が１×１０１５（ａｔｏｍｓ／ｃｍ３）〜１×１０１９（ａｔｏｍｓ／ｃｍ３）の濃度で含まれるように導入することにより、ｎ型を示す不純物領域を形成する（図１７（Ｅ）参照）。
【０１５１】
次に、ｎ型トランジスタとする領域の半導体層１５７２を覆うように、レジストマスク１５８５を形成する。その後、ｐ型トランジスタとする領域の半導体層１５７１に導電層１５０４をマスクとして不純物元素を導入することによりｐ型を示す不純物領域を形成する。同時に、容量素子とする領域の半導体層１５７３、１５７４にも、不純物元素を導入することによりｐ型を示す不純物領域を形成する。本実施例では、ｐ型トランジスタとする領域の半導体層１５７１に、ボロン（Ｂ）が１×１０１９（ａｔｏｍｓ／ｃｍ３）〜１×１０２０（ａｔｏｍｓ／ｃｍ３）の濃度で含まれるように導入することにより、ｐ型を示す不純物領域を形成する。その結果、ｐ型トランジスタとする領域の半導体層１５７１に自己整合的にチャネル形成領域１５１３、及び一対のｐ型不純物領域１５１４ａ、１５１４ｂが形成される。ｐ型不純物領域１５１４ａ、１５１４ｂは、ｐ型トランジスタのソース領域またはドレイン領域として機能する。同様に、容量素子とする領域の半導体層１５７３、１５７４にも、自己整合的に不純物濃度の異なるｐ型不純物領域１５１５、１５１６が形成される（図１８（Ａ）参照）。
【０１５２】
次に、絶縁層１５７８、導電層１５０４〜１５０７を覆うように、絶縁層１５８８を形成する。本実施例では、絶縁層１５８８として、膜厚１００ｎｍの酸化窒化シリコン層及び膜厚２００ｎｍのＬＴＯ（低温酸化）層を積層した層を用いる（図１８（Ｂ）参照）。次に、絶縁層１５８８を、選択的にエッチングすることによって、導電層１５０４〜１５０７の側面に接するサイドウォール１５１０を形成する。また、サイドウォール１５１０の形成と同時に、絶縁層１５７８の一部をエッチングして除去する。絶縁層１５７８の一部が除去されることによって、導電層１５０４〜１５０７及びサイドウォール１５１０の下方に絶縁層１５１２が残存する（図１８（Ｃ）参照）。
【０１５３】
次に、ｐ型トランジスタとする領域の半導体層１５７１及び容量素子とする領域の半導体層１５７３、１５７４を覆うようにレジストマスク１５８９〜１５９１を形成する。その後、ｎ型トランジスタとする領域の半導体層１５７２に、導電層１５０５及びサイドウォール１５１０をマスクとして不純物元素を導入することにより高濃度不純物領域を形成する。本実施例では、ｎ型トランジスタとする領域の半導体層１５７２に、リン（Ｐ）が１×１０１９（ａｔｏｍｓ／ｃｍ３）〜１×１０２０（ａｔｏｍｓ／ｃｍ３）の濃度で含まれるように導入することによって、ｎ型を示す高濃度不純物領域を形成する。その結果、ｎ型トランジスタとする領域の半導体層１５７２に、自己整合的に、チャネル形成領域１５２０と、ＬＤＤ領域として機能する一対の低濃度不純物領域１５１９ａ、１５１９ｂと、ソース領域またはドレイン領域として機能する一対の高濃度不純物領域１５１８ａ、１５１８ｂとが形成される。なお、ＬＤＤ領域として機能する低濃度不純物領域１５１９ａ、１５１９ｂは、サイドウォール１５１０の下方に形成される（図１８（Ｄ）参照）。
【０１５４】
なお、ここでは、ｎ型トランジスタとする領域の半導体層１５７２にＬＤＤ領域を形成し、ｐ型トランジスタとする領域の半導体層１５７１にＬＤＤ領域を設けない構造を示したが、もちろんこれに限られず、ｎ型トランジスタおよびｐ型トランジスタの両方の半導体層にＬＤＤ領域を形成してもよい。
【０１５５】
次に、半導体層１５７１〜１５７４及び導電層１５０４〜１５０７を覆うように、水素を含む絶縁層１５２２を形成する。本実施例では、絶縁層１５２２として、膜厚５０ｎｍの酸化窒化シリコン層を用いる（図１８（Ｅ）参照）。
【０１５６】
次に、絶縁層１５２２を覆う絶縁層１５２３を形成する。本実施例では、絶縁層１５２３として、膜厚１００ｎｍの窒化酸化シリコン層及び膜厚６００ｎｍの酸化窒化シリコン層を積層した層を用いる（図１９（Ａ）参照）。
【０１５７】
次に、選択的に絶縁層１５２２及び絶縁層１５２３をエッチングして、導電層１５０６、１５０７に達する開口部１５２４、１５２５を形成する。本実施例では、開口部１５２４、１５２５の直径を２μｍとする（図１９（Ｂ）参照）。
【０１５８】
次に、メモリ層１５２６及び抵抗層１５２７を形成する。本実施例では、メモリ層１５２６及び抵抗層１５２７として、プラズマＣＶＤ法を用いて、膜厚６ｎｍの酸化窒化シリコン層と、膜厚１５ｎｍのアモルファスシリコン層と、を順に積層した層を成膜し、該積層を選択的にエッチングして所望の形とすることによりメモリ層１５２６及び抵抗層１５２７を得る（図１９（Ｃ）参照）。
【０１５９】
次に、選択的に絶縁層１５２２及び絶縁層１５２３をエッチングして、半導体層１５７１〜１５７４に達する開口部１５３０ａ〜１５３０ｆ、及び導電層１５０４〜１５０７に達する開口部１５３１ａ〜１５３１ｄをそれぞれ形成する（図１９（Ｄ）参照）。
【０１６０】
その後、フッ酸を含むエッチャントを用いて、露呈している半導体層１５７１〜１５７４の表面、導電層１５０４〜１５０７の表面の酸化膜の除去と、表面の洗浄を同時に行う。
【０１６１】
次に、絶縁層１５２３、開口部１５３０ａ〜１５３０ｆ、開口部１５３１ａ〜１５３１ｄを覆う導電層を形成する。本実施例では、導電層として、膜厚６０ｎｍのチタン層、膜厚４０ｎｍの窒化チタン層、膜厚５００ｎｍの純アルミニウム層及び膜厚１００ｎｍのチタン層を積層した層を用いる。
【０１６２】
次に、選択的に導電層をエッチングして、第１電極又は第２電極として機能する導電層１５４０ａ〜１５４０ｄ、接続配線となる導電層１５４１ａ〜１５４１ｆ、及びアンテナの接続配線となる導電層１５４２を形成する（図２０（Ａ）参照）。
【０１６３】
次に、絶縁層１５２３、導電層１５４０ａ〜１５４０ｄ、導電層１５４１ａ〜１５４１ｆ、及び導電層１５４２を覆う絶縁層１５４３を形成する。本実施例では、絶縁層１５４３として、膜厚２００ｎｍの窒化酸化シリコン層及び膜厚１５００ｎｍのポリイミド層を積層した層を用いる。さらに、選択的に絶縁層１５４３をエッチングして導電層１５４２に達する開口部１５４４を形成する（図２０（Ｂ）参照）。
【０１６４】
次に、絶縁層１５４３上及び開口部１５４４に導電層を形成する。本実施例では、導電膜として、膜厚１００ｎｍのチタン層及び膜厚１５００ｎｍの純アルミニウム層を積層した層を用いる。さらに、選択的に当該導電層をエッチングして、アンテナ１５５０を形成する（図２０（Ｃ）参照）。
【０１６５】
以上により、ｐ型トランジスタ１５５１、ｎ型トランジスタ１５５２、メモリ素子１５５３、メモリ素子１５５３と並列接続した容量素子１５５４、抵抗素子１５５５、抵抗素子１５５５と並列接続した容量素子１５５６、及びアンテナ１５５０を同一基板上に作製することができる。
【０１６６】
その後、金属層１５０２において、支持基板１５０１からトランジスタなどが形成された半導体装置を剥離する。
【０１６７】
さらに、支持基板１５０１に複数の半導体装置が形成される場合は、剥離された１枚のシートをカッター、ダイジング等により分割して個々の半導体装置に切り分ける。また、剥離の際に、半導体装置を一つ一つピックアップして剥離する方法を用いれば、この分断の工程は特に不要である。
【０１６８】
次に、半導体装置をシート状の基体に固定する。シート状の基体としては、プラスチック、紙、プリプレグ、セラミックシートなどを用いることができる。２枚のシート状の基体に半導体装置を挟むように固定してもよいし、１枚のシート状の基体に接着層で固定してもよい。接着層としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。また、紙の形成途中に半導体装置を配置して、１枚の紙の内部に半導体装置を設けることもできる。
【０１６９】
なお、本実施例の内容又は該内容の一部は、上記の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。
【符号の説明】
【０１７０】
１０ メモリ素子
１１ 導電層
１２ メモリ層
１３ 導電層
２０ 抵抗素子
２１ 導電層
２２ 抵抗層
２３ 導電層
１０１ トランジスタ
１０２ 容量素子
１０３ メモリ素子
１０４ 制御端子
１０５ 入出力端子
１５１ トランジスタ
１５２ 容量素子
１５３ 抵抗素子
１５４ 制御端子
１５５ 入力端子
１５６ 出力端子
３００ 基板
３０１ 半導体層
３０２ 絶縁層
３０３ 導電層
３０４ 絶縁層
３０５ 絶縁層
３０６ａ 導電層
３０６ｂ 導電層
３０７ａ チャネル形成領域
３０７ｂ 不純物領域
３０７ｃ 不純物領域
３１１ シリコン電極層
３１２ 導電層
３２１ 導電層
３２２ アモルファスシリコン層
３２３ 酸化窒化シリコン層
３２４ 導電層
３５１ シリコン電極層
３５２ アモルファスシリコン層
３５３ 酸化窒化シリコン層
３５４ 導電層
４００ 基板
４０２ａ 半導体層
４０２ｂ 半導体層
４０２ｃ 半導体層
４０３ 絶縁層
４０４ａ シリコン電極層
４０４ｂ シリコン電極層
４０５ａ 導電層
４０５ｂ 導電層
４０５ｃ 導電層
４０５ｄ 導電層
４０５ｅ 導電層
４０５ｆ 導電層
４０６ａ 不純物領域
４０６ｂ 不純物領域
４０７ 絶縁層
４０８ 絶縁層
４０９ａ 開口部
４０９ｂ 開口部
４１０ａ アモルファスシリコン層
４１０ｂ アモルファスシリコン層
４１１ａ 酸化窒化シリコン層
４１１ｂ 酸化窒化シリコン層
４１２ａ〜４１２ｈ 導電層
７００ メモリ回路
７０１ トランジスタ
７０２ メモリ素子
７０３ 制御端子
７５０ 読み出し回路
７５１ トランジスタ
７５２ トランジスタ
７５３ 抵抗素子
７５４ 抵抗素子
７５５ コンパレータ
７５６ 制御端子
８００ 昇圧回路
８１０ 昇圧部
８２０ リミッタ回路部
８２１ 抵抗素子
８２２ 抵抗素子
８２３ 抵抗素子
８２４ 抵抗素子
８２５ コンパレータ
９００ 半導体装置
９０１ アンテナ
９０２ 整流回路
９０３ 復調回路
９０４ 保護回路
９０５ 定電圧回路
９０６ 発振回路
９０７ 論理回路
９０８ リセット回路
９０９ 変調回路
９１０ メモリ回路
９１１ フラグ回路
９２１ メモリセルアレイ
９２２ カラムデコーダ
９２３ ローデコーダ
９２４ インターフェイス
９２５ 昇圧回路
９３１ メモリセル
９３２ ワード線
９３３ ビット線
９３４ トランジスタ
９３５ メモリ素子
１１００ 基板
１１０１ 素子部
１１０２ アンテナ
１１０３ 絶縁層
１１０４ 素子層
１１０５ 導電層
１１０６ 導電層
１２００ 基板
１２０１ 素子部
１２０２ アンテナ
１２０３ 基板
１２０４ 素子層
１２０６ 導電層
１２０８ 導電性粒子を含む層
１２０９ 樹脂
１２１１ａ 導電層
１２１１ｂ 導電層
１３１０ 基板
１３１１ 素子部
１３１３ 基板
１３１４ 半導体装置
１４０１ 保護層
１４０２ 素子部
１４０３ 保護層
１４０４ アンテナ
１４０５ 第１電極
１４０６ 第２電極
１４０７ ゲート電極
１４１０ 方向
１５００ 半導体装置
１５０１ 基板
１５０２ 金属層
１５０３ 絶縁層
１５０４ 導電層
１５０５ 導電層
１５０６ 導電層
１５０７ 導電層
１５１０ サイドウォール
１５１２ 絶縁層
１５１３ チャネル形成領域
１５１４ａ 不純物領域
１５１４ｂ 不純物領域
１５１５ 不純物領域
１５１６ 不純物領域
１５１８ａ 不純物領域
１５１８ｂ 不純物領域
１５１９ａ 不純物領域
１５１９ｂ 不純物領域
１５２０ チャネル形成領域
１５２２ 絶縁層
１５２３ 絶縁層
１５２４ 開口部
１５２５ 開口部
１５２６ メモリ層
１５２７ 抵抗層
１５３０ａ〜１５３０ｆ 開口部
１５３１ａ〜１５３１ｄ 開口部
１５４０ａ〜１５４０ｄ 導電層
１５４１ａ〜１５４１ｆ 導電層
１５４２ 導電層
１５４３ 絶縁層
１５４４ 開口部
１５５０ アンテナ
１５５１ トランジスタ
１５５２ トランジスタ
１５５３ メモリ素子
１５５４ 容量素子
１５５５ 抵抗素子
１５５６ 容量素子
１５７０ 半導体層
１５７１ 半導体層
１５７２ 半導体層
１５７３ 半導体層
１５７４ 半導体層
１５７７ レジストマスク
１５７８ 絶縁層
１５７９ レジストマスク
１５８２ レジストマスク
１５８３ レジストマスク
１５８４ レジストマスク
１５８５ レジストマスク
１５８８ 絶縁層
１５８９ レジストマスク
１５９０ レジストマスク
１５９１ レジストマスク
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、無線通信機能を有する半導体装置に関する。
【０００２】
なお、本明細書において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電気器機は全て半導体装置である。
【背景技術】
【０００３】
無線でのデータの送受信が可能な無線通信機能を有する半導体装置は、様々な分野において実用化が進められている。無線通信機能を有する半導体装置は、新しい形態の通信情報端末としてさらなる市場の拡大が見込まれている。実用化されている無線通信機能を有する半導体装置は、アンテナと、半導体素子を用いて形成された集積回路とが同一基板上に形成されている。また、無線通信機能を有する半導体装置は、無線タグ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグ、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）タグ、またはＩＤ（Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグとも呼ばれる。
【０００４】
当該半導体装置は、電力供給源兼送受信器である無線通信装置（質問器、リーダ／ライタ、Ｒ／Ｗともいう）との間で通信を行うことができる。具体的には、当該半導体装置が有する情報を質問器によって読み取ることなどができる。例えば、当該半導体装置に識別番号を付与することにより、質問器による個体認証を行うことができる。
【０００５】
また、複数のメモリ素子を有するメモリ回路部を具備し、情報を追記することが可能な無線通信機能を有する半導体装置も開発されている。
【０００６】
メモリ回路部が有するメモリ素子としては、揮発性メモリと、不揮発性メモリとがある。不揮発性メモリを構成するメモリ素子の一種として、一対の導電体間にメモリ層が設けられたアンチヒューズ型のメモリ素子がある。該メモリ素子では、メモリ層に高電圧が印加されることによって不可逆反応をおこし、一対の導電体を導通させることができる。つまり、当該メモリ素子の抵抗値を判別することによって２値のデータを得ることができる。
【０００７】
特許文献１では、上記の不揮発性メモリの一例が開示されている。特許文献１で開示されるアンチヒューズ型メモリは、一対の導電体間にアモルファスシリコンが設けられ、該アモルファスシリコンに高電圧が印加されることによってシリサイド反応をおこすことにより一対の電極が導通する。このようなアンチヒューズ型のメモリは、ＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）メモリ、ＯＴＰＲＯＭ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）又はＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などと呼ばれる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第３５０１４１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記の半導体装置には、メモリ素子以外にもスイッチング素子、容量素子及び抵抗素子などの各種素子が設けられる。そのため、当該半導体装置を作製するためには、多くの工程数を必要とし、作製工程が煩雑化する。その結果、当該半導体装置の歩留まりが低下する又は作製コストが高くなる。
【００１０】
また、上記の半導体装置には、各種素子が多数設けられる。そのため、当該半導体装置が有する集積回路は、大面積を必要とする。なお、当該集積回路を高精細化すると各種配線間などにおける寄生容量の影響が顕在化するため、当該集積回路の面積を低減することは容易ではない。
【００１１】
上述した問題を鑑み、本発明の一態様は、半導体装置の歩留まりを向上させることを課題の一とする。
【００１２】
また、本発明の一態様は、半導体装置の製造コストを低減することを課題の一とする。
【００１３】
また、本発明の一態様は、半導体装置が有する集積回路の面積を低減することを課題の一とする。
【課題を解決するための手段】
【００１４】
本発明の一態様は、第１の導電層と、第１の導電層上のメモリ層と、メモリ層上の第２の導電層と、を有するメモリ素子と、第３の導電層と、第３の導電層上の、メモリ層と同一材料からなる抵抗層と、抵抗層上の第４の導電層と、を有する抵抗素子と、を有し、メモリ素子に印加される電圧の最大値が、抵抗素子に印加される電圧の最大値よりも大きい半導体装置である。
【００１５】
なお、上記構成において、第１の導電層及び第３の導電層、又は、第２の導電層及び第４の導電層が同一材料からなる半導体装置も本発明の一態様である。
【００１６】
また、上記構成において、第１の導電層及び第３の導電層、並びに、第２の導電層及び第４の導電層が同一材料からなる半導体装置も本発明の一態様である。
【００１７】
本発明の一態様は、第１の導電層と、第１の導電層上のメモリ層と、メモリ層上の第２の導電層と、を有するメモリ素子と、第３の導電層と、第３の導電層上の、メモリ層と同一材料からなる抵抗層と、抵抗層上の第４の導電層と、を有する抵抗素子と、を有し、第３の導電層が、シリコン電極層であり、抵抗層が、シリコン電極層上のアモルファスシリコン層と、アモルファスシリコン層上の絶縁層との積層である半導体装置である。
【００１８】
なお、上記構成において、メモリ素子に印加する電圧の最大値が、抵抗素子に印加される電圧の最大値よりも大きい半導体装置も本発明の一態様である。
【００１９】
また、上記構成において、第２の導電層及び第４の導電層が同一材料からなる半導体装置も本発明の一態様である。
【００２０】
また、上記構成において、第１の導電層又は第２の導電層及びメモリ層の接触面積が、第３の導電層又は第４の導電層及び抵抗層の接触面積よりも大きい半導体装置も本発明の一態様である。
【発明の効果】
【００２１】
本発明の一態様の半導体装置は、メモリ素子のメモリ層及び抵抗素子の抵抗層が同一材料によって構成される。そのため、当該メモリ層と、当該抵抗層とを同一工程によって形成することで、当該半導体装置の作製工程数を低減することができる。結果として、当該半導体装置の歩留まりを向上させること又は製造コストを低減することができる。
【００２２】
また、本発明の一態様の半導体装置は、抵抗値の高い抵抗層を備えた抵抗素子を有する。そのため、当該半導体装置が有する集積回路の面積を低減することができる。
【図面の簡単な説明】
【００２３】
【図１】実施の形態１で説明する半導体装置が有するメモリ素子及び抵抗素子の（Ａ）、（Ｂ）構成を示す図、（Ｃ）、（Ｄ）印加される電圧を示す回路図。
【図２】実施の形態２で説明する半導体装置が有する（Ａ）、メモリ回路の回路図（Ｂ）フラグ回路の回路図。
【図３】実施の形態２で説明する半導体装置が有する（Ａ）メモリ回路の構成を示す上面図、（Ｂ）フラグ回路の構成を示す上面図。
【図４】実施の形態２で説明する半導体装置が有する（Ａ）メモリ回路の構成を示す断面図、（Ｂ）フラグ回路の構成を示す断面図。
【図５】（Ａ）〜（Ｃ）実施の形態２で説明する半導体装置が有する素子の作製工程を示す断面図。
【図６】（Ａ）〜（Ｃ）実施の形態２で説明する半導体装置が有する素子の作製工程を示す断面図。
【図７】実施の形態３で説明する半導体装置が有する読み出し回路及びメモリ回路を示す回路図。
【図８】実施の形態４で説明する半導体装置が有する昇圧回路及びメモリ回路を示す回路図。
【図９】実施の形態５で説明する半導体装置を示す図。
【図１０】（Ａ）、（Ｂ）実施の形態５で説明する半導体装置を示す図。
【図１１】実施の形態６で説明する半導体装置を示す図。
【図１２】実施の形態６で説明する半導体装置を示す図。
【図１３】実施の形態６で説明する半導体装置を示す図。
【図１４】実施の形態７で説明する半導体装置を示す図。
【図１５】実施の形態８で説明する半導体装置を示す図。
【図１６】（Ａ）〜（Ｅ）実施例１で説明する半導体装置が有する素子の作製工程を示す断面図。
【図１７】（Ａ）〜（Ｅ）実施例１で説明する半導体装置が有する素子の作製工程を示す断面図。
【図１８】（Ａ）〜（Ｅ）実施例１で説明する半導体装置が有する素子の作製工程を示す断面図。
【図１９】（Ａ）〜（Ｄ）実施例１で説明する半導体装置が有する素子の作製工程を示す断面図。
【図２０】（Ａ）〜（Ｃ）実施例１で説明する半導体装置が有する素子の作製工程を示す断面図。
【発明を実施するための形態】
【００２４】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２５】
なお、トランジスタのソース電極及びドレイン電極は、トランジスタの構造や動作条件等によって替わるため、いずれがソース電極又はドレイン電極であるかを特定することが困難である。そこで、本書類においては、ソース電極及びドレイン電極の一方を第１電極、ソース電極及びドレイン電極の他方を第２電極と表記し、区別することとする。
【００２６】
また、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。また、本書類にて用いる「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２７】
（実施の形態１）
本実施の形態では、メモリ素子及び抵抗素子を有する半導体装置の一例について図１を参照しながら説明する。
【００２８】
本実施の形態の半導体装置が有するメモリ素子１０を図１（Ａ）に示し、抵抗素子２０を図１（Ｂ）に示す。図１（Ａ）に示したメモリ素子１０は、導電層１３と、導電層１３上のメモリ層１２と、メモリ層１２上の導電層１１とを有する。また、図１（Ｂ）に示した抵抗素子２０は、導電層２３と、導電層２３上の抵抗層２２と、抵抗層２２上の導電層２１とを有する。なお、メモリ層１２及び抵抗層２２は、同一材料からなる。さらに、メモリ素子１０は、一定値以上の電圧が印加されることによって、メモリ層１２が絶縁破壊され、不可逆的に導電層１１及び導電層１３を導通させる機能を有する。
【００２９】
また、本実施の形態の半導体装置において、メモリ素子１０に印加される電圧の最大値を模式的に図１（Ｃ）に示し、抵抗素子２０に印加される電圧の最大値を模式的に図１（Ｄ）に示す。図１（Ｃ）、（Ｄ）に示すように、メモリ素子１０に印加する電圧の最大値は、抵抗素子２０に印加する電圧よりも大きい。具体的には、メモリ素子１０に印加する電圧の最大値は、メモリ層１２が不可逆反応を起こし導電層１１及び導電層１３を導通させるのに必要な電圧よりも大きく、抵抗素子２０に印加する電圧の最大値は、当該電圧よりも小さい。そのため、抵抗素子２０の抵抗層２２は、メモリ層１２と同一材料を適用しながらも、絶縁破壊を起こすことがない。つまり、半導体装置内における抵抗として機能させることができる。
【００３０】
本実施の形態の半導体装置は、メモリ素子のメモリ層と、抵抗素子の抵抗層とが同一材料によって構成される。つまり、当該メモリ層と、当該抵抗層とを同一工程において形成することが可能である。そのため、当該半導体装置の作製工程を低減することができる。結果として、当該半導体装置の歩留まりを向上させること又は製造コストを低減することができる。また、メモリ層１２に用いられる抵抗値の高い材料を用いて抵抗層２２を構成することによって、抵抗素子２０に必要とされる回路面積を低減することができる。
【００３１】
さらに、メモリ素子のメモリ層及び抵抗素子の抵抗層のみならず、メモリ素子及び抵抗素子を全て同一材料によって構成することもできる。つまり、メモリ素子１０の導電層１１及び抵抗素子２０の導電層２１を同一材料によって形成し、且つメモリ素子１０の導電層１３及び抵抗素子２０の導電層２３を同一材料によって形成することができる。これにより、導電層１１及び導電層２１、導電層１３及び導電層２３を同一工程によって形成することができるため、半導体装置の作製工程を低減することができる。なお、メモリ素子及び抵抗素子が有する一対の電極のどちらか一方を同一材料によって形成することもできる。
【００３２】
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態又は実施例の内容又は該内容の一部と自由に組み合わせることが可能である。
【００３３】
（実施の形態２）
本実施の形態では、同一基板上にメモリ素子及び抵抗素子を有する半導体装置及びその作製方法の一例について図２乃至図６を参照しながら説明する。具体的には、メモリ回路と、質問器による情報の２重読み取りを防止するフラグ回路とを有する半導体装置について説明する。
【００３４】
＜メモリ回路＞
本実施の形態の半導体装置が有するメモリ回路の回路構成例を図２（Ａ）に示す。図２（Ａ）に示したメモリ回路は、トランジスタ１０１、容量素子１０２及びメモリ素子１０３を有する。さらに、トランジスタ１０１は、ゲート電極が制御端子１０４に電気的に接続され、第１電極が入出力端子１０５に電気的に接続される。容量素子１０２は、一方の電極がトランジスタ１０１の第２電極に電気的に接続され、他方の電極が接地される。メモリ素子１０３は、一方の電極がトランジスタ１０１の第１電極及び容量素子１０２の一方の電極に電気的に接続され、他方の電極が接地される。
【００３５】
図２（Ａ）に示したメモリ回路において、トランジスタ１０１のスイッチングは、制御端子１０４から入力される信号によって制御され、トランジスタ１０１がオン時にメモリ素子１０３へのデータの書き込み又は読み出しが行われる。書き込みの際には、メモリ素子１０３の一方の電極に入出力端子１０５から信号が入力される。この際、メモリ素子１０３に印加される電圧が書き込み電圧以上であれば、メモリ素子１０３にデータが書き込まれる。また、メモリ素子１０３の一方の電極の電位が入出力端子１０５へと出力されることにより、データの読み出しが行われる。なお、容量素子１０２は、メモリ素子１０３への書き込み歩留まり（書き込みが成功する確率）を向上させるために設けられている。つまり、本実施の形態のメモリ回路は、容量素子１０２がなくても機能し得る。
【００３６】
＜フラグ回路＞
本実施の形態の半導体装置が有するフラグ回路の回路構成例を図２（Ｂ）に示す。なお、フラグ回路は、当該半導体装置から情報を読み出した後に、再度読み出すこと（２重読み出し）を防止する機能を有する。具体的には、当該フラグ回路は、信号が入力され且つ当該信号を一定時間保持することができる揮発性メモリである。図２（Ｂ）に示したフラグ回路は、トランジスタ１５１、容量素子１５２及び抵抗素子１５３を有する。さらに、トランジスタ１５１は、ゲート電極が制御端子１５４に電気的に接続され、第１電極が入力端子１５５に電気的に接続される。容量素子１５２は、一方の電極がトランジスタ１５１の第２電極及び出力端子１５６に電気的に接続され、他方の電極が接地される。抵抗素子１５３は、一方の電極がトランジスタ１５１の第２電極、容量素子１５２の一方の電極及び出力端子１５６に電気的に接続され、他方の電極が接地される。
【００３７】
なお、フラグ回路の後段（出力端子１５６の接続先）には、バッファ（図示しない）が設けられている。当該バッファは、フラグ回路の出力信号（ノードＡの電位）がある一定値以上の時に高電圧電位を出力し、該一定値未満の時に低電圧電位を出力する。例えば、インバータを直列に２段接続することによって当該バッファを構成することができる。この時、出力端子１５６は当該インバータを構成するトランジスタのゲート電極に電気的に接続されることになる。そのため、出力端子１５６の先において、信号は当該バッファに入力されるが電気的な接続は終端しているといえる。
【００３８】
図２（Ｂ）に示したフラグ回路において、トランジスタ１５１のオン、オフは、制御端子１５４から入力される信号によって制御される。なお、当該信号としては、外部の質問器から入力される読み出し信号などが該当する。該読み出し信号によってトランジスタ１５１がオンすることで、入力端子１５５から信号がフラグ回路へと入力される。具体的には、容量素子１５２に電荷が蓄積される。これにより、ノードＡの電位が容量素子１５２に蓄積された電荷に対応した電位となり、出力端子１５６から後段のバッファに出力される。なお、この時のノードＡの電位は、後段のバッファが高電圧電位を出力するのに必要な電位以上の電位である。
【００３９】
次いで、外部の質問器からの読み出し信号が途絶えると、トランジスタ１５１がオフする。これにより、抵抗素子１５３を介して接地されているノードＡの電位は、接地電位へと低下することになる。ただし、抵抗素子１５３の抵抗値によって、接地電位に至るまでの時間を制御することができる。具体的には、抵抗素子１５３の抵抗値を高くすることによって、ノードＡの電位の低下を遅くすることができる。一方、ノードＡの電位が一定値以下になった場合にフラグ回路の後段に設けられたバッファの出力信号が低電圧電位へと変化する。つまり、抵抗素子１５３の抵抗値によって、バッファの出力信号の保持時間も制御できることになる。本実施の形態の半導体装置では、外部の質問器から入力される読み出し信号と共に当該バッファの出力信号を参照して、メモリ回路などの読み出し動作を行うように設定する。これにより、外部の質問器から、短時間に複数回の読み出し信号が入力された場合における２重読み出しを防止することができる。
【００４０】
＜メモリ回路及びフラグ回路の構成＞
本実施の形態の半導体装置が有するメモリ回路及びフラグ回路の構成例について図３及び図４に示す。図３（Ａ）は、メモリ回路の上面図を示し、図３（Ｂ）は、フラグ回路の上面図を示している。図４（Ａ）は、図３（Ａ）に示したメモリ回路の上面図のＡ−Ｂ、Ｃ−Ｄ、Ｅ―Ｆにおける断面図を示し、図４（Ｂ）は、図３（Ｂ）に示したフラグ回路の上面図のＧ−Ｈ、Ｉ―Ｊ、Ｋ−Ｌにおける断面図を示している。
【００４１】
図３（Ａ）、図４（Ａ）に示したメモリ回路が有するトランジスタ１０１は、基板３００上の半導体層３０１と、半導体層３０１上の絶縁層３０２と、絶縁層３０２上の導電層３０３と、導電層３０３上の絶縁層３０４及び絶縁層３０５に設けられた開口部において半導体層３０１と電気的に接続された導電層３０６ａ及び導電層３０６ｂとによって構成される。さらに、半導体層３０１はシリコンを主構成元素とする半導体からなり、チャネル形成領域３０７ａ及び不純物領域３０７ｂ、３０７ｃが設けられている。また、導電層３０６ａは、不純物領域３０７ｂと接続するように設けられ、導電層３０６ｂは、不純物領域３０７ｃと接続するように設けられている。トランジスタ１０１において、絶縁層３０２はゲート絶縁層として、導電層３０３はゲート電極として、導電層３０６ａ、３０６ｂは第１電極又は第２電極として機能する。
【００４２】
図３（Ａ）、図４（Ａ）に示したメモリ回路が有する容量素子１０２は、基板３００上のシリコン電極層３１１と、シリコン電極層３１１上の絶縁層３０２と、絶縁層３０２上の導電層３１２とによって構成される。なお、シリコン電極層とは、高濃度に不純物元素が導入され且つ結晶化することによって電極として機能させることが可能な低抵抗なシリコン層を指す。また、導電層３１２は、導電層３０３と同じ材料からなる。容量素子１０２において、シリコン電極層３１１は一方の電極として、絶縁層３０２は誘電体として、導電層３１２は他方の電極として機能する。
【００４３】
図３（Ａ）、図４（Ａ）に示したメモリ回路が有するメモリ素子１０３は、基板３００上の導電層３２１と、導電層３２１上のアモルファスシリコン層３２２と、アモルファスシリコン層３２２上の酸化窒化シリコン層３２３と、酸化窒化シリコン層３２３上の導電層３２４とによって構成される。なお、導電層３２１は導電層３０３及び導電層３１２と同じ材料からなり、導電層３２４は導電層３０６ａ、３０６ｂと同じ材料からなる。また、本明細書において、酸化窒化シリコンとは、組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれ、それらの合計が１００原子％となるものをいう。メモリ素子１０３において、導電層３２１は一方の電極として、アモルファスシリコン層３２２及び酸化窒化シリコン層３２３はメモリ層として、導電層３２４は他方の電極として機能する。
【００４４】
図３（Ｂ）、図４（Ｂ）に示したフラグ回路が有するトランジスタ１５１は、メモリ回路が有するトランジスタ１０１と構造が同じである。そのため、ここでは、前述の説明を援用することとする。ただし、開口部の径、各層の幅などの子細な設計条件については同一である必要はなく、フラグ回路が有するトランジスタ１５１及びメモリ回路が有するトランジスタ１０１において独立に設計してもよい。
【００４５】
図３（Ｂ）、図４（Ｂ）に示したフラグ回路が有する容量素子１５２は、メモリ回路が有する容量素子１０２と構造が同じである。そのため、ここでは、前述の説明を援用することとする。ただし、開口部の径、各層の幅などの子細な設計条件については同一である必要はなく、フラグ回路が有する容量素子１５２及びメモリ回路が有する容量素子１０２において独立に設計してもよい。
【００４６】
図３（Ｂ）、図４（Ｂ）に示したフラグ回路が有する抵抗素子１５３は、基板３００上のシリコン電極層３５１と、シリコン電極層３５１上のアモルファスシリコン層３５２と、アモルファスシリコン層３５２上の酸化窒化シリコン層３５３と、酸化窒化シリコン層３５３上の導電層３５４とによって構成される。なお、シリコン電極層３５１はメモリ回路におけるシリコン電極層３１１と同じ材料からなり、導電層３５４はメモリ回路における導電層３０６ａ、３０６ｂ及び導電層３２４と同じ材料からなる。抵抗素子１５３において、シリコン電極層３５１は一方の電極として、アモルファスシリコン層３２２及び酸化窒化シリコン層３２３は抵抗層として、導電層３５４は他方の電極として機能する。
【００４７】
本実施の形態の半導体装置において、メモリ回路が有するメモリ素子１０３及びフラグ回路が有する抵抗素子１５３は共に一対の電極間にアモルファスシリコン層及び酸化窒化シリコン層が設けられた構成を有する。ただし、メモリ素子１０３と、抵抗素子１５３とでは、印加される電圧の最大値が異なる。具体的には、メモリ素子１０３に印加される電圧の最大値は、導電層３２１と、アモルファスシリコン層３２２とをシリサイド反応させ、且つ酸化窒化シリコン層を絶縁破壊するのに必要な電圧値（書き込み電圧ともいう）以上であるのに対し、抵抗素子１５３に印加される電圧の最大値は、書き込み電圧よりも低い。そのため、メモリ回路においては、当該アモルファスシリコン層及び当該酸化窒化シリコン層をメモリ素子のメモリ層として適用し、且つフラグ回路においては、当該アモルファスシリコン層及び当該酸化窒化シリコン層を抵抗素子の抵抗層として適用することができる。
【００４８】
なお、メモリ素子１０３においては、アモルファスシリコン層３２２及び酸化窒化シリコン層３２３を絶縁破壊することによって、導電層３２１及び導電層３２４が導通する。ただし、絶縁破壊は、導電層３２１及び導電層３２４に挟まれた全ての領域で発生する必要はない。別言すると、導電層３２１及び導電層３２４の間に電流の通路が確保されればよく、アモルファスシリコン層３２２及び酸化窒化シリコン層３２３の一部が絶縁破壊されればよい。つまり、メモリ素子１０３において、導電層３２１及び導電層３２４と、メモリ層として機能するアモルファスシリコン層３２２及び酸化窒化シリコン層３２３との接触面積が大きければ大きいほど、書き込み歩留まり（書き込みが成功する確率）を向上させることができる。上記点を考慮し、本実施の形態の半導体装置は、メモリ素子１０３が形成される開口部の径が抵抗素子１５３が形成される開口部の径よりも大きくなるように設計されている。
【００４９】
また、印加される電圧の最大値が、メモリ素子における書き込み電圧以上であったとしても、アモルファスシリコン層３５２及び酸化窒化シリコン層３５３の積層を絶縁破壊させる電圧値以下であれば、抵抗素子１５３は機能し得る。なぜなら、抵抗素子１５３は、アモルファスシリコン層３５２と接する電極としてシリコン電極層３５１を適用している。そのため、抵抗素子１５３に対して書き込み電圧に準じる電圧が印加された場合であっても、シリサイド反応が起きない。結果として、抵抗素子１５３を構成する一対の電極が導通しないからである。なお、抵抗素子の一方の電極としてシリコン電極層を適用し、且つシリコン電極層と接する抵抗層にアモルファスシリコン層を適用すれば、上記の内容は援用できる。例えば、上記の酸化窒化シリコン層３５３を他の絶縁層と適宜置き換えた構成であっても上記の作用を有する抵抗素子とすることができる。
【００５０】
＜メモリ回路及びフラグ回路の作製方法＞
図３及び図４に示したメモリ回路及びフラグ回路の作製方法の一例について図５及び図６を用いて説明する。具体的には、各々の回路が有する素子をフォトリソグラフィ法を用いて作製する方法について説明する。なお、図３及び図４に示したメモリ回路及びフラグ回路においては、トランジスタ構造及び容量素子構造が共通である。そのため、図５及び図６においてはメモリ回路が有するトランジスタ１０１、容量素子１０２及びメモリ素子１０３並びにフラグ回路が有する抵抗素子１５３について示す。
【００５１】
まず、基板４００上に半導体層を成膜する。基板４００としては、ガラス基板、石英基板、ステンレス等の金属基板、セラミック基板またはプラスチック基板などを用いることができる。なお、プラスチック基板としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を用いることができる。半導体層は、シリコン（Ｓｉ）若しくはゲルマニウム（Ｇｅ）などの周期表第１４族元素からなる元素、シリコンゲルマニウム（ＳｉＧｅ）若しくはガリウムヒ素（ＧａＡｓ）などの化合物、酸化亜鉛（ＺｎＯ）若しくはインジウム（Ｉｎ）及びガリウム（Ｇａ）を含む酸化亜鉛などの酸化物、又は半導体特性を示す有機化合物などの半導体材料を用いて形成することができる。また、これらの半導体材料からなる層の積層構造としてもよい。ここでは半導体層は、シリコンを主構成元素とした層を適用する。なお、半導体層の形成には、プラズマＣＶＤ法又はスパッタ法などの薄膜堆積法を用いることができる。また、半導体層は、レーザ結晶化法、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）若しくはファーネスアニール炉を用いた熱結晶化法、又はニッケル（Ｎｉ）などの結晶化を助長する金属元素を用いる結晶化法などにより結晶化を行ってもよい。なお、必要があれば、後に完成する薄膜トランジスタのしきい値電圧を制御するために、半導体層に微量に不純物元素を添加してもよい。該不純物元素としては、半導体に対しｐ型の導電性を与えるボロン（Ｂ）又はｎ型の導電性を与えるリン（Ｐ）などを適用することができる。
【００５２】
次いで、フォトリソグラフィ法を用いて当該半導体層上にレジストを形成する。さらに当該レジストをマスクとして、半導体層を選択的にエッチングし、半導体層４０２ａ、４０２ｂ、４０２ｃを形成する（図５（Ａ）参照）。
【００５３】
次いで、基板４００及び半導体層４０２ａ、４０２ｂ、４０２ｃ上に絶縁層４０３を成膜する。絶縁層４０３は、酸化シリコン、窒化シリコン、酸化窒化シリコン、又は窒化酸化シリコンなどの絶縁材料を用いて形成することができる。なお、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子％以上３０原子％以下の範囲で含まれ、それらの合計が１００原子％となるものをいう。また、これらの絶縁材料からなる層の積層構造としてもよい。なお、絶縁層４０３は、後にトランジスタが形成される領域においてはゲート絶縁層として利用され、後に容量素子が形成される領域においては一対の電極の間に設けられる誘電体として利用される。また、絶縁層４０３の成膜には、プラズマＣＶＤ法又はスパッタ法などの薄膜堆積法を用いることができる。
【００５４】
次いで、フォトリソグラフィ法を用いて、少なくとも半導体層４０２ａを覆うレジストを形成する。さらに該レジストをマスクとして半導体層４０２ｂ、４０２ｃに高濃度の不純物元素を添加し、シリコン電極層４０４ａ、４０４ｂを形成する（図５（Ｂ）参照）。該不純物元素は半導体に対しｐ型の導電性を与えるボロン（Ｂ）又はｎ型の導電性を与えるリン（Ｐ）などを適用することができる。なお、メモリ素子部において後にアシスト容量として用いる容量素子を形成し、且つ当該高濃度に不純物元素を含有する半導体層を電極として適用する場合には、当該半導体層にはＰ型を与える不純物元素を添加すると好ましい。
【００５５】
次いで、絶縁層４０３上に導電層を成膜する。金属単体若しくは合金又は金属元素を含む化合物から選ばれる導電性材料を用いて形成することができる。また、これらの導電性材料からなる層の積層構造としてもよい。なお、当該導電層からは、後にトランジスタのゲート電極が形成されるため、高融点材料を用いることが好ましい。また、当該導電層からは、後にアモルファスシリコン層と接するメモリ素子の電極が形成されるため、シリサイド反応を起こしやすい材料を用いることが好ましい。具体的には、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ハフニウム（Ｈｆ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、クロム（Ｃｒ）、バナジウム（Ｖ）、パラジウム（Ｐｄ）、白金（Ｐｔ）などの単体、又はこれらの合金、或いはこれらを主成分とする化合物などである。さらに、当該導電層を積層構造とする場合には、上層となる材料層が上述した材料であればよく、絶縁層４０３側である下層となる材料は任意に選択することができる。なお、当該導電層の成膜には、スパッタ法などの薄膜堆積法を用いることができる。
【００５６】
次いで、フォトリソグラフィ法を用いて、当該導電層上にレジストを形成する。さらに該レジストをマスクとして、導電層４０５ａ、４０５ｂ、４０５ｃ、４０５ｄ、４０５ｅ、４０５ｆを形成する。
【００５７】
次いで、フォトリソグラフィ法を用いて、少なくともシリコン電極層４０４ａ、４０４ｂ及び導電層４０５ｂ、４０５ｃ、４０５ｄ、４０５ｅ、４０５ｆを覆うレジストを形成する。さらに、導電層４０５ａをマスクとして、半導体層４０２ａに不純物元素を添加し、不純物領域４０６ａ、４０６ｂを形成する（図５（Ｃ）参照）。当該不純物元素としては、半導体に対しｐ型の導電性を与えるボロン（Ｂ）又はｎ型の導電性を与えるリン（Ｐ）などを適用することができる。なお、不純物領域４０６ａ、４０６ｂにおける不純物濃度は、シリコン電極層４０４ａ、４０４ｂよりも低く、後に形成されるトランジスタのソース領域及びドレイン領域として機能する。
【００５８】
次いで、絶縁層４０３及び導電層４０５ａ、４０５ｂ、４０５ｃ、４０５ｄ、４０５ｅ、４０５ｆ上に絶縁層４０７を成膜する。絶縁層４０７は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどの絶縁材料を用いて形成することができる。また、これらの絶縁材料からなる膜の積層構造としてもよい。さらに、絶縁層４０７上に絶縁層４０８を成膜する。絶縁層４０８は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、又はポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル若しくはエポキシなどの有機材料などの絶縁材料を用いて形成することができる。また、これらの絶縁材料からなる層の積層構造としてもよい。なお、絶縁層４０７及び絶縁層４０８の成膜には、プラズマＣＶＤ法若しくはスパッタ法などの薄膜堆積法又はスピンコート法などの塗布法を用いることができる。
【００５９】
次いで、フォトリソグラフィ法を用いて、絶縁層４０８上に選択的にレジストを形成する。さらに該レジストをマスクとして、絶縁層４０７及び絶縁層４０８を貫通し、導電層４０５ｄに達する開口部４０９ａ、並びに絶縁層４０３、絶縁層４０７及び絶縁層４０８を貫通し、シリコン電極層４０４ｂに達する開口部４０９ｂを形成する。なお、開口部４０９ａ、４０９ｂは、後にメモリ素子又は抵抗素子として利用される領域に設けられる。加えて、当該工程において、後に導電層が設けられる領域の開口部も形成される（図６（Ａ）参照）。
【００６０】
次いで、導電層４０５ｄ、シリコン電極層４０４ｂ及び絶縁層４０８上にアモルファスシリコン層を成膜する。さらに、該アモルファスシリコン層上に酸化窒化シリコン層を成膜する。なお、当該アモルファスシリコン層及び当該酸化窒化シリコン層の成膜には、プラズマＣＶＤ法又はスパッタ法などの薄膜堆積法を用いることができる。
【００６１】
次いで、フォトリソグラフィ法を用いて、当該酸化窒化シリコン層上に選択的にレジストを形成する。さらに該レジストをマスクとして、当該アモルファスシリコン層及び当該酸化窒化シリコン層を選択的にエッチングし、アモルファスシリコン層４１０ａ、４１０ｂ及び酸化窒化シリコン層４１１ａ、４１１ｂを形成する（図６（Ｂ）参照）。
【００６２】
次いで、絶縁層４０８及び酸化窒化シリコン層４１１ａ、４１１ｂ上に導電層を成膜する。該導電層は、金属単体若しくは合金又は金属元素を含む化合物から選ばれる導電性材料を用いて形成することができる。なお、当該導電層の成膜には、スパッタ法などの薄膜堆積法を用いることができる。
【００６３】
次いで、フォトリソグラフィ法を用いて、当該導電層上に選択的にレジストを形成する。さらに、該レジストをマスクとして、当該導電層をエッチングし、導電層４１２ａ、４１２ｂ、４１２ｃ、４１２ｄ、４１２ｅ、４１２ｆ、４１２ｇ、４１２ｈを形成する（図６（Ｃ）参照）。
【００６４】
以上の工程により、メモリ回路が有するトランジスタ１０１、容量素子１０２及びメモリ素子１０３並びにフラグ回路が有する抵抗素子１５３を作製することができる。なお、上記の作製工程は一例であり、本実施の形態の作製工程は上記工程に限定されない。
【００６５】
本実施の形態の半導体装置は、メモリ素子のメモリ層と、抵抗素子の抵抗層とが同一材料によって構成される。つまり、当該メモリ層と、当該抵抗層とを同一工程において形成することが可能である。そのため、当該半導体装置の作製工程を低減することができる。結果として、当該半導体装置の歩留まりを向上させること又は製造コストを低減することができる。また、メモリ層に用いられる抵抗値の高い材料を抵抗層に用いて抵抗素子を構成することによって、抵抗素子を有する半導体装置の回路面積を低減することができる。
【００６６】
なお、本実施の形態で述べた内容又は該内容の一部は、他の実施の形態又は実施例の内容又は該内容の一部と自由に組み合わせることが可能である。
【００６７】
（実施の形態３）
本実施の形態では、メモリ素子及び抵抗素子を有する半導体装置の一例について図７を参照しながら説明する。具体的には、メモリ回路と、該メモリ回路からの情報の読み出しを行う読み出し回路とを有する半導体装置について説明する。
【００６８】
＜メモリ回路及び読み出し回路＞
本実施の形態の半導体装置が有するメモリ回路及び読み出し回路の回路構成例を図７に示す。
【００６９】
図７に示すメモリ回路７００は、トランジスタ７０１及びメモリ素子７０２を有する。さらに、トランジスタ７０１は、ゲート電極が制御端子７０３に電気的に接続される。メモリ素子７０２は、一方の電極がトランジスタ７０１の一方の電極に電気的に接続され、他方の電極が接地される。
【００７０】
図７に示す読み出し回路７５０は、トランジスタ７５１、トランジスタ７５２、抵抗素子７５３、抵抗素子７５４及びコンパレータ７５５を有する。さらに、トランジスタ７５１は、ゲート電極が接地され、第１電極に電源電圧ＶＤＤが与えられる配線（電源線ともいう）に電気的に接続される。トランジスタ７５２は、ゲート電極が制御端子７５６に電気的に接続され、第１電極がトランジスタ７５１の第２電極に電気的に接続され、第２電極がトランジスタ７０１の第２電極及びコンパレータ７５５の第１の入力端子に電気的に接続される。抵抗素子７５３は、一方の電極が電源線に電気的に接続され、他方の電極がコンパレータ７５５の第２の入力端子に電気的に接続される。抵抗素子７５４は、一方の電極が抵抗素子７５３の他方の電極及びコンパレータ７５５の第２の入力端子に電気的に接続され、他方の電極が接地される。
【００７１】
なお、ここでは、ｐ型であり且つゲート電極が接地されているトランジスタ７５１は、スイッチング素子としてではなく抵抗素子として利用されている。そのため、トランジスタ７５１を抵抗素子に置き換えることが可能である。また、抵抗素子７５３及び抵抗素子７５４の抵抗層としてメモリ素子７０２のメモリ層と同一材料が適用されている。なお、抵抗素子として利用しているトランジスタ７５１の抵抗値は、書き込み前後のメモリ素子の抵抗値の間の値をとるように設計する。
【００７２】
上記構成の回路において読み出し信号が入力されると、制御端子７０３及び制御端子７５６からそれぞれトランジスタ７０１又はトランジスタ７５２に信号が入力され、両者がオンする。これにより、電源線がトランジスタ７５１及びメモリ素子７０２を介して接地される。そのため、電源電圧ＶＤＤがトランジスタ７５１及びメモリ素子７０２によって分圧された電位がコンパレータ７５５の第１の入力端子に入力される。また、コンパレータ７５５の第２の入力端子には、抵抗素子７５３及び抵抗素子７５４によって分圧された電位が入力される。ここでは、抵抗素子７５３及び抵抗素子７５４の抵抗層は同一材料によって構成されるため、ＶＤＤ／２程度の電位がコンパレータ７５５の第２の入力端子に入力されることになる。
【００７３】
つまり、メモリ素子７０２への書き込みが行われていない状態では、コンパレータ７５５の第１の入力端子に入力される電位が、第２の入力端子に入力される電位よりも高く、メモリ素子７０２への書き込みが行われている状態では、コンパレータ７５５の第１の入力端子に入力される電位が、第２の入力端子に入力される電位よりも低くなる。コンパレータ７５５は、第１の入力端子に入力される電位及び第２の入力端子に入力される電位を比較し、２値の信号として出力する。そのため、コンパレータ７５５の出力信号によって、メモリ素子７０２への書き込みの有無が判別できる。
【００７４】
本実施の形態の半導体装置において、電源電圧ＶＤＤは、メモリ素子７０２への書き込み電圧よりも小さい。そのため、抵抗素子７５３及び抵抗素子７５４の抵抗層としてメモリ素子７０２のメモリ層と同一材料を適用することが可能である。当該メモリ層としては、高電圧が印加されることにより、電気伝導特性が大きく増大するという機能を有する層であればどのような構成であってもよい。例えば、実施の形態２で説明したアモルファスシリコン層及び酸化窒化シリコン層の積層を適用することができる。また、アモルファスシリコン層又は酸化窒化シリコン層の単層であってもよい。さらに、当該メモリ層を構成する材料として有機化合物を適用することもできる。
【００７５】
本実施の形態の半導体装置は、メモリ素子のメモリ層と、抵抗素子の抵抗層とが同一材料によって構成される。つまり、当該メモリ層と、当該抵抗層とを同一工程において形成することが可能である。そのため、当該半導体装置の作製工程を低減することができる。結果として、当該半導体装置の歩留まりを向上させること又は製造コストを低減することができる。また、メモリ層に用いられる抵抗値の高い材料を抵抗層に用いて抵抗素子を構成することによって、抵抗素子を有する半導体装置の回路面積を低減することができる。
【００７６】
なお、本実施の形態の読み出し回路の構成は、上記の構成に限定されない。
【００７７】
例えば、抵抗素子７５３又は抵抗素子７５４のどちらか一方の抵抗層にメモリ素子のメモリ層と同一材料を適用することが可能である。この場合、抵抗素子７５３の抵抗値を抵抗素子７５４の抵抗値よりも低くすることが可能になる。抵抗素子７５３の抵抗値を抵抗素子７５４の抵抗値よりも低くすると、コンパレータ７５５の第２の入力端子に入力される電位がＶＤＤ／２よりも大きい値となる。そのため、読み出し回路７５０においてトランジスタ７５１を省略することができる。なぜなら、トランジスタ７５１が省略された読み出し回路においては、コンパレータ７５５の第１の入力端子に対して、メモリ素子７０２への書き込みが行われている場合はＶＤＤ／２程度の電位が入力され、書き込みが行われていない場合は電源電圧ＶＤＤに準じる電位が入力されるからである。トランジスタ７５１を省略することによりメモリ素子７０２からの情報の読み出しにかかる時間を低減することができる。
【００７８】
また、コンパレータ７５５の第２の入力端子に入力される電位をＶＤＤ／２よりも大きくすることによって、トランジスタ７０１をｐ型とすることも可能になる。トランジスタ７０１をｐ型とした場合、トランジスタ７０１においては、コンパレータ７５５の第１の入力端子と電気的に接続される電極がソース電極となり、メモリ素子７０２と電気的に接続される電極がドレイン電極となる。そのため、コンパレータ７５５の第１の入力端子の入力電位が、単に電源電圧ＶＤＤを抵抗分圧した値となるのではなく、トランジスタ７０１のしきい値電圧を加味した電位になる。また、当該しきい値電圧は、トランジスタ７０１のサイズなどによっては、ＶＤＤ／２程度となることがある。つまり、トランジスタ７０１をｎ型とした場合、コンパレータ７５５の第１の入力端子に入力される電位の範囲が電源電圧ＶＤＤ〜接地電位であるのに対し、トランジスタ７０１をｐ型とした場合、コンパレータ７５５の第１の入力端子に入力される電位の範囲が電源電圧ＶＤＤ〜ＶＤＤ／２となる可能性がある。端的に言うと、トランジスタ７０１をｐ型とすることによって、コンパレータ７５５の第１の入力端子に入力される電位の範囲が狭くなる。このような場合であっても、コンパレータ７５５の第２の入力端子に入力される電位をＶＤＤ／２よりも大きくすれば、メモリ素子７０２への信号の書き込みの有無が判別できる。なお、トランジスタ７０１をｐ型とすることにより、耐圧が向上し、ゲート絶縁層を薄膜化することができる。これにより、トランジスタ７０１を有する半導体装置の消費電力を低減することができる。
【００７９】
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態又は実施例の内容又は該内容の一部と自由に組み合わせることが可能である。
【００８０】
（実施の形態４）
本実施の形態では、同一基板上にメモリ素子及び抵抗素子を有する半導体装置の一例について図８を参照しながら説明する。具体的には、メモリ回路と、該メモリ回路が有するメモリ素子への書き込みが可能な高電圧を生成する昇圧回路とを有する半導体装置について説明する。なお、当該昇圧回路は、リミッタ回路部を有する。該リミッタ回路は、昇圧回路の出力電圧が高すぎる場合に機能し、当該出力電圧を制限する回路である。
【００８１】
＜メモリ回路及び昇圧回路＞
本実施の形態の半導体装置が有するメモリ回路及び昇圧回路の回路構成例を図８に示す。
【００８２】
図８に示すメモリ回路は、図７に示したメモリ回路の構成と同じである。そのため、ここでは、実施の形態３の説明を援用することとする。
【００８３】
図８に示す昇圧回路８００は、昇圧部８１０及びリミッタ回路部８２０を有する。昇圧部８１０は、出力端子がトランジスタ７０１の第１電極に電気的に接続される。また、昇圧部８１０からは、昇圧電圧ＶＨＨが出力される。なお、昇圧部８１０の構成は特定の構成に限定されず、入力電圧を昇圧することができる構成であればどのような構成であってもよい。例えば、昇圧部８１０は、ディクソンタイプの回路によって構成することができる。リミッタ回路部８２０は、抵抗素子８２１、抵抗素子８２２、抵抗素子８２３、抵抗素子８２４及びコンパレータ８２５を有する。さらに、コンパレータ８２５は、出力端子が昇圧部８１０の入力端子に電気的に接続される。抵抗素子８２１は、一方の電極が昇圧部８１０の出力端子に電気的に接続され、他方の電極がコンパレータ８２５の第１の入力端子に電気的に接続される。抵抗素子８２２は、一方の電極が抵抗素子８２１の他方の電極及びコンパレータ８２５の第１の入力端子に電気的に接続され、他方の電極が接地される。抵抗素子８２３は、一方の電極が電源線に電気的に接続され、他方の電極がコンパレータ８２５の第２の入力端子に電気的に接続される。抵抗素子８２４は、一方の電極が抵抗素子８２３の他方の電極及びコンパレータ８２５の第２の入力端子に電気的に接続され、他方の電極が接地される。
【００８４】
なお、昇圧電圧ＶＨＨは、昇圧部８１０によって昇圧された電圧であり、電源電圧ＶＤＤよりも高い電位である。また、抵抗素子８２１の抵抗値は、抵抗素子８２２、抵抗素子８２３及び抵抗素子８２４の抵抗値よりも高く、抵抗素子８２２、抵抗素子８２３及び抵抗素子８２４の抵抗値は同程度である。具体的には、抵抗素子８２１の抵抗値は、抵抗素子８２２〜８２４の５〜１０倍である。
【００８５】
上記構成の回路において書き込み信号が入力されると、昇圧部８１０においてメモリ素子７０２への書き込みに必要な電圧（昇圧電圧ＶＨＨ）が生成される。ただし、昇圧電圧ＶＨＨは、メモリ回路７００のみならず、リミッタ回路部８２０にも入力される。具体的には、抵抗素子８２１の一方の電極に昇圧電圧ＶＨＨが入力される。そして、抵抗素子８２１及び抵抗素子８２２によって分圧された電圧がコンパレータ８２５の第１の入力端子に入力される。また、コンパレータ８２５の第２の入力端子には、抵抗素子８２３及び抵抗素子８２４によって分圧された電圧が入力される。なお、ここでは、コンパレータ８２５の第２の入力端子に入力される電圧は、ＶＤＤ／２程度の一定値をとる。コンパレータ８２５は、昇圧電圧ＶＨＨが高すぎる場合に機能し、昇圧電圧ＶＨＨの出力を制御することができる。
【００８６】
本実施の形態の半導体装置において、電源電圧ＶＤＤは、メモリ素子７０２への書き込み電圧よりも小さい。そのため、抵抗素子８２３及び抵抗素子８２４の抵抗層としてメモリ素子７０２のメモリ層と同一材料を適用することが可能である。
【００８７】
本実施の形態の半導体装置は、メモリ素子のメモリ層と、抵抗素子の抵抗層とが同一材料によって構成される。つまり、当該メモリ層と、当該抵抗層とを同一工程において形成することが可能である。そのため、当該半導体装置の作製工程を低減することができる。結果として、当該半導体装置の歩留まりを向上させること又は製造コストを低減することができる。また、メモリ層に用いられる抵抗値の高い材料を抵抗層に用いて抵抗素子を構成することによって、抵抗素子を有する半導体装置の回路面積を低減することができる。
【００８８】
なお、本実施の形態の昇圧回路の構成は、上記の構成に限定されない。
【００８９】
例えば、抵抗素子８２１の抵抗値が抵抗素子８２２の抵抗値よりも高く、抵抗素子８２２にメモリ素子７０２への書き込み電圧以上の電圧が印加されない場合は、抵抗素子８２２の抵抗層としてもメモリ素子７０２のメモリ層と同一材料を適用することが可能である。
【００９０】
また、実施の形態２で示したように、メモリ素子７０２のメモリ層をアモルファスシリコン層及び酸化窒化シリコン層の積層とし、且つ該アモルファスシリコン層と接する電極をシリコン電極層とした構成である場合、抵抗素子８２１の抵抗層としてもメモリ素子７０２のメモリ層と同一材料を適用することが可能である。ただし、この場合は抵抗素子８２１に印加される電圧の最大値が、アモルファスシリコン層及び酸化窒化シリコン層の積層を絶縁破壊する電圧以下である必要がある。このように、抵抗素子８２１又は抵抗素子８２２の抵抗層としてメモリ素子７０２のメモリ層と同一材料を適用することによって、さらに半導体装置の歩留まりを向上させること、製造コストを低減すること、又は回路面積を低減することができる。
【００９１】
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態又は実施例の内容又は該内容の一部と自由に組み合わせることが可能である。
【００９２】
（実施の形態５）
本実施の形態では、無線通信機能を有する半導体装置の一例について図９及び図１０を参照しながら説明する。
【００９３】
図９に無線通信機能を有する半導体装置の構成ブロック図を示す。
【００９４】
半導体装置９００は、交流電圧を生成するアンテナ９０１と、交流電圧を整流し、内部電圧Ｖｉｎを生成する整流回路９０２と、アンテナ９０１で生成された交流電圧から信号を復調し、内部信号を生成する復調回路９０３と、整流回路９０２で生成された内部電圧Ｖｉｎが大きい場合に機能し、共振周波数を変化させることにより、半導体装置に入力される信号を減少させる保護回路９０４と、整流回路９０２において生成された内部電圧Ｖｉｎを定電圧化して電源電圧ＶＤＤとして出力する定電圧回路９０５と、定電圧回路９０５で生成された電源電圧ＶＤＤを用いてクロック信号ＣＬＫを生成する発振回路９０６と、定電圧回路９０５で生成された電源電圧ＶＤＤ、発振回路９０６で生成されたクロック信号ＣＬＫ及び復調回路９０３で生成された復調信号を用いた信号の解析、並びに応答信号の生成を行う論理回路９０７と、電源電圧ＶＤＤの立ち上がりを利用して論理回路９０７の初期化信号を生成するリセット回路９０８と、論理回路９０７からの信号を変調し、アンテナ９０１に変調信号を出力する変調回路９０９と、論理回路９０７と情報のやりとりを行うメモリ回路９１０及びフラグ回路９１１と、を有する。
【００９５】
メモリ回路９１０の構成ブロック図を図１０（Ａ）に示す。図１０（Ａ）に示すメモリ回路９１０は、メモリセルアレイ９２１、カラムデコーダ９２２、ローデコーダ９２３、インターフェイス９２４及び昇圧回路９２５などを有する。
【００９６】
さらに、図１０（Ａ）に示したメモリ回路が有するメモリセルアレイ９２１の具体的な回路構成例を図１０（Ｂ）に示す。メモリセルアレイ９２１は、ｍ行ｎ列に配列した複数のメモリセル９３１と、ｍ本のワード線９３２と、ｎ本のビット線９３３とを有する（ｍ、ｎは自然数）。なお、ｉ行ｊ列に配列されたメモリセル９３１は、ゲート電極が第ｉのワード線に電気的に接続され、第１電極が第ｊのビット線に電気的に接続されたトランジスタ９３４と、一方の電極がトランジスタ９３４の第２電極に電気的に接続され、他方の電極が固定電位線に電気的に接続されたメモリ素子９３５とを有する（ｉはｍ以下の自然数、ｊはｎ以下の自然数である）。なお、本実施の形態では当該固定電位線には、接地電位が与えられているとする。さらに、メモリ素子９３５と並列に容量素子を設けてもよい。これにより、メモリ素子９３５への書き込み歩留まり（書き込みが成功する確率）を向上させることができる。
【００９７】
本実施の形態のメモリ回路９１０のインターフェイス９２４には外部から書き込み信号（ＷＥ）、読み出し信号（ＲＥ）、アドレス信号（ＡＤＤＲＥＳＳ）、データ信号（ＤＡＴＡ）等が入力される。これらの外部信号は、インターフェイス９２４を介して、カラムデコーダ９２２及びローデコーダ９２３に入力される。カラムデコーダ９２２及びローデコーダ９２３は、入力信号に基づき、複数のワード線及び複数のビット線の電位を制御する。具体的には、ローデコーダ９２３によって各メモリセル９３１に設けられたトランジスタ９３４のオン、オフが制御され、カラムデコーダ９２２によって各メモリセル９３１に設けられたメモリ素子９３５への情報の書き込み又は読み出しが行われる。
【００９８】
ｉ行ｊ列に配置されたメモリセル９３１への情報の書き込み動作について以下に述べる。まず、ローデコーダ９２３によって、第ｉ行に配列したメモリセルが有するトランジスタがオンする。また、カラムデコーダ９２２によって第ｊのビット線の電位が上昇する。なお、第ｊのビット線に与えられる電位は、昇圧回路９２５において昇圧され、メモリ素子９３５への書き込みが可能な昇圧電圧ＶＨＨである。そのため、ｉ行ｊ列に配置されたメモリセル９３１が有するメモリ素子９３５には高電圧が印加され、抵抗値が大幅に変化する。このメモリ素子９３５の大幅な抵抗値の変化が情報の書き込みに相当する。
【００９９】
また、ｉ行ｊ列に配列されたメモリセル９３１からの情報の読み出しについては、実施の形態３で説明したような方法を用いることができる。つまり、ｉ行ｊ列に配列されたメモリ素子９３５を構成要素とする分圧回路を構成し、当該分圧回路の出力信号を判別することにより情報の書き込み有無を判別することができる。
【０１００】
本実施の形態の半導体装置は、上記実施の形態で示したメモリ回路と、上記実施の形態で示したフラグ回路、読み出し回路及び昇圧回路とを有する。メモリ回路は、メモリ素子を有し、フラグ回路、読み出し回路及び昇圧回路の少なくとも一つは、当該メモリ素子のメモリ層を抵抗層とした抵抗素子を有する。本実施の形態の半導体装置では、メモリ素子及び抵抗素子が同一工程によって形成される。そのため、当該半導体装置の作製工程を低減することができる。結果として、当該半導体装置の歩留まりを向上させること又は製造コストを低減することができる。また、メモリ層に用いられる抵抗値の高い材料を抵抗層に用いて抵抗素子を構成することによって、抵抗素子を有する半導体装置の回路面積を低減することができる。
【０１０１】
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態又は実施例の内容又は該内容の一部と自由に組み合わせることが可能である。
【０１０２】
（実施の形態６）
本実施の形態では、無線通信機能を有する半導体装置の具体的な構成例について、図１１乃至図１３を参照しながら説明する。
【０１０３】
図１１（Ａ）に示す半導体装置は、基板１１００と、基板１１００上に設けられた素子部１１０１と、素子部１１０１に電気的に接続されたアンテナ１１０２と、を有する。
【０１０４】
素子部１１０１は、メモリ素子及び抵抗素子などの複数の素子によって構成され、外部から受信した信号を処理する機能を有する。アンテナ１１０２は、半導体装置のデータの伝送を行う機能を有する。
【０１０５】
図１１（Ｂ）に図１１（Ａ）に示した半導体装置のＡ−Ｂにおける断面図を示す。基板１１００上に設けられた素子層１１０４と、基板１１００及び素子層１１０４上に設けられた絶縁層１１０３と、絶縁層１１０３上に設けられたアンテナ１１０２として機能する導電層１１０５と、素子層１１０４に接続された導電層１１０６と、を有する。
【０１０６】
なお、図１１（Ｂ）の構成において、導電層１１０６と同じ層にアンテナ１１０２として機能する導電層１１０５を設けているが、導電層１１０５及び導電層１１０６を別の層に設けることも可能である。つまり、素子部１１０１を設けた後、素子部１１０１を覆うように別途絶縁層を設け、該絶縁層上に導電層１１０５を設ける構成とすることもできる。
【０１０７】
また、無線通信機能を有する半導体装置の構成は、図１１の構成に限定されない。当該半導体装置の他の構成例について図１２を用いて説明する。
【０１０８】
図１２（Ａ）に示す半導体装置は、基板１２００と、基板１２００上に設けられた素子部１２０１と、素子部１２０１に電気的に接続されたアンテナ１２０２と、を有する。
【０１０９】
図１１の構成と同様に素子部１２０１は、メモリ素子及び抵抗素子などの複数の素子によって構成され、外部から受信した信号を処理する機能を有する。アンテナ１２０２は、半導体装置におけるデータの伝送を行う機能を有する。
【０１１０】
図１２（Ｂ）に図１２（Ａ）に示した半導体装置のＣ−Ｄにおける断面図を示す。基板１２００と、基板１２００の上に設けられたアンテナ１２０２となる導電層１２１１ａ及び樹脂１２０９と、導電層１２１１ｂの上に設けられた導電性粒子を含む層１２０８と、樹脂１２０９及び導電性粒子を含む層１２０８の上に設けられた導電層１２０６と、導電層１２０６上に設けられた素子層１２０４を有する素子部１２０１と、素子部１２０１上に設けられた基板１２０３と、を有する。
【０１１１】
図１２の構成の場合、基板１２０３に端子部として機能する導電層１２０６が設けられる。そして、導電層１２０６と導電層１２１１ｂとが導電性粒子を含む層１２０８を介して電気的に接続するように、素子層１２０４及び導電層１２０６が設けられた基板１２０３とアンテナ１２０２が設けられた基板１２００とが樹脂１２０９によって貼り合わされている。
【０１１２】
本実施の形態において、図１１の素子部１１０１及び図１２の素子部１２０１を構成するメモリ素子のメモリ層及び抵抗素子の抵抗層は、上記実施の形態で説明したように同一材料によって構成される。つまり、メモリ素子と、抵抗素子とを同一工程において形成することが可能である。そのため、当該半導体装置の作製工程を低減することができる。結果として、当該半導体装置の歩留まりを向上させること又は製造コストを低減することができる。また、メモリ層に用いられる抵抗値の高い材料を抵抗層に用いて抵抗素子を構成することによって、抵抗素子を有する半導体装置の回路面積を低減することができる。
【０１１３】
さらに、図１１の素子部１１０１及び図１２の素子部１２０１は、予め大きな面積の基板上に複数形成し、その後、分断することによって作製することで、製造コストを低減することができる。このときに用いる図１１の基板１１００、図１２の基板１２００及び基板１２０３としては、ガラス基板、石英基板、セラミック基板、金属基板（例えばステンレス基板など）、または半導体基板（例えばシリコン基板など）などを適用することができる。他にもプラスチック基板として、ポリエチレンテレフタラート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの可撓性基板等を適用することができる。
【０１１４】
なお、図１１の素子部１１０１及び図１２の素子部１２０１に含まれる複数のトランジスタ、メモリ素子及び抵抗素子などは、同じ層に設ける構成に限定されない。各種の素子を複数の層に形成した構成とすることもできる。なお、複数の層に図１１の素子部１１０１及び図１２の素子部１２０１を形成する際には、層間絶縁層が設けられる。該層間絶縁層の材料としては、エポキシ樹脂やアクリル樹脂等の樹脂材料、透過性を有するポリイミド樹脂等の樹脂材料、シロキサン樹脂等のシロキサン材料を有する化合物材料、水溶性ホモポリマーと水溶性共重合体を含む材料、無機材料を適用することができ、また、これらの材料を複数種選択して積層構造とすることもできる。シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、有機基（例えば、アルキル基、アリール基）やフルオロ基を用いてもよい。有機基は、フルオロ基を有していてもよい。また、層間絶縁層は、ＣＶＤ法、スパッタ法、ＳＯＧ法、液滴吐出法、スクリーン印刷法等により、形成することができる。
【０１１５】
また、層間絶縁層の材料として、層間で発生する寄生容量の減少を目的として、低誘電率材料を適用することが好適である。寄生容量が減少すれば、半導体装置の高速動作を実現し、且つ低消費電力化を実現することができる。
【０１１６】
図１１の導電層１１０５及び導電層１１０６、図１２の導電層１２０６及び導電層１２１１ａ、１２１１ｂは、ＣＶＤ法、スパッタ法、スクリーン印刷及びグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、またはメッキ法等を用いて形成することができる。また、図１１の導電層１１０５及び導電層１１０６、図１２の導電層１２０６及び導電層１２１１ａ、１２１１ｂとしては、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素を主成分とする合金材料又は化合物材料で形成することができる。さらに、それらの単層構造または積層構造で形成することができる。
【０１１７】
例えば、スクリーン印刷法を用いて図１１の導電層１１０５及び導電層１１０６、図１２の導電層１２０６及び導電層１２１１ａ、１２１１ｂを形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、導電層の形成において、焼成工程は導電性のペーストを押し出した後に行うことが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０℃以上３００℃以下の温度範囲で焼成することにより硬化させて導電層を得ることができる。また、微粒子として、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだを用いることにより、低コストで製造することができる。
【０１１８】
また、半導体装置の構成として、素子部が形成された基板をそのまま活用する例を図１１及び図１２において示したが、当該半導体装置の構成は、これに限定されない。素子部が形成された基板とは異なる基板を用いて半導体装置を構成する例について図１３を用いて説明する。
【０１１９】
図１３（Ａ）に示すように、素子部１３１１が形成された基板１３１０において、基板１３１０上の素子部１３１１を剥離する。さらに、図１３（Ｂ）に示すように剥離した素子部１３１１を基板１３１０とは別の基板１３１３に貼り合わせた構成とすることもできる。なお、基板１３１３としては、例えば可撓性基板などを適用することができる。
【０１２０】
基板１３１０からの素子部１３１１の剥離は、耐熱性の高い基板１３１０と素子部１３１１の間に金属酸化層を設け、当該金属酸化層を結晶化により脆弱化して、素子部１３１１を剥離する方法、耐熱性の高い基板１３１０と素子部１３１１の間に水素を含むアモルファスシリコン層を設け、レーザ光の照射またはエッチングにより当該アモルファスシリコン層を除去することで、素子部１３１１を剥離する方法、又は素子部１３１１が形成された耐熱性の高い基板１３１０を機械的に削除または溶液やＣＦ３等のガスによるエッチングで除去することで、素子部１３１１を切り離す方法等を用いて行うことができる。
【０１２１】
また、上記記載の方法以外にも、基板１３１０と素子部１３１１の間に剥離層として機能する金属層（例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、コバルト（Ｃｏ））、金属酸化層（例えば、タングステン酸化物、モリブデン酸化物、チタン酸化物、タンタル酸化物、コバルト酸化物）または金属層と金属酸化層との積層構造を設け、基板１３１０と、素子部１３１１とを物理的手段を用いて剥離することも可能である。また、他にも選択的に開口部を形成して剥離層を露出させた後に、フッ化ハロゲン（例えば、ＣｌＦ３）等のエッチング剤によって剥離層の一部を除去した後に、基板１３１０から素子部１３１１を物理的に剥離することもできる。
【０１２２】
また、剥離した素子部１３１１の基板１３１３への貼り付けは、市販の接着剤を用いればよく、例えば、エポキシ樹脂系接着剤や樹脂添加剤等の接着剤を用いればよい。
【０１２３】
上記のように、素子部１３１１を基板１３１３に貼り合わせて半導体装置を作製することにより、薄くて軽く、落下した場合にも壊れにくい半導体装置を提供することができる。また、基板１３１３として可撓性を有する基板を適用すると、曲面や異形の形状上に貼り合わせることが可能となり、多種多様の用途が実現する。例えば、図１３（Ｃ）に示すように、薬の瓶のような曲面上に、半導体装置１３１４を密着して貼り合わせることができる。さらに、基板１３１０を再利用することにより、半導体装置の製造コストを低減することができる。
【０１２４】
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態又は実施例の内容又は該内容の一部と自由に組み合わせることが可能である。
【０１２５】
（実施の形態７）
本実施の形態では、可撓性を有する半導体装置の構成例について、図１４を参照しながら説明する。
【０１２６】
図１４（Ａ）に示す半導体装置は、可撓性を有する保護層１４０１と、アンテナ１４０４が設けられた可撓性を有する保護層１４０３と、剥離プロセスにより形成する素子部１４０２とを張り合わされることによって作製される。保護層１４０３上に設けられたアンテナ１４０４は、素子部１４０２に電気的に接続する。図１４においては、アンテナ１４０４は保護層１４０３上にのみ設けられているが、アンテナ１４０４を保護層１４０１上にも設けることもできる。また、素子部１４０２と保護層１４０１、１４０３の間には、窒化シリコン層などからなるバリア層を形成することにより、素子部１４０２が汚染されることなく、信頼性を向上させた半導体装置を提供することができる。
【０１２７】
素子部１４０２と、アンテナ１４０４とは、異方性導電層を用いてＵＶ処理または超音波処理を行うことによって電気的に接続させることができる。ただし、接続方法はこれに限定されず、さまざまな方法を用いることができる。
【０１２８】
図１４（Ｂ）は、図１４（Ａ）に示した半導体装置の断面図を示している。保護層１４０１、１４０３に挟まれた素子部１４０２の厚さは、５μｍ以下、好ましくは０．１μｍ〜３μｍの厚さを有するように形成するとよい。また、保護層１４０１、１４０３を重ねたときの厚さをｄとしたとき、保護層１４０１、１４０３の厚さは、好ましくは（ｄ／２）＋３０μｍから（ｄ／２）−３０μｍ、さらに好ましくは（ｄ／２）＋１０μｍから（ｄ／２）−１０μｍとする。また、保護層１４０１、１４０３の厚さは１０μｍ〜２００μｍであることが望ましい。さらに、素子部１４０２の面積は５ｍｍ角（２５ｍｍ２）以下であり、望ましくは０．３ｍｍ角〜４ｍｍ角（０．０９ｍｍ２〜１６ｍｍ２）の面積を有するとよい。
【０１２９】
保護層１４０１、１４０３は、有機樹脂材料で形成されているため、折り曲げに対して強い特性を有する。また、剥離プロセスにより形成した素子部１４０２自体も、折り曲げに対して強い特性を有する。そして、素子部１４０２と、保護層１４０１、１４０３とは空隙がないように、密着させることができるため、完成した半導体装置自体も折り曲げに対して強い特性を有する。このような保護層１４０１、１４０３で囲われた素子部１４０２は、他の個体物の表面または内部に配置してもよいし、紙の中に埋め込んでもよい。
【０１３０】
次に剥離プロセスにより形成する素子部を、曲面を有する基板に貼る場合について説明する。
【０１３１】
図１４（Ｃ）に示すように、剥離プロセスにより形成した素子部におけるトランジスタの一は、第１電極１４０５、第２電極１４０６およびゲート電極１４０７を有する。また、電流が流れる方向１４１０と、基板が弧を描く方向は垂直に配置されている。このような配置にすれば、基板が折り曲げられて、基板が弧を描いても、トランジスタへの応力の影響が少なく、素子部１４０２に含まれるトランジスタの特性の変動を抑制することができる。
【０１３２】
また、トランジスタが存在する領域の面積を素子部１４０２全体の面積に対して、１％〜５０％（好ましくは１〜３０％）にすることにより、応力を起因とする素子の破壊を防止することができる。
【０１３３】
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態又は実施例の内容又は該内容の一部と自由に組み合わせることが可能である。
【０１３４】
（実施の形態８）
本実施の形態では、半導体装置の使用例について図１５を参照しながら説明する。
【０１３５】
図１５に示すように、半導体装置の用途は広範囲にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１５（Ａ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１５（Ｂ）参照）、包装用容器類（包装紙やボトル等、図１５（Ｃ）参照）、乗り物類（自転車等、図１５（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン受像機、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図１５（Ｅ）、図１５（Ｆ）参照）等に設けて使用することができる。
【０１３６】
半導体装置１５００は、プリント基板に実装、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。半導体装置１５００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に半導体装置１５００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、半導体装置１５００を取り付けることにより、盗難などに対するセキュリティを高めることができる。
【０１３７】
以上のように、上記実施の形態で説明した半導体装置を本実施の形態に挙げた各用途に用いることにより、情報のやりとりに用いられるデータを正確の値のまま維持することができるため、物品の認証性、またはセキュリティを高めることができる。
【０１３８】
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態又は実施例の内容又は該内容の一部と自由に組み合わせることが可能である。
【実施例１】
【０１３９】
本実施例では、論理回路を構成するｐ型トランジスタ及びｎ型トランジスタと、メモリ回路を構成するメモリ素子及び該メモリ素子と並列接続された容量素子と、フラグ回路を構成する抵抗素子及び該抵抗素子と並列接続された容量素子と、アンテナと、を有する半導体装置の製造方法の一例を図１６乃至図２０を参照しながら説明する。
【０１４０】
まず、支持基板１５０１上に剥離層となる金属層１５０２を形成する。
【０１４１】
本実施例では、支持基板１５０１として、ガラス基板、金属層１５０２として、膜厚３０ｎｍのタングステン層を用いる（図１６（Ａ）参照）。
【０１４２】
次に、金属層１５０２上に絶縁層１５０３を形成する。本実施例では、絶縁層１５０３として、膜厚５０ｎｍの窒化酸化シリコン層及び膜厚１００ｎｍの酸化窒化シリコン層を積層した層を用いる（図１６（Ｂ）参照）。
【０１４３】
次に、絶縁層１５０３上に半導体層１５７０を形成する。本実施例では、膜厚６６ｎｍのアモルファスシリコン層を絶縁層１５０３の上に成膜する。さらに、レーザ照射して結晶化した多結晶シリコン層を半導体層１５７０として用いる（図１６（Ｃ）参照）。
【０１４４】
なお、必要があれば、後に完成するトランジスタのしきい値を制御するために、微量な不純物元素（ボロンまたはリン）を半導体層１５７０に対して添加してもよい。本実施例では、ジボラン（Ｂ２Ｈ６）を質量分離しないでプラズマ励起したイオンドープ法を用いて、半導体層１５７０に対してボロン（Ｂ）を添加する（図１６（Ｄ）参照）。
【０１４５】
次に、半導体層１５７０を選択的にエッチングして所望の形とした半導体層１５７１〜１５７４を得る（図１６（Ｅ）参照）。
【０１４６】
さらに、チャネル領域を形成するために、ｎ型トランジスタとする領域を含む半導体層に低濃度の不純物元素を添加してもよい。本実施例では、ｐ型トランジスタとする領域の半導体層１５７１をレジストマスク１５７７で覆い、ｎ型トランジスタとする領域を含む半導体層１５７２〜１５７４にボロン（Ｂ）を添加する（図１７（Ａ）参照）。
【０１４７】
次に、半導体層１５７１〜１５７４を覆う絶縁層１５７８を形成する。本実施例では、絶縁層１５７８として膜厚２０ｎｍの酸化窒化シリコン層を用いる（図１７（Ｂ）参照）。
【０１４８】
次に、後に容量素子とする領域の半導体層１５７３、１５７４をシリコン電極層として機能させるため、高濃度の不純物元素（ボロンまたはリン）を半導体層に対して添加する。このとき、メモリセルにおけるアシスト容量として用いる領域にはｐ型を与える不純物元素を添加することが好ましい。なお、トランジスタとする領域の半導体層１５７１、１５７２はレジストマスク１５７９で覆っておけばよい。本実施例では、シリコン電極層とする領域の半導体層１５７３、１５７４に、不純物元素が１×１０１８（ａｔｏｍｓ／ｃｍ３）〜１×１０１９（ａｔｏｍｓ／ｃｍ３）の濃度で含まれるように導入することにより、シリコン電極層を形成する（図１７（Ｃ）参照）。
【０１４９】
次に、絶縁層１５７８上に導電層を形成する。本実施例では、当該導電層として、膜厚３０ｎｍの窒化タンタル層及び膜厚３７０ｎｍのタングステン層を積層した層を用いる。さらに、当該導電層を選択的にエッチングして所望の形とした導電層１５０４〜１５０７を得る（図１７（Ｄ）参照）。
【０１５０】
次に、ｐ型トランジスタとする領域の半導体層１５７１及び容量素子とする領域の半導体層１５７３、１５７４を覆うようにレジストマスク１５８２〜１５８４を形成する。その後、ｎ型トランジスタとする領域の半導体層１５７２に導電層１５０５をマスクとして不純物元素を導入することにより不純物領域を形成する。本実施例では、ｎ型トランジスタとする領域の半導体層１５７２に、リン（Ｐ）が１×１０１５（ａｔｏｍｓ／ｃｍ３）〜１×１０１９（ａｔｏｍｓ／ｃｍ３）の濃度で含まれるように導入することにより、ｎ型を示す不純物領域を形成する（図１７（Ｅ）参照）。
【０１５１】
次に、ｎ型トランジスタとする領域の半導体層１５７２を覆うように、レジストマスク１５８５を形成する。その後、ｐ型トランジスタとする領域の半導体層１５７１に導電層１５０４をマスクとして不純物元素を導入することによりｐ型を示す不純物領域を形成する。同時に、容量素子とする領域の半導体層１５７３、１５７４にも、不純物元素を導入することによりｐ型を示す不純物領域を形成する。本実施例では、ｐ型トランジスタとする領域の半導体層１５７１に、ボロン（Ｂ）が１×１０１９（ａｔｏｍｓ／ｃｍ３）〜１×１０２０（ａｔｏｍｓ／ｃｍ３）の濃度で含まれるように導入することにより、ｐ型を示す不純物領域を形成する。その結果、ｐ型トランジスタとする領域の半導体層１５７１に自己整合的にチャネル形成領域１５１３、及び一対のｐ型不純物領域１５１４ａ、１５１４ｂが形成される。ｐ型不純物領域１５１４ａ、１５１４ｂは、ｐ型トランジスタのソース領域またはドレイン領域として機能する。同様に、容量素子とする領域の半導体層１５７３、１５７４にも、自己整合的に不純物濃度の異なるｐ型不純物領域１５１５、１５１６が形成される（図１８（Ａ）参照）。
【０１５２】
次に、絶縁層１５７８、導電層１５０４〜１５０７を覆うように、絶縁層１５８８を形成する。本実施例では、絶縁層１５８８として、膜厚１００ｎｍの酸化窒化シリコン層及び膜厚２００ｎｍのＬＴＯ（低温酸化）層を積層した層を用いる（図１８（Ｂ）参照）。次に、絶縁層１５８８を、選択的にエッチングすることによって、導電層１５０４〜１５０７の側面に接するサイドウォール１５１０を形成する。また、サイドウォール１５１０の形成と同時に、絶縁層１５７８の一部をエッチングして除去する。絶縁層１５７８の一部が除去されることによって、導電層１５０４〜１５０７及びサイドウォール１５１０の下方に絶縁層１５１２が残存する（図１８（Ｃ）参照）。
【０１５３】
次に、ｐ型トランジスタとする領域の半導体層１５７１及び容量素子とする領域の半導体層１５７３、１５７４を覆うようにレジストマスク１５８９〜１５９１を形成する。その後、ｎ型トランジスタとする領域の半導体層１５７２に、導電層１５０５及びサイドウォール１５１０をマスクとして不純物元素を導入することにより高濃度不純物領域を形成する。本実施例では、ｎ型トランジスタとする領域の半導体層１５７２に、リン（Ｐ）が１×１０１９（ａｔｏｍｓ／ｃｍ３）〜１×１０２０（ａｔｏｍｓ／ｃｍ３）の濃度で含まれるように導入することによって、ｎ型を示す高濃度不純物領域を形成する。その結果、ｎ型トランジスタとする領域の半導体層１５７２に、自己整合的に、チャネル形成領域１５２０と、ＬＤＤ領域として機能する一対の低濃度不純物領域１５１９ａ、１５１９ｂと、ソース領域またはドレイン領域として機能する一対の高濃度不純物領域１５１８ａ、１５１８ｂとが形成される。なお、ＬＤＤ領域として機能する低濃度不純物領域１５１９ａ、１５１９ｂは、サイドウォール１５１０の下方に形成される（図１８（Ｄ）参照）。
【０１５４】
なお、ここでは、ｎ型トランジスタとする領域の半導体層１５７２にＬＤＤ領域を形成し、ｐ型トランジスタとする領域の半導体層１５７１にＬＤＤ領域を設けない構造を示したが、もちろんこれに限られず、ｎ型トランジスタおよびｐ型トランジスタの両方の半導体層にＬＤＤ領域を形成してもよい。
【０１５５】
次に、半導体層１５７１〜１５７４及び導電層１５０４〜１５０７を覆うように、水素を含む絶縁層１５２２を形成する。本実施例では、絶縁層１５２２として、膜厚５０ｎｍの酸化窒化シリコン層を用いる（図１８（Ｅ）参照）。
【０１５６】
次に、絶縁層１５２２を覆う絶縁層１５２３を形成する。本実施例では、絶縁層１５２３として、膜厚１００ｎｍの窒化酸化シリコン層及び膜厚６００ｎｍの酸化窒化シリコン層を積層した層を用いる（図１９（Ａ）参照）。
【０１５７】
次に、選択的に絶縁層１５２２及び絶縁層１５２３をエッチングして、導電層１５０６、１５０７に達する開口部１５２４、１５２５を形成する。本実施例では、開口部１５２４、１５２５の直径を２μｍとする（図１９（Ｂ）参照）。
【０１５８】
次に、メモリ層１５２６及び抵抗層１５２７を形成する。本実施例では、メモリ層１５２６及び抵抗層１５２７として、プラズマＣＶＤ法を用いて、膜厚６ｎｍの酸化窒化シリコン層と、膜厚１５ｎｍのアモルファスシリコン層と、を順に積層した層を成膜し、該積層を選択的にエッチングして所望の形とすることによりメモリ層１５２６及び抵抗層１５２７を得る（図１９（Ｃ）参照）。
【０１５９】
次に、選択的に絶縁層１５２２及び絶縁層１５２３をエッチングして、半導体層１５７１〜１５７４に達する開口部１５３０ａ〜１５３０ｆ、及び導電層１５０４〜１５０７に達する開口部１５３１ａ〜１５３１ｄをそれぞれ形成する（図１９（Ｄ）参照）。
【０１６０】
その後、フッ酸を含むエッチャントを用いて、露呈している半導体層１５７１〜１５７４の表面、導電層１５０４〜１５０７の表面の酸化膜の除去と、表面の洗浄を同時に行う。
【０１６１】
次に、絶縁層１５２３、開口部１５３０ａ〜１５３０ｆ、開口部１５３１ａ〜１５３１ｄを覆う導電層を形成する。本実施例では、導電層として、膜厚６０ｎｍのチタン層、膜厚４０ｎｍの窒化チタン層、膜厚５００ｎｍの純アルミニウム層及び膜厚１００ｎｍのチタン層を積層した層を用いる。
【０１６２】
次に、選択的に導電層をエッチングして、第１電極又は第２電極として機能する導電層１５４０ａ〜１５４０ｄ、接続配線となる導電層１５４１ａ〜１５４１ｆ、及びアンテナの接続配線となる導電層１５４２を形成する（図２０（Ａ）参照）。
【０１６３】
次に、絶縁層１５２３、導電層１５４０ａ〜１５４０ｄ、導電層１５４１ａ〜１５４１ｆ、及び導電層１５４２を覆う絶縁層１５４３を形成する。本実施例では、絶縁層１５４３として、膜厚２００ｎｍの窒化酸化シリコン層及び膜厚１５００ｎｍのポリイミド層を積層した層を用いる。さらに、選択的に絶縁層１５４３をエッチングして導電層１５４２に達する開口部１５４４を形成する（図２０（Ｂ）参照）。
【０１６４】
次に、絶縁層１５４３上及び開口部１５４４に導電層を形成する。本実施例では、導電膜として、膜厚１００ｎｍのチタン層及び膜厚１５００ｎｍの純アルミニウム層を積層した層を用いる。さらに、選択的に当該導電層をエッチングして、アンテナ１５５０を形成する（図２０（Ｃ）参照）。
【０１６５】
以上により、ｐ型トランジスタ１５５１、ｎ型トランジスタ１５５２、メモリ素子１５５３、メモリ素子１５５３と並列接続した容量素子１５５４、抵抗素子１５５５、抵抗素子１５５５と並列接続した容量素子１５５６、及びアンテナ１５５０を同一基板上に作製することができる。
【０１６６】
その後、金属層１５０２において、支持基板１５０１からトランジスタなどが形成された半導体装置を剥離する。
【０１６７】
さらに、支持基板１５０１に複数の半導体装置が形成される場合は、剥離された１枚のシートをカッター、ダイジング等により分割して個々の半導体装置に切り分ける。また、剥離の際に、半導体装置を一つ一つピックアップして剥離する方法を用いれば、この分断の工程は特に不要である。
【０１６８】
次に、半導体装置をシート状の基体に固定する。シート状の基体としては、プラスチック、紙、プリプレグ、セラミックシートなどを用いることができる。２枚のシート状の基体に半導体装置を挟むように固定してもよいし、１枚のシート状の基体に接着層で固定してもよい。接着層としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。また、紙の形成途中に半導体装置を配置して、１枚の紙の内部に半導体装置を設けることもできる。
【０１６９】
なお、本実施例の内容又は該内容の一部は、上記の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。
【符号の説明】
【０１７０】
１０ メモリ素子
１１ 導電層
１２ メモリ層
１３ 導電層
２０ 抵抗素子
２１ 導電層
２２ 抵抗層
２３ 導電層
１０１ トランジスタ
１０２ 容量素子
１０３ メモリ素子
１０４ 制御端子
１０５ 入出力端子
１５１ トランジスタ
１５２ 容量素子
１５３ 抵抗素子
１５４ 制御端子
１５５ 入力端子
１５６ 出力端子
３００ 基板
３０１ 半導体層
３０２ 絶縁層
３０３ 導電層
３０４ 絶縁層
３０５ 絶縁層
３０６ａ 導電層
３０６ｂ 導電層
３０７ａ チャネル形成領域
３０７ｂ 不純物領域
３０７ｃ 不純物領域
３１１ シリコン電極層
３１２ 導電層
３２１ 導電層
３２２ アモルファスシリコン層
３２３ 酸化窒化シリコン層
３２４ 導電層
３５１ シリコン電極層
３５２ アモルファスシリコン層
３５３ 酸化窒化シリコン層
３５４ 導電層
４００ 基板
４０２ａ 半導体層
４０２ｂ 半導体層
４０２ｃ 半導体層
４０３ 絶縁層
４０４ａ シリコン電極層
４０４ｂ シリコン電極層
４０５ａ 導電層
４０５ｂ 導電層
４０５ｃ 導電層
４０５ｄ 導電層
４０５ｅ 導電層
４０５ｆ 導電層
４０６ａ 不純物領域
４０６ｂ 不純物領域
４０７ 絶縁層
４０８ 絶縁層
４０９ａ 開口部
４０９ｂ 開口部
４１０ａ アモルファスシリコン層
４１０ｂ アモルファスシリコン層
４１１ａ 酸化窒化シリコン層
４１１ｂ 酸化窒化シリコン層
４１２ａ〜４１２ｈ 導電層
７００ メモリ回路
７０１ トランジスタ
７０２ メモリ素子
７０３ 制御端子
７５０ 読み出し回路
７５１ トランジスタ
７５２ トランジスタ
７５３ 抵抗素子
７５４ 抵抗素子
７５５ コンパレータ
７５６ 制御端子
８００ 昇圧回路
８１０ 昇圧部
８２０ リミッタ回路部
８２１ 抵抗素子
８２２ 抵抗素子
８２３ 抵抗素子
８２４ 抵抗素子
８２５ コンパレータ
９００ 半導体装置
９０１ アンテナ
９０２ 整流回路
９０３ 復調回路
９０４ 保護回路
９０５ 定電圧回路
９０６ 発振回路
９０７ 論理回路
９０８ リセット回路
９０９ 変調回路
９１０ メモリ回路
９１１ フラグ回路
９２１ メモリセルアレイ
９２２ カラムデコーダ
９２３ ローデコーダ
９２４ インターフェイス
９２５ 昇圧回路
９３１ メモリセル
９３２ ワード線
９３３ ビット線
９３４ トランジスタ
９３５ メモリ素子
１１００ 基板
１１０１ 素子部
１１０２ アンテナ
１１０３ 絶縁層
１１０４ 素子層
１１０５ 導電層
１１０６ 導電層
１２００ 基板
１２０１ 素子部
１２０２ アンテナ
１２０３ 基板
１２０４ 素子層
１２０６ 導電層
１２０８ 導電性粒子を含む層
１２０９ 樹脂
１２１１ａ 導電層
１２１１ｂ 導電層
１３１０ 基板
１３１１ 素子部
１３１３ 基板
１３１４ 半導体装置
１４０１ 保護層
１４０２ 素子部
１４０３ 保護層
１４０４ アンテナ
１４０５ 第１電極
１４０６ 第２電極
１４０７ ゲート電極
１４１０ 方向
１５００ 半導体装置
１５０１ 基板
１５０２ 金属層
１５０３ 絶縁層
１５０４ 導電層
１５０５ 導電層
１５０６ 導電層
１５０７ 導電層
１５１０ サイドウォール
１５１２ 絶縁層
１５１３ チャネル形成領域
１５１４ａ 不純物領域
１５１４ｂ 不純物領域
１５１５ 不純物領域
１５１６ 不純物領域
１５１８ａ 不純物領域
１５１８ｂ 不純物領域
１５１９ａ 不純物領域
１５１９ｂ 不純物領域
１５２０ チャネル形成領域
１５２２ 絶縁層
１５２３ 絶縁層
１５２４ 開口部
１５２５ 開口部
１５２６ メモリ層
１５２７ 抵抗層
１５３０ａ〜１５３０ｆ 開口部
１５３１ａ〜１５３１ｄ 開口部
１５４０ａ〜１５４０ｄ 導電層
１５４１ａ〜１５４１ｆ 導電層
１５４２ 導電層
１５４３ 絶縁層
１５４４ 開口部
１５５０ アンテナ
１５５１ トランジスタ
１５５２ トランジスタ
１５５３ メモリ素子
１５５４ 容量素子
１５５５ 抵抗素子
１５５６ 容量素子
１５７０ 半導体層
１５７１ 半導体層
１５７２ 半導体層
１５７３ 半導体層
１５７４ 半導体層
１５７７ レジストマスク
１５７８ 絶縁層
１５７９ レジストマスク
１５８２ レジストマスク
１５８３ レジストマスク
１５８４ レジストマスク
１５８５ レジストマスク
１５８８ 絶縁層
１５８９ レジストマスク
１５９０ レジストマスク
１５９１ レジストマスク
【特許請求の範囲】
【請求項１】
第１の導電層と、前記第１の導電層上のメモリ層と、前記メモリ層上の第２の導電層と、を有するメモリ素子と、
第３の導電層と、前記第３の導電層上の、前記メモリ層と同一材料からなる抵抗層と、前記抵抗層上の第４の導電層と、を有する抵抗素子と、を有し、
前記メモリ素子に印加される電圧の最大値が、前記抵抗素子に印加される電圧の最大値よりも大きいことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１の導電層及び前記第３の導電層、又は、前記第２の導電層及び前記第４の導電層が同一材料からなることを特徴とする半導体装置。
【請求項３】
請求項１において、
前記第１の導電層及び前記第３の導電層、並びに、前記第２の導電層及び前記第４の導電層が同一材料からなることを特徴とする半導体装置。
【請求項４】
第１の導電層と、前記第１の導電層上のメモリ層と、前記メモリ層上の第２の導電層と、を有するメモリ素子と、
第３の導電層と、前記第３の導電層上の、前記メモリ層と同一材料からなる抵抗層と、前記抵抗層上の第４の導電層と、を有する抵抗素子と、を有し、
前記第３の導電層が、シリコン電極層であり、
前記抵抗層が、前記シリコン電極層上のアモルファスシリコン層と、前記アモルファスシリコン層上の絶縁層との積層であることを特徴とする半導体装置。
【請求項５】
請求項４において、
前記メモリ素子に印加される電圧の最大値が、前記抵抗素子に印加される電圧の最大値よりも大きいことを特徴とする半導体装置。
【請求項６】
請求項４又は請求項５において、
前記第２の導電層及び前記第４の導電層が同一材料からなることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記第１の導電層又は前記第２の導電層及び前記メモリ層の接触面積が、前記第３の導電層又は前記第４の導電層及び前記抵抗層の接触面積よりも大きいことを特徴とする半導体装置。
【請求項８】
ゲート電極が第１の制御端子に電気的に接続され、第１電極が入出力端子に電気的に接続された第１のトランジスタと、
一方の電極が前記第１のトランジスタの第２電極に電気的に接続され、他方の電極が接地されたメモリ素子と、を有するメモリ回路と、
ゲート電極が第２の制御端子に電気的に接続され、第１電極が入力端子に電気的に接続され、第２電極が出力端子に電気的に接続された第２のトランジスタと、
一方の電極が前記第２のトランジスタの第２電極及び前記出力端子に電気的に接続され、他方の電極が接地された容量素子と、
一方の電極が前記第２のトランジスタの第２電極、前記容量素子の一方の電極、及び前記出力端子に電気的に接続され、他方の電極が接地された抵抗素子と、を有するフラグ回路と、を有し、
前記メモリ素子のメモリ層及び前記抵抗素子の抵抗層が、同一材料からなることを特徴とする半導体装置。
【請求項９】
ゲート電極が制御端子に電気的に接続されたトランジスタと、
一方の電極が前記トランジスタの第２電極に電気的に接続され、他方の電極が接地されたメモリ素子と、を有するメモリ回路と、
一方の電極が電源電圧線に電気的に接続された第１の抵抗素子と、
一方の電極が前記第１の抵抗素子の他方の電極に電気的に接続され、他方の電極が接地された第２の抵抗素子と、
第１の入力端子が前記トランジスタの第１電極に電気的に接続され、第２の入力端子が前記第１の抵抗素子の他方の電極及び前記第２の抵抗素子の一方の電極に電気的に接続されたコンパレータと、を有する読み出し回路と、を有し、
前記メモリ素子のメモリ層、並びに、前記第１の抵抗素子の抵抗層及び前記第２の抵抗素子の抵抗層の少なくとも一つが、同一材料からなることを特徴とする半導体装置。
【請求項１０】
ゲート電極が制御端子に電気的に接続されたトランジスタと、
一方の電極が前記トランジスタの第２電極に電気的に接続され、他方の電極が接地されたメモリ素子と、を有するメモリ回路と、
出力端子が前記トランジスタの第１電極に電気的に接続された昇圧部と、
一方の電極が前記昇圧部の出力端子に電気的に接続された第１の抵抗素子と、
一方の電極が前記第１の抵抗素子の他方の電極に電気的に接続され、他方の電極が接地された第２の抵抗素子と、
一方の電極が電源電圧線に電気的に接続された第３の抵抗素子と、
一方の電極が前記第３の抵抗素子に電気的に接続され、他方の電極が接地された第４の抵抗素子と、
出力端子が前記昇圧部の入力端子に電気的に接続され、第１の入力端子が前記第１の抵抗素子の他方の電極及び前記第２の抵抗素子の一方の電極に電気的に接続され、第２の入力端子が前記第３の抵抗素子の他方の電極及び前記第４の抵抗素子の一方の電極に電気的に接続されたコンパレータと、を有する昇圧回路と、を有し、
前記メモリ素子のメモリ層、並びに、前記第１の抵抗素子の抵抗層乃至前記第４の抵抗素子の抵抗層の少なくとも一つが、同一材料からなることを特徴とする半導体装置。
【請求項１】
第１の導電層と、前記第１の導電層上のメモリ層と、前記メモリ層上の第２の導電層と、を有するメモリ素子と、
第３の導電層と、前記第３の導電層上の、前記メモリ層と同一材料からなる抵抗層と、前記抵抗層上の第４の導電層と、を有する抵抗素子と、を有し、
前記メモリ素子に印加される電圧の最大値が、前記抵抗素子に印加される電圧の最大値よりも大きいことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１の導電層及び前記第３の導電層、又は、前記第２の導電層及び前記第４の導電層が同一材料からなることを特徴とする半導体装置。
【請求項３】
請求項１において、
前記第１の導電層及び前記第３の導電層、並びに、前記第２の導電層及び前記第４の導電層が同一材料からなることを特徴とする半導体装置。
【請求項４】
第１の導電層と、前記第１の導電層上のメモリ層と、前記メモリ層上の第２の導電層と、を有するメモリ素子と、
第３の導電層と、前記第３の導電層上の、前記メモリ層と同一材料からなる抵抗層と、前記抵抗層上の第４の導電層と、を有する抵抗素子と、を有し、
前記第３の導電層が、シリコン電極層であり、
前記抵抗層が、前記シリコン電極層上のアモルファスシリコン層と、前記アモルファスシリコン層上の絶縁層との積層であることを特徴とする半導体装置。
【請求項５】
請求項４において、
前記メモリ素子に印加される電圧の最大値が、前記抵抗素子に印加される電圧の最大値よりも大きいことを特徴とする半導体装置。
【請求項６】
請求項４又は請求項５において、
前記第２の導電層及び前記第４の導電層が同一材料からなることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記第１の導電層又は前記第２の導電層及び前記メモリ層の接触面積が、前記第３の導電層又は前記第４の導電層及び前記抵抗層の接触面積よりも大きいことを特徴とする半導体装置。
【請求項８】
ゲート電極が第１の制御端子に電気的に接続され、第１電極が入出力端子に電気的に接続された第１のトランジスタと、
一方の電極が前記第１のトランジスタの第２電極に電気的に接続され、他方の電極が接地されたメモリ素子と、を有するメモリ回路と、
ゲート電極が第２の制御端子に電気的に接続され、第１電極が入力端子に電気的に接続され、第２電極が出力端子に電気的に接続された第２のトランジスタと、
一方の電極が前記第２のトランジスタの第２電極及び前記出力端子に電気的に接続され、他方の電極が接地された容量素子と、
一方の電極が前記第２のトランジスタの第２電極、前記容量素子の一方の電極、及び前記出力端子に電気的に接続され、他方の電極が接地された抵抗素子と、を有するフラグ回路と、を有し、
前記メモリ素子のメモリ層及び前記抵抗素子の抵抗層が、同一材料からなることを特徴とする半導体装置。
【請求項９】
ゲート電極が制御端子に電気的に接続されたトランジスタと、
一方の電極が前記トランジスタの第２電極に電気的に接続され、他方の電極が接地されたメモリ素子と、を有するメモリ回路と、
一方の電極が電源電圧線に電気的に接続された第１の抵抗素子と、
一方の電極が前記第１の抵抗素子の他方の電極に電気的に接続され、他方の電極が接地された第２の抵抗素子と、
第１の入力端子が前記トランジスタの第１電極に電気的に接続され、第２の入力端子が前記第１の抵抗素子の他方の電極及び前記第２の抵抗素子の一方の電極に電気的に接続されたコンパレータと、を有する読み出し回路と、を有し、
前記メモリ素子のメモリ層、並びに、前記第１の抵抗素子の抵抗層及び前記第２の抵抗素子の抵抗層の少なくとも一つが、同一材料からなることを特徴とする半導体装置。
【請求項１０】
ゲート電極が制御端子に電気的に接続されたトランジスタと、
一方の電極が前記トランジスタの第２電極に電気的に接続され、他方の電極が接地されたメモリ素子と、を有するメモリ回路と、
出力端子が前記トランジスタの第１電極に電気的に接続された昇圧部と、
一方の電極が前記昇圧部の出力端子に電気的に接続された第１の抵抗素子と、
一方の電極が前記第１の抵抗素子の他方の電極に電気的に接続され、他方の電極が接地された第２の抵抗素子と、
一方の電極が電源電圧線に電気的に接続された第３の抵抗素子と、
一方の電極が前記第３の抵抗素子に電気的に接続され、他方の電極が接地された第４の抵抗素子と、
出力端子が前記昇圧部の入力端子に電気的に接続され、第１の入力端子が前記第１の抵抗素子の他方の電極及び前記第２の抵抗素子の一方の電極に電気的に接続され、第２の入力端子が前記第３の抵抗素子の他方の電極及び前記第４の抵抗素子の一方の電極に電気的に接続されたコンパレータと、を有する昇圧回路と、を有し、
前記メモリ素子のメモリ層、並びに、前記第１の抵抗素子の抵抗層乃至前記第４の抵抗素子の抵抗層の少なくとも一つが、同一材料からなることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１１−９７０３３（Ｐ２０１１−９７０３３Ａ）
【公開日】平成２３年５月１２日（２０１１．５．１２）
【国際特許分類】
【出願番号】特願２０１０−２１０４８９（Ｐ２０１０−２１０４８９）
【出願日】平成２２年９月２１日（２０１０．９．２１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２３年５月１２日（２０１１．５．１２）
【国際特許分類】
【出願日】平成２２年９月２１日（２０１０．９．２１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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