強誘電体記憶装置の初期化方法、強誘電体記憶装置および電子機器
【課題】過去の熱履歴等によるキャパシタのインプリント現象をリセットし、また、以降の処理によるインプリント現象の影響を低減することができる強誘電体記憶装置の初期化方法を提供する。
【解決手段】本発明に係る強誘電体記憶装置の初期化方法は、下部電極(9)と上部電極(13)との間に配置された強誘電体膜(11)を有するメモリセルがアレイ状に配置された強誘電体記憶装置をパッケージする工程と、前記下部電極および上部電極に電位を印加する検査工程と、前記検査工程の後において、前記上部電極に第１の電位［０Ｖ］を、前記下部電極に前記第１の電位より高い第２の電位［Ｖｃｃ］を印加した後、動作保証温度より高い第１温度で熱処理する工程と、を有する。また、前記第１温度を、前記検査工程における検査温度およびパッケージ工程における処理温度より高くする。
【解決手段】本発明に係る強誘電体記憶装置の初期化方法は、下部電極(9)と上部電極(13)との間に配置された強誘電体膜(11)を有するメモリセルがアレイ状に配置された強誘電体記憶装置をパッケージする工程と、前記下部電極および上部電極に電位を印加する検査工程と、前記検査工程の後において、前記上部電極に第１の電位［０Ｖ］を、前記下部電極に前記第１の電位より高い第２の電位［Ｖｃｃ］を印加した後、動作保証温度より高い第１温度で熱処理する工程と、を有する。また、前記第１温度を、前記検査工程における検査温度およびパッケージ工程における処理温度より高くする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体記憶装置の初期化技術に関する。
【背景技術】
【０００２】
強誘電体記憶装置（ＦｅＲＡＭ： Ferroelectric Random Access Memory）は、強誘電体膜の外部から印加した電界によって分極し、外部電界を取り去っても分極が残る（残留分極）特性を利用した記憶装置である。印加する電界の方向を変えることにより、強誘電体の分極方向が変わり、これによってデータを書き換えることができる。
【０００３】
上記強誘電体膜には、高い膜疲労耐性、高い保持特性、小さいインプリント現象などの種々の性質が要求される。
【０００４】
上記インプリントとは、一方向のパルス電圧の印加に対し、逆方向のパルス電圧の印加を行っても分極が反転し難くなる現象をいう。このようなインプリント現象は、動作エラーの要因となる。
【０００５】
例えば、下記特許文献１には、電極（２３、２５）間に１２Ｖの電圧を印加しながら、４５０℃で１５分間の逆インプリント処理を行うことにより、強誘電ヒステリシスの中心のズレを補正する技術が開示されている。
【０００６】
また、下記特許文献２には、カード化工程の前段階にて、電圧を一定間隔で下げつつデータを反転させながら書き込みを繰り返すクールダウン処理を行うことで、インプリントの影響を防止する技術が開示されている。
【特許文献１】特開平９−２３２５３２号公報
【特許文献２】特開２００５−１４８８０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記インプリント現象に対し、上記特許文献１に開示のように、上部電極２５となるＰｔをスパッタした後、逆インプリント処理を行なっても、その後の、パッケージ工程や検査工程において、インプリント現象が生じ得る。特に、高温下での処理や検査を行わねばならない場合も多く、上記特許文献１に記載の対策では十分ではなかった。また、上部電極２５となるＰｔをスパッタした後、いわゆるウエハ状態で、電極（２３、２５）間に電圧を印加し、熱処理を施すことは困難であり、簡易な工程でインプリント現象の低減を図る方法が望まれる。
【０００８】
また、上記特許文献２に開示の技術においては、以降の工程によりインプリントが生じないよう予めクールダウン処理を行い、キャパシタのデータ（値）が”０”でも”１”でもない消去された状態にするもので、既にインプリントしているキャパシタのインプリントを減少させることはできない。
【０００９】
そこで、本発明に係る幾つかの態様は、過去の熱履歴等によるキャパシタのインプリント現象をリセットし、また、以降の処理によるインプリント現象の影響を低減することができる強誘電体記憶装置の初期化方法等を提供することを目的とする。
【課題を解決するための手段】
【００１０】
（１）本発明に係る強誘電体記憶装置の初期化方法は、下部電極と上部電極との間に配置された強誘電体膜を有するメモリセルがアレイ状に配置された強誘電体記憶装置をパッケージする工程と、前記下部電極および上部電極に電位を印加する検査工程と、前記検査工程の後において、前記上部電極に第１の電位を、前記下部電極に前記第１の電位より高い第２の電位を印加した後、動作保証温度より高い第１温度で熱処理する工程と、を有する。
【００１１】
かかる方法によれば、予め動作保証温度より高い温度で上部電極を正の方向にインプリントすることで、以降の使用状態において上部電極が負の方向にインプリントすることを防止することができる。ここで、負の方向のインプリントとは、上部電極に印加される電位を横軸に取った場合にヒステリシスループが左方向（負電位の方向）にシフトすることを意味する。
【００１２】
例えば、前記強誘電体膜は、前記下部電極上に結晶成長させた膜である。このように、下部電極上に結晶成長させた膜を用いた場合、上部電極が負の方向にインプリントしやすくなるが、正の方向にインプリントすることで、当初のインプリントを是正することができる。
【００１３】
例えば、前記第１温度は、前記検査工程における検査温度およびパッケージ工程における処理温度より高い。かかる方法によれば、検査工程やパッケージ工程において上部電極が負の方向にインプリントしていても、当該インプリント現象をリセットすることができる。
【００１４】
例えば、前記メモリセルは、前記下部電極とビット線との間に接続されるＭＩＳＦＥＴを有し、前記メモリセルは１Ｔ１Ｃ型のセルである。また、前記メモリセルは、前記下部電極とビット線との間に接続されるＭＩＳＦＥＴを有し、前記メモリセルは２Ｔ２Ｃ型のセルである。このように、上記初期化方法は、１Ｔ１Ｃ型、２Ｔ２Ｃ型のセルのいずれにも適用できる。
【００１５】
（２）本発明に係る強誘電体記憶装置は、上記強誘電体記憶装置の初期化方法により、初期化された強誘電体記憶装置である。かかる構成によれば、予め上部電極を正の方向にインプリントすることで、以降の使用状態において上部電極が負の方向にインプリントすることを防止し、装置特性を向上させることができる。例えば、動作マージン（特に、書き込み動作マージン）を向上させることができる。また、低電圧駆動（特に、低電圧書き込み）が可能となる。
【００１６】
（３）本発明に係る強誘電体装置は、第１、第２ビット線と、前記第１ビット線とプレート線との間に直列に接続された第１ＭＩＳＦＥＴおよび第１強誘電体キャパシタと、前記第２ビット線と前記プレート線との間に直列に接続された第２ＭＩＳＦＥＴおよび第２強誘電体キャパシタと、を有する２Ｔ２Ｃ型のメモリセルと、前記メモリセルを初期化するための初期化回路と、を有し、前記第１および第２強誘電体キャパシタは、下部電極と上部電極との間に配置された強誘電体膜を有し、前記初期化回路は、初期化信号に基づいて、前記第１および第２強誘電体キャパシタの前記上部電極に第１の電位を、前記第１および第２強誘電体キャパシタの前記下部電極に前記第１の電位より高い第２の電位を印加する。
【００１７】
かかる構成によれば、２Ｔ２Ｃ型のメモリセルに対しても、双方のセルの上部電極を正の方向にインプリントさせることができる。
【００１８】
好ましくは、前記初期化回路の動作後、動作保証温度より高い温度で熱処理されている。このように、予め動作保証温度より高い温度で上部電極を正の方向にインプリントすることで、以降の使用状態において上部電極が負の方向にインプリントすることを防止することができる。
【００１９】
（４）本発明に係る電子機器は、上記強誘電体記憶装置を有する。かかる構成によれば、電子機器の特性を向上させることができる。ここで、電子機器とは、本発明にかかる強誘電体記憶装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定はないが、例えば、上記強誘電体記憶装置を備えたコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカードなど、記憶装置を必要とするあらゆる装置が含まれる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
【００２１】
＜実施の形態１＞
（強誘電体記憶装置の構成および動作説明）
図１は、強誘電体記憶装置の構成を示すブロック図である。図示するように、強誘電体記憶装置１００は、メモリセルアレイ１１０と、周辺回路部（１２０、１３０、１４０等）を有する。メモリセルアレイ１１０は、アレイ状に配置された複数のメモリセルＭＣよりなり、各メモリセルＭＣは、ワード線ＷＬおよびビット線ＢＬの交点に配置される。なお、ここでは、１Ｔ１Ｃセルを例示する。この場合、ビット線ＢＬとプレート線ＰＬ間に直列に接続されたトランジスタと強誘電体キャパシタによって１つのデータが記憶される。また、周辺回路を構成するワード線制御部１２０及びプレート線制御部１３０は、複数のワード線ＷＬ及び複数のプレート線ＰＬの電圧を制御する。これらの制御によって、メモリセルＭＣに記憶されたデータを複数のビット線ＢＬに読み出し、また、外部から供給されたデータをビット線ＢＬを介してメモリセルＭＣに書き込む。このような読み出し、書き込みは、ビット線制御部１４０においてなされる。
【００２２】
図２は、スタック型の強誘電体メモリセルの要部断面図である。図示するように、絶縁層３によって区画される半導体基板の素子領域Ａｃの主表面にトランジスタが形成される。このトランジスタは、素子領域Ａｃ上にゲート絶縁膜（図示せず）を介して配置されたゲート電極５（ワード線ＷＬ）と、この両側のソース、ドレイン領域７ａ、７ｂとを有する。ソース、ドレイン領域７ａ、７ｂ上には、プラグＰ１を介して強誘電体キャパシタＣの下部電極９が接続され、下部電極９上には強誘電体膜１１を介して上部電極１３が配置されている。この上部電極１３はプレート線ＰＬとなる、又は、プレート線ＰＬと接続される。一方、ソース、ドレイン領域７ｂ上には、プラグＰ１を介してビット線ＢＬが接続されている。このように、スタック型の強誘電体メモリセルにおいては、上部電極１３側がプレート線ＰＬとなる。
【００２３】
例えば、上記強誘電体キャパシタＣは、次のように形成する。絶縁膜およびプラグＰ１上に、例えば、白金（Ｐｔ）膜などの導電性膜よりなる下部電極９を、スパッタ法などにより堆積する。次いで、下部電極９上に強誘電体膜１１として例えばＰＺＴ膜（チタン酸ジルコン酸鉛、Ｐｂ（ＺｒxＴｉ1-x）Ｏ3）を形成する。当該膜は、例えば、ＰＺＴの構成金属（Ｐｂ、Ｚｒ、Ｔｉ）を含有する有機金属化合物を溶媒に溶解させた溶液（原料溶液）を基板上にスピンコート法等の塗布法で塗布した後、熱処理（乾燥、脱脂、焼成）し、下部電極９を配向膜として結晶成長させることにより形成する。次いで、強誘電体膜１１上に、導電性膜よりなる上部電極１３を、スパッタ法などにより堆積し、これらの積層膜をパターニングする。強誘電体膜１１としては、ＰＺＴ膜の他、チタン酸バリウム（ＢａＴｉＯ3）などを用いることができる。
【００２４】
図３および図４は、強誘電体メモリの動作を示す図である。以下、これらの図を参照しながら強誘電体メモリの動作について説明する。
【００２５】
図３に示すヒステリシス曲線において、電圧Ｖｆ＝０Ｖのとき、残留分極量Ｑが＋Ｐｒ又は−Ｐｒの分極状態となる。
【００２６】
ここで、電圧Ｖｆを０Ｖ→＋Ｖｃｃ→０Ｖと変化させると、分極状態は、Ａ点→（Ｂ点）→Ｃ点→Ｄ点と変化する。一方、電圧Ｖｆを０Ｖ→−Ｖｃｃ→０Ｖと変化させると、分極状態は、Ｄ点→（Ｅ点）→Ｆ点→Ａ点と変化する。Ｖｃｃは、駆動電位（電源電位）である。Ｃ点およびＦ点での分極量をそれぞれＱｓ、−Ｑｓとし、この点を飽和分極量という。また、分極量が０となるＢ点およびＥ点の電圧（＋Ｖｃ、−Ｖｃ）を抗電界という。また、二つの分極状態を”０””１”に対応させて、上向きの分極量（＋Ｐｒ）を”０”、下向きの分極量（−Ｐｒ）を”１”とする。
【００２７】
図４（Ａ）に示すように、”１”又は”０”のデータをメモリセルへ書き込むには、強誘電体キャパシタの両電極間に、＋Ｖｃｃ又は−Ｖｃｃの電圧を印加する。即ち、”０”データをメモリセルへ書き込むには、ワード線ＷＬを選択状態（トランジスタをオン状態）として、ビット線ＢＬに０Ｖ、プレート線に＋Ｖｃｃの電位を印加する。”１”データをメモリセルへ書き込むには、ワード線ＷＬを選択状態（トランジスタをオン状態）として、ビット線ＢＬに＋Ｖｃｃ、プレート線に０Ｖの電位を印加する。書込み後のデータは、ワード線ＷＬが非選択（トランジスタがオフ状態）になっても保持される。
【００２８】
図４（Ｂ）に示すように、”１”又は”０”のデータをメモリセルから読み出すには、ワード線ＷＬを選択する前に、ビット線ＢＬを０Ｖにプリチャージし、その後、プレート線ＰＬに＋Ｖｃｃを印加する。メモリセルが、”０”データを保持していた場合は、分極反転しない比較的小さな電荷移動（ｊ０）によってビット線ＢＬの電位がわずかに上昇する（＋ΔＶＬ）。メモリセルが、”１”データを保持していた場合は、分極反転することにより大きな電荷移動（ｊ１）が生じ、ビット線ＢＬの電位が大きく上昇する（＋ΔＶＨ）。電荷移動量（ｊ０、ｊ１）を、図４（Ｃ）に示す。例えば、これらの間に位置する参照電位（Ｖｒｅｆ）とビット線ＢＬの電位とをセンスアンプにより比較増幅することで、読み出しを行う。
【００２９】
次いで、図４（Ｄ）を参照しながらデータの再書き込みについて説明する。上記”１”データの読み出しにおいては、分極反転によりデータは破壊され、”０”データが記憶された状態となる（図４（Ｃ）参照）。よって、再び、”１”データの書き込みを行う必要がある。即ち、上記”１”データの読み出し後、ビット線ＢＬをＶｃｃとし、プレート線ＰＬを０Ｖににすることにより、”１”データの再書き込みが行われる。なお、上記”０”データの読み出しにおいては再書き込みの必要はない。
【００３０】
(インプリント現象の説明）
図５は、インプリント現象を説明するためのグラフである。図５に示すように、ヒステリシス曲線が例えば左側にシフトした場合、Ｆ点がＦ’までシフトし、−Ｖｃｃの電位（Ｖｃｃの電位差）では、書き込みが行えなくなる。このようなインプリント現象が生じると、書き込みマージンが減少する。また、予めインプリントを考慮し、高電位での駆動（書き込み）を設定する必要がある。
【００３１】
これに対し、本実施の形態においては、以下に詳細に説明するように、インプリントの影響を低減することができる。
【００３２】
図６は、本実施の形態の強誘電体記憶装置の初期化方法を示す断面図である。当該記憶装置は、ウエハ工程を終え、パッケージ後、検査工程を経た、いわゆる出荷前状態のものである。
【００３３】
図６に示すように、本実施の形態においては、ワード線ＷＬを選択し、上部電極１３（ＰＬ）に、０Ｖ、ビット線ＢＬにＶｃｃを印加した後で、高温雰囲気に晒す。換言すれば、”１”データを書き込んだ状態で、熱処理を施す。このようにインプリント処理を行い、データを初期化する。
【００３４】
当該温度（処理温度、インプリント温度）は、インプリント処理以前の工程、例えば、ウエハ工程、パッケージ工程や検査工程における温度より高い温度である。また、当該温度は、当該製品の使用保証温度より高い温度である。
【００３５】
このように、過去の熱履歴より高温で意図的にインプリントすることにより、過去の熱履歴によるインプリントをリセットすることができる。また、動作保証温度より高温で意図的にインプリントすることにより、使用状態における逆方向のインプリントの影響を低減することができる。
【００３６】
図７は、”１”データを書き込んだ後、２００℃で４時間の熱処理を行った場合のヒステリシス特性（グラフａ１）を示す図である。グラフｂ１は、上記処理を行わなかった場合のヒステリシス特性、グラフｃ１は、疲労試験後のヒステリシス特性を示す。疲労試験としては、＋３Ｖ／−３Ｖで２０００回の掃引を行った。図８は、比較例として逆インプリント処理、即ち、”０”データを書き込んだ後、２００℃で４時間の熱処理を行った場合のヒステリシス特性（グラフａ２）を示す図である。グラフｂ２は、逆インプリント処理処理を行わなかった場合のヒステリシス特性、グラフｃ２は、疲労試験後のヒステリシス特性を示す。図９は、本実施の形態のインプリント処理を行った場合〔グラフＡ〕、当該処理を行わなかった場合〔グラフＢ〕および逆インプリント処理を行った場合〔グラフＣ〕の疲労試験後の抗電界（＋Ｖｃ、−Ｖｃ）を示す図である。縦軸が、抗電界（Ｖ）、横軸が掃引回数（回）である。なお、ｋは、×１０００回を示す。また、図７および図８において、Ｖｆは、上部電極（ＰＬ）に印加される電位、即ち、下部電極（ＢＬ）に対する相対的電位を示すものとする。なお、下部電極（ＢＬ）に印加される電位を図の上辺に示す。
【００３７】
図７のグラフａ１（実線）に示すように、本実施の形態のインプリント処理を行った場合、抗電界の対象性の良い、良好なヒステリシス特性が得られた。グラフｂ１（破線）の形状から明らかなように、インプリント処理を行わない通常の装置においても、ヒステリシス（抗電界）が左側にシフトする傾向にある。これは、例えば、強誘電体膜を下部電極側より結晶成長させているため、強誘電体膜の特性が電極間において上下方向に対称でないことなどが要因と考えられる。このように、スタック型のメモリセル（強誘電体キャパシタ）においては、ヒステリシス（抗電界）が左側にシフトする傾向にあるが、上記インプリント処理を行うことで上記シフトを是正することができる。
【００３８】
さらに、前述したように、検査工程において、高温試験が行われていても、当該試験によるインプリントをリセットすることができる。検査工程には、種々の検査が含まれるが、例えば、装置の不良を判定する全ビット試験がある。当該試験においては、ビット線ＢＬ、ワード線ＷＬ、プレート線ＰＬに所定の電位が印加され、所望の読み出し、書き込み動作がなされているか否かを判定する。また、試験を加速的に行うため、高温雰囲気下で試験が行われることも多い。
【００３９】
また、強誘電体キャパシタ形成後の多層配線形成工程においては、キュリー温度に近い温度での熱処理が施される場合がある。また、セラミックパッケージに封入する工程においては、２５０℃程度の雰囲気下に晒される。このような高温処理がなされると強誘電体膜の分極は消滅もしくは低減するものの、インプリントが生じる場合もある。さらに、全ビット試験時においては、上記のとおり強誘電体キャパシタに電位が印加された状態で熱負荷が加わることが多く、インプリントが生じやすい。
【００４０】
例えば、図８に示すグラフａ２から明らかなように、”０”データを書き込んだ後、２００℃で４時間の熱処理を行った場合、ヒステリシス（抗電界）が左側にシフトする。また、逆インプリント処理を行った場合には、一般的にインプリント量（シフト量）が大きくなる傾向があり、動作マージン（特に、書き込みマージン）が小さくなる。
【００４１】
これに対し、本実施の形態のインプリント処理によれば、上記逆インプリントをリセットすることができる。また、シフト量が少ない方向にインプリントさせるため、書き込み読み出し動作に対する影響が少ない。
【００４２】
さらに、図７のグラフａ１（実線）に示すように、本実施の形態のインプリント処理においては、ヒステリシス（抗電界）を右側にシフトさせる、即ち、上部電極の印加電圧に対し正の方向にインプリントするものであり、書き込み（ＢＬ＝Ｖｃｃ、ＰＬ＝０）をさせやすい方向のインプリントとなる。なお、正の方向のインプリントとは、上部電極に印加される電位を横軸に取った場合にヒステリシスループが右方向（正電位の方向）にシフトすることを意味する。
【００４３】
よって、低電位での書き込みを可能とし、また、書き込みマージンを向上させることができる。逆に言えば、当該インプリント処理は、読み出し（ＢＬ＝０、ＰＬ＝Ｖｃｃ）をし難くさせる方向のインプリントであるが、前述のとおりインプリント量（シフト量）が小さく影響が少ない。また、読み出しマージンの向上は、ビット線グランドセンス方式の採用など、回路的な工夫が充実しており、このような回路の採用により読み出しマージンの向上を図ることができる。
【００４４】
加えて、図７のグラフｃ１（一点鎖線）および図９のグラフＡから明らかなように、本実施の形態のインプリント処理を行った後、疲労試験によりヒステリシス特性は、左側にシフトするが、当初のヒステリシスを右側にシフトさせているため、動作マージン（書き込みマージン）の低下を抑制できる。また、図９のグラフＡおよびＣから明らかなように、疲労試験によりヒステリシス特性は、左側にシフトするものの、上記処理を行わなかった場合のヒステリシスまでは戻らず、良好な特性を維持している。
【００４５】
上記疲労試験結果から、本実施の形態のインプリント処理を行えば、出荷後の使用状態において逆方向のインプリントが生じても動作マージンを確保することができることがわかる。
【００４６】
このように、本実施の形態においては、出荷時において、予めインプリント量の少ない所定の方向のインプリント処理を行ったので、使用状態において逆方向のインプリントが生じても動作マージンを確保することができる。また、過去の熱履歴やキャパシタの製法に由来するインプリント現象をリセットし、特性の良い状態に戻すことができる。
【００４７】
なお、上記実施の形態においては、インプリント処理を出荷前（検査工程の後）に行ったが、この後、逆インプリント（即ち、逆のデータを書き込んで熱処理）したとしても、当該温度が、本実施の形態のインプリント温度より低ければ、本実施の形態の効果が完全に消えることはない。よって、本実施の形態のインプリント処理の後、検査工程を含む比較的低温の処理を行ってもよい。
【００４８】
＜実施の形態２＞
実施の形態１においては、１Ｔ１Ｃ型のメモリセルを例に説明したが、本発明は、２Ｔ２Ｃ型のメモリセルにも適用することができる。
【００４９】
図１０は、本実施の形態の強誘電体記憶装置を示すブロック図である。図１０に示すように、２Ｔ２Ｃ型の場合、ビット線ＢＬおよびＢＬＸにそれぞれ接続された２つのトランジスタと２つの強誘電体キャパシタＣ１、Ｃ２によって１つのデータが記憶される。
【００５０】
書き込みの際には、ライトアンプＷＡにより２つの強誘電体キャパシタＣ１、Ｃ２に相補のデータを書き込み、読み出しの際には、これらのキャパシタから読み出される電荷量をセンスアンプＳＡにより比較増幅し、強誘電体キャパシタ（Ｃ１、Ｃ２）に（”１”、”０”）が記憶されていたか、（”０”、”１”）が記憶されていたかを判定する。なお、２つの強誘電体キャパシタＣ１、Ｃ２に相補のデータを書き込み、また、読み出す点以外について、例えば、構成や動作などは実施の形態１の１Ｔ１Ｃの場合(図１）と同様であるためその詳細な説明を省略する。
【００５１】
このように、２Ｔ２Ｃ型のメモリセルの場合、互いに相補のデータを書き込むため、通常の駆動動作では、強誘電体キャパシタ（Ｃ１、Ｃ２）の双方に（”１”、”１”）を書き込むことはない。
【００５２】
そこで、本実施の形態においては、図９に示すように、初期化回路１４０ａを設け、強誘電体キャパシタ（Ｃ１、Ｃ２）の双方に（”１”、”１”）を書き込めるよう構成する。
例えば、初期化信号Ｓｉに基づいてスイッチをオンし、ビット線ＢＬ、ＢＬＸを同電位とし、強誘電体キャパシタ（Ｃ１、Ｃ２）の双方に（”１”、”１”）を書き込む。
【００５３】
具体的には、強誘電体キャパシタ（Ｃ１、Ｃ２）の双方の上部電極（プレート線ＰＬ）に０Ｖを、下部電極（ビット線ＢＬ）にＶｃｃを印加する。
【００５４】
なお、初期化回路１４０ａは上記構成に限定されるものではなく、上記動作を可能とする種々の応用・変形が可能である。
【００５５】
このように、初期化回路１４０ａにより強誘電体キャパシタ（Ｃ１、Ｃ２）の双方に（”１”、”１”）を書き込み、熱処理することで実施の形態１と同様の効果を奏することができる。
【００５６】
なお、、上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。
【図面の簡単な説明】
【００５７】
【図１】強誘電体記憶装置の構成を示すブロック図である。
【図２】スタック型の強誘電体メモリセルの要部断面図である。
【図３】強誘電体メモリの動作を示す図である。
【図４】強誘電体メモリの動作を示す図である。
【図５】インプリント現象を説明するためのグラフである。
【図６】実施の形態１の強誘電体記憶装置の初期化方法を示す断面図である。
【図７】”１”データを書き込んだ後、２００℃で４時間の熱処理を行った場合のヒステリシス特性（グラフａ１）を示す図である。
【図８】比較例として逆インプリント処理、即ち、”０”データを書き込んだ後、２００℃で４時間の熱処理を行った場合のヒステリシス特性（グラフａ２）を示す図である。
【図９】実施の形態のインプリント処理を行った場合〔グラフＡ〕、当該処理を行わなかった場合〔グラフＢ〕および逆インプリント処理を行った場合〔グラフＣ〕の疲労試験後の抗電界（＋Ｖｃ、−Ｖｃ）を示す図である。
【図１０】実施の形態２の強誘電体記憶装置を示すブロック図である。
【符号の説明】
【００５８】
３…絶縁層、５…ゲート電極、７ａ、７ｂ…ソース、ドレイン領域、９…下部電極、１１…強誘電体膜、１３…上部電極、１００…強誘電体メモリ装置、１１０…メモリセルアレイ、１２０…ワード線制御部、１３０…プレート線制御部、１４０…ビット線制御部、１４０ａ…初期化回路、Ａｃ…素子領域、ＢＬ、ＢＬＸ…ビット線、Ｃ、Ｃ１、Ｃ２…強誘電体キャパシタ、ＭＣ…メモリセル、ＰＬ…プレート線、Ｐ１…プラグ、ＳＡ…センスアンプ、Ｓｉ…初期化信号、Ｖｒｅｆ…参照電位、ＷＡ…ライトアンプ、ＷＬ…ワード線
【技術分野】
【０００１】
本発明は、強誘電体記憶装置の初期化技術に関する。
【背景技術】
【０００２】
強誘電体記憶装置（ＦｅＲＡＭ： Ferroelectric Random Access Memory）は、強誘電体膜の外部から印加した電界によって分極し、外部電界を取り去っても分極が残る（残留分極）特性を利用した記憶装置である。印加する電界の方向を変えることにより、強誘電体の分極方向が変わり、これによってデータを書き換えることができる。
【０００３】
上記強誘電体膜には、高い膜疲労耐性、高い保持特性、小さいインプリント現象などの種々の性質が要求される。
【０００４】
上記インプリントとは、一方向のパルス電圧の印加に対し、逆方向のパルス電圧の印加を行っても分極が反転し難くなる現象をいう。このようなインプリント現象は、動作エラーの要因となる。
【０００５】
例えば、下記特許文献１には、電極（２３、２５）間に１２Ｖの電圧を印加しながら、４５０℃で１５分間の逆インプリント処理を行うことにより、強誘電ヒステリシスの中心のズレを補正する技術が開示されている。
【０００６】
また、下記特許文献２には、カード化工程の前段階にて、電圧を一定間隔で下げつつデータを反転させながら書き込みを繰り返すクールダウン処理を行うことで、インプリントの影響を防止する技術が開示されている。
【特許文献１】特開平９−２３２５３２号公報
【特許文献２】特開２００５−１４８８０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記インプリント現象に対し、上記特許文献１に開示のように、上部電極２５となるＰｔをスパッタした後、逆インプリント処理を行なっても、その後の、パッケージ工程や検査工程において、インプリント現象が生じ得る。特に、高温下での処理や検査を行わねばならない場合も多く、上記特許文献１に記載の対策では十分ではなかった。また、上部電極２５となるＰｔをスパッタした後、いわゆるウエハ状態で、電極（２３、２５）間に電圧を印加し、熱処理を施すことは困難であり、簡易な工程でインプリント現象の低減を図る方法が望まれる。
【０００８】
また、上記特許文献２に開示の技術においては、以降の工程によりインプリントが生じないよう予めクールダウン処理を行い、キャパシタのデータ（値）が”０”でも”１”でもない消去された状態にするもので、既にインプリントしているキャパシタのインプリントを減少させることはできない。
【０００９】
そこで、本発明に係る幾つかの態様は、過去の熱履歴等によるキャパシタのインプリント現象をリセットし、また、以降の処理によるインプリント現象の影響を低減することができる強誘電体記憶装置の初期化方法等を提供することを目的とする。
【課題を解決するための手段】
【００１０】
（１）本発明に係る強誘電体記憶装置の初期化方法は、下部電極と上部電極との間に配置された強誘電体膜を有するメモリセルがアレイ状に配置された強誘電体記憶装置をパッケージする工程と、前記下部電極および上部電極に電位を印加する検査工程と、前記検査工程の後において、前記上部電極に第１の電位を、前記下部電極に前記第１の電位より高い第２の電位を印加した後、動作保証温度より高い第１温度で熱処理する工程と、を有する。
【００１１】
かかる方法によれば、予め動作保証温度より高い温度で上部電極を正の方向にインプリントすることで、以降の使用状態において上部電極が負の方向にインプリントすることを防止することができる。ここで、負の方向のインプリントとは、上部電極に印加される電位を横軸に取った場合にヒステリシスループが左方向（負電位の方向）にシフトすることを意味する。
【００１２】
例えば、前記強誘電体膜は、前記下部電極上に結晶成長させた膜である。このように、下部電極上に結晶成長させた膜を用いた場合、上部電極が負の方向にインプリントしやすくなるが、正の方向にインプリントすることで、当初のインプリントを是正することができる。
【００１３】
例えば、前記第１温度は、前記検査工程における検査温度およびパッケージ工程における処理温度より高い。かかる方法によれば、検査工程やパッケージ工程において上部電極が負の方向にインプリントしていても、当該インプリント現象をリセットすることができる。
【００１４】
例えば、前記メモリセルは、前記下部電極とビット線との間に接続されるＭＩＳＦＥＴを有し、前記メモリセルは１Ｔ１Ｃ型のセルである。また、前記メモリセルは、前記下部電極とビット線との間に接続されるＭＩＳＦＥＴを有し、前記メモリセルは２Ｔ２Ｃ型のセルである。このように、上記初期化方法は、１Ｔ１Ｃ型、２Ｔ２Ｃ型のセルのいずれにも適用できる。
【００１５】
（２）本発明に係る強誘電体記憶装置は、上記強誘電体記憶装置の初期化方法により、初期化された強誘電体記憶装置である。かかる構成によれば、予め上部電極を正の方向にインプリントすることで、以降の使用状態において上部電極が負の方向にインプリントすることを防止し、装置特性を向上させることができる。例えば、動作マージン（特に、書き込み動作マージン）を向上させることができる。また、低電圧駆動（特に、低電圧書き込み）が可能となる。
【００１６】
（３）本発明に係る強誘電体装置は、第１、第２ビット線と、前記第１ビット線とプレート線との間に直列に接続された第１ＭＩＳＦＥＴおよび第１強誘電体キャパシタと、前記第２ビット線と前記プレート線との間に直列に接続された第２ＭＩＳＦＥＴおよび第２強誘電体キャパシタと、を有する２Ｔ２Ｃ型のメモリセルと、前記メモリセルを初期化するための初期化回路と、を有し、前記第１および第２強誘電体キャパシタは、下部電極と上部電極との間に配置された強誘電体膜を有し、前記初期化回路は、初期化信号に基づいて、前記第１および第２強誘電体キャパシタの前記上部電極に第１の電位を、前記第１および第２強誘電体キャパシタの前記下部電極に前記第１の電位より高い第２の電位を印加する。
【００１７】
かかる構成によれば、２Ｔ２Ｃ型のメモリセルに対しても、双方のセルの上部電極を正の方向にインプリントさせることができる。
【００１８】
好ましくは、前記初期化回路の動作後、動作保証温度より高い温度で熱処理されている。このように、予め動作保証温度より高い温度で上部電極を正の方向にインプリントすることで、以降の使用状態において上部電極が負の方向にインプリントすることを防止することができる。
【００１９】
（４）本発明に係る電子機器は、上記強誘電体記憶装置を有する。かかる構成によれば、電子機器の特性を向上させることができる。ここで、電子機器とは、本発明にかかる強誘電体記憶装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定はないが、例えば、上記強誘電体記憶装置を備えたコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカードなど、記憶装置を必要とするあらゆる装置が含まれる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
【００２１】
＜実施の形態１＞
（強誘電体記憶装置の構成および動作説明）
図１は、強誘電体記憶装置の構成を示すブロック図である。図示するように、強誘電体記憶装置１００は、メモリセルアレイ１１０と、周辺回路部（１２０、１３０、１４０等）を有する。メモリセルアレイ１１０は、アレイ状に配置された複数のメモリセルＭＣよりなり、各メモリセルＭＣは、ワード線ＷＬおよびビット線ＢＬの交点に配置される。なお、ここでは、１Ｔ１Ｃセルを例示する。この場合、ビット線ＢＬとプレート線ＰＬ間に直列に接続されたトランジスタと強誘電体キャパシタによって１つのデータが記憶される。また、周辺回路を構成するワード線制御部１２０及びプレート線制御部１３０は、複数のワード線ＷＬ及び複数のプレート線ＰＬの電圧を制御する。これらの制御によって、メモリセルＭＣに記憶されたデータを複数のビット線ＢＬに読み出し、また、外部から供給されたデータをビット線ＢＬを介してメモリセルＭＣに書き込む。このような読み出し、書き込みは、ビット線制御部１４０においてなされる。
【００２２】
図２は、スタック型の強誘電体メモリセルの要部断面図である。図示するように、絶縁層３によって区画される半導体基板の素子領域Ａｃの主表面にトランジスタが形成される。このトランジスタは、素子領域Ａｃ上にゲート絶縁膜（図示せず）を介して配置されたゲート電極５（ワード線ＷＬ）と、この両側のソース、ドレイン領域７ａ、７ｂとを有する。ソース、ドレイン領域７ａ、７ｂ上には、プラグＰ１を介して強誘電体キャパシタＣの下部電極９が接続され、下部電極９上には強誘電体膜１１を介して上部電極１３が配置されている。この上部電極１３はプレート線ＰＬとなる、又は、プレート線ＰＬと接続される。一方、ソース、ドレイン領域７ｂ上には、プラグＰ１を介してビット線ＢＬが接続されている。このように、スタック型の強誘電体メモリセルにおいては、上部電極１３側がプレート線ＰＬとなる。
【００２３】
例えば、上記強誘電体キャパシタＣは、次のように形成する。絶縁膜およびプラグＰ１上に、例えば、白金（Ｐｔ）膜などの導電性膜よりなる下部電極９を、スパッタ法などにより堆積する。次いで、下部電極９上に強誘電体膜１１として例えばＰＺＴ膜（チタン酸ジルコン酸鉛、Ｐｂ（ＺｒxＴｉ1-x）Ｏ3）を形成する。当該膜は、例えば、ＰＺＴの構成金属（Ｐｂ、Ｚｒ、Ｔｉ）を含有する有機金属化合物を溶媒に溶解させた溶液（原料溶液）を基板上にスピンコート法等の塗布法で塗布した後、熱処理（乾燥、脱脂、焼成）し、下部電極９を配向膜として結晶成長させることにより形成する。次いで、強誘電体膜１１上に、導電性膜よりなる上部電極１３を、スパッタ法などにより堆積し、これらの積層膜をパターニングする。強誘電体膜１１としては、ＰＺＴ膜の他、チタン酸バリウム（ＢａＴｉＯ3）などを用いることができる。
【００２４】
図３および図４は、強誘電体メモリの動作を示す図である。以下、これらの図を参照しながら強誘電体メモリの動作について説明する。
【００２５】
図３に示すヒステリシス曲線において、電圧Ｖｆ＝０Ｖのとき、残留分極量Ｑが＋Ｐｒ又は−Ｐｒの分極状態となる。
【００２６】
ここで、電圧Ｖｆを０Ｖ→＋Ｖｃｃ→０Ｖと変化させると、分極状態は、Ａ点→（Ｂ点）→Ｃ点→Ｄ点と変化する。一方、電圧Ｖｆを０Ｖ→−Ｖｃｃ→０Ｖと変化させると、分極状態は、Ｄ点→（Ｅ点）→Ｆ点→Ａ点と変化する。Ｖｃｃは、駆動電位（電源電位）である。Ｃ点およびＦ点での分極量をそれぞれＱｓ、−Ｑｓとし、この点を飽和分極量という。また、分極量が０となるＢ点およびＥ点の電圧（＋Ｖｃ、−Ｖｃ）を抗電界という。また、二つの分極状態を”０””１”に対応させて、上向きの分極量（＋Ｐｒ）を”０”、下向きの分極量（−Ｐｒ）を”１”とする。
【００２７】
図４（Ａ）に示すように、”１”又は”０”のデータをメモリセルへ書き込むには、強誘電体キャパシタの両電極間に、＋Ｖｃｃ又は−Ｖｃｃの電圧を印加する。即ち、”０”データをメモリセルへ書き込むには、ワード線ＷＬを選択状態（トランジスタをオン状態）として、ビット線ＢＬに０Ｖ、プレート線に＋Ｖｃｃの電位を印加する。”１”データをメモリセルへ書き込むには、ワード線ＷＬを選択状態（トランジスタをオン状態）として、ビット線ＢＬに＋Ｖｃｃ、プレート線に０Ｖの電位を印加する。書込み後のデータは、ワード線ＷＬが非選択（トランジスタがオフ状態）になっても保持される。
【００２８】
図４（Ｂ）に示すように、”１”又は”０”のデータをメモリセルから読み出すには、ワード線ＷＬを選択する前に、ビット線ＢＬを０Ｖにプリチャージし、その後、プレート線ＰＬに＋Ｖｃｃを印加する。メモリセルが、”０”データを保持していた場合は、分極反転しない比較的小さな電荷移動（ｊ０）によってビット線ＢＬの電位がわずかに上昇する（＋ΔＶＬ）。メモリセルが、”１”データを保持していた場合は、分極反転することにより大きな電荷移動（ｊ１）が生じ、ビット線ＢＬの電位が大きく上昇する（＋ΔＶＨ）。電荷移動量（ｊ０、ｊ１）を、図４（Ｃ）に示す。例えば、これらの間に位置する参照電位（Ｖｒｅｆ）とビット線ＢＬの電位とをセンスアンプにより比較増幅することで、読み出しを行う。
【００２９】
次いで、図４（Ｄ）を参照しながらデータの再書き込みについて説明する。上記”１”データの読み出しにおいては、分極反転によりデータは破壊され、”０”データが記憶された状態となる（図４（Ｃ）参照）。よって、再び、”１”データの書き込みを行う必要がある。即ち、上記”１”データの読み出し後、ビット線ＢＬをＶｃｃとし、プレート線ＰＬを０Ｖににすることにより、”１”データの再書き込みが行われる。なお、上記”０”データの読み出しにおいては再書き込みの必要はない。
【００３０】
(インプリント現象の説明）
図５は、インプリント現象を説明するためのグラフである。図５に示すように、ヒステリシス曲線が例えば左側にシフトした場合、Ｆ点がＦ’までシフトし、−Ｖｃｃの電位（Ｖｃｃの電位差）では、書き込みが行えなくなる。このようなインプリント現象が生じると、書き込みマージンが減少する。また、予めインプリントを考慮し、高電位での駆動（書き込み）を設定する必要がある。
【００３１】
これに対し、本実施の形態においては、以下に詳細に説明するように、インプリントの影響を低減することができる。
【００３２】
図６は、本実施の形態の強誘電体記憶装置の初期化方法を示す断面図である。当該記憶装置は、ウエハ工程を終え、パッケージ後、検査工程を経た、いわゆる出荷前状態のものである。
【００３３】
図６に示すように、本実施の形態においては、ワード線ＷＬを選択し、上部電極１３（ＰＬ）に、０Ｖ、ビット線ＢＬにＶｃｃを印加した後で、高温雰囲気に晒す。換言すれば、”１”データを書き込んだ状態で、熱処理を施す。このようにインプリント処理を行い、データを初期化する。
【００３４】
当該温度（処理温度、インプリント温度）は、インプリント処理以前の工程、例えば、ウエハ工程、パッケージ工程や検査工程における温度より高い温度である。また、当該温度は、当該製品の使用保証温度より高い温度である。
【００３５】
このように、過去の熱履歴より高温で意図的にインプリントすることにより、過去の熱履歴によるインプリントをリセットすることができる。また、動作保証温度より高温で意図的にインプリントすることにより、使用状態における逆方向のインプリントの影響を低減することができる。
【００３６】
図７は、”１”データを書き込んだ後、２００℃で４時間の熱処理を行った場合のヒステリシス特性（グラフａ１）を示す図である。グラフｂ１は、上記処理を行わなかった場合のヒステリシス特性、グラフｃ１は、疲労試験後のヒステリシス特性を示す。疲労試験としては、＋３Ｖ／−３Ｖで２０００回の掃引を行った。図８は、比較例として逆インプリント処理、即ち、”０”データを書き込んだ後、２００℃で４時間の熱処理を行った場合のヒステリシス特性（グラフａ２）を示す図である。グラフｂ２は、逆インプリント処理処理を行わなかった場合のヒステリシス特性、グラフｃ２は、疲労試験後のヒステリシス特性を示す。図９は、本実施の形態のインプリント処理を行った場合〔グラフＡ〕、当該処理を行わなかった場合〔グラフＢ〕および逆インプリント処理を行った場合〔グラフＣ〕の疲労試験後の抗電界（＋Ｖｃ、−Ｖｃ）を示す図である。縦軸が、抗電界（Ｖ）、横軸が掃引回数（回）である。なお、ｋは、×１０００回を示す。また、図７および図８において、Ｖｆは、上部電極（ＰＬ）に印加される電位、即ち、下部電極（ＢＬ）に対する相対的電位を示すものとする。なお、下部電極（ＢＬ）に印加される電位を図の上辺に示す。
【００３７】
図７のグラフａ１（実線）に示すように、本実施の形態のインプリント処理を行った場合、抗電界の対象性の良い、良好なヒステリシス特性が得られた。グラフｂ１（破線）の形状から明らかなように、インプリント処理を行わない通常の装置においても、ヒステリシス（抗電界）が左側にシフトする傾向にある。これは、例えば、強誘電体膜を下部電極側より結晶成長させているため、強誘電体膜の特性が電極間において上下方向に対称でないことなどが要因と考えられる。このように、スタック型のメモリセル（強誘電体キャパシタ）においては、ヒステリシス（抗電界）が左側にシフトする傾向にあるが、上記インプリント処理を行うことで上記シフトを是正することができる。
【００３８】
さらに、前述したように、検査工程において、高温試験が行われていても、当該試験によるインプリントをリセットすることができる。検査工程には、種々の検査が含まれるが、例えば、装置の不良を判定する全ビット試験がある。当該試験においては、ビット線ＢＬ、ワード線ＷＬ、プレート線ＰＬに所定の電位が印加され、所望の読み出し、書き込み動作がなされているか否かを判定する。また、試験を加速的に行うため、高温雰囲気下で試験が行われることも多い。
【００３９】
また、強誘電体キャパシタ形成後の多層配線形成工程においては、キュリー温度に近い温度での熱処理が施される場合がある。また、セラミックパッケージに封入する工程においては、２５０℃程度の雰囲気下に晒される。このような高温処理がなされると強誘電体膜の分極は消滅もしくは低減するものの、インプリントが生じる場合もある。さらに、全ビット試験時においては、上記のとおり強誘電体キャパシタに電位が印加された状態で熱負荷が加わることが多く、インプリントが生じやすい。
【００４０】
例えば、図８に示すグラフａ２から明らかなように、”０”データを書き込んだ後、２００℃で４時間の熱処理を行った場合、ヒステリシス（抗電界）が左側にシフトする。また、逆インプリント処理を行った場合には、一般的にインプリント量（シフト量）が大きくなる傾向があり、動作マージン（特に、書き込みマージン）が小さくなる。
【００４１】
これに対し、本実施の形態のインプリント処理によれば、上記逆インプリントをリセットすることができる。また、シフト量が少ない方向にインプリントさせるため、書き込み読み出し動作に対する影響が少ない。
【００４２】
さらに、図７のグラフａ１（実線）に示すように、本実施の形態のインプリント処理においては、ヒステリシス（抗電界）を右側にシフトさせる、即ち、上部電極の印加電圧に対し正の方向にインプリントするものであり、書き込み（ＢＬ＝Ｖｃｃ、ＰＬ＝０）をさせやすい方向のインプリントとなる。なお、正の方向のインプリントとは、上部電極に印加される電位を横軸に取った場合にヒステリシスループが右方向（正電位の方向）にシフトすることを意味する。
【００４３】
よって、低電位での書き込みを可能とし、また、書き込みマージンを向上させることができる。逆に言えば、当該インプリント処理は、読み出し（ＢＬ＝０、ＰＬ＝Ｖｃｃ）をし難くさせる方向のインプリントであるが、前述のとおりインプリント量（シフト量）が小さく影響が少ない。また、読み出しマージンの向上は、ビット線グランドセンス方式の採用など、回路的な工夫が充実しており、このような回路の採用により読み出しマージンの向上を図ることができる。
【００４４】
加えて、図７のグラフｃ１（一点鎖線）および図９のグラフＡから明らかなように、本実施の形態のインプリント処理を行った後、疲労試験によりヒステリシス特性は、左側にシフトするが、当初のヒステリシスを右側にシフトさせているため、動作マージン（書き込みマージン）の低下を抑制できる。また、図９のグラフＡおよびＣから明らかなように、疲労試験によりヒステリシス特性は、左側にシフトするものの、上記処理を行わなかった場合のヒステリシスまでは戻らず、良好な特性を維持している。
【００４５】
上記疲労試験結果から、本実施の形態のインプリント処理を行えば、出荷後の使用状態において逆方向のインプリントが生じても動作マージンを確保することができることがわかる。
【００４６】
このように、本実施の形態においては、出荷時において、予めインプリント量の少ない所定の方向のインプリント処理を行ったので、使用状態において逆方向のインプリントが生じても動作マージンを確保することができる。また、過去の熱履歴やキャパシタの製法に由来するインプリント現象をリセットし、特性の良い状態に戻すことができる。
【００４７】
なお、上記実施の形態においては、インプリント処理を出荷前（検査工程の後）に行ったが、この後、逆インプリント（即ち、逆のデータを書き込んで熱処理）したとしても、当該温度が、本実施の形態のインプリント温度より低ければ、本実施の形態の効果が完全に消えることはない。よって、本実施の形態のインプリント処理の後、検査工程を含む比較的低温の処理を行ってもよい。
【００４８】
＜実施の形態２＞
実施の形態１においては、１Ｔ１Ｃ型のメモリセルを例に説明したが、本発明は、２Ｔ２Ｃ型のメモリセルにも適用することができる。
【００４９】
図１０は、本実施の形態の強誘電体記憶装置を示すブロック図である。図１０に示すように、２Ｔ２Ｃ型の場合、ビット線ＢＬおよびＢＬＸにそれぞれ接続された２つのトランジスタと２つの強誘電体キャパシタＣ１、Ｃ２によって１つのデータが記憶される。
【００５０】
書き込みの際には、ライトアンプＷＡにより２つの強誘電体キャパシタＣ１、Ｃ２に相補のデータを書き込み、読み出しの際には、これらのキャパシタから読み出される電荷量をセンスアンプＳＡにより比較増幅し、強誘電体キャパシタ（Ｃ１、Ｃ２）に（”１”、”０”）が記憶されていたか、（”０”、”１”）が記憶されていたかを判定する。なお、２つの強誘電体キャパシタＣ１、Ｃ２に相補のデータを書き込み、また、読み出す点以外について、例えば、構成や動作などは実施の形態１の１Ｔ１Ｃの場合(図１）と同様であるためその詳細な説明を省略する。
【００５１】
このように、２Ｔ２Ｃ型のメモリセルの場合、互いに相補のデータを書き込むため、通常の駆動動作では、強誘電体キャパシタ（Ｃ１、Ｃ２）の双方に（”１”、”１”）を書き込むことはない。
【００５２】
そこで、本実施の形態においては、図９に示すように、初期化回路１４０ａを設け、強誘電体キャパシタ（Ｃ１、Ｃ２）の双方に（”１”、”１”）を書き込めるよう構成する。
例えば、初期化信号Ｓｉに基づいてスイッチをオンし、ビット線ＢＬ、ＢＬＸを同電位とし、強誘電体キャパシタ（Ｃ１、Ｃ２）の双方に（”１”、”１”）を書き込む。
【００５３】
具体的には、強誘電体キャパシタ（Ｃ１、Ｃ２）の双方の上部電極（プレート線ＰＬ）に０Ｖを、下部電極（ビット線ＢＬ）にＶｃｃを印加する。
【００５４】
なお、初期化回路１４０ａは上記構成に限定されるものではなく、上記動作を可能とする種々の応用・変形が可能である。
【００５５】
このように、初期化回路１４０ａにより強誘電体キャパシタ（Ｃ１、Ｃ２）の双方に（”１”、”１”）を書き込み、熱処理することで実施の形態１と同様の効果を奏することができる。
【００５６】
なお、、上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。
【図面の簡単な説明】
【００５７】
【図１】強誘電体記憶装置の構成を示すブロック図である。
【図２】スタック型の強誘電体メモリセルの要部断面図である。
【図３】強誘電体メモリの動作を示す図である。
【図４】強誘電体メモリの動作を示す図である。
【図５】インプリント現象を説明するためのグラフである。
【図６】実施の形態１の強誘電体記憶装置の初期化方法を示す断面図である。
【図７】”１”データを書き込んだ後、２００℃で４時間の熱処理を行った場合のヒステリシス特性（グラフａ１）を示す図である。
【図８】比較例として逆インプリント処理、即ち、”０”データを書き込んだ後、２００℃で４時間の熱処理を行った場合のヒステリシス特性（グラフａ２）を示す図である。
【図９】実施の形態のインプリント処理を行った場合〔グラフＡ〕、当該処理を行わなかった場合〔グラフＢ〕および逆インプリント処理を行った場合〔グラフＣ〕の疲労試験後の抗電界（＋Ｖｃ、−Ｖｃ）を示す図である。
【図１０】実施の形態２の強誘電体記憶装置を示すブロック図である。
【符号の説明】
【００５８】
３…絶縁層、５…ゲート電極、７ａ、７ｂ…ソース、ドレイン領域、９…下部電極、１１…強誘電体膜、１３…上部電極、１００…強誘電体メモリ装置、１１０…メモリセルアレイ、１２０…ワード線制御部、１３０…プレート線制御部、１４０…ビット線制御部、１４０ａ…初期化回路、Ａｃ…素子領域、ＢＬ、ＢＬＸ…ビット線、Ｃ、Ｃ１、Ｃ２…強誘電体キャパシタ、ＭＣ…メモリセル、ＰＬ…プレート線、Ｐ１…プラグ、ＳＡ…センスアンプ、Ｓｉ…初期化信号、Ｖｒｅｆ…参照電位、ＷＡ…ライトアンプ、ＷＬ…ワード線
【特許請求の範囲】
【請求項１】
下部電極と上部電極との間に配置された強誘電体膜を有するメモリセルがアレイ状に配置された強誘電体記憶装置をパッケージする工程と、
前記下部電極および上部電極に電位を印加する検査工程と、
前記検査工程の後において、前記上部電極に第１の電位を、前記下部電極に前記第１の電位より高い第２の電位を印加した後、動作保証温度より高い第１温度で熱処理する工程と、
を有することを特徴とする強誘電体記憶装置の初期化方法。
【請求項２】
前記強誘電体膜は、前記下部電極上に結晶成長させた膜であることを特徴とする請求項１記載の強誘電体記憶装置の初期化方法。
【請求項３】
前記第１温度は、前記検査工程における検査温度およびパッケージ工程における処理温度より高いことを特徴とする請求項１記載の強誘電体記憶装置の初期化方法。
【請求項４】
前記メモリセルは、前記下部電極とビット線との間に接続されるＭＩＳＦＥＴを有し、
前記メモリセルは１Ｔ１Ｃ型のセルであることを特徴とする請求項１乃至３のいずれか一項記載の強誘電体記憶装置の初期化方法。
【請求項５】
前記メモリセルは、前記下部電極とビット線との間に接続されるＭＩＳＦＥＴを有し、
前記メモリセルは２Ｔ２Ｃ型のセルであることを特徴とする請求項１乃至３のいずれか一項記載の強誘電体記憶装置の初期化方法。
【請求項６】
請求項１乃至５のいずれか一項記載の強誘電体記憶装置の初期化方法により初期化された強誘電体記憶装置。
【請求項７】
第１、第２ビット線と、
前記第１ビット線とプレート線との間に直列に接続された第１ＭＩＳＦＥＴおよび第１強誘電体キャパシタと、前記第２ビット線と前記プレート線との間に直列に接続された第２ＭＩＳＦＥＴおよび第２強誘電体キャパシタと、を有する２Ｔ２Ｃ型のメモリセルと、
前記メモリセルを初期化するための初期化回路と、を有し、
前記第１および第２強誘電体キャパシタは、下部電極と上部電極との間に配置された強誘電体膜を有し、
前記初期化回路は、初期化信号に基づいて、前記第１および第２強誘電体キャパシタの前記上部電極に第１の電位を、前記第１および第２強誘電体キャパシタの前記下部電極に前記第１の電位より高い第２の電位を印加することを特徴とする強誘電体記憶装置。
【請求項８】
前記初期化回路の動作後、動作保証温度より高い温度で熱処理されていることを特徴とする請求項７記載の強誘電体記憶装置。
【請求項９】
請求項６乃至８のいずれか一項に記載の強誘電体記憶装置を有することを特徴とする電子機器。
【請求項１】
下部電極と上部電極との間に配置された強誘電体膜を有するメモリセルがアレイ状に配置された強誘電体記憶装置をパッケージする工程と、
前記下部電極および上部電極に電位を印加する検査工程と、
前記検査工程の後において、前記上部電極に第１の電位を、前記下部電極に前記第１の電位より高い第２の電位を印加した後、動作保証温度より高い第１温度で熱処理する工程と、
を有することを特徴とする強誘電体記憶装置の初期化方法。
【請求項２】
前記強誘電体膜は、前記下部電極上に結晶成長させた膜であることを特徴とする請求項１記載の強誘電体記憶装置の初期化方法。
【請求項３】
前記第１温度は、前記検査工程における検査温度およびパッケージ工程における処理温度より高いことを特徴とする請求項１記載の強誘電体記憶装置の初期化方法。
【請求項４】
前記メモリセルは、前記下部電極とビット線との間に接続されるＭＩＳＦＥＴを有し、
前記メモリセルは１Ｔ１Ｃ型のセルであることを特徴とする請求項１乃至３のいずれか一項記載の強誘電体記憶装置の初期化方法。
【請求項５】
前記メモリセルは、前記下部電極とビット線との間に接続されるＭＩＳＦＥＴを有し、
前記メモリセルは２Ｔ２Ｃ型のセルであることを特徴とする請求項１乃至３のいずれか一項記載の強誘電体記憶装置の初期化方法。
【請求項６】
請求項１乃至５のいずれか一項記載の強誘電体記憶装置の初期化方法により初期化された強誘電体記憶装置。
【請求項７】
第１、第２ビット線と、
前記第１ビット線とプレート線との間に直列に接続された第１ＭＩＳＦＥＴおよび第１強誘電体キャパシタと、前記第２ビット線と前記プレート線との間に直列に接続された第２ＭＩＳＦＥＴおよび第２強誘電体キャパシタと、を有する２Ｔ２Ｃ型のメモリセルと、
前記メモリセルを初期化するための初期化回路と、を有し、
前記第１および第２強誘電体キャパシタは、下部電極と上部電極との間に配置された強誘電体膜を有し、
前記初期化回路は、初期化信号に基づいて、前記第１および第２強誘電体キャパシタの前記上部電極に第１の電位を、前記第１および第２強誘電体キャパシタの前記下部電極に前記第１の電位より高い第２の電位を印加することを特徴とする強誘電体記憶装置。
【請求項８】
前記初期化回路の動作後、動作保証温度より高い温度で熱処理されていることを特徴とする請求項７記載の強誘電体記憶装置。
【請求項９】
請求項６乃至８のいずれか一項に記載の強誘電体記憶装置を有することを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１０−４００５５（Ｐ２０１０−４００５５Ａ）
【公開日】平成２２年２月１８日（２０１０．２．１８）
【国際特許分類】
【出願番号】特願２００８−１９７９９３（Ｐ２００８−１９７９９３）
【出願日】平成２０年７月３１日（２００８．７．３１）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２２年２月１８日（２０１０．２．１８）
【国際特許分類】
【出願日】平成２０年７月３１日（２００８．７．３１）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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