メモリセルアレイ
【課題】小型化、高密度化が可能であって、かつ、既存の半導体製造技術と整合性の良いメモリセルアレイを提供する。
【解決手段】複数のメモリセル１００をアレイ状に配置したメモリセルアレイ１０において、メモリセル１００はＭＯＳトランジスタ１１０とＭＯＳトランジスタ１１０の一方の拡散層１１２ａに接続する第１電極１１３を有するコンタクトホール１０１ａ内に形成されたナノギャップ素子１２０とを有し、ナノギャップ素子１２０は第１導電体１２１と第１導電体１２１の上方に設けられた第２導電体１２２との間への所定電圧の印加により抵抗値の変化現象が生じるナノメートルオーダーの間隙を有し、ワード線ＷＬはＭＯＳトランジスタ１１０のゲート領域１１５と接続し、第１ビット線ＢＬ１はＭＯＳトランジスタ１１０の他方の拡散層１１２ｂに接続された第２電極１１４と接続し、第２ビット線ＢＬ２は第２導電体１２２と接続していることを特徴とする。
【解決手段】複数のメモリセル１００をアレイ状に配置したメモリセルアレイ１０において、メモリセル１００はＭＯＳトランジスタ１１０とＭＯＳトランジスタ１１０の一方の拡散層１１２ａに接続する第１電極１１３を有するコンタクトホール１０１ａ内に形成されたナノギャップ素子１２０とを有し、ナノギャップ素子１２０は第１導電体１２１と第１導電体１２１の上方に設けられた第２導電体１２２との間への所定電圧の印加により抵抗値の変化現象が生じるナノメートルオーダーの間隙を有し、ワード線ＷＬはＭＯＳトランジスタ１１０のゲート領域１１５と接続し、第１ビット線ＢＬ１はＭＯＳトランジスタ１１０の他方の拡散層１１２ｂに接続された第２電極１１４と接続し、第２ビット線ＢＬ２は第２導電体１２２と接続していることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルアレイに関する。
【背景技術】
【０００２】
現在、デバイスの小型化、高密度化に伴い、電気素子の一層の微細化が望まれている。その一例として、微細な間隙（ナノギャップ）を隔てた２つの導電体間に電圧を印加することにより、スイッチング動作が可能なスイッチング素子が知られている。
具体的には、例えば、酸化シリコンと金という安定な材料からなり、傾斜蒸着という簡便な製造方法により製造され、スイッチング動作を安定的に繰り返し行うことができるスイッチング素子が開発されている（例えば、特許文献１参照）。
また、例えば、ナノギャップを隔てた２つの導電体を上下方向に並んで配置することにより、より高密度で集積でき、かつ、集積化が容易なスイッチング素子も開発されている（例えば、特許文献２参照）。
【０００３】
このようなナノギャップを有するスイッチング素子（以下「ナノギャップ素子」という）を高密度メモリに適用するためには、「ＯＮ」と「ＯＦＦ」に対応する「低抵抗状態」と「高抵抗状態」をメモリの「０」、「１」に対応させるとともに、ナノギャップ素子をアレイ状に配置して、メモリセルアレイを構成する必要がある。
【０００４】
従来、メモリセルアレイとしては、例えば、ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルアレイが知られている（例えば、特許文献３参照）。
ＤＲＡＭのメモリセルアレイが備えるメモリセルは、例えば、図９に示すように、ＭＯＳ（metal-oxide semiconductor）トランジスタやキャパシタを有するメモリセルを備えている。
【特許文献１】特開２００５−７９３３５号公報
【特許文献２】特開２００８−２４３９８６号公報
【特許文献３】特開２０００−２６９３５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＤＲＡＭのメモリセルアレイが備えるメモリセルは、メモリ素子としてキャパシタを用いているため、更なる小型化、高密度化が困難であるという問題がある。
【０００６】
本発明の課題は、小型化、高密度化が可能であって、かつ、既存の半導体製造技術と整合性の良いメモリセルアレイを提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、請求項１に記載の発明は、
複数のメモリセルをアレイ状に配置したメモリセルアレイにおいて、
前記複数のメモリセルと接続する複数のワード線、複数の第１ビット線及び複数の第２ビット線を備え、
前記メモリセルは、ＭＯＳトランジスタと、当該ＭＯＳトランジスタの一方の拡散層に接続する第１電極を有するコンタクトホール内に形成されたナノギャップ素子と、を有しており、
前記ナノギャップ素子は、第１導電体と、当該第１導電体の上方に設けられた第２導電体と、当該第１導電体と当該第２導電体との間に形成され、当該第１導電体と当該第２導電体との間への所定電圧の印加により抵抗値の変化現象が生じるナノメートルオーダーの間隙と、を有しており、
前記ワード線は、前記ＭＯＳトランジスタのゲート電極と接続しており、
前記第１ビット線は、前記ＭＯＳトランジスタの他方の拡散層に接続された電極と接続しており、
前記第２ビット線は、前記第２導電体と接続しており、
選択された前記メモリセルと接続する前記第１ビット線に書き込み電圧を供給するとともに、当該メモリセルと接続する前記ワード線を指定することによって、当該メモリセルにデータを書き込み、選択された前記メモリセルと接続する前記第１ビット線に読み出し電圧を供給するとともに、当該メモリセルと接続する前記ワード線を指定することによって、当該メモリセルからデータを読み出すように構成されていることを特徴とする。
【０００８】
請求項２に記載の発明は、
請求項１に記載のメモリセルアレイにおいて、
前記第１ビット線は、電圧センスアンプと接続しており、
前記第２ビット線は、グランドと接続していることを特徴とする。
【０００９】
請求項３に記載の発明は、
請求項１に記載のメモリセルアレイにおいて、
前記第２ビット線は、前記第１ビット線に書き込み電圧を供給する際に、グランドと接続し、前記第１ビット線に読み出し電圧を供給する際に、電流センスアンプと接続することを特徴とする。
【００１０】
請求項４に記載の発明は、
請求項３に記載のメモリセルアレイにおいて、
前記複数の第２ビット線のうちの少なくとも２つの第２ビット線は、連結しており、前記第１ビット線に書き込み電圧を供給する際に、一のグランド端子を介して前記グランドと接続し、前記第１ビット線に読み出し電圧を供給する際に、一の前記電流センスアンプと接続することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、複数のメモリセルをアレイ状に配置したメモリセルアレイにおいて、複数のメモリセルと接続する複数のワード線、複数の第１ビット線及び複数の第２ビット線を備え、メモリセルは、ＭＯＳトランジスタと、当該ＭＯＳトランジスタの一方の拡散層に接続する第１電極を有するコンタクトホール内に形成されたナノギャップ素子と、を有しており、ナノギャップ素子は、第１導電体と、当該第１導電体の上方に設けられた第２導電体と、当該第１導電体と当該第２導電体との間に形成され、当該第１導電体と当該第２導電体との間への所定電圧の印加により抵抗値の変化現象が生じるナノメートルオーダーの間隙と、を有しており、ワード線は、ＭＯＳトランジスタのゲート電極と接続しており、第１ビット線は、ＭＯＳトランジスタの他方の拡散層に接続された第２電極と接続しており、第２ビット線は、第２導電体と接続しており、選択されたメモリセルと接続する第１ビット線に書き込み電圧を供給するとともに、当該メモリセルと接続するワード線を指定することによって、当該メモリセルにデータを書き込み、選択されたメモリセルと接続する第１ビット線に読み出し電圧を供給するとともに、当該メモリセルと接続するワード線を指定することによって、当該メモリセルからデータを読み出すように構成されている。
すなわち、本発明のメモリセルアレイは、従来のメモリセルアレイ（ＤＲＡＭのメモリセルアレイ）のキャパシタをナノギャップ素子に置き換えた構成となっており、ナノギャップ素子は、コンタクトホール内に形成されているためキャパシタよりも小型であり、かつ、抵抗値の変化現象（抵抗値のメモリ現象）が生じるナノメートルオーダーの間隙を隔てて第１導電体と第２導電体とが縦方向に並んで配置された縦型のナノギャップ素子であるため高密度構造となっている。したがって、小型化、高密度化が可能であって、かつ、既存の半導体製造技術と整合性の良いメモリセルアレイを提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図を参照して、本発明を実施するための最良の形態を詳細に説明する。なお、発明の範囲は、図示例に限定されない。
【００１３】
［第１の実施の形態］
まず、第１の実施の形態におけるメモリセルアレイ１０について説明する。
【００１４】
図１は、メモリセルアレイ１０を備える記憶装置１の機能的構成の一例を示すブロック図である。図２は、メモリセルアレイ１０の要部構成の一例を示す回路図であり、図３は、メモリセルアレイ１０の要部構成の一例を示す平面図である。図４は、図３のIV−IV断面の一例を模式的に示す断面図である。
ここで、図３における二点鎖線で囲んだ領域が、メモリセルアレイ１０が備える複数のメモリセル１００のうちの一のメモリセル１００であり、図３における網かけをした領域が、メモリセルアレイ１０が備える複数のメモリセル１００のうちの一のメモリセル１００が有するＭＯＳトランジスタ１１０が備えるゲート領域１１５である。
【００１５】
（記憶装置）
記憶装置１は、複数のメモリセル１００をアレイ状に配置したメモリセルアレイ１０を備える、データの読み出し、書き込み、消去が可能な不揮発性半導体記憶装置（不揮発性ＲＡＭ（Random Access Memory））である。
【００１６】
具体的には、記憶装置１は、例えば、図１に示すように、メモリセルアレイ１０と、第１ビット線指定部２０と、ワード線指定部３０と、電圧供給部４０と、読み出し部５０と、制御部６０と、等を備えて構成される。
【００１７】
（メモリセルアレイ）
メモリセルアレイ１０は、例えば、複数のメモリセル１００をアレイ状（例えば、２次元アレイ状）に配置した高密度メモリである。
【００１８】
例えば、図２〜図４に示すように、メモリセルアレイ１０は、選択素子としてのＭＯＳトランジスタ１１０及びＭＯＳトランジスタ１１０と直列に接続されたメモリ素子としてのナノギャップ素子１２０を有するメモリセル１００と、複数のメモリセル１００と接続する複数のワード線ＷＬ、複数の第１ビット線ＢＬ１及び複数の第２ビット線ＢＬ２と、複数の第１ビット線ＢＬ１に接続されたスイッチとして機能する第１トランジスタ１１と、複数の第１ビット線ＢＬ１に接続されたスイッチとして機能する第２トランジスタ１２と、複数の第１ビット線ＢＬ１の各々に接続されたスイッチとして機能する複数の第３トランジスタ１３と、等を備えて構成される。
【００１９】
すなわち、メモリセルアレイ１０が備えるメモリセル１００は、例えば、図４に示すように、ＤＲＡＭのメモリセルアレイが備えるメモリセルのキャパシタを、ナノギャップ素子１２０で置き換えた構成となっている。
ナノギャップ素子１２０は、ＭＯＳトランジスタ１１０の一方の拡散層１１２ａに接続する第１電極１１３を有するコンタクトホール１０１ａ内に形成されている。したがって、例えば、図４及び図９に示すように、メモリセルアレイ１０が備えるメモリ素子（ナノギャップ素子１２０）は、ＤＲＡＭのメモリセルアレイが備えるメモリ素子（キャパシタ）よりも小型であるため、メモリセルアレイ１０は、ＤＲＡＭのメモリセルアレイよりも小型化が可能である。
【００２０】
メモリセル１００のセル構造は、例えば、図３に示すように、３Ｆ×２Ｆの６Ｆ２構造となっている。ここで、Ｆは、半導体デバイスで用いられる最小加工寸法の目安となる値（すなわち、フィーチャーサイズ）である。
【００２１】
ＭＯＳトランジスタ１１０は、例えば、図４に示すように、半導体基板１１１と、半導体基板１１１表面に形成された高不純物濃度を有する拡散層１１２，１１２と、絶縁層１０１中に形成されたコンタクトホール１０１ａ内に設けられ、一方の拡散層１１２ａを介して半導体基板１１１と接続する第１電極１１３（例えば、金属電極）と、絶縁層１０１中に形成されたコンタクトホール１０１ｂ内に設けられ、他方の拡散層１１２ｂを介して半導体基板１１１と接続する第２電極１１４（例えば、金属電極）と、半導体基板１１１上における一方の拡散層１１２ａと他方の拡散層１１２ｂとの間に形成されたゲート電極１１５ａ（例えば、ポリシリコン電極）及びゲート絶縁膜１１５ｂ（例えば、ＳｉＯ２膜）からなるゲート領域１１５と、等を備えて構成される。
【００２２】
ナノギャップ素子１２０は、例えば、ナノギャップ電極間（間隙部１２３が有する間隙）の抵抗状態を切り替えて、データの記憶を行うメモリ素子である。
ナノギャップ素子１２０は、例えば、ＭＯＳトランジスタ１１０の一方の拡散層１１２ａのコンタクトホール１０１ａ内における、第１電極１１３上に形成されている。
【００２３】
具体的には、ナノギャップ素子１２０は、例えば、図４に示すように、第１電極１１３上に設けられた第１導電体１２１と、第１導電体１２１の上方に設けられた第２導電体１２２と、第１導電体１２１と第２導電体１２２との間に形成され、第１導電体１２１と第２導電体１２２との間への所定電圧の印加により抵抗値の変化現象が生じるナノメートルオーダーの間隙を有する間隙部１２３と、等を備えて構成される。
【００２４】
第１導電体１２１の形状は、第１導電体１２１が第１電極１１３と接続しているのであれば、特に限定されるものではなく、例えば、図４に示すように、第１電極１１３の上面を覆うように形成されている。
第１導電体１２１の材質は、特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン及びこれらの合金から選ばれる少なくとも１つであることが好ましい。
【００２５】
第２導電体１２２の形状は、第２導電体１２２が第１導電体１２１の上方に設けられ、かつ、第２ビット線ＢＬ２と接続しているのであれば、特に限定されるものではなく、例えば、図４に示すように、コンタクトホール１０１ａの内壁からコンタクトホール１０１ａの開口縁部に亘って形成されている。
第２導電体１２２の材質は、特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン及びこれらの合金から選ばれる少なくとも１つであることが好ましい。
【００２６】
ワード線ＷＬは、例えば、ライン状に形成されており、各ワード線ＷＬは、例えば、半導体基板１１１上に、互いに平行に配置されている。
【００２７】
ここで、本実施形態では、ＭＯＳトランジスタ１１０のゲート電極１１５ａが、ワード線ＷＬを兼ねていることとする。すなわち、ワード線ＷＬは、ゲート絶縁膜１１５ｂを介して半導体基板１１１上に配置されており、ワード線ＷＬ及びゲート絶縁膜１１５ｂにおける、一方の拡散層１１２ａと他方の拡散層１１２ｂとの間の部分が、ＭＯＳトランジスタ１１０のゲート領域１１５となっている。したがって、ワード線ＷＬの所定部分（一方の拡散層１１２ａと他方の拡散層１１２ｂとの間の部分）がゲート領域１１５を構成することによって、ワード線ＷＬは、ゲート電極１１５ａと接続している。
【００２８】
第１ビット線ＢＬ１は、例えば、ワード線ＷＬよりも上側の位置に、ライン状に形成されており、各第１ビット線ＢＬ１は、例えば、互いに平行に、かつ、ワード線ＷＬと直交するように配置されている。
第１ビット線ＢＬ１は、例えば、ＭＯＳトランジスタ１１０の他方の拡散層１１２ｂに接続された第２電極１１４と接続している。
また、各第１ビット線ＢＬ１は、例えば、図２に示すように、一端部が、第３トランジスタ１３及び第１トランジスタ１１を介して書き込み電圧が供給される書き込み電圧端子１１ａと接続しているとともに、第３トランジスタ１３及び第２トランジスタ１２を介して読み出し電圧が供給される読み出し電圧端子１２ａと接続している。また、他端部が、読み出し部５０が備える電圧センスアンプ５１と接続している。
【００２９】
第２ビット線ＢＬ２は、例えば、第１ビット線ＢＬ１よりも上側の位置に、ライン状に形成されており、各第２ビット線ＢＬ２は、例えば、第１ビット線ＢＬ１に平行に（すなわち、互いに平行に）、かつ、ワード線ＷＬと直交するように配置されている。
第２ビット線ＢＬ２は、例えば、ナノギャップ素子１２０の第２導電体１２２と接続している。
また、各第２ビット線ＢＬ２は、例えば、図２に示すように、両端部が、グランドＧと接続している。
【００３０】
次に、メモリセルアレイ１０の製造方法の一例について説明する。
【００３１】
メモリセルアレイ１０は、例えば、（ａ）メモリセルアレイ１０の基板（図示省略）上にＭＯＳトランジスタ１１０の半導体基板１１１を作成し、（ｂ）半導体基板１１１表面に拡散層１１２ａ，１１２ｂを形成し、（ｃ）半導体基板１１１上にゲート絶縁膜１１５ｂを作成し、（ｄ）ゲート絶縁膜１１５ｂ上にワード線ＷＬ（ゲート電極１１５ａ）を作成し、（ｅ）半導体基板１１１上に、半導体基板１１１（拡散層１１２ａ，１１２ｂも含む）、ゲート絶縁膜１１５ｂ及びワード線ＷＬ（ゲート電極１１５ａ）を覆う絶縁層１０１（第１絶縁層）を作成し、（ｆ）第１絶縁層にコンタクトホール１０１ｂを形成し、（ｇ）コンタクトホール１０１ｂ内部における他方の拡散層１１２ｂ上に第２電極１１４を作成し、（ｈ）第１絶縁層上に第２電極１１４と接続する第１ビット線ＢＬ１を作成し、（ｉ）第１絶縁層上に、第１絶縁層及び第１ビット線ＢＬ１を覆う絶縁層１０１（第２絶縁層）を作成し、（ｊ）第１絶縁層及び第２絶縁層にコンタクトホール１０１ａを形成し、（ｋ）コンタクトホール１０１ａ内部における一方の拡散層１１２ａ上に第１電極１１３を作成し、（ｌ）コンタクトホール１０１ａ内部における第１電極１１３上にナノギャップ素子１２０の第１導電体１２１を作成し、（ｍ）第１導電体１２１の上方にナノギャップ素子１２０の第２導電体１２２を作成し、（ｎ）第２絶縁層上に第２導電体１２２と接続する第２ビット線ＢＬ２を作成し、（ｏ）第２絶縁層上に絶縁層１０１（第３絶縁層）を作成することによって、製造される。
ここで、ワード線ＷＬ、第１ビット線ＢＬ１、第２ビット線ＢＬ２、ナノギャップ素子１２０の導電体（第１導電体１２１、第２導電体１２２）等のパターン作成には、例えば、光リソグラフィ、電子ビームリソグラフィ、ドライエッチング、ウェットエッチング、リフトオフ、化学気相成長法（CVD:Chemical Vapor Deposition）、物理気相成長法（PVD：Physical Vapor Deposition）、化学機械的研磨法（CMP：Chemical Mechanical Polishing ）等を用いることができる。
【００３２】
なお、上記のメモリセルアレイ１０の製造方法は、一例であって、これに限られるものではない。
【００３３】
（第１ビット線指定部）
第１ビット線指定部２０は、例えば、制御部６０から第１ビット線ＢＬ１の所在に関するアドレス情報が入力されると、当該アドレス情報に基づいて制御部６０により指定された第１ビット線ＢＬ１を判定し、当該第１ビット線ＢＬ１に接続する第３トランジスタ１３をＯＮ状態（導通状態）に切り替えて、当該第１ビット線ＢＬ１を指定する。
【００３４】
（ワード線指定部）
ワード線指定部３０は、例えば、制御部６０からワード線ＷＬの所在に関するアドレス情報が入力されると、当該アドレス情報に基づいて制御部６０により指定されたワード線ＷＬを判定し、当該ワード線ＷＬに所定の電圧を供給（印加）して、当該ワード線ＷＬを指定する。
【００３５】
（電圧供給部）
電圧供給部４０は、例えば、制御部６０から書き込み電圧を供給するよう指示されると、メモリセルアレイ１０が備える第１トランジスタ１１をＯＮ状態（導通状態）に切り替えて、書き込み電圧を第１ビット線ＢＬ１に供給（印加）する。
また、電圧供給部４０は、例えば、制御部６０から読み出し電圧を供給するよう指示されると、メモリセルアレイ１０が備える第２トランジスタ１２をＯＮ状態（導通状態）に切り替えて、読み出し電圧を第１ビット線ＢＬ１に供給（印加）する。
【００３６】
（読み出し部）
読み出し部５０は、例えば、複数（例えば、第１ビット線ＢＬ１の本数と同数）の電圧センスアンプ５１を有している。
読み出し部５０は、例えば、制御部６０から電圧センスアンプ５１をＯＮするよう指示されると、当該電圧センスアンプ５１をＯＮして、当該電圧センスアンプ５１により当該電圧センスアンプ５１と接続する第１ビット線ＢＬ１の電圧を感知して増幅する。そして、当該増幅された電圧に基づいてデータを判定して、当該判定結果を制御部６０に出力する。
【００３７】
（制御部）
制御部６０は、例えば、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）等を備えて構成され、記憶装置１を構成する各部の動作を集中制御する。
【００３８】
（書き込み処理）
次に、記憶装置１による、メモリセル１００へのデータの書き込みに関する処理の一例について説明する。
【００３９】
制御部６０は、選択したメモリセル１００と接続する第１ビット線ＢＬ１に書き込み電圧を供給するとともに、当該メモリセル１００と接続するワード線ＷＬを指定することによって、当該メモリセル１００にデータを書き込む。
【００４０】
具体的には、制御部６０は、まず、選択したメモリセル１００と接続する第１ビット線ＢＬ１のアドレス情報を、第１ビット線指定部２０に出力する。
アドレス情報が入力されると、第１ビット線指定部２０は、当該アドレス情報により指定された第１ビット線ＢＬ１に接続する第３トランジスタ１３をＯＮ状態に切り替える。
【００４１】
次いで、制御部６０は、選択したメモリセル１００と接続するワード線ＷＬのアドレス情報を、ワード線指定部３０に出力する。
アドレス情報が入力されると、ワード線指定部３０は、当該アドレス情報により指定されたワード線ＷＬに所定の電圧を供給する。
【００４２】
次いで、制御部６０は、書き込み電圧を供給するよう電圧供給部４０に指示する。
書き込み電圧を供給するよう指示されると、電圧供給部４０は、第１トランジスタ１１をＯＮ状態に切り替えて、書き込み電圧端子１１ａを介して、書き込み電圧を第１ビット線ＢＬ１に供給する。
【００４３】
制御部６０により選択されたメモリセル１００と接続する第１ビット線ＢＬ１が指定されているとともに、当該選択されたメモリセル１００と接続するワード線ＷＬが指定されているため、当該選択されたメモリセル１００が有するＭＯＳトランジスタ１１０がＯＮ状態（導通状態）となる。この状態で、第１ビット線ＢＬ１に書き込み電圧が供給されると、当該選択されたメモリセル１００を介して、書き込み電圧端子１１ａとグランドＧとの間に電位差が生じる。したがって、当該選択されたメモリセル１００が有するナノギャップ素子１２０の第１導電体１２１と第２導電体１２２との間に電圧が印加され、当該ナノギャップ素子１２０の抵抗状態が、例えば、低抵抗状態（例えば、データ「０」に対応する抵抗状態）から高抵抗状態（例えば、データ「１」に対応する抵抗状態）に切り替わり、当該選択されたメモリセル１００（当該ナノギャップ素子１２０）にデータが書き込まれる。
したがって、書き込み電圧の電圧値は、ナノギャップ素子１２０の抵抗状態を切り替えることができる大きさである必要があり、例えば、高抵抗状態とするには１０Ｖ、低抵抗状態とするには７Ｖ等である。
【００４４】
（読み出し処理）
次に、記憶装置１による、メモリセル１００からのデータの読み出しに関する処理の一例について説明する。
【００４５】
制御部６０は、選択したメモリセル１００と接続する第１ビット線ＢＬ１に読み出し電圧を供給するとともに、当該メモリセル１００と接続するワード線ＷＬを指定することによって、当該メモリセル１００からデータを読み出す。
【００４６】
具体的には、制御部６０は、まず、選択したメモリセル１００と接続する第１ビット線ＢＬ１のアドレス情報を、第１ビット線指定部２０に出力する。
アドレス情報が入力されると、第１ビット線指定部２０は、当該アドレス情報により指定された第１ビット線ＢＬ１に接続する第３トランジスタ１３をＯＮ状態に切り替える。
【００４７】
次いで、制御部６０は、読み出し電圧を供給するよう電圧供給部４０に指示する。
読み出し電圧を供給するよう指示されると、電圧供給部４０は、第２トランジスタ１２をＯＮ状態に切り替えて、読み出し電圧端子１２ａを介して、読み出し電圧を第１ビット線ＢＬ１に供給する。
【００４８】
次いで、制御部６０は、選択したメモリセル１００と接続するワード線ＷＬのアドレス情報を、ワード線指定部３０に出力する。
アドレス情報が入力されると、ワード線指定部３０は、当該アドレス情報により指定されたワード線ＷＬに接続する所定の電圧を供給する。
【００４９】
次いで、制御部６０は、読み出し部５０に電圧センスアンプ５１をＯＮするよう指示する。
【００５０】
制御部６０により選択されたメモリセル１００と接続する第１ビット線ＢＬ１が指定されているとともに、第１ビット線ＢＬ１に読み出し電圧が供給されているため、当該指定された第１ビット線ＢＬ１に読み出し電圧が供給される。この状態で、当該選択されたメモリセル１００と接続するワードＷＬを指定すると、当該選択されたメモリセル１００が有するＭＯＳトランジスタ１１０がＯＮ状態（導通状態）となり、当該指定された第１ビット線ＢＬ１において、当該選択されたメモリセル１００が有するナノギャップ素子１２０の抵抗状態に応じた電圧降下が生じる。すなわち、当該ナノギャップ素子１２０の抵抗状態が低抵抗状態であれば電圧降下が大きく、高抵抗状態であれば電圧降下が小さくなる。したがって、電圧センスアンプ５１により当該指定された第１ビット線ＢＬ１の電圧を感知して、当該ナノギャップ素子１２０の抵抗状態を判定することにより、当該選択されたメモリセル１００（当該ナノギャップ素子１２０）からデータ（「０」又は「１」）が読み出される。
したがって、読み出し電圧の電圧値は、書き込み電圧の電圧値よりも小さく、ナノギャップ素子１２０の抵抗状態を切り替えることができない大きさであれば任意であり、例えば、２Ｖ等である。
【００５１】
以上説明した第１の実施の形態におけるメモリセルアレイ１０によれば、複数のメモリセル１００がアレイ状に配置され、複数のメモリセル１００と接続する複数のワード線ＷＬ、複数の第１ビット線ＢＬ１及び複数の第２ビット線ＢＬ２を備え、メモリセル１００は、選択素子としてのＭＯＳトランジスタ１１０と、ＭＯＳトランジスタ１１０の一方の拡散層１１２ａのコンタクトホール１０１ａ内に形成されたメモリ素子としてのナノギャップ素子１２０と、を有しており、ナノギャップ素子１２０は、第１導電体１２１と、第１導電体１２１の上方に設けられた第２導電体１２２と、第１導電体１２１と第２導電体１２２との間に形成され、第１導電体１２１と第２導電体１２２との間への所定電圧の印加により抵抗のスイッチング現象が生じるナノメートルオーダーの間隙と、を有しており、ワード線ＷＬは、ＭＯＳトランジスタ１１０のゲート電極１１５ａと接続しており、第１ビット線ＢＬ１は、ＭＯＳトランジスタ１１０の他方の拡散層１１２ｂに接続された第２電極１１４と接続するとともに、電圧センスアンプ５１と接続しており、第２ビット線ＢＬ２は、第２導電体１２２と接続するとともに、グランドＧと接続している。そして、選択されたメモリセル１００と接続する第１ビット線ＢＬ１に書き込み電圧を供給するとともに、当該メモリセル１００と接続するワード線ＷＬを指定することによって、当該メモリセル１００にデータを書き込み、選択されたメモリセル１００と接続する第１ビット線ＢＬ１に読み出し電圧を供給するとともに、当該メモリセル１００と接続するワード線ＷＬを指定することによって、当該メモリセル１００からデータを読み出すように構成されている
すなわち、メモリセルアレイ１０は、従来のメモリセルアレイ（ＤＲＡＭのメモリセルアレイ）のキャパシタをナノギャップ素子１２０に置き換えた構成となっており、ナノギャップ素子１２０は、コンタクトホール１０１ａ内に形成されているためキャパシタよりも小型であり、かつ、抵抗値の変化現象（抵抗値のメモリ現象）が生じるナノメートルオーダーの間隙（間隙部１２３が有する間隙）を隔てて第１導電体１２１と第２導電体１２２とが縦方向（上下方向）に並んで配置された縦型のナノギャップ素子１２０であるため高密度構造となっている。したがって、メモリセルアレイ１０は、小型化、高密度化が可能であって、かつ、既存の半導体製造技術と整合性が良い。
【００５２】
［第２の実施の形態］
次に、第２の実施の形態におけるメモリセルアレイ１０Ａについて説明する。
【００５３】
図５は、メモリセルアレイ１０Ａを備える記憶装置１Ａの機能的構成の一例を示すブロック図である。図６は、メモリセルアレイ１０Ａの要部構成の一例を示す回路図であり、図７は、メモリセルアレイ１０Ａの要部構成の一例を示す平面図である。図８は、図７のVIII−VIII断面の一例を模式的に示す断面図である。
【００５４】
なお、第２の実施の形態のメモリセルアレイ１０Ａは、電圧センスアンプ５１に代えて電流センスアンプ５１Ａに接続されている点、ライン状の第２ビット線ＢＬ２に代えて平面状の第２ビット線ＢＬ２Ａを備えている点、が第１の実施の形態のメモリセルアレイ１０と異なる。したがって、異なる箇所のみについて説明し、その他の共通する部分は同一符号を付して詳細な説明は省略する。
【００５５】
第２ビット線ＢＬ２Ａは、例えば、第１の実施の形態の第２ビット線ＢＬ２の各々が連結された平面状に形成されている。具体的には、例えば、図７及び図８に示すように、第２ビット線ＢＬ２Ａは、絶縁層１０１（第２絶縁層）の上面略全体を覆って、ナノギャップ素子１２０の第２導電体１２２と接続している。すなわち、例えば、メモリセルアレイ１０Ａの上面略全体が第２ビット線ＢＬ２Ａで形成されている。
なお、第２ビット線ＢＬ２Ａはライン状に形成されたものでないため、図６においては、第２ビット線ＢＬ２Ａを仮想線（一点鎖線）で示している。
【００５６】
第２ビット線ＢＬ２Ａは、例えば、図６に示すように、一端が、スイッチとして機能する第４トランジスタ１４Ａを介して一の電流センスアンプ５１Ａに接続しているとともに、スイッチとして機能する第５トランジスタ１５Ａを介してグランドＧと接続している。
したがって、第２の実施の形態においては、第２ビット線ＢＬ２Ａがセンスアンプ（電流センスアンプ５１Ａ）と接続しているため、第１ビット線ＢＬ１はセンスアンプ（電圧センスアンプ５１）と接続していない。
すなわち、第２ビット線ＢＬ２Ａは、第１ビット線ＢＬ１に書き込み電圧を供給する際に、一のグランド端子１５Ａａを介してグランドＧと接続し、第１ビット線ＢＬ１に読み出し電圧を供給する際に、一のアンプ端子１４ａＡを介して一の電流センスアンプ５１Ａと接続するようになっている。
【００５７】
（電圧供給部）
電圧供給部４０Ａは、例えば、制御部６０から書き込み電圧を供給するよう指示されると、メモリセルアレイ１０Ａが備える第１トランジスタ１１及び第５トランジスタ１５ＡをＯＮ状態（導通状態）に切り替えて、書き込み電圧を第１ビット線ＢＬ１に供給（印加）する。
また、電圧供給部４０Ａは、例えば、制御部６０から読み出し電圧を供給するよう指示されると、メモリセルアレイ１０Ａが備える第２トランジスタ１２及び第４トランジスタ１４ＡをＯＮ状態（導通状態）に切り替えて、読み出し電圧を第１ビット線ＢＬ１に供給（印加）する。
【００５８】
（読み出し部）
読み出し部５０Ａは、例えば、一の電流センスアンプ５１Ａを有している。
読み出し部５０Ａは、例えば、制御部６０から電流センスアンプ５１ＡをＯＮするよう指示されると、当該電流センスアンプ５１ＡをＯＮして、当該電流センスアンプ５１Ａにより第２ビット線ＢＬ２Ａからの電流を感知して増幅する。そして、当該増幅された電流に基づいてデータを判定して、当該判定結果を制御部６０に出力する。
【００５９】
（書き込み処理）
次に、記憶装置１Ａによる、メモリセル１００へのデータの書き込みに関する処理の一例について説明する。
【００６０】
制御部６０は、選択したメモリセル１００と接続する第１ビット線ＢＬ１に書き込み電圧を供給するとともに、当該メモリセル１００と接続するワード線ＷＬを指定することによって、当該メモリセル１００にデータを書き込む。
【００６１】
具体的には、制御部６０は、まず、選択したメモリセル１００と接続する第１ビット線ＢＬ１のアドレス情報を、第１ビット線指定部２０に出力する。
アドレス情報が入力されると、第１ビット線指定部２０は、当該アドレス情報により指定された第１ビット線ＢＬ１に接続する第３トランジスタ１３をＯＮ状態に切り替える。
【００６２】
次いで、制御部６０は、選択したメモリセル１００と接続するワード線ＷＬのアドレス情報を、ワード線指定部３０に出力する。
アドレス情報が入力されると、ワード線指定部３０は、当該アドレス情報により指定されたワード線ＷＬに所定の電圧を供給する。
【００６３】
次いで、制御部６０は、書き込み電圧を供給するよう電圧供給部４０Ａに指示する。
書き込み電圧を供給するよう指示されると、電圧供給部４０Ａは、第１トランジスタ１１及び第５トランジスタ１５ＡをＯＮ状態に切り替えて、書き込み電圧端子１１ａを介して、書き込み電圧を第１ビット線ＢＬ１に供給する。
【００６４】
制御部６０により選択されたメモリセル１００と接続する第１ビット線ＢＬ１が指定されているとともに、当該選択されたメモリセル１００と接続するワード線ＷＬが指定されているため、当該選択されたメモリセル１００が有するＭＯＳトランジスタ１１０がＯＮ状態（導通状態）となる。この状態で、第１ビット線ＢＬ１に書き込み電圧が供給されると、当該選択されたメモリセル１００を介して、書き込み電圧端子１１ａとグランドＧとの間に電位差が生じる。したがって、当該選択されたメモリセル１００が有するナノギャップ素子１２０の第１導電体１２１と第２導電体１２２との間に電圧が印加され、当該ナノギャップ素子１２０の抵抗状態が、例えば、低抵抗状態（例えば、データ「０」に対応する抵抗状態）から高抵抗状態（例えば、データ「１」に対応する抵抗状態）に切り替わり、当該選択されたメモリセル１００（当該ナノギャップ素子１２０）にデータが書き込まれる。
したがって、書き込み電圧の電圧値は、ナノギャップ素子１２０の抵抗状態を切り替えることができる大きさである必要があり、例えば、高抵抗状態とするには１０Ｖ、低抵抗状態とするには７Ｖ等である。
【００６５】
（読み出し処理）
次に、記憶装置１Ａによる、メモリセル１００からのデータの読み出しに関する処理の一例について説明する。
【００６６】
制御部６０は、選択したメモリセル１００と接続する第１ビット線ＢＬ１に読み出し電圧を供給するとともに、当該メモリセル１００と接続するワード線ＷＬを指定することによって、当該メモリセル１００からデータを読み出す。
【００６７】
具体的には、制御部６０は、まず、選択したメモリセル１００と接続する第１ビット線ＢＬ１のアドレス情報を、第１ビット線指定部２０に出力する。
アドレス情報が入力されると、第１ビット線指定部２０は、当該アドレス情報により指定された第１ビット線ＢＬ１に接続する第３トランジスタ１３をＯＮ状態に切り替える。
【００６８】
次いで、制御部６０は、読み出し電圧を供給するよう電圧供給部４０Ａに指示する。
読み出し電圧を供給するよう指示されると、電圧供給部４０Ａは、第２トランジスタ１２及び第４トランジスタ１４ＡをＯＮ状態に切り替えて、読み出し電圧端子１２ａを介して、読み出し電圧を第１ビット線ＢＬ１に供給する。
【００６９】
次いで、制御部６０は、選択したメモリセル１００と接続するワード線ＷＬのアドレス情報を、ワード線指定部３０に出力する。
アドレス情報が入力されると、ワード線指定部３０は、当該アドレス情報により指定されたワード線ＷＬに所定の電圧を供給する。
【００７０】
次いで、制御部６０は、読み出し部５０Ａに電流センスアンプ５１ＡをＯＮするよう指示する。
【００７１】
制御部６０により選択されたメモリセル１００と接続する第１ビット線ＢＬ１が指定されているとともに、第１ビット線ＢＬ１に読み出し電圧が供給されているため、当該指定された第１ビット線ＢＬ１に読み出し電圧が供給される。この状態で、当該選択されたメモリセル１００と接続するワードＷＬを指定すると、当該選択されたメモリセル１００が有するＭＯＳトランジスタ１１０がＯＮ状態（導通状態）となり、当該選択されたメモリセル１００を介して、読み出し電圧端子１２ａから電流センスアンプ５１Ａへと、当該選択されたメモリセル１００が有するナノギャップ素子１２０の抵抗状態に応じた電流が流れる。すなわち、当該ナノギャップ素子１２０の抵抗状態が低抵抗状態であれば高電流値の電流が流れ、高抵抗状態であれば低電流値の電流が流れる。したがって、電流センスアンプ５１Ａにより第２ビット線ＢＬ２Ａからの電流を感知して、当該ナノギャップ素子１２０の抵抗状態を判定することにより、当該選択されたメモリセル１００（当該ナノギャップ素子１２０）からデータ（「０」又は「１」）が読み出される。
したがって、読み出し電圧の電圧値は、書き込み電圧の電圧値よりも小さく、ナノギャップ素子１２０の抵抗状態を切り替えることができない大きさであれば任意であり、例えば、２Ｖ等である。
【００７２】
以上説明した第２の実施の形態のメモリセルアレイ１０Ａによれば、第１の実施の形態のメモリセルアレイ１０と同様の効果が得られることは無論のこと、第２ビット線ＢＬ２Ａは、平面状に形成されており、第１ビット線ＢＬ１に書き込み電圧を供給する際に、一のグランド端子１５Ａａを介してグランドＧと接続し、第１ビット線ＢＬ１に読み出し電圧を供給する際に、一のアンプ端子１４Ａａを介して一の電流センスアンプ５１Ａと接続するようになっている。
すなわち、接続されているセンスアンプの個数が１個であり、従来のメモリセルアレイ（ＤＲＡＭのメモリセルアレイ）や第１の実施の形態のメモリセルアレイ１０と比較してセンスアンプの個数が削減されているため、メモリセルアレイ１０Ａを備える記憶装置１Ａの製造コストを削減することができる。
【００７３】
なお、本発明は、上記した実施の形態のものに限るものではなく、その要旨を逸脱しない範囲で適宜変更可能である。
【００７４】
第１の実施の形態及び第２の実施の形態では、メモリセル１００のセル構造が６Ｆ２構造となっているが、メモリセル１００のセル構造は、これに限ることはなく、適宜任意に変更可能である。
【００７５】
第１の実施の形態及び第２の実施の形態では、ＭＯＳトランジスタ１１０のゲート電極１１５ａが、ワード線ＷＬを兼ねるようにしたが、これに限ることはなく、例えば、ゲート電極１１５ａとワード線ＷＬとを別々に形成するようにしても良い。
また、第１の実施の形態及び第２の実施の形態では、第２ビット線ＢＬ２，ＢＬ２Ａとナノギャップ素子１２０の第２導電体１２２とを別々に形成したが、これに限ることはなく、例えば、一体的に形成して、第２導電体１２２が第２ビット線ＢＬ２，ＢＬ２Ａを兼ねるようにしても良い。
【００７６】
第１の実施の形態では、第２ビット線ＢＬ２はライン状となっているが、第２ビット線ＢＬ２がグランドＧに接続されているのであればこれに限ることはなく、例えば、第２の実施の形態の第２ビット線ＢＬ２Ａのように、複数の第２ビット線ＢＬ２のうちの少なくとも２つの第２ビット線ＢＬ２を連結した平面状であっても良い。
また、第１の実施の形態では、例えば、図２に示すように、第２ビット線ＢＬ２の全ての端部が合流（連結）した形状となっているが、第２ビット線ＢＬ２がグランドＧに接続されているのであればこれに限ることはなく、例えば、第２ビット線ＢＬ２の各々が独立した形状であっても良いし、複数の第２ビット線ＢＬ２のうちの少なくとも２つの第２ビット線ＢＬ２の端部が合流（連結）した形状であっても良い。
【００７７】
第２の実施の形態では、第２ビット線ＢＬ２Ａの形状が、第１の実施の形態の複数の第２ビット線ＢＬ２の全てを連結した平面状となっているが、第２ビット線ＢＬ２Ａは、第１の実施の形態の複数の第２ビット線ＢＬ２のうちの少なくとも２つの第２ビット線ＢＬ２を連結した平面状であれば任意である。
また、第２の実施の形態では、第２ビット線ＢＬ２Ａは平面状となっているが、これに限ることはなく、例えば、第１の実施の形態の第２ビット線ＢＬ２のように、ライン状であっても良い。第２ビット線ＢＬ２Ａをライン状に形成する場合、第２ビット線ＢＬ２Ａの各々を独立した形状とし、各々を、一の第４トランジスタ１４Ａを介して一の電流センスアンプ５１Ａに接続するとともに、一の第５トランジスタ１５Ａを介して一のグランド端子１５ａＡ（グランドＧ）と接続しても良いし、複数の第２ビット線ＢＬ２Ａのうちの少なくとも２つの第２ビット線ＢＬ２Ａの端部を合流（連結）した形状とし、当該合流された端部を、一の第４トランジスタ１４Ａを介して一の電流センスアンプ５１Ａに接続するとともに、一の第５トランジスタ１５Ａを介して一のグランド端子１５ａＡ（グランドＧ）と接続しても良い。
【００７８】
第１の実施の形態では、メモリセルアレイ１０が備える第１ビット線ＢＬ１と同数の電圧センスアンプ５１と接続するようにしたが、これに限ることはなく、例えば、複数の第１ビット線ＢＬ１のうちの少なくとも２つの第１ビット線ＢＬ１の電圧センスアンプ５１側の端部を合流させて、当該合流された端部と一の電圧センスアンプ５１とを接続するようにしても良い。
また、第２の実施の形態では、メモリセルアレイ１０Ａが第２ビット線ＢＬ２Ａを１つ備える構成であるため、メモリセルアレイ１０Ａと接続する第４トランジスタ１４Ａ、電流センスアンプ５１Ａ及び第５トランジスタ１５Ａの個数をそれぞれ１個としたが、第４トランジスタ１４Ａ、電流センスアンプ５１Ａ及び第５トランジスタ１５Ａの個数は、メモリセルアレイ１０Ａが備える第２ビット線ＢＬ２Ａの数に応じて適宜任意に変更可能である。また、例えば、メモリセルアレイ１０Ａが複数の第２ビット線ＢＬ２Ａを備える場合、当該複数の第２ビット線ＢＬ２Ａのうちの少なくとも２つの第２ビット線ＢＬ２Ａの端部を合流させて、当該合流された端部を、一の第４トランジスタ１４Ａを介して一の電流センスアンプ５１Ａに接続するとともに、一の第５トランジスタ１５Ａを介して一のグランド端子１５Ａａ（グランドＧ）と接続しても良い。
【００７９】
第１の実施の形態及び第２の実施の形態においては、ナノギャップ素子１２０の抵抗状態を“高抵抗状態”と“低抵抗状態”との２つに区分して、１つのメモリセル１００に２値のデータを記憶させるようにしたが、ナノギャップ素子１２０の抵抗状態は、ナノギャップ素子１２０の第１導電体１２１と第２導電体１２２との間に印加する電圧の電圧値の大きさに応じて３つ以上に区分することができる。したがって、本発明のメモリセルアレイ１０においては、供給する書き込み電圧の電圧値を調整することにより、１つのメモリセル１００に多値のデータを記憶させることができる。
【図面の簡単な説明】
【００８０】
【図１】第１の実施の形態のメモリセルアレイを備える記憶装置の機能的構成の一例を示すブロック図である。
【図２】第１の実施の形態のメモリセルアレイの要部構成の一例を示す回路図である。
【図３】第１の実施の形態のメモリセルアレイの要部構成の一例を示す平面図である。
【図４】図３のIV−IV断面の一例を模式的に示す断面図である。
【図５】第２の実施の形態のメモリセルアレイを備える記憶装置の機能的構成の一例を示すブロック図である。
【図６】第２の実施の形態のメモリセルアレイの要部構成の一例を示す回路図である。
【図７】第２の実施の形態のメモリセルアレイの要部構成の一例を示す平面図である。
【図８】図７のVIII−VIII断面の一例を模式的に示す断面図である。
【図９】従来のメモリセルの断面の一例を模式的に示す図である。
【符号の説明】
【００８１】
１０，１０Ａ メモリセルアレイ
１５Ａａ グランド端子
５１ 電圧センスアンプ
５１Ａ 電流センスアンプ
１００ メモリセル
１０１ａ コンタクトホール
１０１ｂ コンタクトホール
１１０ ＭＯＳトランジスタ
１１２ａ 一方の拡散層
１１２ｂ 他方の拡散層
１１３ 第１電極
１１４ 第２電極
１１５ ゲート領域
１２０ ナノギャップ素子（スイッチング素子）
１２１ 第１導電体
１２２ 第２導電体
ＢＬ１ 第１ビット線
ＢＬ２，ＢＬ２Ａ 第２ビット線
Ｇ グランド
ＷＬ ワード線
【技術分野】
【０００１】
本発明は、メモリセルアレイに関する。
【背景技術】
【０００２】
現在、デバイスの小型化、高密度化に伴い、電気素子の一層の微細化が望まれている。その一例として、微細な間隙（ナノギャップ）を隔てた２つの導電体間に電圧を印加することにより、スイッチング動作が可能なスイッチング素子が知られている。
具体的には、例えば、酸化シリコンと金という安定な材料からなり、傾斜蒸着という簡便な製造方法により製造され、スイッチング動作を安定的に繰り返し行うことができるスイッチング素子が開発されている（例えば、特許文献１参照）。
また、例えば、ナノギャップを隔てた２つの導電体を上下方向に並んで配置することにより、より高密度で集積でき、かつ、集積化が容易なスイッチング素子も開発されている（例えば、特許文献２参照）。
【０００３】
このようなナノギャップを有するスイッチング素子（以下「ナノギャップ素子」という）を高密度メモリに適用するためには、「ＯＮ」と「ＯＦＦ」に対応する「低抵抗状態」と「高抵抗状態」をメモリの「０」、「１」に対応させるとともに、ナノギャップ素子をアレイ状に配置して、メモリセルアレイを構成する必要がある。
【０００４】
従来、メモリセルアレイとしては、例えば、ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルアレイが知られている（例えば、特許文献３参照）。
ＤＲＡＭのメモリセルアレイが備えるメモリセルは、例えば、図９に示すように、ＭＯＳ（metal-oxide semiconductor）トランジスタやキャパシタを有するメモリセルを備えている。
【特許文献１】特開２００５−７９３３５号公報
【特許文献２】特開２００８−２４３９８６号公報
【特許文献３】特開２０００−２６９３５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＤＲＡＭのメモリセルアレイが備えるメモリセルは、メモリ素子としてキャパシタを用いているため、更なる小型化、高密度化が困難であるという問題がある。
【０００６】
本発明の課題は、小型化、高密度化が可能であって、かつ、既存の半導体製造技術と整合性の良いメモリセルアレイを提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、請求項１に記載の発明は、
複数のメモリセルをアレイ状に配置したメモリセルアレイにおいて、
前記複数のメモリセルと接続する複数のワード線、複数の第１ビット線及び複数の第２ビット線を備え、
前記メモリセルは、ＭＯＳトランジスタと、当該ＭＯＳトランジスタの一方の拡散層に接続する第１電極を有するコンタクトホール内に形成されたナノギャップ素子と、を有しており、
前記ナノギャップ素子は、第１導電体と、当該第１導電体の上方に設けられた第２導電体と、当該第１導電体と当該第２導電体との間に形成され、当該第１導電体と当該第２導電体との間への所定電圧の印加により抵抗値の変化現象が生じるナノメートルオーダーの間隙と、を有しており、
前記ワード線は、前記ＭＯＳトランジスタのゲート電極と接続しており、
前記第１ビット線は、前記ＭＯＳトランジスタの他方の拡散層に接続された電極と接続しており、
前記第２ビット線は、前記第２導電体と接続しており、
選択された前記メモリセルと接続する前記第１ビット線に書き込み電圧を供給するとともに、当該メモリセルと接続する前記ワード線を指定することによって、当該メモリセルにデータを書き込み、選択された前記メモリセルと接続する前記第１ビット線に読み出し電圧を供給するとともに、当該メモリセルと接続する前記ワード線を指定することによって、当該メモリセルからデータを読み出すように構成されていることを特徴とする。
【０００８】
請求項２に記載の発明は、
請求項１に記載のメモリセルアレイにおいて、
前記第１ビット線は、電圧センスアンプと接続しており、
前記第２ビット線は、グランドと接続していることを特徴とする。
【０００９】
請求項３に記載の発明は、
請求項１に記載のメモリセルアレイにおいて、
前記第２ビット線は、前記第１ビット線に書き込み電圧を供給する際に、グランドと接続し、前記第１ビット線に読み出し電圧を供給する際に、電流センスアンプと接続することを特徴とする。
【００１０】
請求項４に記載の発明は、
請求項３に記載のメモリセルアレイにおいて、
前記複数の第２ビット線のうちの少なくとも２つの第２ビット線は、連結しており、前記第１ビット線に書き込み電圧を供給する際に、一のグランド端子を介して前記グランドと接続し、前記第１ビット線に読み出し電圧を供給する際に、一の前記電流センスアンプと接続することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、複数のメモリセルをアレイ状に配置したメモリセルアレイにおいて、複数のメモリセルと接続する複数のワード線、複数の第１ビット線及び複数の第２ビット線を備え、メモリセルは、ＭＯＳトランジスタと、当該ＭＯＳトランジスタの一方の拡散層に接続する第１電極を有するコンタクトホール内に形成されたナノギャップ素子と、を有しており、ナノギャップ素子は、第１導電体と、当該第１導電体の上方に設けられた第２導電体と、当該第１導電体と当該第２導電体との間に形成され、当該第１導電体と当該第２導電体との間への所定電圧の印加により抵抗値の変化現象が生じるナノメートルオーダーの間隙と、を有しており、ワード線は、ＭＯＳトランジスタのゲート電極と接続しており、第１ビット線は、ＭＯＳトランジスタの他方の拡散層に接続された第２電極と接続しており、第２ビット線は、第２導電体と接続しており、選択されたメモリセルと接続する第１ビット線に書き込み電圧を供給するとともに、当該メモリセルと接続するワード線を指定することによって、当該メモリセルにデータを書き込み、選択されたメモリセルと接続する第１ビット線に読み出し電圧を供給するとともに、当該メモリセルと接続するワード線を指定することによって、当該メモリセルからデータを読み出すように構成されている。
すなわち、本発明のメモリセルアレイは、従来のメモリセルアレイ（ＤＲＡＭのメモリセルアレイ）のキャパシタをナノギャップ素子に置き換えた構成となっており、ナノギャップ素子は、コンタクトホール内に形成されているためキャパシタよりも小型であり、かつ、抵抗値の変化現象（抵抗値のメモリ現象）が生じるナノメートルオーダーの間隙を隔てて第１導電体と第２導電体とが縦方向に並んで配置された縦型のナノギャップ素子であるため高密度構造となっている。したがって、小型化、高密度化が可能であって、かつ、既存の半導体製造技術と整合性の良いメモリセルアレイを提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図を参照して、本発明を実施するための最良の形態を詳細に説明する。なお、発明の範囲は、図示例に限定されない。
【００１３】
［第１の実施の形態］
まず、第１の実施の形態におけるメモリセルアレイ１０について説明する。
【００１４】
図１は、メモリセルアレイ１０を備える記憶装置１の機能的構成の一例を示すブロック図である。図２は、メモリセルアレイ１０の要部構成の一例を示す回路図であり、図３は、メモリセルアレイ１０の要部構成の一例を示す平面図である。図４は、図３のIV−IV断面の一例を模式的に示す断面図である。
ここで、図３における二点鎖線で囲んだ領域が、メモリセルアレイ１０が備える複数のメモリセル１００のうちの一のメモリセル１００であり、図３における網かけをした領域が、メモリセルアレイ１０が備える複数のメモリセル１００のうちの一のメモリセル１００が有するＭＯＳトランジスタ１１０が備えるゲート領域１１５である。
【００１５】
（記憶装置）
記憶装置１は、複数のメモリセル１００をアレイ状に配置したメモリセルアレイ１０を備える、データの読み出し、書き込み、消去が可能な不揮発性半導体記憶装置（不揮発性ＲＡＭ（Random Access Memory））である。
【００１６】
具体的には、記憶装置１は、例えば、図１に示すように、メモリセルアレイ１０と、第１ビット線指定部２０と、ワード線指定部３０と、電圧供給部４０と、読み出し部５０と、制御部６０と、等を備えて構成される。
【００１７】
（メモリセルアレイ）
メモリセルアレイ１０は、例えば、複数のメモリセル１００をアレイ状（例えば、２次元アレイ状）に配置した高密度メモリである。
【００１８】
例えば、図２〜図４に示すように、メモリセルアレイ１０は、選択素子としてのＭＯＳトランジスタ１１０及びＭＯＳトランジスタ１１０と直列に接続されたメモリ素子としてのナノギャップ素子１２０を有するメモリセル１００と、複数のメモリセル１００と接続する複数のワード線ＷＬ、複数の第１ビット線ＢＬ１及び複数の第２ビット線ＢＬ２と、複数の第１ビット線ＢＬ１に接続されたスイッチとして機能する第１トランジスタ１１と、複数の第１ビット線ＢＬ１に接続されたスイッチとして機能する第２トランジスタ１２と、複数の第１ビット線ＢＬ１の各々に接続されたスイッチとして機能する複数の第３トランジスタ１３と、等を備えて構成される。
【００１９】
すなわち、メモリセルアレイ１０が備えるメモリセル１００は、例えば、図４に示すように、ＤＲＡＭのメモリセルアレイが備えるメモリセルのキャパシタを、ナノギャップ素子１２０で置き換えた構成となっている。
ナノギャップ素子１２０は、ＭＯＳトランジスタ１１０の一方の拡散層１１２ａに接続する第１電極１１３を有するコンタクトホール１０１ａ内に形成されている。したがって、例えば、図４及び図９に示すように、メモリセルアレイ１０が備えるメモリ素子（ナノギャップ素子１２０）は、ＤＲＡＭのメモリセルアレイが備えるメモリ素子（キャパシタ）よりも小型であるため、メモリセルアレイ１０は、ＤＲＡＭのメモリセルアレイよりも小型化が可能である。
【００２０】
メモリセル１００のセル構造は、例えば、図３に示すように、３Ｆ×２Ｆの６Ｆ２構造となっている。ここで、Ｆは、半導体デバイスで用いられる最小加工寸法の目安となる値（すなわち、フィーチャーサイズ）である。
【００２１】
ＭＯＳトランジスタ１１０は、例えば、図４に示すように、半導体基板１１１と、半導体基板１１１表面に形成された高不純物濃度を有する拡散層１１２，１１２と、絶縁層１０１中に形成されたコンタクトホール１０１ａ内に設けられ、一方の拡散層１１２ａを介して半導体基板１１１と接続する第１電極１１３（例えば、金属電極）と、絶縁層１０１中に形成されたコンタクトホール１０１ｂ内に設けられ、他方の拡散層１１２ｂを介して半導体基板１１１と接続する第２電極１１４（例えば、金属電極）と、半導体基板１１１上における一方の拡散層１１２ａと他方の拡散層１１２ｂとの間に形成されたゲート電極１１５ａ（例えば、ポリシリコン電極）及びゲート絶縁膜１１５ｂ（例えば、ＳｉＯ２膜）からなるゲート領域１１５と、等を備えて構成される。
【００２２】
ナノギャップ素子１２０は、例えば、ナノギャップ電極間（間隙部１２３が有する間隙）の抵抗状態を切り替えて、データの記憶を行うメモリ素子である。
ナノギャップ素子１２０は、例えば、ＭＯＳトランジスタ１１０の一方の拡散層１１２ａのコンタクトホール１０１ａ内における、第１電極１１３上に形成されている。
【００２３】
具体的には、ナノギャップ素子１２０は、例えば、図４に示すように、第１電極１１３上に設けられた第１導電体１２１と、第１導電体１２１の上方に設けられた第２導電体１２２と、第１導電体１２１と第２導電体１２２との間に形成され、第１導電体１２１と第２導電体１２２との間への所定電圧の印加により抵抗値の変化現象が生じるナノメートルオーダーの間隙を有する間隙部１２３と、等を備えて構成される。
【００２４】
第１導電体１２１の形状は、第１導電体１２１が第１電極１１３と接続しているのであれば、特に限定されるものではなく、例えば、図４に示すように、第１電極１１３の上面を覆うように形成されている。
第１導電体１２１の材質は、特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン及びこれらの合金から選ばれる少なくとも１つであることが好ましい。
【００２５】
第２導電体１２２の形状は、第２導電体１２２が第１導電体１２１の上方に設けられ、かつ、第２ビット線ＢＬ２と接続しているのであれば、特に限定されるものではなく、例えば、図４に示すように、コンタクトホール１０１ａの内壁からコンタクトホール１０１ａの開口縁部に亘って形成されている。
第２導電体１２２の材質は、特に限定されるものではなく、例えば、金、銀、白金、パラジウム、ニッケル、アルミニウム、コバルト、クロム、ロジウム、銅、タングステン、タンタル、カーボン及びこれらの合金から選ばれる少なくとも１つであることが好ましい。
【００２６】
ワード線ＷＬは、例えば、ライン状に形成されており、各ワード線ＷＬは、例えば、半導体基板１１１上に、互いに平行に配置されている。
【００２７】
ここで、本実施形態では、ＭＯＳトランジスタ１１０のゲート電極１１５ａが、ワード線ＷＬを兼ねていることとする。すなわち、ワード線ＷＬは、ゲート絶縁膜１１５ｂを介して半導体基板１１１上に配置されており、ワード線ＷＬ及びゲート絶縁膜１１５ｂにおける、一方の拡散層１１２ａと他方の拡散層１１２ｂとの間の部分が、ＭＯＳトランジスタ１１０のゲート領域１１５となっている。したがって、ワード線ＷＬの所定部分（一方の拡散層１１２ａと他方の拡散層１１２ｂとの間の部分）がゲート領域１１５を構成することによって、ワード線ＷＬは、ゲート電極１１５ａと接続している。
【００２８】
第１ビット線ＢＬ１は、例えば、ワード線ＷＬよりも上側の位置に、ライン状に形成されており、各第１ビット線ＢＬ１は、例えば、互いに平行に、かつ、ワード線ＷＬと直交するように配置されている。
第１ビット線ＢＬ１は、例えば、ＭＯＳトランジスタ１１０の他方の拡散層１１２ｂに接続された第２電極１１４と接続している。
また、各第１ビット線ＢＬ１は、例えば、図２に示すように、一端部が、第３トランジスタ１３及び第１トランジスタ１１を介して書き込み電圧が供給される書き込み電圧端子１１ａと接続しているとともに、第３トランジスタ１３及び第２トランジスタ１２を介して読み出し電圧が供給される読み出し電圧端子１２ａと接続している。また、他端部が、読み出し部５０が備える電圧センスアンプ５１と接続している。
【００２９】
第２ビット線ＢＬ２は、例えば、第１ビット線ＢＬ１よりも上側の位置に、ライン状に形成されており、各第２ビット線ＢＬ２は、例えば、第１ビット線ＢＬ１に平行に（すなわち、互いに平行に）、かつ、ワード線ＷＬと直交するように配置されている。
第２ビット線ＢＬ２は、例えば、ナノギャップ素子１２０の第２導電体１２２と接続している。
また、各第２ビット線ＢＬ２は、例えば、図２に示すように、両端部が、グランドＧと接続している。
【００３０】
次に、メモリセルアレイ１０の製造方法の一例について説明する。
【００３１】
メモリセルアレイ１０は、例えば、（ａ）メモリセルアレイ１０の基板（図示省略）上にＭＯＳトランジスタ１１０の半導体基板１１１を作成し、（ｂ）半導体基板１１１表面に拡散層１１２ａ，１１２ｂを形成し、（ｃ）半導体基板１１１上にゲート絶縁膜１１５ｂを作成し、（ｄ）ゲート絶縁膜１１５ｂ上にワード線ＷＬ（ゲート電極１１５ａ）を作成し、（ｅ）半導体基板１１１上に、半導体基板１１１（拡散層１１２ａ，１１２ｂも含む）、ゲート絶縁膜１１５ｂ及びワード線ＷＬ（ゲート電極１１５ａ）を覆う絶縁層１０１（第１絶縁層）を作成し、（ｆ）第１絶縁層にコンタクトホール１０１ｂを形成し、（ｇ）コンタクトホール１０１ｂ内部における他方の拡散層１１２ｂ上に第２電極１１４を作成し、（ｈ）第１絶縁層上に第２電極１１４と接続する第１ビット線ＢＬ１を作成し、（ｉ）第１絶縁層上に、第１絶縁層及び第１ビット線ＢＬ１を覆う絶縁層１０１（第２絶縁層）を作成し、（ｊ）第１絶縁層及び第２絶縁層にコンタクトホール１０１ａを形成し、（ｋ）コンタクトホール１０１ａ内部における一方の拡散層１１２ａ上に第１電極１１３を作成し、（ｌ）コンタクトホール１０１ａ内部における第１電極１１３上にナノギャップ素子１２０の第１導電体１２１を作成し、（ｍ）第１導電体１２１の上方にナノギャップ素子１２０の第２導電体１２２を作成し、（ｎ）第２絶縁層上に第２導電体１２２と接続する第２ビット線ＢＬ２を作成し、（ｏ）第２絶縁層上に絶縁層１０１（第３絶縁層）を作成することによって、製造される。
ここで、ワード線ＷＬ、第１ビット線ＢＬ１、第２ビット線ＢＬ２、ナノギャップ素子１２０の導電体（第１導電体１２１、第２導電体１２２）等のパターン作成には、例えば、光リソグラフィ、電子ビームリソグラフィ、ドライエッチング、ウェットエッチング、リフトオフ、化学気相成長法（CVD:Chemical Vapor Deposition）、物理気相成長法（PVD：Physical Vapor Deposition）、化学機械的研磨法（CMP：Chemical Mechanical Polishing ）等を用いることができる。
【００３２】
なお、上記のメモリセルアレイ１０の製造方法は、一例であって、これに限られるものではない。
【００３３】
（第１ビット線指定部）
第１ビット線指定部２０は、例えば、制御部６０から第１ビット線ＢＬ１の所在に関するアドレス情報が入力されると、当該アドレス情報に基づいて制御部６０により指定された第１ビット線ＢＬ１を判定し、当該第１ビット線ＢＬ１に接続する第３トランジスタ１３をＯＮ状態（導通状態）に切り替えて、当該第１ビット線ＢＬ１を指定する。
【００３４】
（ワード線指定部）
ワード線指定部３０は、例えば、制御部６０からワード線ＷＬの所在に関するアドレス情報が入力されると、当該アドレス情報に基づいて制御部６０により指定されたワード線ＷＬを判定し、当該ワード線ＷＬに所定の電圧を供給（印加）して、当該ワード線ＷＬを指定する。
【００３５】
（電圧供給部）
電圧供給部４０は、例えば、制御部６０から書き込み電圧を供給するよう指示されると、メモリセルアレイ１０が備える第１トランジスタ１１をＯＮ状態（導通状態）に切り替えて、書き込み電圧を第１ビット線ＢＬ１に供給（印加）する。
また、電圧供給部４０は、例えば、制御部６０から読み出し電圧を供給するよう指示されると、メモリセルアレイ１０が備える第２トランジスタ１２をＯＮ状態（導通状態）に切り替えて、読み出し電圧を第１ビット線ＢＬ１に供給（印加）する。
【００３６】
（読み出し部）
読み出し部５０は、例えば、複数（例えば、第１ビット線ＢＬ１の本数と同数）の電圧センスアンプ５１を有している。
読み出し部５０は、例えば、制御部６０から電圧センスアンプ５１をＯＮするよう指示されると、当該電圧センスアンプ５１をＯＮして、当該電圧センスアンプ５１により当該電圧センスアンプ５１と接続する第１ビット線ＢＬ１の電圧を感知して増幅する。そして、当該増幅された電圧に基づいてデータを判定して、当該判定結果を制御部６０に出力する。
【００３７】
（制御部）
制御部６０は、例えば、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）等を備えて構成され、記憶装置１を構成する各部の動作を集中制御する。
【００３８】
（書き込み処理）
次に、記憶装置１による、メモリセル１００へのデータの書き込みに関する処理の一例について説明する。
【００３９】
制御部６０は、選択したメモリセル１００と接続する第１ビット線ＢＬ１に書き込み電圧を供給するとともに、当該メモリセル１００と接続するワード線ＷＬを指定することによって、当該メモリセル１００にデータを書き込む。
【００４０】
具体的には、制御部６０は、まず、選択したメモリセル１００と接続する第１ビット線ＢＬ１のアドレス情報を、第１ビット線指定部２０に出力する。
アドレス情報が入力されると、第１ビット線指定部２０は、当該アドレス情報により指定された第１ビット線ＢＬ１に接続する第３トランジスタ１３をＯＮ状態に切り替える。
【００４１】
次いで、制御部６０は、選択したメモリセル１００と接続するワード線ＷＬのアドレス情報を、ワード線指定部３０に出力する。
アドレス情報が入力されると、ワード線指定部３０は、当該アドレス情報により指定されたワード線ＷＬに所定の電圧を供給する。
【００４２】
次いで、制御部６０は、書き込み電圧を供給するよう電圧供給部４０に指示する。
書き込み電圧を供給するよう指示されると、電圧供給部４０は、第１トランジスタ１１をＯＮ状態に切り替えて、書き込み電圧端子１１ａを介して、書き込み電圧を第１ビット線ＢＬ１に供給する。
【００４３】
制御部６０により選択されたメモリセル１００と接続する第１ビット線ＢＬ１が指定されているとともに、当該選択されたメモリセル１００と接続するワード線ＷＬが指定されているため、当該選択されたメモリセル１００が有するＭＯＳトランジスタ１１０がＯＮ状態（導通状態）となる。この状態で、第１ビット線ＢＬ１に書き込み電圧が供給されると、当該選択されたメモリセル１００を介して、書き込み電圧端子１１ａとグランドＧとの間に電位差が生じる。したがって、当該選択されたメモリセル１００が有するナノギャップ素子１２０の第１導電体１２１と第２導電体１２２との間に電圧が印加され、当該ナノギャップ素子１２０の抵抗状態が、例えば、低抵抗状態（例えば、データ「０」に対応する抵抗状態）から高抵抗状態（例えば、データ「１」に対応する抵抗状態）に切り替わり、当該選択されたメモリセル１００（当該ナノギャップ素子１２０）にデータが書き込まれる。
したがって、書き込み電圧の電圧値は、ナノギャップ素子１２０の抵抗状態を切り替えることができる大きさである必要があり、例えば、高抵抗状態とするには１０Ｖ、低抵抗状態とするには７Ｖ等である。
【００４４】
（読み出し処理）
次に、記憶装置１による、メモリセル１００からのデータの読み出しに関する処理の一例について説明する。
【００４５】
制御部６０は、選択したメモリセル１００と接続する第１ビット線ＢＬ１に読み出し電圧を供給するとともに、当該メモリセル１００と接続するワード線ＷＬを指定することによって、当該メモリセル１００からデータを読み出す。
【００４６】
具体的には、制御部６０は、まず、選択したメモリセル１００と接続する第１ビット線ＢＬ１のアドレス情報を、第１ビット線指定部２０に出力する。
アドレス情報が入力されると、第１ビット線指定部２０は、当該アドレス情報により指定された第１ビット線ＢＬ１に接続する第３トランジスタ１３をＯＮ状態に切り替える。
【００４７】
次いで、制御部６０は、読み出し電圧を供給するよう電圧供給部４０に指示する。
読み出し電圧を供給するよう指示されると、電圧供給部４０は、第２トランジスタ１２をＯＮ状態に切り替えて、読み出し電圧端子１２ａを介して、読み出し電圧を第１ビット線ＢＬ１に供給する。
【００４８】
次いで、制御部６０は、選択したメモリセル１００と接続するワード線ＷＬのアドレス情報を、ワード線指定部３０に出力する。
アドレス情報が入力されると、ワード線指定部３０は、当該アドレス情報により指定されたワード線ＷＬに接続する所定の電圧を供給する。
【００４９】
次いで、制御部６０は、読み出し部５０に電圧センスアンプ５１をＯＮするよう指示する。
【００５０】
制御部６０により選択されたメモリセル１００と接続する第１ビット線ＢＬ１が指定されているとともに、第１ビット線ＢＬ１に読み出し電圧が供給されているため、当該指定された第１ビット線ＢＬ１に読み出し電圧が供給される。この状態で、当該選択されたメモリセル１００と接続するワードＷＬを指定すると、当該選択されたメモリセル１００が有するＭＯＳトランジスタ１１０がＯＮ状態（導通状態）となり、当該指定された第１ビット線ＢＬ１において、当該選択されたメモリセル１００が有するナノギャップ素子１２０の抵抗状態に応じた電圧降下が生じる。すなわち、当該ナノギャップ素子１２０の抵抗状態が低抵抗状態であれば電圧降下が大きく、高抵抗状態であれば電圧降下が小さくなる。したがって、電圧センスアンプ５１により当該指定された第１ビット線ＢＬ１の電圧を感知して、当該ナノギャップ素子１２０の抵抗状態を判定することにより、当該選択されたメモリセル１００（当該ナノギャップ素子１２０）からデータ（「０」又は「１」）が読み出される。
したがって、読み出し電圧の電圧値は、書き込み電圧の電圧値よりも小さく、ナノギャップ素子１２０の抵抗状態を切り替えることができない大きさであれば任意であり、例えば、２Ｖ等である。
【００５１】
以上説明した第１の実施の形態におけるメモリセルアレイ１０によれば、複数のメモリセル１００がアレイ状に配置され、複数のメモリセル１００と接続する複数のワード線ＷＬ、複数の第１ビット線ＢＬ１及び複数の第２ビット線ＢＬ２を備え、メモリセル１００は、選択素子としてのＭＯＳトランジスタ１１０と、ＭＯＳトランジスタ１１０の一方の拡散層１１２ａのコンタクトホール１０１ａ内に形成されたメモリ素子としてのナノギャップ素子１２０と、を有しており、ナノギャップ素子１２０は、第１導電体１２１と、第１導電体１２１の上方に設けられた第２導電体１２２と、第１導電体１２１と第２導電体１２２との間に形成され、第１導電体１２１と第２導電体１２２との間への所定電圧の印加により抵抗のスイッチング現象が生じるナノメートルオーダーの間隙と、を有しており、ワード線ＷＬは、ＭＯＳトランジスタ１１０のゲート電極１１５ａと接続しており、第１ビット線ＢＬ１は、ＭＯＳトランジスタ１１０の他方の拡散層１１２ｂに接続された第２電極１１４と接続するとともに、電圧センスアンプ５１と接続しており、第２ビット線ＢＬ２は、第２導電体１２２と接続するとともに、グランドＧと接続している。そして、選択されたメモリセル１００と接続する第１ビット線ＢＬ１に書き込み電圧を供給するとともに、当該メモリセル１００と接続するワード線ＷＬを指定することによって、当該メモリセル１００にデータを書き込み、選択されたメモリセル１００と接続する第１ビット線ＢＬ１に読み出し電圧を供給するとともに、当該メモリセル１００と接続するワード線ＷＬを指定することによって、当該メモリセル１００からデータを読み出すように構成されている
すなわち、メモリセルアレイ１０は、従来のメモリセルアレイ（ＤＲＡＭのメモリセルアレイ）のキャパシタをナノギャップ素子１２０に置き換えた構成となっており、ナノギャップ素子１２０は、コンタクトホール１０１ａ内に形成されているためキャパシタよりも小型であり、かつ、抵抗値の変化現象（抵抗値のメモリ現象）が生じるナノメートルオーダーの間隙（間隙部１２３が有する間隙）を隔てて第１導電体１２１と第２導電体１２２とが縦方向（上下方向）に並んで配置された縦型のナノギャップ素子１２０であるため高密度構造となっている。したがって、メモリセルアレイ１０は、小型化、高密度化が可能であって、かつ、既存の半導体製造技術と整合性が良い。
【００５２】
［第２の実施の形態］
次に、第２の実施の形態におけるメモリセルアレイ１０Ａについて説明する。
【００５３】
図５は、メモリセルアレイ１０Ａを備える記憶装置１Ａの機能的構成の一例を示すブロック図である。図６は、メモリセルアレイ１０Ａの要部構成の一例を示す回路図であり、図７は、メモリセルアレイ１０Ａの要部構成の一例を示す平面図である。図８は、図７のVIII−VIII断面の一例を模式的に示す断面図である。
【００５４】
なお、第２の実施の形態のメモリセルアレイ１０Ａは、電圧センスアンプ５１に代えて電流センスアンプ５１Ａに接続されている点、ライン状の第２ビット線ＢＬ２に代えて平面状の第２ビット線ＢＬ２Ａを備えている点、が第１の実施の形態のメモリセルアレイ１０と異なる。したがって、異なる箇所のみについて説明し、その他の共通する部分は同一符号を付して詳細な説明は省略する。
【００５５】
第２ビット線ＢＬ２Ａは、例えば、第１の実施の形態の第２ビット線ＢＬ２の各々が連結された平面状に形成されている。具体的には、例えば、図７及び図８に示すように、第２ビット線ＢＬ２Ａは、絶縁層１０１（第２絶縁層）の上面略全体を覆って、ナノギャップ素子１２０の第２導電体１２２と接続している。すなわち、例えば、メモリセルアレイ１０Ａの上面略全体が第２ビット線ＢＬ２Ａで形成されている。
なお、第２ビット線ＢＬ２Ａはライン状に形成されたものでないため、図６においては、第２ビット線ＢＬ２Ａを仮想線（一点鎖線）で示している。
【００５６】
第２ビット線ＢＬ２Ａは、例えば、図６に示すように、一端が、スイッチとして機能する第４トランジスタ１４Ａを介して一の電流センスアンプ５１Ａに接続しているとともに、スイッチとして機能する第５トランジスタ１５Ａを介してグランドＧと接続している。
したがって、第２の実施の形態においては、第２ビット線ＢＬ２Ａがセンスアンプ（電流センスアンプ５１Ａ）と接続しているため、第１ビット線ＢＬ１はセンスアンプ（電圧センスアンプ５１）と接続していない。
すなわち、第２ビット線ＢＬ２Ａは、第１ビット線ＢＬ１に書き込み電圧を供給する際に、一のグランド端子１５Ａａを介してグランドＧと接続し、第１ビット線ＢＬ１に読み出し電圧を供給する際に、一のアンプ端子１４ａＡを介して一の電流センスアンプ５１Ａと接続するようになっている。
【００５７】
（電圧供給部）
電圧供給部４０Ａは、例えば、制御部６０から書き込み電圧を供給するよう指示されると、メモリセルアレイ１０Ａが備える第１トランジスタ１１及び第５トランジスタ１５ＡをＯＮ状態（導通状態）に切り替えて、書き込み電圧を第１ビット線ＢＬ１に供給（印加）する。
また、電圧供給部４０Ａは、例えば、制御部６０から読み出し電圧を供給するよう指示されると、メモリセルアレイ１０Ａが備える第２トランジスタ１２及び第４トランジスタ１４ＡをＯＮ状態（導通状態）に切り替えて、読み出し電圧を第１ビット線ＢＬ１に供給（印加）する。
【００５８】
（読み出し部）
読み出し部５０Ａは、例えば、一の電流センスアンプ５１Ａを有している。
読み出し部５０Ａは、例えば、制御部６０から電流センスアンプ５１ＡをＯＮするよう指示されると、当該電流センスアンプ５１ＡをＯＮして、当該電流センスアンプ５１Ａにより第２ビット線ＢＬ２Ａからの電流を感知して増幅する。そして、当該増幅された電流に基づいてデータを判定して、当該判定結果を制御部６０に出力する。
【００５９】
（書き込み処理）
次に、記憶装置１Ａによる、メモリセル１００へのデータの書き込みに関する処理の一例について説明する。
【００６０】
制御部６０は、選択したメモリセル１００と接続する第１ビット線ＢＬ１に書き込み電圧を供給するとともに、当該メモリセル１００と接続するワード線ＷＬを指定することによって、当該メモリセル１００にデータを書き込む。
【００６１】
具体的には、制御部６０は、まず、選択したメモリセル１００と接続する第１ビット線ＢＬ１のアドレス情報を、第１ビット線指定部２０に出力する。
アドレス情報が入力されると、第１ビット線指定部２０は、当該アドレス情報により指定された第１ビット線ＢＬ１に接続する第３トランジスタ１３をＯＮ状態に切り替える。
【００６２】
次いで、制御部６０は、選択したメモリセル１００と接続するワード線ＷＬのアドレス情報を、ワード線指定部３０に出力する。
アドレス情報が入力されると、ワード線指定部３０は、当該アドレス情報により指定されたワード線ＷＬに所定の電圧を供給する。
【００６３】
次いで、制御部６０は、書き込み電圧を供給するよう電圧供給部４０Ａに指示する。
書き込み電圧を供給するよう指示されると、電圧供給部４０Ａは、第１トランジスタ１１及び第５トランジスタ１５ＡをＯＮ状態に切り替えて、書き込み電圧端子１１ａを介して、書き込み電圧を第１ビット線ＢＬ１に供給する。
【００６４】
制御部６０により選択されたメモリセル１００と接続する第１ビット線ＢＬ１が指定されているとともに、当該選択されたメモリセル１００と接続するワード線ＷＬが指定されているため、当該選択されたメモリセル１００が有するＭＯＳトランジスタ１１０がＯＮ状態（導通状態）となる。この状態で、第１ビット線ＢＬ１に書き込み電圧が供給されると、当該選択されたメモリセル１００を介して、書き込み電圧端子１１ａとグランドＧとの間に電位差が生じる。したがって、当該選択されたメモリセル１００が有するナノギャップ素子１２０の第１導電体１２１と第２導電体１２２との間に電圧が印加され、当該ナノギャップ素子１２０の抵抗状態が、例えば、低抵抗状態（例えば、データ「０」に対応する抵抗状態）から高抵抗状態（例えば、データ「１」に対応する抵抗状態）に切り替わり、当該選択されたメモリセル１００（当該ナノギャップ素子１２０）にデータが書き込まれる。
したがって、書き込み電圧の電圧値は、ナノギャップ素子１２０の抵抗状態を切り替えることができる大きさである必要があり、例えば、高抵抗状態とするには１０Ｖ、低抵抗状態とするには７Ｖ等である。
【００６５】
（読み出し処理）
次に、記憶装置１Ａによる、メモリセル１００からのデータの読み出しに関する処理の一例について説明する。
【００６６】
制御部６０は、選択したメモリセル１００と接続する第１ビット線ＢＬ１に読み出し電圧を供給するとともに、当該メモリセル１００と接続するワード線ＷＬを指定することによって、当該メモリセル１００からデータを読み出す。
【００６７】
具体的には、制御部６０は、まず、選択したメモリセル１００と接続する第１ビット線ＢＬ１のアドレス情報を、第１ビット線指定部２０に出力する。
アドレス情報が入力されると、第１ビット線指定部２０は、当該アドレス情報により指定された第１ビット線ＢＬ１に接続する第３トランジスタ１３をＯＮ状態に切り替える。
【００６８】
次いで、制御部６０は、読み出し電圧を供給するよう電圧供給部４０Ａに指示する。
読み出し電圧を供給するよう指示されると、電圧供給部４０Ａは、第２トランジスタ１２及び第４トランジスタ１４ＡをＯＮ状態に切り替えて、読み出し電圧端子１２ａを介して、読み出し電圧を第１ビット線ＢＬ１に供給する。
【００６９】
次いで、制御部６０は、選択したメモリセル１００と接続するワード線ＷＬのアドレス情報を、ワード線指定部３０に出力する。
アドレス情報が入力されると、ワード線指定部３０は、当該アドレス情報により指定されたワード線ＷＬに所定の電圧を供給する。
【００７０】
次いで、制御部６０は、読み出し部５０Ａに電流センスアンプ５１ＡをＯＮするよう指示する。
【００７１】
制御部６０により選択されたメモリセル１００と接続する第１ビット線ＢＬ１が指定されているとともに、第１ビット線ＢＬ１に読み出し電圧が供給されているため、当該指定された第１ビット線ＢＬ１に読み出し電圧が供給される。この状態で、当該選択されたメモリセル１００と接続するワードＷＬを指定すると、当該選択されたメモリセル１００が有するＭＯＳトランジスタ１１０がＯＮ状態（導通状態）となり、当該選択されたメモリセル１００を介して、読み出し電圧端子１２ａから電流センスアンプ５１Ａへと、当該選択されたメモリセル１００が有するナノギャップ素子１２０の抵抗状態に応じた電流が流れる。すなわち、当該ナノギャップ素子１２０の抵抗状態が低抵抗状態であれば高電流値の電流が流れ、高抵抗状態であれば低電流値の電流が流れる。したがって、電流センスアンプ５１Ａにより第２ビット線ＢＬ２Ａからの電流を感知して、当該ナノギャップ素子１２０の抵抗状態を判定することにより、当該選択されたメモリセル１００（当該ナノギャップ素子１２０）からデータ（「０」又は「１」）が読み出される。
したがって、読み出し電圧の電圧値は、書き込み電圧の電圧値よりも小さく、ナノギャップ素子１２０の抵抗状態を切り替えることができない大きさであれば任意であり、例えば、２Ｖ等である。
【００７２】
以上説明した第２の実施の形態のメモリセルアレイ１０Ａによれば、第１の実施の形態のメモリセルアレイ１０と同様の効果が得られることは無論のこと、第２ビット線ＢＬ２Ａは、平面状に形成されており、第１ビット線ＢＬ１に書き込み電圧を供給する際に、一のグランド端子１５Ａａを介してグランドＧと接続し、第１ビット線ＢＬ１に読み出し電圧を供給する際に、一のアンプ端子１４Ａａを介して一の電流センスアンプ５１Ａと接続するようになっている。
すなわち、接続されているセンスアンプの個数が１個であり、従来のメモリセルアレイ（ＤＲＡＭのメモリセルアレイ）や第１の実施の形態のメモリセルアレイ１０と比較してセンスアンプの個数が削減されているため、メモリセルアレイ１０Ａを備える記憶装置１Ａの製造コストを削減することができる。
【００７３】
なお、本発明は、上記した実施の形態のものに限るものではなく、その要旨を逸脱しない範囲で適宜変更可能である。
【００７４】
第１の実施の形態及び第２の実施の形態では、メモリセル１００のセル構造が６Ｆ２構造となっているが、メモリセル１００のセル構造は、これに限ることはなく、適宜任意に変更可能である。
【００７５】
第１の実施の形態及び第２の実施の形態では、ＭＯＳトランジスタ１１０のゲート電極１１５ａが、ワード線ＷＬを兼ねるようにしたが、これに限ることはなく、例えば、ゲート電極１１５ａとワード線ＷＬとを別々に形成するようにしても良い。
また、第１の実施の形態及び第２の実施の形態では、第２ビット線ＢＬ２，ＢＬ２Ａとナノギャップ素子１２０の第２導電体１２２とを別々に形成したが、これに限ることはなく、例えば、一体的に形成して、第２導電体１２２が第２ビット線ＢＬ２，ＢＬ２Ａを兼ねるようにしても良い。
【００７６】
第１の実施の形態では、第２ビット線ＢＬ２はライン状となっているが、第２ビット線ＢＬ２がグランドＧに接続されているのであればこれに限ることはなく、例えば、第２の実施の形態の第２ビット線ＢＬ２Ａのように、複数の第２ビット線ＢＬ２のうちの少なくとも２つの第２ビット線ＢＬ２を連結した平面状であっても良い。
また、第１の実施の形態では、例えば、図２に示すように、第２ビット線ＢＬ２の全ての端部が合流（連結）した形状となっているが、第２ビット線ＢＬ２がグランドＧに接続されているのであればこれに限ることはなく、例えば、第２ビット線ＢＬ２の各々が独立した形状であっても良いし、複数の第２ビット線ＢＬ２のうちの少なくとも２つの第２ビット線ＢＬ２の端部が合流（連結）した形状であっても良い。
【００７７】
第２の実施の形態では、第２ビット線ＢＬ２Ａの形状が、第１の実施の形態の複数の第２ビット線ＢＬ２の全てを連結した平面状となっているが、第２ビット線ＢＬ２Ａは、第１の実施の形態の複数の第２ビット線ＢＬ２のうちの少なくとも２つの第２ビット線ＢＬ２を連結した平面状であれば任意である。
また、第２の実施の形態では、第２ビット線ＢＬ２Ａは平面状となっているが、これに限ることはなく、例えば、第１の実施の形態の第２ビット線ＢＬ２のように、ライン状であっても良い。第２ビット線ＢＬ２Ａをライン状に形成する場合、第２ビット線ＢＬ２Ａの各々を独立した形状とし、各々を、一の第４トランジスタ１４Ａを介して一の電流センスアンプ５１Ａに接続するとともに、一の第５トランジスタ１５Ａを介して一のグランド端子１５ａＡ（グランドＧ）と接続しても良いし、複数の第２ビット線ＢＬ２Ａのうちの少なくとも２つの第２ビット線ＢＬ２Ａの端部を合流（連結）した形状とし、当該合流された端部を、一の第４トランジスタ１４Ａを介して一の電流センスアンプ５１Ａに接続するとともに、一の第５トランジスタ１５Ａを介して一のグランド端子１５ａＡ（グランドＧ）と接続しても良い。
【００７８】
第１の実施の形態では、メモリセルアレイ１０が備える第１ビット線ＢＬ１と同数の電圧センスアンプ５１と接続するようにしたが、これに限ることはなく、例えば、複数の第１ビット線ＢＬ１のうちの少なくとも２つの第１ビット線ＢＬ１の電圧センスアンプ５１側の端部を合流させて、当該合流された端部と一の電圧センスアンプ５１とを接続するようにしても良い。
また、第２の実施の形態では、メモリセルアレイ１０Ａが第２ビット線ＢＬ２Ａを１つ備える構成であるため、メモリセルアレイ１０Ａと接続する第４トランジスタ１４Ａ、電流センスアンプ５１Ａ及び第５トランジスタ１５Ａの個数をそれぞれ１個としたが、第４トランジスタ１４Ａ、電流センスアンプ５１Ａ及び第５トランジスタ１５Ａの個数は、メモリセルアレイ１０Ａが備える第２ビット線ＢＬ２Ａの数に応じて適宜任意に変更可能である。また、例えば、メモリセルアレイ１０Ａが複数の第２ビット線ＢＬ２Ａを備える場合、当該複数の第２ビット線ＢＬ２Ａのうちの少なくとも２つの第２ビット線ＢＬ２Ａの端部を合流させて、当該合流された端部を、一の第４トランジスタ１４Ａを介して一の電流センスアンプ５１Ａに接続するとともに、一の第５トランジスタ１５Ａを介して一のグランド端子１５Ａａ（グランドＧ）と接続しても良い。
【００７９】
第１の実施の形態及び第２の実施の形態においては、ナノギャップ素子１２０の抵抗状態を“高抵抗状態”と“低抵抗状態”との２つに区分して、１つのメモリセル１００に２値のデータを記憶させるようにしたが、ナノギャップ素子１２０の抵抗状態は、ナノギャップ素子１２０の第１導電体１２１と第２導電体１２２との間に印加する電圧の電圧値の大きさに応じて３つ以上に区分することができる。したがって、本発明のメモリセルアレイ１０においては、供給する書き込み電圧の電圧値を調整することにより、１つのメモリセル１００に多値のデータを記憶させることができる。
【図面の簡単な説明】
【００８０】
【図１】第１の実施の形態のメモリセルアレイを備える記憶装置の機能的構成の一例を示すブロック図である。
【図２】第１の実施の形態のメモリセルアレイの要部構成の一例を示す回路図である。
【図３】第１の実施の形態のメモリセルアレイの要部構成の一例を示す平面図である。
【図４】図３のIV−IV断面の一例を模式的に示す断面図である。
【図５】第２の実施の形態のメモリセルアレイを備える記憶装置の機能的構成の一例を示すブロック図である。
【図６】第２の実施の形態のメモリセルアレイの要部構成の一例を示す回路図である。
【図７】第２の実施の形態のメモリセルアレイの要部構成の一例を示す平面図である。
【図８】図７のVIII−VIII断面の一例を模式的に示す断面図である。
【図９】従来のメモリセルの断面の一例を模式的に示す図である。
【符号の説明】
【００８１】
１０，１０Ａ メモリセルアレイ
１５Ａａ グランド端子
５１ 電圧センスアンプ
５１Ａ 電流センスアンプ
１００ メモリセル
１０１ａ コンタクトホール
１０１ｂ コンタクトホール
１１０ ＭＯＳトランジスタ
１１２ａ 一方の拡散層
１１２ｂ 他方の拡散層
１１３ 第１電極
１１４ 第２電極
１１５ ゲート領域
１２０ ナノギャップ素子（スイッチング素子）
１２１ 第１導電体
１２２ 第２導電体
ＢＬ１ 第１ビット線
ＢＬ２，ＢＬ２Ａ 第２ビット線
Ｇ グランド
ＷＬ ワード線
【特許請求の範囲】
【請求項１】
複数のメモリセルをアレイ状に配置したメモリセルアレイにおいて、
前記複数のメモリセルと接続する複数のワード線、複数の第１ビット線及び複数の第２ビット線を備え、
前記メモリセルは、ＭＯＳ（metal-oxide semiconductor）トランジスタと、当該ＭＯＳトランジスタの一方の拡散層に接続する第１電極を有するコンタクトホール内に形成されたスイッチング素子と、を有しており、
前記スイッチング素子は、第１導電体と、当該第１導電体の上方に設けられた第２導電体と、当該第１導電体と当該第２導電体との間に形成され、当該第１導電体と当該第２導電体との間への所定電圧の印加により抵抗値の変化現象が生じるナノメートルオーダーの間隙と、を有しており、
前記ワード線は、前記ＭＯＳトランジスタのゲート電極と接続しており、
前記第１ビット線は、前記ＭＯＳトランジスタの他方の拡散層に接続された第２電極と接続しており、
前記第２ビット線は、前記第２導電体と接続しており、
選択された前記メモリセルと接続する前記第１ビット線に書き込み電圧を供給するとともに、当該メモリセルと接続する前記ワード線を指定することによって、当該メモリセルにデータを書き込み、選択された前記メモリセルと接続する前記第１ビット線に読み出し電圧を供給するとともに、当該メモリセルと接続する前記ワード線を指定することによって、当該メモリセルからデータを読み出すように構成されていることを特徴とするメモリセルアレイ。
【請求項２】
請求項１に記載のメモリセルアレイにおいて、
前記第１ビット線は、電圧センスアンプと接続しており、
前記第２ビット線は、グランドと接続していることを特徴とするメモリセルアレイ。
【請求項３】
請求項１に記載のメモリセルアレイにおいて、
前記第２ビット線は、前記第１ビット線に書き込み電圧を供給する際に、グランドと接続し、前記第１ビット線に読み出し電圧を供給する際に、電流センスアンプと接続することを特徴とするメモリセルアレイ。
【請求項４】
請求項３に記載のメモリセルアレイにおいて、
前記複数の第２ビット線のうちの少なくとも２つの第２ビット線は、連結しており、前記第１ビット線に書き込み電圧を供給する際に、一のグランド端子を介して前記グランドと接続し、前記第１ビット線に読み出し電圧を供給する際に、一の前記電流センスアンプと接続することを特徴とするメモリセルアレイ。
【請求項１】
複数のメモリセルをアレイ状に配置したメモリセルアレイにおいて、
前記複数のメモリセルと接続する複数のワード線、複数の第１ビット線及び複数の第２ビット線を備え、
前記メモリセルは、ＭＯＳ（metal-oxide semiconductor）トランジスタと、当該ＭＯＳトランジスタの一方の拡散層に接続する第１電極を有するコンタクトホール内に形成されたスイッチング素子と、を有しており、
前記スイッチング素子は、第１導電体と、当該第１導電体の上方に設けられた第２導電体と、当該第１導電体と当該第２導電体との間に形成され、当該第１導電体と当該第２導電体との間への所定電圧の印加により抵抗値の変化現象が生じるナノメートルオーダーの間隙と、を有しており、
前記ワード線は、前記ＭＯＳトランジスタのゲート電極と接続しており、
前記第１ビット線は、前記ＭＯＳトランジスタの他方の拡散層に接続された第２電極と接続しており、
前記第２ビット線は、前記第２導電体と接続しており、
選択された前記メモリセルと接続する前記第１ビット線に書き込み電圧を供給するとともに、当該メモリセルと接続する前記ワード線を指定することによって、当該メモリセルにデータを書き込み、選択された前記メモリセルと接続する前記第１ビット線に読み出し電圧を供給するとともに、当該メモリセルと接続する前記ワード線を指定することによって、当該メモリセルからデータを読み出すように構成されていることを特徴とするメモリセルアレイ。
【請求項２】
請求項１に記載のメモリセルアレイにおいて、
前記第１ビット線は、電圧センスアンプと接続しており、
前記第２ビット線は、グランドと接続していることを特徴とするメモリセルアレイ。
【請求項３】
請求項１に記載のメモリセルアレイにおいて、
前記第２ビット線は、前記第１ビット線に書き込み電圧を供給する際に、グランドと接続し、前記第１ビット線に読み出し電圧を供給する際に、電流センスアンプと接続することを特徴とするメモリセルアレイ。
【請求項４】
請求項３に記載のメモリセルアレイにおいて、
前記複数の第２ビット線のうちの少なくとも２つの第２ビット線は、連結しており、前記第１ビット線に書き込み電圧を供給する際に、一のグランド端子を介して前記グランドと接続し、前記第１ビット線に読み出し電圧を供給する際に、一の前記電流センスアンプと接続することを特徴とするメモリセルアレイ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−１５７５６７（Ｐ２０１０−１５７５６７Ａ）
【公開日】平成２２年７月１５日（２０１０．７．１５）
【国際特許分類】
【出願番号】特願２００８−３３４１２２（Ｐ２００８−３３４１２２）
【出願日】平成２０年１２月２６日（２００８．１２．２６）
【出願人】（５０５３０３０５９）株式会社船井電機新応用技術研究所 (108)
【出願人】（０００２０１１１３）船井電機株式会社 (7,855)
【Ｆターム（参考）】
【公開日】平成２２年７月１５日（２０１０．７．１５）
【国際特許分類】
【出願日】平成２０年１２月２６日（２００８．１２．２６）
【出願人】（５０５３０３０５９）株式会社船井電機新応用技術研究所 (108)
【出願人】（０００２０１１１３）船井電機株式会社 (7,855)
【Ｆターム（参考）】
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