半導体装置及び半導体装置の製造方法
【課題】複数の容量部が接続された容量プレート上面とロジック部とで配線層の高さを同じにするメモリ混載の半導体装置、および製造方法を提供する。
【解決手段】半導体装置の製造方法は、ロジック部の第１領域３の第１層間層４３、５３に配線３４を形成する工程と、配線形成後にメモリ部の第２領域２の第１層間層４３、５３における表面領域をエッチングする工程と、エッチングした領域に容量１２用の複数のシリンダ開口部を形成する工程と、複数のシリンダ開口部に下部電極層１２Ｃ、誘電体層１２Ｂ及び共通上部電極１２Ａ、１３を形成して、複数の容量部１２を形成する工程とを具備する。複数の容量部１２を形成する工程は、第１層間層４３、５３の上面と共通上部電極１２Ａ、１３の上面とが略同一平面上になるように共通上部電極１２Ａ、１３を形成する工程を備える。
【解決手段】半導体装置の製造方法は、ロジック部の第１領域３の第１層間層４３、５３に配線３４を形成する工程と、配線形成後にメモリ部の第２領域２の第１層間層４３、５３における表面領域をエッチングする工程と、エッチングした領域に容量１２用の複数のシリンダ開口部を形成する工程と、複数のシリンダ開口部に下部電極層１２Ｃ、誘電体層１２Ｂ及び共通上部電極１２Ａ、１３を形成して、複数の容量部１２を形成する工程とを具備する。複数の容量部１２を形成する工程は、第１層間層４３、５３の上面と共通上部電極１２Ａ、１３の上面とが略同一平面上になるように共通上部電極１２Ａ、１３を形成する工程を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、特に、ＤＲＡＭ部とロジック部とが混載された半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
メモリ（例示：ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とロジックとが混載された半導体装置が知られている。例えば、特開２０００−３３２２１６号公報（対応米国特許ＵＳ６９６５１３９（Ｂ２））には、メモリセル部及び周辺回路部から成る半導体メモリと、論理回路とを同一半導体基板上に混載して成る半導体装置が開示されている。図１６は、この半導体装置の構成を示す断面図である。この半導体装置では、上記メモリセル部１０２において、ビット線の上方に容量素子Ｃが形成されている。上記周辺回路部１０３及び上記論理回路１０４において、半導体基板内に形成された拡散層１１３Ａに接続して、或いは該半導体基板上の下層配線１１４に接続して、絶縁膜を貫通する接続孔内に埋め込まれた埋め込み金属層から成る第１の金属層１２８が形成されている。上記第１の金属層１２８に接続して、上記半導体基板の主面に略平行に第１の金属配線層１２９が形成されている。上記第１の金属配線層１２９に接続して、絶縁膜を貫通する接続孔内に埋め込まれた埋め込み金属層から成る第２の金属層１３１が形成されている。上記容量素子Ｃより上層の絶縁層上に上記第２の金属層１３１に接続して、第２の金属配線層１３２が形成されている。上記メモリセル部１０２において、上記第１の金属配線層１２９の上下を挟む絶縁層を貫通する溝が形成されている。上記溝内及び上記絶縁層上に上記容量素子Ｃが形成されている。
【０００３】
更に、メモリとロジックとが混載された半導体装置に関連して、以下の技術が開示されている。特開２００４−３４２７８７号公報に半導体装置及び半導体装置の製造方法が開示されている。この半導体装置は、半導体基板上に形成された第１の層間絶縁膜と、上記第１の層間絶縁膜に貫通して形成された下部電極コンタクトプラグと、上記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、上記第２の層間絶縁膜を貫通して上記下部電極コンタクトプラグ上に至るキャパシタ開口部に形成された下部電極、誘電体層、上部電極にて成るキャパシタ部とを備えている。この半導体装置は、上記第２の層間絶縁膜が複数層の絶縁膜にて形成され、上記第２の層間絶縁膜上面より下層の上記いずれかの絶縁膜上に、上記いずれかの絶縁膜および上記いずれかの絶縁膜より下層の上記絶縁膜および上記第１の層間絶縁膜を貫通するコンタクトホールに埋め込まれたコンタクトプラグを有する銅を含むダマシン形状の配線膜と、上記第２の層間絶縁膜上に上記配線膜上に至る上層コンタクトホールを介して形成された上層配線膜とを備えている。
【０００４】
特開２００７−２０１１０１号公報（対応米国出願２００７１７３０１２（Ａ１））に集積回路装置及び回路製造方法が開示されている。この集積回路装置は、複数の容量素子を有するメモリ部とロジック回路を有するロジック部とが並設されており、前記容量素子の各々が上部電極と容量絶縁膜と下部電極とを有しており、前記上部電極に接続されている上部容量配線が前記容量素子より上方に位置しているとともに下部電極に接続されている下部容量配線が下方に位置しているＣＯＢ（Ｃａｐａｃｉｔｏｒ ｏｖｅｒ Ｂｉｔｌｉｎｅ)構造に前記メモリ部が形成されている。この集積回路装置は、複数の前記容量素子と前記ロジック回路に接続されている少なくとも一個のロジックコンタクトとが層間絶縁膜に埋設されている。この層間絶縁膜と前記ロジックコンタクトと複数の前記容量素子の上部電極との上面で平面が形成されている。この平面上に形成されているロジック配線が前記ロジックコンタクトに接続されているとともに上部容量配線が複数の前記容量素子の上部電極に接続されている。
【０００５】
特開２００５−１０１６４７号公報に半導体集積回路装置及びその製造方法が開示されている。この半導体集積回路装置は、半導体基板の主面のメモリセルアレイ領域にメモリセル選択用ＭＩＳＦＥＴが、前記半導体基板の周辺回路領域またはロジック回路領域に周辺回路用ＭＩＳＦＥＴまたはロジック回路用ＭＩＳＦＥＴがそれぞれ形成されている。前記メモリセル選択用ＭＩＳＦＥＴおよび前記周辺回路用ＭＩＳＦＥＴまたは前記ロジック回路用ＭＩＳＦＥＴを覆うように第１絶縁膜が形成されている。前記メモリセルアレイ領域の前記第１絶縁膜上にビット線が、前記周辺回路領域または前記ロジック回路領域の前記第１絶縁膜上に前記ビット線と同一の材料からなる第１層配線が形成されている。前記ビット線および前記第１層配線を覆い、かつその表面が平坦化された第２絶縁膜が前記メモリセルアレイ領域および前記周辺回路領域または前記ロジック回路領域上に形成されている。前記第２絶縁膜を覆うエッチングストッパ膜が前記メモリセルアレイ領域および前記周辺回路領域または前記ロジック回路領域上に形成されている。前記エッチングストッパ膜上に第３絶縁膜が形成されている。前記メモリセルアレイ領域の前記第３絶縁膜に情報蓄積用容量素子の下部電極、前記下部電極を覆う容量絶縁膜および上部電極が形成されている。前記第３絶縁膜上、前記情報蓄積用容量素子上および前記周辺回路領域または前記ロジック回路領域上に第４絶縁膜が形成されている。前記下部電極の下には前記エッチングストッパ膜が存在せず、前記下部電極の側壁に接しかつ前記第２絶縁膜上の領域に前記エッチングストッパ膜が存在し、前記エッチングストッパ膜は、前記第３絶縁膜をエッチングするときのエッチングストッパとして機能する。
【０００６】
特開２００５−８６１５０号公報に半導体装置及びその製造方法が開示されている。この半導体装置は、半導体基板と、前記半導体基板の上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成されたキャパシタと、前記キャパシタを覆い、前記第１の絶縁膜と異なる組成の第２の絶縁膜とを備える。前記第１の絶縁膜には、前記第２の絶縁膜をマスクとして前記第１の絶縁膜をエッチングすることでコンタクトホールが形成されている。
【０００７】
特開２００５−５３３７号公報にＤＲＡＭ混載半導体集積回路装置の製造方法が開示されている。このＤＲＡＭ混載半導体集積回路装置の製造方法は、半導体基板上にＤＲＡＭ部及び周辺ロジック部を形成する。このＤＲＡＭ混載半導体集積回路装置の製造方法は、上記半導体基板上にゲート絶縁膜を介してゲート電極を形成し、上記半導体基板にソース・ドレイン注入層を形成する第一の工程、上記ゲート電極を含む上記半導体基板上に第一の窒化膜及びこの第一の窒化膜上に第一の層間絶縁膜を堆積し、上記第一の窒化膜及び上記第一の層間絶縁膜を貫通して上記ソース・ドレイン注入層に達する第一のコンタクトホールを形成し、上記第一のコンタクトホール内に第一のプラグを形成する第二の工程、上記第一のプラグが形成された半導体基板上に第二の窒化膜及びこの第二の窒化膜上に第二の層間絶縁膜を堆積し、上記堆積された上記第二の窒化膜及び上記第二の層間絶縁膜のキャパシタ形成部を上記第一のプラグに達するようにエッチングして、上記エッチングされたキャパシタ形成部に第一の導電膜を堆積し、上記堆積された第一の導電膜を全面エッチバックして、上記キャパシタ形成部の側壁及び底部に上記第一の導電膜を残すことによりキャパシタ下部電極を形成する第三の工程、上記キャパシタ下部電極上に誘電体層及びこの誘電体層上に第二の導電膜を堆積し、上記堆積された第二の導電膜をエッチバックまたはＣＭＰにより上記キャパシタ形成部の側壁及び底部にのみキャパシタ上部電極を形成する第四の工程、上記第二の窒化膜及び上記第二の層間絶縁膜を貫通して上記第一のプラグに達する第二のコンタクトホールをビットラインコンタクト部に形成し、上記第二のコンタクトホール内に第二のプラグを形成する第五の工程、及びこの第五の工程の後、上記第二の層間絶縁膜の上部に、上記ＤＲＡＭ部の全てのキャパシタ上部電極を接続する配線を絶縁膜を介して形成する第六の工程を含む。
【０００８】
特開２００４−６３５５９号公報（対応米国特許６７７０９３０（Ｂ２））に半導体装置が開示されている。この半導体装置は、多層構造である。この半導体装置は、層間絶縁膜の第１の領域の上主面内に配設されたキャパシタと、前記層間絶縁膜の第２の領域の上主面内に配設された配線層とを備える。前記キャパシタは、前記層間絶縁膜の前記第１の領域の上主面内に埋め込まれるように配設されたキャパシタ上部電極と、少なくとも前記キャパシタ上部電極の側面および下面を覆うように設けられたキャパシタ誘電体層と、前記キャパシタと前記キャパシタよりも下層の構成とを電気的に接続するとともに、前記キャパシタ上部電極の厚さ方向に、その一部分が挿入され、挿入部分がキャパシタ下部電極として機能する少なくとも１つの下部電極兼用プラグとを有する。前記キャパシタ誘電体層は、前記少なくとも１つの下部電極兼用プラグの前記挿入部分の表面も併せて覆う。前記配線層は、前記配線層の厚さ方向に、その一部分が挿入された少なくとも１つのコンタクトプラグによって、前記配線層よりも下層の構成と電気的に接続される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０００−３３２２１６号公報
【特許文献２】特開２００４−３４２７８７号公報
【特許文献３】特開２００７−２０１１０１号公報
【特許文献４】特開２００５−１０１６４７号公報
【特許文献５】特開２００５−８６１５０号公報
【特許文献６】特開２００５−５３３７号公報
【特許文献７】特開２００４−６３５５９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
近年、半導体装置の微細化に進展により、段差や寸法や設計マージンに対する要求が厳しくなっている。ＤＲＡＭ部とロジック部とが混載された半導体装置では、製造工程においてロジック部の配線層の高さと、ＤＲＡＭ部のキャパシタの上面の高さが相違する事態が発生する。図１６の場合では、例えば、Ｄ２の面とＤ１の面との間の相違（段差）である。その状態で、ＤＲＡＭ部１０２の容量プレートＥに接続するビア１３１Ｐの高さ、及び、論理回路１０４（ロジック部）のビア１３１Ｑの高さをいずれも配線設計パラメータの基準（例示：ビアの高さや、配線の高さを各層で一定とする基準）に合わそうとする場合、ＤＲＡＭ部とロジック部とで層間膜１３０の層厚を均一にすることが考えられる。しかし、その場合、Ｄ２の面とＤ１の面とが接する部分で層間膜１３０に段差が発生する。そうなると、その後の層間膜１３０上での配線接続が困難であり、その後のＣＭＰによる配線形成工程も困難になる。
【００１１】
また、上記のような層間膜１３０上での段差を避けるため、ＤＲＡＭ部のビア１３１Ｐの高さだけを、配線設計パラメータの基準に合わすことが考えられる。その場合、ロジック部のビア１３１Ｑの高さが当該基準よりも段差の分だけ高くなる。一方、ロジック部のビア１３１Ｑの高さだけを、当該基準に合わすことが考えられる。その場合、ＤＲＡＭ部のビア１３１Ｐの高さが当該基準よりも段差の分だけ低くなる（図１６の例）。そうなると、ビアの抵抗は当該基準からずれることになる。このように、配線設計パラメータに対応できない箇所（例示：ＤＲＡＭ部のビア）は、段差の分だけ高さの変動が存在しているので抵抗値の予測が困難である。特に、変動が存在していない箇所（例示：ロジック部のビア）と同時に設計する場合、誤差が生じ易くなる。すなわち、容量プレート表面より上側に設けられる配線層（ビアを有するビア層とメタル配線を有するメタル層とを含む）でのビアの形態が、ＤＲＡＭ部（容量プレート）とロジック部とで同じにならないため、当該ビア抵抗値の予測が困難となり、誤差が生じ易くなる。
【課題を解決するための手段】
【００１２】
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
本発明の半導体装置の製造方法は、第１領域（３）の第１層間層（４３＋５３）に配線（３４）を形成する工程と、配線形成後に、第２領域（２）の第１層間層（４３＋５３）における表面領域をエッチングする工程と、エッチングした領域（７１）に下方へ伸びる複数の開口部（７２）を形成する工程と、複数の開口部（７２）に下部電極層（１２Ｃ）、誘電体層（１２Ｂ）及び共通上部電極（１２Ａ＋１３）を形成して、複数の容量部（１２）を形成する工程とを具備する。複数の容量部（１２）を形成する工程は、第１層間層（４３＋５３）の上面と共通上部電極（１２Ａ＋１３）の上面とが略同一平面上になるように共通上部電極（１２Ａ＋１３）を形成する工程を備える。
【００１４】
本発明の半導体装置の製造方法では、第１層間層（４３＋５３）の上面と共通上部電極（１２Ａ＋１３）の上面とが略同一平面上になるように形成される。そのため、当該上面には、共通上部電極（１２Ａ＋１３）による段差は発生しない。したがって、段差による配線不良等の発生を回避することができる。また、段差を、当該上面の形成される層間絶縁層の膜厚で吸収したり（図１３など）、ビアの長さ（高さ）で吸収したり（図１４など）する必要がなくなる。その結果、当該上面以降に形成される層間絶縁層やビアや配線は、第１領域（ロジック部３）と第２領域（メモリ部２）とで、同一の配線設計パラメータを用いることができる。その結果、第１領域（ロジック部３）と第２領域（メモリ部２）とで、配線層の高さなどを同一とすることができる。
【００１５】
また、本発明の半導体装置は、配線（３４）と、共通上部電極（１２Ａ＋１３）と、複数の容量部（１２）とを具備する。配線は、第１領域（３）の第１層間層（４３＋５３）の表面領域に設けられている。共通上部電極（１２Ａ＋１３）は、第２領域（２）の前記第１層間層（４３＋５３）の表面領域に上部が設けられている。複数の容量部（１２）は、共通上部電極（１２Ａ＋１３）を共通の上部電極とし、下方へ伸びる。第１層間層（４３＋５３）の上面と共通上部電極（１２Ａ＋１３）の上面とは略同一の平面上にある。
【００１６】
本発明の半導体装置では、第１層間層（４３＋５３）の上面と共通上部電極（１２Ａ＋１３）の上面とが略同一平面上にある。そのため、当該上面には、共通上部電極（１２Ａ＋１３）による段差は発生しない。したがって、段差による配線不良等の発生を回避することができる。また、段差を、当該上面の形成される層間絶縁層の膜厚で吸収したり（図１３など）、ビアの長さ（高さ）で吸収したり（図１４など）する必要がなくなる。その結果、当該上面以降に形成される層間絶縁層やビアや配線は、第１領域（ロジック部３）と第２領域（メモリ部２）とで、同一の配線設計パラメータを用いることができる。その結果、第１領域（ロジック部３）と第２領域（メモリ部２）とで、配線層の高さなどを同一とすることができる。
【発明の効果】
【００１７】
本発明の半導体装置及びその製造方法により、メモリ混載の半導体装置において、複数の容量部が接続された容量プレート上面とロジック部とで配線層の高さを同じにすることができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の実施の形態に係る半導体装置の構成を示す断面図である。
【図２】図２は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図３】図３は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図４】図４は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図５】図５は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図６】図６は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図７】図７は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図８】図８は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図９】図９は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１０】図１０は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１１】図１１は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１２】図１２は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１３】図１３は、比較例に係る半導体装置の構成を示す断面図である。
【図１４】図１４は、比較例に係る半導体装置の構成を示す断面図である。
【図１５】図１５は、本発明の実施の形態に係る半導体装置の他の構成を示す断面図である。
【図１６】図１６は、特開２０００−３３２２１６号公報の半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１９】
以下、本発明の半導体装置及び半導体装置の製造方法の実施の形態に関して、添付図面を参照して説明する。
【００２０】
まず、本発明の実施の形態に係る半導体装置の構成について説明する。図１は、本発明の実施の形態に係る半導体装置の構成を示す断面図である。この半導体装置１は、メモリ部２及びロジック部３が混載されており、ＣＯＭ構造（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｍｅｔａｌ）を有するＤＲＡＭ混載デバイスに例示される。
【００２１】
メモリ部２（第２領域）は、複数のメモリセルがアレイ状に形成され、周辺回路と共にメモリとしての機能を有している。メモリ部２は、ＤＲＡＭに例示される。メモリ部２は、セルトランジスタ１０、複数の容量部１２、上部配線１４、１６、ビット線８４、及びワード線８２（セルトランジスタ１０のゲート）を備える。
【００２２】
セルトランジスタ１０は、詳細には図示されていないが、半導体基板５の表面領域及びその表面上部に設けられている。セルトランジスタ１０は、容量部１２に接続され、メモリセルを構成している。メモリセルは、ワード線とビット線とが交差する箇所に対応して設けられている。
【００２３】
複数の容量部１２は、セルトランジスタ１０の上方に設けられている。容量部１２は、メモリセルにおいて情報として電荷を蓄積する。容量部１２は、半導体基板５の側を底部とし、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）構造を有するハーフクラウン型の容量素子である。下部電極１２Ｃと、誘電体層１２Ｂと、上部電極１２Ａと、上部電極１３とを備えている。下部電極１２Ｃは、セルトランジスタ１０とコンタクト１１で接続されている。ＴｉＮ（窒化チタン）層に例示される。誘電体層１２Ｂは、下部電極１２Ｃ上に設けられている。ＺｒＯ２（酸化ジルコニウム）膜に例示される。上部電極１２Ａは、誘電体層１２Ｃ上に設けられている。ＴｉＮ層に例示される。上部電極１３は、上部電極１２Ａ上に、ハーフクラウンの内部を埋めるように設けられている。上部電極１３は、Ｗ（タングステン）層に例示される。上部電極１２Ａ及び上部電極１３のうち、少なくとも上部電極１３は複数の容量部１２に共通している。したがって、その共通している上部電極を共通上部電極と見ることができる。なお、容量部１２は、シリンダ型の容量素子やクラウン型の容量素子であっても良い。
【００２４】
容量部１２は、セルトランジスタ１０を覆う層間絶縁層４１の上部表面領域を底部として、その底部から層間絶縁層４１上の表層絶縁層５１、層間絶縁層４２、表層絶縁層５２、層間絶縁層４３、表層絶縁層５３を貫通するように設けられている。ハーフクラウンの内部を埋める上部電極１３の上部表面は、層間絶縁層４３と表層絶縁層５３とで構成される第１層間層の上部表面と、半導体基板５の表面からの高さが、製造誤差の範囲で同一である。すなわち、上部電極１３の上部表面は、その第１層間層の上部表面に含まれていると見ることできる。この場合、複数の容量部１２に共通な上部電極１３上には、全域に表層絶縁膜５３が無い。複数の容量部１２は、概ね層間絶縁層４４に覆われている。
【００２５】
上部配線１４、１６は、層間絶縁層４４（第２層間層）の表面領域に埋設されている。上部配線１４は、層間絶縁層４４を貫通して設けられたビア１５を介して下層の上部配線１３と接続されている。上部配線１４、１６の上部表面は、表層絶縁層５４で覆われている。上部配線１４、１６及びビア１５は、ＴａＮ（窒化タンタル）膜とＴａ（タンタル）の積層（バリア膜）／Ｃｕ（銅）膜に例示される。
【００２６】
ロジック部３（第１領域）は、複数の論理素子の集合体であり、情報処理機能を有している。ロジック部３は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）機能を実現する回路に例示される。ロジック部３は、回路３０、配線３２、３４、及び上部配線３６を備える。
【００２７】
回路３０は、詳細には図示されていないが、論理回路及び周辺回路を備える。回路３０の論理回路は、半導体基板５の表面領域及びその表面上部に設けられている。論理回路は、情報処理機能を実行する。論理回路は、概ね層間絶縁層４１に覆われている。配線３２は、層間絶縁層４１の上の表層絶縁層５１及び層間絶縁層４２に埋設されている。配線３２は、層間絶縁層４１を貫通するコンタクト３１を介して論理回路と接続されている。上部表面は、層間絶縁層４２と共に表層絶縁層５２で覆われている。表層絶縁層５２は、層間絶縁層４３に覆われている。配線３４は、層間絶縁層４３の表面領域に埋設されている。配線３４は、層間絶縁層４３及び表層絶縁層５２を貫通するビア３３を介して配線３２と接続されている。上部表面は、層間絶縁層４３と共に表層絶縁層５３で覆われている。層間絶縁層４３と表層絶縁層５３とは、第１層間層を構成している。第１層間層の上部表面（表層絶縁層５３の上部表面）と、メモリ部２の上部電極１３の上部表面とは、半導体基板５の表面から製造誤差の範囲で同一高さである。表層絶縁層５３は、層間絶縁層４４に覆われている。
また、回路３０の周辺回路は、半導体基板５の表面領域及びその表面上部に設けられている。周辺回路は、メモリセルの動作の制御機能を有する。制御回路やセンスアンプやデコーダのようなメモリ部２を駆動するための回路などが設けられている。周辺回路は、概ね層間絶縁層４１に覆われている。
【００２８】
上部配線３６は、層間絶縁層４４（第２層間層）の表面領域に埋設されている。上部配線３６は、層間絶縁層４４及び表層絶縁層５３を貫通するビア３５を介して配線３４と接続されている。上部表面は、層間絶縁層４４と共に表層絶縁層５４で覆われている。配線３２、３４、上部配線３６、ビア３３、３５は、ＴａＮ（窒化タンタル）膜とＴａ（タンタル）の積層（バリア膜）／Ｃｕ（銅）膜に例示される。
【００２９】
ここで、上述のように、表層絶縁層５３の上面と上部電極１３の上面とは、略同一の平面上にある。すなわち、上部電極１３の上面は表層絶縁層５３の上部表面に含まれていると見ることができる。そして、当該上部表面には、上部電極１３による段差は発生してない。したがって、段差による配線不良等の発生を回避することができる。また、表層絶縁層５３上の層間絶縁層４４以降は、メモリ部２とロジック部３とで同一の配線設計パラメータを用いることができる。
【００３０】
次に、本発明の実施の形態に係る半導体装置の製造方法について説明する。図２〜１２は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【００３１】
図２に示すように、まず、メモリ部２のセルトランジスタ１０など、ロジック部３の回路３０などを覆うように、層間絶縁層４１（例示：ＳｉＯ２（酸化シリコン）膜）を形成する。次に、層間絶縁層４１において、メモリ部２の所定の箇所にコンタクト１１を、ロジック部３の所定の箇所にコンタクト３１をそれぞれ形成する。続いて、層間絶縁層４１上にエッチングストッパ膜としての表層絶縁層５１（例示：ＳｉＣ（炭化シリコン）膜／ＳｉＣＮ（炭窒化シリコン）膜）、及びその上に層間絶縁層４２（例示：分子細孔層間膜ＳｉＯＣＨ：ｌｏｗ−ｋ膜）をそれぞれ形成する。その後、ロジック部３には、表層絶縁層５１及び層間絶縁層４２を貫通し、コンタクト３１と接続するように、配線３２（Ｍ１）を形成する（ダマシン）。次に、層間絶縁層４２上にエッチングストッパ膜としての表層絶縁層５２（例示：ＳｉＣ膜／ＳｉＣＮ膜）、及びその上に層間絶縁層４３（例示：分子細孔層間膜ＳｉＯＣＨ：ｌｏｗ−ｋ膜）をそれぞれ形成する。続いて、ロジック部３には、表層絶縁層５２及び層間絶縁層４３を貫通し配線３２と接続するビア３３（Ｖ１）、及びその上の層間絶縁層４３の表面領域に配線３４（Ｍ２）をそれぞれ形成する（デュアルダマシン）。
【００３２】
配線３４の形成工程（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）後、半導体基板５の全面に、従来条件でＳｉＣＮ膜５３Ａを、例えば膜厚１０ｎｍ程度成長させる。続いて、ＳｉＣ膜５３Ｂを、例えば膜厚３０ｎｍ程度成長させる。その後、図３に示すように、更に、半導体基板５の全面に、従来条件でＳｉＣＮ膜５３Ｃを、例えば膜厚１０ｎｍ程度成長させる。それにより、ＳｉＣＮ膜５３Ｃ／ＳｉＣ膜５３Ｂ／ＳｉＣＮ膜５３Ａの積層膜が形成される。
【００３３】
次に、図４に示すように、メモリ部２の複数の容量部１２を形成する領域のパターンを有する反転フォトレジスト（Ｐｈｏｔｏ Ｒｅｓｉｓｔ）を形成する。そして、そのパターンを用いて、ＳｉＣＮ膜５３Ｃ／ＳｉＣ膜５３Ｂ／ＳｉＣＮ膜５３Ａ及び層間絶縁層４４（例示：ｌｏｗ−ｋ膜）の上部表面領域をエッチバックする。このときのエッチバック量は、ＳｉＣＮ膜５３Ｃの表面から、上部電極１３／上部電極１２Ａ／誘電体膜１２Ｂの合計膜厚（例示：Ｗ膜：２０ｎｍ／ＴｉＮ膜：２０ｎｍ／ＺｒＯ２膜：１０ｎｍ）−ＳｉＣ膜５３Ｂ／ＳｉＣＮ膜５３Ａの合計膜厚（例示：ＳｉＣ膜：３０ｎｍ／ＳｉＣＮ膜：１０ｎｍ）＋１０ｎｍの深さである。その結果、メモリ部２の容量部１２を形成する領域に、広く浅く平坦な窪み７１が形成される。また、このとき、上部電極１３（容量プレート）の反転レチクル、又は、メモリセルのトランジスタのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）レチクル、又は、メモリ部２のＰＷ（ｐ−ｗｅｌｌ）レチクルなどを使用することができる。すなわち、追加のレチクルを設計／製造する必要はなく、低コスト等である。
【００３４】
次に、図５に示すように、複数の容量部１２の複数のシリンダのパターンを有するフォトレジストを形成する。そして、そのパターンを用いて、層間絶縁層４３、表層絶縁層５２（例示：ＳｉＣ膜／ＳｉＣＮ膜）、層間絶縁層４２（例示：ｌｏｗ−ｋ膜）、及び表層絶縁層５１（例示：ＳｉＣ膜／ＳｉＣＮ膜）をエッチバックする。このとき、表層絶縁層５１でエッチングを止めるが、層間絶縁層４１（例示：ＳｉＯ２膜）の上部表面までエッチングされる。その結果、メモリ部２の複数の容量部１２用の複数のシリンダ７２が形成される。
【００３５】
続いて、図６に示すように、半導体基板５の全面に、下部電極用の金属膜６２（例示：ＴｉＮ膜）をＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ原子層堆積）法やＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎメタル有機ＣＶＤ）法などの方法により形成する。このとき、金属膜６２は、シリンダ７２の側面及び底面にも成長している。したがって、金属膜６２は、コンタクト１１と接続すると共に、層間絶縁層４１などとも接触している。次に、シリンダ７２内部にエッチバック保護フォトレジスト８１を埋め込む（シリンダ７２内にエッチバック保護フォトレジスト８１を残す）。このエッチバック保護フォトレジスト８１は、金属膜６２のエッチバック時に、シリンダ７２内の金属膜６２を保護する。
【００３６】
そして、図７に示すように、ＳｉＣＮ膜５３Ｃ上及びシリンダ７２の外側の金属膜６２をエッチバックする。その結果、金属膜６２がシリンダ７２の側壁及び底面だけに残り、下部電極１２Ｃが形成される。すなわち、側壁及び底面が下部電極１２Ｃで覆われたシリンダ７３となる。その後、エッチバック保護フォトレジスト８１を除去する。
【００３７】
次に、図８に示すように、シリンダ７３内部に再びエッチバック保護フォトレジスト８２を埋め込む（シリンダ７３内にエッチバック保護フォトレジスト８２を残す）。このように、エッチバック保護フォトレジスト８２を新たに埋め込むのは、エッチバック処理により前回のエッチバック保護フォトレジスト８１が劣化していると考えられるからである。このエッチバック保護フォトレジスト８２は、層間絶縁層４３のエッチバック時に、シリンダ７３内の下部電極１２Ｃを保護する。
【００３８】
続いて、図９に示すように、ＳｉＣＮ膜５３Ｃ／ＳｉＣ膜５３Ｂ／ＳｉＣＮ膜５３Ａの積層膜をマスクとして、メモリ部２の複数の容量部１２を形成する領域について、下部電極１２Ｃがエッチングされない条件で、層間絶縁層４３をエッチバックする。このとき、表層絶縁層５２でエッチングを止める。これにより、下部電極１２Ｃを有するシリンダ７３の周囲に溝部７４を形成する。その後、図１０に示すように、エッチバック保護フォトレジスト８２を除去する。
【００３９】
次に、図１１に示すように、半導体基板５の全面に、誘電体膜（例示：ＺｒＯ２膜）、上部電極膜（例示：ＴｉＮ膜）を所定の膜厚で形成する。続いて、他の上部電極膜（例示：Ｗ膜）を、シリンダ７３（の上部電極膜上）を埋めるようにＣＶＤ法で成長させる。その後、複数の容量部１２を形成する領域のパターンを有するエッチング保護用フォトレジストを形成し、それをマスクとして誘電体膜、上部電極膜、及び他の上部電極膜をエッチバックする。このとき、ＳｉＣＮ膜５３Ｃでエッチングを止める。ＳｉＣＮ膜５３Ｃはエッチングにより非常に薄くなるか、消失して、表層絶縁層５３となる。このエッチングの結果、表層絶縁層５３（概ねＳｉＣ膜５３Ｂ／ＳｉＣＮ膜５３Ａ）の膜厚は、例えば、４０ｎｍ程度となる。エッチングの状態により、ＳｉＣ膜５３Ｂまでエッチングが進みすぎた場合など、必要に応じて、エッチングストッパ膜として機能を確保するためにＳｉＣ膜（ＳｉＣ膜５３Ｂ）の付け直しを行っても良い。その後、エッチング保護用フォトレジストを除去する。その結果、メモリ部２に、複数の容量部１２（下部電極１２Ｃ、誘電体層１２Ｂ、上部電極１２Ａ、上部電極１３）が形成される。
【００４０】
その後、図１２に示すように、表層絶縁層５３上に層間絶縁層４４（例示：ｌｏｗ−ｋ膜）を形成する。続いて、ロジック部３には、表層絶縁層５３及び層間絶縁層４４を貫通し配線３４と接続するビア３５（Ｖ２）、及びその上の層間絶縁層４４の表面領域に配線３６（Ｍ３）をそれぞれ形成する（デュアルダマシン）。それと同時に、メモリ部２には、表層絶縁層５３及び層間絶縁層４４を貫通し上部電極１３と接続するビア１５（Ｖ２）、その上の層間絶縁層４４の表面領域に配線１４（Ｍ３）（デュアルダマシン）、及び層間絶縁層４４の表面領域に配線１６（Ｍ３）をそれぞれ形成する。なお、メモリ部２にはエッチングストッパ膜としての表層絶縁層５３がないが、上部電極１３がＷ膜で設けられている場合、その上部電極１３がエッチングストッパ膜として機能する。そのため、ビア１５を形成する場合、表層絶縁層５３がなくても問題は無い。
【００４１】
以上の工程により、本発明の実施の形態に係る半導体装置が製造される。
【００４２】
本実施の形態では、以下の効果を得ることができる。
一般に、メモリ部（例示：ＤＲＡＭ）とロジック部とを混載した半導体装置では、ロジック部において配線を形成した後、メモリ部において容量部を形成し、続いて両部において上部配線に係る配線工程を形成する製造方法が考えられる。しかし、その場合、図１６の説明で既述したように、容量部を形成することで段差が形成される可能性がある。段差が形成されると、その後の配線工程の加工が困難になる可能性がある。そうなると、上部電極とその上層配線との間でのショートや、上層配線のビアのオープンやショート、配線オープンやショートが発生する。
【００４３】
また、図１３に示すように、段差Ｄを層間層２４４の厚みに吸収させることが考えられる。しかし、この場合、メモリ部２０２でのビア２１５及び配線２１４を配線設計パラメータに合わせ、ロジック部２０３でのビア２３５及び配線２３６を同様に配線設計パラメータに合わせると、同じ層になるべき配線２１４及びビア２１５と配線２３６及びビア２３５との間で、高さの差ｔ１が発生してしまう。そうなると、その後の設計を配線設計パラメータにあわせて行うことができず、当該ビアや配線の抵抗値の予測が困難となり、誤差が生じ易くなり設計が困難となる。ｔ１部分の高さ（メモリ部２０２との高さの差）を低減しようとして、ＣＭＰ工程を追加すると、ＤＲＡＭセルアレイ部分の上部に形成された配線も同時にＣＭＰされてしまいメモリ部２０２の配線高さが減少し、配線抵抗の増加が問題となる。
【００４４】
また、図１４に示すように、段差Ｄをビア２３５の高さに吸収させることが考えられる。しかし、この場合、ビア２３５の高さは、配線設計パラメータに合っていないため（高さの差ｔ２）、その後の設計を配線設計パラメータにあわせて行うことができず、特に当該ビアの抵抗が高くばらつき、オープン不良の可能性や信頼性の著しい低下が生じ、安定した製造が困難となる。
【００４５】
本実施の形態では、ロジック部３の配線３４、３２等の形成後、容量部１２が形成される領域をエッチバックし（図４、窪み７１）、その後、複数の容量部１２の開口を行う。その結果、複数の容量部１２における共通の上部電極１３の半導体基板５からの高さを、表層絶縁層５３の上面の半導体基板５からの高さに合わせることができる。すなわち、容量部１２を形成する工程後に生じる段差（例示：図１３や図１４における段差Ｄ）を解消できる。そして、段差が発生しないため、複数の容量部１２の形成工程後は、ロジック部３の表層絶縁層５３と、上部電極１３とで形成される平面上に、通常のロジック配線条件の配線設計パラメータにて、メモリ部２及びロジック部３のビア（１５、３５）や配線（１４／１６、３６）を同一工程で形成することができる。すなわち、上部電極１３上のビア１５（コンタクト）や配線１４、１６をロジック部３のビア３５や配線３６と同様にロジックの標準条件（同一条件）で形成できる。したがって、配線設計パラメータの互換性を確保することができる。このように、本実施の形態では、メモリ部とロジック部との間で、設計の互換性を高めることができる。特に配線工程において、その互換性の向上が高い。
【００４６】
本実施の形態では、更に、配線３２やビア３３の形成に必要なエッチングストッパ膜（表層絶縁層５１、５２）を利用することにより、より立体的（例示：ハーフクラウン）なＭＩＭ構造を実現できる。それにより、メモリセルの縮小化に伴う容量値の低下を、より立体的（ハーフクラウンタイプやクラウンタイプ）のＭＩＭ容量を用いて抑制し、ＭＩＭ容量値を確保することが最小限の追加工程で実現できる。また、配線を形成する際、メモリ部には配線を使用せず、配線層間にＭＩＭ容量を複数の容量部として形成することで、容量値やコンタクト抵抗、コンタクト間容量の低減が可能となる。
【００４７】
なお、本発明は上記実施の形態に限定されるものではない。図１５は、本発明の実施の形態に係る半導体装置の他の構成を示す断面図である。この半導体装置１ａは、複数の容量部１２ａが、ハーフクラウンタイプではなく、シリンダタイプである。その他の構成は、図１の場合と同様である。また、その製造方法は、上記製造方法において、図２〜図７の工程を実行後、図８〜図１０の工程を省略し、図１１及び図１２の工程を実行することで実現可能である。
【００４８】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
【符号の説明】
【００４９】
１、１ａ 半導体装置
２ メモリ部
３ ロジック部
５ 半導体基板
１０ セルトランジスタ
１１ コンタクト
１５ ビア
１２、１２ａ 容量部
１２Ａ、１２Ａａ 上部電極
１２Ｂ、１２Ｂａ 誘電体層
１２Ｃ、１２Ｃａ 下部電極
１３、１３ａ 上部電極
１４、１６ 配線
３０ 回路
３１ コンタクト
３３、３５ ビア
３２、３４、３６ 配線
４１、４２、４３、４４ 層間絶縁層
５１、５２、５３、５４ 表層絶縁層
５３Ａ ＳｉＣＮ層
５３Ｂ ＳｉＣ層
５３Ｃ ＳｉＣＮ層
６２ 金属膜
７１ 窪み
７２、７３ シリンダ
７４ 溝部
８２ ワード線
８４ ビット線
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、特に、ＤＲＡＭ部とロジック部とが混載された半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
メモリ（例示：ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とロジックとが混載された半導体装置が知られている。例えば、特開２０００−３３２２１６号公報（対応米国特許ＵＳ６９６５１３９（Ｂ２））には、メモリセル部及び周辺回路部から成る半導体メモリと、論理回路とを同一半導体基板上に混載して成る半導体装置が開示されている。図１６は、この半導体装置の構成を示す断面図である。この半導体装置では、上記メモリセル部１０２において、ビット線の上方に容量素子Ｃが形成されている。上記周辺回路部１０３及び上記論理回路１０４において、半導体基板内に形成された拡散層１１３Ａに接続して、或いは該半導体基板上の下層配線１１４に接続して、絶縁膜を貫通する接続孔内に埋め込まれた埋め込み金属層から成る第１の金属層１２８が形成されている。上記第１の金属層１２８に接続して、上記半導体基板の主面に略平行に第１の金属配線層１２９が形成されている。上記第１の金属配線層１２９に接続して、絶縁膜を貫通する接続孔内に埋め込まれた埋め込み金属層から成る第２の金属層１３１が形成されている。上記容量素子Ｃより上層の絶縁層上に上記第２の金属層１３１に接続して、第２の金属配線層１３２が形成されている。上記メモリセル部１０２において、上記第１の金属配線層１２９の上下を挟む絶縁層を貫通する溝が形成されている。上記溝内及び上記絶縁層上に上記容量素子Ｃが形成されている。
【０００３】
更に、メモリとロジックとが混載された半導体装置に関連して、以下の技術が開示されている。特開２００４−３４２７８７号公報に半導体装置及び半導体装置の製造方法が開示されている。この半導体装置は、半導体基板上に形成された第１の層間絶縁膜と、上記第１の層間絶縁膜に貫通して形成された下部電極コンタクトプラグと、上記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、上記第２の層間絶縁膜を貫通して上記下部電極コンタクトプラグ上に至るキャパシタ開口部に形成された下部電極、誘電体層、上部電極にて成るキャパシタ部とを備えている。この半導体装置は、上記第２の層間絶縁膜が複数層の絶縁膜にて形成され、上記第２の層間絶縁膜上面より下層の上記いずれかの絶縁膜上に、上記いずれかの絶縁膜および上記いずれかの絶縁膜より下層の上記絶縁膜および上記第１の層間絶縁膜を貫通するコンタクトホールに埋め込まれたコンタクトプラグを有する銅を含むダマシン形状の配線膜と、上記第２の層間絶縁膜上に上記配線膜上に至る上層コンタクトホールを介して形成された上層配線膜とを備えている。
【０００４】
特開２００７−２０１１０１号公報（対応米国出願２００７１７３０１２（Ａ１））に集積回路装置及び回路製造方法が開示されている。この集積回路装置は、複数の容量素子を有するメモリ部とロジック回路を有するロジック部とが並設されており、前記容量素子の各々が上部電極と容量絶縁膜と下部電極とを有しており、前記上部電極に接続されている上部容量配線が前記容量素子より上方に位置しているとともに下部電極に接続されている下部容量配線が下方に位置しているＣＯＢ（Ｃａｐａｃｉｔｏｒ ｏｖｅｒ Ｂｉｔｌｉｎｅ)構造に前記メモリ部が形成されている。この集積回路装置は、複数の前記容量素子と前記ロジック回路に接続されている少なくとも一個のロジックコンタクトとが層間絶縁膜に埋設されている。この層間絶縁膜と前記ロジックコンタクトと複数の前記容量素子の上部電極との上面で平面が形成されている。この平面上に形成されているロジック配線が前記ロジックコンタクトに接続されているとともに上部容量配線が複数の前記容量素子の上部電極に接続されている。
【０００５】
特開２００５−１０１６４７号公報に半導体集積回路装置及びその製造方法が開示されている。この半導体集積回路装置は、半導体基板の主面のメモリセルアレイ領域にメモリセル選択用ＭＩＳＦＥＴが、前記半導体基板の周辺回路領域またはロジック回路領域に周辺回路用ＭＩＳＦＥＴまたはロジック回路用ＭＩＳＦＥＴがそれぞれ形成されている。前記メモリセル選択用ＭＩＳＦＥＴおよび前記周辺回路用ＭＩＳＦＥＴまたは前記ロジック回路用ＭＩＳＦＥＴを覆うように第１絶縁膜が形成されている。前記メモリセルアレイ領域の前記第１絶縁膜上にビット線が、前記周辺回路領域または前記ロジック回路領域の前記第１絶縁膜上に前記ビット線と同一の材料からなる第１層配線が形成されている。前記ビット線および前記第１層配線を覆い、かつその表面が平坦化された第２絶縁膜が前記メモリセルアレイ領域および前記周辺回路領域または前記ロジック回路領域上に形成されている。前記第２絶縁膜を覆うエッチングストッパ膜が前記メモリセルアレイ領域および前記周辺回路領域または前記ロジック回路領域上に形成されている。前記エッチングストッパ膜上に第３絶縁膜が形成されている。前記メモリセルアレイ領域の前記第３絶縁膜に情報蓄積用容量素子の下部電極、前記下部電極を覆う容量絶縁膜および上部電極が形成されている。前記第３絶縁膜上、前記情報蓄積用容量素子上および前記周辺回路領域または前記ロジック回路領域上に第４絶縁膜が形成されている。前記下部電極の下には前記エッチングストッパ膜が存在せず、前記下部電極の側壁に接しかつ前記第２絶縁膜上の領域に前記エッチングストッパ膜が存在し、前記エッチングストッパ膜は、前記第３絶縁膜をエッチングするときのエッチングストッパとして機能する。
【０００６】
特開２００５−８６１５０号公報に半導体装置及びその製造方法が開示されている。この半導体装置は、半導体基板と、前記半導体基板の上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成されたキャパシタと、前記キャパシタを覆い、前記第１の絶縁膜と異なる組成の第２の絶縁膜とを備える。前記第１の絶縁膜には、前記第２の絶縁膜をマスクとして前記第１の絶縁膜をエッチングすることでコンタクトホールが形成されている。
【０００７】
特開２００５−５３３７号公報にＤＲＡＭ混載半導体集積回路装置の製造方法が開示されている。このＤＲＡＭ混載半導体集積回路装置の製造方法は、半導体基板上にＤＲＡＭ部及び周辺ロジック部を形成する。このＤＲＡＭ混載半導体集積回路装置の製造方法は、上記半導体基板上にゲート絶縁膜を介してゲート電極を形成し、上記半導体基板にソース・ドレイン注入層を形成する第一の工程、上記ゲート電極を含む上記半導体基板上に第一の窒化膜及びこの第一の窒化膜上に第一の層間絶縁膜を堆積し、上記第一の窒化膜及び上記第一の層間絶縁膜を貫通して上記ソース・ドレイン注入層に達する第一のコンタクトホールを形成し、上記第一のコンタクトホール内に第一のプラグを形成する第二の工程、上記第一のプラグが形成された半導体基板上に第二の窒化膜及びこの第二の窒化膜上に第二の層間絶縁膜を堆積し、上記堆積された上記第二の窒化膜及び上記第二の層間絶縁膜のキャパシタ形成部を上記第一のプラグに達するようにエッチングして、上記エッチングされたキャパシタ形成部に第一の導電膜を堆積し、上記堆積された第一の導電膜を全面エッチバックして、上記キャパシタ形成部の側壁及び底部に上記第一の導電膜を残すことによりキャパシタ下部電極を形成する第三の工程、上記キャパシタ下部電極上に誘電体層及びこの誘電体層上に第二の導電膜を堆積し、上記堆積された第二の導電膜をエッチバックまたはＣＭＰにより上記キャパシタ形成部の側壁及び底部にのみキャパシタ上部電極を形成する第四の工程、上記第二の窒化膜及び上記第二の層間絶縁膜を貫通して上記第一のプラグに達する第二のコンタクトホールをビットラインコンタクト部に形成し、上記第二のコンタクトホール内に第二のプラグを形成する第五の工程、及びこの第五の工程の後、上記第二の層間絶縁膜の上部に、上記ＤＲＡＭ部の全てのキャパシタ上部電極を接続する配線を絶縁膜を介して形成する第六の工程を含む。
【０００８】
特開２００４−６３５５９号公報（対応米国特許６７７０９３０（Ｂ２））に半導体装置が開示されている。この半導体装置は、多層構造である。この半導体装置は、層間絶縁膜の第１の領域の上主面内に配設されたキャパシタと、前記層間絶縁膜の第２の領域の上主面内に配設された配線層とを備える。前記キャパシタは、前記層間絶縁膜の前記第１の領域の上主面内に埋め込まれるように配設されたキャパシタ上部電極と、少なくとも前記キャパシタ上部電極の側面および下面を覆うように設けられたキャパシタ誘電体層と、前記キャパシタと前記キャパシタよりも下層の構成とを電気的に接続するとともに、前記キャパシタ上部電極の厚さ方向に、その一部分が挿入され、挿入部分がキャパシタ下部電極として機能する少なくとも１つの下部電極兼用プラグとを有する。前記キャパシタ誘電体層は、前記少なくとも１つの下部電極兼用プラグの前記挿入部分の表面も併せて覆う。前記配線層は、前記配線層の厚さ方向に、その一部分が挿入された少なくとも１つのコンタクトプラグによって、前記配線層よりも下層の構成と電気的に接続される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０００−３３２２１６号公報
【特許文献２】特開２００４−３４２７８７号公報
【特許文献３】特開２００７−２０１１０１号公報
【特許文献４】特開２００５−１０１６４７号公報
【特許文献５】特開２００５−８６１５０号公報
【特許文献６】特開２００５−５３３７号公報
【特許文献７】特開２００４−６３５５９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
近年、半導体装置の微細化に進展により、段差や寸法や設計マージンに対する要求が厳しくなっている。ＤＲＡＭ部とロジック部とが混載された半導体装置では、製造工程においてロジック部の配線層の高さと、ＤＲＡＭ部のキャパシタの上面の高さが相違する事態が発生する。図１６の場合では、例えば、Ｄ２の面とＤ１の面との間の相違（段差）である。その状態で、ＤＲＡＭ部１０２の容量プレートＥに接続するビア１３１Ｐの高さ、及び、論理回路１０４（ロジック部）のビア１３１Ｑの高さをいずれも配線設計パラメータの基準（例示：ビアの高さや、配線の高さを各層で一定とする基準）に合わそうとする場合、ＤＲＡＭ部とロジック部とで層間膜１３０の層厚を均一にすることが考えられる。しかし、その場合、Ｄ２の面とＤ１の面とが接する部分で層間膜１３０に段差が発生する。そうなると、その後の層間膜１３０上での配線接続が困難であり、その後のＣＭＰによる配線形成工程も困難になる。
【００１１】
また、上記のような層間膜１３０上での段差を避けるため、ＤＲＡＭ部のビア１３１Ｐの高さだけを、配線設計パラメータの基準に合わすことが考えられる。その場合、ロジック部のビア１３１Ｑの高さが当該基準よりも段差の分だけ高くなる。一方、ロジック部のビア１３１Ｑの高さだけを、当該基準に合わすことが考えられる。その場合、ＤＲＡＭ部のビア１３１Ｐの高さが当該基準よりも段差の分だけ低くなる（図１６の例）。そうなると、ビアの抵抗は当該基準からずれることになる。このように、配線設計パラメータに対応できない箇所（例示：ＤＲＡＭ部のビア）は、段差の分だけ高さの変動が存在しているので抵抗値の予測が困難である。特に、変動が存在していない箇所（例示：ロジック部のビア）と同時に設計する場合、誤差が生じ易くなる。すなわち、容量プレート表面より上側に設けられる配線層（ビアを有するビア層とメタル配線を有するメタル層とを含む）でのビアの形態が、ＤＲＡＭ部（容量プレート）とロジック部とで同じにならないため、当該ビア抵抗値の予測が困難となり、誤差が生じ易くなる。
【課題を解決するための手段】
【００１２】
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
本発明の半導体装置の製造方法は、第１領域（３）の第１層間層（４３＋５３）に配線（３４）を形成する工程と、配線形成後に、第２領域（２）の第１層間層（４３＋５３）における表面領域をエッチングする工程と、エッチングした領域（７１）に下方へ伸びる複数の開口部（７２）を形成する工程と、複数の開口部（７２）に下部電極層（１２Ｃ）、誘電体層（１２Ｂ）及び共通上部電極（１２Ａ＋１３）を形成して、複数の容量部（１２）を形成する工程とを具備する。複数の容量部（１２）を形成する工程は、第１層間層（４３＋５３）の上面と共通上部電極（１２Ａ＋１３）の上面とが略同一平面上になるように共通上部電極（１２Ａ＋１３）を形成する工程を備える。
【００１４】
本発明の半導体装置の製造方法では、第１層間層（４３＋５３）の上面と共通上部電極（１２Ａ＋１３）の上面とが略同一平面上になるように形成される。そのため、当該上面には、共通上部電極（１２Ａ＋１３）による段差は発生しない。したがって、段差による配線不良等の発生を回避することができる。また、段差を、当該上面の形成される層間絶縁層の膜厚で吸収したり（図１３など）、ビアの長さ（高さ）で吸収したり（図１４など）する必要がなくなる。その結果、当該上面以降に形成される層間絶縁層やビアや配線は、第１領域（ロジック部３）と第２領域（メモリ部２）とで、同一の配線設計パラメータを用いることができる。その結果、第１領域（ロジック部３）と第２領域（メモリ部２）とで、配線層の高さなどを同一とすることができる。
【００１５】
また、本発明の半導体装置は、配線（３４）と、共通上部電極（１２Ａ＋１３）と、複数の容量部（１２）とを具備する。配線は、第１領域（３）の第１層間層（４３＋５３）の表面領域に設けられている。共通上部電極（１２Ａ＋１３）は、第２領域（２）の前記第１層間層（４３＋５３）の表面領域に上部が設けられている。複数の容量部（１２）は、共通上部電極（１２Ａ＋１３）を共通の上部電極とし、下方へ伸びる。第１層間層（４３＋５３）の上面と共通上部電極（１２Ａ＋１３）の上面とは略同一の平面上にある。
【００１６】
本発明の半導体装置では、第１層間層（４３＋５３）の上面と共通上部電極（１２Ａ＋１３）の上面とが略同一平面上にある。そのため、当該上面には、共通上部電極（１２Ａ＋１３）による段差は発生しない。したがって、段差による配線不良等の発生を回避することができる。また、段差を、当該上面の形成される層間絶縁層の膜厚で吸収したり（図１３など）、ビアの長さ（高さ）で吸収したり（図１４など）する必要がなくなる。その結果、当該上面以降に形成される層間絶縁層やビアや配線は、第１領域（ロジック部３）と第２領域（メモリ部２）とで、同一の配線設計パラメータを用いることができる。その結果、第１領域（ロジック部３）と第２領域（メモリ部２）とで、配線層の高さなどを同一とすることができる。
【発明の効果】
【００１７】
本発明の半導体装置及びその製造方法により、メモリ混載の半導体装置において、複数の容量部が接続された容量プレート上面とロジック部とで配線層の高さを同じにすることができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の実施の形態に係る半導体装置の構成を示す断面図である。
【図２】図２は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図３】図３は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図４】図４は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図５】図５は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図６】図６は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図７】図７は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図８】図８は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図９】図９は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１０】図１０は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１１】図１１は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１２】図１２は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１３】図１３は、比較例に係る半導体装置の構成を示す断面図である。
【図１４】図１４は、比較例に係る半導体装置の構成を示す断面図である。
【図１５】図１５は、本発明の実施の形態に係る半導体装置の他の構成を示す断面図である。
【図１６】図１６は、特開２０００−３３２２１６号公報の半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１９】
以下、本発明の半導体装置及び半導体装置の製造方法の実施の形態に関して、添付図面を参照して説明する。
【００２０】
まず、本発明の実施の形態に係る半導体装置の構成について説明する。図１は、本発明の実施の形態に係る半導体装置の構成を示す断面図である。この半導体装置１は、メモリ部２及びロジック部３が混載されており、ＣＯＭ構造（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｍｅｔａｌ）を有するＤＲＡＭ混載デバイスに例示される。
【００２１】
メモリ部２（第２領域）は、複数のメモリセルがアレイ状に形成され、周辺回路と共にメモリとしての機能を有している。メモリ部２は、ＤＲＡＭに例示される。メモリ部２は、セルトランジスタ１０、複数の容量部１２、上部配線１４、１６、ビット線８４、及びワード線８２（セルトランジスタ１０のゲート）を備える。
【００２２】
セルトランジスタ１０は、詳細には図示されていないが、半導体基板５の表面領域及びその表面上部に設けられている。セルトランジスタ１０は、容量部１２に接続され、メモリセルを構成している。メモリセルは、ワード線とビット線とが交差する箇所に対応して設けられている。
【００２３】
複数の容量部１２は、セルトランジスタ１０の上方に設けられている。容量部１２は、メモリセルにおいて情報として電荷を蓄積する。容量部１２は、半導体基板５の側を底部とし、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）構造を有するハーフクラウン型の容量素子である。下部電極１２Ｃと、誘電体層１２Ｂと、上部電極１２Ａと、上部電極１３とを備えている。下部電極１２Ｃは、セルトランジスタ１０とコンタクト１１で接続されている。ＴｉＮ（窒化チタン）層に例示される。誘電体層１２Ｂは、下部電極１２Ｃ上に設けられている。ＺｒＯ２（酸化ジルコニウム）膜に例示される。上部電極１２Ａは、誘電体層１２Ｃ上に設けられている。ＴｉＮ層に例示される。上部電極１３は、上部電極１２Ａ上に、ハーフクラウンの内部を埋めるように設けられている。上部電極１３は、Ｗ（タングステン）層に例示される。上部電極１２Ａ及び上部電極１３のうち、少なくとも上部電極１３は複数の容量部１２に共通している。したがって、その共通している上部電極を共通上部電極と見ることができる。なお、容量部１２は、シリンダ型の容量素子やクラウン型の容量素子であっても良い。
【００２４】
容量部１２は、セルトランジスタ１０を覆う層間絶縁層４１の上部表面領域を底部として、その底部から層間絶縁層４１上の表層絶縁層５１、層間絶縁層４２、表層絶縁層５２、層間絶縁層４３、表層絶縁層５３を貫通するように設けられている。ハーフクラウンの内部を埋める上部電極１３の上部表面は、層間絶縁層４３と表層絶縁層５３とで構成される第１層間層の上部表面と、半導体基板５の表面からの高さが、製造誤差の範囲で同一である。すなわち、上部電極１３の上部表面は、その第１層間層の上部表面に含まれていると見ることできる。この場合、複数の容量部１２に共通な上部電極１３上には、全域に表層絶縁膜５３が無い。複数の容量部１２は、概ね層間絶縁層４４に覆われている。
【００２５】
上部配線１４、１６は、層間絶縁層４４（第２層間層）の表面領域に埋設されている。上部配線１４は、層間絶縁層４４を貫通して設けられたビア１５を介して下層の上部配線１３と接続されている。上部配線１４、１６の上部表面は、表層絶縁層５４で覆われている。上部配線１４、１６及びビア１５は、ＴａＮ（窒化タンタル）膜とＴａ（タンタル）の積層（バリア膜）／Ｃｕ（銅）膜に例示される。
【００２６】
ロジック部３（第１領域）は、複数の論理素子の集合体であり、情報処理機能を有している。ロジック部３は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）機能を実現する回路に例示される。ロジック部３は、回路３０、配線３２、３４、及び上部配線３６を備える。
【００２７】
回路３０は、詳細には図示されていないが、論理回路及び周辺回路を備える。回路３０の論理回路は、半導体基板５の表面領域及びその表面上部に設けられている。論理回路は、情報処理機能を実行する。論理回路は、概ね層間絶縁層４１に覆われている。配線３２は、層間絶縁層４１の上の表層絶縁層５１及び層間絶縁層４２に埋設されている。配線３２は、層間絶縁層４１を貫通するコンタクト３１を介して論理回路と接続されている。上部表面は、層間絶縁層４２と共に表層絶縁層５２で覆われている。表層絶縁層５２は、層間絶縁層４３に覆われている。配線３４は、層間絶縁層４３の表面領域に埋設されている。配線３４は、層間絶縁層４３及び表層絶縁層５２を貫通するビア３３を介して配線３２と接続されている。上部表面は、層間絶縁層４３と共に表層絶縁層５３で覆われている。層間絶縁層４３と表層絶縁層５３とは、第１層間層を構成している。第１層間層の上部表面（表層絶縁層５３の上部表面）と、メモリ部２の上部電極１３の上部表面とは、半導体基板５の表面から製造誤差の範囲で同一高さである。表層絶縁層５３は、層間絶縁層４４に覆われている。
また、回路３０の周辺回路は、半導体基板５の表面領域及びその表面上部に設けられている。周辺回路は、メモリセルの動作の制御機能を有する。制御回路やセンスアンプやデコーダのようなメモリ部２を駆動するための回路などが設けられている。周辺回路は、概ね層間絶縁層４１に覆われている。
【００２８】
上部配線３６は、層間絶縁層４４（第２層間層）の表面領域に埋設されている。上部配線３６は、層間絶縁層４４及び表層絶縁層５３を貫通するビア３５を介して配線３４と接続されている。上部表面は、層間絶縁層４４と共に表層絶縁層５４で覆われている。配線３２、３４、上部配線３６、ビア３３、３５は、ＴａＮ（窒化タンタル）膜とＴａ（タンタル）の積層（バリア膜）／Ｃｕ（銅）膜に例示される。
【００２９】
ここで、上述のように、表層絶縁層５３の上面と上部電極１３の上面とは、略同一の平面上にある。すなわち、上部電極１３の上面は表層絶縁層５３の上部表面に含まれていると見ることができる。そして、当該上部表面には、上部電極１３による段差は発生してない。したがって、段差による配線不良等の発生を回避することができる。また、表層絶縁層５３上の層間絶縁層４４以降は、メモリ部２とロジック部３とで同一の配線設計パラメータを用いることができる。
【００３０】
次に、本発明の実施の形態に係る半導体装置の製造方法について説明する。図２〜１２は、本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【００３１】
図２に示すように、まず、メモリ部２のセルトランジスタ１０など、ロジック部３の回路３０などを覆うように、層間絶縁層４１（例示：ＳｉＯ２（酸化シリコン）膜）を形成する。次に、層間絶縁層４１において、メモリ部２の所定の箇所にコンタクト１１を、ロジック部３の所定の箇所にコンタクト３１をそれぞれ形成する。続いて、層間絶縁層４１上にエッチングストッパ膜としての表層絶縁層５１（例示：ＳｉＣ（炭化シリコン）膜／ＳｉＣＮ（炭窒化シリコン）膜）、及びその上に層間絶縁層４２（例示：分子細孔層間膜ＳｉＯＣＨ：ｌｏｗ−ｋ膜）をそれぞれ形成する。その後、ロジック部３には、表層絶縁層５１及び層間絶縁層４２を貫通し、コンタクト３１と接続するように、配線３２（Ｍ１）を形成する（ダマシン）。次に、層間絶縁層４２上にエッチングストッパ膜としての表層絶縁層５２（例示：ＳｉＣ膜／ＳｉＣＮ膜）、及びその上に層間絶縁層４３（例示：分子細孔層間膜ＳｉＯＣＨ：ｌｏｗ−ｋ膜）をそれぞれ形成する。続いて、ロジック部３には、表層絶縁層５２及び層間絶縁層４３を貫通し配線３２と接続するビア３３（Ｖ１）、及びその上の層間絶縁層４３の表面領域に配線３４（Ｍ２）をそれぞれ形成する（デュアルダマシン）。
【００３２】
配線３４の形成工程（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）後、半導体基板５の全面に、従来条件でＳｉＣＮ膜５３Ａを、例えば膜厚１０ｎｍ程度成長させる。続いて、ＳｉＣ膜５３Ｂを、例えば膜厚３０ｎｍ程度成長させる。その後、図３に示すように、更に、半導体基板５の全面に、従来条件でＳｉＣＮ膜５３Ｃを、例えば膜厚１０ｎｍ程度成長させる。それにより、ＳｉＣＮ膜５３Ｃ／ＳｉＣ膜５３Ｂ／ＳｉＣＮ膜５３Ａの積層膜が形成される。
【００３３】
次に、図４に示すように、メモリ部２の複数の容量部１２を形成する領域のパターンを有する反転フォトレジスト（Ｐｈｏｔｏ Ｒｅｓｉｓｔ）を形成する。そして、そのパターンを用いて、ＳｉＣＮ膜５３Ｃ／ＳｉＣ膜５３Ｂ／ＳｉＣＮ膜５３Ａ及び層間絶縁層４４（例示：ｌｏｗ−ｋ膜）の上部表面領域をエッチバックする。このときのエッチバック量は、ＳｉＣＮ膜５３Ｃの表面から、上部電極１３／上部電極１２Ａ／誘電体膜１２Ｂの合計膜厚（例示：Ｗ膜：２０ｎｍ／ＴｉＮ膜：２０ｎｍ／ＺｒＯ２膜：１０ｎｍ）−ＳｉＣ膜５３Ｂ／ＳｉＣＮ膜５３Ａの合計膜厚（例示：ＳｉＣ膜：３０ｎｍ／ＳｉＣＮ膜：１０ｎｍ）＋１０ｎｍの深さである。その結果、メモリ部２の容量部１２を形成する領域に、広く浅く平坦な窪み７１が形成される。また、このとき、上部電極１３（容量プレート）の反転レチクル、又は、メモリセルのトランジスタのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）レチクル、又は、メモリ部２のＰＷ（ｐ−ｗｅｌｌ）レチクルなどを使用することができる。すなわち、追加のレチクルを設計／製造する必要はなく、低コスト等である。
【００３４】
次に、図５に示すように、複数の容量部１２の複数のシリンダのパターンを有するフォトレジストを形成する。そして、そのパターンを用いて、層間絶縁層４３、表層絶縁層５２（例示：ＳｉＣ膜／ＳｉＣＮ膜）、層間絶縁層４２（例示：ｌｏｗ−ｋ膜）、及び表層絶縁層５１（例示：ＳｉＣ膜／ＳｉＣＮ膜）をエッチバックする。このとき、表層絶縁層５１でエッチングを止めるが、層間絶縁層４１（例示：ＳｉＯ２膜）の上部表面までエッチングされる。その結果、メモリ部２の複数の容量部１２用の複数のシリンダ７２が形成される。
【００３５】
続いて、図６に示すように、半導体基板５の全面に、下部電極用の金属膜６２（例示：ＴｉＮ膜）をＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ原子層堆積）法やＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎメタル有機ＣＶＤ）法などの方法により形成する。このとき、金属膜６２は、シリンダ７２の側面及び底面にも成長している。したがって、金属膜６２は、コンタクト１１と接続すると共に、層間絶縁層４１などとも接触している。次に、シリンダ７２内部にエッチバック保護フォトレジスト８１を埋め込む（シリンダ７２内にエッチバック保護フォトレジスト８１を残す）。このエッチバック保護フォトレジスト８１は、金属膜６２のエッチバック時に、シリンダ７２内の金属膜６２を保護する。
【００３６】
そして、図７に示すように、ＳｉＣＮ膜５３Ｃ上及びシリンダ７２の外側の金属膜６２をエッチバックする。その結果、金属膜６２がシリンダ７２の側壁及び底面だけに残り、下部電極１２Ｃが形成される。すなわち、側壁及び底面が下部電極１２Ｃで覆われたシリンダ７３となる。その後、エッチバック保護フォトレジスト８１を除去する。
【００３７】
次に、図８に示すように、シリンダ７３内部に再びエッチバック保護フォトレジスト８２を埋め込む（シリンダ７３内にエッチバック保護フォトレジスト８２を残す）。このように、エッチバック保護フォトレジスト８２を新たに埋め込むのは、エッチバック処理により前回のエッチバック保護フォトレジスト８１が劣化していると考えられるからである。このエッチバック保護フォトレジスト８２は、層間絶縁層４３のエッチバック時に、シリンダ７３内の下部電極１２Ｃを保護する。
【００３８】
続いて、図９に示すように、ＳｉＣＮ膜５３Ｃ／ＳｉＣ膜５３Ｂ／ＳｉＣＮ膜５３Ａの積層膜をマスクとして、メモリ部２の複数の容量部１２を形成する領域について、下部電極１２Ｃがエッチングされない条件で、層間絶縁層４３をエッチバックする。このとき、表層絶縁層５２でエッチングを止める。これにより、下部電極１２Ｃを有するシリンダ７３の周囲に溝部７４を形成する。その後、図１０に示すように、エッチバック保護フォトレジスト８２を除去する。
【００３９】
次に、図１１に示すように、半導体基板５の全面に、誘電体膜（例示：ＺｒＯ２膜）、上部電極膜（例示：ＴｉＮ膜）を所定の膜厚で形成する。続いて、他の上部電極膜（例示：Ｗ膜）を、シリンダ７３（の上部電極膜上）を埋めるようにＣＶＤ法で成長させる。その後、複数の容量部１２を形成する領域のパターンを有するエッチング保護用フォトレジストを形成し、それをマスクとして誘電体膜、上部電極膜、及び他の上部電極膜をエッチバックする。このとき、ＳｉＣＮ膜５３Ｃでエッチングを止める。ＳｉＣＮ膜５３Ｃはエッチングにより非常に薄くなるか、消失して、表層絶縁層５３となる。このエッチングの結果、表層絶縁層５３（概ねＳｉＣ膜５３Ｂ／ＳｉＣＮ膜５３Ａ）の膜厚は、例えば、４０ｎｍ程度となる。エッチングの状態により、ＳｉＣ膜５３Ｂまでエッチングが進みすぎた場合など、必要に応じて、エッチングストッパ膜として機能を確保するためにＳｉＣ膜（ＳｉＣ膜５３Ｂ）の付け直しを行っても良い。その後、エッチング保護用フォトレジストを除去する。その結果、メモリ部２に、複数の容量部１２（下部電極１２Ｃ、誘電体層１２Ｂ、上部電極１２Ａ、上部電極１３）が形成される。
【００４０】
その後、図１２に示すように、表層絶縁層５３上に層間絶縁層４４（例示：ｌｏｗ−ｋ膜）を形成する。続いて、ロジック部３には、表層絶縁層５３及び層間絶縁層４４を貫通し配線３４と接続するビア３５（Ｖ２）、及びその上の層間絶縁層４４の表面領域に配線３６（Ｍ３）をそれぞれ形成する（デュアルダマシン）。それと同時に、メモリ部２には、表層絶縁層５３及び層間絶縁層４４を貫通し上部電極１３と接続するビア１５（Ｖ２）、その上の層間絶縁層４４の表面領域に配線１４（Ｍ３）（デュアルダマシン）、及び層間絶縁層４４の表面領域に配線１６（Ｍ３）をそれぞれ形成する。なお、メモリ部２にはエッチングストッパ膜としての表層絶縁層５３がないが、上部電極１３がＷ膜で設けられている場合、その上部電極１３がエッチングストッパ膜として機能する。そのため、ビア１５を形成する場合、表層絶縁層５３がなくても問題は無い。
【００４１】
以上の工程により、本発明の実施の形態に係る半導体装置が製造される。
【００４２】
本実施の形態では、以下の効果を得ることができる。
一般に、メモリ部（例示：ＤＲＡＭ）とロジック部とを混載した半導体装置では、ロジック部において配線を形成した後、メモリ部において容量部を形成し、続いて両部において上部配線に係る配線工程を形成する製造方法が考えられる。しかし、その場合、図１６の説明で既述したように、容量部を形成することで段差が形成される可能性がある。段差が形成されると、その後の配線工程の加工が困難になる可能性がある。そうなると、上部電極とその上層配線との間でのショートや、上層配線のビアのオープンやショート、配線オープンやショートが発生する。
【００４３】
また、図１３に示すように、段差Ｄを層間層２４４の厚みに吸収させることが考えられる。しかし、この場合、メモリ部２０２でのビア２１５及び配線２１４を配線設計パラメータに合わせ、ロジック部２０３でのビア２３５及び配線２３６を同様に配線設計パラメータに合わせると、同じ層になるべき配線２１４及びビア２１５と配線２３６及びビア２３５との間で、高さの差ｔ１が発生してしまう。そうなると、その後の設計を配線設計パラメータにあわせて行うことができず、当該ビアや配線の抵抗値の予測が困難となり、誤差が生じ易くなり設計が困難となる。ｔ１部分の高さ（メモリ部２０２との高さの差）を低減しようとして、ＣＭＰ工程を追加すると、ＤＲＡＭセルアレイ部分の上部に形成された配線も同時にＣＭＰされてしまいメモリ部２０２の配線高さが減少し、配線抵抗の増加が問題となる。
【００４４】
また、図１４に示すように、段差Ｄをビア２３５の高さに吸収させることが考えられる。しかし、この場合、ビア２３５の高さは、配線設計パラメータに合っていないため（高さの差ｔ２）、その後の設計を配線設計パラメータにあわせて行うことができず、特に当該ビアの抵抗が高くばらつき、オープン不良の可能性や信頼性の著しい低下が生じ、安定した製造が困難となる。
【００４５】
本実施の形態では、ロジック部３の配線３４、３２等の形成後、容量部１２が形成される領域をエッチバックし（図４、窪み７１）、その後、複数の容量部１２の開口を行う。その結果、複数の容量部１２における共通の上部電極１３の半導体基板５からの高さを、表層絶縁層５３の上面の半導体基板５からの高さに合わせることができる。すなわち、容量部１２を形成する工程後に生じる段差（例示：図１３や図１４における段差Ｄ）を解消できる。そして、段差が発生しないため、複数の容量部１２の形成工程後は、ロジック部３の表層絶縁層５３と、上部電極１３とで形成される平面上に、通常のロジック配線条件の配線設計パラメータにて、メモリ部２及びロジック部３のビア（１５、３５）や配線（１４／１６、３６）を同一工程で形成することができる。すなわち、上部電極１３上のビア１５（コンタクト）や配線１４、１６をロジック部３のビア３５や配線３６と同様にロジックの標準条件（同一条件）で形成できる。したがって、配線設計パラメータの互換性を確保することができる。このように、本実施の形態では、メモリ部とロジック部との間で、設計の互換性を高めることができる。特に配線工程において、その互換性の向上が高い。
【００４６】
本実施の形態では、更に、配線３２やビア３３の形成に必要なエッチングストッパ膜（表層絶縁層５１、５２）を利用することにより、より立体的（例示：ハーフクラウン）なＭＩＭ構造を実現できる。それにより、メモリセルの縮小化に伴う容量値の低下を、より立体的（ハーフクラウンタイプやクラウンタイプ）のＭＩＭ容量を用いて抑制し、ＭＩＭ容量値を確保することが最小限の追加工程で実現できる。また、配線を形成する際、メモリ部には配線を使用せず、配線層間にＭＩＭ容量を複数の容量部として形成することで、容量値やコンタクト抵抗、コンタクト間容量の低減が可能となる。
【００４７】
なお、本発明は上記実施の形態に限定されるものではない。図１５は、本発明の実施の形態に係る半導体装置の他の構成を示す断面図である。この半導体装置１ａは、複数の容量部１２ａが、ハーフクラウンタイプではなく、シリンダタイプである。その他の構成は、図１の場合と同様である。また、その製造方法は、上記製造方法において、図２〜図７の工程を実行後、図８〜図１０の工程を省略し、図１１及び図１２の工程を実行することで実現可能である。
【００４８】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
【符号の説明】
【００４９】
１、１ａ 半導体装置
２ メモリ部
３ ロジック部
５ 半導体基板
１０ セルトランジスタ
１１ コンタクト
１５ ビア
１２、１２ａ 容量部
１２Ａ、１２Ａａ 上部電極
１２Ｂ、１２Ｂａ 誘電体層
１２Ｃ、１２Ｃａ 下部電極
１３、１３ａ 上部電極
１４、１６ 配線
３０ 回路
３１ コンタクト
３３、３５ ビア
３２、３４、３６ 配線
４１、４２、４３、４４ 層間絶縁層
５１、５２、５３、５４ 表層絶縁層
５３Ａ ＳｉＣＮ層
５３Ｂ ＳｉＣ層
５３Ｃ ＳｉＣＮ層
６２ 金属膜
７１ 窪み
７２、７３ シリンダ
７４ 溝部
８２ ワード線
８４ ビット線
【特許請求の範囲】
【請求項１】
第１領域の第１層間層に配線を形成する工程と、
前記配線形成後に、第２領域の前記第１層間層における表面領域をエッチングする工程と、
前記エッチングした領域に下方へ伸びる複数の開口部を形成する工程と、
前記複数の開口部に下部電極層、誘電体層及び共通上部電極を形成して、複数の容量部を形成する工程と
を具備し、
前記複数の容量部を形成する工程は、
前記第１層間層の上面と前記共通上部電極の上面とが略同一平面上になるように、前記共通上部電極を形成する工程を備える
半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第１層間層は、上部表面にエッチングストッパ膜を有し、
前記第１層間層における表面領域をエッチングする工程は、
前記エッチングストッパ膜を含む前記第１層間層の上部表面領域をエッチングする工程を備え、
前記エッチングストッパ膜の上面と前記共通上部電極の上面とは略同一平面上にある
半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
前記第１領域及び前記第２領域に、前記第１層間層上に第２層間層を形成する工程と、
前記第１領域の前記第２層間層に前記配線の上部表面から上方に延在する第１ビア及び第１上部配線を、前記第２領域の第２層間層に前記共通上部電極の上部表面から上方に延在する第２ビア及び第２上部配線をそれぞれ形成する工程と
を更に具備し、
前記１ビアと前記前記第２ビアとは略同一の高さである
半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか一項に記載の半導体装置の製造方法において、
前記複数の容量部の各々は、シリンダ型の容量素子、ハーフクラウン型の容量素子、及びクラウン型の容量素子の内から選択された容量素子である
半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか一項に記載の半導体装置の製造方法において、
前記複数の開口部は、前記第１層間層及び、前記第１層間層の下に形成された１つ又は複数の層間層にまたがって形成される
半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれか一項に記載の半導体装置の製造方法において、
前記第１領域はロジックが形成され、前記第２領域にはメモリが形成される
半導体装置の製造方法。
【請求項７】
第１領域の第１層間層の表面領域に設けられた配線と、
第２領域の前記第１層間層の表面領域に上部が設けられた共通上部電極と、
前記共通上部電極を共通の上部電極とし、下方へ伸びる複数の容量部と
を具備し、
前記第１層間層の上面と前記共通上部電極の上面とは略同一の平面上にある
半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第１層間層は、上部表面にエッチングストッパ膜を備え、
前記共通上部電極の上面は、前記エッチングストッパ膜を有さず、
前記エッチングストッパ膜の上面と前記共通上部電極の上面とは略同一平面上にある
半導体装置。
【請求項９】
請求項７又は８に記載の半導体装置において、
前記第１領域に設けられ、前記配線の上部表面から上方に延在し、第２層間層にある第１ビアと、
前記第１ビアの上面に設けられ、前記第２層間層にある第１上層配線と、
前記第２領域に設けられ、前記共通上部電極の上部表面から上方に延在し、前記第２層間層にある第２ビアと、
前記第２ビアの上面に設けられ、前記第２層間層にある第２上層配線と
を更に具備し、
前記１ビアと前記前記第２ビアとは略同一の高さである
半導体装置。
【請求項１０】
請求項７乃至９のいずれか一項に記載の半導体装置において、
前記複数の容量部の各々は、シリンダ型の容量素子、ハーフクラウン型の容量素子、及びクラウン型の容量素子の内から選択された容量素子である
半導体装置。
【請求項１１】
請求項７乃至１０のいずれか一項に記載の半導体装置において、
前記複数の容量部は、前記第１層間層及び、前記第１層間層の下に形成された１つ又は複数の層間層にまたがって形成される
半導体装置。
【請求項１２】
請求項７乃至１１のいずれか一項に記載の半導体装置において、
前記第１領域はロジックが設けられ、前記第２領域にはメモリが設けられている
半導体装置。
【請求項１】
第１領域の第１層間層に配線を形成する工程と、
前記配線形成後に、第２領域の前記第１層間層における表面領域をエッチングする工程と、
前記エッチングした領域に下方へ伸びる複数の開口部を形成する工程と、
前記複数の開口部に下部電極層、誘電体層及び共通上部電極を形成して、複数の容量部を形成する工程と
を具備し、
前記複数の容量部を形成する工程は、
前記第１層間層の上面と前記共通上部電極の上面とが略同一平面上になるように、前記共通上部電極を形成する工程を備える
半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第１層間層は、上部表面にエッチングストッパ膜を有し、
前記第１層間層における表面領域をエッチングする工程は、
前記エッチングストッパ膜を含む前記第１層間層の上部表面領域をエッチングする工程を備え、
前記エッチングストッパ膜の上面と前記共通上部電極の上面とは略同一平面上にある
半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
前記第１領域及び前記第２領域に、前記第１層間層上に第２層間層を形成する工程と、
前記第１領域の前記第２層間層に前記配線の上部表面から上方に延在する第１ビア及び第１上部配線を、前記第２領域の第２層間層に前記共通上部電極の上部表面から上方に延在する第２ビア及び第２上部配線をそれぞれ形成する工程と
を更に具備し、
前記１ビアと前記前記第２ビアとは略同一の高さである
半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか一項に記載の半導体装置の製造方法において、
前記複数の容量部の各々は、シリンダ型の容量素子、ハーフクラウン型の容量素子、及びクラウン型の容量素子の内から選択された容量素子である
半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか一項に記載の半導体装置の製造方法において、
前記複数の開口部は、前記第１層間層及び、前記第１層間層の下に形成された１つ又は複数の層間層にまたがって形成される
半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれか一項に記載の半導体装置の製造方法において、
前記第１領域はロジックが形成され、前記第２領域にはメモリが形成される
半導体装置の製造方法。
【請求項７】
第１領域の第１層間層の表面領域に設けられた配線と、
第２領域の前記第１層間層の表面領域に上部が設けられた共通上部電極と、
前記共通上部電極を共通の上部電極とし、下方へ伸びる複数の容量部と
を具備し、
前記第１層間層の上面と前記共通上部電極の上面とは略同一の平面上にある
半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第１層間層は、上部表面にエッチングストッパ膜を備え、
前記共通上部電極の上面は、前記エッチングストッパ膜を有さず、
前記エッチングストッパ膜の上面と前記共通上部電極の上面とは略同一平面上にある
半導体装置。
【請求項９】
請求項７又は８に記載の半導体装置において、
前記第１領域に設けられ、前記配線の上部表面から上方に延在し、第２層間層にある第１ビアと、
前記第１ビアの上面に設けられ、前記第２層間層にある第１上層配線と、
前記第２領域に設けられ、前記共通上部電極の上部表面から上方に延在し、前記第２層間層にある第２ビアと、
前記第２ビアの上面に設けられ、前記第２層間層にある第２上層配線と
を更に具備し、
前記１ビアと前記前記第２ビアとは略同一の高さである
半導体装置。
【請求項１０】
請求項７乃至９のいずれか一項に記載の半導体装置において、
前記複数の容量部の各々は、シリンダ型の容量素子、ハーフクラウン型の容量素子、及びクラウン型の容量素子の内から選択された容量素子である
半導体装置。
【請求項１１】
請求項７乃至１０のいずれか一項に記載の半導体装置において、
前記複数の容量部は、前記第１層間層及び、前記第１層間層の下に形成された１つ又は複数の層間層にまたがって形成される
半導体装置。
【請求項１２】
請求項７乃至１１のいずれか一項に記載の半導体装置において、
前記第１領域はロジックが設けられ、前記第２領域にはメモリが設けられている
半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１１−１４７３１（Ｐ２０１１−１４７３１Ａ）
【公開日】平成２３年１月２０日（２０１１．１．２０）
【国際特許分類】
【出願番号】特願２００９−１５７８５８（Ｐ２００９−１５７８５８）
【出願日】平成２１年７月２日（２００９．７．２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年１月２０日（２０１１．１．２０）
【国際特許分類】
【出願日】平成２１年７月２日（２００９．７．２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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