半導体装置
【課題】電源電圧の変化、温度変化に対してタイミング変動の小さいタイミング制御回路、及び該回路を備えた半導体装置の提供。
【解決手段】入力クロックを用いた第１のクロック生成回路、及び第２のクロック生成回路と、前記第１のクロック信号と、前記第２のクロック信号と、コマンドデコーダから活性化信号と、タイミングレジスタから遅延時間を選択する選択信号とを受け、前記活性化信号の活性化から、前記選択信号によって規定される、前記第１の周期の所定倍（ｍ）の時間と、前記第２の周期の所定倍（ｎ）の時間とを合成した時間に対応したタイミング生成回路とを備え、タイミングレジスタはｍ、ｎの値を記憶し、タイミングレジスタに記憶するのは、モードレジスタセットコマンドの時の初期化シーケンスで実施する。動作状態では、前記のタイミングレジスタに記憶した情報をもとに、タイミング生成回路から所望のタイミングで、タイミング信号を出力する。
【解決手段】入力クロックを用いた第１のクロック生成回路、及び第２のクロック生成回路と、前記第１のクロック信号と、前記第２のクロック信号と、コマンドデコーダから活性化信号と、タイミングレジスタから遅延時間を選択する選択信号とを受け、前記活性化信号の活性化から、前記選択信号によって規定される、前記第１の周期の所定倍（ｍ）の時間と、前記第２の周期の所定倍（ｎ）の時間とを合成した時間に対応したタイミング生成回路とを備え、タイミングレジスタはｍ、ｎの値を記憶し、タイミングレジスタに記憶するのは、モードレジスタセットコマンドの時の初期化シーケンスで実施する。動作状態では、前記のタイミングレジスタに記憶した情報をもとに、タイミング生成回路から所望のタイミングで、タイミング信号を出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、高速、高集積な半導体記憶装置、および、論理回路と半導体記憶装置を集積した半導体装置のチップ内部のタイミング制御に関するものである。
【背景技術】
【０００２】
半導体記憶装置の一つである、ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、以下ＤＲＡＭと記す）は、我々が日常利用する様々な電子機器に数多く搭載されている。また、近年の機器の低消費電力化、高性能化のニーズに伴い、搭載されるＤＲＡＭも低電力化、高速化、大容量化といった高性能化が強く求められている。
【０００３】
高性能なＤＲＡＭを実現するための最も有効な手段の一つは、メモリセルの微細化である。微細化することで、メモリセルを小さくできる。その結果、メモリセルに接続されるワード線及びデータ線長が短くなる。すなわち、ワード線、データ線の寄生容量を低減できるので、低電圧動作が可能となり、低消費電力化が実現できる。また、メモリセルが小さくなるので、メモリの大容量化が可能となり、機器の高性能化が実現できる。このように、微細化はＤＲＡＭの高性能化に大きく寄与する。
【０００４】
しかしながら、６５ｎｍ、４５ｎｍノードと微細化が進むにつれて、前述したような高性能化の効果だけではなく、様々な副作用があらわれる。その主な副作用は、微細化によって生じる素子特性のバラツキ増加である。ここで素子特性のバラツキとは、例えばトランジスタのしきい値電圧や、トランジスタから流れるリーク電流の大きさの分散値（平均値からのずれ）である。この素子バラツキは、ＤＲＡＭの動作性能劣化の原因となるため、素子バラツキはできるだけ小さく抑えるのが望ましい。
【０００５】
特にしきい値電圧のばらつきは、ＤＲＡＭチップ内部の制御信号の起動タイミングのズレの原因となる。この制御信号の起動タイミングのズレは、ＤＲＡＭの誤動作の原因となる。すなわち、しきい値電圧のバラツキはチップの歩留まりに大きく影響を与える。
【０００６】
以下では、図３１から図３４を用いて、この理由を説明する。図３１は、ＤＲＡＭの典型的な制御信号生成回路の一部をブロック図として示した図である。各ブロックとして、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥと不図示のアドレス信号を入力し、コマンドをデコードするコマンドデコーダ（Ｃｏｍｍａｎｄ Ｄｅｃｏｄｅｒ）と、アレイロジック回路（ＡＬ０、ＡＬ１、ＡＬ２）とアナログディレイ（ＡＤＬＹ０、ＡＤＬＹ１、ＡＤＬＹ２）を備えたロウ系制御回路（Ｒｏｗ Ｃｏｎｔｒｏｌ）と、アレイコントロール（ＡＲＡＣ）、メインワードドライバ（ＭＷＤ）、センスアンプコントロール（ＳＡＣＴＬ）を備えたロウデコーダ（ＲＤＥＣ）と、メモリセルアレイ（Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ）と、備えている。
【０００７】
アレイロジック回路（ＡＬ０、ＡＬ１、ＡＬ２）からは、バンクアクティブ信号ＰＡＣＴＶ、プリチャージタイミング信号ＲＤＬＥＱ、センスアンプタイミング信号ＲＳＡＮが出力され、アレイコントロール（ＡＲＡＣ）、メインワードドライバ（ＭＷＤ）、センスアンプコントロール（ＳＡＣＴＬ）からは、メモリセルアレイ（Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ）に、バンクアクティブ信号ＡＤＬＥＱ、ワード線タイミング信号ＡＭＷＬ、センスアンプタイミング信号ＡＳＡＮが出力される。
【０００８】
例えばリード（読出し）を例にとって説明する。ＤＲＡＭにコマンド信号（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ）とアドレスが入力されると、コマンドデコーダ（Ｃｏｍｍａｎｄ Ｄｅｃｏｄｅｒ）で所望の動作とアドレスが確定する。
【０００９】
図３１では、バンクアクティブ信号ＰＡＣＴＶがデコードされている。デコード信号は、アレイロジック（ＡＬ０）に入力され、プリチャージタイミング信号ＲＤＬＥＱが起動される。一方、アレイロジック（ＡＬ０）に入力されたバンクアクティブ信号ＰＡＣＴＶはアナログディレイ（ＡＤＬＹ０）を経由して、アレイロジック（ＡＬ１）に入力される。
【００１０】
ここで、アナログディレイ（ＡＤＬＹ０）は、プリチャージタイミング信号ＲＤＬＥＱとワード線タイミング信号ＲＭＷＬの起動時間のタイミング調整に利用している。すなわち、不図示のプリチャージ回路の非活性化の完了とほぼ同時に、メモリセルアレイのワード線が活性化されるようにアナログディレイ（ＡＤＬＹ０）の遅延時間を調整して、ワード線タイミング信号ＲＭＷＬを出力するよう制御する。
【００１１】
同様に、メモリセルアレイの選択ワード線が活性化され、データ線上に読み出し信号が充分に出力されたと同時に、不図示のセンスアンプ回路が活性化されるように、アナログディレイ（ＡＤＬＹ１）の遅延時間を調整し、センスアンプタイミング信号RSANを出力する。各アレイロジック回路（ＡＬ０、ＡＬ１、ＡＬ２）からそれぞれ出力されたタイミング信号は、ロウデコーダ（ＲＤＥＣ）内の回路を経由して、メモリアレイ（Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ）に入力される。以上の説明のように、ＤＲＡＭ内部の動作タイミングはアナログディレイ回路の遅延時間によって調整されるため、アナログディレイの遅延時間の調整がＤＲＡＭのアクセス時間の性能を決める主要因となる。言い換えれば、アナログディレイの遅延時間がばらつくと、ＤＲＡＭのアクセス時間がばらつくことになる。
【００１２】
【非特許文献１】Ｋｏｈｔａｒｏｈ Ｇｏｔｏ， Ｓｈｉｇｅｔｏｓｈｉ Ｗａｋａｙａｍａ， Ｍｉｙｏｓｈｉ Ｓａｉｔｏ， Ｊｕｎｊｉ Ｏｇａｗａ， Ｈｉｒｏｔａｋａ Ｔａｍｕｒａ， Ｙｏｓｈｉｎｏｒｉ Ｏｋａｊｉｍａ， ａｎｄ Ｍａｓａｏ Ｔａｇｕｃｈｉ， ‘Ａｌｌ−Ｄｉｇｉｔａｌ Ｍｕｌｔｉ−Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ ｆｏｒ Ｉｎｔｅｒｎａｌ Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｉｏｎ ｉｎ Ｅｍｂｅｄｄｅｄ ａｎｄ／ｏｒ Ｈｉｇｈ−Ｓｐｅｅｄ ＤＲＡＭＳ’， １９９７ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐｐ．１０７−１０８
【発明の開示】
【発明が解決しようとする課題】
【００１３】
最先端のＤＲＡＭは微細化及び低電圧化が急速に進んでいる。微細化によるＬＳＩ内のＭＯＳトランジスタや配線の製造誤差や、外部電源の低電圧化の進展により、デバイス特性のばらつきが大きな問題となっている。
【００１４】
上記で述べたアナログディレイ（ＡＬＤＹ）の回路構成を図３２（ａ）に示す。一例として、多段のインバータを従属接続した回路を示している。
【００１５】
図３２（ｂ）は、図３２（ａ）のアナログディレイ（ＡＤＬＹ）の遅延量（ｔｄ）を各種の条件でシミュレーションにより求めた値を相対値として示している。ここで、Ｌｏｗ−ｖｏｌｔａｇｅ／Ｈｉｇｈ−ｖｏｌｔａｇｅは、動作電圧が高めにばらついている場合と、低めにばらついている場合にそれぞれ対応している。ｓｌｏｗ／ｆａｓｔは、ＭＯＳトランジスタのしきい値が高い場合と、低い場合にそれぞれ対応している。Ｈｉｇｈ ｔｅｍｐ／Ｌｏｗ ｔｅｍｐは動作温度が高い場合と、低い場合にそれぞれ対応している。
【００１６】
図３２（ｂ）において、例えば、Ｌｏｗ−ｖｏｌｔａｇｅ、ｓｌｏｗ、Ｈｉｇｈ ｔｅｍｐの組み合わせは、
・動作電圧が低めにばらつき、且つ、
・ＭＯＳトランジスタのしきい値が高く、且つ、
・動作温度が高い、
場合の遅延に対応しており、アナログディレイ（ＡＤＬＹ）の遅延量（ｔｄ）は大となる。また、Ｈｉｇｈ−ｖｏｌｔａｇｅ、ｆａｓｔ、Ｌｏｗ ｔｅｍｐの組み合わせは、
・動作電圧が高めにばらつき、且つ、
・ＭＯＳトランジスタのしきい値が低く、且つ、
・動作温度が低い、
場合の遅延に対応しており、アナログディレイ（ＡＤＬＹ）の遅延量（ｔｄ）は小となる。他の組み合わせも同様に読み取れる。
【００１７】
図３２（ｂ）からも明らかなように、アナログディレイ（ＡＤＬＹ）において、最も遅延が長くなる場合（最大遅延）と、最も短くなる場合（最小遅延）では約２倍の違いがある。シンクロナスＤＲＡＭの内部にある遅延回路において、このように遅延量が大きく変化すると、アクセス時間が増大する。
【００１８】
図３３の（ｂ）に、シンクロナスＤＲＡＭ内部の回路が最も速く動作する条件（Ｂｅｓｔ Ｃａｓｅ）における、回路ブロックの動作タイミングを示す。
【００１９】
コマンドデコーダ（Ｃｏｍｍａｎｄ Ｄｅｃｏｄｅｒ）、ロウ系制御回路（Ｒｏｗ Ｃｏｎｔｒｏｌ）、ロウデコーダ（ＲＤＥＣ）、メモリアレイ（Ｍｅｍｏｒｙ Ａｒｒａｙ）の動作時間を横軸にとっている。なお、図中のハッチング部分（ＡＤＬＹ０、ＡＤＬＹ１）は、アナログディレイの遅延時間を示している。
【００２０】
前述したように、アナログディレイＡＤＬＹ０はプリチャージ回路の非活性化とワード線の活性化がほぼ同時になるように調整する回路である。すなわちプリチャージ−ワード線マージンｔＤＥＱＷＬＭ＿Ｂを必要最小限な量となるように調整する。同様に読み出し信号量の出力タイミングとセンスアンプ回路の活性化がほぼ同時になるようにアナログディレイＡＤＬＹ１の遅延時間を調整する。すなわち、ワード線−センスアンプマージンｔＷＬＳＡＭ＿Ｂを必要最小限な量となるように調整する。このようにして、各タイミング信号間のタイミングマージンを可能な限り小さくして、アクセス時間が短くなるようにタイミング設計をする。
【００２１】
図３３の（ａ）に、上記のようにベストケース側で遅延時間を決定して回路設計した場合において、ＤＲＡＭ内部の回路が最も遅く動作する条件（Ｗｏｒｓｔ Ｃａｓｅ）における、回路ブロックの動作タイミングを示す。
【００２２】
ワーストケースではコマンドデコーダ、ロウ系制御回路、ロウデコーダ、メモリアレイの動作時間が増加しているのに加えて、アナログディレイ回路（ＡＤＬＹ０、ＡＤＬＹ１）の遅延時間も長くなっている。このとき、各回路ブロックの動作時間の増加分よりも、アナログディレイの遅延時間の増加分が大きい場合がある。
【００２３】
このような場合、ＤＲＡＭ回路ブロックの回路遅延に加え、
・プリチャージ−ワード線マージンｔＤＥＱＷＬＭ＿Ｗ（ビット線イコライズ信号ＢＬＥＱとワード線タイミング信号ＡＭＷＬ間のタイミングマージン）や、
・ワード線−センスアンプマージンｔＷＬＳＡＭ＿Ｗ（ワード線ＳＷＬとセンスアンプタイミング信号ＡＳＡＮ間のタイミングマージン）
に無駄なマージン（遅延時間）が発生してしまう。すなわち、本来の回路・デバイスの性能が活かされず、結果としてＤＲＡＭのアクセス性能を落とすことになる。
【００２４】
逆に、ワーストケース側で遅延時間を決定して回路設計した場合において、ベストケース側でＤＲＡＭチップを動作させた場合、同様にアナログディレイのバラツキが原因で読出し誤動作が発生してしまう。この理由を、図３４を用いて以下に説明する。
【００２５】
図３３（ａ）は、ワーストケース側でタイミング設計したときのメモリアレイ内部の動作波形の一部である。選択対象のメモリセルに対応する、プリチャージ信号ＤＬＥＱＬが非活性化される。ほぼ同時に、非選択側のメモリアレイに対応するシェアードスイッチＳＨＲＲ（トランスファゲートのオン・オフを制御する制御信号）がネゲートされる。一方、選択側のメモリアレイに対応するシェアードスイッチＳＨＲＬ（トランスファゲートのオン・オフを制御する制御信号線）はＶＰＰレベルとされる。なお、シェアードスイッチは、後の説明で参照される図２３、図２５等に示される。
【００２６】
次にワード線ＷＬ０が選択され、データ線対ＤＬＴ、ＤＬＢに差電位が発生する。このとき、データ線対ＤＬＴ、ＤＬＢに必要充分な差電位が発生したら、センスアンプ活性化信号ＡＳＡＮ、ＡＳＡＰ１Ｂがアサートされるように、すなわちワード線−センスアンプマージンｔＷＬＳＡＭ＿Ｗが必要最小限となるように、図３１のアナログディレイ（ＡＤＬＹ１）の遅延時間を調整する。
【００２７】
このようにワーストケース側でタイミング設計したチップをベストケース側で動作させた波形が図３４（ｂ）である。
【００２８】
前述したように、アナログディレイのバラツキが大きい場合には、データ線対に読み出し信号が充分に出力される前に、センスアンプ活性化信号が起動されてしまう。例えば、センスアンプ活性化信号ＡＳＡＮ、ＡＳＡＰ１Ｂが起動した時点での読み出し信号量よりも、センスアンプ回路のオフセット電圧（センスアンプ回路を構成するペアトランジスタ間のしきい値電圧ばらつき）が大きい場合は、データが誤反転されて読み出しエラーとなる。
【００２９】
このように、従来のアナログディレイ回路を用いたタイミング制御方式では、素子バラツキの増加によるタイミングエラーが発生する恐れがある。
【００３０】
この問題を解決するために、これまでにデジタル遅延回路をメモリ回路に適用する例が報告されている。ここで、デジタル遅延回路とは、クロックおよびクロックを分周した多相クロックを用いて、これらの周期の整数倍の遅延を発生する回路を指す。
【００３１】
デジタル遅延回路を用いると、デバイス、温度、電源電圧が変化した場合でも、外部より供給されるクロック周期で定まる遅延を発生できるため、遅延量の変化が小さいという利点がある。
【００３２】
一例としては、非特許文献１において、ＤＬＬ（Delay Lock Loop）で多相のクロックを発生し、このクロックを内部で用いるＤＲＡＭが発表されている。
【００３３】
しかしながら、ＤＬＬを用いる場合、ＤＬＬの駆動電流が大きく、チップの動作時消費電流が増加してしまう。また、ＤＬＬはクロックが供給されてから、内部の遅延がクロックと同期するまでには所定の時間(約１００サイクル)を有するために、ＤＲＡＭのスタンバイモードにおいてもクロックを止めることが出来ず、スタンバイモードの消費電流が増加する問題がある。
【００３４】
そこで、本発明の目的は、電源電圧の変化、温度変化に対してタイミング変動の小さいタイミング生成回路、及び該回路を備えた半導体装置を提供することにある。
【課題を解決するための手段】
【００３５】
本願において開示される発明のうち、代表的なもの概要を簡単に説明すれば、次のとおりである。
【００３６】
本発明によれば、入力クロック信号から、第１の周期を有する第１のクロック信号を生成する第１のクロック生成回路と、
前記入力クロック信号から、第２の周期を有する第２のクロック信号を生成する第２のクロック生成回路と、
前記第１のクロック信号と、前記第２のクロック信号と、活性化信号と、遅延時間を選択する選択信号とを受け、前記活性化信号の活性化から、前記選択信号によって規定される、前記第１の周期の所定倍の時間と、前記第２の周期の所定倍の時間とを合成した時間に対応した遅延量、遅延させたタイミング信号を出力するタイミング生成回路と、を備えた半導体装置が提供される。
【００３７】
本発明においては、前記第１の周期をＴ１、前記第２の周期をＴ２、前記選択信号で規定される値を非負の整数ｍ、ｎとすると、前記タイミング生成回路は、
前記第１のクロック信号と、前記活性化信号と、前記ｍとを入力し、前記活性化信号が活性化されたのち、前記第１のクロック信号の有効エッジから、ｍ・Ｔ１の遅延量で疎調タイミング信号を生成する疎調遅延回路と、
前記第２のクロック信号と、前記疎調遅延回路からの前記疎調タイミング信号と、前記ｎとを入力し、前記疎調タイミング信号が出力されたタイミングから、ｎ・Ｔ１の遅延量で微調タイミング信号を生成する微調遅延回路と、
を備え、前記活性化信号が活性化されてから、ｍ・Ｔ１＋ｎ・Ｔ２の遅延時間で出力される前記微調タイミング信号が、前記タイミング生成回路からの前記タイミング信号をなす構成としてもよい。
【００３８】
本発明においては、前記タイミング生成回路から出力される前記タイミング信号を受け、制御信号を生成するコントロール回路をさらに備え、前記コントロール回路は、
前記タイミング生成回路から出力される前記タイミング信号をサンプリングクロックとして、前記活性化信号をサンプルするフリップフロップと、
前記活性化信号を遅延させる遅延回路と、
一の動作モードにおいて、前記フリップフロップによる前記活性化信号のサンプル出力を前記制御信号として出力し、
別の動作モードにおいて、前記遅延回路により前記活性化信号を遅延させた信号を、前記制御信号として出力する回路と、
を備えた構成としてもよい。
【００３９】
本発明においては、前記タイミング生成回路から出力される前記タイミング信号を受け、制御信号を生成するコントロール回路をさらに備え、前記コントロール回路は、
前記タイミング生成回路から出力される前記タイミング信号をサンプリングクロックとして、前記活性化信号をサンプルするフリップフロップと、
前記活性化信号を遅延させる遅延回路と、
動作モードを制御する所定の制御信号に基づき、前記遅延回路の出力をマスクする第１の論理回路と、
前記フリップフロップの出力と前記第１の論理回路の出力とを入力する第２の論理回路と、
を備え、
一の動作モードにおいて、前記第１の論理回路は前記遅延回路の出力をマスクし前記第１の論理回路の出力が所定の固定値に設定される場合、前記第２の論理回路は、前記フリップフロップが前記タイミング信号でサンプルした活性化信号を前記制御信号として出力し、
別の動作モードにおいて、前記フリップフロップの出力が所定の固定値に設定され、前記第１の論理回路では前記遅延回路の出力をマスクせず、前記第２の論理回路は、前記第１の論理回路の出力に基づき、前記制御信号を出力する構成としてもよい。
【００４０】
本発明においては、前記タイミング生成回路から出力される前記タイミング信号を受け、制御信号を生成するコントロール回路をさらに備え、前記コントロール回路は、
前記タイミング生成回路から出力される前記タイミング信号をサンプリングクロックとして、前記活性化信号をサンプルするフリップフロップと、
前記活性化信号を遅延させる遅延回路と、
動作モードを制御する信号に基づき、前記活性化信号を、前記遅延回路に入力するか、前記遅延回路をスキップさせる第１の切替回路と、
前記動作モードを制御する信号に基づき、前記第１の切替回路で前記遅延回路をスキップした場合、前記第１の切替回路からの前記活性化信号を前記フリップフロップに入力し、前記第１の切替回路にて前記活性化信号を前記遅延回路に入力した場合、前記遅延させた活性化信号を前記フリップフロップを経由せずに出力する第２の切替回路と、
を備えた構成としてもよい。
【００４１】
本発明においては、前記遅延回路がインバータ列を含む。
【００４２】
本発明においては、前記タイミング生成回路は、前記制御信号として少なくとも第１、第２の制御信号を出力し、少なくとも第１、第２の前記コントロール回路を備え、
第１の前記コントロール回路は、前記活性化信号と、前記タイミング生成回路から出力される前記第１のタイミング信号を受け、第１の制御信号を出力し、
第２の前記コントロール回路は、第１の前記コントロール回路から出力される前記第１の制御信号を前記コントロール回路に入力される前記活性化信号として受け、前記タイミング生成回路から出力される前記第２のタイミング信号を受け、第２の制御信号を生成する。
【００４３】
本発明においては、前記遅延時間を選択する前記選択信号を記憶するタイミングレジスタをさらに備え、前記選択信号の値が可変自在に設定される構成としてもよい。
【００４４】
本発明においては、前記タイミングレジスタの値は、モードレジスタセット時に設定される構成としてもよい。
【００４５】
本発明においては、前記タイミング生成回路からの前記タイミング信号をクロック端子に受け、タイミング信号に応答して活性化信号をサンプルする回路をさらに備え、前記タイミング生成回路にて出力させたタイミング信号を、アクティベートに必要な制御信号として用いる構成としてもよい。
【００４６】
本発明においては、複数のビット線と複数のワード線の交差部にメモリセルを備えたメモリアレイを備え、
前記アクティベートに必要な制御信号として、
ビット線のプリチャージ回路の非活性化、
ワード線の活性化、
センスアンプの活性化のうち、
少なくとも１つ以上の動作に、前記タイミング生成回路から出力される前記タイミング信号を用いる構成としてもよい。
【００４７】
本発明においては、前記タイミング生成回路にて出力させたタイミング信号を、リード時に必要な制御信号に用いる構成としてもよい。
【００４８】
本発明においては、前記リードに必要な制御信号として、カラムデコーダの活性化、メインアンプ回路の活性化のうち、少なくとも１つ以上の動作に、前記タイミング生成回路の出力信号を用いる構成としてもよい。
【００４９】
本発明においては、前記タイミング生成回路に加え、インバータ列を含む遅延回路を備え、前記半導体装置が、待機状態にあるときは、前記タイミング生成回路からの出力信号ではなく、前記アナログ遅延回路を用いて、前記半導体記憶装置の内部動作のタイミングを制御する構成としてもよい。
【００５０】
本発明においては、アクセス性能が、前記入力クロックに基づき規定される構成としてもよい。
【００５１】
本発明においては、前記タイミング生成回路を制御するためのレジスタを有し、テストモードにおいて、前記レジスタ値を外部に出力する手段を備えた構成としてもよい。
【発明の効果】
【００５２】
本発明によれば、電源電圧の変化、温度変化に対してタイミング変動の小さい半導体装置が提供される。また、本発明をＤＲＡＭ等の半導体記憶装置に適用することで、タイミング設計におけるデッドマージンを削減し、高速アクセス時間又は低消費電流の実現が可能となる。
【発明を実施するための最良の形態】
【００５３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００５４】
本発明は、第１の周期Ｔ１のクロック（ＣＫａ）を生成する第１クロック生成回路（Ｃｌｏｃｋ Ａ Ｇｅｎｅｒａｔｏｒ）と、第２の周期Ｔ２の第２クロック（ＣＫｂ）を生成する第２クロック生成回路（Ｃｌｏｃｋ Ｂ Ｇｅｎｅｒａｔｏｒ）と、第１クロック（ＣＫａ）と、第２クロック（ＣＫｂ）と活性化信号（ＰＡＣＴＶ）を入力し、遅延時間を規定する値ｍ、ｎを非負の整数として、活性化信号（ＰＡＣＴＶ）が活性化されてから、遅延時間ｔｄ＝ｍ・Ｔ１＋ｎ・Ｔ２のタイミングでタイミング信号を発生するタイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）とを備えている。
【００５５】
また、本実施の形態に示される各ブロックを構成するトランジスタは、特に制限されないが公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。即ち、ウェルと素子分離領域と酸化膜が形成される工程の後、ゲート電極とソース・ドレイン領域を形成する第１と第２半導体領域とを形成する工程とを含む工程により形成される。ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の回路記号はゲートに丸印、または矢印をつけないものはＮ型ＭＯＳＦＥＴ（ＮＭＯＳ）を表し、ゲートに丸印、または矢印をつけたＰ型ＭＯＳＦＥＴ（ＰＭＯＳ）と区別される。以下、ＭＯＳＦＥＴを簡略化してＭＯＳあるいはＭＯＳトランジスタと呼ぶことにする。なお、本発明は、金属ゲートと半導体層の間に設けられた酸化膜を含む電界効果トランジスタだけに限定されるわけではなく絶縁膜を間に含むＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等の一般的なＦＥＴを用いた回路に適用される。また以下では、DRAM等の半導体記憶装置のタイミング制御信号の生成について説明するが、本発明は、任意の半導体集積回路装置に適用可能であることは勿論である。
【実施例】
【００５６】
本発明の一実施例のタイミング生成回路を備えた半導体記憶装置について説明する。図１は、本発明の一実施例の構成を示す図である。図１を参照すると、
第１のクロック信号Ｃｋａと第２のクロック信号ＣＫｂと、活性化信号ＰＡＣＴＶを入力し、各種タイミング信号を出力する生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）と、
タイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）を制御するタイミングレジスタ（Ｔｉｍｉｎｇ Ｒｅｇｉｓｔｅｒ）、
ロウ系制御回路（Ｒｏｗ Ｃｏｎｔｒｏｌ）、及び、
メモリアレイ（Ｍｅｍｏｒｙ Ａｒｒａｙ）
を備えたＤＲＡＭ回路の構成が示されている。
【００５７】
コマンドデコーダ（Ｃｏｍｍａｎｄ Ｄｅｃｏｄｅｒ）で発行されたコマンド（例えばアクティベートコマンド：ＰＡＣＴＶ）は、タイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）に入力される。
【００５８】
タイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）は、第１の周期T1の第１のクロック信号ＣＫａ、第２の周期Ｔ２のクロックＣＫｂを入力し、活性化信号ＰＡＣＴＶの活性化のタイミングから、所望の遅延時間で各種タイミング制御信号（プリチャージタイミング信号ＰＤＥＬＱ、ワード線タイミング信号ＰＭＷＬ、センスアンプタイミング信号ＰＳＡＮ）を発生する。
【００５９】
これらのタイミング制御信号は、ロウ系制御回路（Ｒｏｗ Ｃｏｎｔｒｏｌ）内のアレイロジック（ＡＬ０、ＡＬ１、ＡＬ２）に入力され、ロウデコーダ（Ｒｏｗ Ｄｅｃｏｄｅｒ）に入力される。
【００６０】
ロウデコーダに入力された各種タイミング信号（プリチャージタイミング信号ＲＤＬＥＱ、ワード線タイミング信号ＲＭＷＬ、センスアンプタイミング信号ＲＳＡＮ）は、ロウデコーダ内のアレイコントロール回路（ＡＲＡＣ）、メインワードドライバ（ＭＷＤ）、センスアンプコントロール回路（ＳＡＣＴＬ）を経由して、メモリアレイ制御信号（プリチャージタイミング信号ＡＤＬＥＱ、ワード線タイミング信号ＡＭＷＬ、センスアンプタイミング信号ＡＳＡＮ）として出力される。
【００６１】
メモリアレイ（Ｍｅｍｏｒｙ Ａｒｒａｙ）内の内部動作は、これらのタイミング信号を用いて制御されるため、製造プロセスの差や、供給電圧の変動、温度変化等の影響を受けにくく、結果としてアクセス時間を短縮できる。
【００６２】
図２は、図１のロウ系制御回路（Ｒｏｗ Ｃｏｎｔｒｏｌ）に設けられるアレイロジックＡＬ０の回路構成の一例を示す図である。図２を参照すると、アレイロジック（ＡＬ０）は、フリップフロップ（ＦＦ０）、アナログディレイ回路（ＡＤＬＹ０）及びアナログディレイ回路（ＡＤＬＹ１）、インバータ（ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶ５）、及び、否定論理積回路（ＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３、ＮＡＮＤ４）、論理和回路（ＯＲ）、否定論理和回路（ＮＯＲ）、バッファ（ＢＵＦ）を備えている。
【００６３】
アレイロジック（ＡＬ０）に入力される信号は、活性化信号（アクティベート信号）（ＰＡＣＴＶ）、タイミング信号（ＰＤＬＥＱ）、図１のタイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）のタイミングレジスタ（不図示）からの遅延制御信号ＭＲ＜０＞、ＮＲ＜０＞、セルフリフレッシュモード信号ＳＥＬＦＬＢであり、出力される信号は、タイミング信号（ＲＤＬＥＱ）及びアレイロジック（ＡＬ１）に入力されるＮ１信号である。また電圧ノードは、ｎｏｄｅ０〜ｎｏｄｅ６として図中に記載している。
【００６４】
フリップフロップ（ＦＦ０）は、活性化信号ＰＡＣＴＶをデータ端子Ｄに入力し、図１のタイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）からのプリチャージタイミング信号ＰＤＬＥＱをクロック端子ＣＫに入力し、ＰＤＬＥＱの立ち上がりエッジで活性化信号ＰＡＣＴＶをサンプルして出力端子Ｑから出力する。フリップフロップ（ＦＦ０）の出力端子Ｑの出力信号は、インバータＩＮＶ１を介してノードｎｏｄｅ０に出力され、２入力否定論理積回路ＮＡＮＤ１の一方の入力端子に入力される。２入力ＮＡＮＤ１はｎｏｄｅ０とｎｏｄｅ６の一方がＨｉｇｈのとき、他方の信号を反転出力するインバータとして機能する。２入力ＮＡＮＤ２には、ＭＲ＜０＞、ＮＲ＜０＞が入力され、ＭＲ＜０＞、ＮＲ＜０＞がともにＨｉｇｈのとき、ＮＡＮＤ２の出力ノードｎｏｄｅ４はＬｏｗとなり、ノードｎｏｄｅ４の電位をインバータＩＮＶ４で反転した信号をリセット端子Ｒに入力するフリップフロップＦＦ０がリセットされる。ノードｎｏｄｅ４とセルフリフレッシュモード信号ＳＥＬＦＬＢは２入力ＮＡＮＤ３の入力端子にそれぞれ接続され、２入力ＮＡＮＤ３の出力をインバータＩＮＶ２で反転した信号が論理和回路ＯＲに入力され、ＯＲの出力ノードｎｏｄｅ６はＮＡＮＤ１の入力に接続されている。アナログディレイ回路（ＡＤＬＹ０）はＰＡＣＴＶをインバータＩＮＶ５で反転させた信号を受け該信号を遅延させた信号をｎｏｄｅ１に出力し、アナログディレイ回路（ＡＤＬＹ１）はＰＡＣＴＶを遅延させた信号を出力する。アナログディレイ回路（ＡＤＬＹ１）からの遅延出力とＰＡＴＣＶは２入力否定論理和回路ＮＯＲに入力され、ＮＯＲは、ＰＡＣＴＶとアナログディレイ回路ＡＤＬＹ１からの遅延出力がともにＬｏｗの間Ｈｉｇｈとなる信号をＮＡＮＤ５に出力する。ＮＡＮＤ５とインバータＩＮＶ３を介して、ｎｏｄｅ３には、ＰＡＣＴＶのＬｏｗからＨｉｇｈヘの立ち上がりエッジをＡＤＬＹ０の遅延時間分遅延させたタイミングでＨｉｇｈからＬｏｗへ遷移し、ＰＡＣＴＶのＨｉｇｈからＬｏｗへの立ち下がりエッジをＡＤＬＹ１の遅延時間遅延させたタイミングでＬｏｗからＨｉｇｈへ遷移する信号が出力され、ｎｏｄｅ５がＬｏｗ、ｎｏｄｅ０がＨｉｇｈのとき、ｎｏｄｅ３の信号波形をＮＡＮＤ１で反転した信号がＢＵＦを介してＲＥＬＥＱとして出力される。このｎｏｄｅ５は、ｎｏｄｅ４がＨｉｇｈ（ＭＲ＜０＞＝Ｈｉｇｈ、ＮＲ＜０＞＝Ｈｉｇｈ以外）、ＳＥＬＦＢがＨｉｇｈのとき、Ｈｉｇｈ、それ以外はＬｏｗとされる。ＮＡＮＤ１の出力はＮ１としてＡＬ１へ供給される。
【００６５】
図３は、図２のアレイロジックＡＬ０の通常動作（Ａｃｔｉｖｅ Ｍｏｄｅ）の一例を示すタイミング図である。図３に示すように、ＰＤＬＥＱの立ち上がりエッジに応答してＲＤＬＥＱが立ち上がる。通常動作（Ａｃｔｉｖｅ Ｍｏｄｅ）時、ＰＤＬＥＱの遅延を制御するタイミング生成回路内のタイミングレジスタのＭＲ＜０＞がＨｉｇｈ、ＮＲ＜０＞がＨｉｇｈ以外の場合である（後述される図１６のタイミングレジスタの設定値がＭＲ＜０＞＝Ｈｉｇｈ、ＮＲ＜０＞＝Ｈｉｇｈ以外の場合）。なお、ＰＤＬＥＱの遅延を制御するタイミング生成回路内のタイミングレジスタ（図１６参照）の設定値が０．０とは、図１６のＭＲ＜０＞＝Ｈｉｇｈ、ＮＲ＜０＞＝Ｈｉｇｈの場合（後述するスルーモード）である。また、通常動作（Ａｃｔｉｖｅ Ｍｏｄｅ）時に、ＳＥＬＦＢはＨｉｇｈとされ、ｎｏｄｅ４はＨｉｇｈとなり、ｎｏｄｅ５、ｎｏｄｅ６はＨｉｇｈとなり、アナログディレイ回路（ＡＤＬＹ０）、アナログディレイ回路（ＡＤＬＹ１）の出力はマスクされる（ＰＡＣＴＶが選択される）。すなわち、図３に示すように、ＰＡＣＴＶコマンドが入力されると、その後に入力されるＰＤＬＥＱの立ち上がりエッジに応答して、ｎｏｄｅ０はＬｏｗとなり、ＲＤＬＥＱがＨｉｇｈに立ち上がる（活性化する）。ＲＤＬＥＱをＬｏｗとする場合（非活性化させる場合）、ＰＡＣＴＶがＨｉｇｈからＬｏｗに遷移し、ＰＤＬＥＱに単発パルスが入力され、ＰＤＬＥＱの立ち上がりのタイミングでＲＤＬＥＱがＬｏｗとなる。
【００６６】
図８は、図２のアレイロジックＡＬ０のセルフモード（Ｓｅｌｆ Ｍｏｄｅ）の動作の一例を示すタイミング図である。セルフモードの場合、図８に示すように、ＳＥＬＦＢが活性化され（Ｌｏｗとされ）、またＰＤＬＥＱはＬｏｗに設定される。ｎｏｄｅ５はＬｏｗとなり、また、nｏｄｅ０はＨｉｇｈにセットされる。このため、ＲＤＬＥＱは、ＰＡＣＴＶを入力し、立ち上がりエッジを遅延させるアナログディレイ回路（ＡＤＬＹ０）に制御され、アナログディレイ回路（ＡＤＬＹ１）はＰＡＣＴＶの立ち下がりエッジを遅延させる遅延回路として、ＨｉｇｈレベルのＲＤＬＥＱをＬｏｗにリセットするときに利用される。
【００６７】
図９は、図２のアレイロジックＡＬ０のスルーモード（Ｔｈｒｏｕｇｈ Ｍｏｄｅ）の動作の一例を示すタイミング図である。スルーモードの場合、クロックが供給される通常の動作において、ＲＤＬＥＱの活性化、非活性化のタイミングをアナログディレイ回路（ＡＤＬＹ０）、アナログディレイ回路（ＡＤＬＹ１）で制御するモードである。このとき、ＭＲ＜０＞＝Ｈｉｇｈ、ＮＲ＜０＞＝Ｈｉｇｈであり、nｏｄｅ４はＬｏｗとなり、nｏｄｅ５もＬｏｗとなる。フリップフロップＦＦ０のリセット端子ＲはＨｉｇｈとなってリセットされ、ｎｏｄｅ０はＨｉｇｈとなる。すなわち、ＲＤＬＥＱの活性化のタイミングは、ＰＡＣＴＶの立ち上がりを遅延させるアナログディレイ回路（ＡＤＬＹ０）で制御される。ＲＤＬＥＱの非活性化のタイミングはアナログディレイ回路（ＡＤＬＹ１）で制御される。
【００６８】
次に、図４を用いてアレイロジックＡＬ１の構成を説明する。なおアレイロジックＡＬ１の構成は基本的にはアレイロジックＡＬ０と同様であるため、ここでは相違点に注目して説明する。アレイロジックＡＬ１とＡＬ０の違いは、アレイロジックＡＬ１の入力信号が、アレイロジックＡＬ０の出力信号Ｎ１、及びワード線タイミング信号ＰＭＷＬであることと、出力信号がタイミング信号ＲＭＷＬ、及び出力信号Ｎ２となっている点である。
【００６９】
アレイロジックＡＬ１の回路動作はアレイロジックＡＬ０と同様である。すなわち、図３における活性化信号ＰＡＣＴＶを入力信号Ｎ１に、タイミング信号ＰＤＬＥＱをタイミング信号ＰＭＷＬに置き換えればよい。したがって、基本動作が同じなのでここでは詳細な動作方法の説明を省略する。
【００７０】
次に、図５を用いてアレイロジックＡＬ２の構成を説明する。なお、図５に示したアレイロジックＡＬ２の構成は基本的にはアレイロジックＡＬ０、ＡＬ１と同様であるため、ここでは相違点に注目して説明する。アレイロジックＡＬ２とＡＬ１の違いは、アレイロジックＡＬ２の入力信号が、アレイロジックＡＬ１の出力信号Ｎ２、及びセンスアンプタイミング信号ＰＳＡＮであることと、出力信号がセンスアンプタイミング信号ＲＳＡＮとなっている点である。
【００７１】
アレイロジックＡＬ２の回路動作はアレイロジックＡＬ０、ＡＬ１と同様である。すなわち、図３における活性化信号ＰＡＣＴＶを入力信号Ｎ２に、タイミング信号ＰＤＬＥＱをタイミング信号ＰＳＡＮに置き換えればよい。したがって、基本動作が同じなのでここでは詳細な動作方法の説明を省略する。
【００７２】
図６は、図１から図５で説明したタイミング生成回路、タイミングレジスタ、ロウ系制御回路、ロウデコーダ、コマンドデコーダを用いて構成したＤＲＡＭチップのブロック図の一例である。
【００７３】
図６を参照すると、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥと不図示のアドレス信号を入力し、コマンドをデコードするコマンドデコーダ（Ｃｏｍｍａｎｄ Ｄｅｃｏｄｅｒ）と、
差動クロックＣＫ、／ＣＫ、クロックイネーブル信号ＣＫＥを入力し、第１の周期のクロック信号ＣＫａを生成するクロック生成回路（Ｃｌｏｃｋ Ａ Ｇｅｎｅｒａｔｏｒ）と、
差動クロックＣＫ、／ＣＫ、クロックイネーブル信号ＣＫＥを入力し、第２の周期のクロック信号ＣＫｂを生成するクロック生成回路（Ｃｌｏｃｋ Ｂ Ｇｅｎｅｒａｔｏｒ）と、
モードレジスタ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ）と、
タイミングレジスタ（Ｔｉｍｉｎｇ Ｒｅｇｉｓｔｅｒ）と、
ロウ系制御回路（Ｒｏｗ Ｃｏｎｔｒｏｌ）と、カラム系制御回路（Ｃｏｌ Ｃｏｎｔｒｏｌ）と、タイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）を備えたコントロールロジック（Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）と、
カラムアドレスバッファ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｂｕｆｆｅｒ）と、
バースト長分の連続バーストカウンタ（Ｂｕｒｓｔ Ｃｏｕｎｔｅｒ）と、
ロウアドレスバッファ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｂｕｆｆｅｒ）、
リフレッシュアドレスを生成するリフレッシュカウンタ（Ｒｅｆｒｅｓｈ Ｃｏｕｎｔｅｒ）と、
ロウデコーダアレイ（ＲＤＥＣＡ）と、
カラムデコーダアレイ（ＣＤＥＣＡ）と、
メインセンスアンプ（Ｍａｉｎ Ａｍｐ）と、
メモリバンクＢａｎｋ０、Ｂａｎｋ１、ＢａｎｋＮのメモリセルアレイ（Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ）と、
データ入出力バッファ（Ｉｎｐｕｔ Ｏｕｔｐｕｔ Ｂｕｆｆｅｒ）とラッチ回路（Ｌａｔｃｈ Ｃｉｒｃｕｉｔ）と ディレイロックドループ（ＤＬＬ）とを備えたＤＱ制御回路（ＤＱＣＴＬ）と、
ＤＱ制御回路（ＤＱＣＴＬ）とメモリセルアレイとの間のデータの受け渡しを制御するデータ系制御回路（Ｄａｔａ Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）、
を備えている。
【００７４】
ＤＱＳ、／ＤＱＳはデータストローブ信号、ＲＤＱＳ、／ＲＤＱＳはリードデータストローブ信号、ＤＭはデータマスク信号、ＯＤＴはオンダイターミネート信号、ＤＱはデータである。クロックイネーブル信号ＣＫＥは、クロックを有効とするか否かを制御する信号であり、ＣＫＥがＨｉｇｈの場合、次のクロックの例えば立ち上がりエッジを有効とする。
【００７５】
図６において、コマンドデコーダ（Ｃｏｍｍａｎｄ Ｄｅｃｏｄｅｒ）、タイミングレジスタ（Ｔｉｍｉｎｇ Ｒｅｇｉｓｔｅｒ）、タイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）、コントロールロジック（Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）のＲｏｗ Ｃｏｎｔｒｏｌと、ロウデコーダアレイ（ＲＤＥＣＡ）、メモリセルアレイ（Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ）が、図１に示した各要素に対応している。なお、モードレジスタ、タイミングレジスタ、コントロールロジック以外の回路及び制御信号の制御方法は、公知のＳＤＲＡＭ／ＤＤＲ ＳＤＲＡＭなどとほぼ同様であるため、ここでは説明を省略する。以上のような構成とすることで、アクセス性能が、製造プロセスの差や、供給電圧の変動、温度変化等の影響を受けにくいＤＲＡＭチップを作成できる。
【００７６】
図７は、ＤＲＡＭチップをセルフリフレッシュモードで動作させる時の信号の伝搬パスを示す図である。図７の回路構成は、前述した図１、図２、図４、図５と同じである。
【００７７】
リフレッシュモードにエントリした後、図７の破線がアクセスパスとなる。すなわち、図２において、出力ノードｎｏｄｅ０を常にＨｉｇｈレベルに固定するよう制御し、活性化信号ＰＡＴＣＶを、フリップフロップ（ＦＦ０）を経由して後段の回路に転送するのではなく、図２のアナログディレイ（ＡＤＬＹ０、ＡＤＬＹ１）を経由して後段の回路に転送する。このようにすることで、例えばスタンバイモードの時に、クロックＣＫａ、クロックＣＫｂが供給されない場合にも、リフレッシュカウンタで生成されたリフレッシュコマンドのみでＤＲＡＭ内部の回路を動作させることが可能となる。
【００７８】
なお、スタンバイモードの時には、アレイ内部の動作は、アクティブ時に比べると比較的遅い速度で動作するため、従来型のアナログディレイを用いてタイミング設計をしても特に動作上の問題は生じない。
【００７９】
セルフリフレッシュモード（ＳＥＬＦＢ＝Ｌｏｗ）において、クロックを供給せずにＤＲＡＭチップを制御でき、スタンバイモードの低電力動作と、ＤＲＡＭチップの安定動作を両立できるという効果が得られる。
【００８０】
なお、本発明のタイミング生成回路を用いたＤＲＡＭは、上記した構成に限定されるものでないことは勿論である。
【００８１】
セルフリフレッシュモード以外の通常のアクティブモードの時においても、アナログディレイを利用してＤＲＡＭの内部動作のタイミングを調整してもよい（スルーモード）。
【００８２】
すなわち、セルフリフレッシュモードと同様に、プリチャージタイミング信号ＰＤＬＥＱを常にＨｉｇｈレベルに固定する。
【００８３】
この場合、フリップフロップ（ＦＦ０）を経由しないので、フリップフロップＦＦ０に必要なセットアップ・ホールドマージンが不要となる。すなわち、フリップフロップＦＦ０のセットアップ・ホールドマージンを削除できることから高速動作を可能としている。
【００８４】
図１０は、図２に示したアレイロジックの変形例を示す図である。すなわち、図１０は、タイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）で生成した各種タイミング信号ＰＤＬＥＱ、ＰＭＷＬ、ＰＳＡＮを、ロウ系制御回路（Ｒｏｗ Ｃｏｎｔｒｏｌ）と、ロウデコーダ（ＲＤＥＣ）の両方に入力する構成とした場合の、図１のアレイロジック（ＡＬ０）とアレイコントロール（ＡＲＡＣ）の構成の一例を示す図である。
【００８５】
図１０に示したアレイロジックＡＬ０の構成と、図２に示したアレイロジックＡＬ０の構成との違いは、図１０では、相補型のスイッチＳＷ０、ＳＷ１、ＳＷ２が追加されている点である。ＡＬ０のスイッチＳＷ０、ＳＷ１、ＳＷ２は、ＣＭＯＳトランスファゲートからなり、アレイコントロールＡＲＡＣのスイッチＳＷ３、ＳＷ４もＣＭＯＳトランスファゲートからなる。ＳＷ０、ＳＷ３はｎｏｄｅ３がＨｉｇｈのときオンし、ＳＷ１、ＳＷ２、ＳＷ４はｎｏｄｅ３がＬｏｗのときオンする。ｎｏｄｅ３は図２のｎｏｄｅ５に対応し、ＳＥＬＦＢがＨｉｇｈ、ＮＡＮＤ２の出力がＨｉｇｈ（ＭＲ＜０＞＝Ｈｉｇｈ、ＮＲＭ０＞＝Ｈｉｇｈ以外）のときＨｉｇｈ、それ以外Ｌｏｗとなる。
【００８６】
ＳＲラッチ回路（ＬＡＴＣＨ）は、図２のＳＲラッチ回路と同様の構成とされ、３入力ＮＡＮＤ２は、リセット信号ＶＲＳＴＢと、タイミング信号ＰＤＬＥＱの反転論理と、ＮＡＮＤ１の出力とを入力する。ＳＲラッチ回路（ＬＡＴＣＨ）の２入力ＮＡＮＤ１は、活性化信号ＰＡＣＴＶとＮＡＮＤ２の出力を入力する。リセット信号ＶＲＳＴＢがＬｏｗ、又は、タイミング信号ＰＤＬＥＱがＨｉｇｈ、又はＮＡＮＤ１の出力がＬｏｗのとき、ＮＡＮＤ２の出力ｎｏｄｅ３はＨｉｇｈに設定され（ＰＡＣＴＶがＨｉｇｈのときＮＡＮＤ１の出力はＬｏｗ）、ｎｏｄｅ３がＨｉｇｈの状態で活性化信号ＰＡＣＴがＬｏｗのとき、ＮＡＮＤ１の出力はＨｉｇｈになり、リセット信号ＶＲＳＴＢがＨｉｇｈ、タイミング信号ＰＤＬＥＱがＬｏｗのとき、ＮＡＮＤ２の出力ｎｏｄｅ３はＬｏｗに設定される。
【００８７】
図１０では、図２のフリップフロップ（ＦＦ０）は、アレイコントロール（ＡＲＡＣ）に配置されている。
【００８８】
通常の動作時（アクティブモード）に、ｎｏｄｅ３がＨｉｇｈとされ、スイッチＳＷ０、ＳＷ３がオンし、スイッチＳＷ１、ＳＷ２、ＳＷ４はオフし、ＰＡＣＴＶ、ＳＷ０、ｎｏｄｅ０、ＲＤＬＥＱ、ｎｏｄｅ４、ＳＷ３、ｎｏｄｅ５、ＡＤＬＥＱというアクセスパスを経由するよう制御する。
【００８９】
セルフリフレッシュモードやスルーモードの時には、スイッチＳＷ１、ＳＷ２、ＳＷ４はオンし、スイッチＳＷ０、ＳＷ３がオフし、ＰＡＣＴＶ、ＳＷ１、ｎｏｄｅ１、ｎｏｄｅ２、ＳＷ２、ＲＤＬＥＱ、ＳＷ４、ｎｏｄｅ５、ＡＤＬＥＱというアクセスパスを経由するように制御する。
【００９０】
図１１は、図１０に示した回路の通常動作（アクティブモード）における動作の一例を示すタイミング図である。ｎｏｄｅ３がＨｉｇｈとされ、スイッチＳＷ０、ＳＷ３がオンし、活性化信号ＰＡＣＴＶがＨｉｇｈに設定されると、図１０のｎｏｄｅ４のレベルがＨｉｇｈレベルになり、プリチャージタイミング信号ＰＤＬＥＱのパルスが入力されると、ＰＤＬＥＱの立ち上がりエッジでＦＦ０がｎｏｄｅ４の信号をサンプル出力し、ｎｏｄｅ５にタイミング信号が出力され、レベル変換回路（ＰＭＯＳトランジスタＰＭ１、ＰＭ２、ＮＭＯＳトランジスタＮＭ１、ＮＭ２）にて高電位ＶＰＰ側にレベル変換され、反転バッファ（ＩＮＶＫ：厚膜インバータ）を介してメモリアレイ側に、プリチャージタイミング信号ＡＤＬＥＱが転送される。
【００９１】
このように、タイミング生成回路で発生したタイミング制御信号を、アレイコントロール（ＡＲＡＣ）に入力すると、よりタイミング信号の遅延時間のバラツキを低減できる。その理由は、クロックに同期して生成したタイミング制御信号を、よりプリチャージ回路に近い回路ブロックに入力するからである。
【００９２】
図２に示した例では、タイミング制御信号をロウ系制御回路（Ｒｏｗ Ｃｏｎｔｒｏｌ）に入力する例を示した。例えばプリチャージタイミング信号ＲＤＬＥＱを例にとると、アレイロジックＡＬ０から出力された信号ＲＤＬＥＱが、実際にプリチャージ回路に入力されるまでの遅延時間は、プロセスの製造バラツキや、電源電圧の揺らぎ、温度変化等の影響を受けることになる。
【００９３】
一方、タイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）からアレイロジック（ＡＬ０）、アレイコントロール（ＡＲＡＣ）までは、タイミング信号の出力をデジタル的に制御するので、上述したような遅延時間のバラツキは生じない。
【００９４】
図１０において、アレイコントロール（ＡＲＡＣ）から出力された信号ＡＤＬＥＱが、実際にプリチャージ回路に入力されるまでの遅延時間は、プロセスの製造バラツキや、電源電圧の揺らぎ、温度変化等の影響を受けることになる。
【００９５】
一方、タイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）からアレイコントロール（ＡＲＡＣ）までは、タイミング信号の出力をデジタル的に制御するので、上述したような遅延時間のバラツキは生じない。
【００９６】
このように、図１０と図２の構成を比較した場合、図１０の構成のほうが、デジタル制御されたタイミング制御信号の出力ノードから、実際にプリチャージ回路にそのタイミング信号が入力されるまでの遅延時間が短くなる。言い換えれば、タイミング制御信号の制御対象である回路にできるたけ近い回路ブロックに、デジタル制御したタイミング信号を入力した方が、タイミング信号の遅延時間のバラツキは小さく抑えられることになる。
【００９７】
したがって、図１０の構成を用いることで、タイミング信号の遅延時間のバラツキをより効果的に抑えることができる。その結果、ＤＲＡＭの内部動作のタイミングマージンを最小限にでき、アクセス時間を高速化できる。
【００９８】
図１２は、本実施例のタイミング生成回路とそれを用いたＤＲＡＭチップの電源投入及び初期化のシーケンスの一例を示した図である。
【００９９】
はじめに全電源を投入する（Ａｐｐｌｙ ａｌｌ ｐｏｗｅｒ）（ステップＳ１）。
【０１００】
次にクロックを入力する（Ｓｔａｒｔ Ｃｌｏｃｋ）（ステップＳ２）。
【０１０１】
その後プリチャージオールコマンドを入力する（Ｐｒｅｃｈａｒｇｅ ａｌｌ）（ステップＳ３）。
【０１０２】
次にモードレジスタコマンド（２）を入力する（ＥＭＲＳ（２） ｃｏｍｍａｎｄ）（ステップＳ４）。
【０１０３】
なお図中にあるモードレジスタコマンドＥＭＲＳ（２）、モードレジスタコマンドＥＭＲＳ（１）、モードレジスタコマンドＭＲＳの具体的な内容は、例えば非特許文献１に開示されるような、一般的なＤＲＡＭチップと同等であるのことから、本明細書では詳細な説明は省略する。
【０１０４】
図１３は、複数あるモードレジスタコマンドの中の、モードレジスタコマンドＭＲＳ（図６のＭｏｄｅ Ｒｅｇｉｓｔｅｒ）の一例を示す図である。例えば、アドレスフィールドＡＤＤＲＥＳＳ ＦＩＥＬＤに入力された値によって、
・動作モードがノーマル（Ｎｏｒｍａｌ）なのか、テストモード（Ｔｅｓｔ）であるのか、
・バーストタイプ（Ｂｕｒｓｔ Ｔｙｐ）ｅがシーケンシャル（Ｓｅｑｕｅｎｔｉａｌ）かインターリーブ（Ｉｎｔｅｒｌｅａｖｅ）であるかが選択される。
【０１０５】
再び図１２を参照すると、次のモードレジスタコマンドＥＭＲＳ（３）では、タイミング生成回路の制御情報を設定する（ステップＳ５）。まずＤＲＡＭチップのアクセス性能ＡＣ Ｓｐｅｃをリードする（ステップＳ５１）。
【０１０６】
このとき、図１４に示すように、各アドレスフィールドにはカラムレイテンシＣＬ、アクティブ−カラムコマンドディレイｔＲＣＤ及びプリチャージコマンド期間ｔＲＰなどのアクセス性能がクロック数で記憶されている。
【０１０７】
例えば図１４に示した例では、
・ＣＬ(ＣＡＳ Ｌａｔｅｎｃｙ)は８クロック、
・ｔＲＣＤ（Ａｃｔｉｖｅ ｔｏ ｒｅａｄ ａｎｄ ｗｒｉｔｅ ｃｏｍｍａｎｄ ｄｅｌａｙ）は８クロック、
・ｔＲＰ（Ｒｏｗ Ｐｒｅｃｈａｒｇｅ）は８クロック
という情報をモードレジスタに記憶する。
【０１０８】
図１２を参照すると、次にリードしたモードレジスタ情報の、アクセス性能ＡＣ Ｓｐｅｃに対応した数値をタイミングレジスタ（Ｔｉｍｉｎｇ Ｒｅｇｉｓｔｅｒ）にロードする（ステップＳ５２）。タイミングレジスタにロードする情報はＤＲＡＭチップ外部のＲＯＭに記憶しておくか、ＤＲＡＭチップ内部のフューズを切断するなどして記憶しておけばよい。
【０１０９】
図１５は、ＤＲＡＭのあるアクセス性能スペックにおける、ＤＲＡＭ内部のタイミング信号の制御情報の一部を示した図である。図１５（ａ）には、ｔＲＣＤのスペックと、ＰＤＬＥＱ、ＰＭＷＬ、ＰＳＡＮ、図１５（ｂ）には、ｔＲＰのスペックとＰＤＬＥＱ、ＰＭＷＬ、ＰＳＡＮの対応の一例が示されている。
【０１１０】
図１４に示す例では、ｔＲＣＤは８クロック、ｔＲＰは８クロックとアクセス性能を設定したので、図１５においても、それぞれ８クロックの場合について説明する。
【０１１１】
アクティベートコマンドＰＡＣＴＶの入力からカラムコマンドが入力されるまでのアクセス時間ｔＲＣＤにおいて、ＤＲＡＭ内部の動作に必要なタイミング制御信号は、前述したようにプリチャージタイミング信号ＰＤＬＥＱ、ワード線タイミング信号ＰＭＷＬ、センスアンプタイミング信号ＰＳＡＮである。
【０１１２】
ここで、ｔＲＣＤは８クロックであり、８クロックの行に記載されている各タイミング信号に対応した数値の意味は、例えばプリチャージタイミング信号ＰＤＬＥＱは、アクティベートコマンドＰＡＣＴＶが入力された直後のクロックから１．４クロックで出力するように制御する、という意味である。
【０１１３】
なお、１．４クロックの意味は、クロックＣＫａの１クロックサイクル分と、クロックＣＫｂの４クロックサイクル分の合計の時間を意味する。
【０１１４】
同様に、ワード線タイミング信号ＰＭＷＬは、２．３クロック、センスアンプタイミング信号ＰＳＡＮは４．７クロック目で、それぞれタイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）から出力する。プリチャージコマンド期間ｔＲＰについても同様である。
【０１１５】
また、図１５に示すように、アクセス性能ｔＲＣＤが８クロック以外の場合においても、各アクセス性能に応じたタイミング信号出力時間の情報テーブルを予め記憶しておく。
【０１１６】
これらの情報はフューズもしくはＲＯＭに記憶されており、図１２に示すように、モードレジスタコマンドＥＭＲＳ（３）において、タイミングレジスタ（Ｔｉｍｉｎｇ Ｒｅｇｉｓｔｅｒ）に書き込まれる（ステップＳ５３）。
【０１１７】
図１２を参照すると、続いてモードレジスタコマンドＥＭＲＳ（１）（ステップＳ６）、モードレジスタコマンドＭＲＳ（ステップＳ７）、プリチャージオール（ステップＳ８）、オートリフレッシュ（ステップＳ９）、モードレジスタコマンドＭＲＳ（ステップＳ１０）、オンチップドライバキャリブレーション（ステップＳ１１）と設定がなされ、通常の動作を受け付けられる待機状態となる（ステップＳ１２）。以上が電源投入および初期化のシーケンスである。
【０１１８】
なお、上記で説明したタイミングレジスタの設定値をＤＱパッドに出力できるようにしておくと使い勝手がよい。
【０１１９】
例えばテストモードの時にタイミングレジスタ（Ｔｉｍｉｎｇ Ｒｅｇｉｓｔｅｒ）の値を外部に出力できれば、デバッグ時間の高速化につながる。ＤＱパッドに出力する手段としては、例えばＪＴＡＧ（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）で規定されているような一般的な手法を用いればよい。
【０１２０】
また、本実施例において、図６のタイミングレジスタ（Ｔｉｍｉｎｇ Ｒｅｇｉｓｔｅｒ）では、テストモードでその設定値の変更も可能である。テストモードでタイミングレジスタ（Ｔｉｍｉｎｇ Ｒｅｇｉｓｔｅｒ）の設定値を変更できれば、マスク設計後のタイミング調整が可能となり、チップの歩留まり向上に大きく寄与できる。
【０１２１】
図１６（ａ）に、図１又は図６に示したタイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）の構成、図１６（ｂ）にその動作波形の一例を示す。
【０１２２】
タイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）には、コマンドデコーダ（Ｃｏｍｍａｎｄ Ｄｅｃｏｄｅｒ）からのデコード信号とリセット信号ＲＳＴ、クロック生成回路から、周期がＴ１のクロックＣＫａと、周期がＴ２のクロックＣＫｂが入力される。
【０１２３】
タイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）は、粗調遅延回路（ＣＤ）と微調遅延回路（ＦＤ）とを有する。粗調遅延回路（ＣＤ）は、粗調遅延レジスタ（ＣＤＲ）によって制御され、微調遅延回路（ＦＤ）は微調遅延レジスタ（ＦＤＲ）によって制御される。粗調遅延レジスタ（ＣＤＲ）と微調遅延レジスタ（ＦＤＲ）は、図６のタイミングレジスタ（Ｔｉｍｉｎｇ Ｒｅｇｉｓｔｅｒ）を構成する。粗調遅延回路（ＣＤ）には、図６のクロック生成回路（Ｃｌｏｃｋ Ａ Ｇｅｎｅｒａｔｏｒ）で生成されたクロックＣＫａが入力され、コマンドデコーダからの活性化信号ＰＡＣＴＶが活性化された時点でのクロックＣＫａの立ち上がりエッジからｍ・Ｔ１だけ遅れた粗調タイミング信号ＣＴを発生する。ここでｍの値は、粗調遅延レジスタより伝達され、図１６（ｂ）では、ｍ＝２の場合を示している。
【０１２４】
微調遅延回路（ＦＤ）には、図６のクロック生成回路（Ｃｌｏｃｋ Ｂ Ｇｅｎｅｒａｔｏｒ）で生成されたクロックＣＫｂが入力され、粗調タイミング信号ＣＴが出力された時点から、ｎ・Ｔ２だけ遅れた微調タイミング信号を出力する。図１６（ｂ）では、ワード線活性化信号ＰＭＷＬ（図１参照）を発生する例が示されている。なお、ｎの値は微調遅延レジスタ（ＦＤＲ）より伝達され、図１６（ｂ）の例ではｎ＝３の場合を示している。
【０１２５】
なお、図１６には、簡単のため、タイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）が粗調遅延回路（ＣＤ）と微調遅延回路（ＦＤ）を１組だけ含む構成が示されているが、タイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）が、図１のＰＤＬＥＱ、ＰＭＷＬ、ＰＳＡＮを生成する場合、粗調遅延回路（ＣＤ）と微調遅延回路（ＦＤ）を３組備え、それぞれの組の微調遅延回路（ＦＤ）から、ＰＤＬＥＱ、ＰＭＷＬ、ＰＳＡＮを生成する。
【０１２６】
図１６（ｂ）に示すように、活性化信号ＰＡＣＴＶが活性化されたクロックＣＫａのエッジ（＃０）から、ワード線活性化信号ＰＭＷＬまでの遅延時間は、ｍ・Ｔ１＋ｎ・Ｔ２で表され（図１６（ｂ）の例ではＬ＝１となる）、ｍの値を増やす毎にＴ１分だけ増加し、ｎの値を増やす毎ごとにＴ２分だけ増加する。
【０１２７】
このタイミング生成回路を用いると、微調タイミング信号は、周期Ｔ１、Ｔ２、Ｌ、ｍ、ｎできまるため、温度変化やデバイスのばらつきによる変動を受けにくい。これらの影響を受けるのは、全体に比べると小さい固定遅延分（実際の回路ではクロック信号が回路内部を通過する部分の固定遅延分、即ち、クロック周期に依存しないで発生する遅延時間）のみであり、全体の遅延に対する変動分の割合を大きく減少することができる。
【０１２８】
なお、ＣＫｂとしてクロック周期Ｔ２について互いにＴ２／Ｌ位相が異なるＬ相クロックを用いてもよいことは勿論である。以下では、図６のクロック生成回路（Ｃｌｏｃｋ Ａ Ｇｅｎｅｒａｔｏｒ）が外部クロックＣＫ（／ＣＫ）に同期した周期Ｔ１のＣｋａを生成し、図６のクロック生成回路（Ｃｌｏｃｋ Ａ Ｇｅｎｅｒａｔｏｒ）が外部クロックＣＫ（／ＣＫ）に同期した周期Ｔ２のＣｋｂを生成し、Ｌ＝１の場合について、粗調遅延回路ＣＤ、微調整回路ＦＤの構成の一例について説明する。図３５は、図１６の粗調遅延回路ＣＤの構成を示す図である。
【０１２９】
図３５は、図１６（ａ）の疎調遅延回路（ＣＤ）の回路構成の一例を示す図である。図３５を参照すると、疎調遅延回路（ＣＤ）は、複数のフリップフロップ（ＦＦ１〜ＦＦ８）をカスケード接続してなるシフトレジスタ（クロックを計数するカウンタとして機能）を有し、疎調遅延レジスタ（ＣＤＲ）からのｍ選択信号ＭＲ＜０：７＞とシフトレジスタの該当する段の出力とに基づき、オンするＣＭＯＳ型のトランスファゲート（ＴＧ０、ＴＧ１、・・・ＴＧ７）を選択することにより、クロックＡ（ＣＫａ）をｍ周期分遅延させた疎調タイミング信号（ＣＴ）を生成する。
【０１３０】
ＡＮＤゲート（ＡＮＤ８）は、活性化信号（ＡＣＴ）とクロック（ＣＫａ）を入力し、活性化信号（ＡＣＴ）が活性状態（Ｈｉｇｈ）のときに、クロック（ＣＫａ）を伝達してクロック（ＣＫｃ）として出力し、一方、活性化信号（ＡＣＴ）が活性状態（Ｌｏｗ）のときに固定値Ｌｏｗを出力する（クロックをマスクする）。
【０１３１】
複数のトランスファゲート（ＴＧ０、ＴＧ１、・・・ＴＧ７）はクロック（ＣＫａ）を共通に入力し、出力はノード（Ｎ０）に共通に接続されている。ノード（Ｎ０）は、インバータ（ＩＮＶ２）、インバータ（反転バッファ）（ＩＮＶ３）を介してＣＴに接続される。
【０１３２】
ｍ選択信号のうち活性化されたＭＲ＜０＞に対応するトランスファゲートＴＧ０は、次段のフリップフロップＦＦ１の出力Ｑ１がＬｏｗのとき、選択的にオンとされ、ＣＫｃをＣＴとして出力し、次のクロックサイクルでＦＦ１の出力Ｑ１がＨｉｇｈとなると、ＴＧｉはオフし、この結果、ＣＴとしてワンショットパルスが出力される制御が行われる。
【０１３３】
また、ｍ選択信号のうち活性化されたＭＲ＜ｉ＞（ただし、ｉは１〜７）に対応するトランスファゲートＴＧｉは、対応する段のフリップフロップＦＦｉの出力ＱｉがＨｉｇｈであり、且つ、次段のフリップフロップＦＦｉ＋１の出力Ｑｉ＋１がＬｏｗのとき、選択的にオンとされ、ＣＫｃをＣＴとして出力し、次のクロックサイクルで対応する段のＦＦｉの出力ＱｉがＨｉｇｈ、且つ、次段のＦＦｉ＋１の出力Ｑｉ＋１がＨｉｇｈとなると、ＴＧｉはオフし、この結果、ＣＴとしてワンショットパルスが出力される制御が行われる。なお、ＩＮＶ２の出力をゲートに受け、ソースが接地され、ドレインがノード（Ｎ０）に接続されたＮＭＯＳトランジスタ（ＮＭ１）は、ＩＮＶ２の出力がＨｉｇｈのときオンしノード（Ｎ０）から電荷を放電し接地電位とする。
【０１３４】
より詳細には、ｍ選択信号ＭＲ＜０：７＞のうちＭＲ＜０＞と、ＦＦ１の出力Ｑ１を反転するインバータ（ＩＮＶ１）の出力とを入力するＮＡＮＤゲート（ＮＡＮＤ０）と、ＩＮＶ１の出力とＭＲ＜０＞とを入力するＡＮＤゲート（ＡＮＤ０）の出力は、トランスファゲート（ＴＧ０）のＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートにそれぞれ接続される。活性化信号（ＡＣＴ）、ＭＲ＜０＞が活性状態（Ｈｉｇｈ）のとき、ＦＦ１の出力Ｑ１がＬｏｗの場合、ＮＡＮＤ０、ＡＮＤ０の出力がそれぞれＬｏｗ、Ｈｉｇｈとなり、ＴＧ０がオンする。活性化信号（ＡＣＴ）、ＭＲ＜０＞が活性状態（Ｈｉｇｈ）のとき、ＦＦ１の出力Ｑ１がＨｉｇｈとなると、ＮＡＮＤ０、ＡＮＤ０の出力はそれぞれＨｉｇｈ、Ｌｏｗとなり、ＴＧ０はオフする。すなわち、活性化信号（ＡＣＴ）が活性化された時点のサイクル０（クロックのＣＫｃの立ち下がりエッジは０発）で、ＴＧ０がオンし、ＣＫａをノードＮ０に出力しバッファ（ＩＮＶ２、ＩＮＶ３）を介してＣＴに出力する。
【０１３５】
１段目のＦＦ１のデータ入力端子（Ｄ）は電源（ＶＤＤ）に接続され、ＦＦ１のクロック端子（ＣＫ）には、ＣＫｃをインバータで反転した信号が入力され、ＦＦ１の出力Ｑ１は、次段のＦＦ２のデータ入力端子（Ｄ）に接続されるとともに、ＮＯＲ回路（ＮＯＲ１）に反転入力（負論理入力）で入力される（したがって、ＮＯＲ１のこの入力にはＦＦ１の反転出力端子Ｑ１Ｂ（不図示）を接続してもよい）。ＦＦ１の出力Ｑ１は、前述したようにＩＮＶ１を介して、ＡＮＤ０に入力される。ＮＯＲ１の他の入力には、次段のＦＦ２の出力Ｑ２が入力され、ＮＯＲ１の出力はＡＮＤ１に入力される。ここで、ＮＯＲ１は、ＦＦ１の出力Ｑ１がＨｉｇｈ、ＦＦ２の出力Ｑ２がＬｏｗのとき、Ｈｉｇｈを出力し、それ以外はＬｏｗを出力する。ＭＲ＜１＞とＮＯＲ１の出力とを入力するＮＡＮＤ１と、ＮＯＲ１の出力とＭＲ＜１＞とを入力するＡＮＤ１の出力は、トランスファゲートＴＧ１のＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートにそれぞれ接続される。
【０１３６】
活性化信号（ＡＣＴ）、ＭＲ＜１＞が活性状態（Ｈｉｇｈ）のとき、ＦＦ１が電源電位をＣＫｃの立ち下がりエッジでサンプルした結果、その出力Ｑ１がＨｉｇｈ、ＦＦ２の出力Ｑ２がＬｏｗの場合（ＦＦ２までは電源電位はシフトされていない状態）、ＮＯＲ１の出力がＨｉｇｈとなり、ＮＡＮＤ１、ＡＮＤ１の出力はそれぞれＬｏｗ、Ｈｉｇｈとなり、ＴＧ１がオンする。活性化信号（ＡＣＴ）、ＭＲ＜１＞が活性状態（Ｈｉｇｈ）のとき、ＦＦ１の出力Ｑ１、ＦＦ２の出力Ｑ２がともにＨｉｇｈとなると（ＦＦ２まで電源電位がシフトされると）、その時点でＮＯＲ１の出力がＬｏｗとなり、ＮＡＮＤ１、ＡＮＤ１の出力はそれぞれＨｉｇｈ、Ｌｏｗとなり、ＴＧ１はオフする。すなわち、活性化信号（ＡＣＴ）が活性化された時点から１発目のクロックＣＫｃの立ち下がりに応答して、ＴＧ１がオンし、クロックＣＫｃをノードＮ０に出力しバッファ（ＩＮＶ２、ＩＮＶ３）を介してＣＴに出力する。ＴＧ１がオンのときＣＫａのＨｉｇｈからＬｏｗへの遷移に応答してノードＮ０はＮＭＯＳトランジスタＮＭ１を介して接地端子に放電される。つづいて２発目のクロックＣＫｃの立ち下がりに応答してＴＧ１はオフする。
【０１３７】
後段のＦＦ２〜ＦＦ７についても同様の構成とされる。なお、ＦＦ８の出力は前段のＦＦ７に対応するＮＯＲ７に入力される。ＦＦ１〜ＦＦ８は、リセット端子（Ｒ）にＲＳＴが共通に接続され、ＲＳＴがＨｉｇｈのとき、出力端子Ｑ１〜Ｑ８はＬｏｗにリセットされる。ＦＦ１は１発目のＣＫｃの立ち下がりエッジに応答してＨｉｇｈ電位（電源電位）をサンプル出力する。ＦＦ２〜ＦＦ７はそれぞれ２〜７発目のＣＫｃの立ち下がりエッジに応答して前段のＦＦ１〜ＦＦ６より出力されるＨｉｇｈ電位をサンプル出力する。ＦＦ８は、７発目のＣＫｃの立ち下がりエッジに応答してＦＦ７より出力されるＨｉｇｈ電位をサンプル出力する。
【０１３８】
図３６は、図３５の疎調遅延回路（ＣＤ）の動作を説明するためのタイミング図である。クロックＣＫａ（周期Ｔ１）を活性化信号（ＰＡＣＴＶ）とゲートＡＮＤ８でＡＮＤをとったものをＣＫｃとし、ＦＦ１〜ＦＦ８よりなるシフトレジスタにシフトクロックとして入力される。シフトレジスタはＣＫｃを反転した信号をクロックに入力しているため、立ち下がりエッジでＱ１〜Ｑ７へとＨｉｇｈ電位が１クロックサイクルずつ転送されていく。なお、図３６では、活性化信号（ＰＡＣＴＶ）がＨｉｇｈとなった時点以降のクロックサイクル０〜３でＱ１〜Ｑ４がＣＫｃの立ち下がりエッジに応答して順次Ｈｉｇｈ電位となり、クロックサイクル４でＲＳＴがＨｉｇｈに設定されて、ＦＦ１〜ＦＦ８の出力Ｑ１〜Ｑ８はＬｏｗにリセットされる。
【０１３９】
活性化信号（ＰＡＣＴＶ）が活性化されてから、クロックサイクル１のＣＫｃの立ち下がりエッジ（２回目の立ち下がりエッジ）で、ＦＦ２の出力端子Ｑ２がＬｏｗからＨｉｇｈに遷移する。ｍ＝２の場合、ＭＲ＜２＞がＨｉｇｈとされており、セレクタ（ＡＮＤ２、ＮＡＮＤ２、ＮＯＲ２）を通してトランスファゲート（ＴＧ２）が導通状態とされる。すなわち、ＭＲ＜２＞がＨｉｇｈ、ＦＦ２の出力Ｑ２がＨｉｇｈ、且つ、ＦＦ３の出力Ｑ３がＬｏｗのときに、ＮＯＲ２の出力はＨｉｇｈ、ゲートＮＡＮＤ２の出力がＬｏｗ、ゲートＡＮＤ２の出力がＨｉｇｈとなり、トランスファゲートＴＧ２のＰＭＯＳトランジスタとＮＭＯＳトランジスタがともにオンする。この状態で、ＣＫｃの２つ目の立ち上がりエッジは、ＴＧ２を通過しノード（Ｎ０）において、２・Ｔ１＋ｔｃの遅延を発生する。
【０１４０】
活性化信号（ＰＡＣＴＶ）が活性化されてからクロックサイクル２のＣＫｃの立ち下がりエッジ（３回目の立ち下がりエッジ）以降、ＦＦ２の出力Ｑ２がＨｉｇｈ、且つ、ＦＦ３の出力Ｑ３がＨｉｇｈとなるため、ゲートＮＯＲ２の出力はＬｏｗ、ＮＡＮＤ２の出力がＨｉｇｈ、ＡＮＤ２の出力がＬｏｗとなり、ＴＧ２のＰＭＯＳトランジスタとＮＭＯＳトランジスタがともにオフし、非導通となる。
【０１４１】
クロックサイクル２において、ノード（Ｎ０）に伝達されたクロックＣＫｃのパルスはインバータＩＮＶ２、ＩＮＶ３を介して疎調タイミング信号（ＣＴ）として出力される。ノード（Ｎ０）に伝達されたクロックＣＫｃがＨｉｇｈからＬｏｗに遷移すると、インバータＩＮＶ２の出力はＨｉｇｈとなり、パストランジスタＮＭ１がオンし、ノード（Ｎ０）の電荷は放電され、ノード（Ｎ０）はＬｏｗ電位となる。
【０１４２】
これによって、疎調タイミング信号（ＣＴ）は、ＣＤＲからのｍ（ＭＲ＜０＞〜＜７＞）で規定される遅延ｍ・Ｔ１＋ｔｃを有する、単発パルス（ワンショットパルス）を発生できる。ここで、ｔｃは、クロックパルスＣＫａが図３５の疎調遅延回路（ＣＤ）内を通過する場合の遅延量である。例えば、ＡＮＤ８、トランスファゲート、ＩＮＶ２、ＩＮＶ３の各伝搬遅延時間の和に対応する。
【０１４３】
図３５の疎調タイミング発生回路（ＣＤ）は、温度やプロセスばらつきに対して変動の小さい遅延を発生することができる。また、シフトレジスタの出力自体を疎調タイミングとして出力するのではなく、前のクロックサイクルのＣＫｃの立ち下がりエッジで、ＣＫｃが通るトランスファゲートを事前に導通状態（オン状態）としている。このため、クロックが通過するパスが短くなり、出力とクロックエッジの時間差を減らすことが出来る。例えば、図３６において、ＭＲ＜２＞がＨｉｇｈのとき、クロックサイクル１のＣＫｃの立ち下がりエッジでＦＦ２の出力Ｑ２がＨｉｇｈに立ち上がり、これを受けてＴＧ２を導通状態（オン状態）としておき、クロックサイクル２のＣＫｃのＨｉｇｈパルスをＴＧ２を介してノードＮ０に伝達させるようにしている。クロックＣＫｃがノードＮ０に出力されるまでに通過するパスは、導通状態となっているＴＧ２のみであり、出力とクロックＣＫｃのエッジの時間差を減らしている。したがって、疎調タイミング信号（ＣＴ）の、プロセス、電圧、温度の変化による遅延時間の変動による影響を抑制している。
【０１４４】
特に制限されないが、クロックＣＫｂはクロックＣＫａの周波数を逓倍したクロックとしてもよい。この場合、図１６（ａ）の微調タイミング発生回路（ＦＤ）は、活性化信号として前段の疎調タイミング発生回路（ＣＤ）からの出力信号ＣＴに基づき生成された信号ＡＣＴを用い、入力クロックとしてＣＫｂを用い、遅延を決めるｎを微調タイミングレジスタ（ＦＤＲ）から入力する以外、図３５の構成と同様な構成としてもよい。図３７に、図１６の微調タイミング発生回路（ＦＤ）の構成の一例を示す。なお、図３７において、図３５と同一機能の要素には同等の参照符号が付されている。図３７を参照すると、疎調タイミング発生回路（ＣＤ）からの出力信号ＣＴのＨｉｇｈパルスを受けてセットされるＳＲラッチ（ＬＡＴＣＨ：ＮＯＲゲートにより構成される）の出力が活性化信号（ＡＣＴ）として用いられる。
【０１４５】
図３７の構成では、ＳＲラッチ（ＬＡＴＣＨ）はリセット信号ＲＳＴのＨｉｇｈを受けてリセットされ、活性化信号（ＡＣＴ）がＬｏｗにリセットされる。ＳＲラッチ（ＬＡＴＣＨ）は、疎調タイミング信号ＣＴのＨｉｇｈを受けてセットされ、ＡＣＴはＨｉｇｈとなる。ＡＣＴとＣＫｂをＡＮＤ９でＡＮＤをとった信号の反転信号がクロックＣＫｄとしてＦＦ１〜ＦＦ９のクロック端子に共通に入力される。ＦＤＲからＮＲ＜３＞がＨｉｇｈ（他はＬｏｗ）の場合クロックＣＫｄにより、対応するＦＦ３（不図示）にまでＨｉｇｈ（電源電位）が転送された時点でトランスファゲートＴＧ３（不図示）がオンし、ノードＮ０にＣＫｄのパルスが伝搬し、ＰＭＷＬとして出力される。図３７の回路の動作は、クロック周期がＴ２と、図３５の回路と異なるほかは、図３５の回路の動作と基本的に同一である。
【０１４６】
図３８に、図３７の回路において、ｎ＝３の（ＮＲ＜３＞＝Ｈｉｇｈ）の場合の動作の一部を説明する。なお、図３８のクックサイクル０〜５は、図３６のクロックサイクル３の拡大図に相当しており、リセット信号ＲＳＴはＨｉｇｈのままである（ＦＦ１〜ＦＦ４の出力Ｑ１〜Ｑ４もＨｉｇｈになった後、ＲＳＴがＨｉｇｈになるまでＨｉｇｈを保持）。図３８に示すように、クロックサイクル３において、ノード（Ｎ０）に伝達されたクロックＣＫｄのパルスはインバータＩＮＶ２、ＩＮＶ３を介してタイミング制御信号ＰＭＷＬとして出力される。ノード（Ｎ０）に伝達されたクロックＣＫｄがＨｉｇｈからＬｏｗに遷移すると、インバータＩＮＶ２の出力はＨｉｇｈとなり、パストランジスタＮＭ１がオンし、ノード（Ｎ０）の電荷は放電され、ノード（Ｎ０）はＬｏｗ電位となる。
【０１４７】
これによって、タイミング制御信号ＰＭＷＬは、ＣＴの立ち上がりエッジからｎ（ＮＲ＜０＞〜＜８＞）で規定される遅延ｎ・Ｔ２＋ｔｆで立ち上がる、単発パルス（ワンショットパルス）とされる。ここで、ｔｆは、クロックパルスＣＫｂが図３７の微調遅延回路（ＦＤ）内を通過する場合の遅延量である。例えば、ＳＲラッチ（ＬＡＴＣＨ）、ＡＮＤ９、トランスファゲート、ＩＮＶ２、ＩＮＶ３の各伝搬遅延時間の和に対応する。
【０１４８】
図３６、図３８のタイミング動作により、図１６（ｂ）に示すように、活性化信号ＰＡＣＴＶがＨｉｇｈへの立ち上がりから、２・ｔＣＫａ（＝Ｔ１）＋３・ｔＣＫｂ（＝Ｔ２）のタイミングでＰＷＭＬが立ち上がる。
【０１４９】
なお、図３５乃至図３８を参照して説明したタイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）は一例を示したものであり、図１６に示した機能・動作を実現するものであれば、任意の回路構成としてもよい。また、ＣＫｂとしてタイミング位相が互いに（Ｔ２／Ｌ）離間したＬ相クロックを用い（上述した例は、Ｌ＝１の単相クロックの場合であるが、Ｌを２以上の整数としてもよい）、活性化信号（ＰＡＣＴＩＶ）が活性化された時点における、第１のクロックの有効エッジ（立ち上がりエッジ）から、タイミング信号の有効エッジ（立ち上がりエッジ）までの遅延時間ｔｄが、Ｔ１のｍ倍の遅延時間ｍ・Ｔ１と、（Ｔ２／Ｌ）のｎ倍の遅延時間ｎ・（Ｔ２／Ｌ）の和、
ｔｄ＝ｍ・Ｔ１＋ｎ・（Ｔ２／Ｌ）
となるように構成してもよい。この場合、図１６において、疎調遅延回路（ＣＤ）は、活性化信号（ＰＡＣＴＶ）が活性化された時点における第１のクロック（ＣＫａ）の有効エッジから、ｍ・Ｔ１の遅延量で疎調タイミング信号（ＣＴ）を出力し、微調遅延回路（ＦＤ）は、活性化信号（ＰＡＣＴＶ）の活性化されたタイミングでの第１のクロック（ＣＫａ）の有効エッジと、同時または直後のタイミングに有効エッジをもつ第２のクロック（ＣＫｂ）の検出結果に基づき、活性化信号の活性化されたタイミングにおける第１のクロックの有効エッジから、ｍサイクル目に疎調タイミング信号（ＣＴ）の有効エッジと同一タイミングの有効エッジを持つ第２のクロックを導出し、導出された第２のクロックがＬ相の第１相となるように第２のクロック群を並び替えることでＬ相の微調クロック群を生成し、生成されたＬ相の微調クロック群に基づき、ｎ・（Ｔ２／Ｌ）の遅延量の微調タイミング信号を出力するようにしてもよい。あるいは、微調遅延回路（ＦＤ）は、疎調遅延回路（ＣＤ）からの疎調タイミング信号（ＣＴ）をＬ相の第２のクロック群のタイミングでそれぞれサンプルし、サンプルした信号を基準に遅延ｎ・（Ｔ２／Ｌ）の信号を生成し、そのうち１つを選択してｎ・（Ｔ２／Ｌ）分遅延させた微調タイミング信号を出力するようにしてもよい。
【０１５０】
図１７は、本実施例のタイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）を用いたＤＲＡＭチップの、アクティベート時の動作波形である。
【０１５１】
図１７に示す例は、ｔＲＣＤが８クロックにおける各タイミング信号の動作である。まず活性化信号ＰＡＣＴＶが入力される。
【０１５２】
次に所望のタイミング、すなわち活性化信号ＰＡＣＴＶが入力された直後のクロック＃０から数えて１・ＣＫａクロック時間に、４・ＣＫｂクロック時間を加えた時間が経過した後に、プリチャージタイミング信号ＰＤＬＥＱが、タイミング生成回路Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒより出力され、アレイロジックＡＬ０に入力される。
【０１５３】
同様に、ワード線タイミング信号ＰＭＷＬが２・Ｃｋａクロック時間に３・ＣＫｂクロック時間を加えた時間が経過した後にアレイロジック（ＡＬ１）に入力される。
【０１５４】
さらに、４・ＣＫａクロック時間に７・ＣＫｂクロック時間を加えた時間が経過した後にセンスアンプタイミング信号ＰＳＡＮがアレイロジック（ＡＬ２）に入力される。
【０１５５】
それぞれのタイミング信号は、アレイコントロール（ＡＲＡＣ）、メインワードドライバ（ＭＷＤ）、センスアンプコントロール（ＳＡＣＴＬ）を経由して、タイミング信号ＡＤＬＥＱ、ＡＭＷＬ、ＡＳＡＮとしてメモリセルアレイ（Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ）に入力される。
【０１５６】
図１８は、図１７におけるＤＲＡＭ回路ブロックの動作タイミングを示した図である。コマンドデコーダ（Ｃｏｍｍａｎｄ Ｄｅｃｏｄｅｒ）、ロウ系制御回路（Ｒｏｗ Ｃｏｎｔｒｏｌ）、ロウデコーダ（ＲＤＥＣ）、メモリセルアレイ（Ｍｅｍｏｒｙ Ａｒｒａｙ）の動作時間を横軸にとっている。
【０１５７】
なお、図１８において、ＤＬＥＱは、プリチャージタイミング信号ＡＤＬＥＱが入力されてから、アレイコントロール（ＡＲＡＣ）から最も離れたアレイ内のプリチャージ回路が非活性化されるまでの時間である。
【０１５８】
また、ＳＷＬは、ワード線タイミング信号ＡＭＷＬが入力されてから、メインワードドライバ（ＭＷＤ）から最も離れたアレイ内のワード線が立ち上がるまでの時間である。
【０１５９】
また、ＤＬは、センスアンプタイミング信号ＡＳＡＮが入力されてから、センスアンプコントロール（ＳＡＣＴＬ）から最も離れたアレイ内のデータ線が充分に振幅するまでに要する時間である。簡単に言い換えれば、動作時間のワーストケースセルにおけるアクセス時間である。
【０１６０】
なお、図１８では、ＤＲＡＭ内部の回路が最も遅く動作する条件（Ｗｏｒｓｔ Ｃａｓｅ）でタイミング設計した場合と、ワーストケースでタイミング設計したチップを、ＤＲＡＭ内部の回路が最も速く動作する条件で、動作させた場合の二つのケースが示してある。
【０１６１】
図１８からもわかるように、本実施例のタイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）によって、プリチャージ−ワード線間マージンｔＤＥＱＷＬＭ＿Ｗ（プリチャージ回路が非活性化されてからワード線が活性化されるまでのマージン）は必要最小限に設定できる。
【０１６２】
同様に、ワード線−センスアンプマージンｔＷＬＳＡＭ＿Ｗ（ワード線が活性化され、データ線に充分読み出し信号量が出力されてから、センスアンプ回路が活性化されるまでのマージン）も本実施例のタイミング生成回路を用いれば、そのマージンを必要最小限に設定できる。この結果、タイミングマージンを最小限に抑えることができるので、ＤＲＡＭのアクセス時間を高速化できる。
【０１６３】
なお、本実施例のＤＲＡＭチップでは、ワーストケースでタイミング設計したＤＲＡＭアレイをベストケース側で動作させた場合でも、図３４に説明したような誤動作は発生しない。
【０１６４】
その理由は、タイミング信号が複数のクロックにより、その起動タイミングがデジタル的に制御されるためである。ベストケース側では、ＤＲＡＭ内部の各回路ブロックの動作時間が短くなるが、タイミング信号の起動タイミングがデジタル的に制御されるため、タイミング制御信号の遅延時間は短くならない。
【０１６５】
したがって、図３４のように、データ線に読み出し信号量が充分に出力される前にセンスアンプ回路が活性化されるようなことはなく、各タイミングマージン（ｔＤＥＱＷＬＭ＿Ｂ、ｔＷＬＳＡＭ＿Ｂ）は充分に確保できる。製造プロセスのバラツキや、供給電源電圧の揺らぎ、温度変化等の影響を最小限に抑えられるので、安定した読出し動作が実現できる。
【０１６６】
図１９は、本実施例のタイミング生成回路を適用して、各タイミング信号を発生した時の、プリチャージ動作波形の一例を示す図である。
【０１６７】
プリチャージコマンドＰＲＥが入力されると活性化信号ＰＡＣＴＶがネゲートされる。
【０１６８】
次に所望のタイミング、すなわち、活性化信号ＰＡＣＴＶがネゲートされた直後のクロックＣＫａの＃０から数えて１・ＣＫａクロック時間に５・ＣＫｂクロック時間を加えた時間が経過した後に、ワード線タイミング信号ＰＭＷＬがアレイロジックＡＬ１入力され、そのタイミング信号はメインワードドライバＭＷＤを経由し、ワード線タイミング信号ＡＭＷＬとしてメモリアレイに入力され、ワード線を非活性化する。
【０１６９】
次に、センスアンプタイミング信号ＰＳＡＮが、クロック＃０から数えて２・ＣＫａクロック時間に７・ＣＫｂクロック時間を加えた時間が経過した後に、アレイロジックＡＬ２に入力され、センスアンプタイミング信号ＡＳＡＮとしてメモリアレイに入力されてセンスアンプ回路を非活性化する。
【０１７０】
最後に、プリチャージタイミング信号が、同様の制御によって、３・ＣＫａクロック時間に５・ＣＫｂクロック時間を加えた時間が経過した後に、アレイロジックＡＬ０に入力され、アレイ内のプリチャージ回路を活性化する。
【０１７１】
このように、本実施例のタイミング生成回路は、タイミングレジスタに設定した値で、各種タイミング制御信号を起動できるので、ＤＲＡＭ内部のタイミングマージンを必要最小限に抑えられる。そのため、ＤＲＡＭのアクセス時間を高速化できる。
【０１７２】
図２０は、本実施例のＤＲＡＭの状態遷移図の一例である。特に制限されないが、図２０に示す例では、
（ａ）初期化シーケンス（Ｉｎｉｔｉａｌｉｚａｔｉｏｎ Ｓｅｑｕｅｎｃｅ）、
（ｂ）オンチップドライバキャリブレーション（ＯＣＤ Ｃａｌｉｂｒａｔｉｏｎ）、
（ｃ）モードレジスタセットＭＲＳ、ＥＭＲＳ（１）、ＥＭＲＳ（２）、ＥＭＲＳ（３）、
（ｄ）セルフリフレッシュモード（Ｓｅｌｆ Ｒｅｆｒｅｓｈ）、
（ｅ）アイドル状態（Ｉｄｌｅ）、
（ｆ）全バンクプリチャージ済み（Ａｌｌ Ｂａｎｋｓ Ｐｒｅｃｈａｒｇｅｄ）、
（ｇ）オートリフレッシュ（Ａｕｔｏ Ｒｅｆｒｅｓｈ）、
（ｈ）プリチャージパワーダウンモード（Ｐｒｅｃｈａｒｇｅ Ｐｏｗｅｒ Ｄｏｗｎ）、
（ｉ）アクティブコマンド入力状態（Ａｃｔｉｖａｔｉｎｇ）、
（ｊ）アクティブパワーダウン（Ａｃｔｉｖｅ Ｐｏｗｅｒ Ｄｏｗｎ）、
（ｋ）バンクアクティブ（Ｂａｎｋ Ａｃｔｉｖｅ）、
（ｌ）リード（ＲＥＡＤ）、
（ｍ）ライト（ＷＲＩＴＥ）、
（ｎ）リードオール（ＲＥＡＤＡ）、
（ｏ）ライトオール（ＷＲＩＴＡ）、
（ｐ）プリチャージ（Ｐｒｅｃｈａｒｇｅ）
の状態を含む。
【０１７３】
図２０において、太い矢印は、オートマティックシーケンスを示している。例えば、バンクアクティブの状態で、リードコマンドＲＥＡＤが入力された後は、自動的にバンクアクティブ状態に復帰することを意味している。
【０１７４】
図２０において、細い矢印は、コマンドシーケンスを示しており、各種コマンドが入力されないと状態が遷移しないことを示している。
【０１７５】
なお、特に制限されないが、コマンドシーケンスとしては、
・プリチャージコマンド（ＰＲＥ）、
・プリチャージオールコマンド（ＰＡＬＬ）、
・セルフリフレッシュコマンド（ＳＥＬＦ）、
・モードレジスタコマンド（ＥＭＲＳ）、
・オートリフレッシュコマンド（ＲＥＦ）、
・アクティベートコマンド（ＡＣＴ）、
・リードコマンド（ＲＥＡＤ）、
・リードオールコマンド（ＲＥＡＤＡ）、
・ライトコマンド（ＷＲＩＴＥ）、
・ライトオールコマンド（ＷＲＩＴＡ）、
・クロックイネーブルコマンド（ＣＫＥ＿Ｈ、ＣＫＥ＿Ｌ）
を含む。また、基本的な状態における内部動作の詳細は、非特許文献１とほぼ同等であるので、ここでは動作波形を用いた詳細な説明等は省略する。
【０１７６】
図２１は、本発明の一実施の形態による半導体記憶装置において、そのチップ全体の構成例を示すものである。図２１に示した半導体記憶装置はＤＲＡＭデバイスである。
【０１７７】
図２１を参照すると、メモリチップ（ＣＨＩＰ）全体の構成は、例えば制御回路（ＣＴＬ）と、入出力回路（ＤＱＣＴＬ）と、メモリバンク（ＢＡＮＫ）、テスト回路（ＤＦＴ）、電源回路（ＶＯＬＧＥＮ）、データ制御回路（ＤＣＴＬ）、ロウデコーダアレイ（ＲＤＥＣＡ）、カラムデコーダアレイ（ＣＤＥＣＡ）、メインアンプ（Ｍａｉｎ Ａｍｐ）に大きく分けられる。
【０１７８】
制御回路（ＣＴＬ）には、クロック、アドレス、制御信号がメモリチップ（ＣＨＩＰ）外から入力され、メモリチップ（ＣＨＩＰ）の動作モードの決定やアドレスのプリデコード等が行われる。
【０１７９】
入出力回路（ＤＱＣＴＬ）は、入出力バッファ等を備え、メモリチップ（ＣＨＩＰ）外部からライトデータが入力され、メモリチップ（ＣＨＩＰ）外部へリードデータを出力する。
【０１８０】
メモリバンク（ＢＡＮＫ）には、例えば図２２に示すように、複数のアレイ状に配置されたサブアレイ（ＳＡＲＹ）が配置され、その周囲にはセンスアンプアレイ（ＳＡＡＬ、ＳＡＡＲ）、サブワードドライバアレイ（ＳＷＤＡ＿Ｕ、ＳＷＤＡ＿Ｄ）、クロスエリア（ＩＳ）が配置される。また、メモリバンク（ＢＡＮＫ）内の外周には、センスアンプ列（ＳＡＡ）と平行にカラムデコーダ（ＣＤＥＣ）およびメインアンプ（Ｍａｉｎ Ａｍｐ）が配置され、サブワードドライバアレイ（ＳＷＤＡ）と平行にロウデコーダＲＤＥＣ並びにアレイ制御回路（ＡＲＡＣ）が配置される。
【０１８１】
図２３は、図２２におけるサブアレイ（ＳＡＲＹ）、センスアンプアレイ（ＳＡＡ＿Ｌ、ＳＡＡ＿Ｒ）、サブワードドライバアレイ（ＳＷＤＡ＿Ｕ、ＳＷＤＡ＿Ｄ）、クロスエリアＩＳの回路図の一例を示す図である。
【０１８２】
図２３を参照すると、センスアンプアレイ（ＳＡＡ＿Ｒ）は、センスアンプ回路（ＳＡ０）と、プルダウン回路（ＮＤＲＶ）、プルアップ回路（ＰＤＲＶ）、カラムスイッチ（ＹＳＷ）、プリチャージ回路（ＰＣＨ）、シェアードスイッチ（ＳＨＲ）から構成される。
【０１８３】
その他の構成要素としては、
プルダウン回路ＮＤＲＶのコモンソース線（ＣＳＮ）、
プルダウン回路ＮＤＲＶを駆動するコモンソースドライバ（ＶＳＳ＿ＤＲＶ）、
前記コモンソースドライバ（ＶＳＳ＿ＤＲＶ）を制御するセンスアンプタイミング信号（ＡＳＡＮ）、
プルアップ回路ＰＤＲＶのコモンソース線（ＣＳＰ）、
プルアップ回路ＰＤＲＶを駆動するコモンソースドライバ（ＶＡＲＹ＿ＤＲＶ）、
コモンソースドライバＶＡＲＹ＿ＤＲＶを制御するセンスアンプタイミング信号（ＡＳＡＰ１Ｂ）、
シェアードスイッチ制御線（ＳＨＲＲ、ＳＨＲＬ）、
カラムスイッチ制御線（ＹＳ０）、
ローカル入出力線（ＬＩＯＴ、ＬＩＯＢ）、
プリチャージ電圧（ＶＤＬＲ）、
プリチャージタイミング信号（ＤＬＥＱＬ、ＤＬＥＱＲ）、
接地電圧（ＶＳＳ）、
データ線Ｈｉｇｈレベル電圧（ＶＡＲＹ）、
センスアンプ回路（ＳＡ１、ＳＡ２）、
センスアンプアレイ（ＳＡＡ−Ｒ、ＳＡＡ−Ｌ）、
サブワードドライバ（ＳＷＤ）、
サブワードドライバアレイ（ＳＷＤＡ−Ｕ、ＳＷＤＡ−Ｄ）、
負電圧（ＶＫＫ−Ｕ、ＶＫＫ−Ｄ）、
データ線（ＤＬＴ０、ＤＬＴ１、ＤＬＢ０、ＤＬＢ１）、
サブワード線（ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５）、
メモリセル（ＭＣ）、
アクセストランジスタ（ＴＮ）、
セル容量（ＣＳ）、
プレート電極（ＰＬＴ）、
厚膜ＮＭＯＳトランジスタ（Ｔｈｉｃｋ ｆｉｌｍ ＮＭＯＳ）、
薄膜ＮＭＯＳトランジスタ（Ｔｈｉｎ ｆｉｌｍ ＮＭＯＳ）
である。
【０１８４】
なお、コモンソース線のプリチャージ回路や、ローカル入出力線ＬＩＯＴ１、ＬＩＯＢ１等、一部の要素回路や配線は、図面作成の都合（図面が煩雑となるので）で省略した。また、これらの回路の制御方法は、一般的なＤＲＡＭとほぼ同様であるので説明の詳細は省略する。
【０１８５】
例えば、プリチャージ時には、データ線対（ＤＬＴ、ＤＬＢ、ＬＩＯＴ、ＬＩＯＢ）はプリチャージ電圧ＶＡＲＹ／２（ＶＤＬＲ）にプリチャージする。
【０１８６】
動作時には活性化したワード線ＷＬに接続されるメモリセル（ＭＣ）から読み出された信号を、センスアンプ回路（ＳＡ）で増幅し、カラムスイッチ（ＹＳＷ）を介してローカル入出力線（ＬＩＯＴ、ＬＩＯＢ）に転送する等の制御をすればよい。
【０１８７】
図２４は、図２２のメモリバンク（ＢＡＮＫ）の構成に置いて、そのサブワードドライバアレイの構成の一例を示す回路図である。
【０１８８】
図２４を参照すると、サブワードドライバアレイ（ＳＷＤＡ）は、複数のサブワードドライバ（ＳＷＤ）によって構成され、サブワードドライバアレイ（ＳＷＤＡ）は、サブアレイ（ＳＡＲＹ）の周辺に配置される。
【０１８９】
また、サブワードドライバ（ＳＷＤ）は、両側に配置されるサブアレイ（ＳＡＲＹ）内のワード線（ＷＬ）を駆動する。
【０１９０】
なお、図２３を参照して説明したように、サブワードドライバアレイ（ＳＷＤＡ）は、サブアレイ（ＳＡＲＹ）に対して交互配置されているため、サブアレイ（ＳＡＲＹ）内のサブワード線ＷＬは、１本おきに左右のサブワードドライバ（ＳＷＤ）に接続される。
【０１９１】
サブワードドライバ（ＳＷＤ）は、２つのＮチャネルＭＯＳトランジスタ（ＮＭ１、ＮＭ２）と１つのＰチャネルＭＯＳトランジスタ（ＰＭ１）で構成される。
【０１９２】
ＮチャネルＭＯＳトランジスタＮＭ２は、ゲートにメインワード線ＡＭＷＬＢが接続され、ドレインにサブワード線ＷＬが接続され、ソースに負電圧ＶＫＫが接続される。
【０１９３】
ＮチャネルＭＯＳトランジスタＮＭ１はゲートに相補ワードドライバ選択線ＦＸＢ、ドレインにワード線ＷＬが接続され、ソースに負電圧ＶＫＫが接続される。ここでＶＫＫは負電圧発生回路で発生したＶＳＳより低い電圧である。
【０１９４】
ＰチャネルＭＯＳトランジスタＰＭ１は、ゲートにメインワード線ＭＷＬＢが接続され、ドレインにワード線ＷＬが接続され、ソースにサブワードドライバ選択線ＦＸが接続される。一つのサブワードドライバアレイＳＷＤＡ上に４組のサブワードドライバ選択線ＦＸ０〜４が配線され、一本のメインワード線ＭＷＬＢで選択される４個のサブワードドライバＳＷＤのうちいずれか１個を選択して１本のサブワード線ＷＬが活性化される。
【０１９５】
図２５は、図２２に示した半導体記憶装置において、クロスエリア（ＩＳ）の構成の一例を示す回路構成を示す図である。図２５を参照すると、クロスエリア（ＩＳ）は、シェアードスイッチ（ＳＨＲＬ、ＳＨＲＲ）、ドライバ（ＳＨＤ）と、プリチャージタイミング信号ドライバ（ＤＬＥＱＤ）、ローカル入出力線（ＬＩＯ）、プリチャージ回路（ＲＥＱ）と、リードライトゲート（ＲＧＣ）と、コモンソース線（ＣＳＮ、ＣＳＰ）、駆動ドライバ（ＣＳＤ）と、コモンソース線プリチャージ回路（ＣＳＥＱ）と、ＦＸ線ドライバ（ＦＸＤ）を備えている。
【０１９６】
シェアードスイッチドライバ（ＳＨＤ）は、シェアードスイッチ制御線（ＳＨＲＬ、ＳＨＲＲ）の相補信号（ＳＨＲＬＢ、ＳＨＲＲＢ）が入力され、その反転信号を出力する。
【０１９７】
ローカル入出力線プリチャージ回路（ＲＥＱ）は、コモンソースイコライズ信号ＣＳＥＱＴが非活性状態のＶＳＳレベルのときに、ローカル入出力線対（ＬＩＯＴ／ＬＩＯＢ）を電圧ＶＤＬＲにプリチャージする。
【０１９８】
リードライトゲート（ＲＧＣ）は、コモンソースイコライズ信号ＣＳＥＱＴが活性状態の電圧ＶＣＬ（外部ＶＣＣレベルと同じかまたはそれを降圧したレベルで周辺回路用電源電圧として用いられる）のときにローカル入出力線対（ＬＩＯＴ／ＬＩＯＢ）とメイン入出力線対（ＭＩＯＴ／ＭＩＯＢ）とを接続する。
【０１９９】
コモンソース線ドライバ（ＣＳＤ）は、Ｎ側センスアンプタイミング信号ＡＳＡＮが活性状態のときに、コモンソース線ＣＳＮを接地電圧ＶＳＳに駆動し、Ｐ側センスアンプタイミング信号ＳＡＰ１Ｂが活性状態（ＶＳＳレベル）のときに、Ｐ側コモンソース線ＣＳＰを電圧ＶＡＲＹ（ビット線の‘Ｈ’レベル）に駆動する。
【０２００】
コモンソース線プリチャージ回路（ＣＳＥ）Ｑは、コモンソースイコライズ信号が非活性化されたときにＰ側、Ｎ側コモンソース線ＣＳＰ、ＣＳＮをＶＡＲＹ／２（ＶＤＬＲ）にプリチャージする。
【０２０１】
プリチャージタイミング信号ドライバ（ＤＬＥＱＤ）は、プリチャージタイミング信号（ＤＬＥＱＬ、ＤＬＥＱＲ）の相補信号（ＤＬＥＱＬＢ、ＤＬＥＱＲＢ）が入力され、その反転信号を出力する。
【０２０２】
ＦＸ線ドライバ（ＦＸＤ）は、信号ＦＸＢが入力され、その相補信号をサブワードドライバ選択線ＦＸ（ＦＸ線）に出力する。
【０２０３】
図２６は、図２２におけるサブアレイ（ＳＡＲＹ）の平面レイアウトと、それに接続されるセンスアンプアレイ（ＳＡＡ−Ｒ、ＳＡＡ−Ｌ）を示す図である。
【０２０４】
図２６を参照すると、アクセストランジスタ（ＴＮ）は、サブワード線（ＷＬ）、拡散層（ＡＣＴ）から構成され、セルキャパシタ（ＣＳ）は、蓄積ノード（ＳＮ）とプレート電極（ＰＬＴ）を備える。拡散層（ＡＣＴ）をその上部の配線やコンタクトに接続するためのセルコンタクト（ＳＮＣＮＴ）、データ線対（ＤＬＴ、ＤＬＢ）と拡散層（ＡＣＴ）を接続するビット線コンタクト（ＤＬＣＮＴ）、ランディングパッド（ＬＰＡＤ）が設けられる。
【０２０５】
ランディングパッド（ＬＰＡＤ）は蓄積ノード（ＳＮ）と蓄積ノードコンタクト（ＳＮＣＮＴ）を接続するコンタクトであり、セルキャパシタ（ＣＳ）の位置を最適化することができるので、セルキャパシタ（ＣＳ）の表面積を大きくすることができる。セルキャパシタ（ＣＳ）の容量が充分に確保できるのであれば、ランディングパッド（ＬＰＡＤ）を利用しなくてもよいことは勿論である。その場合、プロセス工程を削減できるのでコストを低減できる。
【０２０６】
また、図２６（ａ）〜図２６（ｄ）に示すように、メモリセルＭＣのレイアウトは様々な変形が可能である。
【０２０７】
図２６(ａ)は、所謂折り返し型データ線構造であり、拡散層ＡＣＴが単純な矩形であるため、微細化が容易であるという利点がある。
【０２０８】
また図２６(ｂ)は、擬似折り返し型データ線構造である。(ａ)との違いは、拡散層ＡＣＴがサブワード線ＷＬに対して斜めにレイアウトされていることである。このため、実効的にチャネル幅が大きく取れるため、アクセストランジスタＴＮのオン電流を大きくとれるという利点がある。したがって、本実施のメモリセル構造と組み合わせることで、より高速動作が可能な半導体記憶装置を実現できる。
【０２０９】
図２６(ｃ)、図２６(ｄ)は、開放型データ線構造である。折り返し型データ線構造に比べると、セル面積を低減できるという利点がある。
【０２１０】
図２６(ｃ)に示すレイアウト構成は、データ線ピッチが広いため、データ線寄生容量も低減できる。そのため、本実施のメモリセル構造と組み合わせることで、より高集積で、低電圧動作が可能な半導体記憶装置を実現できる。
【０２１１】
図２６(ｄ)に示すレイアウト構成は、図２６(ｃ)に比べさらにセル面積が小さくでき、本実施のメモリセルと組み合わせることでより高集積な半導体記憶装置が実現できる。もちろん本実施例のメモリセル構造に適用できるレイアウトは、これに限定されない。
【０２１２】
例えば、図２６(ｄ)の開放型データ線構造において、サブワード線（ＷＬ）に対して斜めにレイアウトされている拡散層（ＡＣＴ）を、図２６(ａ)のように、直交するようにレイアウトしてもよい。その場合、形状が矩形であるため微細化が容易であるという利点がある。
【０２１３】
さらに、サブワード線（ＷＬＡ）の、左右の隣接セルの拡散層（ＡＣＴ）を共有し、サブワード線（ＷＬＡ）に常にＬｏｗレベルのＶＳＳを印加することで、素子分離するなどの応用も可能である。この場合、データ線と平行な方向に、絶縁体からなる素子分離領域を形成する必要がないため、プロセス工程を削減でき、コストを低減できる。
【０２１４】
上記の通り、メモリセルの構造は、様々な変更が可能である。
【０２１５】
図２７は、図２５に示した複数のメモリセル（ＭＣ）とセンスアンプ回路（ＳＡ０）の断面の一部を示した図である。図中の記号は、
Ｍ２は第２層の配線層、
Ｍ３は第３層の配線層、
ＰＷはＰウェル基板、
ＮＷはＮウェル基板、
ＤＮＷＥＬＬはディープＮウェル基板
ＰＳＵＢはＰ型基板である。
【０２１６】
なお、これらの形成方法は、一般的な半導体記憶装置、特に所謂汎用ＤＲＡＭと同様なのでここでは説明の詳細は省略する。また、セルキャパシタＣＳの構造は、図に示される構造に限定されるものではない。例えばクラウン型のキャパシタをはじめとして、様々な変更が可能であることはいうまでもない。
【０２１７】
また配線層の層数も特に限定しない。第４層の配線層Ｍ４を用いて本実施例のＤＲＡＭチップを形成してもよい。その場合、グローバル入出力線や、電源配線に第４層配線が利用できるので、第２層、第３層の配線層のピッチが緩和でき、より高性能なＤＲＡＭチップが実現できる。
【０２１８】
図２８は、本発明の一実施例のタイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）とタイミング生成回路を制御するタイミングレジスタ（Ｔｉｍｉｎｇ Ｒｅｇｉｓｔｅｒ）、制御回路（ＣＴＬ）の一部及び、メモリセルアレイ（Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ）から構成されたＤＲＡＭ回路を示している。
【０２１９】
コマンドデコーダ（Ｃｏｍｍａｎｄ Ｄｅｃｏｄｅｒ）で発行されたコマンド（例えばリード信号：ＰＲＤ）は、本発明のタイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）に入力され、所望のタイミングで各種タイミング制御信号（カラムデコーダタイミング信号ＰＹＳＥ、メインアンプタイミング信号ＰＭＡＥ）を発生する。
【０２２０】
これらのタイミング制御信号は、カラム系制御回路（Ｃｏｌ Ｃｏｎｔｒｏｌ）内のアレイロジック（ＡＬ３、ＡＬ４）に入力され、その後、カラムデコーダ（ＣＤＥＣ）、メインアンプ（Ｍａｉｎ Ａｍｐ）に入力される。
【０２２１】
カラムデコーダ（ＣＤＥＣ）に入力されたタイミング信号ＲＹＳＥは、カラムアドレスをデコードするデコード回路のイネーブル信号として利用し、一本のカラムアドレスＹＳを活性化してメモリセルアレイ（Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ）に入力される。
【０２２２】
またメインアンプ（Ｍａｉｎ Ａｍｐ）に入力されたタイミング信号ＲＭＡＥは、カラムアドレス線ＹＳがメモリセルアレイ（Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ）に入力された後、センスアンプで増幅されたメモリセルからの読出し信号が、メイン入出力線対（ＭＩＯＴ／ＭＩＯＢ）を経由してメインアンプ（Ｍａｉｎ Ａｍｐ）に出力された時に、メインアンプ（Ｍａｉｎ Ａｍｐ）のイネーブル信号として利用している。
【０２２３】
以上のように、メモリアレイ内のカラム系の内部動作も、本実施例のタイミング生成回路によって生成されたタイミング制御信号を用いることで、製造プロセスの差や、供給電圧の変動、温度変化等の影響を受けにくい。その結果、アクセス時間を短縮できる。なお、アレイロジック回路の構成や、リード時のタイミングレジスタ設定値、モードレジスタの設定値、初期化シーケンス等は、図１から図１５、図１７から図２０に説明した構成とほぼ同様であるため、ここでは説明の詳細は省略する。
【０２２４】
図２９は、図２８の回路のリード時の動作波形を示す図である。図２９に示す例は、ＣＬが８クロックという仕様における各タイミング信号の動作である。まずリード信号ＰＲＤが入力される。次に所望のタイミング、すなわちリード信号ＰＲＤが入力された直後のクロック＃０から数えて、１・ＣＫａクロック時間に、６・ＣＫｂクロック時間を加えた時間が経過した後に、カラムデコーダタイミング信号ＰＹＳＥがタイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）より出力され、アレイロジック（ＡＬ３）に入力される。
【０２２５】
同様にメインアンプタイミング信号ＰＭＡＥが２・Ｃｋａクロック時間に４・ＣＫｂクロック時間を加えた時間が経過した後にアレイロジック（ＡＬ４）に入力される。
【０２２６】
それぞれのタイミング信号は、カラムアドレスＹＳとしてカラムデコーダ（ＣＤＥＣ）に、メインアンプ起動信号（ＲＭＡＥ）としてメインアンプ（Ｍａｉｎ Ａｍｐ）に入力される。
【０２２７】
図３０は、図２８のＤＲＡＭ回路ブロックの動作タイミングを示した図である。コマンドデコーダ（Ｃｏｍｍａｎｄ Ｄｅｃｏｄｅｒ）、カラム系制御回路（Ｃｏｌ Ｃｏｎｔｒｏｌ）、カラムデコーダ（ＣＤＥＣ）、メモリアレイ（Ｍｅｍｏｒｙ Ａｒｒａｙ）の動作時間を横軸にとっている。なお、図３０のＭＩＯは、カラムアドレスＹＳがメモリアレイに入力されてから、増幅された読出し信号がメインアンプ回路近傍まで、出力されるまでの時間である。
【０２２８】
また、ＭＡはメインアンプタイミング信号ＲＭＡＥが入力されてから、メインアンプ回路内の論理回路を経由して、メインアンプ回路が活性化するまでに要する時間である。
【０２２９】
また、ＤＱＣＴＬ／ＤＱはメインアンプでラッチした信号が、データ系制御回路を経由し、ＤＱパッドまで転送されるのに要する時間である。
【０２３０】
なお、図３０では、ＤＲＡＭ内部の回路が最も遅く動作する条件（Ｗｏｒｓｔ Ｃａｓｅ）でタイミング設計した場合と、ワーストケースでタイミング設計したチップを、ＤＲＡＭ内部の回路が最も速く動作する条件（Ｂｅｓｔ Ｃａｓｅ）で、動作させた場合の二つのケースが示してある。
【０２３１】
図３０からもわかるように、本実施例のタイミング生成回路によって、データ線ラッチ信号−カラムスイッチ間マージンｔＤＬＹＳＭ＿Ｗ（セルから出力された読出し信号が、センスアンプによってラッチされてから、カラムスイッチＹＳＷが活性化されるまでのマージン）は必要最小限に設定できる。
【０２３２】
同様に、メイン入出力線−メインアンプマージンｔＭＩＯＭＡＭ＿Ｗ（メイン入出力線を経由して、メインアンプ回路近傍に読み出し信号が出力されてから、メインアンプ回路が活性化されるまでのマージン）も本実施例のタイミング生成回路を用いれば、そのマージンを必要最小限に設定できる。
【０２３３】
この結果、タイミングマージンを最小限に抑えることができるので、ＤＲＡＭのアクセス時間（ここではＣＬ）を高速化できる。
【０２３４】
なお、本実施例のＤＲＡＭチップでは、ワーストケースでタイミング設計したＤＲＡＭアレイをベストケース側で動作させた場合でも、誤動作は発生しない。その理由は、タイミング信号が複数のクロックによりその起動タイミングがデジタル的に制御されるためである。ベストケース側では、ＤＲＡＭ内部の各回路ブロックの動作時間が短くなるが、タイミング信号の起動タイミングがデジタル的に制御されるため、タイミング制御信号の遅延時間は短くならない。
【０２３５】
したがって、図３０において、各タイミングマージン（ｔＤＬＹＳＭ＿Ｂ、ｔＭＩＯＭＡＭ＿Ｂ）は充分に確保でき、製造プロセスのバラツキや、供給電源電圧の揺らぎ、温度変化等の影響を最小限に抑えられるので、安定した読出し動作が実現できる。
【０２３６】
なお、上記非特許文献１の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【０２３７】
【図１】本発明の一実施例のタイミング生成回路とタイミングレジスタを用いたＤＲＡＭチップのロウ系ブロック構成を示す図である。
【図２】アレイロジック回路ＡＬ０の構成の一例を示す図である。
【図３】アレイロジック回路ＡＬ０のアクティブモードの動作波形の一例を示す図である。
【図４】アレイロジック回路ＡＬ１の構成の一例を示す図である。
【図５】アレイロジック回路ＡＬ２の構成の一例を示す図である。
【図６】本発明の一実施例のタイミング生成回路とタイミングレジスタを用いたＤＲＡＭチップ全体のブロック構成を示す図である。
【図７】本実施例のタイミング生成回路とタイミングレジスタを、セルフリフレッシュモードで利用する場合のＤＲＡＭチップのブロック構成を示す図である。
【図８】アレイロジック回路ＡＬ０のセルフモードの動作波形の一例を示す図である。
【図９】アレイロジック回路ＡＬ０のスルーモードの動作波形の一例を示す図である。
【図１０】アレイロジック回路ＡＬ０の変形例の構成を示す図である。
【図１１】アレイロジック回路ＡＬ０の変形例の動作波形の一例を示す図である。
【図１２】本発明の一実施例におけるＤＲＡＭチップの初期化シーケンスの一例を示す図である。
【図１３】初期化シーケンスにおけるモードレジスタコマンドの一例を示す図である。
【図１４】初期化シーケンスにおけるモードレジスタコマンドの一例を示す図である。
【図１５】本発明の一実施例のタイミングレジスタに記憶する情報の一例を示す図である。
【図１６】本発明の一実施例のタイミング生成回路の構成と動作波形の一例を示す図である。
【図１７】本発明の一実施例のタイミング生成回路を用いたＤＲＡＭチップのアクティベート時の動作波形の一例を示す図である。
【図１８】図１７のＤＲＡＭ回路ブロックの動作タイミングを示す図である。
【図１９】本発明の一実施例のタイミング生成回路を適用して各タイミング信号を発生した時のプリチャージ動作波形の一例を示す図である。
【図２０】本発明の一実施例のＤＲＡＭチップの状態遷移の一例を示す図である。
【図２１】本発明の実施例のＤＲＡＭチップの全体の構成の一例を示す図である
【図２２】図２１のＤＲＡＭチップの制御回路部とメモリバンクの構成の一例を示す図である。
【図２３】図２２のセンスアンプ、サブアレイ、クロスエリアの回路構成の一例を示す図である。
【図２４】図２２のサブワードドライバアレイの回路構成の一例を示す図である。
【図２５】図２２のクロスエリアの回路構成の一例を示す図である。
【図２６】図２３のサブアレイにおける、メモリセルのレイアウトの一例を示す図である。
【図２７】図２６のレイアウトの断面を示す図である。
【図２８】本発明の一実施例のタイミング生成回路とタイミングレジスタを用いたＤＲＡＭチップのカラム系ブロック構成を示す図である。
【図２９】本発明の一実施例のタイミング生成回路とタイミングレジスタを用いたＤＲＡＭチップのリード時の動作波形の一例を示す図である。
【図３０】本発明の一実施例のタイミング生成回路とタイミングレジスタを用いたＤＲＡＭチップのカラム系の各回路ブロックの動作タイミングを示す図である。
【図３１】典型的なＤＲＡＭチップのタイミング制御の一例を示す図である。
【図３２】典型的なＤＲＡＭにおけるタイミング制御で適用されるアナログディレイの回路構成と遅延時間の特性を示す図である。
【図３３】典型的なＤＲＡＭにおけるタイミング制御においてチップ内部のロウ系の各回路ブロックの動作タイミングを示す図である。
【図３４】典型的なＤＲＡＭにおけるタイミング制御での読出し誤動作の動作波形の一例を示す図である。
【図３５】図１６の疎調遅延回路（ＣＤ）の構成の一例を示す図である。
【図３６】図３５の疎調遅延回路（ＣＤ）の動作の一例を示す図である。
【図３７】図１６の微調遅延回路（ＦＤ）の構成の一例を示す図である。
【図３８】図３７の微調遅延回路（ＦＤ）の動作の一例を示す図である。
【符号の説明】
【０２３８】
ＡＣＴ…アクティベートコマンド
ＡＣＴ…拡散層
Ａｃｔｉｖａｔｉｎｇ…アクティブコマンド入力状態
Ａｃｔｉｖｅ Ｐｏｗｅｒ Ｄｏｗｎ…アクティブパワーダウン
ＡＤＬＹ０、ＡＤＬＹ１…アナログディレイ
ＡＤＤＲＥＳＳ ＦＩＥＬＤ…アドレスフィールド
ＡＬ０、ＡＬ１、ＡＬ２、ＡＬ３、ＡＬ４…アレイロジック
ＡＭＷＬＢ…ワード線タイミング信号
ＡＲＡＣ…アレイコントロール
ＡＳＡＮ、ＡＳＡＰ１Ｔ…センスアンプタイミング信号
Ａｕｔｏ Ｒｅｆｒｅｓｈ…オートリフレッシュ
Ｂａｎｋ０、Ｂａｎｋ１、Ｂａｎｋ Ｎ…メモリバンク
Ｂａｎｋ Ａｃｔｉｖｅ…バンクアクティブ
ＢＵＦ…バッファ回路
ＣＤＥＣＡ…カラムデコーダアレイ
ＣＤＥＣ…カラムデコーダ
Ｃｏｍｍａｎｄ Ｄｅｃｏｄｅｒ…コマンドデコーダ
ＣＫ、／ＣＫ…外部クロック
ＣＫａ…クロック
ＣＫｂ…クロック
ＣＫｃ…クロック
ＣＫｄ…クロック
ＣＫＥ…クロックイネーブル信号
ＣＫＥ＿Ｈ、ＣＫＥ＿Ｌ…クロックイネーブルコマンド
ＣＬ…カラムレイテンシ
Ｃｌｏｃｋ Ａ Ｇｅｎｅｒａｔｏｒ、Ｃｌｏｃｋ Ｂ Ｇｅｎｅｒａｔｏｒ…クロック生成回路
ＣＭＤ…コマンド系回路ブロックの遅延時間
ＣＣＮＴ…セルコンタクト
Ｃｏｌ Ｃｏｎｔｒｏｌ…カラム系制御回路
Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ…コントロールロジック
ＣＯＬＵＭＮ ＡＤＤＲＥＳＳ ＢＵＦＦＥＲ…カラムアドレスバッファ
ＣＯＬＵＭＮ ＡＤＤＲＥＳＳ ＣＯＵＮＴＥＲ…カラムアドレスカウンタ
ＣＳ…メモリセル容量
ＣＳＤ…コモンソースドライバ
ＣＳＥＱ…コモンソース線プリチャージ回路
ＣＳＥＱＴ…コモンソースイコライズ信号
ＣＳＮ、ＣＳＰ…コモンソース線
ＣＴＬ…制御回路
Ｄａｔａ Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ…データ系制御回路
ＤＣＴＬ…データ系制御回路
ＤＦＴ…テスト回路
ＤＬ…データ線振幅時間
ＤＬＣＮＴ…データ線コンタクト
ＤＬＥＱ…プリチャージ回路非活性化時間
ＤＬＥＱＤ…プリチャージドライバ
ＤＬＥＱＬ、ＤＬＥＱＲ、ＡＤＬＥＱＬＢ、ＡＤＬＥＱＲＢ…プリチャージタイミング信号
ＤＬＬ…ディレイロックドループ
ＤＬＴ０、ＤＬＴ１、ＤＬＴ２、ＤＬＢ０、ＤＬＢ１、ＤＬＢ２…データ線
ＤＭ…データマスク信号
ＤＮＷＥＬＬ…ディープＮウェル基板
ＤＱ…データ
ＤＱＣＴＬ…ＤＱ制御回路
ＤＱＳ、／ＤＱＳ…データストローブ信号
（Ｅ）ＭＲＳ…モードレジスタコマンド
ｆａｓｔ…低しきい値プロセス
ＦＦ０…フリップフロップ
ＦＧ…ゲート電極およびゲート配線層
ＦＧＣＮＴ…ゲートコンタクト
ＦＸ０、ＦＸ１、ＦＸ２、ＦＸ３、ＦＸＢ０、ＦＸＢ１、ＦＸＢ２、ＦＸＢ３…サブワードドライバ選択線
ＦＸＤ…ＦＸ線ドライバ
Ｈｉｇｈ−ｔｅｍｐ…高温
Ｈｉｇｈ−ｖｏｌｔａｇｅ…高電圧
Ｉｄｌｅ、Ａｌｌ Ｂａｎｋｓ Ｐｒｅｃｈａｒｇｅｄ…アイドル状態
ＩＮ…入力、
Ｉｎｐｕｔ ＆ Ｏｕｔｐｕｔ Ｂｕｆｆｅｒ…入出力バッファ
Ｉｎｔｅｒｌｅａｖｅ…インターリーブバースト
Ｉｎｉｔｉａｌｉｚａｔｉｏｎ Ｓｅｑｕｅｎｃｅ…初期化シーケンス
ＩＮＶ…薄膜インバータ
ＩＮＶＫ…厚膜インバータ
ＩＳ…クロスエリア
ＬＡＴＣＨ…ラッチ回路
Ｌａｔｃｈ Ｃｉｒｃｕｉｔ…ラッチ回路
ＬＣＮＴ…拡散層コンタクト
ＬＩＯＴ、ＬＩＯＢ、ＬＩＯＴ０、ＬＩＯＢ０、ＬＩＯＴ１、ＬＩＯＢ１…ローカル入出力線
ＬＮ、ＬＰ…拡散層配線層
Ｌｏｗ−ｔｅｍｐ…低温
Ｌｏｗ−ｖｏｌｔａｇｅ…低電圧
ＬＰＡＤ…ランディングパッド
ＭＣ…メモリセル
Ｍａｉｎ Ａｍｐ…メインアンプ
Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ…メモリセルアレイ（メモリアレイ）
ＭＩＯＴ、ＭＩＯＢ…メイン入出力線
Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ…モードレジスタ
ＭＲＳ、ＥＭＲＳ（１）、ＥＭＲＳ（２）、ＥＭＲＳ（３）…モードレジスタコマンド
ＭＷＤ…メインワードドライバ
Ｍ１…第１層の金属配線層
Ｍ２…第２層の金属配線層
Ｍ３…第三層の金属配線層
ＮＡＮＤ…否定論理積回路
Ｎｏｒｍａｌ…ノーマルモード
ｎｏｄｅ０、ｎｏｄｅ１、ｎｏｄｅ２、ｎｏｄｅ３、ｎｏｄｅ４、ｎｏｄｅ５、Ｎ１、Ｎ２…電圧ノード
Ｎ／Ａ…ノーアカウント
ＮＤＲＶ…プルダウン回路
ＮＯＲ…否定論理和回路
ＮＷ…Ｎウェル基板
ＯＣＤ Ｃａｌｉｂｒａｔｉｏ…オンチップドライバキャリブレーション
ＯＤＴ…オンダイターミネーション信号
Ｏｐｅｒａｔｉｏｎ Ｃｏｎｄｉｔｉｏｎ…動作条件
ＯＲ…論理和回路
ＯＵＴ…出力
ＰＡＣＴＶ…活性化信号
ＰＡＬＬ…プリチャージオールコマンド
ＰＤＬＥＱ、ＲＤＬＥＱ、ＡＤＬＥＱ…プリチャージタイミング信号
ＰＤＲＶ…プルアップ回路
ＰＭＷＬ、ＲＭＷＬ、ＡＭＷＬ…ワード線タイミング信号
ＰＣＨ…プリチャージ回路、
ＰＬＴ…プレート電極
ＰＭＡＥ、ＲＭＡＥ…メインアンプタイミング信号
ＰＲＥ…プリチャージコマンド
Ｐｒｅｃｈａｒｇｅ…プリチャージ
Ｐｒｅｃｈａｒｇｅ Ｐｏｗｅｒ Ｄｏｗｎ…プリチャージパワーダウンモード
ＰＳＡＮ、ＲＳＡＮ、ＡＳＡＮ…センスアンプタイミング信号
ＰＳＵＢ…Ｐ型基板
ＰＷ…Ｐウェル基板
ＰＹＳＥ、ＲＹＳＥ…カラムデコーダタイミング信号
ＲＤＥＣ…ロウデコーダ
ＲＤＥＣＡ…ロウデコーダアレイ
ＲＤＱＳ、／ＲＤＱＳ…リードデータストローブ信号
ＰＲＤ…リードコマンド
ＲＥＡＤ…リード
ＲＥＡＤＡ…リードオール
ＲＥＦ…オートリフレッシュコマンド
ＲＥＦＲＥＳＨ ＣＯＵＮＴＥＲ…リフレッシュカウンタ
ｒｅｓｅｒｖｅｄ…予約
ＲＥＱ…ローカル入出力線プリチャージ回路
ＲＧＣ…リードライトゲート
ＲＯＷ ＡＤＤＲＥＳＳ ＢＵＦＦＥＲ…ロウアドレスバッファ
Ｒｏｗ Ｃｏｎｔｒｏｌ…ロウ系制御回路
ＲＳＴ、ＶＲＳＴＢ…リセット信号
ＳＡ０、ＳＡ１、ＳＡ２…センスアンプ回路
ＳＡＡ−Ｒ、ＳＡＡ−Ｌ…センスアンプアレイ
ＳＡＣＴＬ…センスアンプコントロール
ＳＡＲＹ０…サブアレイ
ＳＥＬＦ…セルフリフレッシュコマンド
Ｓｅｌｆ Ｒｅｆｒｅｓｈ…セルフリフレッシュモード
Ｓｅｑｕｅｎｔｉａｌ…シーケンシャルバースト
ｓｌｏｗ…高しきい値プロセス
ＳＨＤ…シェアードスイッチドライバ
ＳＨＲ…シェアードスイッチ
ＳＨＲＲ、ＳＨＲＬ、ＳＨＲＲＢ、ＳＨＲＬＢ…シェアードスイッチ制御線
ＳＮ…蓄積ノード
ＳＮＣＮＴ…蓄積ノードコンタクト
ＳＷ０、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４…スイッチ
ＳＷＤ…サブワードドライバ
ＳＷＤＡ−Ｕ、ＳＷＤＡ−Ｄ…サブワードドライバアレイ
ｔＤＥＱＷＬＭ＿Ｗ、ｔＤＥＱＷＬＭ＿Ｂ…プリチャージ−ワード線間マージン
Ｔｅｓｔ…テストモード
Ｔｈｉｃｋ ｆｉｌｍ ＮＭＯＳ…厚膜ＮＭＯＳトランジスタ
Ｔｈｉｎ ｆｉｌｍ ＮＭＯＳ…薄膜ＮＭＯＳトランジスタ
Ｔｉｍｉｎｇ Ｒｅｇｉｓｔｅｒ…タイミングレジスタ
Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ…タイミング生成回路
ＴＮ…アクセストランジスタ
ｔｄ…インバータ遅延回路の遅延時間
ｔＤＬＹＳＭ＿Ｗ、ｔＤＬＹＳＭ＿Ｂ…データ線−カラムスイッチ間マージン
ｔＭＩＯＭＡＭ＿Ｗ、ｔＭＩＯＭＡＭ＿Ｂ…ＭＩＯ信号出力−メインアンプ間マージン
ｔＲＣＤ…アクティブ−カラムコマンドディレイ
ｔＲＰ…プリチャージコマンド期間
ｔＷＬＳＡＭ＿Ｗ、ｔＷＬＳＡＭ＿Ｂ…ワード線−センスアンプ間マージン
ＶＡＲＹ…データ線Ｈｉｇｈレベル電圧
ＶＢＢ…基板電位
ＶＤＬＲ…プリチャージ電圧
ＶＫＫ…負電圧（ワード線待機電圧）
ＶＯＬＧＥＮ…電源電圧生成回路
ＶＰＥＲＩ…周辺回路用電源
ＶＰＰ…昇圧電圧、ＶＫＫ、ＶＫＫ−Ｕ、ＶＫＫ−Ｄ…負電圧
ＶＳＳ…接地電圧
ＶＳＳ＿ＤＲＶ、ＶＡＲＹ＿ＤＲＶ…コモンソースドライバ
ＶＳＳ−Ｕ、ＶＳＳ−Ｄ、ＶＳＳＳＷＤ…接地電圧
ＷＬ、ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬＡ…サブワード線
ＷＲＩＴＥ…ライト
ＷＲＩＴＡ…ライトオール
ＹＳ０…カラムスイッチ制御線
ＹＳＷ…カラムスイッチ
／ＣＳ…チップセレクト信号
／ＲＡＳ…ロウアドレスストローブ信号
／ＣＡＳ…カラムアドレスストローブ信号
／ＷＥ…ライトイネーブル信号
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、高速、高集積な半導体記憶装置、および、論理回路と半導体記憶装置を集積した半導体装置のチップ内部のタイミング制御に関するものである。
【背景技術】
【０００２】
半導体記憶装置の一つである、ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、以下ＤＲＡＭと記す）は、我々が日常利用する様々な電子機器に数多く搭載されている。また、近年の機器の低消費電力化、高性能化のニーズに伴い、搭載されるＤＲＡＭも低電力化、高速化、大容量化といった高性能化が強く求められている。
【０００３】
高性能なＤＲＡＭを実現するための最も有効な手段の一つは、メモリセルの微細化である。微細化することで、メモリセルを小さくできる。その結果、メモリセルに接続されるワード線及びデータ線長が短くなる。すなわち、ワード線、データ線の寄生容量を低減できるので、低電圧動作が可能となり、低消費電力化が実現できる。また、メモリセルが小さくなるので、メモリの大容量化が可能となり、機器の高性能化が実現できる。このように、微細化はＤＲＡＭの高性能化に大きく寄与する。
【０００４】
しかしながら、６５ｎｍ、４５ｎｍノードと微細化が進むにつれて、前述したような高性能化の効果だけではなく、様々な副作用があらわれる。その主な副作用は、微細化によって生じる素子特性のバラツキ増加である。ここで素子特性のバラツキとは、例えばトランジスタのしきい値電圧や、トランジスタから流れるリーク電流の大きさの分散値（平均値からのずれ）である。この素子バラツキは、ＤＲＡＭの動作性能劣化の原因となるため、素子バラツキはできるだけ小さく抑えるのが望ましい。
【０００５】
特にしきい値電圧のばらつきは、ＤＲＡＭチップ内部の制御信号の起動タイミングのズレの原因となる。この制御信号の起動タイミングのズレは、ＤＲＡＭの誤動作の原因となる。すなわち、しきい値電圧のバラツキはチップの歩留まりに大きく影響を与える。
【０００６】
以下では、図３１から図３４を用いて、この理由を説明する。図３１は、ＤＲＡＭの典型的な制御信号生成回路の一部をブロック図として示した図である。各ブロックとして、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥと不図示のアドレス信号を入力し、コマンドをデコードするコマンドデコーダ（Ｃｏｍｍａｎｄ Ｄｅｃｏｄｅｒ）と、アレイロジック回路（ＡＬ０、ＡＬ１、ＡＬ２）とアナログディレイ（ＡＤＬＹ０、ＡＤＬＹ１、ＡＤＬＹ２）を備えたロウ系制御回路（Ｒｏｗ Ｃｏｎｔｒｏｌ）と、アレイコントロール（ＡＲＡＣ）、メインワードドライバ（ＭＷＤ）、センスアンプコントロール（ＳＡＣＴＬ）を備えたロウデコーダ（ＲＤＥＣ）と、メモリセルアレイ（Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ）と、備えている。
【０００７】
アレイロジック回路（ＡＬ０、ＡＬ１、ＡＬ２）からは、バンクアクティブ信号ＰＡＣＴＶ、プリチャージタイミング信号ＲＤＬＥＱ、センスアンプタイミング信号ＲＳＡＮが出力され、アレイコントロール（ＡＲＡＣ）、メインワードドライバ（ＭＷＤ）、センスアンプコントロール（ＳＡＣＴＬ）からは、メモリセルアレイ（Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ）に、バンクアクティブ信号ＡＤＬＥＱ、ワード線タイミング信号ＡＭＷＬ、センスアンプタイミング信号ＡＳＡＮが出力される。
【０００８】
例えばリード（読出し）を例にとって説明する。ＤＲＡＭにコマンド信号（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ）とアドレスが入力されると、コマンドデコーダ（Ｃｏｍｍａｎｄ Ｄｅｃｏｄｅｒ）で所望の動作とアドレスが確定する。
【０００９】
図３１では、バンクアクティブ信号ＰＡＣＴＶがデコードされている。デコード信号は、アレイロジック（ＡＬ０）に入力され、プリチャージタイミング信号ＲＤＬＥＱが起動される。一方、アレイロジック（ＡＬ０）に入力されたバンクアクティブ信号ＰＡＣＴＶはアナログディレイ（ＡＤＬＹ０）を経由して、アレイロジック（ＡＬ１）に入力される。
【００１０】
ここで、アナログディレイ（ＡＤＬＹ０）は、プリチャージタイミング信号ＲＤＬＥＱとワード線タイミング信号ＲＭＷＬの起動時間のタイミング調整に利用している。すなわち、不図示のプリチャージ回路の非活性化の完了とほぼ同時に、メモリセルアレイのワード線が活性化されるようにアナログディレイ（ＡＤＬＹ０）の遅延時間を調整して、ワード線タイミング信号ＲＭＷＬを出力するよう制御する。
【００１１】
同様に、メモリセルアレイの選択ワード線が活性化され、データ線上に読み出し信号が充分に出力されたと同時に、不図示のセンスアンプ回路が活性化されるように、アナログディレイ（ＡＤＬＹ１）の遅延時間を調整し、センスアンプタイミング信号RSANを出力する。各アレイロジック回路（ＡＬ０、ＡＬ１、ＡＬ２）からそれぞれ出力されたタイミング信号は、ロウデコーダ（ＲＤＥＣ）内の回路を経由して、メモリアレイ（Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ）に入力される。以上の説明のように、ＤＲＡＭ内部の動作タイミングはアナログディレイ回路の遅延時間によって調整されるため、アナログディレイの遅延時間の調整がＤＲＡＭのアクセス時間の性能を決める主要因となる。言い換えれば、アナログディレイの遅延時間がばらつくと、ＤＲＡＭのアクセス時間がばらつくことになる。
【００１２】
【非特許文献１】Ｋｏｈｔａｒｏｈ Ｇｏｔｏ， Ｓｈｉｇｅｔｏｓｈｉ Ｗａｋａｙａｍａ， Ｍｉｙｏｓｈｉ Ｓａｉｔｏ， Ｊｕｎｊｉ Ｏｇａｗａ， Ｈｉｒｏｔａｋａ Ｔａｍｕｒａ， Ｙｏｓｈｉｎｏｒｉ Ｏｋａｊｉｍａ， ａｎｄ Ｍａｓａｏ Ｔａｇｕｃｈｉ， ‘Ａｌｌ−Ｄｉｇｉｔａｌ Ｍｕｌｔｉ−Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ ｆｏｒ Ｉｎｔｅｒｎａｌ Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｉｏｎ ｉｎ Ｅｍｂｅｄｄｅｄ ａｎｄ／ｏｒ Ｈｉｇｈ−Ｓｐｅｅｄ ＤＲＡＭＳ’， １９９７ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐｐ．１０７−１０８
【発明の開示】
【発明が解決しようとする課題】
【００１３】
最先端のＤＲＡＭは微細化及び低電圧化が急速に進んでいる。微細化によるＬＳＩ内のＭＯＳトランジスタや配線の製造誤差や、外部電源の低電圧化の進展により、デバイス特性のばらつきが大きな問題となっている。
【００１４】
上記で述べたアナログディレイ（ＡＬＤＹ）の回路構成を図３２（ａ）に示す。一例として、多段のインバータを従属接続した回路を示している。
【００１５】
図３２（ｂ）は、図３２（ａ）のアナログディレイ（ＡＤＬＹ）の遅延量（ｔｄ）を各種の条件でシミュレーションにより求めた値を相対値として示している。ここで、Ｌｏｗ−ｖｏｌｔａｇｅ／Ｈｉｇｈ−ｖｏｌｔａｇｅは、動作電圧が高めにばらついている場合と、低めにばらついている場合にそれぞれ対応している。ｓｌｏｗ／ｆａｓｔは、ＭＯＳトランジスタのしきい値が高い場合と、低い場合にそれぞれ対応している。Ｈｉｇｈ ｔｅｍｐ／Ｌｏｗ ｔｅｍｐは動作温度が高い場合と、低い場合にそれぞれ対応している。
【００１６】
図３２（ｂ）において、例えば、Ｌｏｗ−ｖｏｌｔａｇｅ、ｓｌｏｗ、Ｈｉｇｈ ｔｅｍｐの組み合わせは、
・動作電圧が低めにばらつき、且つ、
・ＭＯＳトランジスタのしきい値が高く、且つ、
・動作温度が高い、
場合の遅延に対応しており、アナログディレイ（ＡＤＬＹ）の遅延量（ｔｄ）は大となる。また、Ｈｉｇｈ−ｖｏｌｔａｇｅ、ｆａｓｔ、Ｌｏｗ ｔｅｍｐの組み合わせは、
・動作電圧が高めにばらつき、且つ、
・ＭＯＳトランジスタのしきい値が低く、且つ、
・動作温度が低い、
場合の遅延に対応しており、アナログディレイ（ＡＤＬＹ）の遅延量（ｔｄ）は小となる。他の組み合わせも同様に読み取れる。
【００１７】
図３２（ｂ）からも明らかなように、アナログディレイ（ＡＤＬＹ）において、最も遅延が長くなる場合（最大遅延）と、最も短くなる場合（最小遅延）では約２倍の違いがある。シンクロナスＤＲＡＭの内部にある遅延回路において、このように遅延量が大きく変化すると、アクセス時間が増大する。
【００１８】
図３３の（ｂ）に、シンクロナスＤＲＡＭ内部の回路が最も速く動作する条件（Ｂｅｓｔ Ｃａｓｅ）における、回路ブロックの動作タイミングを示す。
【００１９】
コマンドデコーダ（Ｃｏｍｍａｎｄ Ｄｅｃｏｄｅｒ）、ロウ系制御回路（Ｒｏｗ Ｃｏｎｔｒｏｌ）、ロウデコーダ（ＲＤＥＣ）、メモリアレイ（Ｍｅｍｏｒｙ Ａｒｒａｙ）の動作時間を横軸にとっている。なお、図中のハッチング部分（ＡＤＬＹ０、ＡＤＬＹ１）は、アナログディレイの遅延時間を示している。
【００２０】
前述したように、アナログディレイＡＤＬＹ０はプリチャージ回路の非活性化とワード線の活性化がほぼ同時になるように調整する回路である。すなわちプリチャージ−ワード線マージンｔＤＥＱＷＬＭ＿Ｂを必要最小限な量となるように調整する。同様に読み出し信号量の出力タイミングとセンスアンプ回路の活性化がほぼ同時になるようにアナログディレイＡＤＬＹ１の遅延時間を調整する。すなわち、ワード線−センスアンプマージンｔＷＬＳＡＭ＿Ｂを必要最小限な量となるように調整する。このようにして、各タイミング信号間のタイミングマージンを可能な限り小さくして、アクセス時間が短くなるようにタイミング設計をする。
【００２１】
図３３の（ａ）に、上記のようにベストケース側で遅延時間を決定して回路設計した場合において、ＤＲＡＭ内部の回路が最も遅く動作する条件（Ｗｏｒｓｔ Ｃａｓｅ）における、回路ブロックの動作タイミングを示す。
【００２２】
ワーストケースではコマンドデコーダ、ロウ系制御回路、ロウデコーダ、メモリアレイの動作時間が増加しているのに加えて、アナログディレイ回路（ＡＤＬＹ０、ＡＤＬＹ１）の遅延時間も長くなっている。このとき、各回路ブロックの動作時間の増加分よりも、アナログディレイの遅延時間の増加分が大きい場合がある。
【００２３】
このような場合、ＤＲＡＭ回路ブロックの回路遅延に加え、
・プリチャージ−ワード線マージンｔＤＥＱＷＬＭ＿Ｗ（ビット線イコライズ信号ＢＬＥＱとワード線タイミング信号ＡＭＷＬ間のタイミングマージン）や、
・ワード線−センスアンプマージンｔＷＬＳＡＭ＿Ｗ（ワード線ＳＷＬとセンスアンプタイミング信号ＡＳＡＮ間のタイミングマージン）
に無駄なマージン（遅延時間）が発生してしまう。すなわち、本来の回路・デバイスの性能が活かされず、結果としてＤＲＡＭのアクセス性能を落とすことになる。
【００２４】
逆に、ワーストケース側で遅延時間を決定して回路設計した場合において、ベストケース側でＤＲＡＭチップを動作させた場合、同様にアナログディレイのバラツキが原因で読出し誤動作が発生してしまう。この理由を、図３４を用いて以下に説明する。
【００２５】
図３３（ａ）は、ワーストケース側でタイミング設計したときのメモリアレイ内部の動作波形の一部である。選択対象のメモリセルに対応する、プリチャージ信号ＤＬＥＱＬが非活性化される。ほぼ同時に、非選択側のメモリアレイに対応するシェアードスイッチＳＨＲＲ（トランスファゲートのオン・オフを制御する制御信号）がネゲートされる。一方、選択側のメモリアレイに対応するシェアードスイッチＳＨＲＬ（トランスファゲートのオン・オフを制御する制御信号線）はＶＰＰレベルとされる。なお、シェアードスイッチは、後の説明で参照される図２３、図２５等に示される。
【００２６】
次にワード線ＷＬ０が選択され、データ線対ＤＬＴ、ＤＬＢに差電位が発生する。このとき、データ線対ＤＬＴ、ＤＬＢに必要充分な差電位が発生したら、センスアンプ活性化信号ＡＳＡＮ、ＡＳＡＰ１Ｂがアサートされるように、すなわちワード線−センスアンプマージンｔＷＬＳＡＭ＿Ｗが必要最小限となるように、図３１のアナログディレイ（ＡＤＬＹ１）の遅延時間を調整する。
【００２７】
このようにワーストケース側でタイミング設計したチップをベストケース側で動作させた波形が図３４（ｂ）である。
【００２８】
前述したように、アナログディレイのバラツキが大きい場合には、データ線対に読み出し信号が充分に出力される前に、センスアンプ活性化信号が起動されてしまう。例えば、センスアンプ活性化信号ＡＳＡＮ、ＡＳＡＰ１Ｂが起動した時点での読み出し信号量よりも、センスアンプ回路のオフセット電圧（センスアンプ回路を構成するペアトランジスタ間のしきい値電圧ばらつき）が大きい場合は、データが誤反転されて読み出しエラーとなる。
【００２９】
このように、従来のアナログディレイ回路を用いたタイミング制御方式では、素子バラツキの増加によるタイミングエラーが発生する恐れがある。
【００３０】
この問題を解決するために、これまでにデジタル遅延回路をメモリ回路に適用する例が報告されている。ここで、デジタル遅延回路とは、クロックおよびクロックを分周した多相クロックを用いて、これらの周期の整数倍の遅延を発生する回路を指す。
【００３１】
デジタル遅延回路を用いると、デバイス、温度、電源電圧が変化した場合でも、外部より供給されるクロック周期で定まる遅延を発生できるため、遅延量の変化が小さいという利点がある。
【００３２】
一例としては、非特許文献１において、ＤＬＬ（Delay Lock Loop）で多相のクロックを発生し、このクロックを内部で用いるＤＲＡＭが発表されている。
【００３３】
しかしながら、ＤＬＬを用いる場合、ＤＬＬの駆動電流が大きく、チップの動作時消費電流が増加してしまう。また、ＤＬＬはクロックが供給されてから、内部の遅延がクロックと同期するまでには所定の時間(約１００サイクル)を有するために、ＤＲＡＭのスタンバイモードにおいてもクロックを止めることが出来ず、スタンバイモードの消費電流が増加する問題がある。
【００３４】
そこで、本発明の目的は、電源電圧の変化、温度変化に対してタイミング変動の小さいタイミング生成回路、及び該回路を備えた半導体装置を提供することにある。
【課題を解決するための手段】
【００３５】
本願において開示される発明のうち、代表的なもの概要を簡単に説明すれば、次のとおりである。
【００３６】
本発明によれば、入力クロック信号から、第１の周期を有する第１のクロック信号を生成する第１のクロック生成回路と、
前記入力クロック信号から、第２の周期を有する第２のクロック信号を生成する第２のクロック生成回路と、
前記第１のクロック信号と、前記第２のクロック信号と、活性化信号と、遅延時間を選択する選択信号とを受け、前記活性化信号の活性化から、前記選択信号によって規定される、前記第１の周期の所定倍の時間と、前記第２の周期の所定倍の時間とを合成した時間に対応した遅延量、遅延させたタイミング信号を出力するタイミング生成回路と、を備えた半導体装置が提供される。
【００３７】
本発明においては、前記第１の周期をＴ１、前記第２の周期をＴ２、前記選択信号で規定される値を非負の整数ｍ、ｎとすると、前記タイミング生成回路は、
前記第１のクロック信号と、前記活性化信号と、前記ｍとを入力し、前記活性化信号が活性化されたのち、前記第１のクロック信号の有効エッジから、ｍ・Ｔ１の遅延量で疎調タイミング信号を生成する疎調遅延回路と、
前記第２のクロック信号と、前記疎調遅延回路からの前記疎調タイミング信号と、前記ｎとを入力し、前記疎調タイミング信号が出力されたタイミングから、ｎ・Ｔ１の遅延量で微調タイミング信号を生成する微調遅延回路と、
を備え、前記活性化信号が活性化されてから、ｍ・Ｔ１＋ｎ・Ｔ２の遅延時間で出力される前記微調タイミング信号が、前記タイミング生成回路からの前記タイミング信号をなす構成としてもよい。
【００３８】
本発明においては、前記タイミング生成回路から出力される前記タイミング信号を受け、制御信号を生成するコントロール回路をさらに備え、前記コントロール回路は、
前記タイミング生成回路から出力される前記タイミング信号をサンプリングクロックとして、前記活性化信号をサンプルするフリップフロップと、
前記活性化信号を遅延させる遅延回路と、
一の動作モードにおいて、前記フリップフロップによる前記活性化信号のサンプル出力を前記制御信号として出力し、
別の動作モードにおいて、前記遅延回路により前記活性化信号を遅延させた信号を、前記制御信号として出力する回路と、
を備えた構成としてもよい。
【００３９】
本発明においては、前記タイミング生成回路から出力される前記タイミング信号を受け、制御信号を生成するコントロール回路をさらに備え、前記コントロール回路は、
前記タイミング生成回路から出力される前記タイミング信号をサンプリングクロックとして、前記活性化信号をサンプルするフリップフロップと、
前記活性化信号を遅延させる遅延回路と、
動作モードを制御する所定の制御信号に基づき、前記遅延回路の出力をマスクする第１の論理回路と、
前記フリップフロップの出力と前記第１の論理回路の出力とを入力する第２の論理回路と、
を備え、
一の動作モードにおいて、前記第１の論理回路は前記遅延回路の出力をマスクし前記第１の論理回路の出力が所定の固定値に設定される場合、前記第２の論理回路は、前記フリップフロップが前記タイミング信号でサンプルした活性化信号を前記制御信号として出力し、
別の動作モードにおいて、前記フリップフロップの出力が所定の固定値に設定され、前記第１の論理回路では前記遅延回路の出力をマスクせず、前記第２の論理回路は、前記第１の論理回路の出力に基づき、前記制御信号を出力する構成としてもよい。
【００４０】
本発明においては、前記タイミング生成回路から出力される前記タイミング信号を受け、制御信号を生成するコントロール回路をさらに備え、前記コントロール回路は、
前記タイミング生成回路から出力される前記タイミング信号をサンプリングクロックとして、前記活性化信号をサンプルするフリップフロップと、
前記活性化信号を遅延させる遅延回路と、
動作モードを制御する信号に基づき、前記活性化信号を、前記遅延回路に入力するか、前記遅延回路をスキップさせる第１の切替回路と、
前記動作モードを制御する信号に基づき、前記第１の切替回路で前記遅延回路をスキップした場合、前記第１の切替回路からの前記活性化信号を前記フリップフロップに入力し、前記第１の切替回路にて前記活性化信号を前記遅延回路に入力した場合、前記遅延させた活性化信号を前記フリップフロップを経由せずに出力する第２の切替回路と、
を備えた構成としてもよい。
【００４１】
本発明においては、前記遅延回路がインバータ列を含む。
【００４２】
本発明においては、前記タイミング生成回路は、前記制御信号として少なくとも第１、第２の制御信号を出力し、少なくとも第１、第２の前記コントロール回路を備え、
第１の前記コントロール回路は、前記活性化信号と、前記タイミング生成回路から出力される前記第１のタイミング信号を受け、第１の制御信号を出力し、
第２の前記コントロール回路は、第１の前記コントロール回路から出力される前記第１の制御信号を前記コントロール回路に入力される前記活性化信号として受け、前記タイミング生成回路から出力される前記第２のタイミング信号を受け、第２の制御信号を生成する。
【００４３】
本発明においては、前記遅延時間を選択する前記選択信号を記憶するタイミングレジスタをさらに備え、前記選択信号の値が可変自在に設定される構成としてもよい。
【００４４】
本発明においては、前記タイミングレジスタの値は、モードレジスタセット時に設定される構成としてもよい。
【００４５】
本発明においては、前記タイミング生成回路からの前記タイミング信号をクロック端子に受け、タイミング信号に応答して活性化信号をサンプルする回路をさらに備え、前記タイミング生成回路にて出力させたタイミング信号を、アクティベートに必要な制御信号として用いる構成としてもよい。
【００４６】
本発明においては、複数のビット線と複数のワード線の交差部にメモリセルを備えたメモリアレイを備え、
前記アクティベートに必要な制御信号として、
ビット線のプリチャージ回路の非活性化、
ワード線の活性化、
センスアンプの活性化のうち、
少なくとも１つ以上の動作に、前記タイミング生成回路から出力される前記タイミング信号を用いる構成としてもよい。
【００４７】
本発明においては、前記タイミング生成回路にて出力させたタイミング信号を、リード時に必要な制御信号に用いる構成としてもよい。
【００４８】
本発明においては、前記リードに必要な制御信号として、カラムデコーダの活性化、メインアンプ回路の活性化のうち、少なくとも１つ以上の動作に、前記タイミング生成回路の出力信号を用いる構成としてもよい。
【００４９】
本発明においては、前記タイミング生成回路に加え、インバータ列を含む遅延回路を備え、前記半導体装置が、待機状態にあるときは、前記タイミング生成回路からの出力信号ではなく、前記アナログ遅延回路を用いて、前記半導体記憶装置の内部動作のタイミングを制御する構成としてもよい。
【００５０】
本発明においては、アクセス性能が、前記入力クロックに基づき規定される構成としてもよい。
【００５１】
本発明においては、前記タイミング生成回路を制御するためのレジスタを有し、テストモードにおいて、前記レジスタ値を外部に出力する手段を備えた構成としてもよい。
【発明の効果】
【００５２】
本発明によれば、電源電圧の変化、温度変化に対してタイミング変動の小さい半導体装置が提供される。また、本発明をＤＲＡＭ等の半導体記憶装置に適用することで、タイミング設計におけるデッドマージンを削減し、高速アクセス時間又は低消費電流の実現が可能となる。
【発明を実施するための最良の形態】
【００５３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００５４】
本発明は、第１の周期Ｔ１のクロック（ＣＫａ）を生成する第１クロック生成回路（Ｃｌｏｃｋ Ａ Ｇｅｎｅｒａｔｏｒ）と、第２の周期Ｔ２の第２クロック（ＣＫｂ）を生成する第２クロック生成回路（Ｃｌｏｃｋ Ｂ Ｇｅｎｅｒａｔｏｒ）と、第１クロック（ＣＫａ）と、第２クロック（ＣＫｂ）と活性化信号（ＰＡＣＴＶ）を入力し、遅延時間を規定する値ｍ、ｎを非負の整数として、活性化信号（ＰＡＣＴＶ）が活性化されてから、遅延時間ｔｄ＝ｍ・Ｔ１＋ｎ・Ｔ２のタイミングでタイミング信号を発生するタイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）とを備えている。
【００５５】
また、本実施の形態に示される各ブロックを構成するトランジスタは、特に制限されないが公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。即ち、ウェルと素子分離領域と酸化膜が形成される工程の後、ゲート電極とソース・ドレイン領域を形成する第１と第２半導体領域とを形成する工程とを含む工程により形成される。ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の回路記号はゲートに丸印、または矢印をつけないものはＮ型ＭＯＳＦＥＴ（ＮＭＯＳ）を表し、ゲートに丸印、または矢印をつけたＰ型ＭＯＳＦＥＴ（ＰＭＯＳ）と区別される。以下、ＭＯＳＦＥＴを簡略化してＭＯＳあるいはＭＯＳトランジスタと呼ぶことにする。なお、本発明は、金属ゲートと半導体層の間に設けられた酸化膜を含む電界効果トランジスタだけに限定されるわけではなく絶縁膜を間に含むＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等の一般的なＦＥＴを用いた回路に適用される。また以下では、DRAM等の半導体記憶装置のタイミング制御信号の生成について説明するが、本発明は、任意の半導体集積回路装置に適用可能であることは勿論である。
【実施例】
【００５６】
本発明の一実施例のタイミング生成回路を備えた半導体記憶装置について説明する。図１は、本発明の一実施例の構成を示す図である。図１を参照すると、
第１のクロック信号Ｃｋａと第２のクロック信号ＣＫｂと、活性化信号ＰＡＣＴＶを入力し、各種タイミング信号を出力する生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）と、
タイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）を制御するタイミングレジスタ（Ｔｉｍｉｎｇ Ｒｅｇｉｓｔｅｒ）、
ロウ系制御回路（Ｒｏｗ Ｃｏｎｔｒｏｌ）、及び、
メモリアレイ（Ｍｅｍｏｒｙ Ａｒｒａｙ）
を備えたＤＲＡＭ回路の構成が示されている。
【００５７】
コマンドデコーダ（Ｃｏｍｍａｎｄ Ｄｅｃｏｄｅｒ）で発行されたコマンド（例えばアクティベートコマンド：ＰＡＣＴＶ）は、タイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）に入力される。
【００５８】
タイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）は、第１の周期T1の第１のクロック信号ＣＫａ、第２の周期Ｔ２のクロックＣＫｂを入力し、活性化信号ＰＡＣＴＶの活性化のタイミングから、所望の遅延時間で各種タイミング制御信号（プリチャージタイミング信号ＰＤＥＬＱ、ワード線タイミング信号ＰＭＷＬ、センスアンプタイミング信号ＰＳＡＮ）を発生する。
【００５９】
これらのタイミング制御信号は、ロウ系制御回路（Ｒｏｗ Ｃｏｎｔｒｏｌ）内のアレイロジック（ＡＬ０、ＡＬ１、ＡＬ２）に入力され、ロウデコーダ（Ｒｏｗ Ｄｅｃｏｄｅｒ）に入力される。
【００６０】
ロウデコーダに入力された各種タイミング信号（プリチャージタイミング信号ＲＤＬＥＱ、ワード線タイミング信号ＲＭＷＬ、センスアンプタイミング信号ＲＳＡＮ）は、ロウデコーダ内のアレイコントロール回路（ＡＲＡＣ）、メインワードドライバ（ＭＷＤ）、センスアンプコントロール回路（ＳＡＣＴＬ）を経由して、メモリアレイ制御信号（プリチャージタイミング信号ＡＤＬＥＱ、ワード線タイミング信号ＡＭＷＬ、センスアンプタイミング信号ＡＳＡＮ）として出力される。
【００６１】
メモリアレイ（Ｍｅｍｏｒｙ Ａｒｒａｙ）内の内部動作は、これらのタイミング信号を用いて制御されるため、製造プロセスの差や、供給電圧の変動、温度変化等の影響を受けにくく、結果としてアクセス時間を短縮できる。
【００６２】
図２は、図１のロウ系制御回路（Ｒｏｗ Ｃｏｎｔｒｏｌ）に設けられるアレイロジックＡＬ０の回路構成の一例を示す図である。図２を参照すると、アレイロジック（ＡＬ０）は、フリップフロップ（ＦＦ０）、アナログディレイ回路（ＡＤＬＹ０）及びアナログディレイ回路（ＡＤＬＹ１）、インバータ（ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶ５）、及び、否定論理積回路（ＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３、ＮＡＮＤ４）、論理和回路（ＯＲ）、否定論理和回路（ＮＯＲ）、バッファ（ＢＵＦ）を備えている。
【００６３】
アレイロジック（ＡＬ０）に入力される信号は、活性化信号（アクティベート信号）（ＰＡＣＴＶ）、タイミング信号（ＰＤＬＥＱ）、図１のタイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）のタイミングレジスタ（不図示）からの遅延制御信号ＭＲ＜０＞、ＮＲ＜０＞、セルフリフレッシュモード信号ＳＥＬＦＬＢであり、出力される信号は、タイミング信号（ＲＤＬＥＱ）及びアレイロジック（ＡＬ１）に入力されるＮ１信号である。また電圧ノードは、ｎｏｄｅ０〜ｎｏｄｅ６として図中に記載している。
【００６４】
フリップフロップ（ＦＦ０）は、活性化信号ＰＡＣＴＶをデータ端子Ｄに入力し、図１のタイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）からのプリチャージタイミング信号ＰＤＬＥＱをクロック端子ＣＫに入力し、ＰＤＬＥＱの立ち上がりエッジで活性化信号ＰＡＣＴＶをサンプルして出力端子Ｑから出力する。フリップフロップ（ＦＦ０）の出力端子Ｑの出力信号は、インバータＩＮＶ１を介してノードｎｏｄｅ０に出力され、２入力否定論理積回路ＮＡＮＤ１の一方の入力端子に入力される。２入力ＮＡＮＤ１はｎｏｄｅ０とｎｏｄｅ６の一方がＨｉｇｈのとき、他方の信号を反転出力するインバータとして機能する。２入力ＮＡＮＤ２には、ＭＲ＜０＞、ＮＲ＜０＞が入力され、ＭＲ＜０＞、ＮＲ＜０＞がともにＨｉｇｈのとき、ＮＡＮＤ２の出力ノードｎｏｄｅ４はＬｏｗとなり、ノードｎｏｄｅ４の電位をインバータＩＮＶ４で反転した信号をリセット端子Ｒに入力するフリップフロップＦＦ０がリセットされる。ノードｎｏｄｅ４とセルフリフレッシュモード信号ＳＥＬＦＬＢは２入力ＮＡＮＤ３の入力端子にそれぞれ接続され、２入力ＮＡＮＤ３の出力をインバータＩＮＶ２で反転した信号が論理和回路ＯＲに入力され、ＯＲの出力ノードｎｏｄｅ６はＮＡＮＤ１の入力に接続されている。アナログディレイ回路（ＡＤＬＹ０）はＰＡＣＴＶをインバータＩＮＶ５で反転させた信号を受け該信号を遅延させた信号をｎｏｄｅ１に出力し、アナログディレイ回路（ＡＤＬＹ１）はＰＡＣＴＶを遅延させた信号を出力する。アナログディレイ回路（ＡＤＬＹ１）からの遅延出力とＰＡＴＣＶは２入力否定論理和回路ＮＯＲに入力され、ＮＯＲは、ＰＡＣＴＶとアナログディレイ回路ＡＤＬＹ１からの遅延出力がともにＬｏｗの間Ｈｉｇｈとなる信号をＮＡＮＤ５に出力する。ＮＡＮＤ５とインバータＩＮＶ３を介して、ｎｏｄｅ３には、ＰＡＣＴＶのＬｏｗからＨｉｇｈヘの立ち上がりエッジをＡＤＬＹ０の遅延時間分遅延させたタイミングでＨｉｇｈからＬｏｗへ遷移し、ＰＡＣＴＶのＨｉｇｈからＬｏｗへの立ち下がりエッジをＡＤＬＹ１の遅延時間遅延させたタイミングでＬｏｗからＨｉｇｈへ遷移する信号が出力され、ｎｏｄｅ５がＬｏｗ、ｎｏｄｅ０がＨｉｇｈのとき、ｎｏｄｅ３の信号波形をＮＡＮＤ１で反転した信号がＢＵＦを介してＲＥＬＥＱとして出力される。このｎｏｄｅ５は、ｎｏｄｅ４がＨｉｇｈ（ＭＲ＜０＞＝Ｈｉｇｈ、ＮＲ＜０＞＝Ｈｉｇｈ以外）、ＳＥＬＦＢがＨｉｇｈのとき、Ｈｉｇｈ、それ以外はＬｏｗとされる。ＮＡＮＤ１の出力はＮ１としてＡＬ１へ供給される。
【００６５】
図３は、図２のアレイロジックＡＬ０の通常動作（Ａｃｔｉｖｅ Ｍｏｄｅ）の一例を示すタイミング図である。図３に示すように、ＰＤＬＥＱの立ち上がりエッジに応答してＲＤＬＥＱが立ち上がる。通常動作（Ａｃｔｉｖｅ Ｍｏｄｅ）時、ＰＤＬＥＱの遅延を制御するタイミング生成回路内のタイミングレジスタのＭＲ＜０＞がＨｉｇｈ、ＮＲ＜０＞がＨｉｇｈ以外の場合である（後述される図１６のタイミングレジスタの設定値がＭＲ＜０＞＝Ｈｉｇｈ、ＮＲ＜０＞＝Ｈｉｇｈ以外の場合）。なお、ＰＤＬＥＱの遅延を制御するタイミング生成回路内のタイミングレジスタ（図１６参照）の設定値が０．０とは、図１６のＭＲ＜０＞＝Ｈｉｇｈ、ＮＲ＜０＞＝Ｈｉｇｈの場合（後述するスルーモード）である。また、通常動作（Ａｃｔｉｖｅ Ｍｏｄｅ）時に、ＳＥＬＦＢはＨｉｇｈとされ、ｎｏｄｅ４はＨｉｇｈとなり、ｎｏｄｅ５、ｎｏｄｅ６はＨｉｇｈとなり、アナログディレイ回路（ＡＤＬＹ０）、アナログディレイ回路（ＡＤＬＹ１）の出力はマスクされる（ＰＡＣＴＶが選択される）。すなわち、図３に示すように、ＰＡＣＴＶコマンドが入力されると、その後に入力されるＰＤＬＥＱの立ち上がりエッジに応答して、ｎｏｄｅ０はＬｏｗとなり、ＲＤＬＥＱがＨｉｇｈに立ち上がる（活性化する）。ＲＤＬＥＱをＬｏｗとする場合（非活性化させる場合）、ＰＡＣＴＶがＨｉｇｈからＬｏｗに遷移し、ＰＤＬＥＱに単発パルスが入力され、ＰＤＬＥＱの立ち上がりのタイミングでＲＤＬＥＱがＬｏｗとなる。
【００６６】
図８は、図２のアレイロジックＡＬ０のセルフモード（Ｓｅｌｆ Ｍｏｄｅ）の動作の一例を示すタイミング図である。セルフモードの場合、図８に示すように、ＳＥＬＦＢが活性化され（Ｌｏｗとされ）、またＰＤＬＥＱはＬｏｗに設定される。ｎｏｄｅ５はＬｏｗとなり、また、nｏｄｅ０はＨｉｇｈにセットされる。このため、ＲＤＬＥＱは、ＰＡＣＴＶを入力し、立ち上がりエッジを遅延させるアナログディレイ回路（ＡＤＬＹ０）に制御され、アナログディレイ回路（ＡＤＬＹ１）はＰＡＣＴＶの立ち下がりエッジを遅延させる遅延回路として、ＨｉｇｈレベルのＲＤＬＥＱをＬｏｗにリセットするときに利用される。
【００６７】
図９は、図２のアレイロジックＡＬ０のスルーモード（Ｔｈｒｏｕｇｈ Ｍｏｄｅ）の動作の一例を示すタイミング図である。スルーモードの場合、クロックが供給される通常の動作において、ＲＤＬＥＱの活性化、非活性化のタイミングをアナログディレイ回路（ＡＤＬＹ０）、アナログディレイ回路（ＡＤＬＹ１）で制御するモードである。このとき、ＭＲ＜０＞＝Ｈｉｇｈ、ＮＲ＜０＞＝Ｈｉｇｈであり、nｏｄｅ４はＬｏｗとなり、nｏｄｅ５もＬｏｗとなる。フリップフロップＦＦ０のリセット端子ＲはＨｉｇｈとなってリセットされ、ｎｏｄｅ０はＨｉｇｈとなる。すなわち、ＲＤＬＥＱの活性化のタイミングは、ＰＡＣＴＶの立ち上がりを遅延させるアナログディレイ回路（ＡＤＬＹ０）で制御される。ＲＤＬＥＱの非活性化のタイミングはアナログディレイ回路（ＡＤＬＹ１）で制御される。
【００６８】
次に、図４を用いてアレイロジックＡＬ１の構成を説明する。なおアレイロジックＡＬ１の構成は基本的にはアレイロジックＡＬ０と同様であるため、ここでは相違点に注目して説明する。アレイロジックＡＬ１とＡＬ０の違いは、アレイロジックＡＬ１の入力信号が、アレイロジックＡＬ０の出力信号Ｎ１、及びワード線タイミング信号ＰＭＷＬであることと、出力信号がタイミング信号ＲＭＷＬ、及び出力信号Ｎ２となっている点である。
【００６９】
アレイロジックＡＬ１の回路動作はアレイロジックＡＬ０と同様である。すなわち、図３における活性化信号ＰＡＣＴＶを入力信号Ｎ１に、タイミング信号ＰＤＬＥＱをタイミング信号ＰＭＷＬに置き換えればよい。したがって、基本動作が同じなのでここでは詳細な動作方法の説明を省略する。
【００７０】
次に、図５を用いてアレイロジックＡＬ２の構成を説明する。なお、図５に示したアレイロジックＡＬ２の構成は基本的にはアレイロジックＡＬ０、ＡＬ１と同様であるため、ここでは相違点に注目して説明する。アレイロジックＡＬ２とＡＬ１の違いは、アレイロジックＡＬ２の入力信号が、アレイロジックＡＬ１の出力信号Ｎ２、及びセンスアンプタイミング信号ＰＳＡＮであることと、出力信号がセンスアンプタイミング信号ＲＳＡＮとなっている点である。
【００７１】
アレイロジックＡＬ２の回路動作はアレイロジックＡＬ０、ＡＬ１と同様である。すなわち、図３における活性化信号ＰＡＣＴＶを入力信号Ｎ２に、タイミング信号ＰＤＬＥＱをタイミング信号ＰＳＡＮに置き換えればよい。したがって、基本動作が同じなのでここでは詳細な動作方法の説明を省略する。
【００７２】
図６は、図１から図５で説明したタイミング生成回路、タイミングレジスタ、ロウ系制御回路、ロウデコーダ、コマンドデコーダを用いて構成したＤＲＡＭチップのブロック図の一例である。
【００７３】
図６を参照すると、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥと不図示のアドレス信号を入力し、コマンドをデコードするコマンドデコーダ（Ｃｏｍｍａｎｄ Ｄｅｃｏｄｅｒ）と、
差動クロックＣＫ、／ＣＫ、クロックイネーブル信号ＣＫＥを入力し、第１の周期のクロック信号ＣＫａを生成するクロック生成回路（Ｃｌｏｃｋ Ａ Ｇｅｎｅｒａｔｏｒ）と、
差動クロックＣＫ、／ＣＫ、クロックイネーブル信号ＣＫＥを入力し、第２の周期のクロック信号ＣＫｂを生成するクロック生成回路（Ｃｌｏｃｋ Ｂ Ｇｅｎｅｒａｔｏｒ）と、
モードレジスタ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ）と、
タイミングレジスタ（Ｔｉｍｉｎｇ Ｒｅｇｉｓｔｅｒ）と、
ロウ系制御回路（Ｒｏｗ Ｃｏｎｔｒｏｌ）と、カラム系制御回路（Ｃｏｌ Ｃｏｎｔｒｏｌ）と、タイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）を備えたコントロールロジック（Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）と、
カラムアドレスバッファ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｂｕｆｆｅｒ）と、
バースト長分の連続バーストカウンタ（Ｂｕｒｓｔ Ｃｏｕｎｔｅｒ）と、
ロウアドレスバッファ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｂｕｆｆｅｒ）、
リフレッシュアドレスを生成するリフレッシュカウンタ（Ｒｅｆｒｅｓｈ Ｃｏｕｎｔｅｒ）と、
ロウデコーダアレイ（ＲＤＥＣＡ）と、
カラムデコーダアレイ（ＣＤＥＣＡ）と、
メインセンスアンプ（Ｍａｉｎ Ａｍｐ）と、
メモリバンクＢａｎｋ０、Ｂａｎｋ１、ＢａｎｋＮのメモリセルアレイ（Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ）と、
データ入出力バッファ（Ｉｎｐｕｔ Ｏｕｔｐｕｔ Ｂｕｆｆｅｒ）とラッチ回路（Ｌａｔｃｈ Ｃｉｒｃｕｉｔ）と ディレイロックドループ（ＤＬＬ）とを備えたＤＱ制御回路（ＤＱＣＴＬ）と、
ＤＱ制御回路（ＤＱＣＴＬ）とメモリセルアレイとの間のデータの受け渡しを制御するデータ系制御回路（Ｄａｔａ Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）、
を備えている。
【００７４】
ＤＱＳ、／ＤＱＳはデータストローブ信号、ＲＤＱＳ、／ＲＤＱＳはリードデータストローブ信号、ＤＭはデータマスク信号、ＯＤＴはオンダイターミネート信号、ＤＱはデータである。クロックイネーブル信号ＣＫＥは、クロックを有効とするか否かを制御する信号であり、ＣＫＥがＨｉｇｈの場合、次のクロックの例えば立ち上がりエッジを有効とする。
【００７５】
図６において、コマンドデコーダ（Ｃｏｍｍａｎｄ Ｄｅｃｏｄｅｒ）、タイミングレジスタ（Ｔｉｍｉｎｇ Ｒｅｇｉｓｔｅｒ）、タイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）、コントロールロジック（Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）のＲｏｗ Ｃｏｎｔｒｏｌと、ロウデコーダアレイ（ＲＤＥＣＡ）、メモリセルアレイ（Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ）が、図１に示した各要素に対応している。なお、モードレジスタ、タイミングレジスタ、コントロールロジック以外の回路及び制御信号の制御方法は、公知のＳＤＲＡＭ／ＤＤＲ ＳＤＲＡＭなどとほぼ同様であるため、ここでは説明を省略する。以上のような構成とすることで、アクセス性能が、製造プロセスの差や、供給電圧の変動、温度変化等の影響を受けにくいＤＲＡＭチップを作成できる。
【００７６】
図７は、ＤＲＡＭチップをセルフリフレッシュモードで動作させる時の信号の伝搬パスを示す図である。図７の回路構成は、前述した図１、図２、図４、図５と同じである。
【００７７】
リフレッシュモードにエントリした後、図７の破線がアクセスパスとなる。すなわち、図２において、出力ノードｎｏｄｅ０を常にＨｉｇｈレベルに固定するよう制御し、活性化信号ＰＡＴＣＶを、フリップフロップ（ＦＦ０）を経由して後段の回路に転送するのではなく、図２のアナログディレイ（ＡＤＬＹ０、ＡＤＬＹ１）を経由して後段の回路に転送する。このようにすることで、例えばスタンバイモードの時に、クロックＣＫａ、クロックＣＫｂが供給されない場合にも、リフレッシュカウンタで生成されたリフレッシュコマンドのみでＤＲＡＭ内部の回路を動作させることが可能となる。
【００７８】
なお、スタンバイモードの時には、アレイ内部の動作は、アクティブ時に比べると比較的遅い速度で動作するため、従来型のアナログディレイを用いてタイミング設計をしても特に動作上の問題は生じない。
【００７９】
セルフリフレッシュモード（ＳＥＬＦＢ＝Ｌｏｗ）において、クロックを供給せずにＤＲＡＭチップを制御でき、スタンバイモードの低電力動作と、ＤＲＡＭチップの安定動作を両立できるという効果が得られる。
【００８０】
なお、本発明のタイミング生成回路を用いたＤＲＡＭは、上記した構成に限定されるものでないことは勿論である。
【００８１】
セルフリフレッシュモード以外の通常のアクティブモードの時においても、アナログディレイを利用してＤＲＡＭの内部動作のタイミングを調整してもよい（スルーモード）。
【００８２】
すなわち、セルフリフレッシュモードと同様に、プリチャージタイミング信号ＰＤＬＥＱを常にＨｉｇｈレベルに固定する。
【００８３】
この場合、フリップフロップ（ＦＦ０）を経由しないので、フリップフロップＦＦ０に必要なセットアップ・ホールドマージンが不要となる。すなわち、フリップフロップＦＦ０のセットアップ・ホールドマージンを削除できることから高速動作を可能としている。
【００８４】
図１０は、図２に示したアレイロジックの変形例を示す図である。すなわち、図１０は、タイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）で生成した各種タイミング信号ＰＤＬＥＱ、ＰＭＷＬ、ＰＳＡＮを、ロウ系制御回路（Ｒｏｗ Ｃｏｎｔｒｏｌ）と、ロウデコーダ（ＲＤＥＣ）の両方に入力する構成とした場合の、図１のアレイロジック（ＡＬ０）とアレイコントロール（ＡＲＡＣ）の構成の一例を示す図である。
【００８５】
図１０に示したアレイロジックＡＬ０の構成と、図２に示したアレイロジックＡＬ０の構成との違いは、図１０では、相補型のスイッチＳＷ０、ＳＷ１、ＳＷ２が追加されている点である。ＡＬ０のスイッチＳＷ０、ＳＷ１、ＳＷ２は、ＣＭＯＳトランスファゲートからなり、アレイコントロールＡＲＡＣのスイッチＳＷ３、ＳＷ４もＣＭＯＳトランスファゲートからなる。ＳＷ０、ＳＷ３はｎｏｄｅ３がＨｉｇｈのときオンし、ＳＷ１、ＳＷ２、ＳＷ４はｎｏｄｅ３がＬｏｗのときオンする。ｎｏｄｅ３は図２のｎｏｄｅ５に対応し、ＳＥＬＦＢがＨｉｇｈ、ＮＡＮＤ２の出力がＨｉｇｈ（ＭＲ＜０＞＝Ｈｉｇｈ、ＮＲＭ０＞＝Ｈｉｇｈ以外）のときＨｉｇｈ、それ以外Ｌｏｗとなる。
【００８６】
ＳＲラッチ回路（ＬＡＴＣＨ）は、図２のＳＲラッチ回路と同様の構成とされ、３入力ＮＡＮＤ２は、リセット信号ＶＲＳＴＢと、タイミング信号ＰＤＬＥＱの反転論理と、ＮＡＮＤ１の出力とを入力する。ＳＲラッチ回路（ＬＡＴＣＨ）の２入力ＮＡＮＤ１は、活性化信号ＰＡＣＴＶとＮＡＮＤ２の出力を入力する。リセット信号ＶＲＳＴＢがＬｏｗ、又は、タイミング信号ＰＤＬＥＱがＨｉｇｈ、又はＮＡＮＤ１の出力がＬｏｗのとき、ＮＡＮＤ２の出力ｎｏｄｅ３はＨｉｇｈに設定され（ＰＡＣＴＶがＨｉｇｈのときＮＡＮＤ１の出力はＬｏｗ）、ｎｏｄｅ３がＨｉｇｈの状態で活性化信号ＰＡＣＴがＬｏｗのとき、ＮＡＮＤ１の出力はＨｉｇｈになり、リセット信号ＶＲＳＴＢがＨｉｇｈ、タイミング信号ＰＤＬＥＱがＬｏｗのとき、ＮＡＮＤ２の出力ｎｏｄｅ３はＬｏｗに設定される。
【００８７】
図１０では、図２のフリップフロップ（ＦＦ０）は、アレイコントロール（ＡＲＡＣ）に配置されている。
【００８８】
通常の動作時（アクティブモード）に、ｎｏｄｅ３がＨｉｇｈとされ、スイッチＳＷ０、ＳＷ３がオンし、スイッチＳＷ１、ＳＷ２、ＳＷ４はオフし、ＰＡＣＴＶ、ＳＷ０、ｎｏｄｅ０、ＲＤＬＥＱ、ｎｏｄｅ４、ＳＷ３、ｎｏｄｅ５、ＡＤＬＥＱというアクセスパスを経由するよう制御する。
【００８９】
セルフリフレッシュモードやスルーモードの時には、スイッチＳＷ１、ＳＷ２、ＳＷ４はオンし、スイッチＳＷ０、ＳＷ３がオフし、ＰＡＣＴＶ、ＳＷ１、ｎｏｄｅ１、ｎｏｄｅ２、ＳＷ２、ＲＤＬＥＱ、ＳＷ４、ｎｏｄｅ５、ＡＤＬＥＱというアクセスパスを経由するように制御する。
【００９０】
図１１は、図１０に示した回路の通常動作（アクティブモード）における動作の一例を示すタイミング図である。ｎｏｄｅ３がＨｉｇｈとされ、スイッチＳＷ０、ＳＷ３がオンし、活性化信号ＰＡＣＴＶがＨｉｇｈに設定されると、図１０のｎｏｄｅ４のレベルがＨｉｇｈレベルになり、プリチャージタイミング信号ＰＤＬＥＱのパルスが入力されると、ＰＤＬＥＱの立ち上がりエッジでＦＦ０がｎｏｄｅ４の信号をサンプル出力し、ｎｏｄｅ５にタイミング信号が出力され、レベル変換回路（ＰＭＯＳトランジスタＰＭ１、ＰＭ２、ＮＭＯＳトランジスタＮＭ１、ＮＭ２）にて高電位ＶＰＰ側にレベル変換され、反転バッファ（ＩＮＶＫ：厚膜インバータ）を介してメモリアレイ側に、プリチャージタイミング信号ＡＤＬＥＱが転送される。
【００９１】
このように、タイミング生成回路で発生したタイミング制御信号を、アレイコントロール（ＡＲＡＣ）に入力すると、よりタイミング信号の遅延時間のバラツキを低減できる。その理由は、クロックに同期して生成したタイミング制御信号を、よりプリチャージ回路に近い回路ブロックに入力するからである。
【００９２】
図２に示した例では、タイミング制御信号をロウ系制御回路（Ｒｏｗ Ｃｏｎｔｒｏｌ）に入力する例を示した。例えばプリチャージタイミング信号ＲＤＬＥＱを例にとると、アレイロジックＡＬ０から出力された信号ＲＤＬＥＱが、実際にプリチャージ回路に入力されるまでの遅延時間は、プロセスの製造バラツキや、電源電圧の揺らぎ、温度変化等の影響を受けることになる。
【００９３】
一方、タイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）からアレイロジック（ＡＬ０）、アレイコントロール（ＡＲＡＣ）までは、タイミング信号の出力をデジタル的に制御するので、上述したような遅延時間のバラツキは生じない。
【００９４】
図１０において、アレイコントロール（ＡＲＡＣ）から出力された信号ＡＤＬＥＱが、実際にプリチャージ回路に入力されるまでの遅延時間は、プロセスの製造バラツキや、電源電圧の揺らぎ、温度変化等の影響を受けることになる。
【００９５】
一方、タイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）からアレイコントロール（ＡＲＡＣ）までは、タイミング信号の出力をデジタル的に制御するので、上述したような遅延時間のバラツキは生じない。
【００９６】
このように、図１０と図２の構成を比較した場合、図１０の構成のほうが、デジタル制御されたタイミング制御信号の出力ノードから、実際にプリチャージ回路にそのタイミング信号が入力されるまでの遅延時間が短くなる。言い換えれば、タイミング制御信号の制御対象である回路にできるたけ近い回路ブロックに、デジタル制御したタイミング信号を入力した方が、タイミング信号の遅延時間のバラツキは小さく抑えられることになる。
【００９７】
したがって、図１０の構成を用いることで、タイミング信号の遅延時間のバラツキをより効果的に抑えることができる。その結果、ＤＲＡＭの内部動作のタイミングマージンを最小限にでき、アクセス時間を高速化できる。
【００９８】
図１２は、本実施例のタイミング生成回路とそれを用いたＤＲＡＭチップの電源投入及び初期化のシーケンスの一例を示した図である。
【００９９】
はじめに全電源を投入する（Ａｐｐｌｙ ａｌｌ ｐｏｗｅｒ）（ステップＳ１）。
【０１００】
次にクロックを入力する（Ｓｔａｒｔ Ｃｌｏｃｋ）（ステップＳ２）。
【０１０１】
その後プリチャージオールコマンドを入力する（Ｐｒｅｃｈａｒｇｅ ａｌｌ）（ステップＳ３）。
【０１０２】
次にモードレジスタコマンド（２）を入力する（ＥＭＲＳ（２） ｃｏｍｍａｎｄ）（ステップＳ４）。
【０１０３】
なお図中にあるモードレジスタコマンドＥＭＲＳ（２）、モードレジスタコマンドＥＭＲＳ（１）、モードレジスタコマンドＭＲＳの具体的な内容は、例えば非特許文献１に開示されるような、一般的なＤＲＡＭチップと同等であるのことから、本明細書では詳細な説明は省略する。
【０１０４】
図１３は、複数あるモードレジスタコマンドの中の、モードレジスタコマンドＭＲＳ（図６のＭｏｄｅ Ｒｅｇｉｓｔｅｒ）の一例を示す図である。例えば、アドレスフィールドＡＤＤＲＥＳＳ ＦＩＥＬＤに入力された値によって、
・動作モードがノーマル（Ｎｏｒｍａｌ）なのか、テストモード（Ｔｅｓｔ）であるのか、
・バーストタイプ（Ｂｕｒｓｔ Ｔｙｐ）ｅがシーケンシャル（Ｓｅｑｕｅｎｔｉａｌ）かインターリーブ（Ｉｎｔｅｒｌｅａｖｅ）であるかが選択される。
【０１０５】
再び図１２を参照すると、次のモードレジスタコマンドＥＭＲＳ（３）では、タイミング生成回路の制御情報を設定する（ステップＳ５）。まずＤＲＡＭチップのアクセス性能ＡＣ Ｓｐｅｃをリードする（ステップＳ５１）。
【０１０６】
このとき、図１４に示すように、各アドレスフィールドにはカラムレイテンシＣＬ、アクティブ−カラムコマンドディレイｔＲＣＤ及びプリチャージコマンド期間ｔＲＰなどのアクセス性能がクロック数で記憶されている。
【０１０７】
例えば図１４に示した例では、
・ＣＬ(ＣＡＳ Ｌａｔｅｎｃｙ)は８クロック、
・ｔＲＣＤ（Ａｃｔｉｖｅ ｔｏ ｒｅａｄ ａｎｄ ｗｒｉｔｅ ｃｏｍｍａｎｄ ｄｅｌａｙ）は８クロック、
・ｔＲＰ（Ｒｏｗ Ｐｒｅｃｈａｒｇｅ）は８クロック
という情報をモードレジスタに記憶する。
【０１０８】
図１２を参照すると、次にリードしたモードレジスタ情報の、アクセス性能ＡＣ Ｓｐｅｃに対応した数値をタイミングレジスタ（Ｔｉｍｉｎｇ Ｒｅｇｉｓｔｅｒ）にロードする（ステップＳ５２）。タイミングレジスタにロードする情報はＤＲＡＭチップ外部のＲＯＭに記憶しておくか、ＤＲＡＭチップ内部のフューズを切断するなどして記憶しておけばよい。
【０１０９】
図１５は、ＤＲＡＭのあるアクセス性能スペックにおける、ＤＲＡＭ内部のタイミング信号の制御情報の一部を示した図である。図１５（ａ）には、ｔＲＣＤのスペックと、ＰＤＬＥＱ、ＰＭＷＬ、ＰＳＡＮ、図１５（ｂ）には、ｔＲＰのスペックとＰＤＬＥＱ、ＰＭＷＬ、ＰＳＡＮの対応の一例が示されている。
【０１１０】
図１４に示す例では、ｔＲＣＤは８クロック、ｔＲＰは８クロックとアクセス性能を設定したので、図１５においても、それぞれ８クロックの場合について説明する。
【０１１１】
アクティベートコマンドＰＡＣＴＶの入力からカラムコマンドが入力されるまでのアクセス時間ｔＲＣＤにおいて、ＤＲＡＭ内部の動作に必要なタイミング制御信号は、前述したようにプリチャージタイミング信号ＰＤＬＥＱ、ワード線タイミング信号ＰＭＷＬ、センスアンプタイミング信号ＰＳＡＮである。
【０１１２】
ここで、ｔＲＣＤは８クロックであり、８クロックの行に記載されている各タイミング信号に対応した数値の意味は、例えばプリチャージタイミング信号ＰＤＬＥＱは、アクティベートコマンドＰＡＣＴＶが入力された直後のクロックから１．４クロックで出力するように制御する、という意味である。
【０１１３】
なお、１．４クロックの意味は、クロックＣＫａの１クロックサイクル分と、クロックＣＫｂの４クロックサイクル分の合計の時間を意味する。
【０１１４】
同様に、ワード線タイミング信号ＰＭＷＬは、２．３クロック、センスアンプタイミング信号ＰＳＡＮは４．７クロック目で、それぞれタイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）から出力する。プリチャージコマンド期間ｔＲＰについても同様である。
【０１１５】
また、図１５に示すように、アクセス性能ｔＲＣＤが８クロック以外の場合においても、各アクセス性能に応じたタイミング信号出力時間の情報テーブルを予め記憶しておく。
【０１１６】
これらの情報はフューズもしくはＲＯＭに記憶されており、図１２に示すように、モードレジスタコマンドＥＭＲＳ（３）において、タイミングレジスタ（Ｔｉｍｉｎｇ Ｒｅｇｉｓｔｅｒ）に書き込まれる（ステップＳ５３）。
【０１１７】
図１２を参照すると、続いてモードレジスタコマンドＥＭＲＳ（１）（ステップＳ６）、モードレジスタコマンドＭＲＳ（ステップＳ７）、プリチャージオール（ステップＳ８）、オートリフレッシュ（ステップＳ９）、モードレジスタコマンドＭＲＳ（ステップＳ１０）、オンチップドライバキャリブレーション（ステップＳ１１）と設定がなされ、通常の動作を受け付けられる待機状態となる（ステップＳ１２）。以上が電源投入および初期化のシーケンスである。
【０１１８】
なお、上記で説明したタイミングレジスタの設定値をＤＱパッドに出力できるようにしておくと使い勝手がよい。
【０１１９】
例えばテストモードの時にタイミングレジスタ（Ｔｉｍｉｎｇ Ｒｅｇｉｓｔｅｒ）の値を外部に出力できれば、デバッグ時間の高速化につながる。ＤＱパッドに出力する手段としては、例えばＪＴＡＧ（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）で規定されているような一般的な手法を用いればよい。
【０１２０】
また、本実施例において、図６のタイミングレジスタ（Ｔｉｍｉｎｇ Ｒｅｇｉｓｔｅｒ）では、テストモードでその設定値の変更も可能である。テストモードでタイミングレジスタ（Ｔｉｍｉｎｇ Ｒｅｇｉｓｔｅｒ）の設定値を変更できれば、マスク設計後のタイミング調整が可能となり、チップの歩留まり向上に大きく寄与できる。
【０１２１】
図１６（ａ）に、図１又は図６に示したタイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）の構成、図１６（ｂ）にその動作波形の一例を示す。
【０１２２】
タイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）には、コマンドデコーダ（Ｃｏｍｍａｎｄ Ｄｅｃｏｄｅｒ）からのデコード信号とリセット信号ＲＳＴ、クロック生成回路から、周期がＴ１のクロックＣＫａと、周期がＴ２のクロックＣＫｂが入力される。
【０１２３】
タイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）は、粗調遅延回路（ＣＤ）と微調遅延回路（ＦＤ）とを有する。粗調遅延回路（ＣＤ）は、粗調遅延レジスタ（ＣＤＲ）によって制御され、微調遅延回路（ＦＤ）は微調遅延レジスタ（ＦＤＲ）によって制御される。粗調遅延レジスタ（ＣＤＲ）と微調遅延レジスタ（ＦＤＲ）は、図６のタイミングレジスタ（Ｔｉｍｉｎｇ Ｒｅｇｉｓｔｅｒ）を構成する。粗調遅延回路（ＣＤ）には、図６のクロック生成回路（Ｃｌｏｃｋ Ａ Ｇｅｎｅｒａｔｏｒ）で生成されたクロックＣＫａが入力され、コマンドデコーダからの活性化信号ＰＡＣＴＶが活性化された時点でのクロックＣＫａの立ち上がりエッジからｍ・Ｔ１だけ遅れた粗調タイミング信号ＣＴを発生する。ここでｍの値は、粗調遅延レジスタより伝達され、図１６（ｂ）では、ｍ＝２の場合を示している。
【０１２４】
微調遅延回路（ＦＤ）には、図６のクロック生成回路（Ｃｌｏｃｋ Ｂ Ｇｅｎｅｒａｔｏｒ）で生成されたクロックＣＫｂが入力され、粗調タイミング信号ＣＴが出力された時点から、ｎ・Ｔ２だけ遅れた微調タイミング信号を出力する。図１６（ｂ）では、ワード線活性化信号ＰＭＷＬ（図１参照）を発生する例が示されている。なお、ｎの値は微調遅延レジスタ（ＦＤＲ）より伝達され、図１６（ｂ）の例ではｎ＝３の場合を示している。
【０１２５】
なお、図１６には、簡単のため、タイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）が粗調遅延回路（ＣＤ）と微調遅延回路（ＦＤ）を１組だけ含む構成が示されているが、タイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）が、図１のＰＤＬＥＱ、ＰＭＷＬ、ＰＳＡＮを生成する場合、粗調遅延回路（ＣＤ）と微調遅延回路（ＦＤ）を３組備え、それぞれの組の微調遅延回路（ＦＤ）から、ＰＤＬＥＱ、ＰＭＷＬ、ＰＳＡＮを生成する。
【０１２６】
図１６（ｂ）に示すように、活性化信号ＰＡＣＴＶが活性化されたクロックＣＫａのエッジ（＃０）から、ワード線活性化信号ＰＭＷＬまでの遅延時間は、ｍ・Ｔ１＋ｎ・Ｔ２で表され（図１６（ｂ）の例ではＬ＝１となる）、ｍの値を増やす毎にＴ１分だけ増加し、ｎの値を増やす毎ごとにＴ２分だけ増加する。
【０１２７】
このタイミング生成回路を用いると、微調タイミング信号は、周期Ｔ１、Ｔ２、Ｌ、ｍ、ｎできまるため、温度変化やデバイスのばらつきによる変動を受けにくい。これらの影響を受けるのは、全体に比べると小さい固定遅延分（実際の回路ではクロック信号が回路内部を通過する部分の固定遅延分、即ち、クロック周期に依存しないで発生する遅延時間）のみであり、全体の遅延に対する変動分の割合を大きく減少することができる。
【０１２８】
なお、ＣＫｂとしてクロック周期Ｔ２について互いにＴ２／Ｌ位相が異なるＬ相クロックを用いてもよいことは勿論である。以下では、図６のクロック生成回路（Ｃｌｏｃｋ Ａ Ｇｅｎｅｒａｔｏｒ）が外部クロックＣＫ（／ＣＫ）に同期した周期Ｔ１のＣｋａを生成し、図６のクロック生成回路（Ｃｌｏｃｋ Ａ Ｇｅｎｅｒａｔｏｒ）が外部クロックＣＫ（／ＣＫ）に同期した周期Ｔ２のＣｋｂを生成し、Ｌ＝１の場合について、粗調遅延回路ＣＤ、微調整回路ＦＤの構成の一例について説明する。図３５は、図１６の粗調遅延回路ＣＤの構成を示す図である。
【０１２９】
図３５は、図１６（ａ）の疎調遅延回路（ＣＤ）の回路構成の一例を示す図である。図３５を参照すると、疎調遅延回路（ＣＤ）は、複数のフリップフロップ（ＦＦ１〜ＦＦ８）をカスケード接続してなるシフトレジスタ（クロックを計数するカウンタとして機能）を有し、疎調遅延レジスタ（ＣＤＲ）からのｍ選択信号ＭＲ＜０：７＞とシフトレジスタの該当する段の出力とに基づき、オンするＣＭＯＳ型のトランスファゲート（ＴＧ０、ＴＧ１、・・・ＴＧ７）を選択することにより、クロックＡ（ＣＫａ）をｍ周期分遅延させた疎調タイミング信号（ＣＴ）を生成する。
【０１３０】
ＡＮＤゲート（ＡＮＤ８）は、活性化信号（ＡＣＴ）とクロック（ＣＫａ）を入力し、活性化信号（ＡＣＴ）が活性状態（Ｈｉｇｈ）のときに、クロック（ＣＫａ）を伝達してクロック（ＣＫｃ）として出力し、一方、活性化信号（ＡＣＴ）が活性状態（Ｌｏｗ）のときに固定値Ｌｏｗを出力する（クロックをマスクする）。
【０１３１】
複数のトランスファゲート（ＴＧ０、ＴＧ１、・・・ＴＧ７）はクロック（ＣＫａ）を共通に入力し、出力はノード（Ｎ０）に共通に接続されている。ノード（Ｎ０）は、インバータ（ＩＮＶ２）、インバータ（反転バッファ）（ＩＮＶ３）を介してＣＴに接続される。
【０１３２】
ｍ選択信号のうち活性化されたＭＲ＜０＞に対応するトランスファゲートＴＧ０は、次段のフリップフロップＦＦ１の出力Ｑ１がＬｏｗのとき、選択的にオンとされ、ＣＫｃをＣＴとして出力し、次のクロックサイクルでＦＦ１の出力Ｑ１がＨｉｇｈとなると、ＴＧｉはオフし、この結果、ＣＴとしてワンショットパルスが出力される制御が行われる。
【０１３３】
また、ｍ選択信号のうち活性化されたＭＲ＜ｉ＞（ただし、ｉは１〜７）に対応するトランスファゲートＴＧｉは、対応する段のフリップフロップＦＦｉの出力ＱｉがＨｉｇｈであり、且つ、次段のフリップフロップＦＦｉ＋１の出力Ｑｉ＋１がＬｏｗのとき、選択的にオンとされ、ＣＫｃをＣＴとして出力し、次のクロックサイクルで対応する段のＦＦｉの出力ＱｉがＨｉｇｈ、且つ、次段のＦＦｉ＋１の出力Ｑｉ＋１がＨｉｇｈとなると、ＴＧｉはオフし、この結果、ＣＴとしてワンショットパルスが出力される制御が行われる。なお、ＩＮＶ２の出力をゲートに受け、ソースが接地され、ドレインがノード（Ｎ０）に接続されたＮＭＯＳトランジスタ（ＮＭ１）は、ＩＮＶ２の出力がＨｉｇｈのときオンしノード（Ｎ０）から電荷を放電し接地電位とする。
【０１３４】
より詳細には、ｍ選択信号ＭＲ＜０：７＞のうちＭＲ＜０＞と、ＦＦ１の出力Ｑ１を反転するインバータ（ＩＮＶ１）の出力とを入力するＮＡＮＤゲート（ＮＡＮＤ０）と、ＩＮＶ１の出力とＭＲ＜０＞とを入力するＡＮＤゲート（ＡＮＤ０）の出力は、トランスファゲート（ＴＧ０）のＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートにそれぞれ接続される。活性化信号（ＡＣＴ）、ＭＲ＜０＞が活性状態（Ｈｉｇｈ）のとき、ＦＦ１の出力Ｑ１がＬｏｗの場合、ＮＡＮＤ０、ＡＮＤ０の出力がそれぞれＬｏｗ、Ｈｉｇｈとなり、ＴＧ０がオンする。活性化信号（ＡＣＴ）、ＭＲ＜０＞が活性状態（Ｈｉｇｈ）のとき、ＦＦ１の出力Ｑ１がＨｉｇｈとなると、ＮＡＮＤ０、ＡＮＤ０の出力はそれぞれＨｉｇｈ、Ｌｏｗとなり、ＴＧ０はオフする。すなわち、活性化信号（ＡＣＴ）が活性化された時点のサイクル０（クロックのＣＫｃの立ち下がりエッジは０発）で、ＴＧ０がオンし、ＣＫａをノードＮ０に出力しバッファ（ＩＮＶ２、ＩＮＶ３）を介してＣＴに出力する。
【０１３５】
１段目のＦＦ１のデータ入力端子（Ｄ）は電源（ＶＤＤ）に接続され、ＦＦ１のクロック端子（ＣＫ）には、ＣＫｃをインバータで反転した信号が入力され、ＦＦ１の出力Ｑ１は、次段のＦＦ２のデータ入力端子（Ｄ）に接続されるとともに、ＮＯＲ回路（ＮＯＲ１）に反転入力（負論理入力）で入力される（したがって、ＮＯＲ１のこの入力にはＦＦ１の反転出力端子Ｑ１Ｂ（不図示）を接続してもよい）。ＦＦ１の出力Ｑ１は、前述したようにＩＮＶ１を介して、ＡＮＤ０に入力される。ＮＯＲ１の他の入力には、次段のＦＦ２の出力Ｑ２が入力され、ＮＯＲ１の出力はＡＮＤ１に入力される。ここで、ＮＯＲ１は、ＦＦ１の出力Ｑ１がＨｉｇｈ、ＦＦ２の出力Ｑ２がＬｏｗのとき、Ｈｉｇｈを出力し、それ以外はＬｏｗを出力する。ＭＲ＜１＞とＮＯＲ１の出力とを入力するＮＡＮＤ１と、ＮＯＲ１の出力とＭＲ＜１＞とを入力するＡＮＤ１の出力は、トランスファゲートＴＧ１のＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートにそれぞれ接続される。
【０１３６】
活性化信号（ＡＣＴ）、ＭＲ＜１＞が活性状態（Ｈｉｇｈ）のとき、ＦＦ１が電源電位をＣＫｃの立ち下がりエッジでサンプルした結果、その出力Ｑ１がＨｉｇｈ、ＦＦ２の出力Ｑ２がＬｏｗの場合（ＦＦ２までは電源電位はシフトされていない状態）、ＮＯＲ１の出力がＨｉｇｈとなり、ＮＡＮＤ１、ＡＮＤ１の出力はそれぞれＬｏｗ、Ｈｉｇｈとなり、ＴＧ１がオンする。活性化信号（ＡＣＴ）、ＭＲ＜１＞が活性状態（Ｈｉｇｈ）のとき、ＦＦ１の出力Ｑ１、ＦＦ２の出力Ｑ２がともにＨｉｇｈとなると（ＦＦ２まで電源電位がシフトされると）、その時点でＮＯＲ１の出力がＬｏｗとなり、ＮＡＮＤ１、ＡＮＤ１の出力はそれぞれＨｉｇｈ、Ｌｏｗとなり、ＴＧ１はオフする。すなわち、活性化信号（ＡＣＴ）が活性化された時点から１発目のクロックＣＫｃの立ち下がりに応答して、ＴＧ１がオンし、クロックＣＫｃをノードＮ０に出力しバッファ（ＩＮＶ２、ＩＮＶ３）を介してＣＴに出力する。ＴＧ１がオンのときＣＫａのＨｉｇｈからＬｏｗへの遷移に応答してノードＮ０はＮＭＯＳトランジスタＮＭ１を介して接地端子に放電される。つづいて２発目のクロックＣＫｃの立ち下がりに応答してＴＧ１はオフする。
【０１３７】
後段のＦＦ２〜ＦＦ７についても同様の構成とされる。なお、ＦＦ８の出力は前段のＦＦ７に対応するＮＯＲ７に入力される。ＦＦ１〜ＦＦ８は、リセット端子（Ｒ）にＲＳＴが共通に接続され、ＲＳＴがＨｉｇｈのとき、出力端子Ｑ１〜Ｑ８はＬｏｗにリセットされる。ＦＦ１は１発目のＣＫｃの立ち下がりエッジに応答してＨｉｇｈ電位（電源電位）をサンプル出力する。ＦＦ２〜ＦＦ７はそれぞれ２〜７発目のＣＫｃの立ち下がりエッジに応答して前段のＦＦ１〜ＦＦ６より出力されるＨｉｇｈ電位をサンプル出力する。ＦＦ８は、７発目のＣＫｃの立ち下がりエッジに応答してＦＦ７より出力されるＨｉｇｈ電位をサンプル出力する。
【０１３８】
図３６は、図３５の疎調遅延回路（ＣＤ）の動作を説明するためのタイミング図である。クロックＣＫａ（周期Ｔ１）を活性化信号（ＰＡＣＴＶ）とゲートＡＮＤ８でＡＮＤをとったものをＣＫｃとし、ＦＦ１〜ＦＦ８よりなるシフトレジスタにシフトクロックとして入力される。シフトレジスタはＣＫｃを反転した信号をクロックに入力しているため、立ち下がりエッジでＱ１〜Ｑ７へとＨｉｇｈ電位が１クロックサイクルずつ転送されていく。なお、図３６では、活性化信号（ＰＡＣＴＶ）がＨｉｇｈとなった時点以降のクロックサイクル０〜３でＱ１〜Ｑ４がＣＫｃの立ち下がりエッジに応答して順次Ｈｉｇｈ電位となり、クロックサイクル４でＲＳＴがＨｉｇｈに設定されて、ＦＦ１〜ＦＦ８の出力Ｑ１〜Ｑ８はＬｏｗにリセットされる。
【０１３９】
活性化信号（ＰＡＣＴＶ）が活性化されてから、クロックサイクル１のＣＫｃの立ち下がりエッジ（２回目の立ち下がりエッジ）で、ＦＦ２の出力端子Ｑ２がＬｏｗからＨｉｇｈに遷移する。ｍ＝２の場合、ＭＲ＜２＞がＨｉｇｈとされており、セレクタ（ＡＮＤ２、ＮＡＮＤ２、ＮＯＲ２）を通してトランスファゲート（ＴＧ２）が導通状態とされる。すなわち、ＭＲ＜２＞がＨｉｇｈ、ＦＦ２の出力Ｑ２がＨｉｇｈ、且つ、ＦＦ３の出力Ｑ３がＬｏｗのときに、ＮＯＲ２の出力はＨｉｇｈ、ゲートＮＡＮＤ２の出力がＬｏｗ、ゲートＡＮＤ２の出力がＨｉｇｈとなり、トランスファゲートＴＧ２のＰＭＯＳトランジスタとＮＭＯＳトランジスタがともにオンする。この状態で、ＣＫｃの２つ目の立ち上がりエッジは、ＴＧ２を通過しノード（Ｎ０）において、２・Ｔ１＋ｔｃの遅延を発生する。
【０１４０】
活性化信号（ＰＡＣＴＶ）が活性化されてからクロックサイクル２のＣＫｃの立ち下がりエッジ（３回目の立ち下がりエッジ）以降、ＦＦ２の出力Ｑ２がＨｉｇｈ、且つ、ＦＦ３の出力Ｑ３がＨｉｇｈとなるため、ゲートＮＯＲ２の出力はＬｏｗ、ＮＡＮＤ２の出力がＨｉｇｈ、ＡＮＤ２の出力がＬｏｗとなり、ＴＧ２のＰＭＯＳトランジスタとＮＭＯＳトランジスタがともにオフし、非導通となる。
【０１４１】
クロックサイクル２において、ノード（Ｎ０）に伝達されたクロックＣＫｃのパルスはインバータＩＮＶ２、ＩＮＶ３を介して疎調タイミング信号（ＣＴ）として出力される。ノード（Ｎ０）に伝達されたクロックＣＫｃがＨｉｇｈからＬｏｗに遷移すると、インバータＩＮＶ２の出力はＨｉｇｈとなり、パストランジスタＮＭ１がオンし、ノード（Ｎ０）の電荷は放電され、ノード（Ｎ０）はＬｏｗ電位となる。
【０１４２】
これによって、疎調タイミング信号（ＣＴ）は、ＣＤＲからのｍ（ＭＲ＜０＞〜＜７＞）で規定される遅延ｍ・Ｔ１＋ｔｃを有する、単発パルス（ワンショットパルス）を発生できる。ここで、ｔｃは、クロックパルスＣＫａが図３５の疎調遅延回路（ＣＤ）内を通過する場合の遅延量である。例えば、ＡＮＤ８、トランスファゲート、ＩＮＶ２、ＩＮＶ３の各伝搬遅延時間の和に対応する。
【０１４３】
図３５の疎調タイミング発生回路（ＣＤ）は、温度やプロセスばらつきに対して変動の小さい遅延を発生することができる。また、シフトレジスタの出力自体を疎調タイミングとして出力するのではなく、前のクロックサイクルのＣＫｃの立ち下がりエッジで、ＣＫｃが通るトランスファゲートを事前に導通状態（オン状態）としている。このため、クロックが通過するパスが短くなり、出力とクロックエッジの時間差を減らすことが出来る。例えば、図３６において、ＭＲ＜２＞がＨｉｇｈのとき、クロックサイクル１のＣＫｃの立ち下がりエッジでＦＦ２の出力Ｑ２がＨｉｇｈに立ち上がり、これを受けてＴＧ２を導通状態（オン状態）としておき、クロックサイクル２のＣＫｃのＨｉｇｈパルスをＴＧ２を介してノードＮ０に伝達させるようにしている。クロックＣＫｃがノードＮ０に出力されるまでに通過するパスは、導通状態となっているＴＧ２のみであり、出力とクロックＣＫｃのエッジの時間差を減らしている。したがって、疎調タイミング信号（ＣＴ）の、プロセス、電圧、温度の変化による遅延時間の変動による影響を抑制している。
【０１４４】
特に制限されないが、クロックＣＫｂはクロックＣＫａの周波数を逓倍したクロックとしてもよい。この場合、図１６（ａ）の微調タイミング発生回路（ＦＤ）は、活性化信号として前段の疎調タイミング発生回路（ＣＤ）からの出力信号ＣＴに基づき生成された信号ＡＣＴを用い、入力クロックとしてＣＫｂを用い、遅延を決めるｎを微調タイミングレジスタ（ＦＤＲ）から入力する以外、図３５の構成と同様な構成としてもよい。図３７に、図１６の微調タイミング発生回路（ＦＤ）の構成の一例を示す。なお、図３７において、図３５と同一機能の要素には同等の参照符号が付されている。図３７を参照すると、疎調タイミング発生回路（ＣＤ）からの出力信号ＣＴのＨｉｇｈパルスを受けてセットされるＳＲラッチ（ＬＡＴＣＨ：ＮＯＲゲートにより構成される）の出力が活性化信号（ＡＣＴ）として用いられる。
【０１４５】
図３７の構成では、ＳＲラッチ（ＬＡＴＣＨ）はリセット信号ＲＳＴのＨｉｇｈを受けてリセットされ、活性化信号（ＡＣＴ）がＬｏｗにリセットされる。ＳＲラッチ（ＬＡＴＣＨ）は、疎調タイミング信号ＣＴのＨｉｇｈを受けてセットされ、ＡＣＴはＨｉｇｈとなる。ＡＣＴとＣＫｂをＡＮＤ９でＡＮＤをとった信号の反転信号がクロックＣＫｄとしてＦＦ１〜ＦＦ９のクロック端子に共通に入力される。ＦＤＲからＮＲ＜３＞がＨｉｇｈ（他はＬｏｗ）の場合クロックＣＫｄにより、対応するＦＦ３（不図示）にまでＨｉｇｈ（電源電位）が転送された時点でトランスファゲートＴＧ３（不図示）がオンし、ノードＮ０にＣＫｄのパルスが伝搬し、ＰＭＷＬとして出力される。図３７の回路の動作は、クロック周期がＴ２と、図３５の回路と異なるほかは、図３５の回路の動作と基本的に同一である。
【０１４６】
図３８に、図３７の回路において、ｎ＝３の（ＮＲ＜３＞＝Ｈｉｇｈ）の場合の動作の一部を説明する。なお、図３８のクックサイクル０〜５は、図３６のクロックサイクル３の拡大図に相当しており、リセット信号ＲＳＴはＨｉｇｈのままである（ＦＦ１〜ＦＦ４の出力Ｑ１〜Ｑ４もＨｉｇｈになった後、ＲＳＴがＨｉｇｈになるまでＨｉｇｈを保持）。図３８に示すように、クロックサイクル３において、ノード（Ｎ０）に伝達されたクロックＣＫｄのパルスはインバータＩＮＶ２、ＩＮＶ３を介してタイミング制御信号ＰＭＷＬとして出力される。ノード（Ｎ０）に伝達されたクロックＣＫｄがＨｉｇｈからＬｏｗに遷移すると、インバータＩＮＶ２の出力はＨｉｇｈとなり、パストランジスタＮＭ１がオンし、ノード（Ｎ０）の電荷は放電され、ノード（Ｎ０）はＬｏｗ電位となる。
【０１４７】
これによって、タイミング制御信号ＰＭＷＬは、ＣＴの立ち上がりエッジからｎ（ＮＲ＜０＞〜＜８＞）で規定される遅延ｎ・Ｔ２＋ｔｆで立ち上がる、単発パルス（ワンショットパルス）とされる。ここで、ｔｆは、クロックパルスＣＫｂが図３７の微調遅延回路（ＦＤ）内を通過する場合の遅延量である。例えば、ＳＲラッチ（ＬＡＴＣＨ）、ＡＮＤ９、トランスファゲート、ＩＮＶ２、ＩＮＶ３の各伝搬遅延時間の和に対応する。
【０１４８】
図３６、図３８のタイミング動作により、図１６（ｂ）に示すように、活性化信号ＰＡＣＴＶがＨｉｇｈへの立ち上がりから、２・ｔＣＫａ（＝Ｔ１）＋３・ｔＣＫｂ（＝Ｔ２）のタイミングでＰＷＭＬが立ち上がる。
【０１４９】
なお、図３５乃至図３８を参照して説明したタイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）は一例を示したものであり、図１６に示した機能・動作を実現するものであれば、任意の回路構成としてもよい。また、ＣＫｂとしてタイミング位相が互いに（Ｔ２／Ｌ）離間したＬ相クロックを用い（上述した例は、Ｌ＝１の単相クロックの場合であるが、Ｌを２以上の整数としてもよい）、活性化信号（ＰＡＣＴＩＶ）が活性化された時点における、第１のクロックの有効エッジ（立ち上がりエッジ）から、タイミング信号の有効エッジ（立ち上がりエッジ）までの遅延時間ｔｄが、Ｔ１のｍ倍の遅延時間ｍ・Ｔ１と、（Ｔ２／Ｌ）のｎ倍の遅延時間ｎ・（Ｔ２／Ｌ）の和、
ｔｄ＝ｍ・Ｔ１＋ｎ・（Ｔ２／Ｌ）
となるように構成してもよい。この場合、図１６において、疎調遅延回路（ＣＤ）は、活性化信号（ＰＡＣＴＶ）が活性化された時点における第１のクロック（ＣＫａ）の有効エッジから、ｍ・Ｔ１の遅延量で疎調タイミング信号（ＣＴ）を出力し、微調遅延回路（ＦＤ）は、活性化信号（ＰＡＣＴＶ）の活性化されたタイミングでの第１のクロック（ＣＫａ）の有効エッジと、同時または直後のタイミングに有効エッジをもつ第２のクロック（ＣＫｂ）の検出結果に基づき、活性化信号の活性化されたタイミングにおける第１のクロックの有効エッジから、ｍサイクル目に疎調タイミング信号（ＣＴ）の有効エッジと同一タイミングの有効エッジを持つ第２のクロックを導出し、導出された第２のクロックがＬ相の第１相となるように第２のクロック群を並び替えることでＬ相の微調クロック群を生成し、生成されたＬ相の微調クロック群に基づき、ｎ・（Ｔ２／Ｌ）の遅延量の微調タイミング信号を出力するようにしてもよい。あるいは、微調遅延回路（ＦＤ）は、疎調遅延回路（ＣＤ）からの疎調タイミング信号（ＣＴ）をＬ相の第２のクロック群のタイミングでそれぞれサンプルし、サンプルした信号を基準に遅延ｎ・（Ｔ２／Ｌ）の信号を生成し、そのうち１つを選択してｎ・（Ｔ２／Ｌ）分遅延させた微調タイミング信号を出力するようにしてもよい。
【０１５０】
図１７は、本実施例のタイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）を用いたＤＲＡＭチップの、アクティベート時の動作波形である。
【０１５１】
図１７に示す例は、ｔＲＣＤが８クロックにおける各タイミング信号の動作である。まず活性化信号ＰＡＣＴＶが入力される。
【０１５２】
次に所望のタイミング、すなわち活性化信号ＰＡＣＴＶが入力された直後のクロック＃０から数えて１・ＣＫａクロック時間に、４・ＣＫｂクロック時間を加えた時間が経過した後に、プリチャージタイミング信号ＰＤＬＥＱが、タイミング生成回路Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒより出力され、アレイロジックＡＬ０に入力される。
【０１５３】
同様に、ワード線タイミング信号ＰＭＷＬが２・Ｃｋａクロック時間に３・ＣＫｂクロック時間を加えた時間が経過した後にアレイロジック（ＡＬ１）に入力される。
【０１５４】
さらに、４・ＣＫａクロック時間に７・ＣＫｂクロック時間を加えた時間が経過した後にセンスアンプタイミング信号ＰＳＡＮがアレイロジック（ＡＬ２）に入力される。
【０１５５】
それぞれのタイミング信号は、アレイコントロール（ＡＲＡＣ）、メインワードドライバ（ＭＷＤ）、センスアンプコントロール（ＳＡＣＴＬ）を経由して、タイミング信号ＡＤＬＥＱ、ＡＭＷＬ、ＡＳＡＮとしてメモリセルアレイ（Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ）に入力される。
【０１５６】
図１８は、図１７におけるＤＲＡＭ回路ブロックの動作タイミングを示した図である。コマンドデコーダ（Ｃｏｍｍａｎｄ Ｄｅｃｏｄｅｒ）、ロウ系制御回路（Ｒｏｗ Ｃｏｎｔｒｏｌ）、ロウデコーダ（ＲＤＥＣ）、メモリセルアレイ（Ｍｅｍｏｒｙ Ａｒｒａｙ）の動作時間を横軸にとっている。
【０１５７】
なお、図１８において、ＤＬＥＱは、プリチャージタイミング信号ＡＤＬＥＱが入力されてから、アレイコントロール（ＡＲＡＣ）から最も離れたアレイ内のプリチャージ回路が非活性化されるまでの時間である。
【０１５８】
また、ＳＷＬは、ワード線タイミング信号ＡＭＷＬが入力されてから、メインワードドライバ（ＭＷＤ）から最も離れたアレイ内のワード線が立ち上がるまでの時間である。
【０１５９】
また、ＤＬは、センスアンプタイミング信号ＡＳＡＮが入力されてから、センスアンプコントロール（ＳＡＣＴＬ）から最も離れたアレイ内のデータ線が充分に振幅するまでに要する時間である。簡単に言い換えれば、動作時間のワーストケースセルにおけるアクセス時間である。
【０１６０】
なお、図１８では、ＤＲＡＭ内部の回路が最も遅く動作する条件（Ｗｏｒｓｔ Ｃａｓｅ）でタイミング設計した場合と、ワーストケースでタイミング設計したチップを、ＤＲＡＭ内部の回路が最も速く動作する条件で、動作させた場合の二つのケースが示してある。
【０１６１】
図１８からもわかるように、本実施例のタイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）によって、プリチャージ−ワード線間マージンｔＤＥＱＷＬＭ＿Ｗ（プリチャージ回路が非活性化されてからワード線が活性化されるまでのマージン）は必要最小限に設定できる。
【０１６２】
同様に、ワード線−センスアンプマージンｔＷＬＳＡＭ＿Ｗ（ワード線が活性化され、データ線に充分読み出し信号量が出力されてから、センスアンプ回路が活性化されるまでのマージン）も本実施例のタイミング生成回路を用いれば、そのマージンを必要最小限に設定できる。この結果、タイミングマージンを最小限に抑えることができるので、ＤＲＡＭのアクセス時間を高速化できる。
【０１６３】
なお、本実施例のＤＲＡＭチップでは、ワーストケースでタイミング設計したＤＲＡＭアレイをベストケース側で動作させた場合でも、図３４に説明したような誤動作は発生しない。
【０１６４】
その理由は、タイミング信号が複数のクロックにより、その起動タイミングがデジタル的に制御されるためである。ベストケース側では、ＤＲＡＭ内部の各回路ブロックの動作時間が短くなるが、タイミング信号の起動タイミングがデジタル的に制御されるため、タイミング制御信号の遅延時間は短くならない。
【０１６５】
したがって、図３４のように、データ線に読み出し信号量が充分に出力される前にセンスアンプ回路が活性化されるようなことはなく、各タイミングマージン（ｔＤＥＱＷＬＭ＿Ｂ、ｔＷＬＳＡＭ＿Ｂ）は充分に確保できる。製造プロセスのバラツキや、供給電源電圧の揺らぎ、温度変化等の影響を最小限に抑えられるので、安定した読出し動作が実現できる。
【０１６６】
図１９は、本実施例のタイミング生成回路を適用して、各タイミング信号を発生した時の、プリチャージ動作波形の一例を示す図である。
【０１６７】
プリチャージコマンドＰＲＥが入力されると活性化信号ＰＡＣＴＶがネゲートされる。
【０１６８】
次に所望のタイミング、すなわち、活性化信号ＰＡＣＴＶがネゲートされた直後のクロックＣＫａの＃０から数えて１・ＣＫａクロック時間に５・ＣＫｂクロック時間を加えた時間が経過した後に、ワード線タイミング信号ＰＭＷＬがアレイロジックＡＬ１入力され、そのタイミング信号はメインワードドライバＭＷＤを経由し、ワード線タイミング信号ＡＭＷＬとしてメモリアレイに入力され、ワード線を非活性化する。
【０１６９】
次に、センスアンプタイミング信号ＰＳＡＮが、クロック＃０から数えて２・ＣＫａクロック時間に７・ＣＫｂクロック時間を加えた時間が経過した後に、アレイロジックＡＬ２に入力され、センスアンプタイミング信号ＡＳＡＮとしてメモリアレイに入力されてセンスアンプ回路を非活性化する。
【０１７０】
最後に、プリチャージタイミング信号が、同様の制御によって、３・ＣＫａクロック時間に５・ＣＫｂクロック時間を加えた時間が経過した後に、アレイロジックＡＬ０に入力され、アレイ内のプリチャージ回路を活性化する。
【０１７１】
このように、本実施例のタイミング生成回路は、タイミングレジスタに設定した値で、各種タイミング制御信号を起動できるので、ＤＲＡＭ内部のタイミングマージンを必要最小限に抑えられる。そのため、ＤＲＡＭのアクセス時間を高速化できる。
【０１７２】
図２０は、本実施例のＤＲＡＭの状態遷移図の一例である。特に制限されないが、図２０に示す例では、
（ａ）初期化シーケンス（Ｉｎｉｔｉａｌｉｚａｔｉｏｎ Ｓｅｑｕｅｎｃｅ）、
（ｂ）オンチップドライバキャリブレーション（ＯＣＤ Ｃａｌｉｂｒａｔｉｏｎ）、
（ｃ）モードレジスタセットＭＲＳ、ＥＭＲＳ（１）、ＥＭＲＳ（２）、ＥＭＲＳ（３）、
（ｄ）セルフリフレッシュモード（Ｓｅｌｆ Ｒｅｆｒｅｓｈ）、
（ｅ）アイドル状態（Ｉｄｌｅ）、
（ｆ）全バンクプリチャージ済み（Ａｌｌ Ｂａｎｋｓ Ｐｒｅｃｈａｒｇｅｄ）、
（ｇ）オートリフレッシュ（Ａｕｔｏ Ｒｅｆｒｅｓｈ）、
（ｈ）プリチャージパワーダウンモード（Ｐｒｅｃｈａｒｇｅ Ｐｏｗｅｒ Ｄｏｗｎ）、
（ｉ）アクティブコマンド入力状態（Ａｃｔｉｖａｔｉｎｇ）、
（ｊ）アクティブパワーダウン（Ａｃｔｉｖｅ Ｐｏｗｅｒ Ｄｏｗｎ）、
（ｋ）バンクアクティブ（Ｂａｎｋ Ａｃｔｉｖｅ）、
（ｌ）リード（ＲＥＡＤ）、
（ｍ）ライト（ＷＲＩＴＥ）、
（ｎ）リードオール（ＲＥＡＤＡ）、
（ｏ）ライトオール（ＷＲＩＴＡ）、
（ｐ）プリチャージ（Ｐｒｅｃｈａｒｇｅ）
の状態を含む。
【０１７３】
図２０において、太い矢印は、オートマティックシーケンスを示している。例えば、バンクアクティブの状態で、リードコマンドＲＥＡＤが入力された後は、自動的にバンクアクティブ状態に復帰することを意味している。
【０１７４】
図２０において、細い矢印は、コマンドシーケンスを示しており、各種コマンドが入力されないと状態が遷移しないことを示している。
【０１７５】
なお、特に制限されないが、コマンドシーケンスとしては、
・プリチャージコマンド（ＰＲＥ）、
・プリチャージオールコマンド（ＰＡＬＬ）、
・セルフリフレッシュコマンド（ＳＥＬＦ）、
・モードレジスタコマンド（ＥＭＲＳ）、
・オートリフレッシュコマンド（ＲＥＦ）、
・アクティベートコマンド（ＡＣＴ）、
・リードコマンド（ＲＥＡＤ）、
・リードオールコマンド（ＲＥＡＤＡ）、
・ライトコマンド（ＷＲＩＴＥ）、
・ライトオールコマンド（ＷＲＩＴＡ）、
・クロックイネーブルコマンド（ＣＫＥ＿Ｈ、ＣＫＥ＿Ｌ）
を含む。また、基本的な状態における内部動作の詳細は、非特許文献１とほぼ同等であるので、ここでは動作波形を用いた詳細な説明等は省略する。
【０１７６】
図２１は、本発明の一実施の形態による半導体記憶装置において、そのチップ全体の構成例を示すものである。図２１に示した半導体記憶装置はＤＲＡＭデバイスである。
【０１７７】
図２１を参照すると、メモリチップ（ＣＨＩＰ）全体の構成は、例えば制御回路（ＣＴＬ）と、入出力回路（ＤＱＣＴＬ）と、メモリバンク（ＢＡＮＫ）、テスト回路（ＤＦＴ）、電源回路（ＶＯＬＧＥＮ）、データ制御回路（ＤＣＴＬ）、ロウデコーダアレイ（ＲＤＥＣＡ）、カラムデコーダアレイ（ＣＤＥＣＡ）、メインアンプ（Ｍａｉｎ Ａｍｐ）に大きく分けられる。
【０１７８】
制御回路（ＣＴＬ）には、クロック、アドレス、制御信号がメモリチップ（ＣＨＩＰ）外から入力され、メモリチップ（ＣＨＩＰ）の動作モードの決定やアドレスのプリデコード等が行われる。
【０１７９】
入出力回路（ＤＱＣＴＬ）は、入出力バッファ等を備え、メモリチップ（ＣＨＩＰ）外部からライトデータが入力され、メモリチップ（ＣＨＩＰ）外部へリードデータを出力する。
【０１８０】
メモリバンク（ＢＡＮＫ）には、例えば図２２に示すように、複数のアレイ状に配置されたサブアレイ（ＳＡＲＹ）が配置され、その周囲にはセンスアンプアレイ（ＳＡＡＬ、ＳＡＡＲ）、サブワードドライバアレイ（ＳＷＤＡ＿Ｕ、ＳＷＤＡ＿Ｄ）、クロスエリア（ＩＳ）が配置される。また、メモリバンク（ＢＡＮＫ）内の外周には、センスアンプ列（ＳＡＡ）と平行にカラムデコーダ（ＣＤＥＣ）およびメインアンプ（Ｍａｉｎ Ａｍｐ）が配置され、サブワードドライバアレイ（ＳＷＤＡ）と平行にロウデコーダＲＤＥＣ並びにアレイ制御回路（ＡＲＡＣ）が配置される。
【０１８１】
図２３は、図２２におけるサブアレイ（ＳＡＲＹ）、センスアンプアレイ（ＳＡＡ＿Ｌ、ＳＡＡ＿Ｒ）、サブワードドライバアレイ（ＳＷＤＡ＿Ｕ、ＳＷＤＡ＿Ｄ）、クロスエリアＩＳの回路図の一例を示す図である。
【０１８２】
図２３を参照すると、センスアンプアレイ（ＳＡＡ＿Ｒ）は、センスアンプ回路（ＳＡ０）と、プルダウン回路（ＮＤＲＶ）、プルアップ回路（ＰＤＲＶ）、カラムスイッチ（ＹＳＷ）、プリチャージ回路（ＰＣＨ）、シェアードスイッチ（ＳＨＲ）から構成される。
【０１８３】
その他の構成要素としては、
プルダウン回路ＮＤＲＶのコモンソース線（ＣＳＮ）、
プルダウン回路ＮＤＲＶを駆動するコモンソースドライバ（ＶＳＳ＿ＤＲＶ）、
前記コモンソースドライバ（ＶＳＳ＿ＤＲＶ）を制御するセンスアンプタイミング信号（ＡＳＡＮ）、
プルアップ回路ＰＤＲＶのコモンソース線（ＣＳＰ）、
プルアップ回路ＰＤＲＶを駆動するコモンソースドライバ（ＶＡＲＹ＿ＤＲＶ）、
コモンソースドライバＶＡＲＹ＿ＤＲＶを制御するセンスアンプタイミング信号（ＡＳＡＰ１Ｂ）、
シェアードスイッチ制御線（ＳＨＲＲ、ＳＨＲＬ）、
カラムスイッチ制御線（ＹＳ０）、
ローカル入出力線（ＬＩＯＴ、ＬＩＯＢ）、
プリチャージ電圧（ＶＤＬＲ）、
プリチャージタイミング信号（ＤＬＥＱＬ、ＤＬＥＱＲ）、
接地電圧（ＶＳＳ）、
データ線Ｈｉｇｈレベル電圧（ＶＡＲＹ）、
センスアンプ回路（ＳＡ１、ＳＡ２）、
センスアンプアレイ（ＳＡＡ−Ｒ、ＳＡＡ−Ｌ）、
サブワードドライバ（ＳＷＤ）、
サブワードドライバアレイ（ＳＷＤＡ−Ｕ、ＳＷＤＡ−Ｄ）、
負電圧（ＶＫＫ−Ｕ、ＶＫＫ−Ｄ）、
データ線（ＤＬＴ０、ＤＬＴ１、ＤＬＢ０、ＤＬＢ１）、
サブワード線（ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５）、
メモリセル（ＭＣ）、
アクセストランジスタ（ＴＮ）、
セル容量（ＣＳ）、
プレート電極（ＰＬＴ）、
厚膜ＮＭＯＳトランジスタ（Ｔｈｉｃｋ ｆｉｌｍ ＮＭＯＳ）、
薄膜ＮＭＯＳトランジスタ（Ｔｈｉｎ ｆｉｌｍ ＮＭＯＳ）
である。
【０１８４】
なお、コモンソース線のプリチャージ回路や、ローカル入出力線ＬＩＯＴ１、ＬＩＯＢ１等、一部の要素回路や配線は、図面作成の都合（図面が煩雑となるので）で省略した。また、これらの回路の制御方法は、一般的なＤＲＡＭとほぼ同様であるので説明の詳細は省略する。
【０１８５】
例えば、プリチャージ時には、データ線対（ＤＬＴ、ＤＬＢ、ＬＩＯＴ、ＬＩＯＢ）はプリチャージ電圧ＶＡＲＹ／２（ＶＤＬＲ）にプリチャージする。
【０１８６】
動作時には活性化したワード線ＷＬに接続されるメモリセル（ＭＣ）から読み出された信号を、センスアンプ回路（ＳＡ）で増幅し、カラムスイッチ（ＹＳＷ）を介してローカル入出力線（ＬＩＯＴ、ＬＩＯＢ）に転送する等の制御をすればよい。
【０１８７】
図２４は、図２２のメモリバンク（ＢＡＮＫ）の構成に置いて、そのサブワードドライバアレイの構成の一例を示す回路図である。
【０１８８】
図２４を参照すると、サブワードドライバアレイ（ＳＷＤＡ）は、複数のサブワードドライバ（ＳＷＤ）によって構成され、サブワードドライバアレイ（ＳＷＤＡ）は、サブアレイ（ＳＡＲＹ）の周辺に配置される。
【０１８９】
また、サブワードドライバ（ＳＷＤ）は、両側に配置されるサブアレイ（ＳＡＲＹ）内のワード線（ＷＬ）を駆動する。
【０１９０】
なお、図２３を参照して説明したように、サブワードドライバアレイ（ＳＷＤＡ）は、サブアレイ（ＳＡＲＹ）に対して交互配置されているため、サブアレイ（ＳＡＲＹ）内のサブワード線ＷＬは、１本おきに左右のサブワードドライバ（ＳＷＤ）に接続される。
【０１９１】
サブワードドライバ（ＳＷＤ）は、２つのＮチャネルＭＯＳトランジスタ（ＮＭ１、ＮＭ２）と１つのＰチャネルＭＯＳトランジスタ（ＰＭ１）で構成される。
【０１９２】
ＮチャネルＭＯＳトランジスタＮＭ２は、ゲートにメインワード線ＡＭＷＬＢが接続され、ドレインにサブワード線ＷＬが接続され、ソースに負電圧ＶＫＫが接続される。
【０１９３】
ＮチャネルＭＯＳトランジスタＮＭ１はゲートに相補ワードドライバ選択線ＦＸＢ、ドレインにワード線ＷＬが接続され、ソースに負電圧ＶＫＫが接続される。ここでＶＫＫは負電圧発生回路で発生したＶＳＳより低い電圧である。
【０１９４】
ＰチャネルＭＯＳトランジスタＰＭ１は、ゲートにメインワード線ＭＷＬＢが接続され、ドレインにワード線ＷＬが接続され、ソースにサブワードドライバ選択線ＦＸが接続される。一つのサブワードドライバアレイＳＷＤＡ上に４組のサブワードドライバ選択線ＦＸ０〜４が配線され、一本のメインワード線ＭＷＬＢで選択される４個のサブワードドライバＳＷＤのうちいずれか１個を選択して１本のサブワード線ＷＬが活性化される。
【０１９５】
図２５は、図２２に示した半導体記憶装置において、クロスエリア（ＩＳ）の構成の一例を示す回路構成を示す図である。図２５を参照すると、クロスエリア（ＩＳ）は、シェアードスイッチ（ＳＨＲＬ、ＳＨＲＲ）、ドライバ（ＳＨＤ）と、プリチャージタイミング信号ドライバ（ＤＬＥＱＤ）、ローカル入出力線（ＬＩＯ）、プリチャージ回路（ＲＥＱ）と、リードライトゲート（ＲＧＣ）と、コモンソース線（ＣＳＮ、ＣＳＰ）、駆動ドライバ（ＣＳＤ）と、コモンソース線プリチャージ回路（ＣＳＥＱ）と、ＦＸ線ドライバ（ＦＸＤ）を備えている。
【０１９６】
シェアードスイッチドライバ（ＳＨＤ）は、シェアードスイッチ制御線（ＳＨＲＬ、ＳＨＲＲ）の相補信号（ＳＨＲＬＢ、ＳＨＲＲＢ）が入力され、その反転信号を出力する。
【０１９７】
ローカル入出力線プリチャージ回路（ＲＥＱ）は、コモンソースイコライズ信号ＣＳＥＱＴが非活性状態のＶＳＳレベルのときに、ローカル入出力線対（ＬＩＯＴ／ＬＩＯＢ）を電圧ＶＤＬＲにプリチャージする。
【０１９８】
リードライトゲート（ＲＧＣ）は、コモンソースイコライズ信号ＣＳＥＱＴが活性状態の電圧ＶＣＬ（外部ＶＣＣレベルと同じかまたはそれを降圧したレベルで周辺回路用電源電圧として用いられる）のときにローカル入出力線対（ＬＩＯＴ／ＬＩＯＢ）とメイン入出力線対（ＭＩＯＴ／ＭＩＯＢ）とを接続する。
【０１９９】
コモンソース線ドライバ（ＣＳＤ）は、Ｎ側センスアンプタイミング信号ＡＳＡＮが活性状態のときに、コモンソース線ＣＳＮを接地電圧ＶＳＳに駆動し、Ｐ側センスアンプタイミング信号ＳＡＰ１Ｂが活性状態（ＶＳＳレベル）のときに、Ｐ側コモンソース線ＣＳＰを電圧ＶＡＲＹ（ビット線の‘Ｈ’レベル）に駆動する。
【０２００】
コモンソース線プリチャージ回路（ＣＳＥ）Ｑは、コモンソースイコライズ信号が非活性化されたときにＰ側、Ｎ側コモンソース線ＣＳＰ、ＣＳＮをＶＡＲＹ／２（ＶＤＬＲ）にプリチャージする。
【０２０１】
プリチャージタイミング信号ドライバ（ＤＬＥＱＤ）は、プリチャージタイミング信号（ＤＬＥＱＬ、ＤＬＥＱＲ）の相補信号（ＤＬＥＱＬＢ、ＤＬＥＱＲＢ）が入力され、その反転信号を出力する。
【０２０２】
ＦＸ線ドライバ（ＦＸＤ）は、信号ＦＸＢが入力され、その相補信号をサブワードドライバ選択線ＦＸ（ＦＸ線）に出力する。
【０２０３】
図２６は、図２２におけるサブアレイ（ＳＡＲＹ）の平面レイアウトと、それに接続されるセンスアンプアレイ（ＳＡＡ−Ｒ、ＳＡＡ−Ｌ）を示す図である。
【０２０４】
図２６を参照すると、アクセストランジスタ（ＴＮ）は、サブワード線（ＷＬ）、拡散層（ＡＣＴ）から構成され、セルキャパシタ（ＣＳ）は、蓄積ノード（ＳＮ）とプレート電極（ＰＬＴ）を備える。拡散層（ＡＣＴ）をその上部の配線やコンタクトに接続するためのセルコンタクト（ＳＮＣＮＴ）、データ線対（ＤＬＴ、ＤＬＢ）と拡散層（ＡＣＴ）を接続するビット線コンタクト（ＤＬＣＮＴ）、ランディングパッド（ＬＰＡＤ）が設けられる。
【０２０５】
ランディングパッド（ＬＰＡＤ）は蓄積ノード（ＳＮ）と蓄積ノードコンタクト（ＳＮＣＮＴ）を接続するコンタクトであり、セルキャパシタ（ＣＳ）の位置を最適化することができるので、セルキャパシタ（ＣＳ）の表面積を大きくすることができる。セルキャパシタ（ＣＳ）の容量が充分に確保できるのであれば、ランディングパッド（ＬＰＡＤ）を利用しなくてもよいことは勿論である。その場合、プロセス工程を削減できるのでコストを低減できる。
【０２０６】
また、図２６（ａ）〜図２６（ｄ）に示すように、メモリセルＭＣのレイアウトは様々な変形が可能である。
【０２０７】
図２６(ａ)は、所謂折り返し型データ線構造であり、拡散層ＡＣＴが単純な矩形であるため、微細化が容易であるという利点がある。
【０２０８】
また図２６(ｂ)は、擬似折り返し型データ線構造である。(ａ)との違いは、拡散層ＡＣＴがサブワード線ＷＬに対して斜めにレイアウトされていることである。このため、実効的にチャネル幅が大きく取れるため、アクセストランジスタＴＮのオン電流を大きくとれるという利点がある。したがって、本実施のメモリセル構造と組み合わせることで、より高速動作が可能な半導体記憶装置を実現できる。
【０２０９】
図２６(ｃ)、図２６(ｄ)は、開放型データ線構造である。折り返し型データ線構造に比べると、セル面積を低減できるという利点がある。
【０２１０】
図２６(ｃ)に示すレイアウト構成は、データ線ピッチが広いため、データ線寄生容量も低減できる。そのため、本実施のメモリセル構造と組み合わせることで、より高集積で、低電圧動作が可能な半導体記憶装置を実現できる。
【０２１１】
図２６(ｄ)に示すレイアウト構成は、図２６(ｃ)に比べさらにセル面積が小さくでき、本実施のメモリセルと組み合わせることでより高集積な半導体記憶装置が実現できる。もちろん本実施例のメモリセル構造に適用できるレイアウトは、これに限定されない。
【０２１２】
例えば、図２６(ｄ)の開放型データ線構造において、サブワード線（ＷＬ）に対して斜めにレイアウトされている拡散層（ＡＣＴ）を、図２６(ａ)のように、直交するようにレイアウトしてもよい。その場合、形状が矩形であるため微細化が容易であるという利点がある。
【０２１３】
さらに、サブワード線（ＷＬＡ）の、左右の隣接セルの拡散層（ＡＣＴ）を共有し、サブワード線（ＷＬＡ）に常にＬｏｗレベルのＶＳＳを印加することで、素子分離するなどの応用も可能である。この場合、データ線と平行な方向に、絶縁体からなる素子分離領域を形成する必要がないため、プロセス工程を削減でき、コストを低減できる。
【０２１４】
上記の通り、メモリセルの構造は、様々な変更が可能である。
【０２１５】
図２７は、図２５に示した複数のメモリセル（ＭＣ）とセンスアンプ回路（ＳＡ０）の断面の一部を示した図である。図中の記号は、
Ｍ２は第２層の配線層、
Ｍ３は第３層の配線層、
ＰＷはＰウェル基板、
ＮＷはＮウェル基板、
ＤＮＷＥＬＬはディープＮウェル基板
ＰＳＵＢはＰ型基板である。
【０２１６】
なお、これらの形成方法は、一般的な半導体記憶装置、特に所謂汎用ＤＲＡＭと同様なのでここでは説明の詳細は省略する。また、セルキャパシタＣＳの構造は、図に示される構造に限定されるものではない。例えばクラウン型のキャパシタをはじめとして、様々な変更が可能であることはいうまでもない。
【０２１７】
また配線層の層数も特に限定しない。第４層の配線層Ｍ４を用いて本実施例のＤＲＡＭチップを形成してもよい。その場合、グローバル入出力線や、電源配線に第４層配線が利用できるので、第２層、第３層の配線層のピッチが緩和でき、より高性能なＤＲＡＭチップが実現できる。
【０２１８】
図２８は、本発明の一実施例のタイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）とタイミング生成回路を制御するタイミングレジスタ（Ｔｉｍｉｎｇ Ｒｅｇｉｓｔｅｒ）、制御回路（ＣＴＬ）の一部及び、メモリセルアレイ（Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ）から構成されたＤＲＡＭ回路を示している。
【０２１９】
コマンドデコーダ（Ｃｏｍｍａｎｄ Ｄｅｃｏｄｅｒ）で発行されたコマンド（例えばリード信号：ＰＲＤ）は、本発明のタイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）に入力され、所望のタイミングで各種タイミング制御信号（カラムデコーダタイミング信号ＰＹＳＥ、メインアンプタイミング信号ＰＭＡＥ）を発生する。
【０２２０】
これらのタイミング制御信号は、カラム系制御回路（Ｃｏｌ Ｃｏｎｔｒｏｌ）内のアレイロジック（ＡＬ３、ＡＬ４）に入力され、その後、カラムデコーダ（ＣＤＥＣ）、メインアンプ（Ｍａｉｎ Ａｍｐ）に入力される。
【０２２１】
カラムデコーダ（ＣＤＥＣ）に入力されたタイミング信号ＲＹＳＥは、カラムアドレスをデコードするデコード回路のイネーブル信号として利用し、一本のカラムアドレスＹＳを活性化してメモリセルアレイ（Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ）に入力される。
【０２２２】
またメインアンプ（Ｍａｉｎ Ａｍｐ）に入力されたタイミング信号ＲＭＡＥは、カラムアドレス線ＹＳがメモリセルアレイ（Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ）に入力された後、センスアンプで増幅されたメモリセルからの読出し信号が、メイン入出力線対（ＭＩＯＴ／ＭＩＯＢ）を経由してメインアンプ（Ｍａｉｎ Ａｍｐ）に出力された時に、メインアンプ（Ｍａｉｎ Ａｍｐ）のイネーブル信号として利用している。
【０２２３】
以上のように、メモリアレイ内のカラム系の内部動作も、本実施例のタイミング生成回路によって生成されたタイミング制御信号を用いることで、製造プロセスの差や、供給電圧の変動、温度変化等の影響を受けにくい。その結果、アクセス時間を短縮できる。なお、アレイロジック回路の構成や、リード時のタイミングレジスタ設定値、モードレジスタの設定値、初期化シーケンス等は、図１から図１５、図１７から図２０に説明した構成とほぼ同様であるため、ここでは説明の詳細は省略する。
【０２２４】
図２９は、図２８の回路のリード時の動作波形を示す図である。図２９に示す例は、ＣＬが８クロックという仕様における各タイミング信号の動作である。まずリード信号ＰＲＤが入力される。次に所望のタイミング、すなわちリード信号ＰＲＤが入力された直後のクロック＃０から数えて、１・ＣＫａクロック時間に、６・ＣＫｂクロック時間を加えた時間が経過した後に、カラムデコーダタイミング信号ＰＹＳＥがタイミング生成回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）より出力され、アレイロジック（ＡＬ３）に入力される。
【０２２５】
同様にメインアンプタイミング信号ＰＭＡＥが２・Ｃｋａクロック時間に４・ＣＫｂクロック時間を加えた時間が経過した後にアレイロジック（ＡＬ４）に入力される。
【０２２６】
それぞれのタイミング信号は、カラムアドレスＹＳとしてカラムデコーダ（ＣＤＥＣ）に、メインアンプ起動信号（ＲＭＡＥ）としてメインアンプ（Ｍａｉｎ Ａｍｐ）に入力される。
【０２２７】
図３０は、図２８のＤＲＡＭ回路ブロックの動作タイミングを示した図である。コマンドデコーダ（Ｃｏｍｍａｎｄ Ｄｅｃｏｄｅｒ）、カラム系制御回路（Ｃｏｌ Ｃｏｎｔｒｏｌ）、カラムデコーダ（ＣＤＥＣ）、メモリアレイ（Ｍｅｍｏｒｙ Ａｒｒａｙ）の動作時間を横軸にとっている。なお、図３０のＭＩＯは、カラムアドレスＹＳがメモリアレイに入力されてから、増幅された読出し信号がメインアンプ回路近傍まで、出力されるまでの時間である。
【０２２８】
また、ＭＡはメインアンプタイミング信号ＲＭＡＥが入力されてから、メインアンプ回路内の論理回路を経由して、メインアンプ回路が活性化するまでに要する時間である。
【０２２９】
また、ＤＱＣＴＬ／ＤＱはメインアンプでラッチした信号が、データ系制御回路を経由し、ＤＱパッドまで転送されるのに要する時間である。
【０２３０】
なお、図３０では、ＤＲＡＭ内部の回路が最も遅く動作する条件（Ｗｏｒｓｔ Ｃａｓｅ）でタイミング設計した場合と、ワーストケースでタイミング設計したチップを、ＤＲＡＭ内部の回路が最も速く動作する条件（Ｂｅｓｔ Ｃａｓｅ）で、動作させた場合の二つのケースが示してある。
【０２３１】
図３０からもわかるように、本実施例のタイミング生成回路によって、データ線ラッチ信号−カラムスイッチ間マージンｔＤＬＹＳＭ＿Ｗ（セルから出力された読出し信号が、センスアンプによってラッチされてから、カラムスイッチＹＳＷが活性化されるまでのマージン）は必要最小限に設定できる。
【０２３２】
同様に、メイン入出力線−メインアンプマージンｔＭＩＯＭＡＭ＿Ｗ（メイン入出力線を経由して、メインアンプ回路近傍に読み出し信号が出力されてから、メインアンプ回路が活性化されるまでのマージン）も本実施例のタイミング生成回路を用いれば、そのマージンを必要最小限に設定できる。
【０２３３】
この結果、タイミングマージンを最小限に抑えることができるので、ＤＲＡＭのアクセス時間（ここではＣＬ）を高速化できる。
【０２３４】
なお、本実施例のＤＲＡＭチップでは、ワーストケースでタイミング設計したＤＲＡＭアレイをベストケース側で動作させた場合でも、誤動作は発生しない。その理由は、タイミング信号が複数のクロックによりその起動タイミングがデジタル的に制御されるためである。ベストケース側では、ＤＲＡＭ内部の各回路ブロックの動作時間が短くなるが、タイミング信号の起動タイミングがデジタル的に制御されるため、タイミング制御信号の遅延時間は短くならない。
【０２３５】
したがって、図３０において、各タイミングマージン（ｔＤＬＹＳＭ＿Ｂ、ｔＭＩＯＭＡＭ＿Ｂ）は充分に確保でき、製造プロセスのバラツキや、供給電源電圧の揺らぎ、温度変化等の影響を最小限に抑えられるので、安定した読出し動作が実現できる。
【０２３６】
なお、上記非特許文献１の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【０２３７】
【図１】本発明の一実施例のタイミング生成回路とタイミングレジスタを用いたＤＲＡＭチップのロウ系ブロック構成を示す図である。
【図２】アレイロジック回路ＡＬ０の構成の一例を示す図である。
【図３】アレイロジック回路ＡＬ０のアクティブモードの動作波形の一例を示す図である。
【図４】アレイロジック回路ＡＬ１の構成の一例を示す図である。
【図５】アレイロジック回路ＡＬ２の構成の一例を示す図である。
【図６】本発明の一実施例のタイミング生成回路とタイミングレジスタを用いたＤＲＡＭチップ全体のブロック構成を示す図である。
【図７】本実施例のタイミング生成回路とタイミングレジスタを、セルフリフレッシュモードで利用する場合のＤＲＡＭチップのブロック構成を示す図である。
【図８】アレイロジック回路ＡＬ０のセルフモードの動作波形の一例を示す図である。
【図９】アレイロジック回路ＡＬ０のスルーモードの動作波形の一例を示す図である。
【図１０】アレイロジック回路ＡＬ０の変形例の構成を示す図である。
【図１１】アレイロジック回路ＡＬ０の変形例の動作波形の一例を示す図である。
【図１２】本発明の一実施例におけるＤＲＡＭチップの初期化シーケンスの一例を示す図である。
【図１３】初期化シーケンスにおけるモードレジスタコマンドの一例を示す図である。
【図１４】初期化シーケンスにおけるモードレジスタコマンドの一例を示す図である。
【図１５】本発明の一実施例のタイミングレジスタに記憶する情報の一例を示す図である。
【図１６】本発明の一実施例のタイミング生成回路の構成と動作波形の一例を示す図である。
【図１７】本発明の一実施例のタイミング生成回路を用いたＤＲＡＭチップのアクティベート時の動作波形の一例を示す図である。
【図１８】図１７のＤＲＡＭ回路ブロックの動作タイミングを示す図である。
【図１９】本発明の一実施例のタイミング生成回路を適用して各タイミング信号を発生した時のプリチャージ動作波形の一例を示す図である。
【図２０】本発明の一実施例のＤＲＡＭチップの状態遷移の一例を示す図である。
【図２１】本発明の実施例のＤＲＡＭチップの全体の構成の一例を示す図である
【図２２】図２１のＤＲＡＭチップの制御回路部とメモリバンクの構成の一例を示す図である。
【図２３】図２２のセンスアンプ、サブアレイ、クロスエリアの回路構成の一例を示す図である。
【図２４】図２２のサブワードドライバアレイの回路構成の一例を示す図である。
【図２５】図２２のクロスエリアの回路構成の一例を示す図である。
【図２６】図２３のサブアレイにおける、メモリセルのレイアウトの一例を示す図である。
【図２７】図２６のレイアウトの断面を示す図である。
【図２８】本発明の一実施例のタイミング生成回路とタイミングレジスタを用いたＤＲＡＭチップのカラム系ブロック構成を示す図である。
【図２９】本発明の一実施例のタイミング生成回路とタイミングレジスタを用いたＤＲＡＭチップのリード時の動作波形の一例を示す図である。
【図３０】本発明の一実施例のタイミング生成回路とタイミングレジスタを用いたＤＲＡＭチップのカラム系の各回路ブロックの動作タイミングを示す図である。
【図３１】典型的なＤＲＡＭチップのタイミング制御の一例を示す図である。
【図３２】典型的なＤＲＡＭにおけるタイミング制御で適用されるアナログディレイの回路構成と遅延時間の特性を示す図である。
【図３３】典型的なＤＲＡＭにおけるタイミング制御においてチップ内部のロウ系の各回路ブロックの動作タイミングを示す図である。
【図３４】典型的なＤＲＡＭにおけるタイミング制御での読出し誤動作の動作波形の一例を示す図である。
【図３５】図１６の疎調遅延回路（ＣＤ）の構成の一例を示す図である。
【図３６】図３５の疎調遅延回路（ＣＤ）の動作の一例を示す図である。
【図３７】図１６の微調遅延回路（ＦＤ）の構成の一例を示す図である。
【図３８】図３７の微調遅延回路（ＦＤ）の動作の一例を示す図である。
【符号の説明】
【０２３８】
ＡＣＴ…アクティベートコマンド
ＡＣＴ…拡散層
Ａｃｔｉｖａｔｉｎｇ…アクティブコマンド入力状態
Ａｃｔｉｖｅ Ｐｏｗｅｒ Ｄｏｗｎ…アクティブパワーダウン
ＡＤＬＹ０、ＡＤＬＹ１…アナログディレイ
ＡＤＤＲＥＳＳ ＦＩＥＬＤ…アドレスフィールド
ＡＬ０、ＡＬ１、ＡＬ２、ＡＬ３、ＡＬ４…アレイロジック
ＡＭＷＬＢ…ワード線タイミング信号
ＡＲＡＣ…アレイコントロール
ＡＳＡＮ、ＡＳＡＰ１Ｔ…センスアンプタイミング信号
Ａｕｔｏ Ｒｅｆｒｅｓｈ…オートリフレッシュ
Ｂａｎｋ０、Ｂａｎｋ１、Ｂａｎｋ Ｎ…メモリバンク
Ｂａｎｋ Ａｃｔｉｖｅ…バンクアクティブ
ＢＵＦ…バッファ回路
ＣＤＥＣＡ…カラムデコーダアレイ
ＣＤＥＣ…カラムデコーダ
Ｃｏｍｍａｎｄ Ｄｅｃｏｄｅｒ…コマンドデコーダ
ＣＫ、／ＣＫ…外部クロック
ＣＫａ…クロック
ＣＫｂ…クロック
ＣＫｃ…クロック
ＣＫｄ…クロック
ＣＫＥ…クロックイネーブル信号
ＣＫＥ＿Ｈ、ＣＫＥ＿Ｌ…クロックイネーブルコマンド
ＣＬ…カラムレイテンシ
Ｃｌｏｃｋ Ａ Ｇｅｎｅｒａｔｏｒ、Ｃｌｏｃｋ Ｂ Ｇｅｎｅｒａｔｏｒ…クロック生成回路
ＣＭＤ…コマンド系回路ブロックの遅延時間
ＣＣＮＴ…セルコンタクト
Ｃｏｌ Ｃｏｎｔｒｏｌ…カラム系制御回路
Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ…コントロールロジック
ＣＯＬＵＭＮ ＡＤＤＲＥＳＳ ＢＵＦＦＥＲ…カラムアドレスバッファ
ＣＯＬＵＭＮ ＡＤＤＲＥＳＳ ＣＯＵＮＴＥＲ…カラムアドレスカウンタ
ＣＳ…メモリセル容量
ＣＳＤ…コモンソースドライバ
ＣＳＥＱ…コモンソース線プリチャージ回路
ＣＳＥＱＴ…コモンソースイコライズ信号
ＣＳＮ、ＣＳＰ…コモンソース線
ＣＴＬ…制御回路
Ｄａｔａ Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ…データ系制御回路
ＤＣＴＬ…データ系制御回路
ＤＦＴ…テスト回路
ＤＬ…データ線振幅時間
ＤＬＣＮＴ…データ線コンタクト
ＤＬＥＱ…プリチャージ回路非活性化時間
ＤＬＥＱＤ…プリチャージドライバ
ＤＬＥＱＬ、ＤＬＥＱＲ、ＡＤＬＥＱＬＢ、ＡＤＬＥＱＲＢ…プリチャージタイミング信号
ＤＬＬ…ディレイロックドループ
ＤＬＴ０、ＤＬＴ１、ＤＬＴ２、ＤＬＢ０、ＤＬＢ１、ＤＬＢ２…データ線
ＤＭ…データマスク信号
ＤＮＷＥＬＬ…ディープＮウェル基板
ＤＱ…データ
ＤＱＣＴＬ…ＤＱ制御回路
ＤＱＳ、／ＤＱＳ…データストローブ信号
（Ｅ）ＭＲＳ…モードレジスタコマンド
ｆａｓｔ…低しきい値プロセス
ＦＦ０…フリップフロップ
ＦＧ…ゲート電極およびゲート配線層
ＦＧＣＮＴ…ゲートコンタクト
ＦＸ０、ＦＸ１、ＦＸ２、ＦＸ３、ＦＸＢ０、ＦＸＢ１、ＦＸＢ２、ＦＸＢ３…サブワードドライバ選択線
ＦＸＤ…ＦＸ線ドライバ
Ｈｉｇｈ−ｔｅｍｐ…高温
Ｈｉｇｈ−ｖｏｌｔａｇｅ…高電圧
Ｉｄｌｅ、Ａｌｌ Ｂａｎｋｓ Ｐｒｅｃｈａｒｇｅｄ…アイドル状態
ＩＮ…入力、
Ｉｎｐｕｔ ＆ Ｏｕｔｐｕｔ Ｂｕｆｆｅｒ…入出力バッファ
Ｉｎｔｅｒｌｅａｖｅ…インターリーブバースト
Ｉｎｉｔｉａｌｉｚａｔｉｏｎ Ｓｅｑｕｅｎｃｅ…初期化シーケンス
ＩＮＶ…薄膜インバータ
ＩＮＶＫ…厚膜インバータ
ＩＳ…クロスエリア
ＬＡＴＣＨ…ラッチ回路
Ｌａｔｃｈ Ｃｉｒｃｕｉｔ…ラッチ回路
ＬＣＮＴ…拡散層コンタクト
ＬＩＯＴ、ＬＩＯＢ、ＬＩＯＴ０、ＬＩＯＢ０、ＬＩＯＴ１、ＬＩＯＢ１…ローカル入出力線
ＬＮ、ＬＰ…拡散層配線層
Ｌｏｗ−ｔｅｍｐ…低温
Ｌｏｗ−ｖｏｌｔａｇｅ…低電圧
ＬＰＡＤ…ランディングパッド
ＭＣ…メモリセル
Ｍａｉｎ Ａｍｐ…メインアンプ
Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ…メモリセルアレイ（メモリアレイ）
ＭＩＯＴ、ＭＩＯＢ…メイン入出力線
Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ…モードレジスタ
ＭＲＳ、ＥＭＲＳ（１）、ＥＭＲＳ（２）、ＥＭＲＳ（３）…モードレジスタコマンド
ＭＷＤ…メインワードドライバ
Ｍ１…第１層の金属配線層
Ｍ２…第２層の金属配線層
Ｍ３…第三層の金属配線層
ＮＡＮＤ…否定論理積回路
Ｎｏｒｍａｌ…ノーマルモード
ｎｏｄｅ０、ｎｏｄｅ１、ｎｏｄｅ２、ｎｏｄｅ３、ｎｏｄｅ４、ｎｏｄｅ５、Ｎ１、Ｎ２…電圧ノード
Ｎ／Ａ…ノーアカウント
ＮＤＲＶ…プルダウン回路
ＮＯＲ…否定論理和回路
ＮＷ…Ｎウェル基板
ＯＣＤ Ｃａｌｉｂｒａｔｉｏ…オンチップドライバキャリブレーション
ＯＤＴ…オンダイターミネーション信号
Ｏｐｅｒａｔｉｏｎ Ｃｏｎｄｉｔｉｏｎ…動作条件
ＯＲ…論理和回路
ＯＵＴ…出力
ＰＡＣＴＶ…活性化信号
ＰＡＬＬ…プリチャージオールコマンド
ＰＤＬＥＱ、ＲＤＬＥＱ、ＡＤＬＥＱ…プリチャージタイミング信号
ＰＤＲＶ…プルアップ回路
ＰＭＷＬ、ＲＭＷＬ、ＡＭＷＬ…ワード線タイミング信号
ＰＣＨ…プリチャージ回路、
ＰＬＴ…プレート電極
ＰＭＡＥ、ＲＭＡＥ…メインアンプタイミング信号
ＰＲＥ…プリチャージコマンド
Ｐｒｅｃｈａｒｇｅ…プリチャージ
Ｐｒｅｃｈａｒｇｅ Ｐｏｗｅｒ Ｄｏｗｎ…プリチャージパワーダウンモード
ＰＳＡＮ、ＲＳＡＮ、ＡＳＡＮ…センスアンプタイミング信号
ＰＳＵＢ…Ｐ型基板
ＰＷ…Ｐウェル基板
ＰＹＳＥ、ＲＹＳＥ…カラムデコーダタイミング信号
ＲＤＥＣ…ロウデコーダ
ＲＤＥＣＡ…ロウデコーダアレイ
ＲＤＱＳ、／ＲＤＱＳ…リードデータストローブ信号
ＰＲＤ…リードコマンド
ＲＥＡＤ…リード
ＲＥＡＤＡ…リードオール
ＲＥＦ…オートリフレッシュコマンド
ＲＥＦＲＥＳＨ ＣＯＵＮＴＥＲ…リフレッシュカウンタ
ｒｅｓｅｒｖｅｄ…予約
ＲＥＱ…ローカル入出力線プリチャージ回路
ＲＧＣ…リードライトゲート
ＲＯＷ ＡＤＤＲＥＳＳ ＢＵＦＦＥＲ…ロウアドレスバッファ
Ｒｏｗ Ｃｏｎｔｒｏｌ…ロウ系制御回路
ＲＳＴ、ＶＲＳＴＢ…リセット信号
ＳＡ０、ＳＡ１、ＳＡ２…センスアンプ回路
ＳＡＡ−Ｒ、ＳＡＡ−Ｌ…センスアンプアレイ
ＳＡＣＴＬ…センスアンプコントロール
ＳＡＲＹ０…サブアレイ
ＳＥＬＦ…セルフリフレッシュコマンド
Ｓｅｌｆ Ｒｅｆｒｅｓｈ…セルフリフレッシュモード
Ｓｅｑｕｅｎｔｉａｌ…シーケンシャルバースト
ｓｌｏｗ…高しきい値プロセス
ＳＨＤ…シェアードスイッチドライバ
ＳＨＲ…シェアードスイッチ
ＳＨＲＲ、ＳＨＲＬ、ＳＨＲＲＢ、ＳＨＲＬＢ…シェアードスイッチ制御線
ＳＮ…蓄積ノード
ＳＮＣＮＴ…蓄積ノードコンタクト
ＳＷ０、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４…スイッチ
ＳＷＤ…サブワードドライバ
ＳＷＤＡ−Ｕ、ＳＷＤＡ−Ｄ…サブワードドライバアレイ
ｔＤＥＱＷＬＭ＿Ｗ、ｔＤＥＱＷＬＭ＿Ｂ…プリチャージ−ワード線間マージン
Ｔｅｓｔ…テストモード
Ｔｈｉｃｋ ｆｉｌｍ ＮＭＯＳ…厚膜ＮＭＯＳトランジスタ
Ｔｈｉｎ ｆｉｌｍ ＮＭＯＳ…薄膜ＮＭＯＳトランジスタ
Ｔｉｍｉｎｇ Ｒｅｇｉｓｔｅｒ…タイミングレジスタ
Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ…タイミング生成回路
ＴＮ…アクセストランジスタ
ｔｄ…インバータ遅延回路の遅延時間
ｔＤＬＹＳＭ＿Ｗ、ｔＤＬＹＳＭ＿Ｂ…データ線−カラムスイッチ間マージン
ｔＭＩＯＭＡＭ＿Ｗ、ｔＭＩＯＭＡＭ＿Ｂ…ＭＩＯ信号出力−メインアンプ間マージン
ｔＲＣＤ…アクティブ−カラムコマンドディレイ
ｔＲＰ…プリチャージコマンド期間
ｔＷＬＳＡＭ＿Ｗ、ｔＷＬＳＡＭ＿Ｂ…ワード線−センスアンプ間マージン
ＶＡＲＹ…データ線Ｈｉｇｈレベル電圧
ＶＢＢ…基板電位
ＶＤＬＲ…プリチャージ電圧
ＶＫＫ…負電圧（ワード線待機電圧）
ＶＯＬＧＥＮ…電源電圧生成回路
ＶＰＥＲＩ…周辺回路用電源
ＶＰＰ…昇圧電圧、ＶＫＫ、ＶＫＫ−Ｕ、ＶＫＫ−Ｄ…負電圧
ＶＳＳ…接地電圧
ＶＳＳ＿ＤＲＶ、ＶＡＲＹ＿ＤＲＶ…コモンソースドライバ
ＶＳＳ−Ｕ、ＶＳＳ−Ｄ、ＶＳＳＳＷＤ…接地電圧
ＷＬ、ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬＡ…サブワード線
ＷＲＩＴＥ…ライト
ＷＲＩＴＡ…ライトオール
ＹＳ０…カラムスイッチ制御線
ＹＳＷ…カラムスイッチ
／ＣＳ…チップセレクト信号
／ＲＡＳ…ロウアドレスストローブ信号
／ＣＡＳ…カラムアドレスストローブ信号
／ＷＥ…ライトイネーブル信号
【特許請求の範囲】
【請求項１】
入力クロック信号から、第１の周期を有する第１のクロック信号を生成する第１のクロック生成回路と、
前記入力クロック信号から、第２の周期を有する第２のクロック信号を生成する第２のクロック生成回路と、
前記第１のクロック信号と、前記第２のクロック信号と、活性化信号と、遅延時間を選択する選択信号とを受け、前記活性化信号の活性化から、前記選択信号によって規定される、前記第１の周期の所定倍の時間と、前記第２の周期の所定倍の時間とを合成した時間に対応した遅延量、遅延させたタイミング信号を出力するタイミング生成回路と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第１の周期をＴ１、前記第２の周期をＴ２、前記選択信号で規定される値を非負の整数ｍ、ｎとすると、前記タイミング生成回路は、
前記第１のクロック信号と、前記活性化信号と、前記ｍとを入力し、前記活性化信号が活性化されたのち、前記第１のクロック信号の有効エッジから、ｍ・Ｔ１の遅延量で疎調タイミング信号を生成する疎調遅延回路と、
前記第２のクロック信号と、前記疎調遅延回路からの前記疎調タイミング信号と、前記ｎとを入力し、前記疎調タイミング信号が出力されたタイミングから、ｎ・Ｔ２の遅延量で微調タイミング信号を生成する微調遅延回路と、
を備え、
前記活性化信号が活性化されてから、ｍ・Ｔ１＋ｎ・Ｔ２の遅延時間で出力される前記微調タイミング信号が、前記タイミング生成回路からの前記タイミング信号をなす、ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記タイミング生成回路から出力される前記タイミング信号を受け、制御信号を生成するコントロール回路をさらに備え、
前記コントロール回路は、
前記タイミング生成回路から出力される前記タイミング信号をサンプリングクロックとして、前記活性化信号をサンプルするフリップフロップと、
前記活性化信号を遅延させる遅延回路と、
一の動作モードにおいて、前記フリップフロップによる前記活性化信号のサンプル出力を前記制御信号として出力し、
別の動作モードにおいて、前記遅延回路により前記活性化信号を遅延させた信号を、前記制御信号として出力する回路と、
を備えたことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記タイミング生成回路から出力される前記タイミング信号を受け、制御信号を生成するコントロール回路をさらに備え、
前記コントロール回路は、
前記タイミング生成回路から出力される前記タイミング信号をサンプリングクロックとして、前記活性化信号をサンプルするフリップフロップと、
前記活性化信号を遅延させる遅延回路と、
動作モードを制御する所定の制御信号に基づき、前記遅延回路の出力をマスクする第１の論理回路と、
前記フリップフロップの出力と前記第１の論理回路の出力とを入力する第２の論理回路と、
を備え、
一の動作モードにおいて、前記第１の論理回路は前記遅延回路の出力をマスクし前記第１の論理回路の出力が所定の固定値に設定される場合、前記第２の論理回路は、前記フリップフロップが前記タイミング信号でサンプルした活性化信号を前記制御信号として出力し、
別の動作モードにおいて、前記フリップフロップの出力が所定の固定値に設定され、前記第１の論理回路では前記遅延回路の出力をマスクせず、前記第２の論理回路は、前記第１の論理回路の出力に基づき、前記制御信号を出力する、ことを特徴とする請求項１又は２記載の半導体装置。
【請求項５】
前記タイミング生成回路から出力される前記タイミング信号を受け、制御信号を生成するコントロール回路をさらに備え、
前記コントロール回路は、
前記タイミング生成回路から出力される前記タイミング信号をサンプリングクロックとして、前記活性化信号をサンプルするフリップフロップと、
前記活性化信号を遅延させる遅延回路と、
動作モードを制御する信号に基づき、前記活性化信号を、前記遅延回路に入力するか、前記遅延回路をスキップさせる第１の切替回路と、
前記動作モードを制御する信号に基づき、前記第１の切替回路で前記遅延回路をスキップした場合、前記第１の切替回路からの前記活性化信号を前記フリップフロップに入力し、前記第１の切替回路にて前記活性化信号を前記遅延回路に入力した場合、前記遅延させた活性化信号を前記フリップフロップを経由せずに出力する第２の切替回路と、
を備えたことを特徴とする請求項１又は２記載の半導体装置。
【請求項６】
前記遅延回路がインバータ列を含むことを特徴とする請求項３乃至５のいずれか一に記載の半導体装置。
【請求項７】
前記タイミング生成回路は、前記制御信号として少なくとも第１、第２の制御信号を出力し、
第１、第２の前記コントロール回路を備え、
第１の前記コントロール回路は、前記活性化信号と、前記タイミング生成回路から出力される前記第１のタイミング信号を受け、第１の制御信号を出力し、
第２の前記コントロール回路は、第１の前記コントロール回路から出力される前記第１の制御信号を前記コントロール回路に入力される前記活性化信号として受け、前記タイミング生成回路から出力される前記第２のタイミング信号を受け、第２の制御信号を生成する、ことを特徴とする請求項３乃至６のいずれか一に記載の半導体装置。
【請求項８】
前記遅延時間を選択する前記選択信号を記憶するタイミングレジスタをさらに備え、前記選択信号の値が可変自在に設定される、ことを特徴とする請求項１乃至７のいずれか一に記載の半導体装置。
【請求項９】
前記タイミングレジスタの値は、モードレジスタセット時に設定される、ことを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記タイミング生成回路からの前記タイミング信号をクロック端子に受け、タイミング信号に応答して活性化信号をサンプルする回路をさらに備え、
前記タイミング生成回路から出力されたタイミング信号をアクティベートに必要な制御信号として用いる、ことを特徴とする請求項１記載の半導体装置。
【請求項１１】
複数のビット線と複数のワード線の交差部にメモリセルを備えたメモリアレイを備え、
前記アクティベートに必要な制御信号として、
ビット線のプリチャージ回路の非活性化、
ワード線の活性化、
センスアンプの活性化のうち、
少なくとも１つ以上の動作に、前記タイミング生成回路から出力される前記タイミング信号を用いる、ことを特徴とする請求項１乃至１０のいずれか一に記載の半導体装置。
【請求項１２】
前記タイミング生成回路にて出力させたタイミング信号を、前記メモリアレイのリードアクセスの制御信号として用いられる、ことを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記リードアクセスの制御信号として、
カラムデコーダの活性化、
メインアンプ回路の活性化のうち、少なくとも１つ以上の動作に、前記タイミング生成回路から出力されるタイミング信号を用いる、ことを特徴とする請求項１２記載の半導体装置。
【請求項１４】
前記タイミング生成回路に加え、さらに遅延回路を備え、
前記半導体装置が、待機状態にあるときは、
前記タイミング生成回路から出力されるタイミング信号ではなく、前記遅延回路で遅延させた信号を用いて内部動作のタイミングを制御する、ことを特徴とする請求項１、１１−１３のいずれか一に記載の半導体装置。
【請求項１５】
前記遅延回路がインバータ列を含むことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
アクセス性能が、前記入力クロックに基づき規定される、ことを特徴とする請求項１、１１−１５のいずれか一に記載の半導体装置。
【請求項１７】
前記タイミング生成回路を制御するためのレジスタを有し、
テストモードにおいて、前記レジスタ値を外部に出力する手段を備えている、ことを特徴とする請求項１、１１−１６のいずれか一に記載の半導体装置。
【請求項１８】
前記疎調遅延回路は、入力されるシフトクロックに応答して固定値を順次後方に転送するシフトレジスタと、
前記第１のクロック信号と前記活性化信号を入力し、前記活性化信号が活性状態のとき、前記第１のクロック信号を伝達出力し、前記活性化信号が非活性状態のとき、前記第１のクロックをマスクするゲート回路と、
を備え、
前記ゲート回路から出力されるクロック信号が、前記シフトレジスタのシフトクロックとして用いられ、
前記ゲート回路からのクロックが入力端に共通に接続され、出力端が１つのノードに共通に接続され、前記疎調レジスタからの選択信号の本数に対応して設けられた複数のスイッチを備え、
前記複数のスイッチのうち、レジスタに格納された前記選択信号の値ｍに対応して選択されたスイッチは、前記シフトレジスタの出力に基づき、前記シフトレジスタの前記選択信号に対応するｍ段まで固定値がシフトされた時点でオンとされ、
前記活性化信号が活性化された場合、前記第１のクロックの有効エッジから、前記選択信号で選択されたｍサイクル後に、前記ゲート回路からのクロックを前記ノードに出力し前記疎調タイミング信号を出力する、ことを特徴とする請求項２記載の半導体装置。
【請求項１９】
前記遅延回路は、入力されるシフトクロックに応答して固定値を順次後方に転送する第２のシフトレジスタと、
前記疎調タイミング信号の出力タイミングに応答して第２の活性化信号を活性化させる回路と、
前記第２のクロックと前記第２の活性化信号とを入力し、前記第２の活性化信号が活性状態のとき、前記第２のクロックを伝達出力し、前記第２の活性化信号が非活性状態のとき、前記第２のクロックをマスクする第２のゲート回路と、
を備え、
前記第２のゲート回路から出力されるクロックが、前記第２のシフトクロックとして用いられ、
前記第２のゲート回路からのクロックが入力端に共通に接続され、出力端が１つのノードに共通に接続され、前記タイミングレジスタからの選択信号の本数に対応して設けられた第２群のスイッチを備え、
前記第２群のスイッチのうち、前記タイミングレジスタからの前記選択信号の値ｎに対応して選択されたスイッチは、前記第２のシフトレジスタの出力に基づき、前記第２のシフトレジスタの前記選択信号に対応するｎ段まで固定値がシフトされた時点でオンとされ、
前記第２の活性化信号が活性化された時点における前記第２のクロックの有効エッジから、前記選択信号で選択されたｎサイクル後に、前記第２のゲート回路からのクロックを前記ノードに出力し前記微調タイミング信号を出力する、ことを特徴とする請求項２記載の半導体装置。
【請求項２０】
請求項１乃至１９のいずれか一に記載の半導体装置が、クロック同期型のメモリデバイスを構成してなる半導体記憶装置。
【請求項１】
入力クロック信号から、第１の周期を有する第１のクロック信号を生成する第１のクロック生成回路と、
前記入力クロック信号から、第２の周期を有する第２のクロック信号を生成する第２のクロック生成回路と、
前記第１のクロック信号と、前記第２のクロック信号と、活性化信号と、遅延時間を選択する選択信号とを受け、前記活性化信号の活性化から、前記選択信号によって規定される、前記第１の周期の所定倍の時間と、前記第２の周期の所定倍の時間とを合成した時間に対応した遅延量、遅延させたタイミング信号を出力するタイミング生成回路と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第１の周期をＴ１、前記第２の周期をＴ２、前記選択信号で規定される値を非負の整数ｍ、ｎとすると、前記タイミング生成回路は、
前記第１のクロック信号と、前記活性化信号と、前記ｍとを入力し、前記活性化信号が活性化されたのち、前記第１のクロック信号の有効エッジから、ｍ・Ｔ１の遅延量で疎調タイミング信号を生成する疎調遅延回路と、
前記第２のクロック信号と、前記疎調遅延回路からの前記疎調タイミング信号と、前記ｎとを入力し、前記疎調タイミング信号が出力されたタイミングから、ｎ・Ｔ２の遅延量で微調タイミング信号を生成する微調遅延回路と、
を備え、
前記活性化信号が活性化されてから、ｍ・Ｔ１＋ｎ・Ｔ２の遅延時間で出力される前記微調タイミング信号が、前記タイミング生成回路からの前記タイミング信号をなす、ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記タイミング生成回路から出力される前記タイミング信号を受け、制御信号を生成するコントロール回路をさらに備え、
前記コントロール回路は、
前記タイミング生成回路から出力される前記タイミング信号をサンプリングクロックとして、前記活性化信号をサンプルするフリップフロップと、
前記活性化信号を遅延させる遅延回路と、
一の動作モードにおいて、前記フリップフロップによる前記活性化信号のサンプル出力を前記制御信号として出力し、
別の動作モードにおいて、前記遅延回路により前記活性化信号を遅延させた信号を、前記制御信号として出力する回路と、
を備えたことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記タイミング生成回路から出力される前記タイミング信号を受け、制御信号を生成するコントロール回路をさらに備え、
前記コントロール回路は、
前記タイミング生成回路から出力される前記タイミング信号をサンプリングクロックとして、前記活性化信号をサンプルするフリップフロップと、
前記活性化信号を遅延させる遅延回路と、
動作モードを制御する所定の制御信号に基づき、前記遅延回路の出力をマスクする第１の論理回路と、
前記フリップフロップの出力と前記第１の論理回路の出力とを入力する第２の論理回路と、
を備え、
一の動作モードにおいて、前記第１の論理回路は前記遅延回路の出力をマスクし前記第１の論理回路の出力が所定の固定値に設定される場合、前記第２の論理回路は、前記フリップフロップが前記タイミング信号でサンプルした活性化信号を前記制御信号として出力し、
別の動作モードにおいて、前記フリップフロップの出力が所定の固定値に設定され、前記第１の論理回路では前記遅延回路の出力をマスクせず、前記第２の論理回路は、前記第１の論理回路の出力に基づき、前記制御信号を出力する、ことを特徴とする請求項１又は２記載の半導体装置。
【請求項５】
前記タイミング生成回路から出力される前記タイミング信号を受け、制御信号を生成するコントロール回路をさらに備え、
前記コントロール回路は、
前記タイミング生成回路から出力される前記タイミング信号をサンプリングクロックとして、前記活性化信号をサンプルするフリップフロップと、
前記活性化信号を遅延させる遅延回路と、
動作モードを制御する信号に基づき、前記活性化信号を、前記遅延回路に入力するか、前記遅延回路をスキップさせる第１の切替回路と、
前記動作モードを制御する信号に基づき、前記第１の切替回路で前記遅延回路をスキップした場合、前記第１の切替回路からの前記活性化信号を前記フリップフロップに入力し、前記第１の切替回路にて前記活性化信号を前記遅延回路に入力した場合、前記遅延させた活性化信号を前記フリップフロップを経由せずに出力する第２の切替回路と、
を備えたことを特徴とする請求項１又は２記載の半導体装置。
【請求項６】
前記遅延回路がインバータ列を含むことを特徴とする請求項３乃至５のいずれか一に記載の半導体装置。
【請求項７】
前記タイミング生成回路は、前記制御信号として少なくとも第１、第２の制御信号を出力し、
第１、第２の前記コントロール回路を備え、
第１の前記コントロール回路は、前記活性化信号と、前記タイミング生成回路から出力される前記第１のタイミング信号を受け、第１の制御信号を出力し、
第２の前記コントロール回路は、第１の前記コントロール回路から出力される前記第１の制御信号を前記コントロール回路に入力される前記活性化信号として受け、前記タイミング生成回路から出力される前記第２のタイミング信号を受け、第２の制御信号を生成する、ことを特徴とする請求項３乃至６のいずれか一に記載の半導体装置。
【請求項８】
前記遅延時間を選択する前記選択信号を記憶するタイミングレジスタをさらに備え、前記選択信号の値が可変自在に設定される、ことを特徴とする請求項１乃至７のいずれか一に記載の半導体装置。
【請求項９】
前記タイミングレジスタの値は、モードレジスタセット時に設定される、ことを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記タイミング生成回路からの前記タイミング信号をクロック端子に受け、タイミング信号に応答して活性化信号をサンプルする回路をさらに備え、
前記タイミング生成回路から出力されたタイミング信号をアクティベートに必要な制御信号として用いる、ことを特徴とする請求項１記載の半導体装置。
【請求項１１】
複数のビット線と複数のワード線の交差部にメモリセルを備えたメモリアレイを備え、
前記アクティベートに必要な制御信号として、
ビット線のプリチャージ回路の非活性化、
ワード線の活性化、
センスアンプの活性化のうち、
少なくとも１つ以上の動作に、前記タイミング生成回路から出力される前記タイミング信号を用いる、ことを特徴とする請求項１乃至１０のいずれか一に記載の半導体装置。
【請求項１２】
前記タイミング生成回路にて出力させたタイミング信号を、前記メモリアレイのリードアクセスの制御信号として用いられる、ことを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記リードアクセスの制御信号として、
カラムデコーダの活性化、
メインアンプ回路の活性化のうち、少なくとも１つ以上の動作に、前記タイミング生成回路から出力されるタイミング信号を用いる、ことを特徴とする請求項１２記載の半導体装置。
【請求項１４】
前記タイミング生成回路に加え、さらに遅延回路を備え、
前記半導体装置が、待機状態にあるときは、
前記タイミング生成回路から出力されるタイミング信号ではなく、前記遅延回路で遅延させた信号を用いて内部動作のタイミングを制御する、ことを特徴とする請求項１、１１−１３のいずれか一に記載の半導体装置。
【請求項１５】
前記遅延回路がインバータ列を含むことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
アクセス性能が、前記入力クロックに基づき規定される、ことを特徴とする請求項１、１１−１５のいずれか一に記載の半導体装置。
【請求項１７】
前記タイミング生成回路を制御するためのレジスタを有し、
テストモードにおいて、前記レジスタ値を外部に出力する手段を備えている、ことを特徴とする請求項１、１１−１６のいずれか一に記載の半導体装置。
【請求項１８】
前記疎調遅延回路は、入力されるシフトクロックに応答して固定値を順次後方に転送するシフトレジスタと、
前記第１のクロック信号と前記活性化信号を入力し、前記活性化信号が活性状態のとき、前記第１のクロック信号を伝達出力し、前記活性化信号が非活性状態のとき、前記第１のクロックをマスクするゲート回路と、
を備え、
前記ゲート回路から出力されるクロック信号が、前記シフトレジスタのシフトクロックとして用いられ、
前記ゲート回路からのクロックが入力端に共通に接続され、出力端が１つのノードに共通に接続され、前記疎調レジスタからの選択信号の本数に対応して設けられた複数のスイッチを備え、
前記複数のスイッチのうち、レジスタに格納された前記選択信号の値ｍに対応して選択されたスイッチは、前記シフトレジスタの出力に基づき、前記シフトレジスタの前記選択信号に対応するｍ段まで固定値がシフトされた時点でオンとされ、
前記活性化信号が活性化された場合、前記第１のクロックの有効エッジから、前記選択信号で選択されたｍサイクル後に、前記ゲート回路からのクロックを前記ノードに出力し前記疎調タイミング信号を出力する、ことを特徴とする請求項２記載の半導体装置。
【請求項１９】
前記遅延回路は、入力されるシフトクロックに応答して固定値を順次後方に転送する第２のシフトレジスタと、
前記疎調タイミング信号の出力タイミングに応答して第２の活性化信号を活性化させる回路と、
前記第２のクロックと前記第２の活性化信号とを入力し、前記第２の活性化信号が活性状態のとき、前記第２のクロックを伝達出力し、前記第２の活性化信号が非活性状態のとき、前記第２のクロックをマスクする第２のゲート回路と、
を備え、
前記第２のゲート回路から出力されるクロックが、前記第２のシフトクロックとして用いられ、
前記第２のゲート回路からのクロックが入力端に共通に接続され、出力端が１つのノードに共通に接続され、前記タイミングレジスタからの選択信号の本数に対応して設けられた第２群のスイッチを備え、
前記第２群のスイッチのうち、前記タイミングレジスタからの前記選択信号の値ｎに対応して選択されたスイッチは、前記第２のシフトレジスタの出力に基づき、前記第２のシフトレジスタの前記選択信号に対応するｎ段まで固定値がシフトされた時点でオンとされ、
前記第２の活性化信号が活性化された時点における前記第２のクロックの有効エッジから、前記選択信号で選択されたｎサイクル後に、前記第２のゲート回路からのクロックを前記ノードに出力し前記微調タイミング信号を出力する、ことを特徴とする請求項２記載の半導体装置。
【請求項２０】
請求項１乃至１９のいずれか一に記載の半導体装置が、クロック同期型のメモリデバイスを構成してなる半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【公開番号】特開２００９−１５２６５８（Ｐ２００９−１５２６５８Ａ）
【公開日】平成２１年７月９日（２００９．７．９）
【国際特許分類】
【出願番号】特願２００７−３２６２２０（Ｐ２００７−３２６２２０）
【出願日】平成１９年１２月１８日（２００７．１２．１８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２１年７月９日（２００９．７．９）
【国際特許分類】
【出願日】平成１９年１２月１８日（２００７．１２．１８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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