【課題】容量素子の容量を低減し、また、集積度の高い半導体メモリ装置を提供する。
【解決手段】１つのビット線ＢＬ＿ｍに複数個のメモリブロックを接続させる。第ｎ行のメモリブロックはサブビット線ＳＢＬ＿ｎ＿ｍと複数のメモリセルを有する。メモリセルはトランジスタと容量素子を直列に接続し、容量素子の電極の一をサブビット線ＳＢＬ＿ｎ＿ｍに接続する。さらに第ｎ行のメモリブロックは書き込みトランジスタＷＴｒ＿ｎ＿ｍと読み出しトランジスタＲＴｒ＿ｎ＿ｍを有し、また、読み出しトランジスタＲＴｒ＿ｎ＿ｍには相補型インバータ等の増幅回路ＡＭＰ＿ｎ＿ｍを接続する。サブビット線ＳＢＬ＿ｎ＿ｍの電位変動を増幅回路ＡＭＰ＿ｎ＿ｍで増幅する。サブビット線ＳＢＬ＿ｎ＿ｍの容量は十分に小さいため、各メモリセルの容量素子の電荷による電位変動を増幅回路ＡＭＰ＿ｎ＿ｍでエラーなく増幅でき、ビット線ＢＬ＿ｍに出力できる。 （もっと読む）

【課題】不揮発性メモリアレイのための高速感知スキームを提供する。
【解決手段】メモリアレイは、ビット線をVSSなどの第1電圧レベルまで予備充電するための予備充電回路を備えた、相補形ビット線構成で配置された不揮発性メモリセルと、相補形ビット線対の基準ビット線に基準電荷を印加するための基準回路と、相補形ビット線対の間の電圧差を感知するためのビット線感知増幅器とを備えている。データビット線の電圧は、起動されたワード線に接続されたプログラム済みの不揮発性メモリセルがワード線電圧をデータビット線に結合すると変化する。 （もっと読む）

【課題】半導体集積回路の面積を節約するために、複数の拡散層を共有化すると、それらの拡散層に接続された配線に対する寄生容量が変化する。それでも、複数の拡散層に接続された対となる配線のそれぞれにおける容量負荷のバランスが保たれる半導体レイアウトを提供する。
【解決手段】対となる配線のそれぞれが接続される拡散層を交互または互い違いに配置することで、対となる配線のそれぞれにおける容量負荷の総量のバランスを保つ。 （もっと読む）

【課題】微細化した半導体集積回路において用いられるキャパシタを提供する。
【解決手段】誘電体の一つの面に接して設けられた、インジウム、錫あるいは亜鉛の少なくとも一つと窒素とを有する仕事関数が５．０電子ボルト以上、好ましくは５．５電子ボルト以上のｎ型半導体による電極を有するキャパシタである。電極の仕事関数が高いため、誘電体のポテンシャル障壁が高くなり、誘電体が１０ｎｍ以下と薄くても十分な絶縁性を保てる。特に、誘電体が、ｈｉｇｈ−ｋ材料である場合に顕著な効果が認められる。 （もっと読む）

【課題】ＣＭＯＳプロセスで、ダイナミック型半導体記憶装置を形成し、ロジックとの混載に適したダイナミック型半導体記憶装置を実現する。
【解決手段】メモリセル（ＭＣ）のワード線（ＷＬ）を形成する導電線（３）とメモリセルセルプレート電極（ＣＰ）を形成する導電線（５）とを、異なる配線層に形成する。対をなすビット線に並行してメモリセルを接続し、２つのメモリセルで１ビットのデータを記憶する。 （もっと読む）

【課題】ビット線が階層構造を有する半導体装置を改良する。
【解決手段】同時にアクセスされる２つのメモリセルＭＣ（ａ），ＭＣ（ｂ）に対するセンス動作を２つのセンスアンプＳＡ０，ＳＡ０Ａを用いて時分割で行い、その後、リストア動作を同時に行う。これにより、グローバルビット線ＧＢＬＴ０，ＧＢＬＢ０の途中にスイッチを介在させる必要がなくなるとともに、時分割でリストア動作を行う場合の問題が生じない。また、センスアンプＳＡ０とセンスアンプＳＡ０Ａの寄生ＣＲモデルが互いに同じとなることから、高いセンス感度を確保することも可能となる。 （もっと読む）

【課題】ノイズに対して強い耐性を有するメモリ回路を含む半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１及び第２の方向に沿って行列状に配置された複数のメモリセルと、複数のセンスアンプと、第２の方向に延在する複数のワード線と、第１の方向に延在する複数のビット線とを有し、複数のメモリセルは、第２の方向に沿って延在する第１の補助ワード線をゲート電極として共有する第１のメモリセル群と、第１のメモリセル群と第２の方向に隣接して配置され、第２の方向に沿って延在する第２の補助ワード線をゲート電極として共有する第２のメモリセル群とを含み、第１及び第２のワード線が、それぞれ、第１及び第２の補助ワード線の一端に配置されたワード線コンタクト領域で、第１及び第２の補助ワード線に接続され、第１及び第２のビット線が、ワード線コンタクト領域を挟んで隣接し共通のセンスアンプに接続されている。 （もっと読む）

【課題】雑音特性が優れ、かつサイズが小さいメモリアレイ及びそのメモリアレイを備えた半導体集積回路装置を提供する。
【解決手段】ビット線と定電圧との間に、順番に直列に接続された２つのトランジスタと１つの記憶蓄積素子とを備えたメモリセルは、２つのトランジスタのゲート電極に第１のワード線、第２のワード線がそれぞれ接続され、メモリアレイは、メモリセルがビット線と第１のワード線が交差する全ての交点に配置されたマットと、同一マット内のビット線対を入力とするセンスアンプと、第１及び第２のワード線を出力する第１及び第２のワードドライバと、を備える。 （もっと読む）

【課題】
ロジックプロセスと適合性が高く、ノイズに対して強い耐性を有するメモリ回路を含む半導体装置とその製造方法を提供する。
【解決手段】
半導体装置は、複数のメモリセルが第１および第２の方向に沿って行列状に配置されたメモリセルアレイ、および第１および第２のセンスアンプを含む複数のセンスアンプ、を形成した半導体基板を含み、メモリセルの各々は絶縁ゲート電極とその両側に形成されたビット線コンタクト領域と他のソース／ドレイン領域を備えたトランジスタと、他のソース／ドレイン領域に接続されたキャパシタとによって構成される。メモリセルアレイ上方に、第１の方向に沿って延在し、複数のビット線コンタクト了以金に接続され、第２の方向に並んで配置された複数のビット線を含む。第１のセンスアンプに接続される第１対のビット線は、第１配線層で形成され、第２のセンスアンプに接続される第２対のビット線は、第１の配線層と異層の第２配線層で形成される。 （もっと読む）

【課題】信号配線領域の大幅な増大をともなうことなく、信号配間に生じるカップリングノイズの低減を実現した半導体装置を提供する。
【解決手段】信号線が並行配置される場合において、当該信号線の全てが片側の信号線だけからのみカップリングノイズを受ける構成とするため、当該複数の信号線の両側において他の信号線と対向しないように、その信号線の片側一方にのみ電源電位、接地電位又は当該信号線がカップリングノイズを受ける期間において一定電位に維持される配線を配置する。 （もっと読む）

【課題】チップの内部バスやチップ間を接続する外部バスにおける消費電力の低減や、データ転送速度の向上を実現する。
【解決手段】論理レベル‘Ｈ’か‘Ｌ’かその中間レベルとなる‘Ｍ’を採り得る複数本のバスＤＢ［０］〜ＤＢ［ｎ−１］と、データＤ［０］〜Ｄ［ｍ−１］を符号化し、これに基づいて複数本のバスのそれぞれを論理レベル‘Ｈ’、‘Ｌ’、‘Ｍ’のいずれかに駆動する送信回路ＴＸと、複数本のバスを互いにショートするバスイコライズ回路ＢＥＱを設ける。送信回路ＴＸは、データの符号化を行う際に、論理レベル‘Ｈ’に駆動するバスの本数（ｋ本）と論理レベル‘Ｌ’に駆動するバスの本数（ｋ本）が同数となるような組み合わせを用いる。バスイコライズ回路ＢＥＱは、データが送信された後にショート動作を行うことで、各バスを論理レベル‘Ｍ’にプリチャージする。 （もっと読む）

【課題】微細化しても信号量の差を低下させず、データの誤検出を抑制することができる半導体記憶装置を提供する。
【解決手段】強誘電体メモリは、互いに並列に接続された強誘電体キャパシタおよびセルトランジスタを含むメモリセルが複数個直列に接続されて構成されたセルブロックと、セルトランジスタのゲートに接続されたワード線と、セルブロックの一端に接続されたブロック選択部と、ブロック選択部を介してセルブロックの一端に接続された複数のビット線と、セルブロックの他端に接続されたプレート線とを備え、ワード線を共有する第１および第２のセルブロックの各一端は、互いに異なるブロック選択部を介して、同一のビット線に接続されており、第１および前記第２のセルブロックの各他端は、互いに異なるプレート線に接続されている。 （もっと読む）

【課題】メモリセルに含まれる選択トランジスタのゲート配線のピッチに対する上層の杭打用金属配線ピッチの影響を低減する。
【解決手段】メモリセルアレイ（１）の両側にワード線ドライブ回路（２Ｒ，２Ｌ）を対向して配置し、各ワード線ドライブ回路には、ワード線ドライバをメモリセル行に対して交互に配置する。メモリセルの選択トランジスタのゲート配線（ＰＧｏ，ＰＧｅ）は、各メモリセル行に対応して配置される。杭打用の上層の金属配線（ＭＬｏ，ＭＬｅ）は、対向配置されるワード線ドライブ回路からメモリセルアレイの中央部の接続領域（１０）まで延在させ、接続領域においてゲート配線に交互に電気的に接続する。金属配線は、ゲート配線の２倍のピッチで対向して配置する。 （もっと読む）

【課題】電源電圧の変化、温度変化に対してタイミング変動の小さいタイミング制御回路、及び該回路を備えた半導体装置の提供。
【解決手段】入力クロックを用いた第１のクロック生成回路、及び第２のクロック生成回路と、前記第１のクロック信号と、前記第２のクロック信号と、コマンドデコーダから活性化信号と、タイミングレジスタから遅延時間を選択する選択信号とを受け、前記活性化信号の活性化から、前記選択信号によって規定される、前記第１の周期の所定倍（ｍ）の時間と、前記第２の周期の所定倍（ｎ）の時間とを合成した時間に対応したタイミング生成回路とを備え、タイミングレジスタはｍ、ｎの値を記憶し、タイミングレジスタに記憶するのは、モードレジスタセットコマンドの時の初期化シーケンスで実施する。動作状態では、前記のタイミングレジスタに記憶した情報をもとに、タイミング生成回路から所望のタイミングで、タイミング信号を出力する。 （もっと読む）

【課題】極めて微細なピッチで配列される回路ブロックにおいてレイアウト面積を低減することができる半導体装置を提供する。
【解決手段】一定のピッチにて配列された複数のビット線BL，/BLと、ビット線BL，/BLに接続されたものであって、互いに直列接続された第１及び第２のＭＯＳトランジスタQn1及びQn3と、第１及び第２のＭＯＳトランジスタを直列に接続する節点を形成するものであって、第１及び第２のＭＯＳトランジスタのドレイン・ソース領域を絶縁層に設けられたコンタクト開口部102を介して導電層にて接続する島状のタングステン配線N1とを備えた半導体装置。 （もっと読む）

【課題】スタンバイリークを低減できる半導体記憶装置（ＳＲＡＭ）を提供する。
【解決手段】１つのメモリセルが、第１及び第２ドライバトランジスタ、第１及び第２ロードトランジスタ、第１及び第２転送トランジスタの６個のトランジスタを有し、第１記憶ノードＮＤに第１転送トランジスタＴＴｒ１を介してビットラインＢＬが接続され、第２記憶ノードＮＤに第２転送トランジスタＴＴｒ２を介して反転ビットラインＢＬが接続された構成において、ビットライン印加電圧がロードトランジスタに印加される電源電圧より低く、少なくとも、第１及び第２ドライバトランジスタＤＴｒ１，ＤＴｒ２を構成するゲート絶縁膜の記憶ノード側端部、第１及び第２ロードトランジスタＬＴｒ１，ＬＴｒ２を構成するゲート絶縁膜の記憶ノード側端部が他の部分のゲート絶縁膜より厚膜化されている構成とする。 （もっと読む）

【課題】配線ピッチが微細化した場合などでも読み出し電圧を確保する。
【解決手段】サブビット線ＳＢＬ００〜ＳＢＬｎ３等は、第１メタル（第１金属配線層）で形成されている。一方、メインビット線は、第２、第３メタル（第２、第３金属配線層）に分散して形成されている。これにより、メインビット線のカップリング容量やオーバラップ容量が小さく抑えられ、カップリングノイズの影響も低減される。 （もっと読む）

【課題】高い信頼性を有するＤＲＡＭの半導体素子、及びその製造方法を提供する。
【解決手段】半導体素子は、基板１００上のワードラインとなるゲート電極１１５と、ゲート電極１１５の側壁スペーサ１１８と、側壁スペーサ１１８によってゲート電極１１５から分離され、基板の不純物領域１２０と電気的に連結されたコンタクト１６０と、コンタクト１６０に電気的に連結されたコンタクトパッド１６５と、コンタクトパッド１６５の側面と接し、コンタクトパッド１６５の間に配置された保護パターン１４５と、コンタクトパッド１６５上のストレージノード１７０と、を含む。コンタクトパッド１６５は、対向するストレージノード１７０の底表面１７０ｂｓより広い面積を有する上部表面１６５ｔｓを有するように形成できるので、コンタクトパッド１６５の上部表面１６５ｔｓは、ストレージノード１７０に対して十分なアライメントマージン。 （もっと読む）

【課題】ノイズによる誤動作を従来よりも低減すること。
【解決手段】メモリマクロ１は、複数のメモリセル３を含むメモリセルアレイ２と、メモリセル３に接続された相補デジット線対ＤＴｊ、ＤＢｊと、相補デジット線対ＤＴｊ、ＤＢｊに接続されたカラム系周辺回路６とを備えている。通過配線２０−１〜２０−Ｍは、メモリマクロ１上の相補デジット線対ＤＴｊ、ＤＢｊに対して垂直に交差する方向に設けられる。メモリマクロ１の相補デジット線対ＤＴｊ、ＤＢｊに水平な部分の長さをＹとし、部分Ｙのうちの、メモリセルアレイ２、カラム系周辺回路６の幅に対応する長さをそれぞれＹａ、Ｙｂとしたとき、Ｍが（Ｙａ＋Ｙｂ）／Ｙｂ以上である場合、カラム系周辺回路６上に設けられる通過配線を禁止するために、通過配線２０−１〜２０−Ｍの全てがメモリセルアレイ２上に均等に配置される。 （もっと読む）

【課題】通常のＣＭＯＳプロセスにおいてＤＲＡＭを作製でき、低い製造コストで製造可能なＤＲＡＭの混載した半導体記憶装置を提供する。
【解決手段】半導体基板上に形成された第１及び第２のトランジスタＴ１、Ｔ２と、セルデータ電荷を保持するための２つのノードＳＮｔ、ＳＮｃと、周囲に形成されたシールド電極により構成される１ビットのメモリセル１１領域であって、各々のノードＳＮｔ、ＳＮｃは第１、第２のトランジスタＴ１、Ｔ２のドレインに接続されており、第１及び第２のトランジスタＴ１、Ｔ２のゲートはともに同一のワード線ＷＬ０に接続されており、第１及び第２のトランジスタＴ１、Ｔ２のソースは第１、第２のビット線ＢＬｔ０、ＢＬｃ０に接続され、第１及び第２のビット線ＢＬｔ０、ＢＬｃ０は、同一のセンスアンプＳＡ１２に接続され、１ビットのメモリセル領域が２次元的にアレイ状に形成される。 （もっと読む）