高速ＯＴＰ感知スキーム
【課題】不揮発性メモリアレイのための高速感知スキームを提供する。
【解決手段】メモリアレイは、ビット線をVSSなどの第1電圧レベルまで予備充電するための予備充電回路を備えた、相補形ビット線構成で配置された不揮発性メモリセルと、相補形ビット線対の基準ビット線に基準電荷を印加するための基準回路と、相補形ビット線対の間の電圧差を感知するためのビット線感知増幅器とを備えている。データビット線の電圧は、起動されたワード線に接続されたプログラム済みの不揮発性メモリセルがワード線電圧をデータビット線に結合すると変化する。
【解決手段】メモリアレイは、ビット線をVSSなどの第1電圧レベルまで予備充電するための予備充電回路を備えた、相補形ビット線構成で配置された不揮発性メモリセルと、相補形ビット線対の基準ビット線に基準電荷を印加するための基準回路と、相補形ビット線対の間の電圧差を感知するためのビット線感知増幅器とを備えている。データビット線の電圧は、起動されたワード線に接続されたプログラム済みの不揮発性メモリセルがワード線電圧をデータビット線に結合すると変化する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に不揮発性メモリに関する。より詳細には、本発明は、ワンタイムプログラマブル(OTP)メモリのための感知スキームを対象としている。
【背景技術】
【０００２】
アンチヒューズ技術は、過去30年にわたって多くの発明者、IC設計者および製造者の重大な関心を引き付けてきた。アンチヒューズは、導通状態に変更することができる構造、つまり非導通状態から導通状態へ状態を変化させる電子デバイスである。等価的には、この二元状態は、プログラミング電圧または電流などの電気応力に応答して高抵抗および低抵抗のうちのいずれかの状態を取ることができる。アンチヒューズを開発し、かつ、マイクロ電子産業に適用するための多くの試行がなされてきたが、これまでのところ、最も成功したアンチヒューズアプリケーションは、Actel社およびQuicklogic社によって製造されたFGPAデバイス、およびMicron社によってDRAMデバイスに使用された冗長プログラミングまたはオプションプログラミングに見出すことができる。
【０００３】
アンチヒューズ開発の発達の概要については、発行済みの米国特許から明らかとなる。
【０００４】
アンチヒューズ技術の開発の歴史は、水平導体および垂直導体のアレイとして構築され、導体と導体との間のそれらの交差部分に薄い誘電体(酸化アルミニウム)を備えた薄膜形成可能ダイオードPROMを開示した米国特許第3,423,646号に遡る。このようなNVMメモリは、いくつかの交差部分の誘電体を穿孔することによってプログラムされた。形成可能ダイオードは、交差部分に十分な大きさおよび十分な継続期間の電圧が印加され、それにより酸化アルミニウム中間層が形成され、該酸化アルミニウム中間層が形成された時点でデバイスをトンネルダイオードとして作用させることができるようになるまで開路として作用させることができる。
【０００５】
米国特許第3,634,929号に、金属間半導体アンチヒューズアレイが開示されており、アンチヒューズの構造は、半導体ダイオードの上に配置され、かつ、該半導体ダイオードに接続された２つの(Al)導体を利用した薄い誘電体コンデンサ(AlO2、SiO2またはSi3N4)からなっている。
【０００６】
米国特許第4,322,822号(McPherson)に、MOSコンデンサおよびMOSスイッチング素子を使用したプログラマブル誘電体ROMメモリ構造が示されている。このセルは、ゲートが埋込みコンタクトを使用してMOSトランジスタに接続された標準基板上ゲート酸化膜コンデンサとして形成された。酸化膜破壊電圧を低くするために、MOSスイッチよりもアンチヒューズコンデンサを小さくする必要があり、コンデンサ領域におけるV形グローブが提案された。ポリゲートと接地p-型基板との間にコンデンサが形成されたため、アクセストランジスタを介して破壊電圧をコンデンサに印加しなければならなかった。アクセストランジスタのゲート/ドレインエッジおよびゲート/ソースエッジは、チャネル領域のゲート酸化膜よりはるかに厚い第2フィールド酸化膜に配置され、それによりゲート/S-D破壊電圧が著しく改善された。
【０００７】
米国特許第4,507,757号(McElroy)には、なだれ接合降伏によってゲート酸化膜破壊電圧を低くするための方法が提案されている。McElroyの最初の着想は、なだれ降伏を局部的に誘導するためにゲートダイオードを使用して周囲に展開されたが、強化された電子トンネル効果によって誘電体破壊電圧が低くなる結果となり、したがってMcElroyが実際に導入または具体化したのは、アンチヒューズ技術に対する他の恐らくもっと重要な要素であった。つまり、(a)デュアルゲート酸化膜アンチヒューズ:アンチヒューズ誘電体より厚いアクセストランジスタゲート酸化膜。McElroyのデュアルゲート酸化膜プロセスステップは、初期ゲート酸化、より薄いゲート酸化膜のための領域のエッチング、およびそれに引き続くゲート酸化である。この手順は、現在、「I/O」デバイスおよび「1T」デバイスのための標準CMOS技術に使用されている。(b)アクセストランジスタがアンチヒューズ拡散(ドレイン)ノードに接続され、かつ、すべてのアンチヒューズゲートがまとめて接続された「共通接地」(プレーナDRAMのような)アンチヒューズ接続。これは、McPherson構造とは相反しており、埋込みコンタクトが除去されているため、はるかに密度の高いセルが得られる。(c)共通アンチヒューズゲートと外部接地との間の抵抗器の制限。(d)2端子アンチヒューズMOSデバイス(半トランジスタ):McElroyは、アンチヒューズコンデンサに必要であるのは、DおよびGの２つの端子のみである、と結論付けた。ソースは、アンチヒューズプログラミングまたは動作のためにはまったく不要であり、能動領域から完全に切り離すことができる。バルク接続は、なだれ降伏を除き、何の役割も果たしていない。したがってソースの役割は、なだれ降伏からのキャリアを集め、局部基板電位を大きくして、D、BおよびSによって形成される寄生n-p-nデバイスのエミッタに順方向バイアスをかけることに限定されている。
【０００８】
1985年に、米国特許第4,543,594号(Mohsen)によって初めて冗長修理に適したアンチヒューズ設計が提案された。PROMと比較すると、このようなアプリケーションに必要な密度ははるかに小さいため、酸化膜を破壊するために必要な外部高電圧を、実際にアクセストランジスタを介してこの電圧を引き渡すことなく、より容易に供給することが可能であった。Mohsenのアンチヒューズ構造は、ドープされた領域の上の薄い酸化膜(50〜150A Si02)多結晶シリコンコンデンサからなっていた。Mohsenは、基板からのケイ素、または多結晶シリコン電極が使用されている場合の電極からのケイ素が絶縁層中のピンホールの中に融解して導体を提供すると考え、また、Mohsenの試験データは、酸化物層の厚さが約100Aであり、10um2と500um2との間の面積を有している場合、12ボルトないし16ボルトの電圧で融解が生じることを示した。この融解を生じさせるために必要な電流は、コンデンサ面積の0.1uA/um2未満であり、得られるヒューズリンクは、約0.5オームないし2Kオームの抵抗を有している。リンクは、融解すると、開放形ヒューズに回復するまで約1秒の間、室温で最大100ミリアンペアの電流を処理することができる。電子マイグレーション摩耗を考慮すると、リンクの予測摩耗寿命は、融解すると、実質的に3E8時間より長い。
【０００９】
電流応力の下でアンチヒューズが自己回復する可能性は、一定の融解応力が必要であったPROM、PLDおよびFPGAなどのこのような領域におけるこの技術のアプリケーションに対する主な障害であるように見られた。このアンチヒューズ回復問題は、後に、米国特許第4,823,181号でActel社のMohsen等によって解決された。Actel社は、二酸化ケイ素の代わりにONO構造を使用することによって信頼性の高いプログラマブル低インピダンスアンチヒューズ素子を実施する方法を教示している。Actel社の方法には、誘電体破壊後におけるオーミックコンタクトが必要であった。これは、重ドープされた拡散を使用するか、または２つの金属電極(またはシリサイド層)の間にONO誘電体を配置するかのいずれかによって達成された。ヒ素ドープ底部拡散電極の必要性は、後に米国特許第4,899,205号によって修正され、頂部多拡散または底部拡散のいずれかを高度にドープすることが可能になった。
【００１０】
米国特許第5,019,878号は、ドレインがシリサイドである場合、10ボルトないし15ボルトの範囲のプログラミング電圧をドレインからソースに印加することにより、チャネル領域全体にわたって高い信頼性で融解フィラメントが形成されることを教示している。ゲート電圧を印加して特定のトランジスタの融解を制御することができる。米国特許第5,672,994号では、IBM社は、チャネルアンチヒューズを提案することによって同様の効果を発見している。IBM社は、0.5um技術を使用して、nmosトランジスタのためのBVDSSが6.5V程度においてだけでなく、S-Dパンチスルーが生じると、永久的な損傷が生成され、それによりソースとドレインとの間に数キロオームの漏れが生じることを発見した。
【００１１】
Micron社に対する米国特許第5,241,496号および米国特許第5,110,754号に、DRAMセルをベースとするアンチヒューズ(トレンチおよびスタック)が開示されている。1996年に、Micron社は、米国特許第5,742,555号の中で、アンチヒューズとしてウェル-ゲートコンデンサを紹介した。米国特許第6,087,707号には、多結晶シリコンエッチングに関連するアンダーカット欠陥を除去する方法の１つとしてN-ウェル結合アンチヒューズが提案されている。米国特許出願公開第2002/0027,822号には、ドレイン電極としてN-ウェルを使用した非対象(「不平衡」)高電圧アクセストランジスタを生成するためにn+領域が除去された同様のアンチヒューズ構造が提案されている。
【００１２】
米国特許第6,515,344号には、２つの相対するタイプの拡散領域の間に最小サイズのゲートを使用して実施された一連のP+/N+アンチヒューズ構成が提案されている。
【００１３】
米国特許第 号に、分離されたP-ウェルの中に標準ディープN-ウェルプロセスを使用して構築されたnmosアンチヒューズが提案されている。米国特許第6,611,040号に、ディープN-ウェルをベースとするアンチヒューズのもう１つの変形態様が開示されている。
【００１４】
米国特許出願公開第2002/0074,616号および米国特許出願公開第2004/0023,440号に、他のディープN-ウェルアンチヒューズが開示されている。これらのアンチヒューズは、ファウラーノルドハイム電流ではなく、直接トンネル電流を特徴とするコンデンサからなっていた。これらのアプリケーションは、より薄いゲート酸化膜コンデンサ(約20Aであり、これは0.13umプロセスにおけるトランジスタの典型的な厚さである)の場合、一般的にアンチヒューズの性能が改善されることを確証している。
【００１５】
米国特許第6,580,145号に、デュアルゲート酸化膜を利用した従来のアンチヒューズ構造の新しいバージョンが開示されており、nmos(またはpmos)アクセストランジスタには、より厚いゲート酸化膜が使用され、また、コンデンサには、より薄いゲート酸化膜が使用されている。N-ウェル(またはP-ウェル)は、アンチヒューズコンデンサの底部プレートとして使用されている。
【００１６】
トランジスタのS-G誘電体領域およびD-G誘電体領域を個別に破壊することによってゲートを介してソースとドレインとを短絡させる着想は、米国特許第6,597,234号に開示されている。
【００１７】
米国特許出願公開第2004/0004,269号に、より薄いゲート酸化膜によって縮退され、かつ、追加インプラント(ダイオード)によってチャネルの下方が重ドーピングされたコンデンサのゲートにゲートが接続されたMOSトランジスタから構築されたアンチヒューズが開示されている。コンデンサの底部プレートに破壊電圧が印加される。
【００１８】
米国特許第6,667,902号(Peng)では、Pengは、コンデンサに接続され、ワード線と並列に走る「行プログラム線」を導入することによって従来のプレーナDRAM様アンチヒューズアレイの改良を試行している。復号されると、行プログラム線は、さもなければ既にプログラムされているセルを介して生じることになる高プログラミング電圧へのアクセストランジスタの暴露を最小限にすることができる。PengおよびFongは、米国特許第6,671,040号で、ゲート酸化膜破壊の程度を既に制御しているプログラミング電流を制御し、多重レベルまたはアナログの記憶アプリケーションを可能にする可変電圧を追加することによって彼等のアレイをさらに改良している。
【００１９】
ごく最近の米国特許出願公開第2003/0202376号(Peng)には、単一のトランジスタ構造を使用したメモリアレイが示されている。提案されているメモリセルでは、Pengは、通常のNMOSトランジスタからのLDD拡散を除去している。交点アレイ構造は、垂直方向のポリゲートストライプと交差している水平能動領域(S/D)ストライプで形成されている。ドレインコンタクトは、隣接するセルとセルとの間に分配されており、水平方向のワード線に接続されている。また、ソース領域も同じく分配されており、フローティングの状態を維持している。Pengは、LDD拡散が省略されると、ゲート酸化膜破壊位置がドレイン領域から十分遠くに離れ、また、D-G(ドレイン-ゲート)短絡ではなく、局部N+領域が生成されると仮定している。このような領域が生成されると、ゲートに正のバイアスをかけ、かつ、ゲート-ドレイン電流を感知することによってプログラム済みのセルを検出することができる。G-DまたはS-D(ソース-ドレイン)が短絡する確率を低くするために、Pengは、ゲート側壁酸化プロセスを修正することによってG-DエッジおよびS-Dエッジ部分のゲート酸化膜の厚さを分厚くすることを提案している。Pengのアレイの場合、ソース領域およびドレイン領域の両方をメモリセルの中に提供し、トランジスタのドレイン領域に行ワード線を結合し、かつ、列ビット線をトランジスタのゲートから形成しなければならない。一般的ではないこのような接続は、間違いなくPengのプログラミング方法および読取り方法に特化された極めて特殊な接続であり、プログラムされるドレイン線を除くすべてのドレイン線に、復号化された高電圧(1.8Vプロセスの場合、8V)を印加しなければならない。プログラムされる列のゲートに復号化された高電圧(8V)が印加され、一方、他のゲートは3.3Vに維持される。
【００２０】
Pengは交点メモリアーキテクチャを達成しているが、PengのアレイにはCMOSプロセスの修正(LDD除去、エッジ部分におけるより厚いゲート酸化膜)が必要であり、また、次のような欠点がある。(a)すべての行デコーダ、列デコーダおよび感知増幅器が、広範囲にわたる電圧8V/3.3V/0Vまたは8V/1.8V/0Vを切り換えなければならない。(b)プログラム動作の間、3.3V列ドライバが、事実上、プログラム済みのセルを介して8V行ドライバまたは0Vドライバに短絡される。これは、アレイのサイズに多くの制限を課し、ドライバのサイズに影響を及ぼし、また、プログラミングの信頼性および有効性に影響を及ぼしている。(c)プログラム操作毎に、すべてのアレイ能動領域(プログラム済みの行を除く)を8Vでバイアスしなければならない。これは、大きなN++接合漏れ電流の原因になっており、同じくアレイのサイズを制限している。(d)ゲート酸化膜破壊スポットは、8Vのバイアスではパンチスルーが生じないよう、ドレイン領域から十分に離れた位置に配置しなければならないことが仮定されている。それと同時に、チャネル領域に接続するために、1.8Vのバイアスで適切にトランジスタを動作させなければならない。これを達成するためには、プロセスを大きく修正しなければならない。(e)Pengは、LDDが存在していない場合、ソースエッジまたはドレインエッジのゲート酸化膜は破壊されないことを仮定している。しかしながら、当分野では、S/Dエッジは、欠陥および急峻なエッジの周りの電界濃度のため、酸化膜が破壊する可能性が最も高い位置であることが知られている。
【００２１】
Pengは、米国特許出願公開第2003/0206467号で、いくつかの高電圧スイッチング問題の解決を試行している。ワード線およびビット線上の高破壊電圧は、ここでは「フローティング」ワード線およびビット線に置き換えられており、チャネルからソース領域およびドレイン領域までの距離に対する制約が変化している。フローティングワード線およびビット線は、高電圧スイッチングに関連する問題を軽減することはできるが、上で言及した基本的な問題についてはまったく解決していない。さらに、これらのフローティングワード線およびビット線は、切り換えられた線とフローティング線との間の重大な結合問題をもたらしている。
【００２２】
今日、アンチヒューズの開発は、3次元薄膜構造および特殊な金属間材料の周りに集中している。これらのすべてのアンチヒューズ技術には、標準CMOSプロセスでは利用することができない追加処理ステップが必要であり、プログラム可能性が、デバイスの寿命を短くし、また、チップ開発費を常に上昇させている問題の解決を促進することができる典型的なVLSIおよびASIC設計におけるアンチヒューズアプリケーションを妨げている。したがって当業界には、明らかに、標準CMOSプロセスを利用した信頼性の高いアンチヒューズ構造が必要である。
【００２３】
従来技術によるアンチヒューズセルおよびアレイは、特殊な処理ステップを必要とするか、または高電圧へのMOSスイッチング素子の暴露の問題を抱えているかのどちらかであり、製造可能性および信頼性の問題をもたらしている。また、それらは、Pengの単一トランジスタセルを例外として、低密度メモリアプリケーションに限定されており、延いては極めて疑わしい製造可能性を秘めている。
【００２４】
フラッシュメモリおよびOTPメモリなどの現在の不揮発性メモリが抱えている重大な問題は、メモリの総合性能に直接影響する、メモリセルのデータ状態を感知することができる速度についてである。メモリの性能は、システムに組み込まれたものであれ、または離散メモリデバイスとしてであれ、場合によってはそのメモリを備えたシステムの、そのシステムによって実行される他のプロセスに対する性能ボトルネックとなり得る。
【００２５】
フラッシュメモリおよびOTPメモリなどの不揮発性メモリには、当分野でよく知られている電流感知スキームが使用されている。これらのスキームは、典型的にはシングルエンド化されており、これは、感知増幅器回路が、１つのビット線(このビット線に接続されているメモリセルのデータを運ぶ)を介して駆動される電流と基準電流とを比較することを意味している。基準電流は、基準電圧発生器による合成または基準メモリセルを介した合成を始めとする様々な方法で生成できる。電流感知増幅器からの単一ビットデジタル出力は、基準電流に対するビット線電流の状態を表している。フラッシュメモリの場合、ビット線の電流は、メモリセルのプログラム済み閾値で決まる。アンチヒューズOTPメモリの場合、ビット線の電流は、形成されたアンチヒューズリンクの導電率で決まる。
【００２６】
残念なことに、電流感知スキームは比較的速度が遅い。一方、DRAM感知は、ビット線上で電圧または電荷が感知されるため、電流感知スキームよりはるかに高速である。DRAMメモリは、折畳みビット線アーキテクチャで構成されており、ビット線の対は、それぞれ自身のビット線感知増幅器に接続されている。読取り動作に先立って両方のビット線(相補形)が中間点電圧レベル近辺まで予備充電され、次に、メモリセルは、複数のビット線のうちの１つに電荷を追加するか、または複数のビット線のうちの１つから電荷を除去する。折り畳まれたビット線とビット線との間の電圧差が小さい場合であっても、ビット線感知増幅器によって速やかに検出することができる。
【００２７】
DRAMは、高密度と性能との間の最適平衡を提供し、それが、容量および性能に対する要求が留まることなく増え続けるコンピュータシステムに排他的に使用される理由である。一方、電流アンチヒューズOTPメモリは、比較的低速ではあるが、DRAMが不適切であるかまたは製造が現実的ではない場合に有用な不揮発アプリケーションを有している。アプリケーションには、オンボードFLASH置換、ブートおよびプロセッサ符号記憶、PROM、EEPROMおよびEPROM置換、MASK ROM置換、ならびに電力が供給されない場合にデータを安全に保持しなければならない他のアプリケーションがある。残念なことに、アンチヒューズOTPメモリの性能は、このようなアプリケーションに対してさえも比較的低速であり、したがってセットトップボックスであれ、PDAであれ、またはセル電話であれ、アンチヒューズOTPメモリを利用しているシステムの性能にマイナスの影響を及ぼす可能性がある。
【００２８】
したがって、標準CMOS技術での実施に適し、高速感知性能を備え、単純、かつ、信頼性の高い高密度アンチヒューズアレイアーキテクチャが提供されることが望ましい。
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】米国特許第３４２３６４６号明細書
【特許文献２】米国特許第３６３４９２９号明細書
【特許文献３】米国特許第４３２２８２２号明細書
【特許文献４】米国特許第４５０７７５７号明細書
【特許文献５】米国特許第４５４３５９４号明細書
【特許文献６】米国特許第４８２３１８１号明細書
【特許文献７】米国特許第４８９９２０５号明細書
【特許文献８】米国特許第５０１９８７８号明細書
【特許文献９】米国特許第５６７２９９４号明細書
【特許文献１０】米国特許第５２４１４９６号明細書
【特許文献１１】米国特許第５１１０７５４号明細書
【特許文献１２】米国特許第５７４２５５５号明細書
【特許文献１３】米国特許第６０８７７０７号明細書
【特許文献１４】米国特許出願公開第２００２／００２７８２２号明細書
【特許文献１５】米国特許第６５１５３４４号明細書
【特許文献１６】米国特許第６６１１０４０号明細書
【特許文献１７】米国特許出願公開第２００２／００７４６１６号明細書
【特許文献１８】米国特許出願公開第２００４／００２３４４０号明細書
【特許文献１９】米国特許第６５８０１４５号明細書
【特許文献２０】米国特許第６５９７２３４号明細書
【特許文献２１】米国特許出願公開第２００４／０００４２６９号明細書
【特許文献２２】米国特許第６６６７９０２号明細書
【特許文献２３】米国特許第６６７１０４０号明細書
【特許文献２４】米国特許出願公開第２００３／０２０２３７６号明細書
【特許文献２５】米国特許出願公開第２００３／０２０６４６７号明細書
【特許文献２６】米国特許第６５４９４８３号明細書
【特許文献２７】国際公開第２００５／１０９５１６号
【特許文献２８】特開平０６−１６８５９６号公報
【発明の概要】
【発明が解決しようとする課題】
【００３０】
本発明の目的は、従来の不揮発感知スキームの少なくとも１つの欠点を除去するか、または軽減することである。詳細には、本発明の目的は、不揮発性メモリ、より詳細にはアンチヒューズOTPメモリを高速で感知するための回路および方法を提供することである。
【課題を解決するための手段】
【００３１】
第1態様では、本発明により、ワンタイムプログラマブル(OTP)メモリセルを備えたメモリアレイが提供される。メモリアレイは、一対の相補形ビット線と、予備充電回路と、OTPメモリセルのゲート端子に接続されたワード線と、ビット線感知増幅器とを備えている。一対の相補形ビット線の各ビット線は、OTPメモリセルの拡散端子に接続されている。予備充電回路は、一対の相補形ビット線を第1電圧レベルまで予備充電する。ワード線は、OTPメモリセルのゲート端子に接続されており、少なくとも１つのワード線は、一対の相補形ビット線の一方のビット線を対応するOTPメモリセルのプログラマブル導電リンクを介して第2電圧レベルに駆動することができる。ビット線感知増幅器は、一対の相補形ビット線の電圧差を感知する。
【００３２】
この態様の一実施形態によれば、予備充電回路は、一対の相補形ビット線の個々のビット線に隣接するビット線を、第1電圧レベルとは異なる第3電圧レベルまで選択的に予備充電するための列予備充電デバイスを備えることができる。他の実施形態では、OTPメモリセルの各々は、単一トランジスタアンチヒューズメモリセルであっても、または2トランジスタアンチヒューズメモリセルであってもよい。2トランジスタアンチヒューズメモリセルは、ワード線に接続されたアクセストランジスタおよび該アクセストランジスタに接続されたアンチヒューズデバイスを有している。アンチヒューズデバイスは、二次ワード線に接続されたゲートを有しており、ワード線および二次ワード線は、読取り動作の間、電気的または論理的に一体に接続される。
【００３３】
この態様のさらに他の実施形態では、メモリアレイは、さらに、一対の相補形ビット線の一方のビット線に選択的に基準電荷を提供するための基準回路を備えている。基準回路は、電荷蓄積コンデンサ回路および該電荷蓄積コンデンサ回路を一対の相補形ビット線の一方のビット線に結合するためのステアリング回路を備えることができる。ステアリング回路は、電荷蓄積コンデンサを一対の相補形ビット線の一方のビット線に選択的に結合するためのダミーのメモリセルを備えることができる。さらに、基準回路は、電荷蓄積コンデンサ回路に接続された複数の追加コンデンサ回路を備えることができ、追加コンデンサ回路の各々は、対応する制御信号に応答して選択的にイネーブルされる。
【００３４】
この態様の他の実施形態では、メモリアレイは、さらに、ビット線感知動作の間、容量性負荷手段を一対の相補形ビット線の一方のビット線に選択的に結合するための基準回路を備えている。基準回路は、ビット線予備充電動作の間、容量性負荷手段を一対の相補形ビット線の一方のビット線に結合するためのステアリング回路を備えることができる。
【００３５】
第2態様では、本発明により、相補形ビット線に接続されたワンタイムプログラマブル(OTP)メモリセルを感知するための方法が提供される。この方法には、a)データビット線および基準ビット線を備えた一対の相補形ビット線を第1電圧レベルまで予備充電するステップと、b)少なくとも１つのワード線を第2電圧レベルに駆動するステップと、c)OTPメモリセルがプログラムされている場合、ワード線に接続されたOTPメモリセルを使用してデータビット線を第2電圧に向かって充電するステップと、d)基準ビット線とデータビット線との間の電圧差を感知するステップが含まれている。
【００３６】
この実施形態の一実施形態によれば、少なくとも１つのワード線を駆動するステップには、データビット線に接続された第1のOTPメモリセルに対応する第1ワード線を駆動するステップと、データビット線に接続された第2のOTPメモリセルに対応する第2ワード線を駆動するステップとが含まれている。別法としては、少なくとも１つのワード線を駆動するステップには、データビット線に接続された第1のOTPメモリセルに対応する第1ワード線を駆動するステップと、基準ビット線に接続された第2のOTPメモリセルに対応する第2ワード線を駆動するステップとが含まれている。別法としては、少なくとも１つのワード線を駆動するステップには、データビット線に接続された第1のOTPメモリセルに対応する第1ワード線を駆動するステップと、データビット線に接続された第2のOTPメモリセルに対応する第2ワード線を駆動するステップと、基準ビット線に接続された第3のOTPメモリセルに対応する第3ワード線を駆動するステップと、基準ビット線に接続された第4のOTPメモリセルに対応する第4ワード線を駆動するステップとが含まれている。
【００３７】
他の実施形態では、この方法には、データビット線および基準ビット線のうちの一方に基準電荷を追加するステップが含まれており、また、予備充電するステップには、一対の相補形ビット線の各ビット線に隣接するビット線を第3電圧レベルまで予備充電するステップが含まれている。第1電圧レベルは、チップ供給電圧および接地電圧のうちのいずれかであり、また、第2電圧レベルは、プログラム済みのOTPメモリセルを導通状態に切り換えるために有効な所定の大きさである。第2電圧レベルおよび第3電圧レベルは、いずれも第1電圧レベルより高くすることも、または第1電圧レベルより低くすることも可能である。
【００３８】
次に、この態様の他の実施形態について説明する。少なくとも１つのワード線が駆動され、かつ、実質的にそれと同時に基準電荷が追加される。基準電荷を追加するステップは、データビット線および基準ビット線のうちの一方に基準電荷を結合するためのステアリングデバイスを起動するステップを含むことができ、基準電荷は電荷蓄積手段によって提供される。ステアリングデバイスを起動するステップに先立って電荷蓄積手段を予備充電することができ、ステアリングデバイスは、ステアリングトランジスタを備えることができる。ステアリングデバイスは、ダミーのOTPメモリセルを備えることができ、また、ステアリングデバイスを起動するステップに先立って電荷蓄積手段を予備充電し、かつ、ステアリングデバイスが起動された後の所定の時間期間の間、電荷蓄積手段を予備充電することができる。ステアリングデバイスは、電圧差を感知するための感知増幅器が起動される前にディセーブルすることができる。基準電荷を追加するステップには、デフォルト電荷蓄積手段とは別に、少なくとも１つの補助電荷蓄積手段を選択的に結合するステップが含まれており、基準電荷はデフォルト電荷蓄積手段によって提供される。
【００３９】
第3態様では、本発明により、データビット線および基準ビット線を備えた一対の相補形ビット線に接続されたワンタイムプログラマブル(OTP)メモリセルを感知するための方法が提供される。この方法には、a)感知増幅器のオフセットを画定するキャパシタンス手段をデータビット線に結合するステップと、b)データビット線および基準ビット線を第1電圧レベルまで予備充電するステップと、c)ワード線を第2電圧レベルに駆動するステップと、d)OTPメモリセルがプログラムされている場合、ワード線に接続されたOTPメモリセルを使用してデータビット線を第2電圧レベルに向かって充電するステップと、e)データビット線と基準ビット線との間の電圧差を決定するために感知増幅器を起動するステップが含まれている。
【００４０】
この態様の実施形態では、予備充電するステップは、データビット線および基準ビット線に隣接するビット線を第3電圧レベルまで予備充電するステップを含むことができ、また、結合するステップは、キャパシタンス手段をデータビット線に結合するためのステアリングデバイスを起動するステップを含むことができる。
【００４１】
第4態様では、本発明により、相補形ビット線メモリアレイが提供される。相補形ビット線メモリアレイは、ビット線およびワード線に接続されたワンタイムプログラマブル(OTP)メモリセルと、第1予備充電回路と、第2予備充電回路と、感知増幅器とを備えている。第1予備充電回路は、選択された相補形ビット線対を第1電圧レベルまで選択的に予備充電する。第2予備充電回路は、選択された相補形ビット線対に隣接するビット線を第2電圧レベルまで選択的に予備充電する。感知増幅器は、列選択デバイスを介して、復号された列アドレス信号に応答して、選択された相補形ビット線対に結合される。この態様の一実施形態では、選択された相補形ビット線および該選択された相補形ビット線に隣接するビット線をフロートさせるために、少なくとも１つのワード線が起動される前または該少なくとも１つのワード線が起動された直後に、第1予備充電回路および第2予備充電回路がターンオフされる。
【００４２】
第5態様では、本発明により、ワンタイムプログラマブル(OTP)メモリセルを有する相補形ビット線メモリアレイを予備充電するための方法が提供される。この方法には、a)選択されたビット線対を第1電圧レベルまで予備充電するステップと、b)選択されたビット線対に隣接する非選択ビット線を第2電圧レベルまで予備充電するステップと、c)OTPメモリセルに接続された少なくとも１つのワード線を駆動するステップであって、OTPメモリセルは、OTPメモリセルがプログラムされている場合、選択されたビット線対の各々の一方のビット線をワード線電圧レベルに向かって充電することができ、一方、第2電圧レベルまで予備充電されたビット線に接続されたOTPメモリセルは、その駆動能力が抑制されるステップとが含まれている。
【００４３】
いま説明した態様の実施形態によれば、OTPメモリセルの各々は、多結晶シリコンゲート、拡散領域および可変厚ゲート酸化膜を備えることができる。多結晶シリコンゲートは、基板内のチャネル領域の上に配置されており、チャネルは、第1端部および第2端部によって画定されるプリセット長を有している。拡散領域は、チャネル領域の第1端部に近接している。可変厚ゲート酸化膜は、多結晶シリコンゲートと基板との間に配置されている。可変厚ゲート酸化膜は、チャネル領域の第1端部からプリセット長の所定の距離まで展開している厚いゲート酸化膜部分、および所定の距離からチャネル領域の第2端部まで展開している薄いゲート酸化膜部分を有している。
【００４４】
この実施形態の態様では、OTPメモリセルの各々は、さらに、耐破壊アクセスエッジおよび酸化膜破壊ゾーンを備えることができる。耐破壊アクセスエッジはチャネル領域の第1端部に近接しており、多結晶シリコンゲートと拡散領域との間に電流を流している。酸化膜破壊ゾーンはチャネル領域の第2端部に近接しており、融解して多結晶シリコンゲートとチャネル領域との間に導電リンクを形成することができる。チャネル領域の第2端部の近傍は分離領域にすることができ、この分離領域は、薄いゲート酸化膜の近傍に、フィールド酸化膜領域、フローティング拡散領域、およびフィールド酸化膜領域とフローティング拡散領域との組合せのうちの１つを備えることができる。薄いゲート酸化膜部分は、半導体材料の上に形成される少なくとも１つの低電圧トランジスタゲート酸化膜とまったく同じにすることができ、一方、厚いゲート酸化膜部分は、半導体材料の上に形成される少なくとも１つの高電圧トランジスタゲート酸化膜とまったく同じにすることができる。別法としては、厚いゲート酸化膜部分は、中間ゲート酸化膜部分と薄いゲート酸化膜部分との組合せを備えることも可能である。
【００４５】
さらに他の態様によれば、フローティング拡散領域、チャネル領域の第2端部および多結晶シリコンゲートのゲートエッジは、互いに対して一定の角度をなしている少なくとも２つの線分によって画定される共通エッジを有することができ、この角度は、135度または90度にすることができる。拡散領域は、低電圧トランジスタ、高電圧トランジスタ、および低電圧トランジスタと高電圧トランジスタとの両方の組合せのうちの１つのLDDインプラントとまったく同じLDDインプラントを有することができる。拡散領域のエッジおよび多結晶シリコンゲートの一部は、サリサイデーションフリーにすることができる。
【００４６】
本発明の他の態様および特徴は、本発明の特定の実施形態についての以下の説明を添付の図面と共に精査することにより、当業者には明らかになるであろう。
【００４７】
以下、単なる一例にすぎないが、添付の図面を参照して本発明の実施形態について説明する。
【図面の簡単な説明】
【００４８】
【図１】DRAM型アンチヒューズセルの回路図である。
【図２】図1のDRAM型アンチヒューズセルの平面レイアウトである。
【図３】線x-xに沿った図2のDRAM型アンチヒューズセルの横断面図である。
【図４】本発明の一実施形態によるアンチヒューズトランジスタの横断面図である。
【図５】図4のアンチヒューズトランジスタの平面レイアウトである。
【図６ａ】本発明の一実施形態による代替アンチヒューズトランジスタの平面レイアウトである。
【図６ｂ】本発明の一実施形態による代替アンチヒューズトランジスタの平面レイアウトである。
【図７ａ】本発明の一実施形態による代替アンチヒューズトランジスタの平面レイアウトである。
【図７ｂ】本発明の一実施形態による代替アンチヒューズトランジスタの平面レイアウトである。
【図８】本発明の一実施形態による代替アンチヒューズトランジスタの平面レイアウトである。
【図９】本発明のアンチヒューズトランジスタのための可変厚ゲート酸化膜を形成するための方法の流れ図である。
【図１０ａ】図9の流れ図のステップに沿った可変厚ゲート酸化膜の形成を示す図である。
【図１０ｂ】図9の流れ図のステップに沿った可変厚ゲート酸化膜の形成を示す図である。
【図１０ｃ】図9の流れ図のステップに沿った可変厚ゲート酸化膜の形成を示す図である。
【図１１ａ】本発明の一実施形態によるシングルエンド感知のために構成された交点構成アンチヒューズトランジスタメモリアレイを示す図である。
【図１１ｂ】本発明の一実施形態による差動感知のために構成された交点構成アンチヒューズトランジスタメモリアレイを示す図である。
【図１２】図11に示されているメモリアレイのアンチヒューズトランジスタのレイアウトである。
【図１３】本発明の一実施形態による折畳みビット線構成アンチヒューズトランジスタメモリアレイを示す図である。
【図１４】本発明の一実施形態によるワード線セグメントを使用したアンチヒューズトランジスタのレイアウトである。
【図１５】本発明の一実施形態による組合せ感知およびプログラミング回路の回路図である。
【図１６】本発明の一実施形態による折畳みビット線アンチヒューズメモリアレイの略回路図である。
【図１７ａ】本発明の一実施形態による、図16の折畳みビット線アンチヒューズメモリアレイを使用したデータ感知方法を示す流れ図である。
【図１７ｂ】図17aに記述されている方法に沿った信号変化を示すタイミング図である。
【図１８】本発明の実施形態による、代替基準電荷回路を有する折畳みビット線アンチヒューズメモリアレイの略回路図である。
【図１９ａ】本発明の一実施形態による、図16または18の折畳みビット線アンチヒューズメモリアレイを使用した代替データ感知方法を示す流れ図である。
【図１９ｂ】図19aに記述されている方法に沿った信号変化を示すタイミング図である。
【図２０】本発明の実施形態による、選択可能基準電荷回路を有する折畳みビット線アンチヒューズメモリアレイの略回路図である。
【図２１】本発明の実施形態による、容量性負荷基準電荷回路を有する折畳みビット線アンチヒューズメモリアレイの略回路図である。
【図２２ａ】本発明の一実施形態による、図21の折畳みビット線アンチヒューズメモリアレイを使用した代替データ感知方法を示す流れ図である。
【図２２ｂ】図22aに記述されている方法に沿った信号変化を示すタイミング図である。
【図２３】本発明の一実施形態による、代替感知方法に沿った信号変化を示すタイミング図である。
【図２４】本発明の一実施形態による、代替感知方法に沿った信号変化を示すタイミング図である。
【図２５】対応するメモリセルに接続された４つの金属ビット線を示す回路図である。
【図２６】本発明の一実施形態による、列予備充電回路を有する折畳みビット線アンチヒューズメモリアレイの略回路図である。
【図２７】本発明の一実施形態による、図26の折畳みビット線アンチヒューズメモリアレイのビット線を予備充電する方法を示す流れ図である。
【図２８】本発明の一実施形態による、代替列予備充電回路を有する折畳みビット線アンチヒューズメモリアレイの略回路図である。
【発明を実施するための形態】
【００４９】
一般に、本発明により、折畳みビット線アーキテクチャまたは開放ビット線アーキテクチャに続いて相補形ビット線構成で配置された不揮発性メモリセルのアレイが提供される。以下の説明には、とりわけ、好ましい折畳みビット線構造が参照されているが、代替開放ビット線構造またはその２つの組合せにも等しく適用される。メモリアレイは、さらに、ビット線対を電圧基準まで予備充電するための予備充電回路、個々のビット線対の一方のビット線に基準電荷を注入するための基準回路、および前記ビット線対の間の電圧差を感知するためのビット線感知増幅器を備えている。電圧差は、起動されたワード線を介してビット線に結合されている不揮発性メモリセルのプログラミング状態で決まる。
【００５０】
折畳みビット線アンチヒューズメモリアレイの実施形態を説明する前に、本発明の実施形態に使用される好ましいアンチヒューズメモリセルについて説明する。他の多くの不揮発性メモリ(NVM)セルを本発明の実施形態と共に利用することができるため、好ましいアンチヒューズメモリセルは、ここでは単なる一例として使用されているにすぎない。他のNVMセルは、2トランジスタアンチヒューズメモリセルまたは1.5トランジスタアンチヒューズメモリセルを含むことができる。以下の説明では、MOSという用語は、あらゆるFETトランジスタまたはMISトランジスタ、半トランジスタまたはコンデンサ構造を示すべく使用されている。
【００５１】
上で説明したように、プレーナコンデンサを蓄積コンデンサとして使用する代わりにアンチヒューズとして使用したDRAM型メモリアレイは、米国特許第6,667,902号で立証されているように既に知られている。図1は、このようなメモリセルの回路図であり、一方、図2および3は、図1の既知のアンチヒューズメモリセルの平面図および横断面図をそれぞれ示したものである。図1のメモリセルは、パス、つまりビット線BLをアンチヒューズデバイス12の底部プレートに結合するためのアクセストランジスタ10を備えている。ワード線WLは、該ワード線WLをターンオンするためにアクセストランジスタ10のゲートに結合されており、また、セルプレート電圧Vcpは、アンチヒューズデバイス12をプログラミングするためにアンチヒューズデバイス12の頂部プレートに結合されている。
【００５２】
図2および3から、アクセストランジスタ10およびアンチヒューズデバイス12のレイアウトは、極めて分かり易く、かつ、単純であることが分かる。アクセストランジスタ10のゲート14およびアンチヒューズデバイス12の頂部プレート16は、能動領域18全体に展開している多結晶シリコンの同じ層を使用して構築されている。個々の多結晶シリコン層の下方の能動領域18には、ゲート誘電体としても知られている、下方の能動領域から多結晶シリコンを電気的に分離するための薄いゲート酸化膜20が形成されている。ゲート14の両側は、拡散領域22および24であり、拡散領域24はビット線に結合されている。図には示されていないが、側壁スペーサ形成、軽ドープされた拡散(LDD)、および拡散およびゲートシリサイデーションなどの標準CMOS処理を適用することができることは当業者には理解されよう。従来の単一トランジスタおよびコンデンサセル構成は広く使用されているが、半導体アレイ領域が節約され、高密度アプリケーションの達成が可能であるため、トランジスタのみのアンチヒューズセルは、よりいっそう望ましい。このようなトランジスタのみのアンチヒューズは、間違いなく信頼性が高く、かつ、低コストCMOSプロセスを使用して単純に製造することができる。
【００５３】
図4は、任意の標準CMOSプロセスを使用して製造することができる本発明の一実施形態によるアンチヒューズトランジスタの横断面図を示したものである。図に示されている例では、アンチヒューズトランジスタは、単純な厚いゲート酸化膜とほぼ同じであるか、または１つのフローティング拡散端子を備えた入力/出力MOSトランジスタである。開示されている、スプリットチャネルコンデンサまたは半トランジスタとも呼ばれているアンチヒューズトランジスタは、高い信頼性でプログラムすることが可能であり、したがって多結晶シリコンゲートと基板との間のヒューズリンクをデバイスの特定の領域に予測可能に局所化することができる。図4の横断面図は、実施形態ではp-チャネルデバイスとして記載されているデバイスのチャネル長に沿ったものである。本発明は、n-チャネルデバイスとして実施することも可能であることは当業者には理解されよう。
【００５４】
アンチヒューズトランジスタ100は、基板チャネル領域104の上に形成された可変厚ゲート酸化膜102、多結晶シリコンゲート106、側壁スペーサ108、それぞれ第1および第2の拡散領域110および112、および拡散領域110および112の各々の中のLDD領域114を備えている。可変厚ゲート酸化膜102は、チャネル長の一部が厚いゲート酸化膜で覆われ、また、チャネル長の残りの部分が薄いゲート酸化膜で覆われるよう、厚い酸化膜および薄いゲート酸化膜からなっている。通常、拡散領域112と整合している薄いゲート酸化膜エッジは、酸化膜の破壊を生じさせることができる融解可能なエッジを画定している。一方、拡散領域110と整合している厚いゲート酸化膜エッジは、ゲート酸化膜の破壊が阻止され、ゲート106と拡散領域110との間に電流が流れてアンチヒューズトランジスタがプログラムされるアクセスエッジを画定している。厚い酸化膜部分がチャネル領域の中へ展開する距離はマスクの等級で決まるが、この厚い酸化膜部分は、少なくとも、同じチップ上に形成される高電圧トランジスタの最短の長さになるように形成されることが好ましい。
【００５５】
好ましい実施形態では、拡散領域110は、ビット線コンタクト(図示せず)を介してビット線に接続されているか、または多結晶シリコンゲート106からの電流を感知するための他の線に接続されており、プログラミング電圧または電流に適応するようにドープすることができる。この拡散領域110は、可変厚ゲート酸化膜102の厚い酸化膜部分の近傍に形成され、一方、任意選択の拡散領域112はフローティングのままにすることができる。アンチヒューズトランジスタ100のエッジを高電圧損傷または電流漏れからさらに保護するために、製造プロセスの間、サリサイド保護酸化膜としても知られている抵抗器保護酸化膜(RPO)を導入し、金属粒子を側壁スペーサ108のエッジからさらに間隔を隔てることができる。このRPOは、拡散領域110の一部および多結晶シリコンゲート106の一部のみがサリサイドされることを防止するために、サリサイデーションプロセスの間、使用されることが好ましい。
【００５６】
サリサイド化されたトランジスタは、より高い漏れを有しており、したがってより低い破壊電圧を有していることでよく知られている。したがってサリサイド化された任意選択の拡散領域112を有することにより、プログラミングの間、酸化膜の破壊を強化することができ、また、サリサイド化されていない拡散領域110を有することによって漏れが抑制される。拡散領域110および任意選択の拡散領域112は、低電圧トランジスタ用もしくは高電圧トランジスタ用またはその２つを組み合わせたトランジスタ用にドープすることができ、それにより同じ拡散プロファイルまたは異なる拡散プロファイルを得ることができる。
【００５７】
図5は、アンチヒューズトランジスタ100の簡易平面図を示したものである。ビット線コンタクト116は、この平面図を対応する図4の横断面図に対して配向するための視覚基準点として使用することができる。能動領域118は、デバイスのチャネル領域104および拡散領域110、112が形成される領域であり、製造プロセスの間、ODマスクによって画定される領域である。破線の輪郭120は、製造プロセスの間、OD2マスクを介して厚いゲート酸化膜を成長させる領域を画定している。ODは、単純に、CMOSプロセスの間、酸化膜が形成される基板上の領域を画定するために使用される酸化膜画定マスクを表しており、また、OD2は、第1酸化膜画定マスクとは異なる第2酸化膜画定マスクを表している。アンチヒューズトランジスタ100を製造するためのCMOSプロセスステップの詳細については後で説明する。フローティング拡散領域112は、後で説明するように、アンチヒューズトランジスタ100のための、薄いゲート酸化膜が破壊する確率を高くするために使用することができる任意選択構造であることに留意されたい。
【００５８】
アンチヒューズトランジスタ100のプログラミングは、ゲートとその下方のチャネルとの間に永久リンクを形成するためのゲート酸化膜の破壊に基づいている。ゲート酸化膜が破壊する条件(電圧または電流および時間)は、主として、i)ゲート誘電体の厚さおよび組成、ii)欠陥密度、およびiii)ゲート面積、ゲート/拡散周辺長で決まる。アンチヒューズトランジスタ100の厚いゲート酸化膜および薄いゲート酸化膜の組合せにより、とりわけデバイスの薄いゲート酸化膜部分の酸化膜破壊ゾーンに局部的に低いゲート破壊電圧が得られる。つまり、開示されている構造によれば、酸化膜の破壊がより薄いゲート酸化膜部分に限定されることが保証される。
【００５９】
さらに、本発明によるアンチヒューズトランジスタ実施形態には、ゲート酸化膜破壊性能を改善するためのゲート酸化膜設計レイアウトおよび形成には一般的に禁じられているCMOS製造設計ルールが利用されている。今日のCMOSプロセスにおけるすべてのゲート酸化膜処理ステップは、能動ゲート領域内における一様なゲート酸化膜厚さを仮定しており、また、これらのステップはそのために最適化されている。可変厚ゲート酸化膜デバイスを標準CMOSフローに導入することにより、厚いゲート酸化膜と薄いゲート酸化膜との間の境界に追加欠陥および電界攪乱が生成される。これらの欠陥には、それらに限定されないが、酸化膜シンニング、境界におけるケイ素のプラズマエッチング、浄化プロセスからの残渣、および非マスク領域と部分マスク領域との間の熱酸化速度の差によるケイ素凹部がある。これらの効果は、すべて、薄い酸化膜境界におけるトラップおよび欠陥密度の増加をもたらし、そのために漏れが増加し、また、破壊電圧が局部的に低くなる原因になっている。したがって、プロセスの修正をまったく伴うことなく、低い電圧、コンパクトなアンチヒューズ構造を生成することができる。
【００６０】
上で説明したアンチヒューズトランジスタは、そのサイズがコンパクトであるため、OTPメモリアレイアプリケーションに適しているが、薄い酸化膜が破壊する確率をさらに高くするために、アンチヒューズトランジスタ100に追加修正を加えることができる。上で言及したように、ゲート面積、ゲート/拡散周辺長は、薄いゲート酸化膜が破壊する確率を高くすることができる要因の１つである。この破壊機構を組み込むために、上で示したフローティング拡散領域112をアンチヒューズトランジスタ構造に追加することができ、また、フローティング拡散/ゲート周辺長は、拡散/ゲート境界に対する複数の線分および角度を組み込むことによって長くすることが好ましい。フローティング拡散領域112を高電圧トランジスタの拡散領域と同様の濃度まで重ドープすることによって破壊をさらに強化することができる。
【００６１】
典型的なCMOSプロセスでは、拡散領域LDDおよびチャネルインプラントは、薄いゲート酸化膜トランジスタと厚いゲート酸化膜トランジスタとでは異なっている。本発明の一実施形態によれば、アンチヒューズトランジスタの拡散領域LDDおよび薄いゲート酸化膜チャネルインプラントは、得られる薄いゲート酸化膜の閾値電圧の大きさが厚いゲート酸化膜の閾値電圧の大きさ以下であることを条件として、薄いゲート酸化膜に対応する低電圧タイプまたは厚いゲート酸化膜(I/O酸化膜)に対応する高電圧タイプのいずれのタイプであってもよく、またはそれらの両方のタイプであってもよい。
【００６２】
図6〜8は、フローティング拡散領域周辺長が長いアンチヒューズトランジスタの実施形態を示したものである。
【００６３】
図6aは、デバイスのフローティング拡散端部の、融解可能エッジとも呼ばれている「Ｌ字」形ゲート/拡散周辺長を有するアンチヒューズトランジスタ200を示したものである。アンチヒューズトランジスタ200は、図4および5に示されているアンチヒューズトランジスタ100と本質的に同じである。能動領域202は、ビット線コンタクト204を備えた拡散領域、および可変厚ゲート酸化膜層(図示せず)の上に形成された多結晶シリコンゲート206を有している。OD2マスク208は、多結晶シリコンゲート206の下方に厚いゲート酸化膜が形成される領域を画定している。この実施形態では、フローティング拡散領域、チャネル領域および多結晶シリコンゲートは、共通「Ｌ字」形エッジを共有している。エッジは、互いに対して一定の角度で配向された２つのエッジセグメントからなっている。図に示されているこの実施形態は約90度の角度を示しているが、この角度は、必要に応じて135度に設定することも可能である。
【００６４】
図6bは、デバイスのフローティング拡散端部の、融解可能エッジとも呼ばれている真直ぐな「Ｓ字」形ゲート/拡散周辺長を有するアンチヒューズトランジスタ210を示したものである。アンチヒューズトランジスタ210は、図6aに示されているアンチヒューズトランジスタ200と本質的に同じである。能動領域202は、ビット線コンタクト204を備えた拡散領域、および可変厚ゲート酸化膜層(図示せず)の上に形成された多結晶シリコンゲート206を有している。OD2マスク208は、多結晶シリコンゲート206の下方に厚いゲート酸化膜が形成される領域を画定している。この実施形態では、フローティング拡散領域、チャネル領域および多結晶シリコンゲートは、真直ぐな共通「Ｓ字」形エッジを共有している。エッジは、互いに対して90度の角度で配向された３つのエッジセグメントからなっている。
【００６５】
図6aおよび6bは、フローティング拡散領域周辺長が長くなるように多結晶シリコンゲートを形状化することができる例を示したものである。図7aおよび7bは、フローティング拡散領域周辺長が長くなるように拡散領域および/または多結晶シリコンゲートを形状化することができる例を示したものである。
【００６６】
図7aでは、アンチヒューズトランジスタ300は、デバイスのフローティング拡散端部に真直ぐなゲート/拡散周辺長を有している。形状化された能動領域302は、ビット線コンタクト304を備えた拡散領域、および形状化された能動領域302の上の「Ｕ字」形の中に形成された多結晶シリコンゲート306を有している。OD2マスク308は、多結晶シリコンゲート306の下方に厚いゲート酸化膜が形成される領域を画定している。能動領域302が狭いため、多結晶シリコンゲート306の一部は、多結晶シリコンゲート306のもう１つの部分によって画定される融解可能エッジ312より周辺長が実質的に短いアクセスエッジ310を形成することになる。この特定の例では、多結晶シリコンゲートは、事実上、互いに結合された２つの部分に分割されている。第1の部分は、ビット線コンタクト304を備えた拡散領域の間の能動領域にチャネルを形成しており、一方、第2の部分は、フローティング拡散領域に隣接して配置されている。第1の部分は、厚いゲート酸化膜の上に形成されており、また、第2の部分は、薄いゲート酸化膜の上に形成されている。
【００６７】
図7bでは、アンチヒューズトランジスタ314は、デバイスのフローティング拡散端部に真直ぐなゲート/拡散周辺長を有している。形状化された能動領域302は、ビット線コンタクト304を備えた拡散領域、および形状化された能動領域302の上に形成された真直ぐな多結晶シリコンゲート306を有している。OD2マスク308は、多結晶シリコンゲート306の下方に厚いゲート酸化膜が形成される領域を画定している。能動領域302が狭いため、多結晶シリコンゲート306の一部は、多結晶シリコンゲート306のもう１つの部分によって画定される融解可能エッジ312より周辺長が実質的に短いアクセスエッジ310を形成することになる。
【００６８】
したがって、図6a、6b、7aおよび7bに示されているように、多結晶シリコンゲートと能動領域とを組み合わせて、プログラミング動作の間、薄い酸化膜の破壊が改善されるように形状化することにより、融解可能エッジの周辺長を長くすることができる。
【００６９】
図8は、一対のアンチヒューズトランジスタを示したものであるが、両方とも互いに実質的に対称であるため、それらのうちの一方についてのみ説明する。アンチヒューズトランジスタ400は、ビット線コンタクト404を備えた拡散領域を備えた能動領域402を有している。多結晶シリコンゲート406は、可変厚ゲート酸化膜層(図示せず)の上に形成されている。OD2マスク408は、多結晶シリコンゲート406の下方に厚いゲート酸化膜が形成される領域を画定している。この実施形態では、フローティング拡散領域、チャネル領域および多結晶シリコンゲートは、真直ぐな共通「Ｕ字」形エッジを共有している。多結晶シリコンコンタクト410は、金属ワード線と電気接触させるために使用されている。ビット線コンタクト404を含んだ拡散領域は、図に示されているように配向されており、対応する個々のコンタクト404からのRPO412の十分な間隔を許容している。図8に示されている、対で構成されたアンチヒューズトランジスタの適用可能性については、後で折畳みビット線感知アーキテクチャに関連して説明する。
【００７０】
図6a、6b、7aおよび7bには示されていないが、RPOを使用して、ビット線コンタクトを備えた拡散領域および多結晶シリコンゲートの一部がサリサイデーションフリーであることを保証することができる。
【００７１】
本発明の一実施形態による、標準CMOSプロセスから可変厚ゲート酸化膜を生成する方法は、既知の2ステップ酸化プロセスを利用することである。図9は、このプロセスを要約した流れ図を示したものであり、また、図10a〜10cは、このプロセスにおける特性のステップに対応する可変厚ゲート酸化膜形成の様々なステージを示したものである。
【００７２】
最初に、ステップ500で、ODマスクによって決定されるすべての能動領域に中間ゲート酸化膜が育まれる。これは、図10aに、基板のチャネル領域602上への中間ゲート酸化膜600の形成として示されている。次のステップ502で、OD2マスクを使用して、指定されたすべての薄いゲート酸化膜領域から中間ゲート酸化膜600が除去される。図10bは、中間ゲート酸化膜600の残りの部分および将来の薄い酸化膜領域604を示したものである。最後のゲート酸化膜形成ステップ504で、ODマスクによって最初に画定されたすべての能動領域にもう一度薄い酸化膜が生成される。図10cでは、中間ゲート酸化膜600および薄い酸化膜領域604の上に薄いゲート酸化膜606が成長している。
【００７３】
したがって、ステップ502の間、OD2マスクによって覆われた領域は、中間ゲート酸化膜600と最後の薄いゲート酸化膜606とを組み合わせた厚さのゲート酸化膜を有することになる。３つ以上の酸化ステップにも同じ手順を展開することができ、または他の等価手順を使用して、少なくとも１つの厚いゲート酸化膜マスクOD2によって決定される複数のゲート酸化膜厚さを同じダイの上に生成することができる。
【００７４】
通常、OD2マスクは、非クリティカルマスキングステップと見なされており、低分解能マスクが使用され、設計ルールには、能動ゲート領域上にOD2マスクの大きなマージンが必要であり、また、詳細には、能動ゲート領域内で終わるOD2マスクのための準備を有していない。本発明によれば、能動ゲート領域内で終わるOD2マスクは、ドレイン(つまり拡散コンタクト)側のより厚いゲート酸化膜および反対側(チャネルまたは非接続ソース側のいずれか)のより薄いゲート酸化膜を特徴とするスプリットチャネルアンチヒューズ構造を生成する。原理的には、この技術には、ゲート長(多結晶シリコン線幅)をプロセス最小より長くする必要があり、また、実際のOD2マスクの許容誤差に依存しているが、それ以外のプロセスまたはマスク等級の変更はまったく不要である。スプリットチャネルアンチヒューズ構造のための最小ゲート長は、厚いゲート酸化膜および薄いゲート酸化膜の最小ゲート長の合計として近似することができる。
【００７５】
マスクの許容誤差に基づいて正確に計算することができ、また、OD2マスクの許容誤差を厳格にすることによってゲート長を最小化することができることは当業者には理解されよう。
【００７６】
可変厚ゲート酸化膜が形成されると、ステップ506で、追加標準CMOS処理ステップを使用して、図4に示されているアンチヒューズトランジスタ構造を完成することができる。この追加標準CMOS処理ステップには、例えば、多結晶シリコンゲート、LDD領域、側壁スペーサ、RPO、および拡散領域を形成するステップ、およびサリサイデーションステップを含むことができる。いま説明したプロセスの好ましい実施形態によれば、サリサイデーションステップは、アンチヒューズトランジスタの多結晶シリコンゲートおよびフローティング拡散領域をサリサイド化するために含まれている。RPOは、サリサイデーションプロセスから拡散領域を保護するために、サリサイデーションプロセスに先立って拡散領域の上に形成される。既に言及したように、サリサイド化されたフローティング拡散領域は、その領域の酸化膜破壊を強化することができる。
【００７７】
次に、上で説明したアンチヒューズトランジスタ実施形態のアプリケーションについて説明する。既に言及したように、提案されているアンチヒューズトランジスタのコンパクト性は、該アンチヒューズトランジスタをメモリアレイアプリケーション、より詳細にはOTPメモリアレイアプリケーションに適したものにしている。
【００７８】
図11aは、本発明の一実施形態による、基本交点アレイで配置された複数のアンチヒューズトランジスタメモリセルを示したものである。感知は、この実施形態ではシングルエンド化されている。アンチヒューズトランジスタメモリアレイ700は、ワード線WL0〜WL3ならびにビット線BL0、BL1、BL2およびBL3に結合されたアンチヒューズトランジスタ702を備えている。アンチヒューズトランジスタ702は、上で説明した任意のアンチヒューズトランジスタを使用して実施することができる。ビット線の各々はp-チャネル分離トランジスタ704に接続されており、このp-チャネル分離トランジスタ704は、p-チャネルパスゲート706、708、710および712に接続されている。分離トランジスタ704は厚いゲート酸化膜トランジスタであり、この厚いゲート酸化膜は、本発明のアンチヒューズトランジスタ実施形態のために使用される中間酸化膜および薄いゲート酸化膜の同じ組合せにすることができることに留意されたい。すべての分離トランジスタ704のゲート端子は分離電圧VBを受け取っており、一方、パスゲート706、708、710および712のゲート端子は、それぞれ列選択信号Y0、Y1、Y2およびY3を受け取っている。列選択信号は、複数のビット線のうちの１つを交点感知増幅器714に結合するために1/4ビット線選択を実行している。交点感知増幅器714は、ビット線の電流と基準電流IREFとを比較する電流感知増幅器であってもよく、この説明では一般にシングルエンド感知スキームを表しており、ビット線の電圧または電流と他の線を介して運ばれる基準信号とが比較される。
【００７９】
図12は、図11aに示されている４つのアンチヒューズトランジスタ702のレイアウト構成を示したものである。図12のアンチヒューズトランジスタの各々は、個々のセルの総面積を小さくするためにフローティングソース拡散領域が存在していない点を除き、図5に示されているアンチヒューズトランジスタ100に類似したレイアウトを有している。したがって図12では、同じ参照符号を使用して同じ構成要素が示されている。図12に示されているメモリアレイ構成の場合、２つのアンチヒューズトランジスタがビット線コンタクト116および能動領域118の各々を共有しており、また、OD2マスク120は、同じ行に沿って整列しているすべてのアンチヒューズトランジスタに対して、ワード線方向に沿って展開している。
【００８０】
アンチヒューズトランジスタは、好ましくは薄い/厚いゲート酸化膜境界および薄いゲート酸化膜/ソース拡散エッジのうちのいずれかでゲート酸化膜を破壊することによってプログラムされる。これは、プログラムされるセルのゲートとチャネルとの間に十分に大きい電圧差を印加し、かつ、存在していれば他のすべてのセルに実質的により小さい電圧差を印加することによって達成される。したがって、永久導電リンクが形成されると、多結晶シリコンゲートに印加される電流がこのリンクおよびチャネルを通って拡散領域へ流れることになり、従来の感知増幅器回路によってこの電流を感知することができる。
【００８１】
図11aを参照すると、負の電圧-VPPをWL0に印加し、かつ、正の電圧VPOS(またはVDD)をBL0に印加し、一方、他のワード線をVDDに維持し、かつ、他のビット線を0VまたはVPOSより著しく低い他の電圧に維持することによって、WL0およびBL0に結合されたセルがプログラムされる。これにより、プログラムされるセルがV=VPOS+VPPの電圧差にさらされ、一方、他のすべてのセルが著しく低い電圧にさらされることになる。プログラムされるセルには正のプログラミング電圧VPOSを印加しなければならないが、プログラムされたセルは、ロー状態として読み取られることになることに留意されたい。個々のセルであれ、または複数のセルであれ、同じワード線を共有しているセルは、同時にプログラムすることができる。図にはプログラミング回路は示されていないが、ビット線にこのような回路を結合することができ、また、ワード線駆動回路の中に組み込むことができることは当業者には理解されよう。
【００８２】
1行のセルがプログラムされると、他のセルをプログラミングするためにその行に負の電圧が印加される毎に、プログラムされたセルのワード線とビット線との間に短絡が生じ、ビット線の電圧が負の電圧に向かって引っ張られることになる。本発明によれば、厚いゲート酸化膜分離トランジスタ704を使用して、感知増幅器を含むチップの残りの部分からビット線が分離される。これらのデバイスは、逆復号化(un-decord)することも、またはY-復号化(Y-decord)することも可能である。分離デバイスを接地またはVBレベルに維持することにより、ビット線を負の電圧に向かって浮かせることができ、したがってプログラミング動作に対する影響をなくすことができる。下記の表1は、プログラム(PGM)および読取り動作のために使用される電圧を要約したものである。
【００８３】
【表１】
【００８４】
プログラムされていないセルは、漏れ電流が極めて小さいことを特徴とするスイッチキャパシタのように挙動する。アイドル(非アクセス)状態では、すべてのワード線WLがアレイのバックバイアスと同じレベルであるVDDに維持される。また、すべてのビット線BLがVDDまで予備充電され、したがっていくつかのセルがプログラムされていたとしても、漏れは存在せず、また、アレイ内のどこにも電流は流れない。メモリアレイ700を使用して読取り動作を実行するためには、WL0を例えば0Vまたは多結晶シリコンゲートの下方のチャネルを誘起するだけの十分な他の適切な電圧に駆動することによって複数のワード線のうちの１つが起動される。セルが未だプログラムされていない場合、ビット線は高いキャパシタンスおよび最小限の漏れの増加に遭遇することになる。一方、セルがプログラムされている場合、セル内の比較的小さい抵抗(500オーム〜500kオーム)が接地されたWL0を介して接地に向かってビット線の放電を開始することになる。挙動のこの相違は、当分野で知られている様々な感知増幅器設計を使用して感知することができる。単純な解決法は、フラッシュメモリに広く使用されている既知の感知増幅器714などの電流感知増幅器を使用することであり、BL電流と基準電流とが比較される。アンチヒューズのON抵抗は、セルによって大きく変化することがあるため、上で言及した電流感知スキームには、約1uAの極めて正確な電流源が必要である。残念なことに、このような微小電流感知は速度が遅く、また、雑音の影響を受け易い。
【００８５】
プログラム済みのアンチヒューズを通って流れるセル電流を改善するための技法の１つは、多重プログラミング、つまりプログラム済みのセルの「ソーキング」によるものである。セルソーキングは、外部プログラミング装置を使用するものであれ、またはオンチップ状態マシンであれ、不揮発性メモリ設計で広く知られており、かつ、使用されている。
【００８６】
しかしながら、２つのメモリセルが同時にアクセスされ、一方のセルのみがプログラムされる差動すなわち対セル構造を使用することにより、これらのあらゆる複雑性を回避することができる。したがって、相補形データを表すメモリセルを使用して個々のメモリセルを確実に対にするためにはデータマッピングが必要になる場合がある。典型的なDRAMまたはSRAM感知増幅器システムをこのような構造のために使用することができる。図1lbは、図11aに示されている、対セル構成で配置されたアンチヒューズトランジスタ702のもう１つの構成を示したものである。図11bの構成要素は、交点感知増幅器714が差動感知増幅器716に置換されており、また、パスゲート706、708、710および712の接続が変更されている点を除き、本質的に図1laの構成要素と同じである。パスゲート706および708のゲート端子は、ここではY0に接続されており、一方、パスゲート710および712のゲート端子はY1に接続されている。したがってY0が起動されると、パスゲート706および708の両方がターンオンする。ビット線は、ここでは、相補形対BL0/BL0*およびBL1/BL1*としてラベルが振られており、相補形ビット線の１つの対は、読取り動作の間、差動感知増幅器716に結合される。このような感知増幅器は、通常は差動感知増幅器716に接続された複数のビット線うちのいずれか１つが基準電圧を運び、また、他のビット線がアクセスされたメモリセルのデータを運ぶことになるため、デュアルエンド感知スキームのタイプであることは当業者には理解されよう。この例では、基準電圧は、アクセスされているメモリセルのデータの補数になる。
【００８７】
読取り動作に先立って、すべてのビット線がVDDまで予備充電される。ビット線はすべてVDDまで予備充電されるため、１つのワード線が起動されると、読取り動作の間、複数のビット線のうちの１つがプログラム済みのセルを介して接地電圧に向かって引っ張られることになる。VDDおよび接地を運んでいる一対のビット線からのデータの感知が容易になる。
【００８８】
この単純な差動感知スキームは、プログラム済みのアレイの読取り動作には十分に適していると思われるが、プログラムされていないメモリアレイによって無作為で、かつ、不安定なデータがもたらされるため、重大な試験問題が提起されることになる。また、このような差動セル構造では、プログラム検証動作に必要なマージン調整のための手段は提供されない。上で説明した感知アーキテクチャのこれらおよび他の欠点は、図13の好ましい実施形態に示されているように、デュアルエンド感知スキームを備えた折畳みビット線アーキテクチャを使用することによって軽減することができる。
【００８９】
図13は、上で説明したアンチヒューズトランジスタ702を使用した折畳みビット線アーキテクチャを示したものである。メモリアレイ800は、メモリセル702が折畳みビット線アーキテクチャで配置されている点を除き、図11bのメモリアレイ700に類似している。
【００９０】
以下は、メモリアレイ800内におけるプログラム済みデータの読取り動作の一例である。BL0とBL0*との間に配置された２つのアンチヒューズトランジスタ702は、データの1ビットを記憶するために使用されることが仮定されており、WL0に接続されたセルはプログラムされていない。一方、WL2に接続されたセルはプログラムされている。これらの２つのトランジスタセルを読み取るために、WL0およびWL2が接地に駆動される。一番上のセルはプログラムされていないため、BL0は、予備充電レベルであるVDDを維持することになる。しかしながら、一番下のセルはプログラムされているため、BL0*は、セルを介して接地に向かって放電することになる。BL1とBL1*との間の一番上および一番下のアンチヒューズトランジスタセルも同じくアクセスされることに留意されたい。しかしながら、パストランジスタ706および708を起動し、かつ、BL0/BL0*を折畳みビット線感知増幅器716に結合するためにY0のみが接地に駆動されることになるため、これらのビット線は感知増幅器から切り離される。十分に低い電圧レベル、好ましくは接地まで放電する時間をビット線に与え、最大感知マージンを提供するために、ワード線が駆動された後の所定の時間に列選択信号Y0およびY1を起動することができることは当業者には理解されよう。
【００９１】
図14は、本発明の他の実施形態による代替差動セル構造を示したものである。図に示されているアンチヒューズトランジスタセルは、図12に示されているアンチヒューズトランジスタセルとまったく同じであるが、ここでは、多結晶シリコンワード線がセグメント820に破壊されるように配置されており、個々のセグメント820は、２つの異なるアンチヒューズトランジスタセルに結合されている。別法としては、ここでは、図8に示されているアンチヒューズトランジスタ対を使用することも可能である。これらのセグメントは、必要に応じて中間金属線を介したワード線コンタクト822を介して金属ワード線に接続することができる。多結晶シリコンワード線セグメントに接続された金属ワード線の組合せによって、メモリアレイの総合性能が改善されることは当分野でよく知られている。図14に示されている特定の構造は、ワード線デコーダを構成することによってビット線のシングルエンド感知またはデュアルエンド感知を可能にしている。つまり、ワード線ドライバを動的に制御して、発行済み米国特許第6,549,483号に示されているDRAMデコーダと同様の方法で１つのワード線のみを駆動すること、または２つのワード線を同時に駆動することができる。しかしながら、このアプリケーションでは、シングルエンドモードは、不揮発性メモリセル試験、ならびにプログラムおよび検証動作のために使用されており、一方、デュアルエンドモードは、通常の読取り動作のみに使用されている。このような組合せにより、読取り、試験および検証に対してそれぞれ独立して感知を最適化することができ、したがって読取りマージンが著しく改善される。シングルエンド感知モードの詳細については後で説明する。
【００９２】
本発明の一実施形態によれば、プログラミング回路を差動感知増幅器回路の感知回路と共に組み込むことができる。図15は、n-型アンチヒューズのためのこのような回路の一実施形態の回路図である。感知/プログラム回路900は、高電圧交差結合p-型ラッチ回路902、およびVisoによって制御される厚いゲート酸化膜分離トランジスタ906によって分離された低電圧感知回路904を備えている。Visoは、プログラミング後のデータ検証における電流の引出しを制限するためにVDDより低くすることができるよう、可変電圧信号であることが好ましい。交差結合ラッチ回路902は、VPPまたは他のプログラム阻止電圧を受け取っており、該ラッチ回路902の個々の分岐は、ビット線BLi/BLi*の相補形対に接続されている。一方、感知回路904は、1.2Vの供給電圧を受け取っている。Visoは、より敏感な感知回路トランジスタをVPP電圧から分離するために、約VDD+Vt=1.8Vの最大電圧レベルに設定されることが好ましい。
【００９３】
プログラミング動作では、感知回路904は、起動された分離トランジスタ906を介してラッチ回路902に結合される書込みデータを受け取る。ラッチ回路902は、事実上、1.2VのデータをVPPにレベルシフトしており、次に、このデータが適切なビット線上に駆動される。さらに、好ましいことには、読取り動作の間、バックバイアス接続が高電圧に維持され、一方、供給電圧は、高電圧PMOSトランジスタを常にターンオフさせるためにVDD以下に維持される。
【００９４】
上で説明したように、図13に示されている折畳みビット線アーキテクチャには、相補形ビット線BL0/BL0*またはBL1/BL1*上の電圧差を感知するためのビット線感知増幅器716が使用されている。本発明の一実施形態によれば、DRAMの分野でよく知られている標準DRAM CMOS交差結合インバータ回路を使用してビット線感知増幅器716を実施することができる。適切なタイミングコントロールおよび関連するビット線感知回路を備えることにより、上で説明した、折畳みビット線アーキテクチャなどの相補形ビット線スキームで配置されたアンチヒューズメモリセルの高速感知を達成することができる。
【００９５】
図16は、図13に示されている折畳みビット線アンチヒューズメモリアレイに類似した折畳みビット線アンチヒューズメモリアレイの一部を略図で示したものである。図面を分かり易くするために、１つの折畳みビット線対BL/BL*、それに関連するビット線感知回路および２つのワード線のみが示されている。折畳みビット線アンチヒューズメモリアレイ1000は、n-チャネルアンチヒューズトランジスタ1002および1004のゲート端子に接続されたワード線WL0およびWL1、信号ISOに応答してビット線の上部部分をビット線の下部部分に結合するためのn-チャネル分離トランジスタ1006および1008、およびビット線感知回路を備えている。ビット線感知回路は、予備充電回路1010、基準電荷回路1012およびビット線感知増幅器1014を備えている。
【００９６】
予備充電回路1010は、BLとBL*との間に直列に接続された２つのn-チャネル予備充電トランジスタ1016および1018を備えており、これらの予備充電トランジスタのゲート端子は予備充電信号BLPCHに接続されている。予備充電トランジスタ1016および1018の共有ソース/ドレイン端子は、予備充電電圧VPCHを受け取っている。動作中、読取り動作のための準備段階で、予備充電トランジスタ1016および1018の両方がターンオンし、BLPCHのアクティブハイ論理レベルに応答してビット線BLおよびBL*をVPCHまで予備充電する。
【００９７】
基準電荷回路1012は、BLとBL*との間に直列に接続されたn-チャネルステアリングトランジスタ1020および1022、n-チャネルトランジスタとして実施されたキャパシタンス回路1024、およびp-チャネル予備充電トランジスタ1026を備えている。ステアリングトランジスタ1020のゲート端子は、偶数選択信号E_REFに接続されており、一方、ステアリングトランジスタ1022のゲート端子は、奇数選択信号O_REFに接続されている。キャパシタンス回路1024は、ステアリングトランジスタ1020および1022の共有ソース/ドレイン端子と供給電圧VCCとの間に、予備充電トランジスタ1026と直列に接続されており、また、キャパシタンス回路1024のゲート端子は供給電圧VCCに接続されている。予備充電トランジスタ1026のゲート端子は、予備充電信号PCH*に接続されている。通常、キャパシタンス回路1024は、ロー論理レベルPCH*パルスを受け取ると予備充電される。PCH*パルスの継続期間は、トランジスタ1024のサイズおよび提供すべき所望の基準電荷に基づいて予め決定することができる。予備充電されると、ステアリングトランジスタ1020または1022のいずれかがターンオンし、キャパシタンス回路1024の基準電荷が対応するビット線に結合される。一例として、ビット線に追加される電荷は約50ミリボルトにすることができる。信号E_REFおよびO_REFは、WL0またはWL1を選択するために使用される同じ偶数/奇数アドレス指定ビットによって制御することができることに留意されたい。一実施形態では、WL0を起動することによってE_REFを起動することができ、それにより基準電荷が相補形ビット線に結合される。
【００９８】
ビット線感知増幅器1014は、当分野でよく知られている標準交差結合インバータ回路からなっている。この回路は、p-チャネルトランジスタ1028および1030を備えており、それぞれ対応するn-チャネルトランジスタ1032および1034に直列に接続されている。p-チャネルトランジスタ1028および1030の共通ドレイン端子は、ハイ論理レベルイネーブル信号H_ENを受け取っており、一方、n-チャネルトランジスタ1032および1034の共通ソース端子は、ロー論理レベルイネーブル信号L_ENを受け取っている。H_ENを低い内部VCCレベルにし、一方、L_ENをVSSレベルにすることも可能である。ビット線感知増幅器1014の動作については、DRAMの分野ではよく知られている。イネーブル信号H_ENおよびL_ENが同時または異なる時間に起動されると、ビット線感知増幅器1014は、BLとBL*との間の微小電圧差を感知し、BLおよびBL*の両方をH_ENおよびL_ENの完全な論理レベル状態に速やかに駆動することができる。
【００９９】
図16のメモリアレイは、図13に示されている実施形態に対して反転されていることに留意されたい。より詳細には、図13のメモリアレイにはp-チャネルアンチヒューズメモリセルが使用されており、一方、図16のメモリアレイにはn-チャネルアンチヒューズメモリセルが使用されている。したがって表1に示されている、図13のメモリアレイの動作のための値は、図16のメモリに対しては逆にしなければならない。
【０１００】
図16に示されているメモリアレイは、２つの異なるモードのうちのいずれかで動作させることができる。第1のモードは標準単一セル/ビットモードであり、一方、第2のモードは2セル/ビットモードである。2セル/ビットモードでは、折畳みビット線対の一方のビット線に接続された１つのメモリセルと、折畳みビット線対のもう一方のビット線に接続された第2メモリセルとの両方が、対応する個々のワード線を同時に駆動することによって同時にアクセスされる。２つの異なる動作モードの各々に冗長モードを使用することができる。単一セル/ビット冗長モードでは、読取り動作の間、同じビット線に接続された２つのメモリセルに対応する２つのワード線が起動される。2セル/ビット冗長モードでは、読取り動作の間、同じビット線に接続された２つのメモリセルに対応する２つのワード線、および他のビット線に接続された２つのメモリセルに対応する２つのワード線が起動される。この冗長モードによれば、同じワード線に接続された２つのメモリセルを起動することによってデータの1ビットが読み取られるため、メモリアレイの信頼性が向上する。ワード線復号化論理を実施して必要なワード線の起動を可能にすることができることは当業者には理解されよう。以下、単一セル/ビットおよび2セル/ビットの動作についてさらに詳細に説明する。
【０１０１】
上で説明したアンチヒューズ構造の性質のため、この実施形態の高速感知スキームは可能である。この実施形態のプログラム済みアンチヒューズメモリセルは、抵抗素子と同様に挙動することになり、図に示されている構成の場合、その対応するワード線を介してビット線に電荷が追加されることになる。
【０１０２】
本発明の一実施形態による単一セル/ビット動作モードのための一般的な高速感知スキームは、以下の通りである。ISOのレベルはハイ論理レベルであり、したがって分離トランジスタ1006および1008がターンオンしていること、また、キャパシタンス回路1024は予備充電されていることが仮定されている。最初に、BLPCHを起動し、トランジスタ1016および1018をターンオンすることにより、BL/BL*の両方がVPCHによって提供されるVSSなどの第1供給電圧レベルまで予備充電される。次に、WL0などの１つのワード線が、第1供給電圧レベルとは逆であることが好ましい例えばVCCなどの第2供給電圧レベルに駆動される。WL0はアンチヒューズメモリセル1004に接続されており、該アンチヒューズメモリセル1004のドレイン端子はBL*に接続されている。WL0が駆動されると、それと実質的に同時にE_REFがハイ論理レベルに駆動され、それによりステアリングトランジスタ1020がターンオンし、キャパシタンス回路1024がビット線BLに結合される。この時点でビット線BLに基準電荷が出現し、それによりBLの電圧が例えば約50ミリボルト高くなる。次に、ビット線感知増幅器1014をイネーブルするためにイネーブル信号H_ENおよびL_ENをそれぞれ高電圧レベルおよび低電圧レベルに駆動することができる。
【０１０３】
メモリセル1004がプログラムされ、導通している(アンチヒューズが溶断している状態)場合、ワード線WL0は、メモリセルの導通経路を介してBL*の電圧レベルを予備充電電圧VSSからVCCに向かって上昇させることになる。BL*の電圧は、ビット線感知増幅器1014が起動されると、BLの基準電圧より高い100ミリボルトになることが好ましい。この電圧差は、ビット線感知増幅器1014によって速やかに検出され、増幅され、かつ、ラッチされる。一方、メモリセル1004がプログラムされていない場合、BL*は、BLの基準電圧より低い予備充電電圧VSSを維持することになる。この場合、ビット線感知増幅器1014は、反対の状態をラッチすることになる。
【０１０４】
本発明の一実施形態による2セル/ビット動作モードのための高速感知スキームは、以下の通りである。ISOのレベルはハイ論理レベルであり、したがって分離トランジスタ1006および1008がターンオンしていることが仮定されている。基準電荷回路1012は、基準電荷が不要であるため、2セル/ビット動作モードをディセーブルすることができる。最初に、BLPCHを起動し、トランジスタ1016および1018をターンオンすることにより、BL/BL*の両方がVPCHによって提供されるVSSなどの第1供給電圧レベルまで予備充電される。次に、WL0およびWL1などの一対のワード線が、第1電圧供給レベルとは逆であることが好ましい例えばVCCなどの第2供給電圧レベルに駆動される。WL0はアンチヒューズメモリセル1004に接続されており、該アンチヒューズメモリセル1004のドレイン端子はBL*に接続されている。また、WL1はアンチヒューズメモリセル1002に接続されており、該アンチヒューズメモリセル1002のドレイン端子はBLに接続されている。2セル/ビットモードでは、メモリセル1002および1004のうちの一方が常にプログラムされ、また、もう一方はプログラムされない。したがって一方のビット線は常にVSSを維持し、もう一方のビット線は約100ミリボルトまで上昇する。ビット線感知増幅器1014をイネーブルするためにイネーブル信号H_ENおよびL_ENをそれぞれ高電圧レベルおよび低電圧レベルに駆動することができる。
【０１０５】
次に、本発明の一実施形態による図16の折畳みビット線アンチヒューズメモリアレイの詳細な高速感知動作について、図17aの流れ図および図17bのタイミング図を参照して説明する。図17bは、図16のビット線感知回路に使用される制御信号と、ワード線およびビット線の電圧との変化を示したものである。ここで説明する方法は、単一セル/ビットビット動作モードを対象にしている。
【０１０６】
信号ISOは、読取り動作のために高電圧レベルを維持していること、およびWL0に接続されているメモリセル1004は、プログラム済みのメモリセルであることが仮定されている。方法はステップ1100で開始され、PCH*が所定の時間継続期間にわたってパルスされると、キャパシタンス回路1024が予備充電される。次にステップ1102で、BLPCHを所定の時間継続期間にわたってハイ論理レベルにパルス化することにより、ビット線が、この例ではVSSなどの第1供給電圧レベルまで予備充電される。この例では、BLPCHパルスおよびPCH*パルスは同時に発生しているが、ワード線が起動される以前であれば、互いに対して任意の時間に発生することができる。ステップ1104で、復号された行アドレスに基づいて所望のワード線が第2供給電圧レベルに駆動される。WL0は、この例ではVCCに駆動されることになる。実質的に同時に生じるが、ステップ1106で言及されているようにE_REFがVCCに駆動され、ステアリングトランジスタ1020がターンオンする。図17bには示されていないが、O_REFはVSSを維持している。
【０１０７】
メモリセル1004はプログラムされているため、VCCバイアスされたワード線は、その導電チャネルを介してBL*を充電することになる。E_REFによってステアリングトランジスタ1020がターンオンし、BLに基準電荷が追加される。ステアリングトランジスタ1020は、所定の時間期間にわたってオンを維持した後、ステップ1108でE_REFをVSSに駆動することによって遮断される。その少し後のステップ1110で、H_ENがハイ論理レベルに駆動され、また、L_ENがロー論理レベルに駆動され、それによりビット線感知増幅器1014が起動される。BLとBL*との間の差がビット線感知増幅器1014によって感知され、かつ、完全にラッチされる。感知の間、ビット線感知増幅器1014に対する負荷を小さくするためにISO信号がロー論理状態に駆動され、分離トランジスタ1006および1008がターンオフする。また、これにより、次の読取りサイクルのためのビット線予備充電を加速するためにワード線をターンオフすることができる。
【０１０８】
図16では、一方のビット線にメモリセルが接続され、また、基準ビット線として作用しているもう一方のビット線にステアリングトランジスタ1020または1022のいずれかが接続されている。接続されているメモリセルからデータが感知されるビット線は、データビット線と呼ぶことができる。残念なことに、メモリセルの電気特性とステアリングトランジスタ1020および1022の電気特性が異なるため、一方のビット線から見たもう一方のビット線に対するキャパシタンス不平衡が存在する可能性がある。したがって、本発明の一実施形態によれば、感知動作の間、ビット線がより良好に平衡することを保証するために、ステアリングトランジスタ1020および1022の代わりにダミーのメモリセルを使用することができる。より詳細には、ダミーのメモリセルは、メモリアレイ内の「正規」のメモリセルとまったく同じである。ダミーのメモリセルを使用して基準電圧を引き渡すことにより、ワード線へのビット線の結合が、事実上、基準ビット線およびデータビット線の両方に対してまったく同じになる。
【０１０９】
図18は、本発明の他の実施形態による代替折畳みビット線アンチヒューズメモリアレイを略図で示したものである。図18に示されている代替折畳みビット線アンチヒューズメモリアレイは、図16に示されている折畳みビット線アンチヒューズメモリアレイに類似しているが、ダミーのメモリセルを使用した代替基準電荷回路が使用されている。折畳みビット線アンチヒューズメモリアレイ1200は、図16に既に示され、かつ、図16に関連して説明した構成要素と同じ番号が振られた構成要素を備えており、したがってこれらの構成要素についてのこれ以上の説明は不要である。基準電荷回路1202は、ダミーのメモリセル1204および1206を備えており、それらのゲート端子はそれぞれダミーのワード線DWL0およびDWL1に接続されている。
【０１１０】
正規のアンチヒューズメモリセルは、１つのソース拡散領域しか有していないが、ダミーのメモリセル1204および1206は、基準電圧を受け取るための追加ドレイン拡散領域を有していることに留意されたい。ダミーのメモリセル1204および1206はプログラムされていないが、ダミーのセルは、正のゲート電圧が印加されると、そのソース端子とドレイン端子との間に導電チャネルを形成することができる。ダミーのメモリセル1204および1206の共通端子は、キャパシタンス手段1208および予備充電トランジスタ1210に接続されている。N-チャネル予備充電トランジスタ1210のゲート端子は、予備充電信号PCHに接続されている。キャパシタンス手段1208およびn-チャネル予備充電トランジスタ1210の構成は、PCHがハイ論理レベルにパルスされ、予備充電トランジスタ1210がターンオンすると、キャパシタンス手段1208が予備充電される点を除き、キャパシタンス回路1024およびp-チャネル予備充電トランジスタ1026と等価に機能していることに留意されたい。
【０１１１】
図に示されているこの実施形態では、基準電荷回路1202は上部ビット線に接続されており、一方、図16の基準電荷回路1012は下部にビット線に接続されている。他の実施形態では、図16の基準電荷回路1012を修正し、n-チャネルステアリングトランジスタ1020および1022をダミーのメモリセルに置き換えることができる。上で説明したように、n-チャネル分離トランジスタ1006および1008は、事実上、ビット線を上部部分および下部部分に分割しており、上部部分は高電圧領域であり、下部部分は低電圧領域である。信号ISOは、所定の低供給電圧に制限されているため、プログラミング動作中にビット線の上部部分に出現するあらゆる高電圧を、下部部分に接続された、より敏感な低電圧ビット線感知増幅器回路から遮断することができる。したがって、高電圧領域のトランジスタは、低電圧領域のトランジスタのゲート酸化膜厚さより厚いゲート酸化膜厚さを有することができることは当業者には理解されよう。
【０１１２】
上で説明した実施形態では、PCH*は、最初に、所定の時間継続期間にわたってパルスされ、ステアリングトランジスタ1020および1022がターンオンし、次に、ビット線感知増幅器1014が起動される前にターンオフする。本発明の一実施形態によれば、予備充電信号PCH*と信号E_REFおよびO_REFのタイミングを制御して、基準ビット線として作用しているビット線に追加される電荷の量を調整することができる。したがって基準ビット線の基準レベルを調整することができる。
【０１１３】
図19aは、図16の折畳みビット線アンチヒューズメモリアレイを使用した代替感知方法を示す流れ図であり、一方、図19bは、それに対応する、折畳みビット線アンチヒューズメモリアレイ1000に使用される制御信号の変化を示すタイミング図である。この方法はステップ1300で開始され、キャパシタンス回路1024の予備充電が開始される。これは、ロー論理レベルへのPCH*の降下に対応している。次に、ステップ1302で、ビット線が例えばVSSなどの第1供給電圧まで予備充電される。ステップ1304で、WL0などの選択されたワード線が例えばVCCなどの第2供給電圧に駆動される。メモリセル1004がプログラムされている場合、次にメモリセル1004がWL0電圧をBL*に結合する。ステップ1306で、容量回路1024によって提供される基準電荷がBLに結合される。より詳細には、信号E_REFがハイ論理レベルに駆動され、ステアリングトランジスタ1020がターンオンする。PCH*は依然としてロー論理レベルにあり、したがって図17aの方法よりも多くの電荷をBLに追加することができることに留意されたい。ステップ1308でPCH*がハイ論理レベルまで上昇し、予備充電トランジスタ1026がターンオフする。次のステップ1310でE_REFがロー論理レベルに駆動され、ステアリングトランジスタ1020がターンオフする。ステップ1312でビット線感知増幅器1014が起動され、BLとBL*との間の差が感知される。
【０１１４】
図19aに示されている感知方法は、ステアリングトランジスタ1020がターンオンしている間、予備充電トランジスタ1026をターンオン状態に維持するためにPCH*がアクティブを維持する点を除き、図17aに示されている感知方法に類似している。図19は、提供すべき基準電荷を調整するためのE_REFおよびPCH*に対するタイミング制御の一例である。PCH*パルス継続期間およびE_REF信号非活動化時間は、アクセスされていないビット線上の所望の基準電荷を達成するために適合させることができることは当業者には理解されよう。このタイミングは、試験モードでは外部的に制御することができ、または既知の論理回路を使用して内部的に制御することができる。この調整可能性は、いくつかの有利なアプリケーションを可能にしている。
【０１１５】
基準ビット線上の基準電荷レベルを調整することにより、プログラム済みアンチヒューズメモリセルの相対導電能力を試験することができる。したがってPCH*およびE_REF(またはO_REF)のタイミングを基準ビット線に印加される期待基準電荷または実験基準電荷に対して較正することができるため、都合のいいセルマージニング動作を実行することができる。図19aの方法は、プログラム済みのセルが十分な導通電流を有していることを保証するためのプログラム検証動作のために使用することができる。2セル/ビット動作モードの場合、基準電圧は使用されず、したがって基準電荷回路は使用されない。しかしながら、試験モードでは、相補形ビット線に接続されたプログラム済みのメモリセルが導通している間、一方のビット線上で基準電荷が連続的に増加する可能性がある。最終的にはビット線感知増幅器がその状態をフリップし、プログラム済みのメモリセルによってビット線に印加される電圧を出現させることになる。
【０１１６】
図16および18に示されている本発明の実施形態は、アンチヒューズメモリセルのプログラム済み状態または非プログラム済み状態を感知するために、一対の折畳みビット線の間の電圧差を感知することができる。さらに、基準電荷回路1012のタイミングを調整して、基準ビット線に追加される基準電荷を変更することも可能である。これは、上で説明したように試験動作のために実施することができ、またはプログラム済みのアンチヒューズメモリセルの感知マージンを改善するために最適基準電圧レベルが提供されることを保証するために実施することができる。プロセスの変化によってプログラム済みアンチヒューズメモリセルの電流導通レベルが変化する可能性があり、したがってメモリアレイがプログラムされた後の基準電圧を調整する能力を有することによって信頼性の高い動作が保証されることになることは当業者には理解されよう。
【０１１７】
基準ビット線に追加される電荷を制御信号のタイミングを調整する必要なく調整するためのもう１つの技法は、より多くのキャパシタンスを基準ビット線に選択的に追加することである。図20は、本発明の他の実施形態による代替折畳みビット線アンチヒューズメモリアレイを略図で示したものである。図20に示されている代替折畳みビット線アンチヒューズメモリアレイは、図16に示されている折畳みビット線アンチヒューズメモリアレイに類似しているが、基準ビット線に追加される電荷の量を増加することができる代替基準電荷回路が使用されている。
【０１１８】
折畳みビット線アンチヒューズメモリアレイ1400は、図16に既に示され、かつ、図16に関連して説明した構成要素と同じ参照符号が振られた構成要素を備えており、したがってこれらの構成要素についてのこれ以上の説明は不要である。基準電荷回路1402は、補助キャパシタンス回路1404および1406を備えており、それらのゲート端子はそれぞれ選択信号C1およびC2に接続されている。この実施形態では、補助キャパシタンス回路は、一次キャパシタンス回路1024に並列に接続されたn-チャネルトランジスタとして示されているが、同じ有効性でp-チャネルトランジスタを使用することも可能である。一次キャパシタンス回路1024によって提供される電荷を補助するために、C1およびC2をハイ論理レベルに駆動することによってキャパシタンス回路1404および1406のうちの一方または両方を起動することができる。トランジスタ1404および1406は、トランジスタ1024のサイズとまったく同じサイズにすることも、またはそれぞれ異なるサイズにすることも可能である。さらに、基準ビット線に追加される基準電荷に対するより柔軟性に富んだより細かい制御を提供するために、任意の数の追加キャパシタンス回路を備えることができ、また、任意の組合せの補助キャパシタンス回路を起動することができる。感知動作は、図17aに関連して上で説明した感知動作と同じ感知動作にすることができる。
【０１１９】
信号のタイミングを制御し、かつ、補助キャパシタンスを追加することによって基準電荷を調整するためのこれらの実施形態は、互いに排他的に説明されているが、これらの２つの技法を組み合わせて使用し、最も優れた柔軟性を達成することができる。例えば、図19aに関連して上で説明した感知方法に従ってステアリング信号E_REFまたはO_REFが起動されている間、任意の数の補助キャパシタンス回路を起動し、予備充電することができる。
【０１２０】
上で説明した高速感知スキームの実施形態では、折畳みビット線対の基準ビット線として作用している一方のビット線に基準電荷が追加された。基準電荷回路のタイミングを制御すること、および/または補助キャパシタンスを選択的に追加することによって基準電荷を提供することができる。しかしながら、クロック速度が速い場合、適切に動作させるために必要なタイミングを生成することが現実的ではないか、または不可能な場合がある。したがって、本発明の一実施形態によれば、差動ビット線アンチヒューズメモリアレイのための高速自己感知スキームが提案されている。
【０１２１】
この実施形態による高速自己感知スキームでは、接続されているメモリセルのデータが感知される相補形ビット線対のデータビット線に追加キャパシタンスを追加することができる。つまり、基準ビット線には追加キャパシタンスは追加されない。ビット線に追加される追加キャパシタンスは、追加される追加キャパシタンスを有していない他のビット線(基準ビット線など)に対するそのビット線の電圧の上昇速度を変化させる。
【０１２２】
図21は、本発明のこの実施形態による代替折畳みビット線アンチヒューズメモリアレイを略図で示したものである。図21に示されている代替折畳みビット線アンチヒューズメモリアレイは、図16に示されている折畳みビット線アンチヒューズメモリアレイに類似しているが、データビット線にキャパシタンスを追加する代替基準電荷回路が使用されている。折畳みビット線アンチヒューズメモリアレイ1500は、図16に既に示され、かつ、図16に関連して説明した構成要素と同じ参照符号が振られた構成要素を備えており、したがってこれらの構成要素についてのこれ以上の説明は不要である。基準電荷回路1502は、上で説明したステアリングトランジスタ1020および1022、および該トランジスタ1020および1022の共有ソース/ドレイン端子に接続されたキャパシタンス手段1504を備えている。以下、折畳みビット線アンチヒューズメモリアレイ1500の感知動作について、図22aの流れ図および図22bのタイミング図を参照して説明する。
【０１２３】
トランジスタ1004がアクセスされ(図22bに示されているケース1)、また、トランジスタ1004は、プログラムされていない、ゲート-ドレイン導通チャネルを有していないアンチヒューズメモリセルであることが仮定されている。図22aでは、ステップ1600で感知動作が開始され、ビット線が例えばVSSなどの第1供給電圧まで予備充電される。これは、図22bに示されているハイへのBLPCHのパルス化に対応している。次のステップ1602で、選択されたワード線が例えばVCCなどの第2供給電圧に駆動される。選択されたワード線の起動と同時に生じるが、ステップ1604で言及されているように信号O_REFがVCCまで上昇してステアリングトランジスタ1022がターンオンする。したがってキャパシタンス手段1504は、メモリセル1004が接続されているビット線と同じビット線に結合される。ステップ1606で、H_ENおよびL_ENをそれぞれハイ論理レベルおよびロー論理レベルに駆動することによって感知増幅器がターンオンされる。ビット線BLおよびBL*の両方をVSSまで予備充電することにより、ビット線感知増幅器のp-チャネルトランジスタ1028および1030がターンオンし、BLおよびBL*の両方がH_ENに向かって引っ張られることになる。メモリセル1004は導通していないため、ビット線BLおよびBL*は、いずれもほぼ同じ速度で上昇することになる。
【０１２４】
しかしながら、BL*は、追加キャパシタンス手段1304が接続されているため、BLに対してより遅い速度で上昇することになる。したがって、BLがn-チャネルトランジスタ1034の閾値電圧レベルまで上昇すると、ビット線感知増幅器1014は、完全にラッチしてBLをH_EN論理レベルに駆動し、かつ、BL*をL_EN論理レベルに駆動することになる。このスキームの利点は、基準電荷回路1502に対するタイミングの制御が不要であることである。ビット線感知増幅器1014は、選択されたワード線WL0および適切なステアリング信号が起動されるのと同時、またはその若干後に起動されることが好ましい。
【０１２５】
それとは対照的に、メモリセル1004が、ゲート-ドレイン導通チャネルを有するプログラム済みのアンチヒューズメモリセルである場合(図22bに示されているケース2)、BL*は、最初に、n-チャネルトランジスタ1032の閾値電圧レベルまで上昇することになる。図22bのケース2の場合、ワード線WL0からの電荷の追加により、メモリセル1004は、BL*上に正のオフセットを提供することになる。ビット線感知増幅器1014が起動されると、p-チャネルトランジスタ1028および1030は、BLおよびBL*をE_ENに向かって引っ張ることになる。BL*が上昇する速度は、キャパシタンス手段1504が追加されているため、BLが上昇する速度より依然として遅いが、正の電圧オフセットは、BL*が最初にn-チャネルトランジスタ閾値電圧に到達することになるだけの十分なオフセットである。したがってビット線感知増幅器1014は、ケース1の場合とは反対の状態をラッチする。
【０１２６】
2セル/ビット動作モードにおけるプログラムされていないアンチヒューズメモリセルの試験が抱えている問題の１つは、ビット線感知増幅器が予測不可能な論理状態をラッチする可能性があることである。BLおよびBL*は、いずれも、予備充電されたVSS値で開始するため、わずかな電圧変動または製造変動でもビット線電圧に影響し、延いてはビット線感知増幅器による感知に影響する可能性がある。したがって、データビット線にキャパシタンスを追加するこのスキームによれば、2セル/ビットモードで動作する適切に製造されたメモリセルが矛盾なく感知されることになることを保証することができる。
【０１２７】
上で説明した、折畳みビット線アンチヒューズメモリアレイのための高速感知スキームの実施形態では、ビット線がVSSまで予備充電され、次に、ビット線感知増幅器によって感知するために基準ビット線に基準電荷が印加されるか、またはデータビット線にキャパシタンスが印加された。本発明の他の実施形態によれば、VSSの代わりにVCCまでビット線を予備充電することができる。
【０１２８】
本発明の一実施形態による、VCCまで予備充電する感知方法は、図16の折畳みビット線アンチヒューズメモリアレイを使用して実行することができ、図17aにその概要が示されている感知方法に類似している。図23のタイミング図は、図16の制御信号と２つの異なるケースのビット線BLおよびBL*との変化を示したものである。ケース1では、BL*に接続されたアクセスされたメモリセルは、プログラムされている。ケース2では、BL*に接続されたアクセスされたメモリセルは、プログラムされていない。
【０１２９】
次に、ケース1を使用した、VCCまで予備充電する実施形態について、図23のタイミング図を参照して説明する。両方のビット線が例えばVCCなどの第1供給電圧まで予備充電されると、WL0などのワード線が例えばVCC+1.5ボルトなどの第2供給電圧V1に駆動される。アンチヒューズメモリセル1004がプログラムされている場合、ワード線は、ビット線BL*を約VCC+100ミリボルトの電圧まで引っ張ることになる。次に、E_REFを起動し、E_REFを例えば約VCC+50ミリボルトまで上昇させることによって基準ビット線BLに基準電荷が追加される。ビット線感知増幅器が起動されると、２つのビット線の間の差が感知され、完全にラッチされる。
【０１３０】
一方、アクセスされたメモリセル1004がケース2の場合のように非導電性である場合、データビット線BL*は、基準(または選択されていない)ビット線BL電圧であるVCC+50ミリボルトより低いVCCを維持することになる。したがってビット線感知増幅器は反対の状態をラッチすることになる。
【０１３１】
上で説明した実施形態では、基準電荷は基準ビット線に追加された。このスキームの欠点の１つは、基準電荷のために高い予備充電電圧が必要であることである。データビット線に負の基準電荷が追加される、基準コンデンサを接地まで予備充電する必要がある本発明のVCCまで予備充電する代替実施形態によれば、この欠点が解決される。図24は、２つの異なるケースに対するこの感知実施形態のBLおよびBL*の相対電圧レベルを示すタイミング図である。
【０１３２】
ケース1では、両方のビット線が例えばVCCなどの第1供給電圧まで予備充電されると、WL0などのワード線が例えばVCC+1.5ボルトなどの第2供給電圧V1に駆動される。アンチヒューズメモリセル1004がプログラムされている場合、ワード線は、ビット線BL*を約VCC+100ミリボルトの電圧まで引っ張ることになる。次に、O_REFを起動し、O_REFを例えば50ミリボルトだけ低くすることによってデータビット線BL*に負の基準電荷が追加される。基準ビット線BLはVCCを維持する。したがってビット線感知増幅器が起動されると、データビット線と基準ビット線との間の差が感知され、完全にラッチされる。
【０１３３】
一方、アクセスされたメモリセル1004がケース2の場合のように非導電性である場合、データビット線BL*は、基準(または選択されていない)ビット線BL電圧であるVCCより低い約VCC-50ミリボルトまで降下することになる。したがってビット線感知増幅器は反対の状態をラッチすることになる。
【０１３４】
上で説明した感知/試験スキーム実施形態は、単一のトランジスタアンチヒューズメモリセルからなるメモリアレイに関して説明されている。これらの感知/試験実施形態は、２つのトランジスタを有する、図2および3に示されているような、セルプレート電圧Vcpが適切に制御されるメモリセルなどのメモリセルからなるメモリアレイにも適用することができることは当業者には理解されよう。
【０１３５】
上で説明したすべての実施形態は、メモリアレイのビット線上のデータ、詳細にはメモリアレイの折畳みビット線上のデータを感知するための回路および方法を対象としたものである。半導体の製造およびスケーリングの進歩により、ビット線をメモリアレイに緊密にパッキングすることが可能であり、そのために隣接するビット線とビット線との間の間隔が狭くなっている。これは、直接的には、緊密にパックされたビット線間の容量結合の増加をもたらし、場合によっては読取り誤りの潜在的な原因になっている。ビット線容量結合効果の一例について、図25を参照して説明する。
【０１３６】
図25は、緊密なパッキング構造の４つの金属ビット線BL0、BL1、BL2、BL3および個々のビット線に接続されたメモリセルの略回路図である。図25は、上で説明した本発明の単一トランジスタアンチヒューズトランジスタ実施形態を使用した可能ビット線構成の一例にすぎず、2トランジスタアンチヒューズメモリセルを始めとする任意のメモリセルを使用することができることは当業者には理解されよう。図25に示されているこの例には、４つのアンチヒューズメモリセル1750が存在しており、そのうちの１つにのみラベルが振られている。これらのアンチヒューズメモリセルの各々は、対応するビット線に接続されたドレイン拡散端子およびワード線WLに接続されたゲートを有している。BL0、BL1およびBL3に接続されたメモリセルはプログラムされており、一方、BL2に接続されたメモリセル1750はプログラムされていない。図25では、プログラム済みのアンチヒューズメモリセル1750は、WLとその対応するソース端子との間に接続された、アンチヒューズセルをプログラミングしている間に形成される導電リンクを機能的に説明するための抵抗器素子1752を有している。
【０１３７】
上で説明した感知実施形態のうちの１つによれば、読取り動作に先立ってビット線がVSSまで予備充電される。次に、ワード線WLが高電圧レベルに駆動され、導電リンク(プログラム済み)を有するすべてのメモリセル1750がその対応するビット線を高電圧レベルに向かって充電することになる。これは、ビット線BL0、BL1およびBL3に生じることになる。しかしながら、BL2に接続されたメモリセルはプログラムされていないため、BL2は必ずVSSの予備充電電圧を維持することになる。残念なことに、図にはコンデンサ1754として示されている、隣接するビット線間の容量結合のため、BL2に隣接しているBL1およびBL3の電圧上昇によってBL2が高電圧レベルに向かって引き上げられることになる。したがって、BL2上のデータが誤って感知されることになる。データビット線に隣接するビット線の両方に最悪例シナリオを表現させているが、隣接するビット線のうちの一方を高電圧レベルまで上昇させても、同じ効果がもたらされることになる。したがって、このビット線結合効果を抑制するための新しい予備充電スキームが必要である。
【０１３８】
図26は、本発明の一実施形態による、上で説明したビット線結合効果を抑制するための新規なビット線予備充電回路を有するOTPメモリアレイ1800の略回路図である。この実施形態では、ビット線感知増幅器によって感知するためのデータビット線に隣接するビット線が、データビット線の予備充電電圧の反対の論理状態に対応する電圧レベルまで予備充電される。基準ビット線およびデータビット線は、選択されたビット線と呼ぶことができ、一方、残りのビット線は、選択されていないビット線と呼ぶことができる。つまり、データビット線が論理「0」に対応するVSSまで予備充電されている場合、そのデータビット線に隣接する選択されていないビット線が、論理「1」に対応する高電圧レベルまで予備充電される。別法としては、隣接する選択されていないビット線を、上で説明した高電圧レベルとは異なる電圧レベルまで予備充電することも可能である。したがって、感知中、データビット線は、その対応するメモリセルがプログラムされている場合、高電圧レベルに向かって上昇することになるか、または隣接するビット線に接続されたメモリセルのプログラム済み状態/非プログラム済み状態には無関係に、予備充電されたVSS電圧レベルに留まることになる。
【０１３９】
図26では、OTPメモリアレイ1800は、本発明の実施形態に関連して上で説明したように、好ましくは折畳みビット線スキームで配置されたn-チャネル単一トランジスタアンチヒューズメモリセル1802を備えている。OTPメモリアレイ1800は、これまでの図とは異なって示されているが、依然として折畳みビット線構成の機能を表していることに留意されたい。提案されている予備充電スキームは、任意のタイプのメモリセルおよびビット線アーキテクチャに適用することができることは当業者には明らかであろう。相補形ビット線BL0/BL0*、BL1/BL1*、BL2/BL2*およびBL3/BL3*は、列選択回路1806を介してビット線感知増幅器1804に選択的に結合されている。列選択回路1806は、n-チャネル列選択デバイス1808、1810、1812、1814、1816、1818、1820および1822を使用して構成されている。列選択デバイスは、折畳みビット線構成であるため、対で構成されていることに留意されたい。例えば列選択デバイス1808および1822は、同じ列選択信号Y-SEL[0]によって制御されている。残りの列選択デバイス対は、列選択信号Y-SEL[1]、Y-SEL[2]およびY-SEL[3]によって制御されている。列選択回路1806およびそのn-チャネル列選択デバイスの動作については、当分野でよく知られている。列アドレスに基づいて一対の列選択デバイスが起動され、感知のために１つの相補形ビット線対がビット線感知増幅器1804に結合される。
【０１４０】
いま説明している図26の実施形態によれば、特定のビット線に対する予備充電を選択的に制御するために、選択的予備充電回路1824が提供されている。選択的予備充電回路1824の構成は、列選択回路1806の構成に類似しており、ビット線を予備充電電圧回路1842に結合するためのn-チャネル列予備充電デバイス1826、1828、1830、1832、1834、1836、1838および1840を備えている。同様に、列予備充電デバイスも対で構成されており、PC_S[0]などの１つの予備充電選択信号によってビット線の相補形対に接続された列予備充電デバイスの対が起動されるようになっている。例えば、列予備充電デバイス1826および1840は、１つのこのような対を形成している。列予備充電デバイスの残りの対は、PC_S[1]、PC_S[2]およびPC-S[3]によって制御されている。この実施形態の場合、同じビット線に接続された列予備充電デバイスの個々の対および列選択デバイスの個々の対を制御している信号は、相補形列アドレス信号(図示せず)に基づいている。より詳細には、PC_S[0]ないしPC_S[3]およびY_SEL[0]ないしY_SEL[3]は、相補形列アドレス信号を使用した異なる復号回路および異なるタイミングを使用して生成されている。
【０１４１】
一実施形態では、予備充電電圧回路1842は、読取り動作に先立って所定の予備充電電圧レベルを提供することができる。他の実施形態では、予備充電電圧回路1842は、単純にVCC供給電圧であってもよい。いずれの実施形態においても、図16の予備充電回路1010に類似した一次予備充電回路は、ビット線感知増幅器回路1804との統合が可能であり、それにより、読取り動作に先立って、選択されたビット線のみをVSSまで予備充電することができる。
【０１４２】
本発明の一実施形態による予備充電動作の方法によれば、選択的予備充電回路1824の列予備充電デバイスおよび列選択デバイスは、選択されたビット線がVSSまで予備充電され、一方、選択されたビット線に隣接するビット線が高電圧レベルまで予備充電されるよう、予備充電フェーズでは同時に起動される。予備充電フェーズの間、高電圧レベルまで予備充電するための特定のビット線に対する制御は、信号PC_S[0]ないしPC-S[3]を制御することによって達成することができる。予備充電フェーズの次は読取りフェーズである。読取りフェーズでは、選択されたワード線が起動され、適切な基準電荷が基準ビット線に追加され、また、データを感知するためにデータビット線および基準ビット線の両方がビット線感知増幅器1804に結合される。
【０１４３】
次に、本発明の好ましい実施形態による選択的予備充電回路1824の一動作例について、図26の回路および図27の流れ図を参照して説明する。読取り動作のためにWL1が起動されること、また、WL1ならびにBL3*、BL2*およびBL0*に接続されたメモリセルはプログラムされ、一方、WL1およびBL1*に接続されたメモリセルはプログラムされていないことが仮定されている。ステップ1900で、デバイス1828および1838を除く選択的予備充電回路1824のすべての列予備充電デバイスが起動され、BL1およびBL1*を除くすべてのビット線が高電圧レベルまで予備充電される。
【０１４４】
ステップ1902で同時に生じるが、BLSA1804内のVSS回路への予備充電が起動されている間、Y_SEL[1]をハイ論理レベルに駆動することによって列選択デバイス1810および1820のみがターンオンされる。列復号スキームが相補形列アドレスに基づいているため、デバイス1828および1838がターンオフし、一方、デバイス1826、1830、1832、1834、1836および1838がターンオンする。したがって、選択されたビット線BL1/BL1*に隣接する選択されていないビット線は高電圧レベルに駆動され、一方、選択されたビット線はVSSに駆動される。次に、ステップ1904でWL1を高電圧レベルに駆動することができる。BL1は、シングルエンド感知スキームでは基準ビット線であってもよいが、2セル/ビット感知スキームでは相補形ビット線にすることができる。次に、ステップ1906で、BL1/BL1*上の電圧差を感知するためにビット線感知増幅器1804を起動することができる。
【０１４５】
既に言及したように、信号PC_S[0]ないしPC_S[3]およびY_SEL[0]ないしY_SEL[3]は、相補形方式で復号される信号であるが、それらは互いに逆の関係ではない。本発明の実施形態の実際的な実施態様では、ワード線の起動に先立って、適切な列選択デバイスのターンオンを維持しつつ列予備充電デバイスをターンオフすることによって、選択されていないビット線の予備充電を終了しなければならない。感知が終了すると、選択されていないビット線の予備充電を再開することができる。したがって、適切なタイミング制御を実施することによってこの所望の動作を達成することができる。さらに、信号PC_S[0]ないしPC_S[3]およびY_SEL[0]ないしY_SEL[3]に対する制御は、部分的には列アドレスへの変更に基づくことも可能である。例えば、後続する読取りサイクルに同じ列アドレスが使用される状況では、選択されたビット線はVSSまで予備充電されることになり、一方、選択されていない残りのビット線は、高電圧レベルまで予備充電される。それとは逆に、読取りサイクルと読取りサイクルとの間で列アドレスが変化する場合、１つの読取りサイクルの終了時に、すべてのビット線を高電圧レベルまで予備充電することができる。次に、新しい列アドレス信号(Y_SEL[0]ないしY_SEL[3])が起動されると、選択されたビット線が高電圧レベルからVSSまで予備充電される。
【０１４６】
いま説明したビット線予備充電実施形態は、上で説明したすべてのビット線感知スキームと組み合わせて使用することができることを理解されたい。
【０１４７】
したがって、図26の実施形態に示されているように、選択されていないビット線が、該ビット線に接続されているメモリセルのプログラム済み状態/非プログラム済み状態に無関係に、予備充電された高電圧レベルを維持することになるため、データビット線および基準ビット線を除くすべてのビット線を高電圧レベルまで予備充電することにより、ビット線容量結合効果を最小化することができる。いま説明した４つのビット線のグループの実施形態では、３つのビット線が高電圧レベルまで予備充電されることになる。これは、多くのビット線がVSSからVDDまで予備充電されるため、次の読取り動作のための準備での電力消費の原因になることがある。高電圧レベルまで予備充電する必要があるのは、選択されたビット線に直接隣接しているビット線のみであるため、隣接していないすべての非選択ビット線は、第1および第2の予備充電フェーズの間、VSSまで予備充電したままにすることができる。図28は、ビット線の電力消費を節約するための代替ビット線予備充電実施形態を示したものである。
【０１４８】
OTPメモリアレイ2000は、列予備充電デバイスの制御接続を除き、図26に示されているOTPメモリアレイ1800とまったく同じである。詳細には、列予備充電デバイス1826、1830、1836および1840のゲート端子は、偶数列のために復号される偶数予備充電選択信号PC_S[EVEN]に接続されており、また、列予備充電デバイス1828、1832、1834および1838のゲート端子は、奇数列のために復号される奇数予備充電選択信号PC_S[ODD]に接続されている。この単純化された復号化スキームによれば、予備充電フェーズの間、高電圧レベルまで予備充電する必要のあるビット線の数を最少化することができる。したがって電力消費が減少する。図26に関連して上で説明した同じ例を使用すると、PC_S[ODD]がロー論理レベルに駆動されると、列予備充電デバイス1828、1832、1834および1838がターンオフすることになる。ビット線BL3/BL3*は選択されていないが、それらは、予備充電フェーズの間、高電圧レベルに駆動されない。
【０１４９】
列アドレス復号化は、上で説明した、列アクセスデバイスおよび予備充電アクセスデバイスのための制御機能を達成するために容易に構成することができることは当業者には理解されよう。予備充電電圧レベルは、電力消費を最少化し、かつ、ビット線結合効果に対する十分な保護を提供するためにさらに最適化することができる。
【０１５０】
上で説明した本発明の実施形態は、個々の回路または方法によってもたらされる利益および利点を実現するべく互いに組み合わせることができる。例えば、図25ないし27に示されているビット線予備充電スキームは、図16に示されている感知スキームと組み合わせることができる。
【０１５１】
上で説明したアンチヒューズトランジスタの実施形態は、標準CMOSプロセスを使用して製造することができ、単純なマスク操作によってその特定の構造を形成することができる。したがって、上で説明したアンチヒューズトランジスタおよびメモリアレイは、p-型またはn-型のいずれかのアンチヒューズとして低コストで製造することができる。
【０１５２】
本発明の実施形態について、単一の多結晶シリコンゲートアンチヒューズトランジスタセルに関して説明したが、上で言及した教示は、金属ゲートデバイスに適用することができ、また、図2および3に示されている構造に類似したデュアルゲート構造にも適用することができる。このような実施形態では、厚いゲート酸化膜部分の上にゲート14を形成することができ、一方、薄いゲート酸化膜部分の上に頂部プレート16を形成することができる。上で説明した、高電圧拡散ドーピングおよびRPOが形成されるサリサイデーションなどの技法を介して酸化膜の破壊が改善される。したがって、頂部プレート16および拡散領域22の下方の薄いゲート酸化膜の共通エッジ部分に融解可能エッジを配置することができ、一方、ゲート14および拡散領域24の下方の厚い酸化膜の共通エッジ部分にアクセスエッジを配置することができる。
【０１５３】
本発明の実施形態は、SiO2または他のゲート誘電体のいずれかを使用した、DRAM、EPROM、EEPROMおよびフラッシュを始めとする他のあらゆるバルクMOS、薄膜およびSOI技術にも等しく適用されることは当業者には理解されよう。さらに、当業者は、分離されたp-ウェルおよび負のバイアスを使用するか、または正の電圧のみを利用して、上で説明したp-チャネルデバイスをn-チャネルデバイスに容易に取り入れることができる。
【０１５４】
本発明のアンチヒューズ構造は、RF-IDタグを始めとするあらゆるワンタイムプログラマブルアプリケーションに利用することができる。RF-IDタグ化アプリケーションは、詳細には、例えば販売、安全保護、輸送、物流および軍事アプリケーションの産業でますます受け入れられている。いま説明したアンチヒューズトランジスタ発明の単純性および完全なCMOS互換性は、集積回路製造プロセスおよび試験プロセスに対するRF-IDタグ概念のアプリケーションを可能にしている。したがって、スプリットチャネルアンチヒューズタグをすべてのウェハ上および/またはウェハ上のすべてのダイ上でRF通信インターフェースと組み合わせて利用し、ICの製造およびパッケージング中ならびに印刷回路基板のアセンブリ中におけるチップ特化情報およびウェハ特化情報の非接触プログラミングおよび読取りを可能にすることにより、IC製造の生産性を向上させることができる。
【０１５５】
上で説明した本発明の実施形態は単なる例示にすぎない。当業者は、本明細書における特許請求の範囲によってのみ定義される本発明の範囲を逸脱することなくこれらの特定の実施形態に改変、修正および変更を加えることが可能である。
【符号の説明】
【０１５６】
10 アクセストランジスタ
12 アンチヒューズデバイス
14 アクセストランジスタのゲート
16 アンチヒューズデバイスの頂部プレート
18、118、202、302、402 能動領域
20、606 薄いゲート酸化膜
22、24、110、112 拡散領域
100、200、210、300、314、400、702、1002、1004、1750、1802 アンチヒューズトランジスタ(メモリセル、アンチヒューズメモリセル)
102 可変厚ゲート酸化膜
104、602 基板チャネル領域
106、206、306、406 多結晶シリコンゲート
108 側壁スペーサ
114 LDD領域
116、204、304、404 ビット線コンタクト
120、208、308、408 OD2マスク(厚いゲート酸化膜が成長する領域)
310 アクセスエッジ
312 融解可能エッジ
410 多結晶シリコンコンタクト
412 PRO
600 中間ゲート酸化膜
604 将来の薄い酸化膜領域
700、800 アンチヒューズトランジスタメモリアレイ(メモリアレイ)
704、1006、1008 分離トランジスタ
706、708、710、712 パスゲート(パストランジスタ)
714 交点感知増幅器
716 差動感知増幅器(折畳みビット線感知増幅器)
820 セグメント
822 ワード線コンタクト
900 感知/プログラム回路
902 高電圧交差結合p-型ラッチ回路
904 低電圧感知回路
906 厚いゲート酸化膜分離トランジスタ
1000、1200、1400、1500 折畳みビット線アンチヒューズメモリアレイ
1010 予備充電回路
1012、1202、1402、1502 基準電荷回路
1014、1804 ビット線感知増幅器(BLSA)
1016、1018、1026、1210 予備充電トランジスタ
1020、1022 ステアリングトランジスタ
1024 キャパシタンス回路(容量回路、一次キャパシタンス回路、トランジスタ)
1028、1030 p-チャネルトランジスタ
1032、1034 n-チャネルトランジスタ
1204、1206 ダミーのメモリセル
1208、1504 キャパシタンス手段
1304 追加キャパシタンス手段
1404、1406 補助キャパシタンス回路(トランジスタ)
1752 抵抗器素子
1754 コンデンサ
1800、2000 OTPメモリアレイ
1806 列選択回路
1808、1810、1812、1814、1816、1818、1820、1822 n-チャネル列選択デバイス
1824 選択的予備充電回路
1842 予備充電電圧回路
1826、1828、1830、1832、1834、1836、1838、1840 列予備充電デバイス
【技術分野】
【０００１】
本発明は一般に不揮発性メモリに関する。より詳細には、本発明は、ワンタイムプログラマブル(OTP)メモリのための感知スキームを対象としている。
【背景技術】
【０００２】
アンチヒューズ技術は、過去30年にわたって多くの発明者、IC設計者および製造者の重大な関心を引き付けてきた。アンチヒューズは、導通状態に変更することができる構造、つまり非導通状態から導通状態へ状態を変化させる電子デバイスである。等価的には、この二元状態は、プログラミング電圧または電流などの電気応力に応答して高抵抗および低抵抗のうちのいずれかの状態を取ることができる。アンチヒューズを開発し、かつ、マイクロ電子産業に適用するための多くの試行がなされてきたが、これまでのところ、最も成功したアンチヒューズアプリケーションは、Actel社およびQuicklogic社によって製造されたFGPAデバイス、およびMicron社によってDRAMデバイスに使用された冗長プログラミングまたはオプションプログラミングに見出すことができる。
【０００３】
アンチヒューズ開発の発達の概要については、発行済みの米国特許から明らかとなる。
【０００４】
アンチヒューズ技術の開発の歴史は、水平導体および垂直導体のアレイとして構築され、導体と導体との間のそれらの交差部分に薄い誘電体(酸化アルミニウム)を備えた薄膜形成可能ダイオードPROMを開示した米国特許第3,423,646号に遡る。このようなNVMメモリは、いくつかの交差部分の誘電体を穿孔することによってプログラムされた。形成可能ダイオードは、交差部分に十分な大きさおよび十分な継続期間の電圧が印加され、それにより酸化アルミニウム中間層が形成され、該酸化アルミニウム中間層が形成された時点でデバイスをトンネルダイオードとして作用させることができるようになるまで開路として作用させることができる。
【０００５】
米国特許第3,634,929号に、金属間半導体アンチヒューズアレイが開示されており、アンチヒューズの構造は、半導体ダイオードの上に配置され、かつ、該半導体ダイオードに接続された２つの(Al)導体を利用した薄い誘電体コンデンサ(AlO2、SiO2またはSi3N4)からなっている。
【０００６】
米国特許第4,322,822号(McPherson)に、MOSコンデンサおよびMOSスイッチング素子を使用したプログラマブル誘電体ROMメモリ構造が示されている。このセルは、ゲートが埋込みコンタクトを使用してMOSトランジスタに接続された標準基板上ゲート酸化膜コンデンサとして形成された。酸化膜破壊電圧を低くするために、MOSスイッチよりもアンチヒューズコンデンサを小さくする必要があり、コンデンサ領域におけるV形グローブが提案された。ポリゲートと接地p-型基板との間にコンデンサが形成されたため、アクセストランジスタを介して破壊電圧をコンデンサに印加しなければならなかった。アクセストランジスタのゲート/ドレインエッジおよびゲート/ソースエッジは、チャネル領域のゲート酸化膜よりはるかに厚い第2フィールド酸化膜に配置され、それによりゲート/S-D破壊電圧が著しく改善された。
【０００７】
米国特許第4,507,757号(McElroy)には、なだれ接合降伏によってゲート酸化膜破壊電圧を低くするための方法が提案されている。McElroyの最初の着想は、なだれ降伏を局部的に誘導するためにゲートダイオードを使用して周囲に展開されたが、強化された電子トンネル効果によって誘電体破壊電圧が低くなる結果となり、したがってMcElroyが実際に導入または具体化したのは、アンチヒューズ技術に対する他の恐らくもっと重要な要素であった。つまり、(a)デュアルゲート酸化膜アンチヒューズ:アンチヒューズ誘電体より厚いアクセストランジスタゲート酸化膜。McElroyのデュアルゲート酸化膜プロセスステップは、初期ゲート酸化、より薄いゲート酸化膜のための領域のエッチング、およびそれに引き続くゲート酸化である。この手順は、現在、「I/O」デバイスおよび「1T」デバイスのための標準CMOS技術に使用されている。(b)アクセストランジスタがアンチヒューズ拡散(ドレイン)ノードに接続され、かつ、すべてのアンチヒューズゲートがまとめて接続された「共通接地」(プレーナDRAMのような)アンチヒューズ接続。これは、McPherson構造とは相反しており、埋込みコンタクトが除去されているため、はるかに密度の高いセルが得られる。(c)共通アンチヒューズゲートと外部接地との間の抵抗器の制限。(d)2端子アンチヒューズMOSデバイス(半トランジスタ):McElroyは、アンチヒューズコンデンサに必要であるのは、DおよびGの２つの端子のみである、と結論付けた。ソースは、アンチヒューズプログラミングまたは動作のためにはまったく不要であり、能動領域から完全に切り離すことができる。バルク接続は、なだれ降伏を除き、何の役割も果たしていない。したがってソースの役割は、なだれ降伏からのキャリアを集め、局部基板電位を大きくして、D、BおよびSによって形成される寄生n-p-nデバイスのエミッタに順方向バイアスをかけることに限定されている。
【０００８】
1985年に、米国特許第4,543,594号(Mohsen)によって初めて冗長修理に適したアンチヒューズ設計が提案された。PROMと比較すると、このようなアプリケーションに必要な密度ははるかに小さいため、酸化膜を破壊するために必要な外部高電圧を、実際にアクセストランジスタを介してこの電圧を引き渡すことなく、より容易に供給することが可能であった。Mohsenのアンチヒューズ構造は、ドープされた領域の上の薄い酸化膜(50〜150A Si02)多結晶シリコンコンデンサからなっていた。Mohsenは、基板からのケイ素、または多結晶シリコン電極が使用されている場合の電極からのケイ素が絶縁層中のピンホールの中に融解して導体を提供すると考え、また、Mohsenの試験データは、酸化物層の厚さが約100Aであり、10um2と500um2との間の面積を有している場合、12ボルトないし16ボルトの電圧で融解が生じることを示した。この融解を生じさせるために必要な電流は、コンデンサ面積の0.1uA/um2未満であり、得られるヒューズリンクは、約0.5オームないし2Kオームの抵抗を有している。リンクは、融解すると、開放形ヒューズに回復するまで約1秒の間、室温で最大100ミリアンペアの電流を処理することができる。電子マイグレーション摩耗を考慮すると、リンクの予測摩耗寿命は、融解すると、実質的に3E8時間より長い。
【０００９】
電流応力の下でアンチヒューズが自己回復する可能性は、一定の融解応力が必要であったPROM、PLDおよびFPGAなどのこのような領域におけるこの技術のアプリケーションに対する主な障害であるように見られた。このアンチヒューズ回復問題は、後に、米国特許第4,823,181号でActel社のMohsen等によって解決された。Actel社は、二酸化ケイ素の代わりにONO構造を使用することによって信頼性の高いプログラマブル低インピダンスアンチヒューズ素子を実施する方法を教示している。Actel社の方法には、誘電体破壊後におけるオーミックコンタクトが必要であった。これは、重ドープされた拡散を使用するか、または２つの金属電極(またはシリサイド層)の間にONO誘電体を配置するかのいずれかによって達成された。ヒ素ドープ底部拡散電極の必要性は、後に米国特許第4,899,205号によって修正され、頂部多拡散または底部拡散のいずれかを高度にドープすることが可能になった。
【００１０】
米国特許第5,019,878号は、ドレインがシリサイドである場合、10ボルトないし15ボルトの範囲のプログラミング電圧をドレインからソースに印加することにより、チャネル領域全体にわたって高い信頼性で融解フィラメントが形成されることを教示している。ゲート電圧を印加して特定のトランジスタの融解を制御することができる。米国特許第5,672,994号では、IBM社は、チャネルアンチヒューズを提案することによって同様の効果を発見している。IBM社は、0.5um技術を使用して、nmosトランジスタのためのBVDSSが6.5V程度においてだけでなく、S-Dパンチスルーが生じると、永久的な損傷が生成され、それによりソースとドレインとの間に数キロオームの漏れが生じることを発見した。
【００１１】
Micron社に対する米国特許第5,241,496号および米国特許第5,110,754号に、DRAMセルをベースとするアンチヒューズ(トレンチおよびスタック)が開示されている。1996年に、Micron社は、米国特許第5,742,555号の中で、アンチヒューズとしてウェル-ゲートコンデンサを紹介した。米国特許第6,087,707号には、多結晶シリコンエッチングに関連するアンダーカット欠陥を除去する方法の１つとしてN-ウェル結合アンチヒューズが提案されている。米国特許出願公開第2002/0027,822号には、ドレイン電極としてN-ウェルを使用した非対象(「不平衡」)高電圧アクセストランジスタを生成するためにn+領域が除去された同様のアンチヒューズ構造が提案されている。
【００１２】
米国特許第6,515,344号には、２つの相対するタイプの拡散領域の間に最小サイズのゲートを使用して実施された一連のP+/N+アンチヒューズ構成が提案されている。
【００１３】
米国特許第 号に、分離されたP-ウェルの中に標準ディープN-ウェルプロセスを使用して構築されたnmosアンチヒューズが提案されている。米国特許第6,611,040号に、ディープN-ウェルをベースとするアンチヒューズのもう１つの変形態様が開示されている。
【００１４】
米国特許出願公開第2002/0074,616号および米国特許出願公開第2004/0023,440号に、他のディープN-ウェルアンチヒューズが開示されている。これらのアンチヒューズは、ファウラーノルドハイム電流ではなく、直接トンネル電流を特徴とするコンデンサからなっていた。これらのアプリケーションは、より薄いゲート酸化膜コンデンサ(約20Aであり、これは0.13umプロセスにおけるトランジスタの典型的な厚さである)の場合、一般的にアンチヒューズの性能が改善されることを確証している。
【００１５】
米国特許第6,580,145号に、デュアルゲート酸化膜を利用した従来のアンチヒューズ構造の新しいバージョンが開示されており、nmos(またはpmos)アクセストランジスタには、より厚いゲート酸化膜が使用され、また、コンデンサには、より薄いゲート酸化膜が使用されている。N-ウェル(またはP-ウェル)は、アンチヒューズコンデンサの底部プレートとして使用されている。
【００１６】
トランジスタのS-G誘電体領域およびD-G誘電体領域を個別に破壊することによってゲートを介してソースとドレインとを短絡させる着想は、米国特許第6,597,234号に開示されている。
【００１７】
米国特許出願公開第2004/0004,269号に、より薄いゲート酸化膜によって縮退され、かつ、追加インプラント(ダイオード)によってチャネルの下方が重ドーピングされたコンデンサのゲートにゲートが接続されたMOSトランジスタから構築されたアンチヒューズが開示されている。コンデンサの底部プレートに破壊電圧が印加される。
【００１８】
米国特許第6,667,902号(Peng)では、Pengは、コンデンサに接続され、ワード線と並列に走る「行プログラム線」を導入することによって従来のプレーナDRAM様アンチヒューズアレイの改良を試行している。復号されると、行プログラム線は、さもなければ既にプログラムされているセルを介して生じることになる高プログラミング電圧へのアクセストランジスタの暴露を最小限にすることができる。PengおよびFongは、米国特許第6,671,040号で、ゲート酸化膜破壊の程度を既に制御しているプログラミング電流を制御し、多重レベルまたはアナログの記憶アプリケーションを可能にする可変電圧を追加することによって彼等のアレイをさらに改良している。
【００１９】
ごく最近の米国特許出願公開第2003/0202376号(Peng)には、単一のトランジスタ構造を使用したメモリアレイが示されている。提案されているメモリセルでは、Pengは、通常のNMOSトランジスタからのLDD拡散を除去している。交点アレイ構造は、垂直方向のポリゲートストライプと交差している水平能動領域(S/D)ストライプで形成されている。ドレインコンタクトは、隣接するセルとセルとの間に分配されており、水平方向のワード線に接続されている。また、ソース領域も同じく分配されており、フローティングの状態を維持している。Pengは、LDD拡散が省略されると、ゲート酸化膜破壊位置がドレイン領域から十分遠くに離れ、また、D-G(ドレイン-ゲート)短絡ではなく、局部N+領域が生成されると仮定している。このような領域が生成されると、ゲートに正のバイアスをかけ、かつ、ゲート-ドレイン電流を感知することによってプログラム済みのセルを検出することができる。G-DまたはS-D(ソース-ドレイン)が短絡する確率を低くするために、Pengは、ゲート側壁酸化プロセスを修正することによってG-DエッジおよびS-Dエッジ部分のゲート酸化膜の厚さを分厚くすることを提案している。Pengのアレイの場合、ソース領域およびドレイン領域の両方をメモリセルの中に提供し、トランジスタのドレイン領域に行ワード線を結合し、かつ、列ビット線をトランジスタのゲートから形成しなければならない。一般的ではないこのような接続は、間違いなくPengのプログラミング方法および読取り方法に特化された極めて特殊な接続であり、プログラムされるドレイン線を除くすべてのドレイン線に、復号化された高電圧(1.8Vプロセスの場合、8V)を印加しなければならない。プログラムされる列のゲートに復号化された高電圧(8V)が印加され、一方、他のゲートは3.3Vに維持される。
【００２０】
Pengは交点メモリアーキテクチャを達成しているが、PengのアレイにはCMOSプロセスの修正(LDD除去、エッジ部分におけるより厚いゲート酸化膜)が必要であり、また、次のような欠点がある。(a)すべての行デコーダ、列デコーダおよび感知増幅器が、広範囲にわたる電圧8V/3.3V/0Vまたは8V/1.8V/0Vを切り換えなければならない。(b)プログラム動作の間、3.3V列ドライバが、事実上、プログラム済みのセルを介して8V行ドライバまたは0Vドライバに短絡される。これは、アレイのサイズに多くの制限を課し、ドライバのサイズに影響を及ぼし、また、プログラミングの信頼性および有効性に影響を及ぼしている。(c)プログラム操作毎に、すべてのアレイ能動領域(プログラム済みの行を除く)を8Vでバイアスしなければならない。これは、大きなN++接合漏れ電流の原因になっており、同じくアレイのサイズを制限している。(d)ゲート酸化膜破壊スポットは、8Vのバイアスではパンチスルーが生じないよう、ドレイン領域から十分に離れた位置に配置しなければならないことが仮定されている。それと同時に、チャネル領域に接続するために、1.8Vのバイアスで適切にトランジスタを動作させなければならない。これを達成するためには、プロセスを大きく修正しなければならない。(e)Pengは、LDDが存在していない場合、ソースエッジまたはドレインエッジのゲート酸化膜は破壊されないことを仮定している。しかしながら、当分野では、S/Dエッジは、欠陥および急峻なエッジの周りの電界濃度のため、酸化膜が破壊する可能性が最も高い位置であることが知られている。
【００２１】
Pengは、米国特許出願公開第2003/0206467号で、いくつかの高電圧スイッチング問題の解決を試行している。ワード線およびビット線上の高破壊電圧は、ここでは「フローティング」ワード線およびビット線に置き換えられており、チャネルからソース領域およびドレイン領域までの距離に対する制約が変化している。フローティングワード線およびビット線は、高電圧スイッチングに関連する問題を軽減することはできるが、上で言及した基本的な問題についてはまったく解決していない。さらに、これらのフローティングワード線およびビット線は、切り換えられた線とフローティング線との間の重大な結合問題をもたらしている。
【００２２】
今日、アンチヒューズの開発は、3次元薄膜構造および特殊な金属間材料の周りに集中している。これらのすべてのアンチヒューズ技術には、標準CMOSプロセスでは利用することができない追加処理ステップが必要であり、プログラム可能性が、デバイスの寿命を短くし、また、チップ開発費を常に上昇させている問題の解決を促進することができる典型的なVLSIおよびASIC設計におけるアンチヒューズアプリケーションを妨げている。したがって当業界には、明らかに、標準CMOSプロセスを利用した信頼性の高いアンチヒューズ構造が必要である。
【００２３】
従来技術によるアンチヒューズセルおよびアレイは、特殊な処理ステップを必要とするか、または高電圧へのMOSスイッチング素子の暴露の問題を抱えているかのどちらかであり、製造可能性および信頼性の問題をもたらしている。また、それらは、Pengの単一トランジスタセルを例外として、低密度メモリアプリケーションに限定されており、延いては極めて疑わしい製造可能性を秘めている。
【００２４】
フラッシュメモリおよびOTPメモリなどの現在の不揮発性メモリが抱えている重大な問題は、メモリの総合性能に直接影響する、メモリセルのデータ状態を感知することができる速度についてである。メモリの性能は、システムに組み込まれたものであれ、または離散メモリデバイスとしてであれ、場合によってはそのメモリを備えたシステムの、そのシステムによって実行される他のプロセスに対する性能ボトルネックとなり得る。
【００２５】
フラッシュメモリおよびOTPメモリなどの不揮発性メモリには、当分野でよく知られている電流感知スキームが使用されている。これらのスキームは、典型的にはシングルエンド化されており、これは、感知増幅器回路が、１つのビット線(このビット線に接続されているメモリセルのデータを運ぶ)を介して駆動される電流と基準電流とを比較することを意味している。基準電流は、基準電圧発生器による合成または基準メモリセルを介した合成を始めとする様々な方法で生成できる。電流感知増幅器からの単一ビットデジタル出力は、基準電流に対するビット線電流の状態を表している。フラッシュメモリの場合、ビット線の電流は、メモリセルのプログラム済み閾値で決まる。アンチヒューズOTPメモリの場合、ビット線の電流は、形成されたアンチヒューズリンクの導電率で決まる。
【００２６】
残念なことに、電流感知スキームは比較的速度が遅い。一方、DRAM感知は、ビット線上で電圧または電荷が感知されるため、電流感知スキームよりはるかに高速である。DRAMメモリは、折畳みビット線アーキテクチャで構成されており、ビット線の対は、それぞれ自身のビット線感知増幅器に接続されている。読取り動作に先立って両方のビット線(相補形)が中間点電圧レベル近辺まで予備充電され、次に、メモリセルは、複数のビット線のうちの１つに電荷を追加するか、または複数のビット線のうちの１つから電荷を除去する。折り畳まれたビット線とビット線との間の電圧差が小さい場合であっても、ビット線感知増幅器によって速やかに検出することができる。
【００２７】
DRAMは、高密度と性能との間の最適平衡を提供し、それが、容量および性能に対する要求が留まることなく増え続けるコンピュータシステムに排他的に使用される理由である。一方、電流アンチヒューズOTPメモリは、比較的低速ではあるが、DRAMが不適切であるかまたは製造が現実的ではない場合に有用な不揮発アプリケーションを有している。アプリケーションには、オンボードFLASH置換、ブートおよびプロセッサ符号記憶、PROM、EEPROMおよびEPROM置換、MASK ROM置換、ならびに電力が供給されない場合にデータを安全に保持しなければならない他のアプリケーションがある。残念なことに、アンチヒューズOTPメモリの性能は、このようなアプリケーションに対してさえも比較的低速であり、したがってセットトップボックスであれ、PDAであれ、またはセル電話であれ、アンチヒューズOTPメモリを利用しているシステムの性能にマイナスの影響を及ぼす可能性がある。
【００２８】
したがって、標準CMOS技術での実施に適し、高速感知性能を備え、単純、かつ、信頼性の高い高密度アンチヒューズアレイアーキテクチャが提供されることが望ましい。
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】米国特許第３４２３６４６号明細書
【特許文献２】米国特許第３６３４９２９号明細書
【特許文献３】米国特許第４３２２８２２号明細書
【特許文献４】米国特許第４５０７７５７号明細書
【特許文献５】米国特許第４５４３５９４号明細書
【特許文献６】米国特許第４８２３１８１号明細書
【特許文献７】米国特許第４８９９２０５号明細書
【特許文献８】米国特許第５０１９８７８号明細書
【特許文献９】米国特許第５６７２９９４号明細書
【特許文献１０】米国特許第５２４１４９６号明細書
【特許文献１１】米国特許第５１１０７５４号明細書
【特許文献１２】米国特許第５７４２５５５号明細書
【特許文献１３】米国特許第６０８７７０７号明細書
【特許文献１４】米国特許出願公開第２００２／００２７８２２号明細書
【特許文献１５】米国特許第６５１５３４４号明細書
【特許文献１６】米国特許第６６１１０４０号明細書
【特許文献１７】米国特許出願公開第２００２／００７４６１６号明細書
【特許文献１８】米国特許出願公開第２００４／００２３４４０号明細書
【特許文献１９】米国特許第６５８０１４５号明細書
【特許文献２０】米国特許第６５９７２３４号明細書
【特許文献２１】米国特許出願公開第２００４／０００４２６９号明細書
【特許文献２２】米国特許第６６６７９０２号明細書
【特許文献２３】米国特許第６６７１０４０号明細書
【特許文献２４】米国特許出願公開第２００３／０２０２３７６号明細書
【特許文献２５】米国特許出願公開第２００３／０２０６４６７号明細書
【特許文献２６】米国特許第６５４９４８３号明細書
【特許文献２７】国際公開第２００５／１０９５１６号
【特許文献２８】特開平０６−１６８５９６号公報
【発明の概要】
【発明が解決しようとする課題】
【００３０】
本発明の目的は、従来の不揮発感知スキームの少なくとも１つの欠点を除去するか、または軽減することである。詳細には、本発明の目的は、不揮発性メモリ、より詳細にはアンチヒューズOTPメモリを高速で感知するための回路および方法を提供することである。
【課題を解決するための手段】
【００３１】
第1態様では、本発明により、ワンタイムプログラマブル(OTP)メモリセルを備えたメモリアレイが提供される。メモリアレイは、一対の相補形ビット線と、予備充電回路と、OTPメモリセルのゲート端子に接続されたワード線と、ビット線感知増幅器とを備えている。一対の相補形ビット線の各ビット線は、OTPメモリセルの拡散端子に接続されている。予備充電回路は、一対の相補形ビット線を第1電圧レベルまで予備充電する。ワード線は、OTPメモリセルのゲート端子に接続されており、少なくとも１つのワード線は、一対の相補形ビット線の一方のビット線を対応するOTPメモリセルのプログラマブル導電リンクを介して第2電圧レベルに駆動することができる。ビット線感知増幅器は、一対の相補形ビット線の電圧差を感知する。
【００３２】
この態様の一実施形態によれば、予備充電回路は、一対の相補形ビット線の個々のビット線に隣接するビット線を、第1電圧レベルとは異なる第3電圧レベルまで選択的に予備充電するための列予備充電デバイスを備えることができる。他の実施形態では、OTPメモリセルの各々は、単一トランジスタアンチヒューズメモリセルであっても、または2トランジスタアンチヒューズメモリセルであってもよい。2トランジスタアンチヒューズメモリセルは、ワード線に接続されたアクセストランジスタおよび該アクセストランジスタに接続されたアンチヒューズデバイスを有している。アンチヒューズデバイスは、二次ワード線に接続されたゲートを有しており、ワード線および二次ワード線は、読取り動作の間、電気的または論理的に一体に接続される。
【００３３】
この態様のさらに他の実施形態では、メモリアレイは、さらに、一対の相補形ビット線の一方のビット線に選択的に基準電荷を提供するための基準回路を備えている。基準回路は、電荷蓄積コンデンサ回路および該電荷蓄積コンデンサ回路を一対の相補形ビット線の一方のビット線に結合するためのステアリング回路を備えることができる。ステアリング回路は、電荷蓄積コンデンサを一対の相補形ビット線の一方のビット線に選択的に結合するためのダミーのメモリセルを備えることができる。さらに、基準回路は、電荷蓄積コンデンサ回路に接続された複数の追加コンデンサ回路を備えることができ、追加コンデンサ回路の各々は、対応する制御信号に応答して選択的にイネーブルされる。
【００３４】
この態様の他の実施形態では、メモリアレイは、さらに、ビット線感知動作の間、容量性負荷手段を一対の相補形ビット線の一方のビット線に選択的に結合するための基準回路を備えている。基準回路は、ビット線予備充電動作の間、容量性負荷手段を一対の相補形ビット線の一方のビット線に結合するためのステアリング回路を備えることができる。
【００３５】
第2態様では、本発明により、相補形ビット線に接続されたワンタイムプログラマブル(OTP)メモリセルを感知するための方法が提供される。この方法には、a)データビット線および基準ビット線を備えた一対の相補形ビット線を第1電圧レベルまで予備充電するステップと、b)少なくとも１つのワード線を第2電圧レベルに駆動するステップと、c)OTPメモリセルがプログラムされている場合、ワード線に接続されたOTPメモリセルを使用してデータビット線を第2電圧に向かって充電するステップと、d)基準ビット線とデータビット線との間の電圧差を感知するステップが含まれている。
【００３６】
この実施形態の一実施形態によれば、少なくとも１つのワード線を駆動するステップには、データビット線に接続された第1のOTPメモリセルに対応する第1ワード線を駆動するステップと、データビット線に接続された第2のOTPメモリセルに対応する第2ワード線を駆動するステップとが含まれている。別法としては、少なくとも１つのワード線を駆動するステップには、データビット線に接続された第1のOTPメモリセルに対応する第1ワード線を駆動するステップと、基準ビット線に接続された第2のOTPメモリセルに対応する第2ワード線を駆動するステップとが含まれている。別法としては、少なくとも１つのワード線を駆動するステップには、データビット線に接続された第1のOTPメモリセルに対応する第1ワード線を駆動するステップと、データビット線に接続された第2のOTPメモリセルに対応する第2ワード線を駆動するステップと、基準ビット線に接続された第3のOTPメモリセルに対応する第3ワード線を駆動するステップと、基準ビット線に接続された第4のOTPメモリセルに対応する第4ワード線を駆動するステップとが含まれている。
【００３７】
他の実施形態では、この方法には、データビット線および基準ビット線のうちの一方に基準電荷を追加するステップが含まれており、また、予備充電するステップには、一対の相補形ビット線の各ビット線に隣接するビット線を第3電圧レベルまで予備充電するステップが含まれている。第1電圧レベルは、チップ供給電圧および接地電圧のうちのいずれかであり、また、第2電圧レベルは、プログラム済みのOTPメモリセルを導通状態に切り換えるために有効な所定の大きさである。第2電圧レベルおよび第3電圧レベルは、いずれも第1電圧レベルより高くすることも、または第1電圧レベルより低くすることも可能である。
【００３８】
次に、この態様の他の実施形態について説明する。少なくとも１つのワード線が駆動され、かつ、実質的にそれと同時に基準電荷が追加される。基準電荷を追加するステップは、データビット線および基準ビット線のうちの一方に基準電荷を結合するためのステアリングデバイスを起動するステップを含むことができ、基準電荷は電荷蓄積手段によって提供される。ステアリングデバイスを起動するステップに先立って電荷蓄積手段を予備充電することができ、ステアリングデバイスは、ステアリングトランジスタを備えることができる。ステアリングデバイスは、ダミーのOTPメモリセルを備えることができ、また、ステアリングデバイスを起動するステップに先立って電荷蓄積手段を予備充電し、かつ、ステアリングデバイスが起動された後の所定の時間期間の間、電荷蓄積手段を予備充電することができる。ステアリングデバイスは、電圧差を感知するための感知増幅器が起動される前にディセーブルすることができる。基準電荷を追加するステップには、デフォルト電荷蓄積手段とは別に、少なくとも１つの補助電荷蓄積手段を選択的に結合するステップが含まれており、基準電荷はデフォルト電荷蓄積手段によって提供される。
【００３９】
第3態様では、本発明により、データビット線および基準ビット線を備えた一対の相補形ビット線に接続されたワンタイムプログラマブル(OTP)メモリセルを感知するための方法が提供される。この方法には、a)感知増幅器のオフセットを画定するキャパシタンス手段をデータビット線に結合するステップと、b)データビット線および基準ビット線を第1電圧レベルまで予備充電するステップと、c)ワード線を第2電圧レベルに駆動するステップと、d)OTPメモリセルがプログラムされている場合、ワード線に接続されたOTPメモリセルを使用してデータビット線を第2電圧レベルに向かって充電するステップと、e)データビット線と基準ビット線との間の電圧差を決定するために感知増幅器を起動するステップが含まれている。
【００４０】
この態様の実施形態では、予備充電するステップは、データビット線および基準ビット線に隣接するビット線を第3電圧レベルまで予備充電するステップを含むことができ、また、結合するステップは、キャパシタンス手段をデータビット線に結合するためのステアリングデバイスを起動するステップを含むことができる。
【００４１】
第4態様では、本発明により、相補形ビット線メモリアレイが提供される。相補形ビット線メモリアレイは、ビット線およびワード線に接続されたワンタイムプログラマブル(OTP)メモリセルと、第1予備充電回路と、第2予備充電回路と、感知増幅器とを備えている。第1予備充電回路は、選択された相補形ビット線対を第1電圧レベルまで選択的に予備充電する。第2予備充電回路は、選択された相補形ビット線対に隣接するビット線を第2電圧レベルまで選択的に予備充電する。感知増幅器は、列選択デバイスを介して、復号された列アドレス信号に応答して、選択された相補形ビット線対に結合される。この態様の一実施形態では、選択された相補形ビット線および該選択された相補形ビット線に隣接するビット線をフロートさせるために、少なくとも１つのワード線が起動される前または該少なくとも１つのワード線が起動された直後に、第1予備充電回路および第2予備充電回路がターンオフされる。
【００４２】
第5態様では、本発明により、ワンタイムプログラマブル(OTP)メモリセルを有する相補形ビット線メモリアレイを予備充電するための方法が提供される。この方法には、a)選択されたビット線対を第1電圧レベルまで予備充電するステップと、b)選択されたビット線対に隣接する非選択ビット線を第2電圧レベルまで予備充電するステップと、c)OTPメモリセルに接続された少なくとも１つのワード線を駆動するステップであって、OTPメモリセルは、OTPメモリセルがプログラムされている場合、選択されたビット線対の各々の一方のビット線をワード線電圧レベルに向かって充電することができ、一方、第2電圧レベルまで予備充電されたビット線に接続されたOTPメモリセルは、その駆動能力が抑制されるステップとが含まれている。
【００４３】
いま説明した態様の実施形態によれば、OTPメモリセルの各々は、多結晶シリコンゲート、拡散領域および可変厚ゲート酸化膜を備えることができる。多結晶シリコンゲートは、基板内のチャネル領域の上に配置されており、チャネルは、第1端部および第2端部によって画定されるプリセット長を有している。拡散領域は、チャネル領域の第1端部に近接している。可変厚ゲート酸化膜は、多結晶シリコンゲートと基板との間に配置されている。可変厚ゲート酸化膜は、チャネル領域の第1端部からプリセット長の所定の距離まで展開している厚いゲート酸化膜部分、および所定の距離からチャネル領域の第2端部まで展開している薄いゲート酸化膜部分を有している。
【００４４】
この実施形態の態様では、OTPメモリセルの各々は、さらに、耐破壊アクセスエッジおよび酸化膜破壊ゾーンを備えることができる。耐破壊アクセスエッジはチャネル領域の第1端部に近接しており、多結晶シリコンゲートと拡散領域との間に電流を流している。酸化膜破壊ゾーンはチャネル領域の第2端部に近接しており、融解して多結晶シリコンゲートとチャネル領域との間に導電リンクを形成することができる。チャネル領域の第2端部の近傍は分離領域にすることができ、この分離領域は、薄いゲート酸化膜の近傍に、フィールド酸化膜領域、フローティング拡散領域、およびフィールド酸化膜領域とフローティング拡散領域との組合せのうちの１つを備えることができる。薄いゲート酸化膜部分は、半導体材料の上に形成される少なくとも１つの低電圧トランジスタゲート酸化膜とまったく同じにすることができ、一方、厚いゲート酸化膜部分は、半導体材料の上に形成される少なくとも１つの高電圧トランジスタゲート酸化膜とまったく同じにすることができる。別法としては、厚いゲート酸化膜部分は、中間ゲート酸化膜部分と薄いゲート酸化膜部分との組合せを備えることも可能である。
【００４５】
さらに他の態様によれば、フローティング拡散領域、チャネル領域の第2端部および多結晶シリコンゲートのゲートエッジは、互いに対して一定の角度をなしている少なくとも２つの線分によって画定される共通エッジを有することができ、この角度は、135度または90度にすることができる。拡散領域は、低電圧トランジスタ、高電圧トランジスタ、および低電圧トランジスタと高電圧トランジスタとの両方の組合せのうちの１つのLDDインプラントとまったく同じLDDインプラントを有することができる。拡散領域のエッジおよび多結晶シリコンゲートの一部は、サリサイデーションフリーにすることができる。
【００４６】
本発明の他の態様および特徴は、本発明の特定の実施形態についての以下の説明を添付の図面と共に精査することにより、当業者には明らかになるであろう。
【００４７】
以下、単なる一例にすぎないが、添付の図面を参照して本発明の実施形態について説明する。
【図面の簡単な説明】
【００４８】
【図１】DRAM型アンチヒューズセルの回路図である。
【図２】図1のDRAM型アンチヒューズセルの平面レイアウトである。
【図３】線x-xに沿った図2のDRAM型アンチヒューズセルの横断面図である。
【図４】本発明の一実施形態によるアンチヒューズトランジスタの横断面図である。
【図５】図4のアンチヒューズトランジスタの平面レイアウトである。
【図６ａ】本発明の一実施形態による代替アンチヒューズトランジスタの平面レイアウトである。
【図６ｂ】本発明の一実施形態による代替アンチヒューズトランジスタの平面レイアウトである。
【図７ａ】本発明の一実施形態による代替アンチヒューズトランジスタの平面レイアウトである。
【図７ｂ】本発明の一実施形態による代替アンチヒューズトランジスタの平面レイアウトである。
【図８】本発明の一実施形態による代替アンチヒューズトランジスタの平面レイアウトである。
【図９】本発明のアンチヒューズトランジスタのための可変厚ゲート酸化膜を形成するための方法の流れ図である。
【図１０ａ】図9の流れ図のステップに沿った可変厚ゲート酸化膜の形成を示す図である。
【図１０ｂ】図9の流れ図のステップに沿った可変厚ゲート酸化膜の形成を示す図である。
【図１０ｃ】図9の流れ図のステップに沿った可変厚ゲート酸化膜の形成を示す図である。
【図１１ａ】本発明の一実施形態によるシングルエンド感知のために構成された交点構成アンチヒューズトランジスタメモリアレイを示す図である。
【図１１ｂ】本発明の一実施形態による差動感知のために構成された交点構成アンチヒューズトランジスタメモリアレイを示す図である。
【図１２】図11に示されているメモリアレイのアンチヒューズトランジスタのレイアウトである。
【図１３】本発明の一実施形態による折畳みビット線構成アンチヒューズトランジスタメモリアレイを示す図である。
【図１４】本発明の一実施形態によるワード線セグメントを使用したアンチヒューズトランジスタのレイアウトである。
【図１５】本発明の一実施形態による組合せ感知およびプログラミング回路の回路図である。
【図１６】本発明の一実施形態による折畳みビット線アンチヒューズメモリアレイの略回路図である。
【図１７ａ】本発明の一実施形態による、図16の折畳みビット線アンチヒューズメモリアレイを使用したデータ感知方法を示す流れ図である。
【図１７ｂ】図17aに記述されている方法に沿った信号変化を示すタイミング図である。
【図１８】本発明の実施形態による、代替基準電荷回路を有する折畳みビット線アンチヒューズメモリアレイの略回路図である。
【図１９ａ】本発明の一実施形態による、図16または18の折畳みビット線アンチヒューズメモリアレイを使用した代替データ感知方法を示す流れ図である。
【図１９ｂ】図19aに記述されている方法に沿った信号変化を示すタイミング図である。
【図２０】本発明の実施形態による、選択可能基準電荷回路を有する折畳みビット線アンチヒューズメモリアレイの略回路図である。
【図２１】本発明の実施形態による、容量性負荷基準電荷回路を有する折畳みビット線アンチヒューズメモリアレイの略回路図である。
【図２２ａ】本発明の一実施形態による、図21の折畳みビット線アンチヒューズメモリアレイを使用した代替データ感知方法を示す流れ図である。
【図２２ｂ】図22aに記述されている方法に沿った信号変化を示すタイミング図である。
【図２３】本発明の一実施形態による、代替感知方法に沿った信号変化を示すタイミング図である。
【図２４】本発明の一実施形態による、代替感知方法に沿った信号変化を示すタイミング図である。
【図２５】対応するメモリセルに接続された４つの金属ビット線を示す回路図である。
【図２６】本発明の一実施形態による、列予備充電回路を有する折畳みビット線アンチヒューズメモリアレイの略回路図である。
【図２７】本発明の一実施形態による、図26の折畳みビット線アンチヒューズメモリアレイのビット線を予備充電する方法を示す流れ図である。
【図２８】本発明の一実施形態による、代替列予備充電回路を有する折畳みビット線アンチヒューズメモリアレイの略回路図である。
【発明を実施するための形態】
【００４９】
一般に、本発明により、折畳みビット線アーキテクチャまたは開放ビット線アーキテクチャに続いて相補形ビット線構成で配置された不揮発性メモリセルのアレイが提供される。以下の説明には、とりわけ、好ましい折畳みビット線構造が参照されているが、代替開放ビット線構造またはその２つの組合せにも等しく適用される。メモリアレイは、さらに、ビット線対を電圧基準まで予備充電するための予備充電回路、個々のビット線対の一方のビット線に基準電荷を注入するための基準回路、および前記ビット線対の間の電圧差を感知するためのビット線感知増幅器を備えている。電圧差は、起動されたワード線を介してビット線に結合されている不揮発性メモリセルのプログラミング状態で決まる。
【００５０】
折畳みビット線アンチヒューズメモリアレイの実施形態を説明する前に、本発明の実施形態に使用される好ましいアンチヒューズメモリセルについて説明する。他の多くの不揮発性メモリ(NVM)セルを本発明の実施形態と共に利用することができるため、好ましいアンチヒューズメモリセルは、ここでは単なる一例として使用されているにすぎない。他のNVMセルは、2トランジスタアンチヒューズメモリセルまたは1.5トランジスタアンチヒューズメモリセルを含むことができる。以下の説明では、MOSという用語は、あらゆるFETトランジスタまたはMISトランジスタ、半トランジスタまたはコンデンサ構造を示すべく使用されている。
【００５１】
上で説明したように、プレーナコンデンサを蓄積コンデンサとして使用する代わりにアンチヒューズとして使用したDRAM型メモリアレイは、米国特許第6,667,902号で立証されているように既に知られている。図1は、このようなメモリセルの回路図であり、一方、図2および3は、図1の既知のアンチヒューズメモリセルの平面図および横断面図をそれぞれ示したものである。図1のメモリセルは、パス、つまりビット線BLをアンチヒューズデバイス12の底部プレートに結合するためのアクセストランジスタ10を備えている。ワード線WLは、該ワード線WLをターンオンするためにアクセストランジスタ10のゲートに結合されており、また、セルプレート電圧Vcpは、アンチヒューズデバイス12をプログラミングするためにアンチヒューズデバイス12の頂部プレートに結合されている。
【００５２】
図2および3から、アクセストランジスタ10およびアンチヒューズデバイス12のレイアウトは、極めて分かり易く、かつ、単純であることが分かる。アクセストランジスタ10のゲート14およびアンチヒューズデバイス12の頂部プレート16は、能動領域18全体に展開している多結晶シリコンの同じ層を使用して構築されている。個々の多結晶シリコン層の下方の能動領域18には、ゲート誘電体としても知られている、下方の能動領域から多結晶シリコンを電気的に分離するための薄いゲート酸化膜20が形成されている。ゲート14の両側は、拡散領域22および24であり、拡散領域24はビット線に結合されている。図には示されていないが、側壁スペーサ形成、軽ドープされた拡散(LDD)、および拡散およびゲートシリサイデーションなどの標準CMOS処理を適用することができることは当業者には理解されよう。従来の単一トランジスタおよびコンデンサセル構成は広く使用されているが、半導体アレイ領域が節約され、高密度アプリケーションの達成が可能であるため、トランジスタのみのアンチヒューズセルは、よりいっそう望ましい。このようなトランジスタのみのアンチヒューズは、間違いなく信頼性が高く、かつ、低コストCMOSプロセスを使用して単純に製造することができる。
【００５３】
図4は、任意の標準CMOSプロセスを使用して製造することができる本発明の一実施形態によるアンチヒューズトランジスタの横断面図を示したものである。図に示されている例では、アンチヒューズトランジスタは、単純な厚いゲート酸化膜とほぼ同じであるか、または１つのフローティング拡散端子を備えた入力/出力MOSトランジスタである。開示されている、スプリットチャネルコンデンサまたは半トランジスタとも呼ばれているアンチヒューズトランジスタは、高い信頼性でプログラムすることが可能であり、したがって多結晶シリコンゲートと基板との間のヒューズリンクをデバイスの特定の領域に予測可能に局所化することができる。図4の横断面図は、実施形態ではp-チャネルデバイスとして記載されているデバイスのチャネル長に沿ったものである。本発明は、n-チャネルデバイスとして実施することも可能であることは当業者には理解されよう。
【００５４】
アンチヒューズトランジスタ100は、基板チャネル領域104の上に形成された可変厚ゲート酸化膜102、多結晶シリコンゲート106、側壁スペーサ108、それぞれ第1および第2の拡散領域110および112、および拡散領域110および112の各々の中のLDD領域114を備えている。可変厚ゲート酸化膜102は、チャネル長の一部が厚いゲート酸化膜で覆われ、また、チャネル長の残りの部分が薄いゲート酸化膜で覆われるよう、厚い酸化膜および薄いゲート酸化膜からなっている。通常、拡散領域112と整合している薄いゲート酸化膜エッジは、酸化膜の破壊を生じさせることができる融解可能なエッジを画定している。一方、拡散領域110と整合している厚いゲート酸化膜エッジは、ゲート酸化膜の破壊が阻止され、ゲート106と拡散領域110との間に電流が流れてアンチヒューズトランジスタがプログラムされるアクセスエッジを画定している。厚い酸化膜部分がチャネル領域の中へ展開する距離はマスクの等級で決まるが、この厚い酸化膜部分は、少なくとも、同じチップ上に形成される高電圧トランジスタの最短の長さになるように形成されることが好ましい。
【００５５】
好ましい実施形態では、拡散領域110は、ビット線コンタクト(図示せず)を介してビット線に接続されているか、または多結晶シリコンゲート106からの電流を感知するための他の線に接続されており、プログラミング電圧または電流に適応するようにドープすることができる。この拡散領域110は、可変厚ゲート酸化膜102の厚い酸化膜部分の近傍に形成され、一方、任意選択の拡散領域112はフローティングのままにすることができる。アンチヒューズトランジスタ100のエッジを高電圧損傷または電流漏れからさらに保護するために、製造プロセスの間、サリサイド保護酸化膜としても知られている抵抗器保護酸化膜(RPO)を導入し、金属粒子を側壁スペーサ108のエッジからさらに間隔を隔てることができる。このRPOは、拡散領域110の一部および多結晶シリコンゲート106の一部のみがサリサイドされることを防止するために、サリサイデーションプロセスの間、使用されることが好ましい。
【００５６】
サリサイド化されたトランジスタは、より高い漏れを有しており、したがってより低い破壊電圧を有していることでよく知られている。したがってサリサイド化された任意選択の拡散領域112を有することにより、プログラミングの間、酸化膜の破壊を強化することができ、また、サリサイド化されていない拡散領域110を有することによって漏れが抑制される。拡散領域110および任意選択の拡散領域112は、低電圧トランジスタ用もしくは高電圧トランジスタ用またはその２つを組み合わせたトランジスタ用にドープすることができ、それにより同じ拡散プロファイルまたは異なる拡散プロファイルを得ることができる。
【００５７】
図5は、アンチヒューズトランジスタ100の簡易平面図を示したものである。ビット線コンタクト116は、この平面図を対応する図4の横断面図に対して配向するための視覚基準点として使用することができる。能動領域118は、デバイスのチャネル領域104および拡散領域110、112が形成される領域であり、製造プロセスの間、ODマスクによって画定される領域である。破線の輪郭120は、製造プロセスの間、OD2マスクを介して厚いゲート酸化膜を成長させる領域を画定している。ODは、単純に、CMOSプロセスの間、酸化膜が形成される基板上の領域を画定するために使用される酸化膜画定マスクを表しており、また、OD2は、第1酸化膜画定マスクとは異なる第2酸化膜画定マスクを表している。アンチヒューズトランジスタ100を製造するためのCMOSプロセスステップの詳細については後で説明する。フローティング拡散領域112は、後で説明するように、アンチヒューズトランジスタ100のための、薄いゲート酸化膜が破壊する確率を高くするために使用することができる任意選択構造であることに留意されたい。
【００５８】
アンチヒューズトランジスタ100のプログラミングは、ゲートとその下方のチャネルとの間に永久リンクを形成するためのゲート酸化膜の破壊に基づいている。ゲート酸化膜が破壊する条件(電圧または電流および時間)は、主として、i)ゲート誘電体の厚さおよび組成、ii)欠陥密度、およびiii)ゲート面積、ゲート/拡散周辺長で決まる。アンチヒューズトランジスタ100の厚いゲート酸化膜および薄いゲート酸化膜の組合せにより、とりわけデバイスの薄いゲート酸化膜部分の酸化膜破壊ゾーンに局部的に低いゲート破壊電圧が得られる。つまり、開示されている構造によれば、酸化膜の破壊がより薄いゲート酸化膜部分に限定されることが保証される。
【００５９】
さらに、本発明によるアンチヒューズトランジスタ実施形態には、ゲート酸化膜破壊性能を改善するためのゲート酸化膜設計レイアウトおよび形成には一般的に禁じられているCMOS製造設計ルールが利用されている。今日のCMOSプロセスにおけるすべてのゲート酸化膜処理ステップは、能動ゲート領域内における一様なゲート酸化膜厚さを仮定しており、また、これらのステップはそのために最適化されている。可変厚ゲート酸化膜デバイスを標準CMOSフローに導入することにより、厚いゲート酸化膜と薄いゲート酸化膜との間の境界に追加欠陥および電界攪乱が生成される。これらの欠陥には、それらに限定されないが、酸化膜シンニング、境界におけるケイ素のプラズマエッチング、浄化プロセスからの残渣、および非マスク領域と部分マスク領域との間の熱酸化速度の差によるケイ素凹部がある。これらの効果は、すべて、薄い酸化膜境界におけるトラップおよび欠陥密度の増加をもたらし、そのために漏れが増加し、また、破壊電圧が局部的に低くなる原因になっている。したがって、プロセスの修正をまったく伴うことなく、低い電圧、コンパクトなアンチヒューズ構造を生成することができる。
【００６０】
上で説明したアンチヒューズトランジスタは、そのサイズがコンパクトであるため、OTPメモリアレイアプリケーションに適しているが、薄い酸化膜が破壊する確率をさらに高くするために、アンチヒューズトランジスタ100に追加修正を加えることができる。上で言及したように、ゲート面積、ゲート/拡散周辺長は、薄いゲート酸化膜が破壊する確率を高くすることができる要因の１つである。この破壊機構を組み込むために、上で示したフローティング拡散領域112をアンチヒューズトランジスタ構造に追加することができ、また、フローティング拡散/ゲート周辺長は、拡散/ゲート境界に対する複数の線分および角度を組み込むことによって長くすることが好ましい。フローティング拡散領域112を高電圧トランジスタの拡散領域と同様の濃度まで重ドープすることによって破壊をさらに強化することができる。
【００６１】
典型的なCMOSプロセスでは、拡散領域LDDおよびチャネルインプラントは、薄いゲート酸化膜トランジスタと厚いゲート酸化膜トランジスタとでは異なっている。本発明の一実施形態によれば、アンチヒューズトランジスタの拡散領域LDDおよび薄いゲート酸化膜チャネルインプラントは、得られる薄いゲート酸化膜の閾値電圧の大きさが厚いゲート酸化膜の閾値電圧の大きさ以下であることを条件として、薄いゲート酸化膜に対応する低電圧タイプまたは厚いゲート酸化膜(I/O酸化膜)に対応する高電圧タイプのいずれのタイプであってもよく、またはそれらの両方のタイプであってもよい。
【００６２】
図6〜8は、フローティング拡散領域周辺長が長いアンチヒューズトランジスタの実施形態を示したものである。
【００６３】
図6aは、デバイスのフローティング拡散端部の、融解可能エッジとも呼ばれている「Ｌ字」形ゲート/拡散周辺長を有するアンチヒューズトランジスタ200を示したものである。アンチヒューズトランジスタ200は、図4および5に示されているアンチヒューズトランジスタ100と本質的に同じである。能動領域202は、ビット線コンタクト204を備えた拡散領域、および可変厚ゲート酸化膜層(図示せず)の上に形成された多結晶シリコンゲート206を有している。OD2マスク208は、多結晶シリコンゲート206の下方に厚いゲート酸化膜が形成される領域を画定している。この実施形態では、フローティング拡散領域、チャネル領域および多結晶シリコンゲートは、共通「Ｌ字」形エッジを共有している。エッジは、互いに対して一定の角度で配向された２つのエッジセグメントからなっている。図に示されているこの実施形態は約90度の角度を示しているが、この角度は、必要に応じて135度に設定することも可能である。
【００６４】
図6bは、デバイスのフローティング拡散端部の、融解可能エッジとも呼ばれている真直ぐな「Ｓ字」形ゲート/拡散周辺長を有するアンチヒューズトランジスタ210を示したものである。アンチヒューズトランジスタ210は、図6aに示されているアンチヒューズトランジスタ200と本質的に同じである。能動領域202は、ビット線コンタクト204を備えた拡散領域、および可変厚ゲート酸化膜層(図示せず)の上に形成された多結晶シリコンゲート206を有している。OD2マスク208は、多結晶シリコンゲート206の下方に厚いゲート酸化膜が形成される領域を画定している。この実施形態では、フローティング拡散領域、チャネル領域および多結晶シリコンゲートは、真直ぐな共通「Ｓ字」形エッジを共有している。エッジは、互いに対して90度の角度で配向された３つのエッジセグメントからなっている。
【００６５】
図6aおよび6bは、フローティング拡散領域周辺長が長くなるように多結晶シリコンゲートを形状化することができる例を示したものである。図7aおよび7bは、フローティング拡散領域周辺長が長くなるように拡散領域および/または多結晶シリコンゲートを形状化することができる例を示したものである。
【００６６】
図7aでは、アンチヒューズトランジスタ300は、デバイスのフローティング拡散端部に真直ぐなゲート/拡散周辺長を有している。形状化された能動領域302は、ビット線コンタクト304を備えた拡散領域、および形状化された能動領域302の上の「Ｕ字」形の中に形成された多結晶シリコンゲート306を有している。OD2マスク308は、多結晶シリコンゲート306の下方に厚いゲート酸化膜が形成される領域を画定している。能動領域302が狭いため、多結晶シリコンゲート306の一部は、多結晶シリコンゲート306のもう１つの部分によって画定される融解可能エッジ312より周辺長が実質的に短いアクセスエッジ310を形成することになる。この特定の例では、多結晶シリコンゲートは、事実上、互いに結合された２つの部分に分割されている。第1の部分は、ビット線コンタクト304を備えた拡散領域の間の能動領域にチャネルを形成しており、一方、第2の部分は、フローティング拡散領域に隣接して配置されている。第1の部分は、厚いゲート酸化膜の上に形成されており、また、第2の部分は、薄いゲート酸化膜の上に形成されている。
【００６７】
図7bでは、アンチヒューズトランジスタ314は、デバイスのフローティング拡散端部に真直ぐなゲート/拡散周辺長を有している。形状化された能動領域302は、ビット線コンタクト304を備えた拡散領域、および形状化された能動領域302の上に形成された真直ぐな多結晶シリコンゲート306を有している。OD2マスク308は、多結晶シリコンゲート306の下方に厚いゲート酸化膜が形成される領域を画定している。能動領域302が狭いため、多結晶シリコンゲート306の一部は、多結晶シリコンゲート306のもう１つの部分によって画定される融解可能エッジ312より周辺長が実質的に短いアクセスエッジ310を形成することになる。
【００６８】
したがって、図6a、6b、7aおよび7bに示されているように、多結晶シリコンゲートと能動領域とを組み合わせて、プログラミング動作の間、薄い酸化膜の破壊が改善されるように形状化することにより、融解可能エッジの周辺長を長くすることができる。
【００６９】
図8は、一対のアンチヒューズトランジスタを示したものであるが、両方とも互いに実質的に対称であるため、それらのうちの一方についてのみ説明する。アンチヒューズトランジスタ400は、ビット線コンタクト404を備えた拡散領域を備えた能動領域402を有している。多結晶シリコンゲート406は、可変厚ゲート酸化膜層(図示せず)の上に形成されている。OD2マスク408は、多結晶シリコンゲート406の下方に厚いゲート酸化膜が形成される領域を画定している。この実施形態では、フローティング拡散領域、チャネル領域および多結晶シリコンゲートは、真直ぐな共通「Ｕ字」形エッジを共有している。多結晶シリコンコンタクト410は、金属ワード線と電気接触させるために使用されている。ビット線コンタクト404を含んだ拡散領域は、図に示されているように配向されており、対応する個々のコンタクト404からのRPO412の十分な間隔を許容している。図8に示されている、対で構成されたアンチヒューズトランジスタの適用可能性については、後で折畳みビット線感知アーキテクチャに関連して説明する。
【００７０】
図6a、6b、7aおよび7bには示されていないが、RPOを使用して、ビット線コンタクトを備えた拡散領域および多結晶シリコンゲートの一部がサリサイデーションフリーであることを保証することができる。
【００７１】
本発明の一実施形態による、標準CMOSプロセスから可変厚ゲート酸化膜を生成する方法は、既知の2ステップ酸化プロセスを利用することである。図9は、このプロセスを要約した流れ図を示したものであり、また、図10a〜10cは、このプロセスにおける特性のステップに対応する可変厚ゲート酸化膜形成の様々なステージを示したものである。
【００７２】
最初に、ステップ500で、ODマスクによって決定されるすべての能動領域に中間ゲート酸化膜が育まれる。これは、図10aに、基板のチャネル領域602上への中間ゲート酸化膜600の形成として示されている。次のステップ502で、OD2マスクを使用して、指定されたすべての薄いゲート酸化膜領域から中間ゲート酸化膜600が除去される。図10bは、中間ゲート酸化膜600の残りの部分および将来の薄い酸化膜領域604を示したものである。最後のゲート酸化膜形成ステップ504で、ODマスクによって最初に画定されたすべての能動領域にもう一度薄い酸化膜が生成される。図10cでは、中間ゲート酸化膜600および薄い酸化膜領域604の上に薄いゲート酸化膜606が成長している。
【００７３】
したがって、ステップ502の間、OD2マスクによって覆われた領域は、中間ゲート酸化膜600と最後の薄いゲート酸化膜606とを組み合わせた厚さのゲート酸化膜を有することになる。３つ以上の酸化ステップにも同じ手順を展開することができ、または他の等価手順を使用して、少なくとも１つの厚いゲート酸化膜マスクOD2によって決定される複数のゲート酸化膜厚さを同じダイの上に生成することができる。
【００７４】
通常、OD2マスクは、非クリティカルマスキングステップと見なされており、低分解能マスクが使用され、設計ルールには、能動ゲート領域上にOD2マスクの大きなマージンが必要であり、また、詳細には、能動ゲート領域内で終わるOD2マスクのための準備を有していない。本発明によれば、能動ゲート領域内で終わるOD2マスクは、ドレイン(つまり拡散コンタクト)側のより厚いゲート酸化膜および反対側(チャネルまたは非接続ソース側のいずれか)のより薄いゲート酸化膜を特徴とするスプリットチャネルアンチヒューズ構造を生成する。原理的には、この技術には、ゲート長(多結晶シリコン線幅)をプロセス最小より長くする必要があり、また、実際のOD2マスクの許容誤差に依存しているが、それ以外のプロセスまたはマスク等級の変更はまったく不要である。スプリットチャネルアンチヒューズ構造のための最小ゲート長は、厚いゲート酸化膜および薄いゲート酸化膜の最小ゲート長の合計として近似することができる。
【００７５】
マスクの許容誤差に基づいて正確に計算することができ、また、OD2マスクの許容誤差を厳格にすることによってゲート長を最小化することができることは当業者には理解されよう。
【００７６】
可変厚ゲート酸化膜が形成されると、ステップ506で、追加標準CMOS処理ステップを使用して、図4に示されているアンチヒューズトランジスタ構造を完成することができる。この追加標準CMOS処理ステップには、例えば、多結晶シリコンゲート、LDD領域、側壁スペーサ、RPO、および拡散領域を形成するステップ、およびサリサイデーションステップを含むことができる。いま説明したプロセスの好ましい実施形態によれば、サリサイデーションステップは、アンチヒューズトランジスタの多結晶シリコンゲートおよびフローティング拡散領域をサリサイド化するために含まれている。RPOは、サリサイデーションプロセスから拡散領域を保護するために、サリサイデーションプロセスに先立って拡散領域の上に形成される。既に言及したように、サリサイド化されたフローティング拡散領域は、その領域の酸化膜破壊を強化することができる。
【００７７】
次に、上で説明したアンチヒューズトランジスタ実施形態のアプリケーションについて説明する。既に言及したように、提案されているアンチヒューズトランジスタのコンパクト性は、該アンチヒューズトランジスタをメモリアレイアプリケーション、より詳細にはOTPメモリアレイアプリケーションに適したものにしている。
【００７８】
図11aは、本発明の一実施形態による、基本交点アレイで配置された複数のアンチヒューズトランジスタメモリセルを示したものである。感知は、この実施形態ではシングルエンド化されている。アンチヒューズトランジスタメモリアレイ700は、ワード線WL0〜WL3ならびにビット線BL0、BL1、BL2およびBL3に結合されたアンチヒューズトランジスタ702を備えている。アンチヒューズトランジスタ702は、上で説明した任意のアンチヒューズトランジスタを使用して実施することができる。ビット線の各々はp-チャネル分離トランジスタ704に接続されており、このp-チャネル分離トランジスタ704は、p-チャネルパスゲート706、708、710および712に接続されている。分離トランジスタ704は厚いゲート酸化膜トランジスタであり、この厚いゲート酸化膜は、本発明のアンチヒューズトランジスタ実施形態のために使用される中間酸化膜および薄いゲート酸化膜の同じ組合せにすることができることに留意されたい。すべての分離トランジスタ704のゲート端子は分離電圧VBを受け取っており、一方、パスゲート706、708、710および712のゲート端子は、それぞれ列選択信号Y0、Y1、Y2およびY3を受け取っている。列選択信号は、複数のビット線のうちの１つを交点感知増幅器714に結合するために1/4ビット線選択を実行している。交点感知増幅器714は、ビット線の電流と基準電流IREFとを比較する電流感知増幅器であってもよく、この説明では一般にシングルエンド感知スキームを表しており、ビット線の電圧または電流と他の線を介して運ばれる基準信号とが比較される。
【００７９】
図12は、図11aに示されている４つのアンチヒューズトランジスタ702のレイアウト構成を示したものである。図12のアンチヒューズトランジスタの各々は、個々のセルの総面積を小さくするためにフローティングソース拡散領域が存在していない点を除き、図5に示されているアンチヒューズトランジスタ100に類似したレイアウトを有している。したがって図12では、同じ参照符号を使用して同じ構成要素が示されている。図12に示されているメモリアレイ構成の場合、２つのアンチヒューズトランジスタがビット線コンタクト116および能動領域118の各々を共有しており、また、OD2マスク120は、同じ行に沿って整列しているすべてのアンチヒューズトランジスタに対して、ワード線方向に沿って展開している。
【００８０】
アンチヒューズトランジスタは、好ましくは薄い/厚いゲート酸化膜境界および薄いゲート酸化膜/ソース拡散エッジのうちのいずれかでゲート酸化膜を破壊することによってプログラムされる。これは、プログラムされるセルのゲートとチャネルとの間に十分に大きい電圧差を印加し、かつ、存在していれば他のすべてのセルに実質的により小さい電圧差を印加することによって達成される。したがって、永久導電リンクが形成されると、多結晶シリコンゲートに印加される電流がこのリンクおよびチャネルを通って拡散領域へ流れることになり、従来の感知増幅器回路によってこの電流を感知することができる。
【００８１】
図11aを参照すると、負の電圧-VPPをWL0に印加し、かつ、正の電圧VPOS(またはVDD)をBL0に印加し、一方、他のワード線をVDDに維持し、かつ、他のビット線を0VまたはVPOSより著しく低い他の電圧に維持することによって、WL0およびBL0に結合されたセルがプログラムされる。これにより、プログラムされるセルがV=VPOS+VPPの電圧差にさらされ、一方、他のすべてのセルが著しく低い電圧にさらされることになる。プログラムされるセルには正のプログラミング電圧VPOSを印加しなければならないが、プログラムされたセルは、ロー状態として読み取られることになることに留意されたい。個々のセルであれ、または複数のセルであれ、同じワード線を共有しているセルは、同時にプログラムすることができる。図にはプログラミング回路は示されていないが、ビット線にこのような回路を結合することができ、また、ワード線駆動回路の中に組み込むことができることは当業者には理解されよう。
【００８２】
1行のセルがプログラムされると、他のセルをプログラミングするためにその行に負の電圧が印加される毎に、プログラムされたセルのワード線とビット線との間に短絡が生じ、ビット線の電圧が負の電圧に向かって引っ張られることになる。本発明によれば、厚いゲート酸化膜分離トランジスタ704を使用して、感知増幅器を含むチップの残りの部分からビット線が分離される。これらのデバイスは、逆復号化(un-decord)することも、またはY-復号化(Y-decord)することも可能である。分離デバイスを接地またはVBレベルに維持することにより、ビット線を負の電圧に向かって浮かせることができ、したがってプログラミング動作に対する影響をなくすことができる。下記の表1は、プログラム(PGM)および読取り動作のために使用される電圧を要約したものである。
【００８３】
【表１】
【００８４】
プログラムされていないセルは、漏れ電流が極めて小さいことを特徴とするスイッチキャパシタのように挙動する。アイドル(非アクセス)状態では、すべてのワード線WLがアレイのバックバイアスと同じレベルであるVDDに維持される。また、すべてのビット線BLがVDDまで予備充電され、したがっていくつかのセルがプログラムされていたとしても、漏れは存在せず、また、アレイ内のどこにも電流は流れない。メモリアレイ700を使用して読取り動作を実行するためには、WL0を例えば0Vまたは多結晶シリコンゲートの下方のチャネルを誘起するだけの十分な他の適切な電圧に駆動することによって複数のワード線のうちの１つが起動される。セルが未だプログラムされていない場合、ビット線は高いキャパシタンスおよび最小限の漏れの増加に遭遇することになる。一方、セルがプログラムされている場合、セル内の比較的小さい抵抗(500オーム〜500kオーム)が接地されたWL0を介して接地に向かってビット線の放電を開始することになる。挙動のこの相違は、当分野で知られている様々な感知増幅器設計を使用して感知することができる。単純な解決法は、フラッシュメモリに広く使用されている既知の感知増幅器714などの電流感知増幅器を使用することであり、BL電流と基準電流とが比較される。アンチヒューズのON抵抗は、セルによって大きく変化することがあるため、上で言及した電流感知スキームには、約1uAの極めて正確な電流源が必要である。残念なことに、このような微小電流感知は速度が遅く、また、雑音の影響を受け易い。
【００８５】
プログラム済みのアンチヒューズを通って流れるセル電流を改善するための技法の１つは、多重プログラミング、つまりプログラム済みのセルの「ソーキング」によるものである。セルソーキングは、外部プログラミング装置を使用するものであれ、またはオンチップ状態マシンであれ、不揮発性メモリ設計で広く知られており、かつ、使用されている。
【００８６】
しかしながら、２つのメモリセルが同時にアクセスされ、一方のセルのみがプログラムされる差動すなわち対セル構造を使用することにより、これらのあらゆる複雑性を回避することができる。したがって、相補形データを表すメモリセルを使用して個々のメモリセルを確実に対にするためにはデータマッピングが必要になる場合がある。典型的なDRAMまたはSRAM感知増幅器システムをこのような構造のために使用することができる。図1lbは、図11aに示されている、対セル構成で配置されたアンチヒューズトランジスタ702のもう１つの構成を示したものである。図11bの構成要素は、交点感知増幅器714が差動感知増幅器716に置換されており、また、パスゲート706、708、710および712の接続が変更されている点を除き、本質的に図1laの構成要素と同じである。パスゲート706および708のゲート端子は、ここではY0に接続されており、一方、パスゲート710および712のゲート端子はY1に接続されている。したがってY0が起動されると、パスゲート706および708の両方がターンオンする。ビット線は、ここでは、相補形対BL0/BL0*およびBL1/BL1*としてラベルが振られており、相補形ビット線の１つの対は、読取り動作の間、差動感知増幅器716に結合される。このような感知増幅器は、通常は差動感知増幅器716に接続された複数のビット線うちのいずれか１つが基準電圧を運び、また、他のビット線がアクセスされたメモリセルのデータを運ぶことになるため、デュアルエンド感知スキームのタイプであることは当業者には理解されよう。この例では、基準電圧は、アクセスされているメモリセルのデータの補数になる。
【００８７】
読取り動作に先立って、すべてのビット線がVDDまで予備充電される。ビット線はすべてVDDまで予備充電されるため、１つのワード線が起動されると、読取り動作の間、複数のビット線のうちの１つがプログラム済みのセルを介して接地電圧に向かって引っ張られることになる。VDDおよび接地を運んでいる一対のビット線からのデータの感知が容易になる。
【００８８】
この単純な差動感知スキームは、プログラム済みのアレイの読取り動作には十分に適していると思われるが、プログラムされていないメモリアレイによって無作為で、かつ、不安定なデータがもたらされるため、重大な試験問題が提起されることになる。また、このような差動セル構造では、プログラム検証動作に必要なマージン調整のための手段は提供されない。上で説明した感知アーキテクチャのこれらおよび他の欠点は、図13の好ましい実施形態に示されているように、デュアルエンド感知スキームを備えた折畳みビット線アーキテクチャを使用することによって軽減することができる。
【００８９】
図13は、上で説明したアンチヒューズトランジスタ702を使用した折畳みビット線アーキテクチャを示したものである。メモリアレイ800は、メモリセル702が折畳みビット線アーキテクチャで配置されている点を除き、図11bのメモリアレイ700に類似している。
【００９０】
以下は、メモリアレイ800内におけるプログラム済みデータの読取り動作の一例である。BL0とBL0*との間に配置された２つのアンチヒューズトランジスタ702は、データの1ビットを記憶するために使用されることが仮定されており、WL0に接続されたセルはプログラムされていない。一方、WL2に接続されたセルはプログラムされている。これらの２つのトランジスタセルを読み取るために、WL0およびWL2が接地に駆動される。一番上のセルはプログラムされていないため、BL0は、予備充電レベルであるVDDを維持することになる。しかしながら、一番下のセルはプログラムされているため、BL0*は、セルを介して接地に向かって放電することになる。BL1とBL1*との間の一番上および一番下のアンチヒューズトランジスタセルも同じくアクセスされることに留意されたい。しかしながら、パストランジスタ706および708を起動し、かつ、BL0/BL0*を折畳みビット線感知増幅器716に結合するためにY0のみが接地に駆動されることになるため、これらのビット線は感知増幅器から切り離される。十分に低い電圧レベル、好ましくは接地まで放電する時間をビット線に与え、最大感知マージンを提供するために、ワード線が駆動された後の所定の時間に列選択信号Y0およびY1を起動することができることは当業者には理解されよう。
【００９１】
図14は、本発明の他の実施形態による代替差動セル構造を示したものである。図に示されているアンチヒューズトランジスタセルは、図12に示されているアンチヒューズトランジスタセルとまったく同じであるが、ここでは、多結晶シリコンワード線がセグメント820に破壊されるように配置されており、個々のセグメント820は、２つの異なるアンチヒューズトランジスタセルに結合されている。別法としては、ここでは、図8に示されているアンチヒューズトランジスタ対を使用することも可能である。これらのセグメントは、必要に応じて中間金属線を介したワード線コンタクト822を介して金属ワード線に接続することができる。多結晶シリコンワード線セグメントに接続された金属ワード線の組合せによって、メモリアレイの総合性能が改善されることは当分野でよく知られている。図14に示されている特定の構造は、ワード線デコーダを構成することによってビット線のシングルエンド感知またはデュアルエンド感知を可能にしている。つまり、ワード線ドライバを動的に制御して、発行済み米国特許第6,549,483号に示されているDRAMデコーダと同様の方法で１つのワード線のみを駆動すること、または２つのワード線を同時に駆動することができる。しかしながら、このアプリケーションでは、シングルエンドモードは、不揮発性メモリセル試験、ならびにプログラムおよび検証動作のために使用されており、一方、デュアルエンドモードは、通常の読取り動作のみに使用されている。このような組合せにより、読取り、試験および検証に対してそれぞれ独立して感知を最適化することができ、したがって読取りマージンが著しく改善される。シングルエンド感知モードの詳細については後で説明する。
【００９２】
本発明の一実施形態によれば、プログラミング回路を差動感知増幅器回路の感知回路と共に組み込むことができる。図15は、n-型アンチヒューズのためのこのような回路の一実施形態の回路図である。感知/プログラム回路900は、高電圧交差結合p-型ラッチ回路902、およびVisoによって制御される厚いゲート酸化膜分離トランジスタ906によって分離された低電圧感知回路904を備えている。Visoは、プログラミング後のデータ検証における電流の引出しを制限するためにVDDより低くすることができるよう、可変電圧信号であることが好ましい。交差結合ラッチ回路902は、VPPまたは他のプログラム阻止電圧を受け取っており、該ラッチ回路902の個々の分岐は、ビット線BLi/BLi*の相補形対に接続されている。一方、感知回路904は、1.2Vの供給電圧を受け取っている。Visoは、より敏感な感知回路トランジスタをVPP電圧から分離するために、約VDD+Vt=1.8Vの最大電圧レベルに設定されることが好ましい。
【００９３】
プログラミング動作では、感知回路904は、起動された分離トランジスタ906を介してラッチ回路902に結合される書込みデータを受け取る。ラッチ回路902は、事実上、1.2VのデータをVPPにレベルシフトしており、次に、このデータが適切なビット線上に駆動される。さらに、好ましいことには、読取り動作の間、バックバイアス接続が高電圧に維持され、一方、供給電圧は、高電圧PMOSトランジスタを常にターンオフさせるためにVDD以下に維持される。
【００９４】
上で説明したように、図13に示されている折畳みビット線アーキテクチャには、相補形ビット線BL0/BL0*またはBL1/BL1*上の電圧差を感知するためのビット線感知増幅器716が使用されている。本発明の一実施形態によれば、DRAMの分野でよく知られている標準DRAM CMOS交差結合インバータ回路を使用してビット線感知増幅器716を実施することができる。適切なタイミングコントロールおよび関連するビット線感知回路を備えることにより、上で説明した、折畳みビット線アーキテクチャなどの相補形ビット線スキームで配置されたアンチヒューズメモリセルの高速感知を達成することができる。
【００９５】
図16は、図13に示されている折畳みビット線アンチヒューズメモリアレイに類似した折畳みビット線アンチヒューズメモリアレイの一部を略図で示したものである。図面を分かり易くするために、１つの折畳みビット線対BL/BL*、それに関連するビット線感知回路および２つのワード線のみが示されている。折畳みビット線アンチヒューズメモリアレイ1000は、n-チャネルアンチヒューズトランジスタ1002および1004のゲート端子に接続されたワード線WL0およびWL1、信号ISOに応答してビット線の上部部分をビット線の下部部分に結合するためのn-チャネル分離トランジスタ1006および1008、およびビット線感知回路を備えている。ビット線感知回路は、予備充電回路1010、基準電荷回路1012およびビット線感知増幅器1014を備えている。
【００９６】
予備充電回路1010は、BLとBL*との間に直列に接続された２つのn-チャネル予備充電トランジスタ1016および1018を備えており、これらの予備充電トランジスタのゲート端子は予備充電信号BLPCHに接続されている。予備充電トランジスタ1016および1018の共有ソース/ドレイン端子は、予備充電電圧VPCHを受け取っている。動作中、読取り動作のための準備段階で、予備充電トランジスタ1016および1018の両方がターンオンし、BLPCHのアクティブハイ論理レベルに応答してビット線BLおよびBL*をVPCHまで予備充電する。
【００９７】
基準電荷回路1012は、BLとBL*との間に直列に接続されたn-チャネルステアリングトランジスタ1020および1022、n-チャネルトランジスタとして実施されたキャパシタンス回路1024、およびp-チャネル予備充電トランジスタ1026を備えている。ステアリングトランジスタ1020のゲート端子は、偶数選択信号E_REFに接続されており、一方、ステアリングトランジスタ1022のゲート端子は、奇数選択信号O_REFに接続されている。キャパシタンス回路1024は、ステアリングトランジスタ1020および1022の共有ソース/ドレイン端子と供給電圧VCCとの間に、予備充電トランジスタ1026と直列に接続されており、また、キャパシタンス回路1024のゲート端子は供給電圧VCCに接続されている。予備充電トランジスタ1026のゲート端子は、予備充電信号PCH*に接続されている。通常、キャパシタンス回路1024は、ロー論理レベルPCH*パルスを受け取ると予備充電される。PCH*パルスの継続期間は、トランジスタ1024のサイズおよび提供すべき所望の基準電荷に基づいて予め決定することができる。予備充電されると、ステアリングトランジスタ1020または1022のいずれかがターンオンし、キャパシタンス回路1024の基準電荷が対応するビット線に結合される。一例として、ビット線に追加される電荷は約50ミリボルトにすることができる。信号E_REFおよびO_REFは、WL0またはWL1を選択するために使用される同じ偶数/奇数アドレス指定ビットによって制御することができることに留意されたい。一実施形態では、WL0を起動することによってE_REFを起動することができ、それにより基準電荷が相補形ビット線に結合される。
【００９８】
ビット線感知増幅器1014は、当分野でよく知られている標準交差結合インバータ回路からなっている。この回路は、p-チャネルトランジスタ1028および1030を備えており、それぞれ対応するn-チャネルトランジスタ1032および1034に直列に接続されている。p-チャネルトランジスタ1028および1030の共通ドレイン端子は、ハイ論理レベルイネーブル信号H_ENを受け取っており、一方、n-チャネルトランジスタ1032および1034の共通ソース端子は、ロー論理レベルイネーブル信号L_ENを受け取っている。H_ENを低い内部VCCレベルにし、一方、L_ENをVSSレベルにすることも可能である。ビット線感知増幅器1014の動作については、DRAMの分野ではよく知られている。イネーブル信号H_ENおよびL_ENが同時または異なる時間に起動されると、ビット線感知増幅器1014は、BLとBL*との間の微小電圧差を感知し、BLおよびBL*の両方をH_ENおよびL_ENの完全な論理レベル状態に速やかに駆動することができる。
【００９９】
図16のメモリアレイは、図13に示されている実施形態に対して反転されていることに留意されたい。より詳細には、図13のメモリアレイにはp-チャネルアンチヒューズメモリセルが使用されており、一方、図16のメモリアレイにはn-チャネルアンチヒューズメモリセルが使用されている。したがって表1に示されている、図13のメモリアレイの動作のための値は、図16のメモリに対しては逆にしなければならない。
【０１００】
図16に示されているメモリアレイは、２つの異なるモードのうちのいずれかで動作させることができる。第1のモードは標準単一セル/ビットモードであり、一方、第2のモードは2セル/ビットモードである。2セル/ビットモードでは、折畳みビット線対の一方のビット線に接続された１つのメモリセルと、折畳みビット線対のもう一方のビット線に接続された第2メモリセルとの両方が、対応する個々のワード線を同時に駆動することによって同時にアクセスされる。２つの異なる動作モードの各々に冗長モードを使用することができる。単一セル/ビット冗長モードでは、読取り動作の間、同じビット線に接続された２つのメモリセルに対応する２つのワード線が起動される。2セル/ビット冗長モードでは、読取り動作の間、同じビット線に接続された２つのメモリセルに対応する２つのワード線、および他のビット線に接続された２つのメモリセルに対応する２つのワード線が起動される。この冗長モードによれば、同じワード線に接続された２つのメモリセルを起動することによってデータの1ビットが読み取られるため、メモリアレイの信頼性が向上する。ワード線復号化論理を実施して必要なワード線の起動を可能にすることができることは当業者には理解されよう。以下、単一セル/ビットおよび2セル/ビットの動作についてさらに詳細に説明する。
【０１０１】
上で説明したアンチヒューズ構造の性質のため、この実施形態の高速感知スキームは可能である。この実施形態のプログラム済みアンチヒューズメモリセルは、抵抗素子と同様に挙動することになり、図に示されている構成の場合、その対応するワード線を介してビット線に電荷が追加されることになる。
【０１０２】
本発明の一実施形態による単一セル/ビット動作モードのための一般的な高速感知スキームは、以下の通りである。ISOのレベルはハイ論理レベルであり、したがって分離トランジスタ1006および1008がターンオンしていること、また、キャパシタンス回路1024は予備充電されていることが仮定されている。最初に、BLPCHを起動し、トランジスタ1016および1018をターンオンすることにより、BL/BL*の両方がVPCHによって提供されるVSSなどの第1供給電圧レベルまで予備充電される。次に、WL0などの１つのワード線が、第1供給電圧レベルとは逆であることが好ましい例えばVCCなどの第2供給電圧レベルに駆動される。WL0はアンチヒューズメモリセル1004に接続されており、該アンチヒューズメモリセル1004のドレイン端子はBL*に接続されている。WL0が駆動されると、それと実質的に同時にE_REFがハイ論理レベルに駆動され、それによりステアリングトランジスタ1020がターンオンし、キャパシタンス回路1024がビット線BLに結合される。この時点でビット線BLに基準電荷が出現し、それによりBLの電圧が例えば約50ミリボルト高くなる。次に、ビット線感知増幅器1014をイネーブルするためにイネーブル信号H_ENおよびL_ENをそれぞれ高電圧レベルおよび低電圧レベルに駆動することができる。
【０１０３】
メモリセル1004がプログラムされ、導通している(アンチヒューズが溶断している状態)場合、ワード線WL0は、メモリセルの導通経路を介してBL*の電圧レベルを予備充電電圧VSSからVCCに向かって上昇させることになる。BL*の電圧は、ビット線感知増幅器1014が起動されると、BLの基準電圧より高い100ミリボルトになることが好ましい。この電圧差は、ビット線感知増幅器1014によって速やかに検出され、増幅され、かつ、ラッチされる。一方、メモリセル1004がプログラムされていない場合、BL*は、BLの基準電圧より低い予備充電電圧VSSを維持することになる。この場合、ビット線感知増幅器1014は、反対の状態をラッチすることになる。
【０１０４】
本発明の一実施形態による2セル/ビット動作モードのための高速感知スキームは、以下の通りである。ISOのレベルはハイ論理レベルであり、したがって分離トランジスタ1006および1008がターンオンしていることが仮定されている。基準電荷回路1012は、基準電荷が不要であるため、2セル/ビット動作モードをディセーブルすることができる。最初に、BLPCHを起動し、トランジスタ1016および1018をターンオンすることにより、BL/BL*の両方がVPCHによって提供されるVSSなどの第1供給電圧レベルまで予備充電される。次に、WL0およびWL1などの一対のワード線が、第1電圧供給レベルとは逆であることが好ましい例えばVCCなどの第2供給電圧レベルに駆動される。WL0はアンチヒューズメモリセル1004に接続されており、該アンチヒューズメモリセル1004のドレイン端子はBL*に接続されている。また、WL1はアンチヒューズメモリセル1002に接続されており、該アンチヒューズメモリセル1002のドレイン端子はBLに接続されている。2セル/ビットモードでは、メモリセル1002および1004のうちの一方が常にプログラムされ、また、もう一方はプログラムされない。したがって一方のビット線は常にVSSを維持し、もう一方のビット線は約100ミリボルトまで上昇する。ビット線感知増幅器1014をイネーブルするためにイネーブル信号H_ENおよびL_ENをそれぞれ高電圧レベルおよび低電圧レベルに駆動することができる。
【０１０５】
次に、本発明の一実施形態による図16の折畳みビット線アンチヒューズメモリアレイの詳細な高速感知動作について、図17aの流れ図および図17bのタイミング図を参照して説明する。図17bは、図16のビット線感知回路に使用される制御信号と、ワード線およびビット線の電圧との変化を示したものである。ここで説明する方法は、単一セル/ビットビット動作モードを対象にしている。
【０１０６】
信号ISOは、読取り動作のために高電圧レベルを維持していること、およびWL0に接続されているメモリセル1004は、プログラム済みのメモリセルであることが仮定されている。方法はステップ1100で開始され、PCH*が所定の時間継続期間にわたってパルスされると、キャパシタンス回路1024が予備充電される。次にステップ1102で、BLPCHを所定の時間継続期間にわたってハイ論理レベルにパルス化することにより、ビット線が、この例ではVSSなどの第1供給電圧レベルまで予備充電される。この例では、BLPCHパルスおよびPCH*パルスは同時に発生しているが、ワード線が起動される以前であれば、互いに対して任意の時間に発生することができる。ステップ1104で、復号された行アドレスに基づいて所望のワード線が第2供給電圧レベルに駆動される。WL0は、この例ではVCCに駆動されることになる。実質的に同時に生じるが、ステップ1106で言及されているようにE_REFがVCCに駆動され、ステアリングトランジスタ1020がターンオンする。図17bには示されていないが、O_REFはVSSを維持している。
【０１０７】
メモリセル1004はプログラムされているため、VCCバイアスされたワード線は、その導電チャネルを介してBL*を充電することになる。E_REFによってステアリングトランジスタ1020がターンオンし、BLに基準電荷が追加される。ステアリングトランジスタ1020は、所定の時間期間にわたってオンを維持した後、ステップ1108でE_REFをVSSに駆動することによって遮断される。その少し後のステップ1110で、H_ENがハイ論理レベルに駆動され、また、L_ENがロー論理レベルに駆動され、それによりビット線感知増幅器1014が起動される。BLとBL*との間の差がビット線感知増幅器1014によって感知され、かつ、完全にラッチされる。感知の間、ビット線感知増幅器1014に対する負荷を小さくするためにISO信号がロー論理状態に駆動され、分離トランジスタ1006および1008がターンオフする。また、これにより、次の読取りサイクルのためのビット線予備充電を加速するためにワード線をターンオフすることができる。
【０１０８】
図16では、一方のビット線にメモリセルが接続され、また、基準ビット線として作用しているもう一方のビット線にステアリングトランジスタ1020または1022のいずれかが接続されている。接続されているメモリセルからデータが感知されるビット線は、データビット線と呼ぶことができる。残念なことに、メモリセルの電気特性とステアリングトランジスタ1020および1022の電気特性が異なるため、一方のビット線から見たもう一方のビット線に対するキャパシタンス不平衡が存在する可能性がある。したがって、本発明の一実施形態によれば、感知動作の間、ビット線がより良好に平衡することを保証するために、ステアリングトランジスタ1020および1022の代わりにダミーのメモリセルを使用することができる。より詳細には、ダミーのメモリセルは、メモリアレイ内の「正規」のメモリセルとまったく同じである。ダミーのメモリセルを使用して基準電圧を引き渡すことにより、ワード線へのビット線の結合が、事実上、基準ビット線およびデータビット線の両方に対してまったく同じになる。
【０１０９】
図18は、本発明の他の実施形態による代替折畳みビット線アンチヒューズメモリアレイを略図で示したものである。図18に示されている代替折畳みビット線アンチヒューズメモリアレイは、図16に示されている折畳みビット線アンチヒューズメモリアレイに類似しているが、ダミーのメモリセルを使用した代替基準電荷回路が使用されている。折畳みビット線アンチヒューズメモリアレイ1200は、図16に既に示され、かつ、図16に関連して説明した構成要素と同じ番号が振られた構成要素を備えており、したがってこれらの構成要素についてのこれ以上の説明は不要である。基準電荷回路1202は、ダミーのメモリセル1204および1206を備えており、それらのゲート端子はそれぞれダミーのワード線DWL0およびDWL1に接続されている。
【０１１０】
正規のアンチヒューズメモリセルは、１つのソース拡散領域しか有していないが、ダミーのメモリセル1204および1206は、基準電圧を受け取るための追加ドレイン拡散領域を有していることに留意されたい。ダミーのメモリセル1204および1206はプログラムされていないが、ダミーのセルは、正のゲート電圧が印加されると、そのソース端子とドレイン端子との間に導電チャネルを形成することができる。ダミーのメモリセル1204および1206の共通端子は、キャパシタンス手段1208および予備充電トランジスタ1210に接続されている。N-チャネル予備充電トランジスタ1210のゲート端子は、予備充電信号PCHに接続されている。キャパシタンス手段1208およびn-チャネル予備充電トランジスタ1210の構成は、PCHがハイ論理レベルにパルスされ、予備充電トランジスタ1210がターンオンすると、キャパシタンス手段1208が予備充電される点を除き、キャパシタンス回路1024およびp-チャネル予備充電トランジスタ1026と等価に機能していることに留意されたい。
【０１１１】
図に示されているこの実施形態では、基準電荷回路1202は上部ビット線に接続されており、一方、図16の基準電荷回路1012は下部にビット線に接続されている。他の実施形態では、図16の基準電荷回路1012を修正し、n-チャネルステアリングトランジスタ1020および1022をダミーのメモリセルに置き換えることができる。上で説明したように、n-チャネル分離トランジスタ1006および1008は、事実上、ビット線を上部部分および下部部分に分割しており、上部部分は高電圧領域であり、下部部分は低電圧領域である。信号ISOは、所定の低供給電圧に制限されているため、プログラミング動作中にビット線の上部部分に出現するあらゆる高電圧を、下部部分に接続された、より敏感な低電圧ビット線感知増幅器回路から遮断することができる。したがって、高電圧領域のトランジスタは、低電圧領域のトランジスタのゲート酸化膜厚さより厚いゲート酸化膜厚さを有することができることは当業者には理解されよう。
【０１１２】
上で説明した実施形態では、PCH*は、最初に、所定の時間継続期間にわたってパルスされ、ステアリングトランジスタ1020および1022がターンオンし、次に、ビット線感知増幅器1014が起動される前にターンオフする。本発明の一実施形態によれば、予備充電信号PCH*と信号E_REFおよびO_REFのタイミングを制御して、基準ビット線として作用しているビット線に追加される電荷の量を調整することができる。したがって基準ビット線の基準レベルを調整することができる。
【０１１３】
図19aは、図16の折畳みビット線アンチヒューズメモリアレイを使用した代替感知方法を示す流れ図であり、一方、図19bは、それに対応する、折畳みビット線アンチヒューズメモリアレイ1000に使用される制御信号の変化を示すタイミング図である。この方法はステップ1300で開始され、キャパシタンス回路1024の予備充電が開始される。これは、ロー論理レベルへのPCH*の降下に対応している。次に、ステップ1302で、ビット線が例えばVSSなどの第1供給電圧まで予備充電される。ステップ1304で、WL0などの選択されたワード線が例えばVCCなどの第2供給電圧に駆動される。メモリセル1004がプログラムされている場合、次にメモリセル1004がWL0電圧をBL*に結合する。ステップ1306で、容量回路1024によって提供される基準電荷がBLに結合される。より詳細には、信号E_REFがハイ論理レベルに駆動され、ステアリングトランジスタ1020がターンオンする。PCH*は依然としてロー論理レベルにあり、したがって図17aの方法よりも多くの電荷をBLに追加することができることに留意されたい。ステップ1308でPCH*がハイ論理レベルまで上昇し、予備充電トランジスタ1026がターンオフする。次のステップ1310でE_REFがロー論理レベルに駆動され、ステアリングトランジスタ1020がターンオフする。ステップ1312でビット線感知増幅器1014が起動され、BLとBL*との間の差が感知される。
【０１１４】
図19aに示されている感知方法は、ステアリングトランジスタ1020がターンオンしている間、予備充電トランジスタ1026をターンオン状態に維持するためにPCH*がアクティブを維持する点を除き、図17aに示されている感知方法に類似している。図19は、提供すべき基準電荷を調整するためのE_REFおよびPCH*に対するタイミング制御の一例である。PCH*パルス継続期間およびE_REF信号非活動化時間は、アクセスされていないビット線上の所望の基準電荷を達成するために適合させることができることは当業者には理解されよう。このタイミングは、試験モードでは外部的に制御することができ、または既知の論理回路を使用して内部的に制御することができる。この調整可能性は、いくつかの有利なアプリケーションを可能にしている。
【０１１５】
基準ビット線上の基準電荷レベルを調整することにより、プログラム済みアンチヒューズメモリセルの相対導電能力を試験することができる。したがってPCH*およびE_REF(またはO_REF)のタイミングを基準ビット線に印加される期待基準電荷または実験基準電荷に対して較正することができるため、都合のいいセルマージニング動作を実行することができる。図19aの方法は、プログラム済みのセルが十分な導通電流を有していることを保証するためのプログラム検証動作のために使用することができる。2セル/ビット動作モードの場合、基準電圧は使用されず、したがって基準電荷回路は使用されない。しかしながら、試験モードでは、相補形ビット線に接続されたプログラム済みのメモリセルが導通している間、一方のビット線上で基準電荷が連続的に増加する可能性がある。最終的にはビット線感知増幅器がその状態をフリップし、プログラム済みのメモリセルによってビット線に印加される電圧を出現させることになる。
【０１１６】
図16および18に示されている本発明の実施形態は、アンチヒューズメモリセルのプログラム済み状態または非プログラム済み状態を感知するために、一対の折畳みビット線の間の電圧差を感知することができる。さらに、基準電荷回路1012のタイミングを調整して、基準ビット線に追加される基準電荷を変更することも可能である。これは、上で説明したように試験動作のために実施することができ、またはプログラム済みのアンチヒューズメモリセルの感知マージンを改善するために最適基準電圧レベルが提供されることを保証するために実施することができる。プロセスの変化によってプログラム済みアンチヒューズメモリセルの電流導通レベルが変化する可能性があり、したがってメモリアレイがプログラムされた後の基準電圧を調整する能力を有することによって信頼性の高い動作が保証されることになることは当業者には理解されよう。
【０１１７】
基準ビット線に追加される電荷を制御信号のタイミングを調整する必要なく調整するためのもう１つの技法は、より多くのキャパシタンスを基準ビット線に選択的に追加することである。図20は、本発明の他の実施形態による代替折畳みビット線アンチヒューズメモリアレイを略図で示したものである。図20に示されている代替折畳みビット線アンチヒューズメモリアレイは、図16に示されている折畳みビット線アンチヒューズメモリアレイに類似しているが、基準ビット線に追加される電荷の量を増加することができる代替基準電荷回路が使用されている。
【０１１８】
折畳みビット線アンチヒューズメモリアレイ1400は、図16に既に示され、かつ、図16に関連して説明した構成要素と同じ参照符号が振られた構成要素を備えており、したがってこれらの構成要素についてのこれ以上の説明は不要である。基準電荷回路1402は、補助キャパシタンス回路1404および1406を備えており、それらのゲート端子はそれぞれ選択信号C1およびC2に接続されている。この実施形態では、補助キャパシタンス回路は、一次キャパシタンス回路1024に並列に接続されたn-チャネルトランジスタとして示されているが、同じ有効性でp-チャネルトランジスタを使用することも可能である。一次キャパシタンス回路1024によって提供される電荷を補助するために、C1およびC2をハイ論理レベルに駆動することによってキャパシタンス回路1404および1406のうちの一方または両方を起動することができる。トランジスタ1404および1406は、トランジスタ1024のサイズとまったく同じサイズにすることも、またはそれぞれ異なるサイズにすることも可能である。さらに、基準ビット線に追加される基準電荷に対するより柔軟性に富んだより細かい制御を提供するために、任意の数の追加キャパシタンス回路を備えることができ、また、任意の組合せの補助キャパシタンス回路を起動することができる。感知動作は、図17aに関連して上で説明した感知動作と同じ感知動作にすることができる。
【０１１９】
信号のタイミングを制御し、かつ、補助キャパシタンスを追加することによって基準電荷を調整するためのこれらの実施形態は、互いに排他的に説明されているが、これらの２つの技法を組み合わせて使用し、最も優れた柔軟性を達成することができる。例えば、図19aに関連して上で説明した感知方法に従ってステアリング信号E_REFまたはO_REFが起動されている間、任意の数の補助キャパシタンス回路を起動し、予備充電することができる。
【０１２０】
上で説明した高速感知スキームの実施形態では、折畳みビット線対の基準ビット線として作用している一方のビット線に基準電荷が追加された。基準電荷回路のタイミングを制御すること、および/または補助キャパシタンスを選択的に追加することによって基準電荷を提供することができる。しかしながら、クロック速度が速い場合、適切に動作させるために必要なタイミングを生成することが現実的ではないか、または不可能な場合がある。したがって、本発明の一実施形態によれば、差動ビット線アンチヒューズメモリアレイのための高速自己感知スキームが提案されている。
【０１２１】
この実施形態による高速自己感知スキームでは、接続されているメモリセルのデータが感知される相補形ビット線対のデータビット線に追加キャパシタンスを追加することができる。つまり、基準ビット線には追加キャパシタンスは追加されない。ビット線に追加される追加キャパシタンスは、追加される追加キャパシタンスを有していない他のビット線(基準ビット線など)に対するそのビット線の電圧の上昇速度を変化させる。
【０１２２】
図21は、本発明のこの実施形態による代替折畳みビット線アンチヒューズメモリアレイを略図で示したものである。図21に示されている代替折畳みビット線アンチヒューズメモリアレイは、図16に示されている折畳みビット線アンチヒューズメモリアレイに類似しているが、データビット線にキャパシタンスを追加する代替基準電荷回路が使用されている。折畳みビット線アンチヒューズメモリアレイ1500は、図16に既に示され、かつ、図16に関連して説明した構成要素と同じ参照符号が振られた構成要素を備えており、したがってこれらの構成要素についてのこれ以上の説明は不要である。基準電荷回路1502は、上で説明したステアリングトランジスタ1020および1022、および該トランジスタ1020および1022の共有ソース/ドレイン端子に接続されたキャパシタンス手段1504を備えている。以下、折畳みビット線アンチヒューズメモリアレイ1500の感知動作について、図22aの流れ図および図22bのタイミング図を参照して説明する。
【０１２３】
トランジスタ1004がアクセスされ(図22bに示されているケース1)、また、トランジスタ1004は、プログラムされていない、ゲート-ドレイン導通チャネルを有していないアンチヒューズメモリセルであることが仮定されている。図22aでは、ステップ1600で感知動作が開始され、ビット線が例えばVSSなどの第1供給電圧まで予備充電される。これは、図22bに示されているハイへのBLPCHのパルス化に対応している。次のステップ1602で、選択されたワード線が例えばVCCなどの第2供給電圧に駆動される。選択されたワード線の起動と同時に生じるが、ステップ1604で言及されているように信号O_REFがVCCまで上昇してステアリングトランジスタ1022がターンオンする。したがってキャパシタンス手段1504は、メモリセル1004が接続されているビット線と同じビット線に結合される。ステップ1606で、H_ENおよびL_ENをそれぞれハイ論理レベルおよびロー論理レベルに駆動することによって感知増幅器がターンオンされる。ビット線BLおよびBL*の両方をVSSまで予備充電することにより、ビット線感知増幅器のp-チャネルトランジスタ1028および1030がターンオンし、BLおよびBL*の両方がH_ENに向かって引っ張られることになる。メモリセル1004は導通していないため、ビット線BLおよびBL*は、いずれもほぼ同じ速度で上昇することになる。
【０１２４】
しかしながら、BL*は、追加キャパシタンス手段1304が接続されているため、BLに対してより遅い速度で上昇することになる。したがって、BLがn-チャネルトランジスタ1034の閾値電圧レベルまで上昇すると、ビット線感知増幅器1014は、完全にラッチしてBLをH_EN論理レベルに駆動し、かつ、BL*をL_EN論理レベルに駆動することになる。このスキームの利点は、基準電荷回路1502に対するタイミングの制御が不要であることである。ビット線感知増幅器1014は、選択されたワード線WL0および適切なステアリング信号が起動されるのと同時、またはその若干後に起動されることが好ましい。
【０１２５】
それとは対照的に、メモリセル1004が、ゲート-ドレイン導通チャネルを有するプログラム済みのアンチヒューズメモリセルである場合(図22bに示されているケース2)、BL*は、最初に、n-チャネルトランジスタ1032の閾値電圧レベルまで上昇することになる。図22bのケース2の場合、ワード線WL0からの電荷の追加により、メモリセル1004は、BL*上に正のオフセットを提供することになる。ビット線感知増幅器1014が起動されると、p-チャネルトランジスタ1028および1030は、BLおよびBL*をE_ENに向かって引っ張ることになる。BL*が上昇する速度は、キャパシタンス手段1504が追加されているため、BLが上昇する速度より依然として遅いが、正の電圧オフセットは、BL*が最初にn-チャネルトランジスタ閾値電圧に到達することになるだけの十分なオフセットである。したがってビット線感知増幅器1014は、ケース1の場合とは反対の状態をラッチする。
【０１２６】
2セル/ビット動作モードにおけるプログラムされていないアンチヒューズメモリセルの試験が抱えている問題の１つは、ビット線感知増幅器が予測不可能な論理状態をラッチする可能性があることである。BLおよびBL*は、いずれも、予備充電されたVSS値で開始するため、わずかな電圧変動または製造変動でもビット線電圧に影響し、延いてはビット線感知増幅器による感知に影響する可能性がある。したがって、データビット線にキャパシタンスを追加するこのスキームによれば、2セル/ビットモードで動作する適切に製造されたメモリセルが矛盾なく感知されることになることを保証することができる。
【０１２７】
上で説明した、折畳みビット線アンチヒューズメモリアレイのための高速感知スキームの実施形態では、ビット線がVSSまで予備充電され、次に、ビット線感知増幅器によって感知するために基準ビット線に基準電荷が印加されるか、またはデータビット線にキャパシタンスが印加された。本発明の他の実施形態によれば、VSSの代わりにVCCまでビット線を予備充電することができる。
【０１２８】
本発明の一実施形態による、VCCまで予備充電する感知方法は、図16の折畳みビット線アンチヒューズメモリアレイを使用して実行することができ、図17aにその概要が示されている感知方法に類似している。図23のタイミング図は、図16の制御信号と２つの異なるケースのビット線BLおよびBL*との変化を示したものである。ケース1では、BL*に接続されたアクセスされたメモリセルは、プログラムされている。ケース2では、BL*に接続されたアクセスされたメモリセルは、プログラムされていない。
【０１２９】
次に、ケース1を使用した、VCCまで予備充電する実施形態について、図23のタイミング図を参照して説明する。両方のビット線が例えばVCCなどの第1供給電圧まで予備充電されると、WL0などのワード線が例えばVCC+1.5ボルトなどの第2供給電圧V1に駆動される。アンチヒューズメモリセル1004がプログラムされている場合、ワード線は、ビット線BL*を約VCC+100ミリボルトの電圧まで引っ張ることになる。次に、E_REFを起動し、E_REFを例えば約VCC+50ミリボルトまで上昇させることによって基準ビット線BLに基準電荷が追加される。ビット線感知増幅器が起動されると、２つのビット線の間の差が感知され、完全にラッチされる。
【０１３０】
一方、アクセスされたメモリセル1004がケース2の場合のように非導電性である場合、データビット線BL*は、基準(または選択されていない)ビット線BL電圧であるVCC+50ミリボルトより低いVCCを維持することになる。したがってビット線感知増幅器は反対の状態をラッチすることになる。
【０１３１】
上で説明した実施形態では、基準電荷は基準ビット線に追加された。このスキームの欠点の１つは、基準電荷のために高い予備充電電圧が必要であることである。データビット線に負の基準電荷が追加される、基準コンデンサを接地まで予備充電する必要がある本発明のVCCまで予備充電する代替実施形態によれば、この欠点が解決される。図24は、２つの異なるケースに対するこの感知実施形態のBLおよびBL*の相対電圧レベルを示すタイミング図である。
【０１３２】
ケース1では、両方のビット線が例えばVCCなどの第1供給電圧まで予備充電されると、WL0などのワード線が例えばVCC+1.5ボルトなどの第2供給電圧V1に駆動される。アンチヒューズメモリセル1004がプログラムされている場合、ワード線は、ビット線BL*を約VCC+100ミリボルトの電圧まで引っ張ることになる。次に、O_REFを起動し、O_REFを例えば50ミリボルトだけ低くすることによってデータビット線BL*に負の基準電荷が追加される。基準ビット線BLはVCCを維持する。したがってビット線感知増幅器が起動されると、データビット線と基準ビット線との間の差が感知され、完全にラッチされる。
【０１３３】
一方、アクセスされたメモリセル1004がケース2の場合のように非導電性である場合、データビット線BL*は、基準(または選択されていない)ビット線BL電圧であるVCCより低い約VCC-50ミリボルトまで降下することになる。したがってビット線感知増幅器は反対の状態をラッチすることになる。
【０１３４】
上で説明した感知/試験スキーム実施形態は、単一のトランジスタアンチヒューズメモリセルからなるメモリアレイに関して説明されている。これらの感知/試験実施形態は、２つのトランジスタを有する、図2および3に示されているような、セルプレート電圧Vcpが適切に制御されるメモリセルなどのメモリセルからなるメモリアレイにも適用することができることは当業者には理解されよう。
【０１３５】
上で説明したすべての実施形態は、メモリアレイのビット線上のデータ、詳細にはメモリアレイの折畳みビット線上のデータを感知するための回路および方法を対象としたものである。半導体の製造およびスケーリングの進歩により、ビット線をメモリアレイに緊密にパッキングすることが可能であり、そのために隣接するビット線とビット線との間の間隔が狭くなっている。これは、直接的には、緊密にパックされたビット線間の容量結合の増加をもたらし、場合によっては読取り誤りの潜在的な原因になっている。ビット線容量結合効果の一例について、図25を参照して説明する。
【０１３６】
図25は、緊密なパッキング構造の４つの金属ビット線BL0、BL1、BL2、BL3および個々のビット線に接続されたメモリセルの略回路図である。図25は、上で説明した本発明の単一トランジスタアンチヒューズトランジスタ実施形態を使用した可能ビット線構成の一例にすぎず、2トランジスタアンチヒューズメモリセルを始めとする任意のメモリセルを使用することができることは当業者には理解されよう。図25に示されているこの例には、４つのアンチヒューズメモリセル1750が存在しており、そのうちの１つにのみラベルが振られている。これらのアンチヒューズメモリセルの各々は、対応するビット線に接続されたドレイン拡散端子およびワード線WLに接続されたゲートを有している。BL0、BL1およびBL3に接続されたメモリセルはプログラムされており、一方、BL2に接続されたメモリセル1750はプログラムされていない。図25では、プログラム済みのアンチヒューズメモリセル1750は、WLとその対応するソース端子との間に接続された、アンチヒューズセルをプログラミングしている間に形成される導電リンクを機能的に説明するための抵抗器素子1752を有している。
【０１３７】
上で説明した感知実施形態のうちの１つによれば、読取り動作に先立ってビット線がVSSまで予備充電される。次に、ワード線WLが高電圧レベルに駆動され、導電リンク(プログラム済み)を有するすべてのメモリセル1750がその対応するビット線を高電圧レベルに向かって充電することになる。これは、ビット線BL0、BL1およびBL3に生じることになる。しかしながら、BL2に接続されたメモリセルはプログラムされていないため、BL2は必ずVSSの予備充電電圧を維持することになる。残念なことに、図にはコンデンサ1754として示されている、隣接するビット線間の容量結合のため、BL2に隣接しているBL1およびBL3の電圧上昇によってBL2が高電圧レベルに向かって引き上げられることになる。したがって、BL2上のデータが誤って感知されることになる。データビット線に隣接するビット線の両方に最悪例シナリオを表現させているが、隣接するビット線のうちの一方を高電圧レベルまで上昇させても、同じ効果がもたらされることになる。したがって、このビット線結合効果を抑制するための新しい予備充電スキームが必要である。
【０１３８】
図26は、本発明の一実施形態による、上で説明したビット線結合効果を抑制するための新規なビット線予備充電回路を有するOTPメモリアレイ1800の略回路図である。この実施形態では、ビット線感知増幅器によって感知するためのデータビット線に隣接するビット線が、データビット線の予備充電電圧の反対の論理状態に対応する電圧レベルまで予備充電される。基準ビット線およびデータビット線は、選択されたビット線と呼ぶことができ、一方、残りのビット線は、選択されていないビット線と呼ぶことができる。つまり、データビット線が論理「0」に対応するVSSまで予備充電されている場合、そのデータビット線に隣接する選択されていないビット線が、論理「1」に対応する高電圧レベルまで予備充電される。別法としては、隣接する選択されていないビット線を、上で説明した高電圧レベルとは異なる電圧レベルまで予備充電することも可能である。したがって、感知中、データビット線は、その対応するメモリセルがプログラムされている場合、高電圧レベルに向かって上昇することになるか、または隣接するビット線に接続されたメモリセルのプログラム済み状態/非プログラム済み状態には無関係に、予備充電されたVSS電圧レベルに留まることになる。
【０１３９】
図26では、OTPメモリアレイ1800は、本発明の実施形態に関連して上で説明したように、好ましくは折畳みビット線スキームで配置されたn-チャネル単一トランジスタアンチヒューズメモリセル1802を備えている。OTPメモリアレイ1800は、これまでの図とは異なって示されているが、依然として折畳みビット線構成の機能を表していることに留意されたい。提案されている予備充電スキームは、任意のタイプのメモリセルおよびビット線アーキテクチャに適用することができることは当業者には明らかであろう。相補形ビット線BL0/BL0*、BL1/BL1*、BL2/BL2*およびBL3/BL3*は、列選択回路1806を介してビット線感知増幅器1804に選択的に結合されている。列選択回路1806は、n-チャネル列選択デバイス1808、1810、1812、1814、1816、1818、1820および1822を使用して構成されている。列選択デバイスは、折畳みビット線構成であるため、対で構成されていることに留意されたい。例えば列選択デバイス1808および1822は、同じ列選択信号Y-SEL[0]によって制御されている。残りの列選択デバイス対は、列選択信号Y-SEL[1]、Y-SEL[2]およびY-SEL[3]によって制御されている。列選択回路1806およびそのn-チャネル列選択デバイスの動作については、当分野でよく知られている。列アドレスに基づいて一対の列選択デバイスが起動され、感知のために１つの相補形ビット線対がビット線感知増幅器1804に結合される。
【０１４０】
いま説明している図26の実施形態によれば、特定のビット線に対する予備充電を選択的に制御するために、選択的予備充電回路1824が提供されている。選択的予備充電回路1824の構成は、列選択回路1806の構成に類似しており、ビット線を予備充電電圧回路1842に結合するためのn-チャネル列予備充電デバイス1826、1828、1830、1832、1834、1836、1838および1840を備えている。同様に、列予備充電デバイスも対で構成されており、PC_S[0]などの１つの予備充電選択信号によってビット線の相補形対に接続された列予備充電デバイスの対が起動されるようになっている。例えば、列予備充電デバイス1826および1840は、１つのこのような対を形成している。列予備充電デバイスの残りの対は、PC_S[1]、PC_S[2]およびPC-S[3]によって制御されている。この実施形態の場合、同じビット線に接続された列予備充電デバイスの個々の対および列選択デバイスの個々の対を制御している信号は、相補形列アドレス信号(図示せず)に基づいている。より詳細には、PC_S[0]ないしPC_S[3]およびY_SEL[0]ないしY_SEL[3]は、相補形列アドレス信号を使用した異なる復号回路および異なるタイミングを使用して生成されている。
【０１４１】
一実施形態では、予備充電電圧回路1842は、読取り動作に先立って所定の予備充電電圧レベルを提供することができる。他の実施形態では、予備充電電圧回路1842は、単純にVCC供給電圧であってもよい。いずれの実施形態においても、図16の予備充電回路1010に類似した一次予備充電回路は、ビット線感知増幅器回路1804との統合が可能であり、それにより、読取り動作に先立って、選択されたビット線のみをVSSまで予備充電することができる。
【０１４２】
本発明の一実施形態による予備充電動作の方法によれば、選択的予備充電回路1824の列予備充電デバイスおよび列選択デバイスは、選択されたビット線がVSSまで予備充電され、一方、選択されたビット線に隣接するビット線が高電圧レベルまで予備充電されるよう、予備充電フェーズでは同時に起動される。予備充電フェーズの間、高電圧レベルまで予備充電するための特定のビット線に対する制御は、信号PC_S[0]ないしPC-S[3]を制御することによって達成することができる。予備充電フェーズの次は読取りフェーズである。読取りフェーズでは、選択されたワード線が起動され、適切な基準電荷が基準ビット線に追加され、また、データを感知するためにデータビット線および基準ビット線の両方がビット線感知増幅器1804に結合される。
【０１４３】
次に、本発明の好ましい実施形態による選択的予備充電回路1824の一動作例について、図26の回路および図27の流れ図を参照して説明する。読取り動作のためにWL1が起動されること、また、WL1ならびにBL3*、BL2*およびBL0*に接続されたメモリセルはプログラムされ、一方、WL1およびBL1*に接続されたメモリセルはプログラムされていないことが仮定されている。ステップ1900で、デバイス1828および1838を除く選択的予備充電回路1824のすべての列予備充電デバイスが起動され、BL1およびBL1*を除くすべてのビット線が高電圧レベルまで予備充電される。
【０１４４】
ステップ1902で同時に生じるが、BLSA1804内のVSS回路への予備充電が起動されている間、Y_SEL[1]をハイ論理レベルに駆動することによって列選択デバイス1810および1820のみがターンオンされる。列復号スキームが相補形列アドレスに基づいているため、デバイス1828および1838がターンオフし、一方、デバイス1826、1830、1832、1834、1836および1838がターンオンする。したがって、選択されたビット線BL1/BL1*に隣接する選択されていないビット線は高電圧レベルに駆動され、一方、選択されたビット線はVSSに駆動される。次に、ステップ1904でWL1を高電圧レベルに駆動することができる。BL1は、シングルエンド感知スキームでは基準ビット線であってもよいが、2セル/ビット感知スキームでは相補形ビット線にすることができる。次に、ステップ1906で、BL1/BL1*上の電圧差を感知するためにビット線感知増幅器1804を起動することができる。
【０１４５】
既に言及したように、信号PC_S[0]ないしPC_S[3]およびY_SEL[0]ないしY_SEL[3]は、相補形方式で復号される信号であるが、それらは互いに逆の関係ではない。本発明の実施形態の実際的な実施態様では、ワード線の起動に先立って、適切な列選択デバイスのターンオンを維持しつつ列予備充電デバイスをターンオフすることによって、選択されていないビット線の予備充電を終了しなければならない。感知が終了すると、選択されていないビット線の予備充電を再開することができる。したがって、適切なタイミング制御を実施することによってこの所望の動作を達成することができる。さらに、信号PC_S[0]ないしPC_S[3]およびY_SEL[0]ないしY_SEL[3]に対する制御は、部分的には列アドレスへの変更に基づくことも可能である。例えば、後続する読取りサイクルに同じ列アドレスが使用される状況では、選択されたビット線はVSSまで予備充電されることになり、一方、選択されていない残りのビット線は、高電圧レベルまで予備充電される。それとは逆に、読取りサイクルと読取りサイクルとの間で列アドレスが変化する場合、１つの読取りサイクルの終了時に、すべてのビット線を高電圧レベルまで予備充電することができる。次に、新しい列アドレス信号(Y_SEL[0]ないしY_SEL[3])が起動されると、選択されたビット線が高電圧レベルからVSSまで予備充電される。
【０１４６】
いま説明したビット線予備充電実施形態は、上で説明したすべてのビット線感知スキームと組み合わせて使用することができることを理解されたい。
【０１４７】
したがって、図26の実施形態に示されているように、選択されていないビット線が、該ビット線に接続されているメモリセルのプログラム済み状態/非プログラム済み状態に無関係に、予備充電された高電圧レベルを維持することになるため、データビット線および基準ビット線を除くすべてのビット線を高電圧レベルまで予備充電することにより、ビット線容量結合効果を最小化することができる。いま説明した４つのビット線のグループの実施形態では、３つのビット線が高電圧レベルまで予備充電されることになる。これは、多くのビット線がVSSからVDDまで予備充電されるため、次の読取り動作のための準備での電力消費の原因になることがある。高電圧レベルまで予備充電する必要があるのは、選択されたビット線に直接隣接しているビット線のみであるため、隣接していないすべての非選択ビット線は、第1および第2の予備充電フェーズの間、VSSまで予備充電したままにすることができる。図28は、ビット線の電力消費を節約するための代替ビット線予備充電実施形態を示したものである。
【０１４８】
OTPメモリアレイ2000は、列予備充電デバイスの制御接続を除き、図26に示されているOTPメモリアレイ1800とまったく同じである。詳細には、列予備充電デバイス1826、1830、1836および1840のゲート端子は、偶数列のために復号される偶数予備充電選択信号PC_S[EVEN]に接続されており、また、列予備充電デバイス1828、1832、1834および1838のゲート端子は、奇数列のために復号される奇数予備充電選択信号PC_S[ODD]に接続されている。この単純化された復号化スキームによれば、予備充電フェーズの間、高電圧レベルまで予備充電する必要のあるビット線の数を最少化することができる。したがって電力消費が減少する。図26に関連して上で説明した同じ例を使用すると、PC_S[ODD]がロー論理レベルに駆動されると、列予備充電デバイス1828、1832、1834および1838がターンオフすることになる。ビット線BL3/BL3*は選択されていないが、それらは、予備充電フェーズの間、高電圧レベルに駆動されない。
【０１４９】
列アドレス復号化は、上で説明した、列アクセスデバイスおよび予備充電アクセスデバイスのための制御機能を達成するために容易に構成することができることは当業者には理解されよう。予備充電電圧レベルは、電力消費を最少化し、かつ、ビット線結合効果に対する十分な保護を提供するためにさらに最適化することができる。
【０１５０】
上で説明した本発明の実施形態は、個々の回路または方法によってもたらされる利益および利点を実現するべく互いに組み合わせることができる。例えば、図25ないし27に示されているビット線予備充電スキームは、図16に示されている感知スキームと組み合わせることができる。
【０１５１】
上で説明したアンチヒューズトランジスタの実施形態は、標準CMOSプロセスを使用して製造することができ、単純なマスク操作によってその特定の構造を形成することができる。したがって、上で説明したアンチヒューズトランジスタおよびメモリアレイは、p-型またはn-型のいずれかのアンチヒューズとして低コストで製造することができる。
【０１５２】
本発明の実施形態について、単一の多結晶シリコンゲートアンチヒューズトランジスタセルに関して説明したが、上で言及した教示は、金属ゲートデバイスに適用することができ、また、図2および3に示されている構造に類似したデュアルゲート構造にも適用することができる。このような実施形態では、厚いゲート酸化膜部分の上にゲート14を形成することができ、一方、薄いゲート酸化膜部分の上に頂部プレート16を形成することができる。上で説明した、高電圧拡散ドーピングおよびRPOが形成されるサリサイデーションなどの技法を介して酸化膜の破壊が改善される。したがって、頂部プレート16および拡散領域22の下方の薄いゲート酸化膜の共通エッジ部分に融解可能エッジを配置することができ、一方、ゲート14および拡散領域24の下方の厚い酸化膜の共通エッジ部分にアクセスエッジを配置することができる。
【０１５３】
本発明の実施形態は、SiO2または他のゲート誘電体のいずれかを使用した、DRAM、EPROM、EEPROMおよびフラッシュを始めとする他のあらゆるバルクMOS、薄膜およびSOI技術にも等しく適用されることは当業者には理解されよう。さらに、当業者は、分離されたp-ウェルおよび負のバイアスを使用するか、または正の電圧のみを利用して、上で説明したp-チャネルデバイスをn-チャネルデバイスに容易に取り入れることができる。
【０１５４】
本発明のアンチヒューズ構造は、RF-IDタグを始めとするあらゆるワンタイムプログラマブルアプリケーションに利用することができる。RF-IDタグ化アプリケーションは、詳細には、例えば販売、安全保護、輸送、物流および軍事アプリケーションの産業でますます受け入れられている。いま説明したアンチヒューズトランジスタ発明の単純性および完全なCMOS互換性は、集積回路製造プロセスおよび試験プロセスに対するRF-IDタグ概念のアプリケーションを可能にしている。したがって、スプリットチャネルアンチヒューズタグをすべてのウェハ上および/またはウェハ上のすべてのダイ上でRF通信インターフェースと組み合わせて利用し、ICの製造およびパッケージング中ならびに印刷回路基板のアセンブリ中におけるチップ特化情報およびウェハ特化情報の非接触プログラミングおよび読取りを可能にすることにより、IC製造の生産性を向上させることができる。
【０１５５】
上で説明した本発明の実施形態は単なる例示にすぎない。当業者は、本明細書における特許請求の範囲によってのみ定義される本発明の範囲を逸脱することなくこれらの特定の実施形態に改変、修正および変更を加えることが可能である。
【符号の説明】
【０１５６】
10 アクセストランジスタ
12 アンチヒューズデバイス
14 アクセストランジスタのゲート
16 アンチヒューズデバイスの頂部プレート
18、118、202、302、402 能動領域
20、606 薄いゲート酸化膜
22、24、110、112 拡散領域
100、200、210、300、314、400、702、1002、1004、1750、1802 アンチヒューズトランジスタ(メモリセル、アンチヒューズメモリセル)
102 可変厚ゲート酸化膜
104、602 基板チャネル領域
106、206、306、406 多結晶シリコンゲート
108 側壁スペーサ
114 LDD領域
116、204、304、404 ビット線コンタクト
120、208、308、408 OD2マスク(厚いゲート酸化膜が成長する領域)
310 アクセスエッジ
312 融解可能エッジ
410 多結晶シリコンコンタクト
412 PRO
600 中間ゲート酸化膜
604 将来の薄い酸化膜領域
700、800 アンチヒューズトランジスタメモリアレイ(メモリアレイ)
704、1006、1008 分離トランジスタ
706、708、710、712 パスゲート(パストランジスタ)
714 交点感知増幅器
716 差動感知増幅器(折畳みビット線感知増幅器)
820 セグメント
822 ワード線コンタクト
900 感知/プログラム回路
902 高電圧交差結合p-型ラッチ回路
904 低電圧感知回路
906 厚いゲート酸化膜分離トランジスタ
1000、1200、1400、1500 折畳みビット線アンチヒューズメモリアレイ
1010 予備充電回路
1012、1202、1402、1502 基準電荷回路
1014、1804 ビット線感知増幅器(BLSA)
1016、1018、1026、1210 予備充電トランジスタ
1020、1022 ステアリングトランジスタ
1024 キャパシタンス回路(容量回路、一次キャパシタンス回路、トランジスタ)
1028、1030 p-チャネルトランジスタ
1032、1034 n-チャネルトランジスタ
1204、1206 ダミーのメモリセル
1208、1504 キャパシタンス手段
1304 追加キャパシタンス手段
1404、1406 補助キャパシタンス回路(トランジスタ)
1752 抵抗器素子
1754 コンデンサ
1800、2000 OTPメモリアレイ
1806 列選択回路
1808、1810、1812、1814、1816、1818、1820、1822 n-チャネル列選択デバイス
1824 選択的予備充電回路
1842 予備充電電圧回路
1826、1828、1830、1832、1834、1836、1838、1840 列予備充電デバイス
【特許請求の範囲】
【請求項１】
ワンタイムプログラマブル(OTP)メモリセルを備えたメモリアレイであって、
一対の相補形ビット線と、
前記一対の相補形ビット線を第1電圧レベルまで予備充電するための予備充電回路と、
前記OTPメモリセルのゲート端子に接続された複数のワード線と、
ビット線感知動作の間、容量性負荷手段を前記一対の相補形ビット線の一方のビット線に選択的に結合するための基準回路と、
前記一対の相補形ビット線の電圧差を感知するためのビット線感知増幅器と
を具備し、
前記一対の相補形ビット線は、個々のビット線が前記OTPメモリセルの拡散端子に接続されており、
前記複数のワード線のうちの少なくとも１つは、前記一対の相補形ビット線の前記一方のビット線を、対応するOTPメモリセルのプログラマブル導電リンクを介して第2電圧レベルに駆動する機能を有することを特徴とするメモリアレイ。
【請求項２】
前記基準回路が、ビット線予備充電動作の間、前記容量性負荷手段を前記一対の相補形ビット線の前記一方のビット線に結合するためのステアリング回路を具備することを特徴とする請求項1に記載のメモリアレイ。
【請求項３】
データビット線および基準ビット線を具備した一対の相補形ビット線に接続されたワンタイムプログラマブル(OTP)メモリセルを感知するための方法であって、
a)感知増幅器のオフセットを画定するキャパシタンス手段を前記データビット線に結合するステップと、
b)前記データビット線および前記基準ビット線を第1電圧レベルまで予備充電するステップと、
c)ワード線を第2電圧レベルに駆動するステップと、
d)前記OTPメモリセルがプログラムされている場合、前記ワード線に接続されたOTPメモリセルを使用して前記データビット線を前記第2電圧レベルに向かって充電するステップと、
e)前記データビット線と前記基準ビット線との間の電圧差を決定するために前記感知増幅器を起動するステップと
を有することを特徴とする方法。
【請求項４】
予備充電する前記ステップが、前記データビット線および前記基準ビット線に隣接するビット線を第3電圧レベルまで予備充電するステップを有することを特徴とする請求項3に記載の感知方法。
【請求項５】
結合する前記ステップが、前記キャパシタンス手段を前記データビット線に結合するためのステアリングデバイスを起動するステップを有することを特徴とする請求項3に記載の感知方法。
【請求項６】
ビット線およびワード線に接続されたワンタイムプログラマブル(OTP)メモリセルと、
選択された相補形ビット線対を第1電圧レベルまで選択的に予備充電するための第1予備充電回路と、
前記選択された相補形ビット線対に隣接するビット線を第2電圧レベルまで選択的に予備充電するための第2予備充電回路と、
復号された列アドレス信号に応答して列選択デバイスを介して前記選択された相補形ビット線対に結合される感知増幅器と
を具備することを特徴とする相補形ビット線メモリアレイ。
【請求項７】
前記第1予備充電回路および前記第2予備充電回路が、少なくとも１つのワード線の起動に先立って、または前記少なくとも１つのワード線が起動された直後に、前記選択された相補形ビット線および前記選択された相補形ビット線に隣接するビット線をフロートさせるためにターンオフされることを特徴とする請求項6に記載の相補形ビット線メモリアレイ。
【請求項８】
前記OTPメモリセルの各々が、
基板内のチャネル領域上の多結晶シリコンゲートと、
前記チャネル領域の第1端部の近傍の拡散領域と、
前記多結晶シリコンゲートと前記基板との間の可変厚ゲート酸化膜と
を有し、
前記多結晶シリコンゲートは、前記チャネルが第1端部および第2端部によって画定されるプリセット長を有し、
前記可変厚ゲート酸化膜は、
前記チャネル領域の前記第1端部から前記プリセット長の所定の距離まで展開している厚いゲート酸化膜部分と、
前記所定の距離から前記チャネル領域の前記第2端部まで展開している薄いゲート酸化膜部分と
を有することを特徴とする請求項6に記載の相補形ビット線メモリアレイ。
【請求項９】
ワンタイムプログラマブル(OTP)メモリセルを具備した相補形ビット線メモリアレイを予備充電するための方法であって、
a)選択されたビット線対を第1電圧レベルまで予備充電するステップと、
b)前記選択されたビット線対に隣接する非選択ビット線を第2電圧レベルまで予備充電するステップと、
c)前記OTPメモリセルに接続された少なくとも１つのワード線を駆動するステップと
を有し、
前記OTPメモリセルに接続された少なくとも１つのワード線を駆動する前記ステップにおいて、前記OTPメモリセルは、前記OTPメモリセルがプログラムされている場合、前記選択されたビット線対の各々の一方のビット線をワード線電圧レベルに向かって充電され、一方、前記第2電圧レベルまで予備充電されたビット線に接続されたOTPメモリセルは、その駆動能力が抑制されることを特徴とする方法。
【請求項１】
ワンタイムプログラマブル(OTP)メモリセルを備えたメモリアレイであって、
一対の相補形ビット線と、
前記一対の相補形ビット線を第1電圧レベルまで予備充電するための予備充電回路と、
前記OTPメモリセルのゲート端子に接続された複数のワード線と、
ビット線感知動作の間、容量性負荷手段を前記一対の相補形ビット線の一方のビット線に選択的に結合するための基準回路と、
前記一対の相補形ビット線の電圧差を感知するためのビット線感知増幅器と
を具備し、
前記一対の相補形ビット線は、個々のビット線が前記OTPメモリセルの拡散端子に接続されており、
前記複数のワード線のうちの少なくとも１つは、前記一対の相補形ビット線の前記一方のビット線を、対応するOTPメモリセルのプログラマブル導電リンクを介して第2電圧レベルに駆動する機能を有することを特徴とするメモリアレイ。
【請求項２】
前記基準回路が、ビット線予備充電動作の間、前記容量性負荷手段を前記一対の相補形ビット線の前記一方のビット線に結合するためのステアリング回路を具備することを特徴とする請求項1に記載のメモリアレイ。
【請求項３】
データビット線および基準ビット線を具備した一対の相補形ビット線に接続されたワンタイムプログラマブル(OTP)メモリセルを感知するための方法であって、
a)感知増幅器のオフセットを画定するキャパシタンス手段を前記データビット線に結合するステップと、
b)前記データビット線および前記基準ビット線を第1電圧レベルまで予備充電するステップと、
c)ワード線を第2電圧レベルに駆動するステップと、
d)前記OTPメモリセルがプログラムされている場合、前記ワード線に接続されたOTPメモリセルを使用して前記データビット線を前記第2電圧レベルに向かって充電するステップと、
e)前記データビット線と前記基準ビット線との間の電圧差を決定するために前記感知増幅器を起動するステップと
を有することを特徴とする方法。
【請求項４】
予備充電する前記ステップが、前記データビット線および前記基準ビット線に隣接するビット線を第3電圧レベルまで予備充電するステップを有することを特徴とする請求項3に記載の感知方法。
【請求項５】
結合する前記ステップが、前記キャパシタンス手段を前記データビット線に結合するためのステアリングデバイスを起動するステップを有することを特徴とする請求項3に記載の感知方法。
【請求項６】
ビット線およびワード線に接続されたワンタイムプログラマブル(OTP)メモリセルと、
選択された相補形ビット線対を第1電圧レベルまで選択的に予備充電するための第1予備充電回路と、
前記選択された相補形ビット線対に隣接するビット線を第2電圧レベルまで選択的に予備充電するための第2予備充電回路と、
復号された列アドレス信号に応答して列選択デバイスを介して前記選択された相補形ビット線対に結合される感知増幅器と
を具備することを特徴とする相補形ビット線メモリアレイ。
【請求項７】
前記第1予備充電回路および前記第2予備充電回路が、少なくとも１つのワード線の起動に先立って、または前記少なくとも１つのワード線が起動された直後に、前記選択された相補形ビット線および前記選択された相補形ビット線に隣接するビット線をフロートさせるためにターンオフされることを特徴とする請求項6に記載の相補形ビット線メモリアレイ。
【請求項８】
前記OTPメモリセルの各々が、
基板内のチャネル領域上の多結晶シリコンゲートと、
前記チャネル領域の第1端部の近傍の拡散領域と、
前記多結晶シリコンゲートと前記基板との間の可変厚ゲート酸化膜と
を有し、
前記多結晶シリコンゲートは、前記チャネルが第1端部および第2端部によって画定されるプリセット長を有し、
前記可変厚ゲート酸化膜は、
前記チャネル領域の前記第1端部から前記プリセット長の所定の距離まで展開している厚いゲート酸化膜部分と、
前記所定の距離から前記チャネル領域の前記第2端部まで展開している薄いゲート酸化膜部分と
を有することを特徴とする請求項6に記載の相補形ビット線メモリアレイ。
【請求項９】
ワンタイムプログラマブル(OTP)メモリセルを具備した相補形ビット線メモリアレイを予備充電するための方法であって、
a)選択されたビット線対を第1電圧レベルまで予備充電するステップと、
b)前記選択されたビット線対に隣接する非選択ビット線を第2電圧レベルまで予備充電するステップと、
c)前記OTPメモリセルに接続された少なくとも１つのワード線を駆動するステップと
を有し、
前記OTPメモリセルに接続された少なくとも１つのワード線を駆動する前記ステップにおいて、前記OTPメモリセルは、前記OTPメモリセルがプログラムされている場合、前記選択されたビット線対の各々の一方のビット線をワード線電圧レベルに向かって充電され、一方、前記第2電圧レベルまで予備充電されたビット線に接続されたOTPメモリセルは、その駆動能力が抑制されることを特徴とする方法。
【図９】
【図１０ａ】
【図１０ｂ】
【図１０ｃ】
【図１１ａ】
【図１１ｂ】
【図１３】
【図１５】
【図１６】
【図１７ａ】
【図１８】
【図１９ａ】
【図２０】
【図２１】
【図２２ａ】
【図２５】
【図２６】
【図２７】
【図２８】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６ａ】
【図６ｂ】
【図７ａ】
【図７ｂ】
【図８】
【図１２】
【図１４】
【図１７ｂ】
【図１９ｂ】
【図２２ｂ】
【図２３】
【図２４】
【図１０ａ】
【図１０ｂ】
【図１０ｃ】
【図１１ａ】
【図１１ｂ】
【図１３】
【図１５】
【図１６】
【図１７ａ】
【図１８】
【図１９ａ】
【図２０】
【図２１】
【図２２ａ】
【図２５】
【図２６】
【図２７】
【図２８】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６ａ】
【図６ｂ】
【図７ａ】
【図７ｂ】
【図８】
【図１２】
【図１４】
【図１７ｂ】
【図１９ｂ】
【図２２ｂ】
【図２３】
【図２４】
【公開番号】特開２０１３−８０５５８（Ｐ２０１３−８０５５８Ａ）
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願番号】特願２０１２−２６９１０８（Ｐ２０１２−２６９１０８）
【出願日】平成２４年１２月１０日（２０１２．１２．１０）
【分割の表示】特願２００９−５４３３１０（Ｐ２００９−５４３３１０）の分割
【原出願日】平成１９年３月２９日（２００７．３．２９）
【出願人】（５０９１７４３２５）シデンス・コーポレーション (4)
【Ｆターム（参考）】
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願日】平成２４年１２月１０日（２０１２．１２．１０）
【分割の表示】特願２００９−５４３３１０（Ｐ２００９−５４３３１０）の分割
【原出願日】平成１９年３月２９日（２００７．３．２９）
【出願人】（５０９１７４３２５）シデンス・コーポレーション (4)
【Ｆターム（参考）】
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