【課題】容量を充放電させ信号を遅延させる回路の遅延時間の温度依存性を緩和し回路規模の増大を抑制可能とした半導体装置の提供。
【解決手段】互いに異なる電源電圧を与える第１の電源（ＶＤＤ）と第２の電源（ＶＳＳ）の間に直列に接続され、制御電極が共通に接続された第１及び第２のＦＥＴ（Ｍ１１、Ｍ１２）と、前記第１及び第２のＦＥＴの間に接続する第１の回路を有するインバータを備え、前記第１の回路は、互いに並列に接続された第１の抵抗素子（Ｒ１２）と第３のＦＥＴ（Ｍ１３）を備え、前記第１の抵抗素子（Ｒ１２）の抵抗値は正の温度特性を有し、前記第３のＦＥＴ（Ｍ１３）は、その動作範囲に、第３のＦＥＴ（Ｍ１３）の端子間抵抗が、第１の抵抗素子（Ｒ１２）の温度特性と逆極性の負の温度特性を示す領域を含む。 （もっと読む）

【課題】 1個の基準電圧源を用いて、中間電圧(コモン電圧)及び出力振幅について温度特性がフラットになり、搭載されるＩＣチップの面積増大を防ぐことが出来るＬＶＤＳ出力回路を提供する。
【解決手段】 中間電圧(コモン電圧)作成用の基準電圧はバンドギャップリファレンス回路１の演算増幅器５の出力部から引き出し、振幅を決める定電流回路の基準電圧はバンドギャップ電圧を作る際に使用する抵抗Ｒ４１、Ｒ４２の節点１４（中間タップ）から引き出す。そして、引き出し部分は電流検出用抵抗Ｒ６の温度特性に合わせる。検出用抵抗の温度特性と中間タップの位置での温度特性を合わせることにより、定電流回路３全体としての温度変化を無くすようにする。このようにして、１つのバンドギャップリファレンス回路１を用いて温度変化無しにＬＶＤＳ出力回路を駆動できる。 （もっと読む）

【課題】差動出力電圧の振幅のばらつきを抑制した出力回路を提供する。
【解決手段】出力回路は，定電圧ノードと基準電源との間に，複数のスイッチ素子のオン，オフにより合成抵抗値が可変制御可能な複数の抵抗を有し，定電圧ノードに第１の電流を生成する定電流生成回路と，第１の電流をカレントミラーにより生成した第２の電流を，内部回路から供給される内部差動信号に応じて，出力端子対に出力する出力駆動回路と，出力端子対の出力差動電圧の差が所望の電圧差と一致するように，定電流生成回路の複数のスイッチ素子を制御するスイッチ素子制御信号を生成する出力振幅調整部とを有する。 （もっと読む）

【課題】後段のイネーブル回路を確実に制御し、また電源電圧が高くなっても消費電流が増大しないようにする。
【解決手段】制御入力端子１にゲートが接続されソースがトランジスタＭＮ２を介して接地に接続されたトランジスタＭＮ１と、トランジスタＭＮ１のドレインと電源ＶＤＤとの間に接続された抵抗Ｒ２と、抵抗Ｒ２の両端にソースとドレインが接続されたトランジスタＭＰ１と、トランジスタのＭＰ１ゲートとソース間に接続された抵抗Ｒ３と、ソースがトランジスタＭＰ１のゲートに接続されゲートがトランジスタＭＰ１のドレインに接続されドレインが負荷回路３に接続されたトランジスタＭＰ２とを備え、トランジスタＭＰ２のゲートを制御出力端子２に接続した。 （もっと読む）

【課題】可変抵抗回路の抵抗値の調整可能範囲が大きな半導体装置を提供する。
【解決手段】この半導体装置は、複数組の抵抗素子ＲＡ，ＲＢおよび複数組のトランジスタＰ，Ｑを含む出力バッファＤＯＢと、複数のレプリカ回路ＲＰと、複数組の演算増幅器ＡＰ，ＡＮとを備え、出力バッファＤＯＢの出力インピーダンスＺｐ，Ｚｎが所定値になるように、複数組のトランジスタＰ，Ｑのドレイン電流を調整する。したがって、製造プロセスなどの変動によって抵抗素子ＲＡ，ＲＢの抵抗値が大きく変動した場合でも、出力インピーダンスＺｐ，Ｚｎを所定値に設定できる。 （もっと読む）

【課題】出力アンプのスルーレートを、出力負荷変動があっても高精度に調整可能なスルーレート制御回路を提供すること。
【解決手段】制御時間設定回路がスルーレートを検出するタイミング信号を発生し、電圧比較回路が、出力アンプの出力信号と、上記のタイミング信号によるタイミングに応じた制御電圧との比較を行う。比較結果に応じて、出力アンプ制御回路が、出力アンプのバイアス電流を制御する。上記した処理を、スルーレート制御期間において複数回繰り返す。 （もっと読む）

【課題】ゲート電圧に対する遅延調整を行わずに、クロスポイントの変動を抑えること。
【解決手段】駆動部１００と出力部１０１は、カレントミラー構成により、プロセス、電圧、温度条件が変動しても共に同一の変動となるため、入力信号ＩＮＴの信号レベルが“Ｈ”から“Ｌ”に切り替わる際、ＭＯＳＦＥＴ３、６がオンしているときに、ＭＯＳＦＥＴ５、４がオフ状態からオン状態に速く切り替わることはない。従って、クロスポイントの変動を抑えることができる。また、この構成により、ゲート電圧ＰＬ、ＰＲ、ＮＬ、ＮＲは、電源電圧ＶＳＳからＶＤＤまでフルスイングされないため、ＭＯＳＦＥＴ３、６をオンさせ、ＭＯＳＦＥＴ５、４をオフさせる場合、ゲート電圧ＰＬの立ち下がりに対してゲート電圧ＮＬの立ち下がりに遅延をもたせたり、ゲート電圧ＮＲの立ち上がりに対してゲート電圧ＰＲの立ち上がりに遅延をもたせたりする必要がない。 （もっと読む）

【課題】データ出力タイミングの設計を簡略化出来る半導体装置を提供すること。
【解決手段】第１クロックＣＬＫに同期してデータを連続的に出力する半導体装置であって、外部から与えられる前記第１クロックＣＬＫから第２クロックＩＣＬＫを生成するクロック生成回路５０、５１と、前記第２クロックＩＣＬＫに同期して動作し、前記データが入力されるフリップフロップ回路５２と、前記フリップフロップ回路５２から出力される前記データを外部へ出力する出力バッファ回路５４と、バンドギャップリファレンス回路２２を含み、該バンドギャップリファレンス回路２２により制御される電圧Ｖ_ＢＧＲを発生し、該電圧Ｖ_ＢＧＲを前記クロック生成回路５０、５１、前記フリップフロップ回路５２及び前記出力バッファ回路５４へ電源電圧として供給する電源回路とを備える。 （もっと読む）

【課題】ＦＥＴの閾値電圧の変動に起因するアンプのセンスマージンの低下を防止可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、信号線（ＢＬ）に信号を出力する第１の回路（ＭＣ）と、ＦＥＴ（Ｑ１、Ｑ２、Ｑ３）と、信号線に基準電位を与える第２の回路（Ｑ５）を備えている。ＦＥＴＱ１はノードＮ１の電位と駆動信号ＳＥＴの電位との間の電位差に応じてゲート容量が制御されるゲーテッドダイオードとして機能し、ＦＥＴＱ２は制御信号ＴＧに応じて信号線とノードＮ１との間の接続を制御し、ＦＥＴＱ３はゲートがノードＮ１に接続されノードＮ１の信号電圧を増幅する。導通状態のＦＥＴＱ２を非導通に制御した後、駆動信号ＳＥＴの電位は第１の電位から第２の電位に遷移する。ＦＥＴＱ１の閾値電圧の変動量に対応して少なくとも第１の電位をオフセット制御し、ＦＥＴＱ３のセンス増幅時にＦＥＴＱ１の閾値電圧の変動を補償する。 （もっと読む）

【課題】電圧調整回路を提供するための改善された技法を提供する。
【解決手段】供給電圧ノードを出力電圧ノードに接続するプルアップｐ型閾値デバイスであって、制御信号に依存してオフに切り替えられるように構成されるプルアップｐ型閾値デバイスを備える電圧調整回路が提供される。プルダウンスタックは、出力電圧ノードを基準電圧ノードに接続し、プルダウンスタックは、直列で接続されるプルダウンｐ型閾値デバイスおよびプルダウンｎ型閾値デバイスを備える。インバータは、出力電圧ノードから入力を受け取るように構成され、カットオフ信号を生成するように構成され、プルダウンｎ型閾値デバイスは、制御信号に依存してオンに切り替えられるように構成され、プルダウンｐ型閾値デバイスは、カットオフ信号に依存してオフに切り替えられるように構成される。 （もっと読む）

【課題】 温度条件が変化しても停止電圧との適切な電位差を保ち低消費電力を実現する集積回路装置等を提供する。
【解決手段】 集積回路装置１であって、第１の振幅と比べて、入力された発振信号４００の振幅の方が大きい場合に、第１の矩形波信号４０８を出力する第１の矩形波信号生成部１１と、前記第１の振幅よりも大きな第２の振幅と比べて、前記発振信号４００の振幅の方が大きい場合に、第２の矩形波信号４０２を出力する第２の矩形波信号生成部１２を含む。 （もっと読む）

【課題】従来は、ヒータの制御を主制御部が行うようにしていたため、低温起動時において、装置内が所定の温度以上に加熱され装置動作に入る前の段階で、装置全体に電力を供給することになり、消費電力が多くなるという課題があった。
【解決手段】伝送装置を、主制御部と、消費電力が主制御部よりも小さい副制御部と、伝送装置外部との間で信号を送受信するインタフェース部と、該インタフェース部で受信した信号を増幅する増幅部と、伝送装置内を所定の温度に加熱する加熱部と、伝送装置内の温度を検出する温度検出部とから構成し、伝送装置の起動時において、まず副制御部が起動され、副制御部が増幅部への電力供給を行うとともに、温度検出部により伝送装置内の温度を検出し、伝送装置内が所定の温度以上である場合は、主制御部の起動を行い、伝送装置内が所定の温度未満である場合は、加熱部を加熱制御し、伝送装置内が所定の温度以上になると主制御部の起動を行うようにする。 （もっと読む）

【課題】本発明は、電子回路の所与の機能又は動作の実行を監視するための方法及び回路を提供する。
【解決手段】デジタル信号(EN)を監視する方法は、第１のP チャネルMOS トランジスタ(P1)を、監視されるべき前記信号が第１の状態にある期間に負バイアス温度不安定性(NBTI)タイプの劣化状態に置くステップと、前記第１のP チャネルMOS トランジスタ(P1)の飽和電流を表す第１の量(V_MES)を、監視されるべき前記信号が第２の状態に切り替わるとき測定するステップと、前記第１の量が閾値(TH)を超えるとき、監視結果を示す検出信号(DET) を与えるステップとを備えている。 （もっと読む）

【課題】電源電圧を変更することなく、広い温度範囲でリーク電流を抑えて動作する半導体装置を提供する。
【解決手段】しきい値電圧が第１電圧である第１トランジスタを含む高ＶＴ部７と、しきい値電圧が第１電圧よりも低い第２電圧である第２トランジスタを含む低ＶＴ部８と、温度を測定し、温度が所定の温度より高い高温状態であるか、温度が所定の温度よりも低い低温状態であるかを判定し、高温状態を示す信号又は低温状態を示す信号を出力する温度検知部６と、高温状態を示す信号、又は低温状態を示す信号を受信し、高温状態を示す信号に基づいて高ＶＴ部７を動作させ、低温状態を示す信号に基づいて低ＶＴ部８を動作させる制御を行う制御部９とを具備する。 （もっと読む）

【課題】オフリーク電流の温度特性が互いに異なる複数の回路ブロックに対して電源制御を行うことにより、消費電力を低減する。
【解決手段】オフリーク電流が第１の温度特性を有するトランジスタによって構成された第１のＸデコーダ１２と、オフリーク電流が第２の温度特性を有するトランジスタによって構成されたプリデコーダ１３及び周辺回路１４と、スタンバイ時において温度が第１のしきい値を超えている場合、Ｘデコーダ１２を非活性化させる電源制御回路１６と、スタンバイ時において温度が第２のしきい値を超えている場合、プリデコーダ１３及び周辺回路１４を非活性化させる電源制御回路１７とを備える。本発明によれば、複数の回路ブロックに対する電源制御の有無を、互いに異なる温度を基準として判断していることから、各回路ブロックに対して最適な電源制御を行うことが可能となる。 （もっと読む）

【課題】相補電界効果トランジスタのオフ電流の周囲温度の変動に伴う変動を抑制する。
【解決手段】ＣＭＯＳを構成するＮチャンネルＭＯＳトランジスタの基板電圧ＶＰＷを生成する基板電圧生成回路３１と、上記ＮチャンネルＭＯＳトランジスタのレプリカであり、かつダイオード接続されたレプリカトランジスタ３２と、レプリカトランジスタ３２のアノード−カソード間に所定の電圧値ＶＦの電圧を印加する電圧印加部３３とを備え、レプリカトランジスタ３２の基板電圧は基板電圧生成回路３１が生成する基板電圧ＶＰＷであり、基板電圧生成回路３１は、レプリカトランジスタ３２に流れる電流の電流値が所与の目標値となるよう、生成する基板電圧ＶＰＷを制御する。 （もっと読む）

【課題】低電圧ＣＭＯＳインバータ回路における製造プロセスバラツキや温度バラツキの影響をオンチップで検知して、製造プロセスバラツキや温度バラツキの影響をキャンセル補正し、論理反転閾値のバラツキを大幅に抑制する低電圧ＣＭＯＳインバータ回路を提供する。
【解決手段】ｐＭＯＳＦＥＴの論理反転閾値とｎＭＯＳＦＥＴの論理反転閾値のプロセスバラツキによる変動の差電圧を、そのまま出力電圧変動とする閾値電圧差バラツキモニタ回路を備え、前記閾値電圧差バラツキモニタ回路の出力電圧をＣＭＯＳインバータの電源ラインに供給する。また、ＣＭＯＳインバータ回路における出力電圧の後段に、さらに論理値レベル補正部が設けられ、電源電圧の変動を抑制する。 （もっと読む）

【課題】本発明は、高速にドライバストレングスの調整を行うことが出来、また一度ドライバストレングスの調整を行なった後も、温度や電圧といった外部要因に基づいたドライバストレングスの再調整が可能となるドライバストレングス調整回路、半導体集積回路、及びドライバストレングスの調整方法を提供することを課題とする。
【解決手段】コード情報を、電圧、温度、プロセスばらつきと対応づけてテーブルに記憶する。変化する温度／電圧、及びプロセスばらつき情報を用いてテーブルを参照してコード情報を求めドライバストレングスの調整を行う。 （もっと読む）

【課題】ＰＴＶばらつきによる出力バッファ回路の出力電圧のばらつきを小さく抑えることができる半導体集積回路装置を提供する。
【解決手段】ＮＭＯＳトランジスタ２３に対応してレプリカ回路３２と差動アンプ４１とを設ける。レプリカ回路３２は、テブナン終端回路５と外部信号配線４とＮＭＯＳトランジスタ２１、２３とからなる回路の複製であり、基準電圧ＶＲＥＦ１を生成する。差動アンプ４１は、ＮＭＯＳトランジスタ２１と共にノードＮ２６の電圧を制御する負帰還回路を構成する。ＰＴＶばらつきによりＮＭＯＳトランジスタ２３のしきい値が高くなると、ＮＭＯＳトランジスタ３７のしきい値も高くなり、ＮＭＯＳトランジスタ３７の能力も下がり、基準電圧ＶＲＥＦ１が低下し、ノード２６の電圧が低下し、Ｌ側出力電圧ＶＯＬが低下する。これにより、Ｌ側出力電圧ＶＯＬのばらつきを小さく抑える。 （もっと読む）

集積回路（１０２）の入力ポートにおける消費電力を低減するための回路が開示される。この回路は、集積回路（１０２）に結合される入力信号を受けるための、集積回路（１０２）の複数の受信機回路（１１２、１１４、１１６、１１８）と、複数の受信機回路（１１２、１１４、１１６、１１８）に結合されたバイアス電流発生器（１２２）とを備え、バイアス電流発生器（１２２）は、複数の受信機回路（１１２、１１４、１１６、１１８）の各受信機回路に対してバイアス電圧を与えてバイアス電流発生器（１２２）における電流を受信機回路（１１２、１１４、１１６、１１８）各々にミラーする。集積回路（１０２）の入力ポートにおける消費電力を低減する方法も開示される。
（もっと読む）