【課題】高いデータ伝送率においても電流の消費を極めて少なくすることができる半導体メモリ素子を提供すること。
【解決手段】本発明に係る半導体メモリ素子は、外部信号クロックが印加されて内部信号クロックを生成する信号クロックの生成手段と、前記外部信号クロックより高い周波数を有する外部データクロックが印加されて内部データクロックを生成するデータクロック生成手段と、前記内部信号クロック及び前記内部データクロックに同期されて印加される外部データを内部データとして入力するか、または内部データを外部データとして出力するデータ入出力制御手段と、前記内部信号クロックに同期して外部コマンド及びアドレスに対応する駆動を行って前記内部データを格納または出力する低速動作手段とを備える。 （もっと読む）

【課題】セルフリフレッシュモードにエントリしている期間中においてもデータ端子のインピーダンス制御を可能とする。
【解決手段】例えば、コントローラ５０は、半導体装置１０に対してセルフリフレッシュコマンドＳＲＥを発行することによってセルフリフレッシュモードにエントリさせる。半導体装置１０は、インピーダンス制御信号ＯＤＴを受信する入力バッファ回路７２をセルフリフレッシュモード中においても常時活性化させるとともに、セルフリフレッシュモード中においては、内部クロック信号ＩＣＬＫ０に同期してインピーダンス制御信号ＩＯＤＴ０をラッチするラッチ回路８４をバイパスさせる。これにより、外部クロック信号ＣＫを使用することなく、セルフリフレッシュモード中におけるインピーダンス制御信号ＯＤＴの入力が可能となる。 （もっと読む）

【課題】ギアダウンモードのオン／オフによるラッチタイミング差をなくす。
【解決手段】クロック信号ＣＬＫ１を分周することによってクロック信号ＣＬＫ２を生成する分周回路２と、チップ選択信号ＣＳ１とクロック信号ＣＬＫ２を論理合成することによりチップ選択信号ＣＳ２を生成する論理回路４と、チップ選択信号ＣＳ２に基づいて活性化されコマンド信号ＣＭＤ１に基づいてコマンド信号ＣＭＤ２を生成するコマンド生成回路６とを備える。本発明によれば、分周されたクロック信号に同期してコマンド信号のラッチを行うのではなく、分周されたクロック信号に同期してコマンド生成回路を活性化させていることから、分周されていないクロック信号に同期してコマンド信号のラッチ動作を行うことができる。これにより、ギアダウンモードのオン／オフによるラッチタイミングに差が生じなくなる。 （もっと読む）

【課題】クロック伝送回路３の電流消費量の増大を抑えつつ、リードデータのジッタを軽減する。
【解決手段】半導体装置１０は、アクティブ期間内に内部クロック信号ＬＣＬＫよりも周期の長い長周期クロック信号を供給し、アクティブ期間に続くリード期間内に内部クロック信号ＬＣＬＫを供給するクロック出力制御回路７３と、クロック出力制御回路７３から出力された内部クロック信号ＬＣＬＫ及び長周期クロック信号を伝送するクロック伝送回路３と、データ入出力端子１４と、クロック伝送回路３によって伝送された内部クロック信号ＬＣＬＫに同期して、データ入出力端子１４にリードデータを出力する入出力回路６４とを備える。 （もっと読む）

【課題】メモリ装置のギアダウンモード時に、内部クロックとコマンドとの間のタイミングを正確かつ効率的に調整する方法を提供する。
【解決手段】メモリ装置４１０において、内部クロックＩＮＴＥＲＮＡＬ＿ＣＬＫの立上がりエッジと立下がりエッジとでシンクパルスＳＹＮＣ＿ＰＵＬＳＥを検出する第１のステップと、シンクパルスＳＹＮＣ＿ＰＵＬＳＥの検出結果をメモリコントローラ４６０に伝達する第２のステップと、メモリコントローラ４６０がコマンドのタイミングをチューニングする第３のステップとが実行されることを特徴とする。 （もっと読む）

【課題】クロック整合トレーニング動作において、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）の変動に影響される遅延要素を除去することにより、ＰＶＴが変動した場合でも、常に所定の時点で内部データを外部に出力する半導体メモリ素子を提供すること。
【解決手段】アドレス信号及びコマンド信号の入力時点を同期させる第１クロックをバッファリングする第１バッファ手段３０５と、データ信号を同期させる第２クロックをバッファリングして出力し、その周波数を第１クロックと等しくする第２バッファ手段３１５と、第２バッファ手段３１５の出力クロックに応答して、内部データを出力するデータ出力手段３７０と、第２バッファ手段３１５の出力クロックを受信し、所定時間だけ遅延して出力する遅延手段３９０と、遅延手段３９０の出力クロックと第１バッファ手段３０５の出力クロックとの位相差を検出し、その検出結果を出力する位相検出手段３８０とを備える半導体メモリ素子を提供する。 （もっと読む）

【課題】電源電圧の変化、温度変化に対してタイミング変動の小さいタイミング制御回路、及び該回路を備えた半導体装置の提供。
【解決手段】入力クロックを用いた第１のクロック生成回路、及び第２のクロック生成回路と、前記第１のクロック信号と、前記第２のクロック信号と、コマンドデコーダから活性化信号と、タイミングレジスタから遅延時間を選択する選択信号とを受け、前記活性化信号の活性化から、前記選択信号によって規定される、前記第１の周期の所定倍（ｍ）の時間と、前記第２の周期の所定倍（ｎ）の時間とを合成した時間に対応したタイミング生成回路とを備え、タイミングレジスタはｍ、ｎの値を記憶し、タイミングレジスタに記憶するのは、モードレジスタセットコマンドの時の初期化シーケンスで実施する。動作状態では、前記のタイミングレジスタに記憶した情報をもとに、タイミング生成回路から所望のタイミングで、タイミング信号を出力する。 （もっと読む）

【課題】アドレス信号のラッチマージンを確実に調整可能な半導体記憶装置を提供する。
【解決手段】コマンド信号ＣＭＤをラッチするコマンドラッチ回路１３０と、アドレス信号ＡＤＤをラッチするアドレスラッチ回路１４０と、モード信号ＭＯＤをラッチするモードラッチ回路１５０と、コマンドラッチ回路１３０に通常コマンドがラッチされたことに応答してアドレスラッチ回路１４０を選択し、調整コマンドがラッチされたことに応答してモードラッチ回路１５０を選択するコマンドデコーダ１７０とを備える。これにより、モードレジスタセットを実行することなく、モード信号の受け付けをダイナミックに行うことができる。このため、モードラッチ回路のラッチマージンを十分に広く確保しておけば、モード信号の入力が不可能となるおそれが無くなる。 （もっと読む）

【課題】 メモリセルアレイアクセスクロックの速度が制限される環境下でデータ入出力速度を増加させること。
【解決手段】 メモリ装置は、複数のワードライン、複数のカラムライン、及び複数のメモリセルを含むメモリセルアレイ、ローデコーディング部、Ｋビットプリフェッチ部、及び出力バッファ部を含む。ローデコーディング部は、第１クロックに応答してローアドレスをデコーディングして前記デコーディングされたローアドレスに対応するワードラインを活性化させる。Ｋビットプリフェッチ部は、前記メモリセルアレイにアクセスするための第２クロックに応答してカラムアドレスをデコーディングして前記活性化されたワードラインに連結されたメモリセルから前記デコーディングされたカラムアドレスに対応するＫ個のデータをプリフェッチする。ここで、前記第２クロックの周波数は前記第１クロックの周波数の１／Ｍであり、Ｍは２のべき乗以外の実数であり、Ｋは２以上の自然数である。 （もっと読む）

【課題】消費電流の増加を抑制し、高速な外部クロックを用いる際の動作上のマージンを確保しつつ、多様なレイテンシをカウント可能な同期型半導体記憶装置を提供する。
【解決手段】本発明の同期型半導体記憶装置は、外部クロックを２分周して互いに位相が１８０°異なる正相／逆相クロックＰＣＬＫ０、ＰＣＬＫ１を用い、正相クロックＰＣＬＫ０で動作するシフトレジスタＳＲ０、セレクタ３１、３２を含む第１のカウンタ回路と、逆相クロックＰＣＬＫ１で動作するシフトレジスタＳＲ１、セレクタ３３、３４を含む第２のカウンタ回路が含まれる。偶数レイテンシの設定時は一方のカウンタ回路のみを経由する信号経路を構成し、奇数レイテンシの設定時は２つのカウンタ回路の間で遷移する信号経路を構成する。これにより、偶数、奇数を問わず多様なレイテンシをカウント可能とし、消費電流の低減と動作タイミングのマージンの拡大を実現可能となる。 （もっと読む）

【課題】高いデータ伝送率においても電流の消費を極めて少なくすることができる半導体メモリ素子を提供すること。
【解決手段】本発明に係る半導体メモリ素子は、外部信号クロックが印加されて内部信号クロックを生成する信号クロックの生成手段と、前記外部信号クロックより高い周波数を有する外部データクロックが印加されて内部データクロックを生成するデータクロック生成手段と、前記内部信号クロック及び前記内部データクロックに同期されて印加される外部データを内部データとして入力するか、または内部データを外部データとして出力するデータ入出力制御手段と、前記内部信号クロックに同期して外部コマンド及びアドレスに対応する駆動を行って前記内部データを格納または出力する低速動作手段とを備える。 （もっと読む）

【課題】半導体メモリ装置及びその装置のデータの書き込み及び読み出し方法を公開する。
【解決手段】外部クロック信号を入力して正常動作時には外部クロック信号と位相周波数同期する第１及び第２クロック信号を発生し、テスト動作時には前記同様の第１クロック信号及び同位相ながら高周波数を有する第２クロック信号を発生するクロック信号発生回路と、正常及びテスト書き込み動作時に第１データレートで入力される第１所定ビット数の直列データを並列変換してメモリセルアレイに出力する書き込み回路と、正常及びテスト読み出し動作時に第１クロック信号に応答してメモリセルアレイから出力される所定ビットの並列データを、正常読み出し動作時に第２クロック信号に応答して直列変換して第１データレートで出力し、テスト読み出し動作時に第２クロック信号に応答して直列変換して第２データレートで出力する読み出し回路とで構成される。 （もっと読む）

【課題】面積増大及び制御内容の複雑化を招くことなく、クロックの動作周波数をより高速に設定しても読み出し動作を正常に行える半導体記憶装置を得る。
【解決手段】セレクタ回路６は、通常モード時において、バーストアドレスＢＡ＜１：０＞で指示される４種類のアドレスに基づき、４個のページ選択データＰＳＤ（データ幅１ワード）のうちの一のページ選択データＰＳＤを出力し、バイトモード時において、バーストアドレスＢＡ＜１：−１＞で指示される８種類のアドレスに基づき、８個のページ選択データＰＳＤ（データ幅１バイト）のうちの一のページ選択データＰＳＤを出力する。出力バッファ（部）７はページ選択データＰＳＤをバッファリングし、バイト信号ＢＹＴＥの制御下で、ページ選択データＰＳＤに基づく有効ビットが１６ビットあるいは８ビットの外部データＤＯを出力する。 （もっと読む）

【課題】 外部クロックの周波数の低い場合にも、半導体集積回路を高速に動作させ、動作マージンを評価する。
【課題を解決するための手段】
【解決手段】 位相調整部１１０は、位相が順次ずれた複数の外部クロックＣＬＫ１−４の位相を調整して、隣り合う遷移エッジの位相差が全て等しい複数の内部クロックＩＣＬＫ１−４を生成する。内部クロックＩＣＬＫ１−４を合成して生成される合成クロックＳＣＬＫのパルス間隔は、全て等しくなる。したがって、低い周波数の外部クロックＣＬＫ１−４が半導体集積回路に供給される場合にも、半導体集積回路を高速に動作させることができる。例えば、クロック周波数が低い低コストのＬＳＩテスタを用いて、内部回路３００を高速で動作させ試験できる。この結果、半導体集積回路の試験コストを削減でき、チップコストを削減できる。 （もっと読む）

【課題】半導体装置においての電圧源の間にディカップリングキャパシタンスを分配する装置を提供する。
【解決手段】最小化された面積を用いて、半導体メモリ装置の性能を向上さえるために、少なくとも一つの共有キャパシタを有するディカップリングキャパシタが複数の電圧源の間に分配される。このような電圧の高電圧ノードと低電圧ノードのそれぞれは、この電圧源においてのノイズを低下させるために、少なくとも二つの個別ノードを有する。本発明は、半導体装置のビット構造によって複数の共有キャパシタをデータ充電電圧源に結合する。 （もっと読む）

本発明は、クロックモニタ（１５２）とセルフタイミング型メモリの内部メモリブロック（１２５）との間に挿入されるテストシステム（１００）に関する。例示の実施例において、テストシステム（１００）は、クロックモニタ（１５２）からの内部クロック信号（１０４）と、外部クロック信号（ＣＬ）と、制御信号（ＣＳ）とを受信する。テストシステムのマルチプレクサ（１１０）は、制御信号（ＣＳ）に応じて、セルフタイミング型メモリの動作のノーマルモードにおいて内部メモリブロック（１２５）に内部クロック信号（１０４）を供給し、セルフタイミング型メモリのテストモード（１０８）において外部クロック信号（ＣＬ）を内部メモリブロック（１２５）に供給する。テストシステム（１００）は、テストモードにおいて外部クロック信号（ＣＬ）を直接供給することにより、内部メモリブロック（１２５）のクロックサイクルの制御を可能とする。したがって、内部メモリブロックは、小さな遅延障害の検出を可能とするよう適正に強化される。

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