【課題】半導体記憶装置の製造方法。
【解決手段】領域１０Ｃを画定する素子分離溝を形成する工程と、半導体層１０の上部コーナー部１１を熱酸化によりラウンディング形状にする第１ラウンド酸化工程と、半導体層１０の上方に、耐酸化膜５０を形成する工程と、領域１０Ａ，１０Ｂにおいて、素子分離溝に隣接した半導体層１０の上部のコーナー部１１を熱酸化によりラウンディングする第２ラウンド酸化工程と、素子分離溝に分離絶縁層２０を形成する工程と、半導体層１０の上方にトンネル絶縁層３１を形成する工程と、トンネル絶縁層３１の上方にフローティングゲート電極３２を形成する工程と、フローティングゲート電極３２に印加する電圧を制御するコントロールゲート４２を形成する工程と、半導体層１０にソースおよびドレイン領域を形成する工程とを含み、第１ラウンド酸化工程における熱酸化温度は、第２ラウンド酸化工程に熱酸化温度より高い。 （もっと読む）

【課題】 ＦＮトンネル電流を利用して動作する不揮発性記憶装置において、トンネル絶縁膜の膜厚を制御することで、動作特性が向上した不揮発性記憶装置の製造方法を提供する。
【解決手段】 本発明の不揮発性記憶装置は、半導体層１０と、
前記半導体層１０に形成された第１のトレンチ２０ａと、
前記第１のトレンチ２０ａに形成された第１の分離絶縁層２０と、
前記第１の分離絶縁層２０により画定された第１の領域１０Ｃと、
少なくとも前記第１の領域１０Ｃの前記半導体層１０の上方に設けられた絶縁層３０と、
前記絶縁層３０の上方に設けられたフローティングゲート電極３２と、
前記フローティングゲート電極３２に印加する電圧を制御するコントロールゲート４２と、を含み、
前記第１の分離絶縁層２０と前記第１の領域１０Ｃの前記半導体層１０との境界部である第１の境界部分の上方に設けられた前記絶縁層３０の膜厚は、該第１の境界部分の上方以外に設けられている前記絶縁層３０の膜厚と比して小さい。 （もっと読む）

本発明はゲート型電界効果デバイスに関し、その製法にも関する。一例では、ゲート型電界効果デバイスはソース/ドレーン領域ペアを含み、チャンネル領域をそれらの間に有している。ゲートはソース/ドレーン領域間でチャンネル領域に近接して受領される。ゲートはソース/ドレーン領域間にゲート幅部を有している。ゲート誘電体はチャンネル領域とゲートに近接して受領される。ゲート誘電体は少なくとも２つの異なる領域をゲートの幅部に沿って有している。これら異なる領域はそれぞれ異なる誘電率ｋを有する２つの異質領域を提供するように異なる材料で提供される。 （もっと読む）

【課題】シリコン基板にダメージを与えることなく、ウェットエッチングにより剥離することなく、小さい径のトンネル窓を形成できる不揮発性半導体記憶装置の製造方法の提供。
【解決手段】第１に反射防止膜７を介してＫｒＦ線レジスト８を塗布する。これによりレジストの開口寸法自体を小さくすると共に密着性を向上させてウェットエッチング中の剥離を防止する。第２に反射防止膜７のドライエッチングの際に第１の絶縁膜２の途中でエッチングを止める。これにより反射防止膜７を除去すると共に第１の絶縁膜２をドライエッチングにより薄膜化することによってその後のウェットエッチングの時間を短くして基板面方向への広がりを抑制する。第３に第１の絶縁膜２をウェットエッチングにより除去する。これによりシリコン基板１にプラズマダメージが入ることがなくなり、トンネル絶縁膜の信頼性を向上させる。 （もっと読む）

【課題】半導体構造体、及び複数のコンデンサ装置の作製方法を提供する。
【解決手段】本発明の例示的方法においては、絶縁材（２８）中の開口部内に導電性蓄積ノード部材（６０）が形成されて導電性容器が作製される。保持構造体（３０）が容器の少なくとも一部と物理的接触状態となるように形成され、次いで絶縁材（２８）が除去されることにより容器の外側表面が露出される。保持構造体（３０）によって容器構造体のぐらつきあるいは他の構造上の欠陥が減じられる。導電性容器は第一コンデンサ電極に相当する。容器の外側側壁が露出された後、絶縁材（１００）が容器内に露出された外側側壁に沿って形成される。その後に第二コンデンサ電極（１０３）が絶縁材上へ形成される。これら第一及び第二コンデンサ電極と絶縁材とによって複数のコンデンサ装置が作製される。 （もっと読む）

本発明は、メモリゲートスタック（１）を有する記憶トランジスタ（１）及び選択トランジスタを有する2-トランジスタメモリセルを基板（５０）上に製造する方法であって、トンネル誘電層（５１）が前記基板（５０）と前記メモリゲートスタック（１）との間にもたらされる方法を提供する。前記方法は、第一の導電層（５２）及び第二の導電層（５４）をもたらし、前記第二の導電層（５４）をエッチし、それによってコントロールゲートを形成し、前記第一の導電層（５２）をエッチし、それによってフローティングゲートを形成することによって前記メモリゲートスタック（１）を形成するステップを有する。前記方法は更に、前記第一の導電層（５２）がエッチされる前に、前記トンネル誘電層（５１）の下に形成されるべきチャネルの方向で前記コントロールゲートに対してスペーサ（８１）を形成するステップと、その後、前記第一の導電層（５２）をエッチするために前記スペーサ（８１）をハードマスクとして使用し、それによって前記フローティングゲートを形成し、それによってフローティングゲートをコントロールゲートに自己整合させるステップとを有することを特徴とする。本発明は、前記コントロールゲート（５４）は前記フローティングゲート（５２）よりも小さくなり、スペーサ（８１）が、前記コントロールゲート（５４）に隣接してもたらされるメモリセルも提供する。
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半導体装置に用いる両面コンデンサの作製方法であって、該方法は、ウェハー加工間、コンデンサ底板（１１０）を支持する絶縁体構造体（８６）を形成する工程を含む。前記構造体は、底板外側を露出させて両面コンデンサを作製するため底部絶縁体層（８４）の除去中底板を支える点において特に有用である。支持構造体によって、セル誘電体層（２００）、コンデンサ上板（２０２）及び最終絶縁体（２０４）の作製中も底板が支持される。また本発明による構造体についても開示されている。

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デバイスの下層（２）にコンタクトを形成する方法は、コンタクトホール（５）を形成するステップと、デバイスのコンタクトホール内にバリア材からなるコンタクトホールバリア層（７）を形成するステップと、コンタクトホールの底面のコンタクトホールバリア層をエッチングするステップと、コンタクトホール内にライナ材（８）を堆積するステップと、コンタクトホールに導電性材料（９）を充填するステップとを有する。半導体、受動素子、キャパシタ又はＦｅＲＡＭなどのデバイスが上記方法に従って形成される。コンタクトホールの側壁にあるコンタクトホールバリア層（７）が、水素及び／又は酸素の側方拡散を抑制する。コンタクトホールバリア層は、ウェットエッチングプロセスによって生じる既存のバリア層（３）内のボイド（６）を充填するために上記プロセス後に、又は既存のバリア層への損傷を抑制するために上記プロセス前に行うことができる。

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基板面から離れて延在する突起部を有するフローティングゲート構造を開示する。この突起部によって、フローティングゲートとコントロールゲートとを結合するための増加した表面積をフローティングゲートに提供することが可能となる。１つの実施形態では、フローティングゲートの個々の側面でワードラインが下方へ延在して、同じ列の隣接するフローティングゲートを遮蔽する。別の実施形態では、突起部を有するフローティングゲートの組立て製造処理工程を開示する。残りのフローティングゲートに対して自己位置合せを行うために突起部を形成してもよい。
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【課題】ビット線とセルコンタクト部の容量接続用コンタクトとのショートを防止し、容量接続用コンタクトとビット線とのマージンを大きくすることができる半導体記憶装置及びその製造方法の提供。
【解決手段】ＳＴＩにより活性領域が分離形成された半導体基板上の第１の層間絶縁膜４に活性領域まで貫通するコンタクト孔５を設け、その内部に第１の層間絶縁膜上面よりも低い位置まで多結晶シリコン６を充填した後、多結晶シリコン上部にシリサイド膜１２を形成し、第１の層間絶縁膜上の所定領域にポリサイド膜又はメタル膜を含むビット線７とビット線の上面及び側面にシリコン窒化膜を形成した後、ビット線で覆われていないコンタクト孔内部のシリサイド膜を除去することにより、シリンダ型容量と接続されるコンタクト孔内部の導電体とそのコンタクト孔に隣接するビット線とを分離する。その後、第２の層間絶縁膜１０を堆積し、シリサイド膜を除去したコンタクト孔まで貫通するシリンダ型容量パターンを形成する。 （もっと読む）

【課題】 強誘電体キャパシタに保護膜を設け、強誘電体膜の還元を抑制する。
【解決手段】 前記保護膜としてＡｌ₂ Ｏ₃ 膜を、３．０〜３．１ｇ／ｃｍ³ 、あるいはそれ以上の密度に形成する。 （もっと読む）

【課題】 実効的な素子特性を向上させ、または素子領域の基板表面が露出することを防止することが可能な半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板１０１の表面上にシリコン酸化膜１０２を形成し、この表面上に埋め込み酸化膜の平坦化ストッパー材となるシリコン窒化膜１０３を形成する。半導体基板１０１にトレンチ１０５を形成した後、シリコン酸化膜１０２の側面にエッチングを行って後退させる。半導体基板１０１の露出している表面に酸化を行って素子領域の表面に丸みを付ける。これにより、素子領域の実効寸法を実寸法よりも大きくすることができる。 （もっと読む）