【課題】 トランジスタの特性劣化、並びにしきい値の変動及び配線遅延の増加を抑制でき、かつ、微細化にも適合した半導体集積回路装置を提供する。
【解決手段】 第１ゲート電極(12,14)と第２ゲート電極(6)との間に窪みを持つ形状に形成された窒素を主成分としない第１絶縁膜(19)と、第１絶縁膜上に形成された、窒素を主成分としない第２絶縁膜(20)と、第１、第２拡散層上と第１、第２ゲート電極上とに形成された第３絶縁膜(21)とを具備する。第３絶縁膜の、第２拡散層(11)上における最下部の位置が、第１拡散層上でコンタクト電極(15,17)に接する部分における最下部の位置よりも高く、第２絶縁膜は上記窪みを埋め込むように形成され、第１ゲート電極と第２ゲート電極との間が、少なくとも第１絶縁膜と第２絶縁膜とを含む多層構造である。 （もっと読む）

【課題】 不揮発性メモリが元来有している積層構造を周辺回路のキャパシタとして用いる半導体装置及びその製造方法を提供する。
【解決手段】 半導体装置は、半導体基板１１上に設けられた第１の絶縁膜１３と、前記第１の絶縁膜上に設けられ、浮遊ゲートとなる第１の導電膜１４と、前記第１の導電膜上に設けられた第２の絶縁膜１５と、前記第２の絶縁膜上に設けられ、制御ゲートとなる第２の導電膜１６とからなる積層ゲート構造Ｇｓと、前記第１の導電膜に接続された第１のコンタクトプラグ２１と、前記第２の導電膜に接続された第２のコンタクトプラグ２０と、前記半導体基板に接続された第３のコンタクトプラグ２７、２８とを有し、前記第１及び第２の絶縁膜をキャパシタの誘電体膜として用いている。 （もっと読む）

【課題】トレンチ素子分離の機械的応力を制御した構造を有するロジックＬＳＩと、このロジックＬＳＩの製造プロセスを用いて製造可能な１トランジスタ＋１キャパシタ型のメモリ素子とを混載しうる半導体装置及びその製造方法を提供する。
【解決手段】トレンチ１６ａ及びトレンチ１６ｂが形成された半導体基板１０と、トレンチ１６ａの内に形成されたシリコン窒化膜２０を含むライナー膜とシリコン酸化膜系の絶縁膜とを有する素子分離膜３２ａと、トレンチ１６ｂの底部に埋め込まれた素子分離膜３２ｂと、トレンチ１６ｂの上部の側壁部分に形成され、第１の電極としての不純物拡散領域４０と、シリコン酸化膜系の絶縁膜よりなるキャパシタ誘電体膜４３と、第２の電極４６とを有するキャパシタとを有する。 （もっと読む）

【課題】 リードディスターブによるリファレンスセルの特性変動を防止する。
【解決手段】 半導体記憶装置は、メモリセルアレイ３７ｍａ、メモリセルアレイからアドレス情報に応じたメモリセルを選択するためのデコーダ回路４０ｍ、４０ｒ、センスアンプ３２、及び、メモリセル３７ｍ１１、３７ｍ１２、・・・に記憶されたデータ情報を読み出す際に参照するリファレンスセル３７ｒ１、３７ｒ２、…を有する。前記メモリセルは、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極下にゲート絶縁膜を介して配置されたチャネル領域とチャネル領域の両側に配置されると共に、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体とを備え、前記リファレンスセルは、前記デコーダ回路を構成する素子の中の少なくとも一つの素子と同じ構造を有する。 （もっと読む）

【課題】 ｐｎ接合部を有する半導体装置の製造工程途中段階において、ｐｎ接合部のリーク特性分布を評価することを可能にして、製造プロセス条件決定に迅速にフィードバック可能とする技術を提供することにある。
【解決手段】 製造工程途中のウエハに対して、ｐｎ接合が逆バイアスになる条件で、所定の間隔でプラグが露出したウエハ表面に複数回電子ビームを照射し、プラグ表面の帯電電位をモニタしながら電子ビーム照射条件を変え、帯電が所望の範囲内となる照射条件で回路パターンの二次電子信号を取得しリーク特性を評価する。ｐｎ接合は間欠時間内にリーク電流の大小に応じ帯電電位が緩和するので、電位コントラスト像の輝度信号からリーク特性を評価する。帯電電位を測定して所望の範囲内とすることにより、評価結果が実動作時の状態を反映したものになり精度が向上する。 （もっと読む）

【課題】漏洩電流及びリフレッシュ特性を向上させる半導体素子のＤＲＡＭ及びその製造方法を提供する。
【解決手段】ＤＲＡＭはセル領域を含む第１の領域１０００ａと、ｐＭＯＳ領域１４０及びｎＭＯＳ領域１５０を備えた第２の領域１０００ｂとを含む半導体基板１００と、少なくとも前記第１の領域１０００ａの半導体基板１００の上部に備えられた下部ゲート酸化膜２００及び電子／正孔トラップを含む中間ゲート絶縁膜２１０の積層構造と、前記中間ゲート絶縁膜２１０の上部、及び少なくともｎＭＯＳ領域１５０の半導体基板１００の上部に備えられた上部ゲート酸化膜２３０とゲート電極パターンの積層構造２４０，２５０と、前記ゲート電極の下部の半導体基板１００に備えられたチャンネル領域１６０，１７０，１８０とを含む。 （もっと読む）

【課題】立体形状のキャパシタを有するメモリセル領域と周辺回路領域とを有する半導体装置において、キャパシタの上に堆積する層間絶縁膜の成膜ばらつき及び研磨量ばらつきを低減する。
【解決手段】本発明の半導体装置では、メモリセル領域AreaAにおける層間絶縁膜２６の上にキャパシタ３７が設けられ、周辺回路領域AreaBにおける層間絶縁膜３０の上に層間絶縁膜３０が設けられている。さらに、メモリセル領域AreaAと周辺回路領域AreaBとの境界AreaCには、層間絶縁膜３０の側面上から層間絶縁膜２６の上に亘るダミー電極が設けられている。 （もっと読む）

【課題】 本発明では、工程、装置を複雑化することなく、要求される特性を有する薄膜トランジスタを作製することを目的とする。また、薄膜トランジスタの特性を精密に自由に制御することで、高い信頼性や優れた電気特性を有する半導体装置を低いコストで歩留まり良く製造することができる技術を提供することを目的とする。
【解決手段】 本発明は、薄膜トランジスタにおいて、ゲート電極層で覆われている半導体層のソース領域側かドレイン領域側の一方に、低濃度不純物領域を作製する。低濃度不純物領域は、ゲート電極層をマスクとして、半導体層表面に対し、斜めにドーピングすることによって形成される。よって、薄膜トランジスタの微細な特性の制御を行うことができる。 （もっと読む）

【課題】 本発明は、シャロートレンチアイソレーション(shallow trench isolation：ＳＴＩ)工程が適用されるフラッシュメモリ素子の信頼性を向上させ且つ縮小化を図ることが可能なフラッシュメモリ素子の製造方法を提供することを目的としている。
【解決手段】 半導体基板に突出構造の素子隔離膜を形成する段階と、傾斜イオン注入工程を行い、突出構造の素子隔離膜を含んだ全体構造上にイオン注入層を形成する段階と、前記イオン注入層を除去して前記突出構造の素子隔離膜をニップル構造の素子隔離膜に作る段階と、酸化工程でトンネル酸化膜を形成する段階と、前記ニップル構造の素子隔離膜の間に孤立形態のフローティングゲートを形成する段階とを含む構成としたことを特徴とする。 （もっと読む）

【課題】 本発明は、大量生産上、多面取りが可能な大面積基板を用いて不純物元素を均一にドーピングする装置を備えた半導体装置の製造装置を提供する。
【解決手段】 本発明は、イオン流の断面を線状もしくは長方形とし、かつ、イオン流に対し大面積基板を所定の傾斜角度θだけ傾斜させた状態に保ったまま、大面積基板をイオン流の長尺方向と垂直な方向に移動させることを特徴の一つとしている。本発明において、イオンビームの入射角は、傾斜角度θを変更することによって調節する。水平面に対し大面積基板を傾斜状態とすることで、イオン流の長尺方向の幅を基板の一辺の長さよりも短くすることができる。 （もっと読む）

【課題】本発明は、信頼性の高く、且つしきい値電圧の変化量を高めることが可能な半導体不揮発性記憶素子を有する半導体装置の作製方法を提供する。また、信頼性の高い半導体不揮発性記憶素子を有する半導体装置を、大面積基板を用いて製造する方法を提供する。
【解決手段】本発明は、固溶限界を超えるシリコンを有する固溶体をターゲットとしてスパッタリングを行い、固溶体の主成分である金属元素の導電層と、シリコン粒子とからなる導電膜を成膜した後、金属元素の導電層を除去してシリコン粒子を露出する。また、当該シリコン粒子をフローティングゲート電極とする半導体不揮発性記憶素子を有する半導体装置を作製する。 （もっと読む）

【課題】 高精度で高安定な多結晶シリコンの抵抗体と特性ばらつきの小さいＭＯＳトランジスターと２つの多結晶シリコンから成るＥＥＰＲＯＭを同一チップに形成する場合、工程数の増大が問題となっていた。逆に工程数を抑えようとすると、抵抗体の精度やＭＯＳトランジスターの特性ばらつきを犠牲にせざるを得ないという問題があった。
【解決手段】 膜厚１００Å〜２０００Åの第１の多結晶シリコン膜を抵抗体とフローティングゲートに、膜厚３０００Å〜５０００Åの第２の多結晶シリコン膜をHV-Tr.、LV-Tr.のゲートとコントロールゲートに用いることで、工程数の削減と高精度化が同時に実現できる。 （もっと読む）

【課題】 基板面積の増大なしにキャパシタを容量増大できるＤＲＡＭ又はこれとロジック回路とを混載した半導体装置の製造方法の提供。
【解決手段】 半導体装置の製造方法は次の通りである。基板上面に第１の絶縁膜５０で埋められたトレンチを形成。第１の絶縁膜の一部の上部を除去し、トレンチ内及び基板の上面上に第２の絶縁膜を形成し、その上に導体膜を形成。導体膜及び第２の絶縁膜をパターニングし、ゲート電極１６ａ、プレート電極１６ｂ及び容量絶縁膜１５を形成。ゲート電極及びプレート電極をマスクとし、イオン注入によりメモリトランジスタの低濃度ドレイン拡散層１７ｂ及びソース拡散層１８を形成。ゲート電極、プレート電極の側面上に、各々第１、第２のサイドウォール２５ａ、２５ｂを形成。尚、プレート電極は基板の上面の一部とトレンチの露出している側面とに亘る領域上に形成され、ソース拡散層は第１、第２のサイドウォールによって覆われる。 （もっと読む）

【課題】
微細化の進展に伴いSRAMにかわる半導体メモリが求められているが、ロジックトランジスタとのプロセス整合性、低コストを両立できる半導体メモリの実現方法が課題である。
【解決手段】
本発明は同一チップ内にロジック部とメモリ部を有する半導体装置において、メモリ部の単位メモリセルは少なくとも２つのトランジスタを有し、上記一つのトランジスタは蓄積電荷の出し入れを行う書込みトランジスタであり、上記他のトランジスタは上記書込みトランジスタによって出し入れされた蓄積電荷量に依存してそのソースドレイン間のコンダクタンスが変化する読出しトランジスタであり、上記読出しトランジスタにロジック部のトランジスタよりも厚いゲート絶縁膜を用いる半導体装置であって、上記読出しトランジスタにロジック部と同じ拡散層構造を用いることを特徴とする。 （もっと読む）

【課題】本発明は、低コストで大量生産が可能である半導体装置及びその作製方法を提供する。また、非常に膜厚の薄い集積回路を用いた半導体装置、及びその作製方法を提供する。更には、低消費電力である半導体装置及びその作製方法を提供する。
【解決手段】本発明は、絶縁表面上に半導体不揮発性記憶素子トランジスタを有し、メモリトランジスタのフローティングゲート電極が、複数の導電性粒子又は半導体粒子で形成されていることを特徴とする半導体装置である。 （もっと読む）

【課題】 マスクの枚数を増加することなく、かつ、汚染することなく膜厚の異なるゲート絶縁膜を備えた半導体装置の製造方法を提供する。
【解決手段】 メモリセル領域Ｍに複数のアシストゲート電極部２１が互いに間隔を隔てて形成される。周辺回路領域Ｐでは平坦な半導体基板１の表面が露出する。次に、所定の条件のもとで、露出している半導体基板１の表面に酸化処理が施される。平坦な周辺回路領域Ｐに露出する半導体基板１の表面に供給される酸素ラジカルの量と比べると、メモリセル領域Ｍでは、アシストゲート電極部２１によって挟まれていることで、露出している半導体基板１の表面にまで供給される酸素ラジカルの量は少なくなる。その結果、メモリセル領域Ｍに形成されるフローティングゲート酸化膜８ａの膜厚は、周辺回路領域Ｐに形成されるゲート酸化膜１０の膜厚よりも薄くなる。 （もっと読む）