半導体装置及びその作製方法
【課題】本発明は、低コストで大量生産が可能である半導体装置及びその作製方法を提供する。また、非常に膜厚の薄い集積回路を用いた半導体装置、及びその作製方法を提供する。更には、低消費電力である半導体装置及びその作製方法を提供する。
【解決手段】本発明は、絶縁表面上に半導体不揮発性記憶素子トランジスタを有し、メモリトランジスタのフローティングゲート電極が、複数の導電性粒子又は半導体粒子で形成されていることを特徴とする半導体装置である。
【解決手段】本発明は、絶縁表面上に半導体不揮発性記憶素子トランジスタを有し、メモリトランジスタのフローティングゲート電極が、複数の導電性粒子又は半導体粒子で形成されていることを特徴とする半導体装置である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体不揮発性記憶素子を有する半導体装置に関して、特に薄膜で形成される半導体不揮発性記憶素子とトランジスタとを有する半導体装置に関する。また、半導体不揮発性記憶素子を有するＩＤチップ、ＣＰＵ、システムＬＳＩ等の半導体装置に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）やフラッシュメモリは、半導体不揮発性メモリを代表するメモリとして知られている。これらは不揮発性であるため、揮発性であるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）と異なり、電源を切ってもデータが失われることはない。また、他の不揮発性メモリを代表する磁気ディスクと比較した場合、集積密度、耐衝撃性、消費電力、書き込み／読み出し速度等の点において優れた特徴を有する（例えば、特許文献１参照。）。
【０００３】
単結晶の半導体基板を用いて形成された不揮発性メモリは既に実用化され、市場に多く出回っている。特に、メモリ容量がより大きい、即ち集積密度の高い不揮発性メモリが広く用いられている。
【０００４】
一方、無線で識別情報などのデータの送受信が可能なＩＤチップに代表される半導体装置は、様々な分野において実用化が進められており、新しい形態の情報通信端末としてさらなる市場の拡大が見込まれている。ＩＤチップは、無線タグ、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ、ＩＣタグとも呼ばれており、アンテナと、半導体基板を用いて形成された集積回路とを有しているタイプが、現在実用化されつつある。
【０００５】
また、ＩＤチップが有する集積回路の中に、データの書き換えが不可能な不揮発性メモリを形成しておくことで、ＩＤチップの識別情報の不正な書き換えを防止することができる。
【特許文献１】特開２００３−２０４０００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、非接触型や接触型のＩＤチップが普及するにつれて、莫大な数の人間、動植物、商品、紙幣等に利用可能なＩＤチップを、大量に極めて低コストで製造する必要があり、低コストで大量生産が可能なＩＤチップの構造、プロセスの実現が求められている。
【０００７】
現状では、ＩＤチップを製造するにあたり、シリコンウエハ上に複数の集積回路を形成し、該シリコンウエハを研磨除去（バックグラインドと呼ばれる。）することにより複数の集積回路を分離する方法が用いられている。しかし、シリコンウエハは高価であるにも拘わらず、それを研磨除去してしまうことから、製造コストの増加は回避できなかった。また、シリコンウエハからなる集積回路は厚いため、商品容器自体に搭載する場合、表面に凹凸が生じ、デザイン選択の幅に限界があった。
【０００８】
また、より多くのＣＰＵやシステムＬＳＩに代表される半導体装置が、電子機器の限られた容積の中により多く搭載される必要性に迫られている。このため、半導体装置の小型化、軽量化を実現するために、半導体装置の集積回路の薄型化が求められている。
【０００９】
そこで本発明は、低コストで大量生産が可能である半導体装置及びその作製方法を提供する。また、非常に膜厚の薄い集積回路を用いた半導体装置、及びその作製方法を提供する。更には、低消費電力である半導体装置及びその作製方法を提供する。
【課題を解決するための手段】
【００１０】
本発明は、絶縁表面上に半導体不揮発性記憶素子（以下、メモリトランジスタと示す。）を有し、メモリトランジスタのフローティングゲート電極が、複数の導電性粒子又は半導体粒子で形成されていることを特徴とする半導体装置であることを要旨とする。
【００１１】
また、本発明の一は、上記メモリトランジスタの他に、閾値電圧が制御されたトランジスタを一部に有することを特徴とする。このようなトランジスタの代表例としては、ゲート電極に覆われる第１導電型の領域と、第２導電型のソース領域及びドレイン領域と、チャネル領域とを有する半導体領域を有し、第１導電型の領域は、チャネル領域とソース領域又はドレイン領域の一方との間に設けられている。ここで、第１導電型の領域とはｎ型又はｐ型の一方を呈する半導体領域であり、第２導電型のソース領域及びドレイン領域とはｎ型又はｐ型の他方を呈する半導体領域である。
【００１２】
また、本発明の一は、第１半導体領域と、第１半導体領域上に形成される第１絶縁膜と、第１絶縁膜上に形成されるフローティングゲート電極と、フローティングゲート電極上に形成される第２絶縁膜と、第２絶縁膜上に形成される第１ゲート電極とを有する第１トランジスタと、第２半導体領域と、第２半導体領域上に形成される第３絶縁膜と、第３絶縁膜上に形成される第２ゲート電極とを有する第２トランジスタとを有し、第１トランジスタ及び第２トランジスタは、同一絶縁表面上に形成され、フローティングゲート電極は、点在する複数の粒子であることを特徴とする半導体装置である。
【００１３】
また、本発明の一は、第１半導体領域と、第１半導体領域上に形成される第１絶縁膜と、第１絶縁膜上に形成されるフローティングゲート電極と、フローティングゲート電極上に形成される第２絶縁膜と、第２絶縁膜上に形成される第１ゲート電極とを有する第１トランジスタと、第２半導体領域と、第２半導体領域上に形成される第３絶縁膜と、３の絶縁膜上に形成される第２ゲート電極とを有する第２トランジスタと、第３半導体領域と、第３半導体領域上に形成される第４絶縁膜と、第４の絶縁膜上に形成される第３ゲート電極とを有する第３トランジスタとを有し、第２半導体領域は、ｎ型又はｐ型の一方を付与する不純物元素が添加されたソース領域及びドレイン領域を有し、第３半導体領域は、ｎ型又はｐ型の一方を付与する不純物元素が添加されたソース領域及びドレイン領域と、第３ゲート電極に覆われ且つｎ型又はｐ型の他方を付与する不純物元素が添加された領域とを有し、第１トランジスタ、第２トランジスタ、及び第３トランジスタは、同一絶縁表面上に形成され、フローティングゲート電極は、点在する複数の粒子であることを特徴とする半導体装置である。なお、第３ゲート電極に覆われ且つｎ型又はｐ型の他方を付与する不純物元素で形成される領域は、第３半導体領域のチャネル領域とソース領域又はドレイン領域の一方との間に形成される。
【００１４】
また、本発明の一は、第１半導体領域と、第１半導体領域上に形成される第１絶縁膜と、第１絶縁膜上に形成されるフローティングゲート電極と、フローティングゲート電極上に形成される第２絶縁膜と、第２絶縁膜上に形成される第１ゲート電極とを有する第１トランジスタと、第２半導体領域と、第２半導体領域上に形成される第３絶縁膜と、第３絶縁膜上に形成される第２ゲート電極とを有する第２トランジスタとを有する薄膜集積回路と、アンテナとを有し、第１トランジスタと第２トランジスタは、同一絶縁表面上に形成され、フローティングゲート電極は、点在する複数の粒子であることを特徴とする半導体装置である。
【００１５】
また、本発明の一は、第１半導体領域と、第１半導体領域上に形成される第１絶縁膜と、第１絶縁膜上に形成されるフローティングゲート電極と、フローティングゲート電極上に形成される第２絶縁膜と、第２絶縁膜上に形成される第１ゲート電極とを有する第１トランジスタと、第２半導体領域と、第２半導体領域上に形成される第３絶縁膜と、第３絶縁膜上に形成される第２ゲート電極とを有する第２トランジスタと、第３半導体領域と、第３半導体領域上に形成される第４絶縁膜と、第４の絶縁膜上に形成される第３ゲート電極とを有する第３トランジスタとを有する薄膜集積回路と、アンテナとを有し、第１トランジスタ乃至第３トランジスタは、同一絶縁表面上に形成され、フローティングゲート電極は、点在する複数の粒子であり、第２半導体領域は、ｎ型又はｐ型の一方を付与する不純物元素が添加されたソース領域及びドレイン領域を有し、第３半導体領域は、ｎ型又はｐ型の一方を付与する不純物元素が添加されたソース領域及びドレイン領域と、第３ゲート電極に覆われ且つｎ型又はｐ型の他方を付与する不純物元素が添加された領域とを有することを特徴とする半導体装置である。なお、第３ゲート電極に覆われ且つｎ型又はｐ型の他方を付与する不純物元素が添加された領域は、第３半導体領域のチャネル領域とソース領域又はドレイン領域の一方との間に形成される。
【００１６】
また、薄膜集積回路は、電源回路、クロック発生回路、データ復調／変調回路、インターフェイス回路、制御回路、及びメモリから選択された１つ又は複数を有する。また、薄膜集積回路は、ガラス又は可とう性基板上に設けられていてもよい。
【００１７】
本発明において、フローティングゲート電極は半導体材料又は導電材料で形成される複数の粒子である。このときのフローティングゲート電極の粒子の直径は１〜５ｎｍであることが好ましい。また、第１乃至第３の半導体領域の一つ又は複数は、結晶性半導体膜、単結晶半導体で形成されている。
【００１８】
なお、第１絶縁膜は、膜厚１〜２ｎｍの酸化珪素膜と膜厚１〜５ｎｍの窒化珪素膜が、第１半導体領域側から順に積層されており、前記第２絶縁膜は、膜厚１０〜２０ｎｍの窒化珪素膜と膜厚２０〜５０ｎｍの酸化珪素膜が、前記第１半導体領域側から順に積層されており、膜厚１〜２ｎｍの酸化珪素膜、膜厚１〜５ｎｍの窒化珪素膜、及び膜厚２０〜５０ｎｍの酸化珪素膜が、前記第２半導体領域側から順に積層されており、第４絶縁膜は、膜厚１〜２ｎｍの酸化珪素膜、膜厚１〜５ｎｍの窒化珪素膜、及び膜厚２０〜５０ｎｍの酸化珪素膜が、前記第３半導体領域側から順に積層されていることが好ましい。
【００１９】
また、本発明のトランジスタは、サイドウォール構造、シリサイド構造を有しても良い。
【００２０】
また、本発明の一は、絶縁表面上に半導体膜を成膜し、レーザ光を照射して結晶性半導体膜を形成し、結晶性半導体膜の一部をエッチングして第１半導体領域及び第２半導体領域を形成した後、第１半導体領域及び第２半導体領域上に第１絶縁膜を成膜し、第１絶縁膜上に複数の粒子を形成し、第２半導体領域上に形成される複数の粒子を選択的にエッチングしてフローティングゲート電極を形成した後、フローティングゲート電極及び第１絶縁膜上に第２絶縁膜を成膜し、第２絶縁膜上に第１導電膜を成膜し、第１導電膜の一部をエッチングして、第１ゲート電極及び第２ゲート電極を形成した後、第１半導体領域及び第２半導体領域に不純物元素を添加し、不純物元素を活性化してソース領域及びドレイン領域を形成した後、ソース配線またはドレイン配線を形成することを特徴とする半導体装置の作製方法である。
【００２１】
また、本発明の一は、絶縁表面上に半導体膜を成膜し、前記半導体膜にレーザ光を照射して結晶性半導体膜を形成し、前記結晶性半導体膜の一部をエッチングして第１半導体領域及び第２半導体領域を形成し、前記第１半導体領域及び前記第２半導体領域上に第１絶縁膜を成膜し、前記第１絶縁膜上に複数の粒子を形成し、前記第１絶縁膜上に形成される前記複数の粒子の一部を選択的に除去した後、残存した複数の粒子及び前記第１絶縁膜上に第２絶縁膜を成膜し、前記第２絶縁膜上に第１導電膜を成膜し、前記第１導電膜及び残存した複数の粒子の一部を選択的に除去して、第１ゲート電極、第２ゲート電極、及びフローティングゲート電極を形成し、前記第１半導体領域及び前記第２半導体領域に不純物元素を添加し、前記不純物元素を活性化してソース領域及びドレイン領域を形成した後、前記ソース領域及びドレイン領域それぞれと接するソース配線及びドレイン配線を形成することを特徴とする半導体装置の作製方法である。
【００２２】
また、本発明の一は、基板上に半導体膜を成膜し、レーザ光を照射して結晶性半導体膜を形成し、結晶性半導体膜の一部をエッチングして第１半導体領域、第２半導体領域、及び第３半導体領域を形成した後、第１半導体領域、第２半導体領域、及び第３半導体領域上に第１絶縁膜を成膜し、第１絶縁膜上に複数の粒子を形成し、第２半導体領域及び第３半導体領域上に形成される複数の粒子を選択的にエッチングしてフローティングゲート電極を形成した後、フローティングゲート電極及び第１絶縁膜上に第２絶縁膜を成膜し、第２絶縁膜上に第１導電膜を成膜し、第１導電膜の一部をエッチングして、第１ゲート電極、第２ゲート電極、及び第３ゲート電極を形成し、第１半導体領域及び第２半導体領域をマスクで覆った後、第３ゲート電極に対して一方向からであり、且つ第３半導体領域表面に対して０度〜６０度の角度で第３半導体領域にｎ型又はｐ型の一方を付与する不純物元素を添加し、マスクを除去した後、第１半導体領域乃至第３半導体領域表面に対して垂直な角度でｎ型又はｐ型の他方を付与する不純物元素を添加し、加熱してソース領域及びドレイン領域を形成した後、ソース配線またはドレイン配線を形成することを特徴とする半導体装置の作製方法である。
【００２３】
本発明において、非晶質半導体膜を結晶化するレーザ光は、連続発振のレーザ光、又はパルス発振のレーザ光である。なお、パルス発振の周波数は０．５ＭＨｚ以上であることが好ましい。また、結晶性半導体膜をエッチングする際、第１半導体領域乃至第３半導体領域のチャネル領域の方向が一致するようにエッチングすることが好ましい。
【００２４】
さらに、第３半導体領域表面に対して０度〜６０度の角度で前記第３半導体領域にｎ型又はｐ型の一方を付与する不純物元素を添加する場合、基板を固定して添加することが好ましい。
【発明の効果】
【００２５】
本発明は、ガラス等の安価である基板上に形成した薄膜集積回路を用いての半導体装置を形成するため、低コストで製造することが可能である。また、大型基板を用いて薄膜集積回路を形成した後、複数の薄膜集積回路を切り出して半導体装置を作製することも可能であるため、低コスト化が可能である。更には、集積回路の一部に、他の半導体素子よりもさらに閾値電圧が制御された半導体素子を設けることにより、消費電力の低減が可能な半導体装置を製造することが可能である。
【発明を実施するための最良の形態】
【００２６】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から 逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に 理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
（実施の形態１）
本実施の形態では、絶縁性基板上に集積回路を有する半導体装置の作製工程について図１を用いて説明する。トランジスタとしては、薄膜トランジスタ（以下、ＴＦＴと示す。）を用いて説明する。
【００２８】
図１（Ａ）に示すように、基板上に半導体膜１０１を成膜する。次に、半導体膜１０１上にレジスト、有機樹脂等で形成されるマスクパターン１０２、１０３を設ける。
【００２９】
基板１００としては、ガラス基板、石英基板、セラミックス基板、プラスチック基板、ステンレス基板、可撓性基板等がある。また、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いて半導体膜を形成しても良い。これらの基板を用いる際に、基板に接する下地膜（図示せず）を要する場合は適宜用いれば良い。本実施の形態では下地膜も含めて基板１００と示す。
【００３０】
半導体膜１０１は、減圧熱ＣＶＤ法、プラズマＣＶＤ法またはスパッタ法などの成膜法で形成される非晶質半導体膜を、レーザ結晶化法で結晶化した結晶性半導体を用いることが望ましい。また、上記成膜法で形成される非晶質半導体膜を固相成長法で結晶化した結晶性半導体膜、特許第３３００１５３号公報に開示の技術を用いて形成した結晶性半導体膜を用いても良い。また、当該方法により形成した結晶性半導体膜に、レーザ照射をして結晶性を高めてもよい。また、シラン（ＳｉＨ4）を原料として形成される微結晶半導体膜をレーザ結晶化した結晶性半導体膜等を用いても良い。更には、半導体膜として、微結晶半導体膜を用いても良い。
【００３１】
半導体膜の半導体材料としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、またシリコンゲルマニウム合金、炭化シリコン（炭化珪素）、ガリウム砒素などの化合物半導体材料を用いるこができる。
【００３２】
なお、レーザ結晶化の場合、レーザ結晶化の前に、レーザに対する半導体膜の耐性を高めるために、５００℃、１時間の熱アニールを該半導体膜に対して行うことが望ましい。そして連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波のレーザ光を照射することで、大粒径の結晶を得ることができる。例えば、代表的には、Ｎｄ：ＹＶＯ4レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いるのが望ましい。具体的には、連続発振のＹＶＯ4レーザから射出されたレーザ光を非線形光学素子により高調波に変換し、出力数Ｗ以上のレーザ光を得る。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、半導体膜に照射する。このときのパワー密度は０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．１〜１０ＭＷ／ｃｍ2）である。そして、走査速度を１０〜２００ｃｍ／ｓｅｃ程度とし、照射する。
【００３３】
なおレーザは、公知の連続発振の気体レーザもしくは固体レーザを用いることができる。気体レーザとして、Ａｒレーザ、Ｋｒレーザなどがあり、固体レーザとして、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、Ｙ2Ｏ3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザなどが挙げられる。
【００３４】
また、パルス発振のレーザ光の発振周波数を０．５ＭＨｚ以上とし、通常用いられている数十Ｈｚ〜数百Ｈｚの周波数帯よりも著しく高い周波数帯を用いてレーザ結晶化を行っても良い。パルス発振でレーザ光を照射して半導体膜を溶融してから半導体膜が完全に固化するまでの時間は数十ｎｓｅｃ〜数百ｎｓｅｃと言われている。よって上記周波数帯を用いることで、半導体膜がレーザ光によって溶融してから固化するまでに、次のパルスのレーザ光を照射できる。したがって、半導体膜中において固液界面を連続的に移動させることができるので、走査方向に向かって連続的に成長した結晶粒を有する半導体膜が形成される。具体的には、含まれる結晶粒の走査方向における幅が１０〜３０μｍ、走査方向に対して垂直な方向における幅が１〜５μｍ程度の結晶粒の集合を形成することができる。該走査方向に沿って長く延びた単結晶の結晶粒を形成することで、少なくともＴＦＴのチャネル方向には結晶粒界のほとんど存在しない半導体膜の形成が可能となる。
【００３５】
また、希ガスや窒素などの不活性ガス雰囲気中でレーザ光を照射するようにしても良い。これにより、レーザ光の照射により半導体表面の荒れを抑えることができ、界面準位密度のばらつきによって生じる閾値電圧のばらつきを抑えることができる。
【００３６】
本実施の形態では、パルス発振のレーザ光を非晶質半導体膜に照射して、結晶性シリコン膜を形成する。この後、後に形成されるトランジスタのしきい値を制御するため、半導体膜にＢ2Ｈ6をドーピングしてチャネルドープを行ってもよい。
【００３７】
マスクパターン１０２、１０３は公知のフォトリソグラフィ工程を用いてレジストマスクを形成する。また、所定の場所に材料を吐出することが可能なインクジェット法や液滴吐出法等により、有機樹脂、無機材料等の絶縁材料を吐出してマスクを形成することが可能である。また、印刷法を用いることも可能である。さらにはマスクパターン１０２、１０３の面積をより小さくすることで、メモリトランジスタ及びＴＦＴが高集積化された半導体装置を作製することができる。
【００３８】
次に、図１（Ｂ）に示すように、マスクパターン１０２、１０３を用いて半導体膜１０１をエッチングして、第１半導体領域１１１及び第２半導体領域１１２を形成する。なお、第１半導体領域１１１は、後に形成される半導体メモリトランジスタの活性領域となり、第２半導体領域１１２は、後に形成されるＴＦＴの活性領域となる。
【００３９】
次に、マスクパターン１０２、１０３を除去した後、各半導体領域１１１、１１２及び基板１００上に、第１絶縁膜１１３を成膜する。第１絶縁膜１１３は、膜厚１〜１００ｎｍ、好ましくは１〜１０ｎｍ、さらに好ましくは２〜５ｎｍであることが望ましい。第１絶縁膜は、後にメモリトランジスタではトンネル酸化膜として、ＴＦＴではゲート絶縁膜の一部として機能する。このため、第１絶縁膜の膜厚が薄いほどトンネル電流が流れやすく、高速動作が可能となり好ましい。また、第１絶縁膜の膜厚が薄い程、低電圧でフローティングゲート電極に電荷を蓄積させることが可能である。この結果、後に形成される半導体装置の消費電力を低減することが可能である。
【００４０】
第１絶縁膜１１３の形成方法としては、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法等を用いて半導体領域表面を酸化し、熱酸化膜を形成することで、膜厚の薄い第１絶縁膜を形成することができる。また、この方法の他、ＣＶＤ法、塗布法等を用いて形成してもよい。第１絶縁膜１１３としては、酸化珪素膜、窒化珪素膜で形成することができる。また、基板１００側から酸化珪素膜及び窒化珪素膜や、酸化珪素膜、窒化珪素膜及び酸化珪素膜などの積層構造としてもよい。本実施の形態では、第１絶縁膜１１３として、酸化珪素膜、窒化珪素膜を積層させて形成する。
【００４１】
次に、第１絶縁膜１１３上に分散された（点在する）複数の導電性粒子又は半導体粒子（以下、分散粒子と示す。）１１４を形成する。分散粒子の作製方法としては、スパッタリング法、プラズマＣＶＤ法、減圧ＣＶＤ（ＬＰＣＶＤ）法、蒸着法、液滴吐出法等の公知の手法を用いることができる。プラズマＣＶＤ法、減圧ＣＶＤ（ＬＰＣＶＤ）法、蒸着法、液滴吐出法等で分散粒子を形成すると、分散粒子を形成時の第１絶縁膜への衝撃を低減することが可能であるため、第１絶縁膜の欠陥の発生を抑制することが可能である。この結果、信頼性の高い半導体装置を作製することが可能である。また、導電性膜又は半導体膜を上記方法により成膜した後、所望の形状にエッチングして分散粒子を形成することができる。分散粒子の大きさは、０．１〜１０ｎｍ、好ましくは２〜５ｎｍである。また、導電性粒子の材料としては、金、銀、銅、パラジウム、白金、コバルト、タングステン、ニッケル等を用いることができる。半導体粒子の材料としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、またシリコンゲルマニウム合金等を用いることができる。ここでは、分散粒子１１４としてシリコン微粒子を形成する。
【００４２】
なお、ここでは、分散粒子は一部粒子同士が凝集していてもよい。
【００４３】
次に、分散粒子１１４上にマスクパターン１１５を形成する。ここでは、マスクパターン１１５は、後にメモリトランジスタとなる第１半導体領域１１１上に形成する。
【００４４】
次に、図１（Ｃ）に示すように、マスクパターン１１５を用いて分散粒子１１４の一部をエッチングして、フローティングゲート電極１２１を形成する。分散粒子１１４の除去方法としては、ドライエッチング法、ウエットエッチング法等公知のエッチング方法を用いることが可能である。なお、分散粒子１１４が形成されている第１絶縁膜１１３の膜厚が薄い場合にドライエッチングを用いると、プラズマ衝撃により第１絶縁膜に欠陥が生じる可能性がある。このため、ウエットエッチングで除去を行うことが好ましい。ここでは、ＮＭＤ3溶液（テトラメチルアンモニウムハイドロオキサイドを０．２〜０．５％含む水溶液）等を用いたウエットエッチング法により、分散粒子１１４であるシリコン微結晶を選択的に除去する。
【００４５】
フローティングゲート電極は分散された粒子で形成されている。このため、トンネル酸化膜として機能する第１絶縁膜に欠陥があった場合でも、フローティングゲート電極に蓄積した電荷すべてが、欠陥から半導体領域に流れ出ることを回避することができる。この結果、信頼性の高い半導体メモリトランジスタを形成することができる。
【００４６】
次に、マスクパターン１１５を除去した後、フローティングゲート電極１２１及び第１絶縁膜１１３上に第２絶縁膜１２２を成膜する。第２絶縁膜１１３は、膜厚１〜１００ｎｍ、好ましくは１０〜７０ｎｍ、さらに好ましくは１０〜３０ｎｍであることが望ましい。第２絶縁膜１２２は、メモリトランジスタにおいてフローティングゲート電極１２１と後に形成されるゲート電極との絶縁性を保つ必要がある。このため、これらの間でリーク電流が増加しない程度の膜厚とすることが好ましい。第２絶縁膜１２２は、第１絶縁膜１１３と同様に、酸化珪素膜、窒化珪素膜で形成することができる。また、基板１００側から酸化珪素膜及び窒化珪素膜の２層や、酸化珪素膜、窒化珪素膜、及び酸化珪素膜の３層など積層構造としてもよい。なお、半導体領域に接して酸化珪素膜を形成すると、ゲート絶縁膜と半導体領域との界面準位が低くなるため好ましい。ここでは、第２絶縁膜１２２として、膜厚１０ｎｍの酸化珪素膜と膜厚２０ｎｍの窒化珪素膜の積層構造で形成する。
【００４７】
この後、第２絶縁膜を成膜の後、図１（Ｂ）に示すように、分散粒子及びそれを覆うマスクパターンを形成して、第２フローティングゲート電極を形成しても良い。更には、同様の工程を繰り返して、複数に積層されたフローティングゲート電極を形成しても良い。
【００４８】
次に、第２絶縁膜１２２上に第１導電膜１２３を成膜する。第１導電膜は、スパッタリング法、蒸着法、ＣＶＤ法等の公知の手法により形成することができる。また、第１導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）から選ばれた元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料を用いて形成することができる。また不純物元素が添加された半導体膜を用いて形成することができる。
【００４９】
なお、第１導電膜１２３の材料としては、第２絶縁膜１２２と比較してエッチング速度が十分大きなものを用いることが望ましい。この結果、第１導電膜のエッチングの際に露出される第２絶縁膜１２２のオーバーエッチングを防ぐことができる。
【００５０】
次に、第１導電膜１２３上にマスクパターン１２４、１２５を形成する。マスクパターン１２４、１２５の形成方法は、マスクパターン１０２、１０３と同様の手法を適宜用いることができる。また、上記手法により形成したパターンを、アッシング等によりスリミングしてマスクパターンの幅を細くしてもよい。この結果、後に形成されるゲート電極のチャネル長方向の幅の細い短チャネル構造のＴＦＴを形成することが可能であり、高速動作が可能なＴＦＴを形成することが可能である。なお、このマスクパターン１２４、１２５は、後にゲート電極を形成するためのマスクパターン１２４、１２５である。このため、液滴吐出法を用いてゲート電極を形成する場合は、マスクパターン１２４、１２５を設けなくともよい。
【００５１】
次に、図１（Ｄ）に示すように、マスクパターン１２４、１２５を用いて第１導電膜をエッチングしてゲート電極１３１、１３２を形成する。ゲート電極の幅は０．２〜１．５μｍ、好ましくは０．２〜０．７μｍとする。ゲート電極の幅を当該範囲内に設定することにより、後にチャネル長の短いメモリトランジスタ及びＴＦＴを形成することが可能であり、高速動作が可能な半導体装置を作製することが可能である。
【００５２】
次に、マスクパターン１２４、１２５及びゲート電極１３１、１３２をマスクとして第１半導体領域１１１、第２半導体領域１１２それぞれに、ｎ型又はｐ型を付与する不純物元素を添加する。次に、マスクパターン１２４、１２５を除去した後、絶縁膜を成膜し、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、不純物元素の活性化を行い、ソース領域及びドレイン領域１３３〜１３６を形成する。この後、第２絶縁膜及びゲート電極上に窒化珪素膜からなる無機絶縁膜を設けて、加熱処理を行っても良い。この無機絶縁膜を、膜中に水素を含ませる条件で成膜し、加熱処理を行うことで、各半導体領域のダングリングボンドの終端を水素化することが可能である。
【００５３】
次に、図１（Ｅ）に示すように、第２絶縁膜１２２上に層間絶縁膜として機能する第３絶縁膜を形成する。第３絶縁膜は、ポリイミド、アクリル、ポリアミド等の耐熱性を有する有機樹脂を用いることができる。また上記有機樹脂の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂（以下、シロキサン系樹脂と呼ぶ）等を用いることができる。シロキサン系樹脂は、置換基として水素の他、アルキル基、または芳香族炭化水素等の有機基のうち少なくとも１種を有していても良い。また、フルオロ基を有してもよい。第３絶縁膜の形成には、その材料に応じて、スピンコート、ディップ、スプレー塗布、液滴吐出法、インクジェット法、スクリーン印刷、オフセット印刷等、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター、ＣＶＤ法、蒸着法等を採用することができる。また、無機材料を用いてもよく、その際には、酸化珪素、窒化珪素、酸窒化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ膜等を用いることができる。なお、これらの絶縁膜を積層させて、第３絶縁膜を形成しても良い。ここでは、アクリルを塗布し焼成して第３絶縁膜を形成する。
【００５４】
次に、フォトリソグラフィ工程及びエッチング工程により第３絶縁膜の一部、第２絶縁膜１２２、及び第１絶縁膜１１３の一部をエッチングしてコンタクトホールを形成すると共に、ソース領域及びドレイン領域の一部を露出する。このとき、エッチングされた第３絶縁膜を第３絶縁層１４１、エッチングされた第２絶縁膜を第２絶縁層１４２、エッチングされた第１絶縁膜を第１絶縁層１４３と示す。なお、ここでは、第３絶縁層１４１は、表面が平坦な絶縁膜が図示されているが、平坦でなくとも良い。
【００５５】
次に、ソース領域及びドレイン領域に接続するソース電極及びドレイン電極１４４〜１４７を形成する。ソース電極及びドレイン電極は、ＰＶＤ法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。また、液滴吐出法、印刷法、電界メッキ法等により、所定の場所に選択的に導電層を形成することができる。更にはリフロー法、ダマシン法を用いても良い。ソース領域及びドレイン領域の材料は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｓｉ、Ｇｅ、Ｚｒ、Ｂａ等の金属又はその合金、若しくはその金属窒化物を用いて形成する。また、これらの積層構造としても良い。
【００５６】
ここで、ゲート電極１３１とフローティングゲート電極１２１との端部の位置関係について図２７を用いて説明する。図２７において、ゲート電極１３１の幅をそれぞれＬ１〜Ｌ３と示し、フローティングゲート電極の幅をＤ１〜Ｄ３と示す。図２７（Ａ）においては、ゲート電極１３１の幅Ｌ１とフローティングゲート電極１２１の幅Ｄ１とが等しい構造、即ちゲート電極の端部とフローティングゲート電極の端部それぞれが、概略一致しているメモリトランジスタを示す。
【００５７】
図２７（Ｂ）においては、ゲート電極１３１の幅Ｌ２よりもフローティングゲート電極１２１の幅Ｄ２の方が大きい、即ちフローティングゲート電極の両端部がゲート電極の両端部の外側に設けられている構造のメモリトランジスタを示す。このとき、ゲート電極１３１よりも外側に設けられたフローティングゲート電極１５２は、電荷蓄積層としては機能しない。従って、フローティングゲート電極１２１の両端部がゲート電極１３１の両端部より外側に設けられる構造と、等しく重なる構造とは、製造工程や微細化に有利となるように、適宜選択すればよい。
【００５８】
図２７（Ｃ）においては、ゲート電極１３１の幅Ｌ３よりもフローティングゲート電極１２１の幅Ｄ３が小さい構造のメモリトランジスタを示す。この場合、いわゆるスプリットゲート電極構造のメモリトランジスタとなる。スプリットゲート電極構造とは、一つの半導体領域１１１及びゲート電極１３１で、メモリトランジスタを選択する選択用トランジスタと、メモリトランジスタとを構成する素子をいう。これは図２７（Ｄ）に示すように、一組の信号線１６０、１６１でメモリトランジスタ１６２と選択用のトランジスタ１６３とを制御する構成である。このような構成は、メモリトランジスタが過消去状態（閾値電圧よりも負の状態）になっても、選択用のトランジスタ１６３によりメモリセルの選択性を保つことができるため、動作マージンに優れる。なお、図２７（Ｃ）では、フローティングゲート電極の一方の端がゲート電極の端と一致する構成を示したが、この構造に限られない。フローティングゲート電極１２１の両端が、ゲート電極１３１の両端の内側に設けられていても良い。
【００５９】
また、以下の方法により、図１に示す基板１００からのメモリトランジスタ１４８及びＴＦＴ１４９を剥離することが可能である。剥離方法としては、（１）基板１００として、３００〜５００度程度の耐熱性を有する基板を用い、当該基板１００とメモリトランジスタ１４８及びＴＦＴ１４９との間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化して、当該メモリトランジスタ１４８及びＴＦＴ１４９を剥離する方法、（２）基板１００とメモリトランジスタ１４８及びＴＦＴ１４９の間に水素を含む非晶質珪素膜を設け、レーザ光を照射、またはガス・溶液でのエッチングにより当該非晶質珪素膜を除去することで、当該メモリトランジスタ１４８及びＴＦＴ１４９を剥離する方法、（３）メモリトランジスタ１４８及びＴＦＴ１４９が形成された基板１００を機械的に削除する、又は溶液やＣＦ3等のガスによるエッチングで除去することで、当該メモリトランジスタ１４８及びＴＦＴ１４９を切り離す方法等が挙げられる。また、剥離したメモリトランジスタ１４８及びＴＦＴ１４９のフレキシブル基板への貼り付けは、市販の接着剤を用いればよく、例えば、エポキシ樹脂系接着剤や樹脂添加剤等の接着材を用いればよい。
【００６０】
上記のように、剥離したメモリトランジスタ１４８及びＴＦＴ１４９をフレキシブル基板に貼り合わせると、厚さが薄く、軽く、落下しても割れにくい半導体装置を提供することができる。また、フレキシブル基板は可撓性を有するため、曲面や異形の形状上に貼り合わせることが可能となり、多種多様の用途が実現する。また、基板１００を再利用すれば、安価な半導体装置の提供が可能である。
【００６１】
以上の工程により、第１半導体領域１１１、トンネル酸化膜として機能する第１絶縁層１４３、フローティングゲート電極１２１、第２絶縁層１４２、及びゲート電極１３１で構成されるメモリトランジスタ１４８と、第２半導体領域１１２、ゲート絶縁膜として機能する第１絶縁層１４３及び第２絶縁層１４２、並びにゲート電極１３２で構成されるＴＦＴ１４９とを、同一基板上に有する半導体装置を形成することができる。なお、ＴＦＴ１４９は、メモリトランジスタを選択するデコーダ回路、書き込み・読み出し回路等の周辺回路、ＣＰＵ、ＤＲＡＭ、画像処理回路、音声処理回路等の機能回路、バッファ回路、シフトレジスタ回路、レベルシフタ回路及びサンプリング回路等の駆動回路等に適宜用いることができる。
【００６２】
本実施の形態で形成される半導体装置は、結晶性シリコン膜を用いて形成することが可能であるため、高価な単結晶半導体基板を用いず作製することができる。このため、コスト削減が可能である。また、基板１００として大面積基板を用い、上記の工程により複数の半導体装置の回路パターンを形成し、最後に矩形状又は短冊状に分割して、個々の半導体装置を取り出すことによって、大量の半導体装置を形成することが可能である。この結果、低コスト化が可能である。さらに本実施の形態で作製したメモリトランジスタ１４８及びＴＦＴ１４９を剥離し、フレキシブル基板に接着することにより、薄型の半導体装置の作製が可能である。
【００６３】
また、メモリトランジスタのフローティングゲート電極に分散された粒子を用いているため、トンネル酸化膜の欠陥による蓄積電荷の流出を回避することができる。このため、信頼性の高い半導体装置を形成することができる。
【００６４】
（実施の形態２）
本実施の形態では、実施の形態１においてフローティングゲート電極とゲート電極との端部が概略一致するメモリトランジスタを有する半導体装置の作製方法について図２９を用いて説明する。
【００６５】
図２９（Ａ）に示すように、実施の形態１と同様に第１絶縁膜１１３上に分散粒子１１４を形成する。次に、マスクパターン１５５を形成する。ここで、マスクパターン１５５は、少なくともＴＦＴの活性領域となる第２半導体領域１１２を覆わず、メモリトランジスタの活性領域となる第１半導体領域１１１を覆っていれば良い。
【００６６】
次に、図２９（Ｂ）に示すように、第２絶縁膜１２２及び第１導電膜１２３を成膜する。次に、マスクパターン１２４、１２５を形成する。
【００６７】
次に図２９（Ｃ）に示すように、マスクパターン１２４、１２５を用いて第１導電膜１２３、第２絶縁膜１２２、及び残存した分散粒子１５１の一部をエッチングして除去し、ゲート電極１３１、１３２、第２絶縁層１６５、１６６、分散粒子で形成されるフローティングゲート電極１６７を形成する。ここでは、第１導電膜１２３及び第２絶縁膜１２２を、ドライエッチングによりエッチングする。この後、マスクパターン１２４、１２５を除去せず、残存した分散粒子１５１の一部をウエットエッチングによりエッチングする。この工程により、ゲート電極１３１とフローティングゲート電極１６７とが自己整合的に形成される。
【００６８】
この後、実施の形態１と同様の工程により、メモリトランジスタ１７８及びＴＦＴ１７９を形成することができる。
【００６９】
以上の工程により、第１半導体領域１１１、トンネル酸化膜として機能する第１絶縁層１４３、フローティングゲート電極１６７、第２絶縁層１６５、及びゲート電極１３１で構成されるメモリトランジスタ１７８と、第２半導体領域１１２、ゲート絶縁膜として機能する第１絶縁層１４３及び第２絶縁層１６６、並びにゲート電極１３２で構成されるＴＦＴ１７９とを、同一基板上に有する半導体装置を形成することができる。
【００７０】
（実施の形態３）
本実施の形態では、単結晶半導体基板を用いてメモリトランジスタとＭＯＳトランジスタとを、同一基板上に形成する工程を、図２を用いて説明する。
【００７１】
図２（Ａ）に示すように、基板２０１に素子分離領域２０２〜２０４を形成する。基板２０１は、単結晶半導体基板又は化合物半導体基板であり、代表的には、ｎ型またはｐ型の単結晶シリコン基板、ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイヤ基板、又はＺｎＳｅ基板等が挙げられる。また、ＳＯＩ基板（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）を用いこともできる。本実施の形態では、基板２０１として、単結晶シリコン基板を用いる。素子分離領域２０２〜２０４は、公知の選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を適宜用いることができる。ここでは、素子分離領域２０２〜２０４としては、ＬＯＣＯＳ法によりシリコン基板の一部を酸化して、酸化珪素膜を形成する。この後、ウエルイオン注入、チャネルストップイオン注入、閾値電圧調整イオン注入を適宜行う。
【００７２】
次に、基板２０１の表面を洗浄して、基板２０１表面を露出する。この後、公知の手法により第１絶縁膜２１１を形成する。第１絶縁膜はメモリトランジスタのトンネル酸化膜として機能するため、膜厚は薄いことが好ましい。膜厚が薄いと、低い電圧でフローティングゲート電極に電荷を蓄積することが可能であり、低消費電力である半導体装置を形成することができる。ここでは、第１絶縁膜２１１は、熱酸化法により酸化珪素膜を形成する。
【００７３】
次に、実施の形態１と同様に第１絶縁膜２１１上に分散粒子１１４を形成する。次に、後にメモリトランジスタが形成される領域にマスクパターン２１３を形成する。
【００７４】
次に分散粒子１１４の一部をエッチングして、図２（Ｂ）に示すように、フローティングゲート電極１２１を形成する。次に、素子分離領域２０２〜２０４、第１絶縁膜２１１、及びフローティングゲート電極１２１上に第２絶縁膜２２２を成膜する。なお、実施の形態２と同様の工程を用いてフローティングゲート電極を形成しても良い。次に、第２絶縁膜２２２上に第１導電膜２２３を成膜する。第２絶縁膜２２２及び第１導電膜２２３はそれぞれ、実施の形態１の第２絶縁膜１２２及び第１導電膜１２３と同様の材料及び成膜方法により形成することができる。次に、第１導電膜２２３上にマスクパターン１２４、１２５を形成する。
【００７５】
次に、マスクパターン１２４、１２５を用いて第１導電膜をエッチングして、図２（Ｃ）に示すように、ゲート電極１３１、１３２を形成する。次に、マスクパターン１２４、１２５及びゲート電極１３１、１３２をマスクとして、基板２０１に自己整合的に不純物元素を添加する。次に、マスクパターン１２４、１２５を除去した後、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、不純物元素の活性化を行い、ソース領域及びドレイン領域２３３〜２３６を形成する。
【００７６】
次に、図２（Ｄ）に示すように、第２絶縁膜２２２上に第３絶縁膜を形成する。この後、第３絶縁膜の一部、第２絶縁膜２２２、及び第１絶縁膜２１１の一部をエッチングしてコンタクトホールを形成すると共に、ソース領域及びドレイン領域の一部を露出する。ここで、エッチングされた第３絶縁膜を第３絶縁層１４１、エッチングされた第２絶縁膜を第２絶縁層２４２、エッチングされた第１絶縁膜を第１絶縁層２４３と示す。この後、ソース領域及びドレイン領域に接続するソース電極及びドレイン電極１４４〜１４７を形成する。
【００７７】
以上の工程により、半導体単結晶を用いた基板２０１、トンネル酸化膜として機能する第１絶縁層２４３、フローティングゲート電極１２１、第２絶縁層２４２、及びゲート電極１３１で構成されるメモリトランジスタ２５１と、半導体単結晶を用いた基板２０１、ゲート絶縁膜として機能する第１絶縁層２４３及び第２絶縁層２４２、並びにゲート電極１３２で構成されるＭＯＳトランジスタ２５２とを、同一基板上に有する半導体装置を形成することができる。なお、ＭＯＳトランジスタ２５２は、メモリトランジスタを選択するデコーダ回路、書き込み・読み出し回路等の周辺回路、ＣＰＵ、ＤＲＡＭ、画像処理回路、音声処理回路等の機能回路、バッファ回路、シフトレジスタ回路、レベルシフタ回路及びサンプリング回路等の駆動回路等に適宜用いることができる。
【００７８】
また、基板２０１としてＳＯＩ基板（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）を用い、実施の形態１で示すようなシリコン基板との酸化絶縁膜を用いた剥離方法により、メモリトランジスタ及びＭＯＳトランジスタを剥離することができる。また、当該剥離したメモリトランジスタ及びＭＯＳトランジスタを実施の形態１と同様にフレキシブル基板に接着することにより、半導体装置の薄型化が可能である。
【００７９】
また、メモリトランジスタのフローティングゲート電極として分散された粒子を用いているため、トンネル酸化膜の欠陥による蓄積電荷の流出を回避することができる。このため、信頼性の高い半導体装置を形成することができる。
【実施例１】
【００８０】
本実施例では、メモリトランジスタとＣＭＯＳ回路を同一基板に有する半導体装置の作製工程について、図３を用いて説明する。本実施例において、メモリトランジスタ及びＴＦＴはシングルドレイン構造である。
【００８１】
図３（Ａ）に示すように、ガラス基板３００上に第１絶縁膜３０１を成膜する。第１絶縁膜３０１は、基板からの不純物元素が後に形成される半導体領域に拡散するのを防止するためのブロッキング膜として機能する。このため、第１絶縁膜３０１としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜からなる下地膜を形成する。さらには、酸化珪素膜と窒化珪素膜とを連続的に積層して成膜してもよい。
【００８２】
次に、第１絶縁膜３０１上にアモルファスシリコン膜を成膜し、アモルファスシリコン膜に８０ＭＨｚの周波数を有するパルス発振のレーザ光を照射して結晶性シリコン膜を形成する。次に、フォトリソグラフィ工程及びエッチング工程により結晶性シリコン膜を所望の形状にエッチングして、第１半導体領域３０３、第２半導体領域３０４、及び第３半導体領域３０５を形成する。なお、第１半導体領域３０３は後のメモリトランジスタの活性領域、第２半導体領域３０４は後のｎチャネル型ＴＦＴの活性領域、第３半導体領域３０５は後のｐチャネル型ＴＦＴの活性領域として機能する。
【００８３】
次に、第１乃至第３半導体領域３０３〜３０５の表面に形成された自然酸化膜を除去した後、ヒドロキシラジカルを含むオゾン水に数十秒〜数分曝して、半導体領域３０３〜３０５表面に酸化珪素膜を形成する。この後、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法により酸化シリコン膜をより緻密化し、膜厚１〜２ｎｍの第２絶縁膜３０６〜３０８を形成する。この方法により、短時間且つ高温で処理することが可能であるため、基板を伸縮させずとも緻密且つ膜厚の薄い第２絶縁膜を形成することができる。次に、第２絶縁膜３０６〜３０８及びガラス基板３００上に第３絶縁膜３０９を成膜する。ここでは、第３絶縁膜３０９として、膜厚１〜５ｎｍの窒化珪素膜又は窒化酸化珪素膜（ＳｉＮＯ（Ｎ＞Ｏ））を成膜する。
【００８４】
次に、第３絶縁膜３０９上に分散粒子としてシリコン微粒子３１０をプラズマＣＶＤ法により形成する。次にシリコン微粒子３１０及び第３絶縁膜３０９上に第４絶縁膜３１１を成膜する。第４絶縁膜３１１としては、プラズマＣＶＤ法により膜厚１０〜２０ｎｍの窒化珪素膜、又は窒化酸化珪素膜（ＳｉＮＯ（Ｎ＞Ｏ）を成膜する。次に、フォトリソグラフィ工程によりマスクパターン３１２を第１半導体領域３０３上に形成する。
【００８５】
次に、図３（Ｂ）に示すように、マスクパターン３１２を用いて第４絶縁膜及びシリコン微粒子３１０の一部をエッチングしてフローティングゲート電極を有する絶縁層３１３を形成する。ここでは、ドライエッチングにより第４絶縁膜をエッチングして、シリコン微粒子３１０を露出した後、ＮＭＤ３溶液（テトラメチルアンモニウムハイドロオキサイドを０．２〜０．５％含む水溶液）等を用いて、シリコン微粒子をエッチングする。ここで、フローティングゲート電極は、残存したシリコン微粒子で形成されている。
【００８６】
次に、図３（Ｃ）に示すように、第４絶縁膜及びフローティングゲート電極を有する絶縁層３１３上に第５絶縁膜３２１を成膜する。第５絶縁膜３２１としては、プラズマＣＶＤ法により膜厚２０〜５０ｎｍの酸化珪素膜、又は酸化窒化珪素（ＳｉＯＮ（Ｏ＞Ｎ）を成膜する。
【００８７】
次に、第１導電膜３２２を成膜する。ここでは第１導電膜３２２としてスパッタリング法により膜厚４００ｎｍのタングステン膜を成膜する。次に、第１半導体領域乃至第３半導体領域３０３〜３０５上にフォトリソグラフィ工程により、マスクパターン３２３〜３２５を形成する。
【００８８】
次に、図３（Ｄ）に示すように、マスクパターン３２３〜３２５を用いて第１導電膜３２２をエッチングしてゲート電極３３１〜３３３を形成する。このときのゲート電極の幅を０．２〜１．５ｎｍ、好ましくは０．２〜０．７ｎｍとする。次に、マスクパターン３２３〜３２５を除去した後、新たに第３半導体領域３０５上にマスクパターン３３４を形成する。
【００８９】
次に、第１半導体領域３０３及び第２半導体領域３０４にゲート電極３３１、３３２をマスクとして不純物元素を添加する。ここでは、ｎ型を呈する不純物元素であるリン（Ｐ）を各半導体領域に添加し、ｎ型を呈するソース領域及びドレイン領域３３５〜３３８を形成する。
【００９０】
次に、図３（Ｅ）に示すように、マスクパターン３３４を除去した後、フォトリソグラフィ工程により、第１半導体領域３０３及び第２半導体領域３０４上にマスクパターン３４１、３４２を形成する。次に、ゲート電極３２５をマスクとして第３半導体領域３０５に不純物元素を添加する。ここでは、ｐ型を呈する不純物元素であるボロン（Ｂ）を半導体領域に添加し、ｐ型を呈するソース領域及びドレイン領域３４３、３４４を形成する。次に、マスクパターン３４１、３４２を除去した後、加熱してソース領域及びドレイン領域の不純物元素の活性化を行う。この後、第５絶縁膜３２１上に水素を含む絶縁膜を成膜し、加熱して、半導体領域表面の水素化を行ってもよい。
【００９１】
次に、図３（Ｆ）に示すように、第５絶縁膜３２１上に層間絶縁膜として機能する第６絶縁膜を成膜する。ここでは、シロキサン系樹脂を塗布し、焼成して第６絶縁膜を形成する。次に、第６絶縁膜、第５絶縁膜、第３絶縁膜、及び第２絶縁膜をエッチングしてコンタクトホールを形成すると共に、ソース領域及びドレイン領域３３５〜３３８、３４３、３４４の一部を露出する。エッチングされた第６絶縁膜を第６絶縁層３５１、エッチングされた第５絶縁膜を第５絶縁層３５２、及びエッチングされた第３絶縁膜第３絶縁層３５３と示す。また、エッチングされた第２絶縁膜を第２絶縁層３５４〜３５６と示す。次に、スパッタリング法によりチタン膜、アルミニウムシリコン合金膜、及びチタン膜を積層成膜した後、フォトリソグラフィ工程及びエッチング工程を用いてソース電極及びドレイン電極３５７〜３６２を形成する。
【００９２】
以上の工程により、また、第１半導体領域３０３、トンネル酸化膜として機能する第２絶縁層３５４及び第３絶縁層３５３、フローティングゲート電極を有する絶縁層３１３、第５絶縁層３５２、及びゲート電極３３１で構成されるメモリトランジスタ３７１を形成することができる。また、第２半導体領域３０４、ゲート絶縁膜として機能する第２絶縁層３５５、第３絶縁層３５３、及び第５絶縁層３５２、並びにゲート電極３３２で構成されるｎチャネル型ＴＦＴ３７２を形成することができる。また、第３半導体領域３０５、ゲート絶縁膜として機能する第２絶縁層３５６、第３絶縁層３５３、及び第５絶縁層３５２、並びにゲート電極３３３で構成されるｐチャネル型ＴＦＴ３７３を形成することができる。更には、シングルドレイン構造のメモリトランジスタ３７１、ｎチャネル型ＴＦＴ３７２、及びｐチャネル型ＴＦＴ３７３を、同一基板上に有する半導体装置を形成することができる。
【００９３】
また、本実施例は、実施の形態１〜３それぞれと組み合わせて用いることが可能である。
【実施例２】
【００９４】
本実施例では、メモリトランジスタとＣＭＯＳ回路を同一基板に有する半導体装置の作製工程について図３及び図４を用いて説明する。本実施例において、メモリトランジスタ及びＴＦＴは、サイドウォール（側壁スペーサ）及び該領域に覆われた低濃度不純物領域（ＬＤＤ（（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）領域と示す。）を有する。
【００９５】
本実施例では、ゲート電極を形成する工程までは、実施例１と同様であるため、それ以降の工程について説明する。実施例１の工程にしたがって図３（Ｄ）に示すようにメモリ
トランジスタ、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴのゲート電極３３１〜３３３を形成する。次に、図４（Ａ）に示すように、メモリトランジスタ及びｎチャネル型ＴＦＴの半導体領域（第１半導体領域３０３及び第２半導体領域３０４）に、ｎ型を呈する不純物元素であるリン（Ｐ）を添加し、ｎ型を呈する第１低濃度不純物領域（以下、第１ｎ型不純物領域と示す。）４０１〜４０４を形成する。次に、ｐチャネル型ＴＦＴの半導体領域（第３半導体領域３０５）にｐ型を呈する不純物元素であるボロン（Ｂ）を半導体領域に添加し、ｐ型を呈する第１低濃度不純物領域（以下、第１ｐ型不純物領域と示す。）４０５、４０６を形成する。
【００９６】
次に、ゲート電極３３１〜３３３及び第５絶縁膜３２１上に第６絶縁膜４１０を成膜する。第６絶縁膜としては、ＣＶＤ法により酸化珪素膜を成膜する。
【００９７】
次に、ＲＩＥ（Ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：反応性イオンエッチング）法により第６絶縁膜４１０を異方性エッチングして、図４（Ｂ）に示すように、サイドウォール（側壁スペーサ）４１１〜４１３を形成する。このとき、絶縁膜の材料によって、第２乃至第５絶縁膜の一部又は全部もエッチングされる。ここでは、第１半導体領域〜第４半導体領域をエッチングストッパーとして機能し、第２乃至第５絶縁膜がエッチングされる。ここで、エッチングされた第２絶縁膜４０７〜４０９をそれぞれ第２絶縁層４１６ａ〜４１６ｃ、エッチングされた第３絶縁膜３２１をそれぞれ第３絶縁層４１５ａ〜４１５ｃ、エッチングされた第５絶縁膜４１０をそれぞれ第２絶縁層４１４ａ〜４１４ｃと示す。
【００９８】
次に、図４（Ｃ）に示すように、フォトリソグラフィ工程により、後に形成されるｐチャネル型ＴＦＴの半導体領域である第３半導体領域３０５を覆うマスクパターン４２１を形成する。次に、第１半導体領域３０３及び第２半導体領域３０４に、ｎ型を呈する不純物元素であるリン（Ｐ）を添加し、ｎ型を呈する高濃度不純物領域（ソース領域及びドレイン領域）４２２〜４２５を形成する。このとき、サイドウォールに覆われたｎ型を呈する第１低濃度不純物領域（以下、第２ｎ型不純物領域（ＬＤＤ領域））４２６〜４２９も形成される。このとき、第２ｎ型不純物領域４２６〜４２９の幅は、０．０１〜０．３μｍであることが好ましい。この後、マスクパターン４２１を除去する。なお、第２ｎ型不純物領域は低濃度不純物領域である。
【００９９】
次に、図４（Ｄ）に示すように、フォトリソグラフィ工程により、第１半導体領域３０３及び第２半導体領域３０４、それぞれを覆うマスクパターン４３１、４３２を形成する。次に、第３半導体領域３０５に、ｐ型を呈する不純物元素であるボロン（Ｂ）を半導体領域に添加し、ｐ型を呈する高濃度不純物領域（ソース領域及びドレイン領域）４２２〜４２５を形成する。このとき、サイドウォールに覆われた第１ｐ型不純物領域（以下、第２ｐ型不純物領域（ＬＤＤ領域））４２８、４２９も形成される。このとき、第２ｐ型不純物領域４２８、４２９の幅は、０．０１〜０．３μｍであることが好ましい。次に、マスクパターン４３１、４３２を除去した後、加熱して不純物元素の活性化を行う。
【０１００】
次に、層間絶縁膜として機能する第７絶縁膜を成膜した後、実施例１と同様に、第７絶縁膜をエッチングして、コンタクトホールを形成すると共に、ソース領域及びドレイン領域４２２〜４２５、４３３、４３４の一部を露出する。第７絶縁膜は、実施例１の第６絶縁膜と同様の材料及び手法により形成する。エッチングされた第７絶縁膜を第７絶縁層４５１と示す。この後、実施例１と同様にソース電極及びドレイン電極３５７〜３６２を形成する。
【０１０１】
以上の工程により、第１半導体領域３０３、トンネル酸化膜として機能する第２絶縁層４１６ａ及び第３絶縁層４１５ａ、フローティングゲート電極を有する絶縁層３１３、第５絶縁層４１４ａ、ゲート電極３３１、並びにサイドウォール４１１を有するメモリトランジスタ４４１を形成することができる。
【０１０２】
また、第２半導体領域３０４、ゲート絶縁膜として機能する第２絶縁層４１６ｂ、第３絶縁層４１５ｂ、及び第５絶縁層４１４ｂ、ゲート電極３３２、並びにサイドウォール４１２で構成されるｎチャネル型ＴＦＴ４２９を形成することができる。
【０１０３】
また、第３半導体領域３０５、ゲート絶縁膜として機能する第２絶縁層４１６ｃ、第３絶縁層４１５ｃ、及び第５絶縁層４１４ｃ、ゲート電極３３３、並びにサイドウォール４１３で構成されるｐチャネル型ＴＦＴ４４３を形成することができる。更には、メモリトランジスタ４４１、ｎチャネル型ＴＦＴ４４２、及びｐチャネル型ＴＦＴ４４３を、同一基板上に有する半導体装置を形成することができる。
【０１０４】
また、本実施例で形成したメモリトランジスタ及びＴＦＴは、サイドウォール構造であるため、サブミクロン構造のメモリトランジスタ及びＴＦＴにおいてもＬＤＤ領域を形成することが可能である。また、ＬＤＤ領域を有するため、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐ効果、及びオフ電流を低減する効果がある。この結果、信頼性の高い半導体装置を作製することが可能である。
【０１０５】
また、本実施例は、実施の形態１〜３、実施例１それぞれと組み合わせて用いることが可能である。
【実施例３】
【０１０６】
本実施例では、メモリトランジスタとＣＭＯＳ回路を同一基板に有する半導体装置の作製工程について図５を用いて説明する。本実施例において、メモリトランジスタ及びＴＦＴはシリサイド構造である。
【０１０７】
本実施例では、ソース領域及びドレイン領域を形成する工程までは、実施例２と同様であるため、それ以降の工程について説明する。実施例２にしたがって図５（Ａ）に示すように、サイドウォール４１１〜４１３、第１絶縁層４１６ａ〜４１６ｃ、第２絶縁層４１５ａ〜４１５ｃ、第５絶縁層４１４ａ〜４１４ｃを形成した後、ソース領域及びドレイン領域４２２〜４２５、４３３、４３４を形成する。この後、マスクパターン４３１、４３２を除去する。
【０１０８】
次に、図５（Ｂ）に示すように、導電膜５１０を成膜する。導電膜５１０の材料としては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、Ｈａ（ハフニウム）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｂ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等を有する膜を成膜する。ここでは、スパッタリング法により、チタン膜を成膜する。
【０１０９】
次に、図５（Ｃ）に示すように、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、露出されたソース領域及びドレイン領域のシリコンと導電膜とを反応させて、シリサイド５２１〜５２６を形成する。この後、シリコンと反応しなかった導電膜５１０を除去する。
【０１１０】
次に、実施例２と同様に層間絶縁膜として機能する第７絶縁膜を成膜した後、第７絶縁膜の一部をエッチングしてコンタクトホールを形成すると共に、シリサイド５２１〜５２６の一部を露出する。次に、実施例３と同様にソース電極及びドレイン電極３５７〜３６２を形成する。
【０１１１】
以上の工程により、第１半導体領域３０３、トンネル酸化膜として機能する第２絶縁層４１６ａ及び第３絶縁層４１５ａ、フローティングゲート電極を有する絶縁層３１３、第５絶縁層４１４ａ、ゲート電極３３１、並びにシリサイド５２１、５２２を有するメモリトランジスタ５３１を形成することができる。
【０１１２】
また、第２半導体領域３０４、ゲート絶縁膜として機能する第２絶縁層４１６ｂ、第３絶縁層４１５ｂ、及び第５絶縁層４１４ｂ、ゲート電極３３２、並びにシリサイド５２３、５２４で構成されるｎチャネル型ＴＦＴ５３２を形成することができる。
【０１１３】
また、第３半導体領域３０５、ゲート絶縁膜として機能する第２絶縁層４１６ｃ、第３絶縁層４１５ｃ、及び第５絶縁層４１４ｃ、ゲート電極３３３、並びにシリサイド５２５、５２６で構成されるｐチャネル型ＴＦＴ５３３を形成することができる。更には、シリサイド構造のメモリトランジスタ５３１、ｎチャネル型ＴＦＴ５３２、及びｐチャネル型ＴＦＴ５３３を、同一基板上に有する半導体装置を効率良く形成することができる。
【０１１４】
本実施例により形成されたメモリトランジスタ及びＴＦＴはシリサイド構造であるため、ソース領域及びドレイン領域の低抵抗化が可能であり、半導体装置の高速化が可能である。また、低電圧での動作が可能であるため、消費電力を低減することが可能である。
【０１１５】
本実施例は、実施の形態１〜３、実施例１〜２それぞれと組み合わせて用いることが可能である。
【実施例４】
【０１１６】
本実施例では、メモリトランジスタとＣＭＯＳ回路を同一基板に有する半導体装置の作製工程について図３及び図６を用いて説明する。本実施例において、メモリトランジスタ及びＴＦＴは、ゲート電極に覆われる低濃度不純物領域（以下、ＧＯＬＤ領域、またはＬｏｖ領域と示す。）を有する。
【０１１７】
本実施例では、フローティングゲート電極を有する絶縁層３１３を形成する工程までは、実施例１と同様であるため、それ以降の工程について説明する。図３（Ｃ）に示すように、フローティングゲート電極を含む絶縁層３１３及び第５絶縁膜３２１を形成する。次に、図６（Ａ）に示すように、フローティングゲート電極を含む絶縁層３１３及び第５絶縁膜３２１上に第１導電膜６０１及び第２導電膜６０２を成膜する。ここでは、第１導電膜６０１としては、膜厚３０ｎｍの窒化タンタル膜を成膜し、第２導電膜として膜厚３７０ｎｍのタングステン膜を成膜する。
【０１１８】
次に、フォトリソグラフィ工程により、第２導電膜６０２上にマスクパターン６０３〜６０５を形成する。ここでは、マスクパターン６０３〜６０５は、第２導電膜６０２と接する領域において４０〜８０度、好ましくは６０〜７０度のテーパー部（傾斜部）を有するマスクパターンを形成する。なお、テーパー部の角度（テーパー角）は基板表面（水平面）とテーパー部の傾斜部とのなす角度として定義する。ここで、テーパー部を有するマスクパターンを形成する場合、レジストを露光する露光装置としては、縮小投影露光装置（通称、ステッパ−という。）や、ミラープロジェクション方式の露光装置（通称、ＭＰＡという。）を用いることが好ましい。縮小投影露光装置を用いる場合、テーパー部がなく側面が垂直に切り立ったマスクパターンが形成される場合があるが、この場合は１６０〜２００度でレジストを加熱することで、側面にテーパー部を形成することができる。なお、側面にテーパー部を有するマスクパターンを形成することが可能であれば、これらの露光装置に限定されず、公知の露光装置を自由に用いることができる。
【０１１９】
次に、図６（Ｂ）に示すように、第１条件により第１導電膜６０１と第２導電膜６０２をエッチングして、テーパー部を有する第１導電層６１１、６１３、６１５及び第２導電層６１２、６１４、６１６を形成する。このエッチング工程の際、マスクパターン６０３〜６０５もエッチングされて、幅の狭いマスクパターン６１７〜６１９が形成される。第１導電層６１１、６１３、６１５は、第１導電膜６０１がエッチングされた導電層であり、第２導電層６１２、６１４、６１６は第２導電膜６０２がエッチングされた導電層である。ここで、第１条件は、第１導電膜と第２導電膜との選択比がほぼ等しいエッチング条件である。本実施例では、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、第１導電膜及び第２導電膜をエッチングする。この結果、テーパー部の角度がほぼ等しい第１導電層６１１、６１３、６１５、第２導電層６１２、６１４、６１６、及びマスクパターン６１７〜６１９が形成される。
【０１２０】
次に、図６（Ｃ）に示すように、第２条件により第２導電層６１２、６１４、６１６をエッチングして第３導電層６２１〜６２３を形成する。ここで、第２条件は、第２導電層を選択的にエッチングする条件である。このような条件としては、マスクパターン６１７〜６１９を後退させながら、第２導電層を選択的にエッチングする。本実施例では、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、第２導電層６１２、６１４、６１６をエッチングする。この結果、第２導電層よりもテーパー部の角度が大きく、且つ第１導電層よりも幅の狭い第３導電層６２１〜６２３を形成することができる。このとき、図６において、第２条件により後退されたマスクパターンは６２４〜６２６となる。
【０１２１】
以上の工程により、第１導電層６１１及び第３導電層６２１は、後に形成されるメモリトランジスタのゲート電極として機能する。また、第１導電層６１３及び第３導電層６２２は、後に形成されるｎチャネル型ＴＦＴのゲート電極として機能する。また、第１導電層６１５及び第３導電層６２３は、後に形成されるｐチャネル型ＴＦＴのゲート電極として機能する。
【０１２２】
次に、ｎ型を呈する不純物元素であるリン（Ｐ）を第１半導体領域３０３及び第２半導体領域３０４に添加し、ｎ型を呈する高濃度不純物領域（ソース領域及びドレイン領域）６３１〜６３４を形成すると共に、ゲート電極に覆われ、且つｎ型を呈する低濃度不純物領域（ＧＯＬＤ領域）６３７〜６４０を形成する。ここでは、第１導電層６１１、６１３の領域は、第３導電層６２１と比較して膜厚が薄い。このため、第３導電層６２１、６２２に覆われず、第１導電層６１１、６１３に覆われる半導体領域３０３、３０４に、低濃度の不純物元素が添加される。
【０１２３】
次に、ｐ型を呈する不純物元素であるボロン（Ｂ）を第３半導体領域３０５に添加し、ｐ型を呈する高濃度不純物領域（ソース領域及びドレイン領域）６３５、６３６を形成すると共に、ゲート電極に覆われた低濃度不純物領域（ＧＯＬＤ領域）６４１、６４２を形成する。ここでも同様に、第１導電層６１５の領域は、第３導電層６２３と比較して膜厚が薄い。このため、第３導電層６２３に覆われず、第１導電層６１５に覆われる半導体領域３０５に低濃度の不純物元素が添加される。
【０１２４】
次に、マスクパターン６２４〜６２６を除去した後、加熱して不純物元素の活性化を行う。次に、実施例１と同様の工程により層間絶縁膜として機能する第６絶縁膜を成膜した後、コンタクトホールを形成すると共に、ソース領域及びドレイン領域６３１〜６３６の一部を露出する。次に、ソース電極及びドレイン電極３５７〜３６２を形成する。
【０１２５】
以上の工程により、ＧＯＬＤ領域６３７、６３８、ソース領域及びドレイン領域６３１、６３２を有する第１半導体領域３０３、トンネル酸化膜として機能する第２絶縁層３５４及び第３絶縁層３５３、フローティングゲート電極を有する絶縁層３１３、第５絶縁層３５２、並びにゲート電極として機能する第１導電層６１１及び第３導電層６２１を有するメモリトランジスタ６５１を形成することができる。
【０１２６】
また、ＧＯＬＤ領域６３９、６４０、ソース領域及びドレイン領域６３３、６３４を有する第２半導体領域３０４、ゲート絶縁膜として機能する第２絶縁層３５５、第３絶縁層３５３、及び第５絶縁層３５２、並びにゲート電極として機能する第１導電層６１３及び第３導電層６２２で構成されるｎチャネル型ＴＦＴ６５２を形成することができる。
【０１２７】
また、ＧＯＬＤ領域６４１、６４２、ソース領域及びドレイン領域６３５、６３６を有する第３半導体領域３０５、ゲート絶縁膜として機能する第２絶縁層３５６、第３絶縁層３５３、及び第５絶縁層３５２、並びにゲート電極として機能する第１導電層６１３及び第３導電層６２３で構成されるｐチャネル型ＴＦＴ６５３を形成することができる。更には、ＧＯＬＤ領域を有するメモリトランジスタ６５１、ｎチャネル型ＴＦＴ６５２、及びｐチャネル型ＴＦＴ６５３を、同一基板上に有する半導体装置を形成することができる。
【０１２８】
また、本実施例のメモリトランジスタ及びＴＦＴは、ＧＯＬＤ領域を有するため、ドレイン近傍の電界を緩和し、ホットキャリアによるオン電流の劣化を抑制することが可能である。この結果、高速動作が可能な半導体装置を形成することができる。
【０１２９】
なお、本実施例のゲート電極の作製工程の代わりに、第２導電層をサイドエッチングして、同様にＧＯＬＤ領域を有するメモリトランジスタ及びＴＦＴを形成しても、同様の効果を有する半導体装置を作製することができる。
【０１３０】
本実施例は、実施の形態１〜３、実施例１〜３それぞれと組み合わせて用いることが可能である。
【実施例５】
【０１３１】
本実施例では、メモリトランジスタのほかに高速動作が可能なＴＦＴ及び高耐圧特性を有するＴＦＴを有する半導体装置の作製方法について、図７を用いて説明する。
【０１３２】
本実施例では、フローティングゲート電極を有する絶縁層３１３を形成する工程までは、実施例１と同様である。図７（Ａ）に示すように、実施例と同様に第１絶縁膜３０１上に第１半導体領域７０１、第２半導体領域７０２、第３半導体領域７０３、第４半導体領域７０４、及び第５半導体領域７０５を形成する。なお、第１半導体領域７０１は後のメモリトランジスタの活性領域、第２半導体領域７０２は後の高速動作が可能なｎチャネル型ＴＦＴの活性領域、第３半導体領域７０３は後の高速動作が可能なｐチャネル型ＴＦＴの活性領域、第４半導体領域７０４は後の高耐圧特性を有するｎチャネル型ＴＦＴの活性領域、第５半導体領域７０５は後の高耐圧特性を有するｐチャネル型ＴＦＴの活性領域として機能する。
【０１３３】
次に、実施例１と同様に、第１半導体領域〜第５半導体領域表面に第２絶縁膜７０６〜７１０をそれぞれ形成する。第２絶縁膜７０６〜７１０は、実施例１の第２絶縁膜３０６〜３０９と同様の材料及び手法により形成する。次に、第３絶縁膜３０６を成膜する。次に、第３絶縁膜３０６上に、分散粒子としてシリコン微粒子３１０、第４絶縁膜３１１を成膜する。次に、第１半導体領域７０１上にフォトリソグラフィ工程によりマスクパターン３１２を形成する。
【０１３４】
次に、図７（Ｂ）に示すように、マスクパターン３１２を用いて第４絶縁膜３１１及びシリコン微粒子３１０の一部をエッチングして、フローティングゲート電極を有する絶縁層３１３を形成する。次に、マスクパターン３１２を除去した後、第５絶縁膜７１１を成膜する。ここでは、第５絶縁膜７１１としては、実施例１の第５絶縁膜３２１と同様の材料及び手法により形成する。次に、フォトリソグラフィ工程により第１半導体領域７０１、第４半導体領域７０４、及び第５半導体領域７０５上に、マスクパターン７１２、７１３を形成する。
【０１３５】
次に、図７（Ｃ）に示すように、マスクパターン７１２、７１３に覆われていない領域の第５絶縁膜７１１をエッチングする。このとき、第４絶縁膜３１１よりも第５絶縁膜７１１の選択比の高いエッチング条件で第５絶縁膜をエッチングする。この結果、第２半導体領域７０２及び第３半導体領域７０３上の第５絶縁膜がエッチングされる。また、第１半導体領域７０１、第４半導体領域７０４、及び第５半導体領域７０５上においては、エッチングされた第５絶縁膜７２１が残存する。この結果、後に高速動作が可能なＴＦＴのゲート絶縁膜の膜厚は、１〜１０ｎｍ、好ましくは２〜７ｎｍである。この後、マスクパターン７１２、７１３を除去する。
【０１３６】
次に、エッチングされた第５絶縁膜７２１、及び露出された第４絶縁膜３１１上に第１導電膜７２２を成膜する。第１導電膜７２２は実施例１の第１導電膜３２２と同様の材料及び手法を適宜用いて形成する。
【０１３７】
次に、フォトリソグラフィ工程により第１導電膜７２２上にマスクパターン７２３〜７２７を形成する。
【０１３８】
次に、図７（Ｄ）に示すように、マスクパターン７２３〜７２７を用いて第１導電層をエッチングして、ゲート電極７３１〜７３５を形成する。次に、実施例１と同様に、第１半導体領域７０１、第２半導体領域７０２、第４半導体領域７０４に、ｎ型を呈する不純物元素であるリン（Ｐ）を添加し、ｎ型を呈するソース領域及びドレイン領域７３６〜７４１を形成する。また、ｐ型を呈する不純物元素であるボロン（Ｂ）を、第３半導体領域７０３及び第５半導体領域７０５に添加し、ｐ型を呈するソース領域及びドレイン領域７４２〜７４５を形成する。次に、マスクパターン７２３〜７２７を除去した後、加熱して不純物元素の活性化を行う。次に、層間絶縁膜として機能する第６絶縁膜を成膜した後、実施例１と同様にコンタクトホールを形成するとともに、ソース領域及びドレイン領域の一部を露出する。
【０１３９】
次に、第６絶縁膜〜第２絶縁膜それぞれの一部をエッチングして、コンタクトホールを形成すると共に、ソース領域及びドレイン領域の一部を露出する。なお、エッチングされた第６絶縁膜を第６絶縁層７４６、第５絶縁膜を第５絶縁層７４７、第３絶縁膜を第３絶縁層７４８、第２絶縁膜をそれぞれ第２絶縁層７４９〜７５３と示す。次にソース電極及びドレイン電極７５４〜７６３を形成する。
【０１４０】
以上の工程により、第１半導体領域７０１、トンネル酸化膜として機能する第２絶縁層７４９及び第３絶縁層７４８、フローティングゲート電極を有する絶縁層３１３、第５絶縁層７４７、及びゲート電極７３１を有するメモリトランジスタ７７１を形成することができる。
【０１４１】
また、第２半導体領域７０２、ゲート絶縁膜として機能する第２絶縁層７５０及び第３絶縁層７４８、ゲート電極７３２で構成される高速動作が可能なｎチャネル型ＴＦＴ７７２を形成することができる。
【０１４２】
また、第３半導体領域７０３、ゲート絶縁膜として機能する第２絶縁層７５１及び第３絶縁層７４８、ゲート電極７３３で構成される高速動作が可能なｐチャネル型ＴＦＴ７７３を形成することができる。
【０１４３】
また、第４半導体領域７０４、ゲート絶縁膜として機能する第２絶縁層７５２、第３絶縁層７４８、及び第５絶縁層７４７、ゲート電極７３４で構成される高耐圧特性を有するｎチャネル型ＴＦＴ７７４を形成することができる。
【０１４４】
また、第５半導体領域７０５、ゲート絶縁膜として機能する第２絶縁膜７５３、第３絶縁層７４８、及び第５絶縁層７４７、ゲート電極７３５で構成される高耐圧特性を有するｐチャネル型ＴＦＴ７７５を形成することができる。
【０１４５】
更には、メモリトランジスタ７７１、高速動作が可能なｎチャネル型ＴＦＴ７７２及びｐチャネル型ＴＦＴ７７３、並びに高耐圧特性を有するｎチャネル型ＴＦＴ７７４及びｐチャネル型ＴＦＴ７７５を、同一基板上に有する半導体装置を形成することができる。
【０１４６】
即ち、メモリトランジスタと、ＣＰＵ、ＤＲＡＭ、画像処理回路、音声処理回路等の高速動作を重視する機能回路等のＴＦＴと、バッファ回路、シフトレジスタ回路、レベルシフタ回路及びサンプリング回路等の高耐圧特性を重視する駆動回路等とを同一基板上に形成することが可能である。このため、システムＬＳＩ等の様々な機能及び構造の素子を有する半導体装置を、同一基板上に作製することができる。
【０１４７】
本実施例は、実施の形態１〜３、実施例１〜４それぞれと組み合わせて用いることが可能である。
【実施例６】
【０１４８】
本実施例では、低消費電力の半導体装置の作製方法について、図８〜図１０、及び図１４を用いて説明する。図１４は、本実施例の基板の斜視図であり、同図のメモリトランジスタ（Ａ−Ｂ）、ＣＭＯＳ回路部（Ｃ−Ｄ）、及び低濃度ｐ型不純物領域を有するｎチャネル型ＴＦＴ（Ｅ−Ｆ）に対応する断面構造を図８〜１０に模式的に示す。なお、本実施例では、ＬＤＤ領域がゲート絶縁膜を介してゲート電極と重なる領域をＬｏｖ領域と示し、ＬＤＤ領域がゲート絶縁膜を介してゲート電極と重ならない領域をＬｏｆｆ領域と示す。
【０１４９】
図８（Ａ）に示すように、ガラス基板３００に第１絶縁膜３０１を成膜する。次に、第１絶縁膜３０１上にアモルファスシリコン膜８０１を成膜する。次に、アモルファスシリコン膜８０１にレーザ光８０２を照射して結晶性シリコン膜８０３を形成する。ここでは、図１４（Ａ）に示すように、レーザ光８０２としてパルス発振のレーザ光の発振周波数が８０ＭＨｚのレーザ光をアモルファスシリコン膜８０１に照射して、矢印で示すような走査方向８０４に向かって連続的に成長した結晶粒を有する結晶性シリコン膜８０３を形成する。該走査方向に沿って長く延びた単結晶の結晶粒を形成することで、少なくともＴＦＴのキャリアの移動を妨げるような結晶粒界がほとんど存在しない半導体膜の形成が可能となる。
【０１５０】
次に、図８（Ｂ）に示すように、結晶性シリコン膜上にフォトリソグラフィ工程によりマスクパターンを形成し、該マスクパターンを用いて結晶性シリコン膜の一部をエッチングして第１半導体領域８１１、第２半導体領域８１２、第３半導体領域８１３、及び第４半導体領域８１４を形成する。なお、第１〜第４半導体領域は、後に形成されるメモリトランジスタ及びＴＦＴチャネル領域が、レーザ光８０２の走査方向８０４と平行になるようにエッチングする。
【０１５１】
図１４（Ｂ）に、結晶性シリコン膜８０３の一部を用いて形成された第１〜第４半導体領域の拡大図を示す。第１半導体領域乃至第４半導体領域８１１〜８１４のチャネル領域８１１ａ〜８１４ａは、それぞれレーザ光の走査方向８０４と平行である。第１半導体領域８１１は後に形成されるメモリトランジスタ８９６ａの活性領域、第２半導体領域８１２は後に形成されるｐチャネル型ＴＦＴ８９６ｂの活性領域、第３半導体領域８１３は後に形成されるｎチャネル型ＴＦＴ８９６ｃの活性領域、第４半導体領域８１４は低濃度ｐ型不純物領域を有するｎチャネル型ＴＦＴ８９６ｄの活性領域として機能する。
【０１５２】
次に、図８（Ｃ）に示すように、第１半導体領域〜第４半導体領域の表面を酸化して、第２絶縁膜８１５〜８１８を形成し、第１絶縁膜３０１及び第２絶縁膜８１５〜８１８上に第３絶縁膜３０９を成膜する。第２絶縁膜８１５〜８１８は、実施例１の第２絶縁膜３０６〜３０８と同様の材料及び手法により形成することができる。
【０１５３】
次に、第３絶縁膜３０９上に、実施例１と同様の工程によりフローティングゲート電極を有する絶縁層３１３を形成する。次に、第３絶縁膜３０９及びフローティングゲート電極を有する絶縁層３１３上に第４絶縁膜３２１、第１導電膜８１９及び第２導電膜８２０を積層する。次に、フォトリソグラフィ工程によりマスクパターン８２１〜８２４を形成する。ここでは、第１導電膜８１９として膜厚３０ｎｍの窒化タンタル膜、第２導電膜８２０として膜厚３７０ｎｍのタングステン膜を成膜する。
【０１５４】
次に、図８（Ｄ）に示すように、マスクパターン８２１〜８２４を用いて第２導電膜８２０をエッチングして第１導電層８３１〜８３４を形成する。このとき、第１導電膜８１９より第２導電膜８２０の選択比の高い条件にて第２導電膜をエッチングすることが好ましい。この工程により第２導電膜のみを選択的のエッチングすることが可能である。
【０１５５】
次に、第１半導体領域８１１〜第３半導体領域８１３を覆うマスクパターン８３５を、フォトリソグラフィ工程により形成する。次に、ｐ型を付与する不純物元素８３６を添加する。ここでは、各半導体領域の表面に対して０〜６０度、好ましくは５〜４５度で、ｐ型を付与する不純物元素を添加し、第１ｐ型不純物領域８３７、８３８を形成する。なお、第１ｐ型不純物領域８３８は、不純物元素がゲート電極に遮蔽されて半導体領域に添加されるため、ゲート電極の下には入り込んでいない。ここでは、第１ｐ型不純物領域に５×１０17〜５×１０18／ｃｍ3程度の濃度で不純物元素が含まれるようにボロン（Ｂ）を添加する。また、５×１０16〜１×１０17／ｃｍ3程度の濃度で不純物元素が含まれるようにボロン（Ｂ）を添加してもよい。なお、半導体領域のチャネル領域は、図１４（Ｂ）に示すように一方向に整列している。このため、基板を回転しなくとも、矢印のように半導体領域の表面に対して斜めに不純物元素を添加することで、ゲート電極に覆われる半導体領域に不純物元素を添加することが可能である。また、ソース領域又はドレイン領域の一方から他方へ向けて、不純物元素を添加すると、ソース領域又はドレイン領域の一方側であって、且つゲート電極に覆われる半導体領域に不純物が添加される。即ち、基板を回転しなくともよいため、基板８００が大面積基板であっても、ゲート電極に覆われる半導体領域の一方に不純物元素を添加することが可能である。
【０１５６】
ここで、ＴＦＴのチャネル長Ｌ、チャネル長方向のＬｏｖ領域２６０２ａの長さＬOVについて説明する。また、本実施例において、ＴＦＴのチャネル長Ｌ、チャネル長方向のＬｏｖ領域２６０２ａの長さＬOVは、図２１（Ａ）で示される長さと定義する。基本的には、図２１（Ａ）で示すようにゲート電極２６００の幅＝Ｌ＋ＬOVの式が成り立つとする。基板に対して斜めにドーピングを行った後、比較的高温の加熱処理によってドーピングされた不純物元素が拡散する場合、チャネル領域２６０３の境界が明確になりにくくなるが、簡略的に図２１（Ａ）で示す構造図として識別する。
【０１５７】
また、ドーピング条件によっては、図２１（Ｂ）中の点線に示すように、濃度プロファイル２６０４のピークがチャネル領域２６０６の上側またはゲート絶縁膜２６０１に位置する場合もある。図２１（Ｂ）においては、ゲート電極２６００と重なるＬｏｖ領域２６０５ａの長さＬOVとチャネル領域２６０６のチャネル長Ｌは、図２１（Ａ）と同一である。
【０１５８】
また、ドーピング条件によっては、図２１（Ｃ）中の点線に示すように、濃度プロファイル２６０７のピークが半導体領域の下地絶縁膜または基板に位置する場合もある。この場合においては、ゲート電極２６００の幅＝Ｌ＋ＬOVの式が成り立たない。チャネルはチャネル領域２６０９とゲート絶縁膜２６０１との界面に形成されるため、チャネル長Ｌは図２１（Ｃ）で示される長さとなり、ゲート電極２６００と重なるＬｏｖ領域２６０８ａは、長さＬOVが最も長い箇所を指す。図２１（Ｃ）で示す構造は、半導体基板を用いた場合に互いの濃度プロファイルがゲート下方で重なってしまう、または互いに近づきすぎてしまうため、チャネル長の長いＴＦＴでなければ作製することができない構成である。
【０１５９】
次に、図２１（Ａ）において、Ｌｏｖ領域２６０２ａの横方向及び縦方向における不純物元素の濃度分布について、図２２を用いて説明する。図２２（Ａ）は、図２１（Ａ）において、一方のＬｏｖ領域２６０２ａを拡大した図である。図２２（Ａ）のＬｏｖ領域を深さ方向（Ｙ−Ｙ’）の不純物元素の濃度分布を示したものが図２２（Ｂ）であり、同様の横方向（Ｘ−Ｘ’：深さ方向と垂直な方向）の不純物濃度の分布を表したものが図２２（Ｃ）である。
【０１６０】
図２２（Ｂ）に示すように、Ｌｏｖ領域において、基板側とゲート電極側とでは、不純物元素の濃度勾配が生じている。
【０１６１】
また、図２２（Ｃ）に示すように、Ｌｏｖ領域において、不純物元素の濃度勾配が生じている。
【０１６２】
なお、深さ方向及び横方向の濃度勾配に関しては、図２１（Ｂ）、図２１（Ｃ）に示されるように、様々な勾配を有する。
【０１６３】
次に、図９（Ａ）に示すように、フォトリソグラフィ工程により第２半導体領域８１２上にマスクパターン８４９を形成する。次に、第１半導体領域８１１、第３半導体領域８１３、第４半導体領域８１４それぞれにｎ型を付与する不純物元素８４１を添加し、第１ｎ型不純物領域８４２〜８４７を形成する。ここでは、第１ｎ型不純物領域８４２〜８４７には、代表的には１×１０17〜５×１０18／ｃｍ3のｎ型不純物元素が含まれるように
リン（Ｐ）を添加する。ここでは、各半導体領域の表面に対して垂直に不純物元素を添加する。
【０１６４】
ここでは、ゲート電極を用いて自己整合的にリンを添加したため、第１ｐ型不純物領域８３７において第１導電層８３４と重なっている領域は、ｐ型の不純物領域として残存する。この領域を第２ｐ型不純物領域（Ｌｏｖ領域）８４８とする。また、第１ｎ型不純物領域８４６、８４７においては、既にリンが添加されているため、ｐ型からｎ型へ反転するために第１ｐ型不純物領域８３７、８３８のボロン濃度よりも高い濃度のリンを添加する。この後、マスクパターン８４９を除去する。
【０１６５】
次に、図９（Ｂ）に示すように、第１導電層８３１〜８３４の側壁に、実施例２と同様にサイドウォール（側壁スペーサ）８５１〜８５４を形成する。サイドウォールにおいて、ゲート電極上面の絶縁膜は、後に第１導電膜８１９をエッチングするときのエッチングストッパーの機能するため、ゲート電極の膜減りを抑制することが可能である。次に、サイドウォール及びゲート電極をマスクとして、第１導電膜８１９をエッチングして第２導電層８５５〜８５８を形成する。
【０１６６】
次に、フォトリソグラフィ工程により第２半導体領域８１２上にマスクパターン８５９を形成する。次に、サイドウォール及び第１導電層８３１〜８３４をマスクとして、第１半導体領域８１１、第３半導体領域８１３、及び第４半導体領域８１４に、ｎ型を呈する不純物元素を添加して第２ｎ型不純物領域８６１〜８６６を形成する。ここでは、第２ｎ型不純物領域に５×１０19〜５×１０20／ｃｍ3程度の濃度で不純物元素が含まれるようにボロン（Ｂ）を添加する。なお、第２ｎ型不純物領域８６１〜８６６は高濃度不純物領域であり、ソース領域及びドレイン領域として機能する。また、第２導電層８５５、８５７、８５８とサイドウォール８５１、８５３、８５４とに覆われた第１ｎ型不純物領域を第３ｎ型不純物領域（Ｌｏｖ領域）８６７〜８７２と示す。第３ｎ型不純物領域（Ｌｏｖ領域）８６７〜８７２は、低濃度不純物領域である。第３ｎ型不純物領域８６７〜８７２は、ゲート電極として機能する第２導電層８５５、８５７、８５８に覆われているため、ドレイン近傍の電界を緩和し、ホットキャリアによるオン電流の劣化を抑制することが可能である。この結果、高速動作が可能な半導体装置を形成することができる。
【０１６７】
次に、図９（Ｃ）に示すように、マスクパターン８５９を除去した後、新たに第１半導体領域８１１、第３半導体領域８１３、及び第４半導体領域８１４を覆うマスクパターン８７５〜８７７を形成する。次に、ｐ型を付与する不純物元素を高濃度で添加して、第３ｐ型不純物領域８７８、８７９を形成する。ここでは、第３ｐ型不純物領域８７８、８７９が、１×１０20〜５×１０21／ｃｍ3の濃度のｐ型不純物元素を含むように、不純物元素を添加する。第３ｐ型不純物領域８７８、８７９は、高濃度不純物領域である。
【０１６８】
次に、図１０（Ａ）に示すように、サイドウォール８５２を除去して第２導電層８５６の一部を露出した後、第２導電層８５６の露出部をエッチングする。この結果、第１導電層８３２と概略幅の等しい第３導電層８８１を形成する。なお、このエッチング工程において、第２、第３、および第５絶縁膜がサイドウォール８５２と同じ材料で形成されている場合、これらの一部又は全部もエッチングされる。ここでは、半導体領域をエッチングストッパーとして機能させ第２、第３、および第５絶縁膜をエッチングする。ここでは、エッチングされた第２絶縁膜８１６を第２絶縁層８１６ａ、エッチングされた第３絶縁膜３０９を第３絶縁層３０９ａ、エッチングされた第５絶縁膜３２１を第５絶縁層３２１ａと示す。
【０１６９】
次に、第２半導体領域８１２にｐ型不純物元素を低濃度で添加して第４ｐ型不純物領域（Ｌｏｆｆ領域）８８２、８８３を形成する。ここでは、第４ｐ型不純物領域が、５×１０18〜５×１０19／ｃｍ3程度の濃度で不純物元素を含むようにボロン（Ｂ）を添加する。第４ｐ型不純物領域（Ｌｏｆｆ領域）８８２、８８３は低濃度不純物領域である。第４ｐ型不純物領域８８２、８８３はゲート電極に覆われていないため、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐとともに、オフ電流を低減する効果がある。この結果、信頼性の高く、低消費電力の半導体装置を作製することが可能である。
【０１７０】
次に、図１０（Ｂ）に示すように、マスクパターン８７５〜８７７を除去した後、加熱して不純物元素の活性化を行う。次に、実施例１と同様の工程により層間絶縁膜として機能する第６絶縁膜を成膜する。次に、第６絶縁膜、エッチングされた第５絶縁膜、第３絶縁膜、第２絶縁膜それぞれの一部をエッチングして、コンタクトホールを形成すると共に、ソース領域及びドレイン領域として機能する第２ｎ型不純物領域８６１〜８６６、ソース領域及びドレイン領域として機能する第３ｐ型不純物領域８７８、８７９一部を露出する。なお、図１０において、エッチングされた第６絶縁膜を第６絶縁層８８５、第５絶縁膜を第５絶縁層８８６、第３絶縁膜を第３絶縁層８８７、第２絶縁膜をそれぞれ第２絶縁層８０５、８０７、８０８と示す。次にソース電極及びドレイン電極８８８〜８９５を形成する。
【０１７１】
ここで、第２ｐ型不純物領域を有するｎチャネル型ＴＦＴのゲート電極の幅、第２ｐ型不純物領域、及びＬｏｖ領域の幅について図２８を用いて示す。
【０１７２】
図２８に、第２ｐ型不純物領域を有するｎチャネル型ＴＦＴ８９６ｄを示す。ゲート電極の幅Ｄ１は、２００〜１５００ｎｍ、好ましくは２００〜７００ｎｍである。また、第２ｐ型不純物領域の幅Ｄ２は５〜２００ｎｍである。また、第３ｎ型不純物領域の幅Ｄ３は１０〜２００ｎｍである。ゲート電極の幅を上記範囲とすることで短チャネル構造となるため、高速動作が可能である。また、第２ｐ型不純物領域及び第３ｎ型不純物領域の幅を上記の範囲内にすることで、閾値電圧をシフトし、且つカットオフ電流を低減することが可能なｎチャネル型ＴＦＴを作製することが可能である。
【０１７３】
また、メモリトランジスタ８９６ａ、ｐチャネル型ＴＦＴ８９６ｂ、ｎチャネル型ＴＦＴ８９６ｃそれぞれもｎチャネル型ＴＦＴ８９６ｄと同様のゲート電極幅、第３ｎ型不純物領域の幅を有することが好ましい。
【０１７４】
また、第２ｐ型不純物領域を有するｎチャネル型ＴＦＴの電流電圧（Ｉ−Ｖ）特性のシミュレーション結果について、図２３及び図２４を用いて説明する。図２３（Ａ）は、図２３（Ｂ）に示すＴＦＴのモデル図を想定し、標準のｎチャネル型ＴＦＴ及びドレイン側に第２ｐ型不純物領域（以下、ｐ-と示す。）を設けたｎチャネル型ＴＦＴのＩ−Ｖ特性を示す。
【０１７５】
図２３（Ｂ）には、それぞれのＴＦＴの構造を示す。構造ＡはＬｏｆｆ（ｎ-と示す。）を有する標準のｎチャネル型ＴＦＴ、構造Ｂはｐ-の幅を１００ｎｍとしたｎチャネル型ＴＦＴ、構造Ｃはｐ-の幅を３００ｎｍとしたｎチャネル型ＴＦＴである。また、それぞれのＴＦＴのＬ／Ｗを１０００／２００００ｎｍ、Ｌｏｆｆ領域の幅を３００ｎｍ、ゲート絶縁膜の膜厚を２０ｎｍ、ソース領域及びドレイン領域（ｎ+と示す。）の不純物濃度を１×１０20ｃｍ-3、Ｌｏｆｆ領域の不純物濃度を１×１０18ｃｍ-3、ｐ-の不純物濃度を１×１０18ｃｍ-3として、Ｉ−Ｖ特性のシミュレーションを行った。
【０１７６】
図２３（Ａ）において実線は構造ＡのＩ−Ｖ特性、破線はそれぞれｐ-有する構造Ｂ及び構造ＣのＩ−Ｖ特性を示す。ｐ-を有することにより、ＴＦＴの閾値電圧が正側へシフトしていることが分かる。また、ｐ-の幅が大きくなるほど（即ち、構造Ｂより構造Ｃの方が）閾値電圧のシフト量が大きくなっていることが分かる。
【０１７７】
図２４は、ｐ-をソース側に設けたＴＦＴのＩ−Ｖ特性のシミュレーション結果を示す。図２４（Ａ）は、図２４（Ｂ）に示すＴＦＴのモデル図を想定し、標準のｎチャネル型ＴＦＴ、及びソース側に第２ｐ型不純物領域（以下、ｐ-と示す。）を設けたｎチャネル型ＴＦＴのＩ−Ｖ特性を示す。
【０１７８】
図２４（Ｂ）には、それぞれのＴＦＴの構造を示す。構造Ａは、図２３（Ｂ）に示した標準のｎチャネル型ＴＦＴと同様であり、構造Ｄはｐ-の幅を１００ｎｍとしたｎチャネル型ＴＦＴ、構造Ｅはｐ-の幅を３００ｎｍとしたｎチャネル型ＴＦＴである。また、それぞれのＴＦＴのＬ／Ｗ、Ｌｏｆｆ領域幅、ゲート絶縁膜の膜厚、ｎ+の濃度は図２３で用いた値と同様の値を用いた。
【０１７９】
図２４（Ａ）において実線は構造ＡのＩ−Ｖ特性、破線はそれぞれｐ-有する構造Ｄ及び構造ＥのＩ−Ｖ特性を示す。ｐ-を有することにより、ＴＦＴの閾値電圧が正側へシフトしていることが分かる。また、ｐ-の幅が大きくなるほど（即ち、構造Ｄより構造Ｅの方が）閾値電圧のシフト量が大きくなっていることが分かる。さらに、カットオフ電流（Ｉｃｕｔ）が標準のｎチャネル型ＴＦＴよりも下がっていることが分かる。カットオフ電流（Ｉｃｕｔ）とは、Ｉｄ−Ｖｇ特性において、ゲート電圧Ｖｇが０Ｖの時のドレイン電流Ｉｄの値である。
【０１８０】
以上のように、ゲート電極に覆われ、且つチャネル領域とソース領域又はドレイン領域の一方とに低濃度ｐ型不純物領域を有するｎチャネル型ＴＦＴを用いることにより、閾値電圧がシフトしカットオフ電流が低減する。従来、高速動作を必要とされるＣＰＵ、ＤＲＡＭ、画像処理回路、音声処理回路等のＴＦＴは、短チャネル構造であったが、チャネル長が短いと、閾値電圧が低下し、カットオフ電流が増加するという問題があった。しかし、本実施例のＴＦＴは、短チャネル構造でカットオフ電流を低減することが可能である。このようなＴＦＴを要所に用いることで、半導体装置全体の消費電力を低減することが可能となる。例えば、ロジック用のＴＦＴと電源との間に、このようなＴＦＴを接続し、動作時にはオン状態とし、非動作状態にはオフ状態とすることで、待機時の消費電力を低減することが可能となる。あるいは、特に高速動作を必要としない領域において、当該ＴＦＴで回路を形成することで、半導体装置全体の消費電力を低減することが可能である。
【０１８１】
更には、図８（Ｄ）において、マスクパターン８３５を形成せず、第１半導体領域８１１〜第４半導体領域８１４に、同様に各半導体領域の表面に対して０〜６０度、好ましくは５〜４５度で、ｐ型を付与する不純物元素を添加し、第１低濃度ｐ型不純物領域を形成することで、チャネルドープをしなくとも、各半導体素子の閾値電圧を制御することが可能である。この場合、チャネルドープをしなくとも良いので、工程数を削減することが可能である。
【０１８２】
なお、ｐチャネル型ＴＦＴにおいて、ｎチャネル型ＴＦＴと同様にゲート電極に覆われる低濃度ｎ型不純物領域を形成した場合、閾値電圧が負側にシフトする。さらに、ソース側に設けることによりカットオフ電流を低減することが可能である。即ち、ｎチャネル型ＴＦＴと同様に、高速動作が可能であり、且つ消費電力を低減することが可能である。
【０１８３】
以上の工程により、ソース領域及びドレイン領域として機能する第２ｎ型不純物領域８６１、８６２、第３ｎ型不純物領域８６７、８６８、及びチャネル領域を有する第１半導体領域８１１、トンネル酸化膜として機能する第２絶縁層８０５及び第３絶縁層８８７、フローティングゲート電極を有する絶縁層３１３、第５絶縁層８８６、並びにゲート電極として機能する第２導電層８３１及び第３導電層８５５を有するメモリトランジスタ８９６ａを形成することができる。
【０１８４】
また、ソース領域及びドレイン領域として機能する第３ｐ型不純物領域８７８、８７９、Ｌｏｆｆ領域である第４ｐ型不純物領域８８２、８８３、及びチャネル領域を有する第２半導体領域８１２、ゲート絶縁膜として機能する第２絶縁層８１６ａ、第３絶縁層３０９ａ、及び第５絶縁層３２１ａ、並びにゲート電極として機能する第２導電層８３２及び第３導電層８８１で構成されるｐチャネル型ＴＦＴ８９６ｂを形成することができる。
【０１８５】
また、高濃度不純物領域８６３、８６４、Ｌｏｖ領域８６９、８７０、及びチャネル領域を有する第３半導体領域８１３、ゲート絶縁膜として機能する第２絶縁層８０７、第３絶縁層８８７、及び第５絶縁層８８６、並びにゲート電極として機能する第２導電層８３３及び第３導電層８５７で構成されるｎチャネル型ＴＦＴ８９６ｃを形成することができる。
【０１８６】
また、高濃度不純物領域８６５、８６６、Ｌｏｖ領域８７１、８７２、低濃度の不純物を有する第２ｐ型不純物領域８４８及びチャネル領域を有する第４半導体領域８１４、ゲート絶縁膜として機能する第２絶縁層８０８、第３絶縁層８８７、及び第５絶縁層８８６、並びにゲート電極として機能する第２導電層８３４及び第３導電層８５８で構成されるｎチャネル型ＴＦＴ８９６ｄを形成することができる。
【０１８７】
更には、メモリトランジスタ８９６ａ、ｐチャネル型ＴＦＴ８９６ｂ、ｎチャネル型ＴＦＴ８９６ｃ、低濃度ｐ型不純物領域を有するｎチャネル型ＴＦＴ８９６ｄを、同一基板上に有する半導体装置を形成することができる。本実施例の半導体装置のメモリトランジスタ及びＴＦＴは、チャネル方向に結晶粒界のほとんど存在しない半導体領域で形成されるため、高速動作が可能である。また、低濃度ｐ型不純物領域を有するｎチャネル型ＴＦＴを有するため、高速動作が可能であり、且つ消費電力が低減された半導体装置を形成することが可能である。
【実施例７】
【０１８８】
本実施例では実施例６で示したＴＦＴにおいて、シリサイド構造である半導体装置について図１１〜図１３を用いて説明する。本実施例では、第１導電膜及び第２導電膜を形成する工程までは、実施例６と同様であるため、それ以降を説明する。
【０１８９】
図１１（Ａ）に示すように、実施例６に従って、第５絶縁膜上に第１導電膜９０１及び第２導電膜９０２を形成する。ここでは、第１導電膜９０１として、スパッタリング法により窒化タングステン（ＷＮ）膜を成膜し、第２導電膜９０２として、同様の手法によりタングステン（Ｗ）膜を成膜する。次に、フォトリソグラフィ工程によりマスクパターン９０３〜９０６を形成する。
【０１９０】
次に、図１１（Ｂ）に示すように、マスクパターン９０３〜９０６を用いて第２導電膜９０２及び第１導電膜９０１をエッチングして、ゲート電極９１１〜９１４を形成する。ゲート電極９１１〜９１４は窒化タングステン膜とタングステン膜との積層構造である。次に、マスクパターン９０３〜９０６を除去した後、新たに、フォトリソグラフィ工程により第１半導体領域８１１〜第３半導体領域８１３を覆うマスクパターン９１５を形成する。
【０１９１】
次に、第４半導体領域８１４にｐ型を付与する不純物元素９１６を添加する。ここでは、実施例６と同様に、半導体領域の表面に対して０〜６０度、好ましくは５〜４５度で、ｐ型を付与する不純物元素を添加し、第１ｐ型不純物領域９１７、９１８を形成する。ここでは、第１ｐ型不純物領域に５×１０17〜５×１０18ａｔｏｍｓ／ｃｍ3程度の濃度で不純物元素が含まれるようにボロン（Ｂ）を添加する。また、５×１０16〜１×１０17／ｃｍ3程度の濃度で不純物元素が含まれるようにボロン（Ｂ）を添加してもよい。なお、矢印のように半導体領域に対して斜めに不純物元素を添加するため、第１ｐ型不純物領域９１７は、ゲート電極９１４に覆われる領域にも不純物元素が添加される。一方、第１ｐ型不純物領域９１８は、第４半導体領域８１４の一部分に不純物元素が添加されている。
【０１９２】
次に、図１１（Ｃ）に示すように、マスクパターン９１５を除去した後、新たに第２半導体領域８１２上にマスクパターン９２１を形成する。次に、第１半導体領域８１１、第３半導体領域８１３、第４半導体領域８１４それぞれにｎ型を付与する不純物元素９２２を添加し、第１ｎ型不純物領域９２３〜９２８を形成する。ここでは、第１ｎ型不純物領域９２３〜９２８に、代表的には１×１０17〜５×１０18ａｔｏｍｓ／ｃｍ3のｎ型不純物元素が含まれるようにリン（Ｐ）を添加する。ここでは、各半導体領域の表面に対して垂直に不純物元素を添加する。
【０１９３】
ゲート電極を用いて自己整合的にリンを添加したため、第１ｐ型不純物領域９１７においてゲート電極９１４と重なっている領域は、ｐ型の不純物領域として残存する。この領域を、第２ｐ型不純物領域９２９とする。また、第１ｎ型不純物領域９２８においては、ボロンが添加されているため、ｐ型からｎ型へ反転するために第１ｐ型不純物領域９１７のボロン濃度よりも高い濃度のリンを添加する。この後、マスクパターン９２１を除去する。
【０１９４】
次に、図１２（Ａ）に示すように、第２半導体領域８１２に低濃度のボロンを添加して、第３ｐ型不純物領域９３０ａ、９３０ｂを形成する。ここでは、代表的には５×１０18〜５×１０19／ｃｍ3のｐ型不純物元素が含まれるようにボロン（Ｂ）を添加する。
【０１９５】
次に、ゲート電極９１１〜９１４の側壁に、実施例２と同様にサイドウォール（側壁スペーサ）９３１〜９３４を形成する。このとき、第５絶縁膜の露出部もエッチングされる。ここで、エッチングされた第５絶縁膜を、第５絶縁層９３５〜９３８と示す。次に、サイドウォール９３１〜９３５をマスクとして第３絶縁膜３０６及び第２絶縁膜８１５〜８１８の露出部をエッチングする。ここで、エッチングされた第３絶縁膜を第３絶縁層９４１〜９４４、エッチングされた第２絶縁膜を第２絶縁層９４５〜９５８と示す。この結果、第１半導体領域８１１〜第４半導体領域８１４の一部が露出される。
【０１９６】
次に、図１２（Ｂ）に示すように、第２半導体領域８１２上にフォトリソグラフィ工程によりマスクパターン９６１を形成する。次に、サイドウォール及びゲート電極をマスクとして、第１半導体領域８１１、第３半導体領域８１３、及び第４半導体領域８１４に、ｎ型を呈する不純物元素９６０を添加して第２ｎ型不純物領域９６２〜９６７を形成する。ここでは、各半導体領域の表面に対して矢印で示すように、垂直方向から不純物元素を添加する。ここでは、代表的には５×１０19〜５×１０20／ｃｍ3のｎ型不純物元素が含まれるようにリン（Ｐ）を添加する。なお、第２ｎ型不純物領域９６２〜９６７は高濃度不純物領域であり、ソース領域及びドレイン領域として機能する。また、サイドウォール９３１、９３３、９３４に覆われた第１ｎ型不純物領域を第３ｎ型不純物領域（Ｌｏｆｆ領域）９６８〜９７３と示す。第３ｎ型不純物領域９６８〜９７３は、低濃度不純物領域である。第３ｎ型不純物領域９６８〜９７３は、ゲート電極９１１、９１３、９１４に覆われていないためドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐとともに、オフ電流を低減する効果がある。この結果、信頼性の高く、低消費電力の半導体装置を作製することが可能である。
【０１９７】
次に、図１２（Ｃ）に示すように、マスクパターン９６１を除去する。次に、実施例３と同様にシリサイドを形成するため、第３導電膜９７５を成膜する。ここでは、第３導電膜９７５として、スパッタリング法によりチタン膜を成膜する。
【０１９８】
次に、図１３（Ａ）に示すように、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、露出されたソース領域及びドレイン領域のシリコンと導電膜とを反応させて、シリサイド９７１〜９７８を形成する。この後、シリコンと反応しなかった第３導電膜を除去する。
【０１９９】
次に、図１３（Ｂ）に示すように、第１半導体領域８１１、第３半導体領域８１３、及び第４半導体領域８１４を覆うマスクパターン９８１、９８２を形成する。次に、ｐ型を付与する不純物元素９８３を高濃度で添加して、第４ｐ型不純物領域９８４、９８５を形成する。この工程とともに、サイドウォール９３２で覆われている第２半導体領域に第５ｐ型不純物領域９８６、９８７を形成する。ここでは、第４ｐ型不純物領域８８４、８８５が、１×１０20〜５×１０21ａｔｏｍｓ／ｃｍ3の高濃度のｐ型不純物元素を含むように、不純物元素を添加する。また、第５ｐ型不純物領域９８６、９８７に、５×１０18〜５×１０19ａｔｏｍｓ／ｃｍ3程度の低濃度での不純物元素（ボロン（Ｂ））が添加されているため、低濃度不純物領域である。第５ｐ型不純物領域９８６、９８７はゲート電極に覆われていないため、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐとともに、カットオフ電流を低減する効果がある。この結果、信頼性の高く、低消費電力の半導体装置を作製することが可能である。
【０２００】
次に、図１３（Ｃ）に示すように、マスクパターン９８１、９８２を除去した後、加熱して不純物元素の活性化を行う。次に、実施例６と同様の工程によりコンタクトホールを形成すると共に、ソース領域及びドレイン領域として機能する第２ｎ型不純物領域９６２〜９６７、第４ｐ型不純物領域９８４、９８５の一部を露出する。次に、ソース電極及びドレイン電極８８８〜８９５を形成する。
【０２０１】
以上の工程により、ソース領域及びドレイン領域として機能する第２ｎ型不純物領域９６２、９６３、Ｌｏｆｆ領域である第３ｎ型不純物領域９６８、９６９、及びチャネル領域を有する第１半導体領域８１１、トンネル酸化膜として機能する第２絶縁層９４５及び第３絶縁層９４１、フローティングゲート電極を有する絶縁層３１３、第５絶縁層９３５、及びゲート電極９１１を有するメモリトランジスタ９９１を形成することができる。
【０２０２】
また、ソース領域及びドレイン領域として機能する第４ｐ型不純物領域９８４、９８５、Ｌｏｆｆ領域である第５ｐ型不純物領域９８６、９８７、及びチャネル領域を有する第２半導体領域８１２、ゲート絶縁膜として機能する第２絶縁層９４６及び第３絶縁層９４２、及び第５絶縁層９３６、並びにゲート電極９１２で構成されるｐチャネル型ＴＦＴ９９２を形成することができる。
【０２０３】
また、高濃度不純物領域９６４、９６５、Ｌｏｆｆ領域９７０、９７１、及びチャネル領域を有する第３半導体領域８１３、ゲート絶縁膜として機能する第２絶縁層９４７及び第３絶縁層９４３、及び第５絶縁層９３７、並びにゲート電極９１３で構成されるｎチャネル型ＴＦＴ９９３を形成することができる。
【０２０４】
また、高濃度不純物領域９６６、９６７、Ｌｏｆｆ領域９７２、９７３、低濃度ｐ型不純物領域９７４及びチャネル領域を有する第４半導体領域８１４、ゲート絶縁膜として機能する第２絶縁層９４８及び第３絶縁層９４４、及び第５絶縁層９３８、並びにゲート電極９１４で構成されるｎチャネル型ＴＦＴ９９４を形成することができる。
【０２０５】
更には、シリサイド構造のメモリトランジスタ９９１、ｐチャネル型ＴＦＴ９９２、ｎチャネル型ＴＦＴ９９３、低濃度ｐ型不純物領域を有するｎチャネル型ＴＦＴ９９４を、同一基板上に有する半導体装置を形成することができる。
【０２０６】
更には、本実施例により形成されたメモリトランジスタ及びＴＦＴは、シリサイド構造である。また、低濃度ｐ型不純物領域を有するｎチャネル型ＴＦＴを有するため、ソース領域及びドレイン領域の低抵抗化が可能であり、高速化が可能であり、低電圧での動作が可能であり、消費電力が低減された半導体装置を形成することが可能である。
【０２０７】
本実施例は、実施の形態１〜３、実施例１〜６それぞれと組み合わせて用いることが可能である。
【実施例８】
【０２０８】
本発明の半導体装置の代表例である非接触型のＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ、無線タグ等に代表されるＩＤチップの典型的なブロック図を図１５に示す。図１５には、認証データ等の固定データを読み出す簡単な機能を有する構成を示す。同図において、ＩＤチップ１３０１は、アンテナ１３０２、高周波回路１３０３、電源回路１３０４、リセット回路１３０５、クロック発生回路１３０６、データ復調回路１３０７、データ変調回路１３０８、制御回路１３０９、不揮発性メモリ（Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ：ＮＶＭと表記）１３１０、ＲＯＭ１３１１によって構成されている。
【０２０９】
本実施例においては、ＮＶＭ１３１０として本発明を構成するメモリトランジスタを用いる。また、高周波回路１３０３、リセット回路１３０５、クロック発生回路１３０６、データ復調回路１３０７、データ変調回路１３０８、制御回路１３０９、ＲＯＭ１３１１を構成するトランジスタとして、高速動作をするトランジスタが必要な場合は、本発明を構成する高速トランジスタの作製プロセスでメモリトランジスタと同時に作製することができる。電源回路１３０４を構成するトランジスタとして高耐圧特性を有するトランジスタが必要な場合は、本発明を構成する高耐圧特性を有するトランジスタの作製プロセスにより、メモリトランジスタと同時に作製することができる。以上より、同一基板上にＲＦＩＤタグを効率よく作製することが可能となる。さらに、ＩＤチップ１３０１の低コス化及び小型化を実現することが可能となる。
【０２１０】
また、図１５に示した回路は全てガラス基板上、もしくはフレキシブル基板上、半導体基板上に形成されている。アンテナ１３０２は前記ガラス基板上、もしくはフレキシブル基板上、半導体基板上に形成されていてもよいし、基板の外部にあり、基板内部の高周波回路と接続されるものであってもよい。
【０２１１】
高周波回路１３０３はアンテナ１３０２よりアナログ信号を受信し、またデータ変調回路１３０８より受け取ったアナログ信号をアンテナ１３０２から出力する回路である。電源回路１３０４は受信信号から定電源を生成する回路、リセット回路１３０５はリセット信号を生成する回路、クロック発生回路１３０６はクロック信号を発生する回路、データ復調回路１３０７は受信した信号からデータを抽出する回路、データ変調回路１３０８は制御回路から受け取ったデジタル信号をもとにアンテナへ出力するアナログ信号を生成、あるいは、アンテナ特性を変化させる回路であり、以上の回路からアナログ部が構成される。
【０２１２】
一方、制御回路１３０９は受信した信号から抽出したデータを受け取って、データ読み出しを行う。具体的には、ＮＶＭ１３１０やＲＯＭ１３１１のアドレス信号を生成して、データの読み出しを行い、読み出したデータをデータ変調回路に送る。以上の回路からデジタル部が構成されている。
【０２１３】
本実施例は、実施の形態１〜３、実施例１〜７と組み合わせて用いることが可能である。
【実施例９】
【０２１４】
図１６（Ａ）に、本発明の半導体装置の一つであるＩＤチップの一形態を、斜視図で示す。１１０１は、実施例８で示される高周波回路１３０３、電源回路１３０４、リセット回路１３０５、クロック発生回路１３０６、データ復調回路１３０７、データ変調回路１３０８、制御回路１３０９、不揮発性メモリ（ＮＶＭと表記）１３１０、ＲＯＭ１３１１に代表される集積回路、１１０２はアンテナに相当し、アンテナ１１０２は集積回路１１０１に接続されている。１１０３は基板、１１０４はカバー材に相当する。集積回路１１０１及びアンテナ１１０２は、基板１１０３上に形成されており、カバー材１１０４は集積回路１１０１及びアンテナ１１０２を覆うように基板１１０３と重なっている。なおカバー材１１０４は必ずしも用いる必要はないが、集積回路１１０１及びアンテナ１１０２をカバー材１１０４で覆うことで、ＩＤチップの機械的強度を高めることができる。
【０２１５】
図１６（Ｂ）に、本発明の半導体装置の一つであるＩＣカードの一形態を、斜視図で示す。１１０５は、実施例８で示される高周波回路１３０３、電源回路１３０４、リセット回路１３０５、クロック発生回路１３０６、データ復調回路１３０７、データ変調回路１３０８、制御回路１３０９、ＮＶＭ１３１０、ＲＯＭ１３１１に代表される集積回路、１１０６はアンテナに相当し、アンテナ１１０６は集積回路１１０５に接続されている。１１０８はインレットシートとして機能する基板、１１０７、１１０９はカバー材に相当する。集積回路１１０５及びアンテナ１１０６は基板１１０８上に形成されており、基板１１０８は２つのカバー材１１０７、１１０９の間に挟まれている。なお本発明のＩＣカードは、集積回路１１０５に接続された表示装置を有していても良い。
【０２１６】
次に図１７（Ａ）及び（Ｂ）に、図１６（Ａ）に示すＩＤチップの、Ａ−Ａ’における断面図を示す。ＩＤチップは、基板１１０３、カバー材１１０４と、剥離プロセスにより形成する集積回路１１０１及びそれに接続されるアンテナ１１０２とが、接着剤１１１３、１１１４を介して接着されている。
【０２１７】
集積回路１１０１は、実施の形態１〜３、又は実施例１〜８のいずれかで示される集積回路を用いて形成することができる。また、集積回路１１０１に用いられる半導体素子はこれに限定されない。例えば、ＴＦＴの他に、記憶素子、ダイオード、光電変換素子、抵抗素子、コイル、容量素子、インダクタなどを用いることができる。
【０２１８】
図１７（Ａ）で示すように、集積回路１１０１のＴＦＴ上には層間絶縁膜１１１０が形成され、層間絶縁膜１１１０上には、窒化珪素膜等からなるバリア膜１１１１が形成され、その上にアンテナ１１０２が形成されている。
【０２１９】
一方、図１７（Ｂ）に示すように、集積回路１１０１のＴＦＴ上に層間絶縁膜１１１０が形成され、層間絶縁膜１１１０上にアンテナ１１０２が形成され、層間絶縁膜１１１０及びアンテナ１１０２上にバリア膜１１２１を設けても良い。バリア膜を設けることにより、集積回路１１０１が汚染されることなく、信頼性を向上させたＩＤチップを提供することができる。
【０２２０】
アンテナ１１０２は、金、銀、銅、アルミニウムまたはそれらでメッキされた金属であることが望ましい。
【０２２１】
本実施例では、集積回路と、集積回路の層間絶縁膜上に形成されたアンテナとを有する積層体を異なるカバー材で接着した例を示したが、これに限定されず、アンテナが形成されたカバー材と集積回路とを接着材で固定しても良い。このとき、異方性導電接着剤又は異方性導電フィルムを用いて、ＵＶ処理又は超音波処理を行うことで集積回路とアンテナとを接続するが、本発明はこの方法に制約されず、様々な方法を用いることができる。
【０２２２】
基板１１０３、カバー材１１０４は、プラスチック、有機樹脂、紙、繊維、カーボングラファイト等可とう性を有する材料を用いることができる。カバー材に生分解性樹脂を用いること、バクテリア等に分解され土壌に還元される。また、さらに、本実施例の集積回路は、シリコン、アルミニウム、酸素、窒素等で形成されているため、無公害性のＩＤチップを形成することが可能である。また、カバー材に紙、繊維、カーボングラファイト等の焼却無公害素材を用いることにより、使用済みＩＤチップの焼却、又は裁断することが可能である。また、これらの材料を用いたＩＤチップは、焼却しても有毒ガスを発生しないため、無公害である。
【０２２３】
基板１１０３、カバー材１１０４に挟まれた集積回路１１０１の厚さは、５μｍ以下、好ましくは０．１μｍ〜３μｍの厚さを有するように形成するとよい。また、基板１１０３、カバー材１１０４の厚さは１０μｍ〜２００μｍであることが望ましい。さらに、集積回路１１０１の面積は５ｍｍ角（２５ｍｍ2）以下であり、望ましくは０．３ｍｍ角〜４ｍｍ角（０．０９ｍｍ2〜１６ｍｍ2）の面積を有するとよい。
【０２２４】
基板１１０３、カバー材１１０４は、有機樹脂材料で形成されているため、折り曲げに対して強い特性を有する。また、剥離プロセスにより形成した集積回路１１０１自体も、単結晶半導体に比べて、折り曲げに対して強い特性を有する。そして、集積回路１１０１と、基板１１０３、カバー材１１０４とは空隙がないように、密着させることができるため、完成したＩＤチップ自体も折り曲げに対して強い特性を有する。基板１１０３、カバー材１１０４で囲われた集積回路１１０１は、他の個体物の表面または内部に配置しても良いし、紙の中に埋め込んでも良い。
【０２２５】
本実施例は、上記の実施の形態１〜２、実施例１〜８のいずれとも自由に組み合わせることができる。
【実施例１０】
【０２２６】
本実施例では、本発明の半導体装置の代表例であるＣＰＵの１チップのブロック図を図１８を用いて説明する。
【０２２７】
まず、オペコードがインターフェース１００１に入力されると、解析回路１００３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒともいう）においてコードが解読され、信号が制御信号発生回路１００４（ＣＰＵ Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌ）に入力される。信号が入力されると、制御信号発生回路１００４から、演算回路１００９（以下、ＡＬＵと示す）、および記憶回路１０１０（以下、レジスタと示す）に制御信号が出力される。
【０２２８】
なお、制御信号発生回路１００４には、ＡＬＵ１００９を制御するＡＬＵコントローラ１００５（以下、ＡＣＯＮと示す）、レジスタ１０１０を制御する回路１００６（以下、ＲＣＯＮと示す）、タイミングを制御するタイミングコントローラ１００７（以下、ＴＣＯＮと示す）、および割り込みを制御する割り込みコントローラ１００８（以下、ＩＣＯＮと示す）を含むものとする。
【０２２９】
一方、オペランドがインターフェース１００１に入力されると、ＡＬＵ１００９、およびレジスタ１０１０に出力される。そして、制御信号発生回路１００４から入力された制御信号に基づく処理（例えば、メモリリードサイクル、メモリライトサイクル、あるいはＩ／Ｏリードサイクル、Ｉ／Ｏライトサイクル等）がなされる。
【０２３０】
なお、レジスタ１０１０は、汎用レジスタ、スタックポインタ（ＳＰ）、プログラムカウンタ（ＰＣ）等により構成される。
【０２３１】
また、アドレスコントローラー１０１１（以下、ＡＤＲＣと示す）は、１６ビットのアドレスを出力する。
【０２３２】
なお、本実施例に示したＣＰＵの構成は、本発明の作製方法を用いて形成されるＣＰＵの一例であり、本発明の構成を限定するものではない。従って、本実施例に示す構成以外の公知のＣＰＵの構成を用いることも可能である。
【０２３３】
本実施例は、実施の形態１〜３、実施例１〜９それぞれと組み合わせて用いることが可能である。
【実施例１１】
【０２３４】
本発明の半導体装置の一例であるシステムＬＳＩに適用する場合について、図１９を用いて説明する。
【０２３５】
なお、システムＬＳＩとは、特定の用途を想定した装置の内部に組み込まれ、装置の制御やデータ処理を行うシステムを構成するＬＳＩである。用途は多岐にわたり、例えば、携帯電話、ＰＤＡ、テレビ、プリンタ、ＦＡＸ、ゲーム機、カーナビゲーション、ＤＶＤプレーヤ、などを挙げることができる。
【０２３６】
図１９に示すのは、システムＬＳＩの一例である。システムＬＳＩは典型的にはＣＰＵコア１６０１、不揮発性メモリ（ＮＶＭと示す。）１６０４、クロックコントローラ１６０３、メインメモリ１６０２、メモリコントローラ１６０５、割り込みコントローラ１６０６、Ｉ／Ｏポート１６０７等から構成される。もちろん、図１６に示すシステムＬＳＩは簡略化した一例であり、実際のシステムＬＳＩはその用途によって多種多様な回路設計が行われる。
【０２３７】
ＮＶＭ１６０４に本発明のメモリトランジスタを用いることができる。
【０２３８】
また、ＣＰＵコア１６０１、クロックコントローラ１６０３、メインメモリ１６０２、メモリコントローラ１６０５、割り込みコントローラ１６０６、Ｉ／Ｏポート１６０７を構成するトランジスタとして、本発明を構成する高速動作が可能なトランジスタを同様に作製することができる。これより、同一基板上に様々な回路を作製することが可能となる。
【０２３９】
本実施例は、実施の形態１〜３、実施例１〜１０それぞれと組み合わせて用いることが可能である。
【実施例１２】
【０２４０】
本実施例では、本発明を用いて形成する半導体装置の一例であるパッケージについて図２０を用いて説明する。図２０（Ａ）に、ワイヤボンディング法でチップがインターポーザに接続されている、パッケージの断面構造を表す斜視図を示す。１９０１はインターポーザ、１９０２はチップ、１９０３はモールド樹脂層に相当する。チップ１９０２はインターポーザ１９０１上に、マウント用の接着剤１９０４によりマウントされている。
【０２４１】
また図２０（Ａ）に示すインターポーザ１９０１は、ソルダーボール１９０５が設けられたボールグリッドアレイ型である。ソルダーボール１９０５は、インターポーザ１９０１のチップ１９０２がマウントされている側とは反対の側に設けられている。そしてインターポーザ１９０１に設けられた配線１９０６は、インターポーザ１９０１に設けられたコンタクト孔を介して、ソルダーボール１９０５と電気的に接続している。
【０２４２】
なお本実施例では、チップ１９０２とソルダーボール１９０５との電気的な接続をするための配線１９０６を、インターポーザ１９０１のチップがマウントされている面上に設けているが、本発明で用いるインターポーザはこれに限定されない。例えば、インターポーザの内部において配線が多層化されて設けられていても良い。
【０２４３】
図２０（Ａ）では、チップ１９０２と配線１９０６とが、ワイヤ１９０７によって電気的に接続されている。図２０（Ｂ）に、図２０（Ａ）に示したパッケージの断面図を示す。チップ１９０２には実施の形態１〜３、実施例１〜実施例７で示される半導体素子１９０９が設けられており、またチップ１９０２のインターポーザ１９０１が設けられている側とは反対側に、パッド１９０８が設けられている。パッド１９０８は該半導体素子１９０９と電気的に接続されている。そしてパッド１９０８は、インターポーザ１９０１に設けられた配線１９０６と、ワイヤ１９０７によって接続されている。
【０２４４】
１９１０はプリント配線基板の一部に相当し、１９１１はプリント配線基板１９１０に設けられた配線または電極に相当する。配線１９０６はソルダーボール１９０５を介して、プリント配線基板１９１０に設けられた配線または電極１９１１に接続される。なおソルダーボール１９０５と、配線または電極１９１１との接続は、熱圧着や、超音波による振動を加えた熱圧着等様々な方法を用いることができる。なお、アンダーフィルで圧着後のソルダーボール間の隙間を埋めるようにし、接続部分の機械的強度や、パッケージで発生した熱の拡散などの効率を高めるようにしても良い。アンダーフィルは必ずしも用いる必要はないが、インターポーザとチップの熱膨張係数のミスマッチから生ずる応力により、接続不良が起こるのを防ぐことができる。超音波を加えて圧着する場合、単に熱圧着する場合に比べて接続不良を抑えることができる。
【０２４５】
なお、本実施例においては、チップがワイヤボンディング法によってインターポーザに接続されているパッケージを示したがこれに限られない。フリップチップ法を用いてこれらを接続しても良い。この場合、接続するべきパッドの数が増加しても、ワイヤボンディング法に比べて、比較的パッド間のピッチを広く確保することができるので、端子数の多いチップの接続に向いている。
【０２４６】
また、パッケージ内においてチップを積層してもよい。この場合、一つのパッケージ内に複数のチップを設けることができるため、パッケージ全体の大きさを抑えることができるというメリットを有している。
【０２４７】
さらには、複数のパッケージを積層してもよい。この構造では、パッケージごとに電気的な検査を行い、良品だけを選別してから積層することができるので、歩留りを高めることができるというメリットを有している。
【０２４８】
更には、本実施例で形成されたパッケージを、表示装置、電子機器等に設けることが可能である。
【０２４９】
本発明により、小型で且つ高集積化された半導体装置を作製することができる。
【０２５０】
本実施例は、実施の形態１〜３、実施例１〜１１それぞれと組み合わせて用いることが可能である。
【実施例１３】
【０２５１】
本発明の半導体装置の用途は広範にわたるが、例えば、本発明の半導体装置の一形態であるＩＤチップ２０は、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。
【０２５２】
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指す（図２５（Ａ）参照）。証書類とは、運転免許証、住民票等を指す（図２５（Ｂ）参照）。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す（図２５（Ｃ）参照）。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指す（図２５（Ｄ）参照）。書籍類とは、書物、本等を指す（図２５（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指す（図２５（Ｆ）参照）。身の回り品とは、鞄、眼鏡等を指す（図２５（Ｈ）参照）。乗物類とは、自転車等の車両、船舶等を指す（図２５（Ｇ）参照）。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話等を指す。
【０２５３】
紙幣、硬貨、有価証券類、証書類、無記名債券類等にＩＤチップを設けることにより、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の回り品、食品類、生活用品類、電子機器等にＩＤチップを設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類、保健用品類、薬品類等にＩＤチップを設けることにより、偽造や盗難の防止、薬品類ならば、薬の服用の間違いを防止することができる。ＩＤチップの設け方としては、物品の表面に貼ったり、物品に埋め込んだりして設ける。例えば、本ならば紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりするとよい。
【０２５４】
また、物の管理や流通のシステムに応用することが可能な例を図２６を用いて説明する。ここでは、商品へＩＤチップを実装する例を説明する。図２６（Ａ）に示すように、ビール瓶１４００にラベル１４０１を用いてＩＤチップ１４０２を実装する。
【０２５５】
ＩＤチップ１４０２には、製造日、製造場所、使用材料等の基本事項を記録する。このような基本事項は、書き換える必要がないためマスクＲＯＭや本発明のメモリトランジスタ等の書き換え不能なメモリを用いて記録するとよい。加えてＩＤチップ１４０２には、各ビール瓶の配送先、配送日時等の個別事項を記録する。例えば、図２６（Ｂ）に示すように、各ビール瓶１４００がベルトコンベア１４１２により流れ、ライタ装置１４１３を通過するときに、各配送先、配送日時を記録することができる。このような個別事項は、書き換え、消去可能なメモリ（ＥＥＲＯＭ等）を用いて記録するとよい。
【０２５６】
また配達先から購入された商品情報がネットワークを通じて物流管理センターへ送信されると、この商品情報に基づき、ライタ装置又は当該ライタ装置を制御するパーソナルコンピュータ等が配送先や配送日時を算出し、ＩＤチップへ記録するようなシステムを構築するとよい。
【０２５７】
また配達はケース毎に行われるため、ケース毎、又は複数のケース毎にＩＤチップを実装し、個別事項を記録することもできる。
【０２５８】
このような複数の配達先が記録されうる商品は、ＩＤチップを実装することにより、手作業で行う入力にかかる時間を削減でき、それに起因した入力ミスを低減することができる。加えて物流管理の分野において最もコストのかかる人件費用を削減することができる。従って、ＩＤチップを実装したことにより、入力ミスの少ない、低コストな物流管理を行うことができる。
【０２５９】
さらに配達先において、ビールに合う食料品や、ビールを使った料理法等の応用事項を記録してもよい。その結果、食料品等の宣伝を兼ねることができ、消費者の購買意欲を高めることができる。
【図面の簡単な説明】
【０２６０】
【図１】本発明に係る半導体装置の作製工程を示した断面図である。
【図２】本発明に係る半導体装置の作製工程を示した断面図である。
【図３】本発明に係る半導体装置の作製工程を示した断面図である。
【図４】本発明に係る半導体装置の作製工程を示した断面図である。
【図５】本発明に係る半導体装置の作製工程を示した断面図である。
【図６】本発明に係る半導体装置の作製工程を示した断面図である。
【図７】本発明に係る半導体装置の作製工程を示した断面図である。
【図８】本発明に係る半導体装置の作製工程を示した断面図である。
【図９】本発明に係る半導体装置の作製工程を示した断面図である。
【図１０】本発明に係る半導体装置の作製工程を示した断面図である。
【図１１】本発明に係る半導体装置の作製工程を示した断面図である。
【図１２】本発明に係る半導体装置の作製工程を示した断面図である。
【図１３】本発明に係る半導体装置の作製工程を示した断面図である。
【図１４】本発明に係る半導体装置の作製工程を示した斜視図である。
【図１５】本発明に係る半導体装置の構成を示したブロック図である。
【図１６】本発明に係る半導体装置を示した斜視図である。
【図１７】本発明に係る半導体装置を示した断面図である。
【図１８】本発明に係る半導体装置の構成を示したブロック図である。
【図１９】本発明に係る半導体装置の構成を示したブロック図である。
【図２０】本発明に係る半導体装置を示した斜視図である。
【図２１】ＬOV定義を示す図である。
【図２２】ＧＯＬＤ領域の横方向及び縦方向における不純物元素の濃度分布を示す図である。
【図２３】シミュレーションに用いたＴＦＴのモデル図および結果を示す図である。
【図２４】シミュレーションに用いたＴＦＴのモデル図および結果を示す図である。
【図２５】本発明に係る半導体装置を用いた応用例を示す図である。
【図２６】本発明に係る半導体装置を用いた応用例を示す図である。
【図２７】本発明に係る半導体装置を示した断面図である。
【図２８】本発明に係る半導体装置を示した断面図である。
【図２９】本発明に係る半導体装置の作製工程を示した断面図である。
【技術分野】
【０００１】
本発明は、半導体不揮発性記憶素子を有する半導体装置に関して、特に薄膜で形成される半導体不揮発性記憶素子とトランジスタとを有する半導体装置に関する。また、半導体不揮発性記憶素子を有するＩＤチップ、ＣＰＵ、システムＬＳＩ等の半導体装置に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）やフラッシュメモリは、半導体不揮発性メモリを代表するメモリとして知られている。これらは不揮発性であるため、揮発性であるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）と異なり、電源を切ってもデータが失われることはない。また、他の不揮発性メモリを代表する磁気ディスクと比較した場合、集積密度、耐衝撃性、消費電力、書き込み／読み出し速度等の点において優れた特徴を有する（例えば、特許文献１参照。）。
【０００３】
単結晶の半導体基板を用いて形成された不揮発性メモリは既に実用化され、市場に多く出回っている。特に、メモリ容量がより大きい、即ち集積密度の高い不揮発性メモリが広く用いられている。
【０００４】
一方、無線で識別情報などのデータの送受信が可能なＩＤチップに代表される半導体装置は、様々な分野において実用化が進められており、新しい形態の情報通信端末としてさらなる市場の拡大が見込まれている。ＩＤチップは、無線タグ、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ、ＩＣタグとも呼ばれており、アンテナと、半導体基板を用いて形成された集積回路とを有しているタイプが、現在実用化されつつある。
【０００５】
また、ＩＤチップが有する集積回路の中に、データの書き換えが不可能な不揮発性メモリを形成しておくことで、ＩＤチップの識別情報の不正な書き換えを防止することができる。
【特許文献１】特開２００３−２０４０００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、非接触型や接触型のＩＤチップが普及するにつれて、莫大な数の人間、動植物、商品、紙幣等に利用可能なＩＤチップを、大量に極めて低コストで製造する必要があり、低コストで大量生産が可能なＩＤチップの構造、プロセスの実現が求められている。
【０００７】
現状では、ＩＤチップを製造するにあたり、シリコンウエハ上に複数の集積回路を形成し、該シリコンウエハを研磨除去（バックグラインドと呼ばれる。）することにより複数の集積回路を分離する方法が用いられている。しかし、シリコンウエハは高価であるにも拘わらず、それを研磨除去してしまうことから、製造コストの増加は回避できなかった。また、シリコンウエハからなる集積回路は厚いため、商品容器自体に搭載する場合、表面に凹凸が生じ、デザイン選択の幅に限界があった。
【０００８】
また、より多くのＣＰＵやシステムＬＳＩに代表される半導体装置が、電子機器の限られた容積の中により多く搭載される必要性に迫られている。このため、半導体装置の小型化、軽量化を実現するために、半導体装置の集積回路の薄型化が求められている。
【０００９】
そこで本発明は、低コストで大量生産が可能である半導体装置及びその作製方法を提供する。また、非常に膜厚の薄い集積回路を用いた半導体装置、及びその作製方法を提供する。更には、低消費電力である半導体装置及びその作製方法を提供する。
【課題を解決するための手段】
【００１０】
本発明は、絶縁表面上に半導体不揮発性記憶素子（以下、メモリトランジスタと示す。）を有し、メモリトランジスタのフローティングゲート電極が、複数の導電性粒子又は半導体粒子で形成されていることを特徴とする半導体装置であることを要旨とする。
【００１１】
また、本発明の一は、上記メモリトランジスタの他に、閾値電圧が制御されたトランジスタを一部に有することを特徴とする。このようなトランジスタの代表例としては、ゲート電極に覆われる第１導電型の領域と、第２導電型のソース領域及びドレイン領域と、チャネル領域とを有する半導体領域を有し、第１導電型の領域は、チャネル領域とソース領域又はドレイン領域の一方との間に設けられている。ここで、第１導電型の領域とはｎ型又はｐ型の一方を呈する半導体領域であり、第２導電型のソース領域及びドレイン領域とはｎ型又はｐ型の他方を呈する半導体領域である。
【００１２】
また、本発明の一は、第１半導体領域と、第１半導体領域上に形成される第１絶縁膜と、第１絶縁膜上に形成されるフローティングゲート電極と、フローティングゲート電極上に形成される第２絶縁膜と、第２絶縁膜上に形成される第１ゲート電極とを有する第１トランジスタと、第２半導体領域と、第２半導体領域上に形成される第３絶縁膜と、第３絶縁膜上に形成される第２ゲート電極とを有する第２トランジスタとを有し、第１トランジスタ及び第２トランジスタは、同一絶縁表面上に形成され、フローティングゲート電極は、点在する複数の粒子であることを特徴とする半導体装置である。
【００１３】
また、本発明の一は、第１半導体領域と、第１半導体領域上に形成される第１絶縁膜と、第１絶縁膜上に形成されるフローティングゲート電極と、フローティングゲート電極上に形成される第２絶縁膜と、第２絶縁膜上に形成される第１ゲート電極とを有する第１トランジスタと、第２半導体領域と、第２半導体領域上に形成される第３絶縁膜と、３の絶縁膜上に形成される第２ゲート電極とを有する第２トランジスタと、第３半導体領域と、第３半導体領域上に形成される第４絶縁膜と、第４の絶縁膜上に形成される第３ゲート電極とを有する第３トランジスタとを有し、第２半導体領域は、ｎ型又はｐ型の一方を付与する不純物元素が添加されたソース領域及びドレイン領域を有し、第３半導体領域は、ｎ型又はｐ型の一方を付与する不純物元素が添加されたソース領域及びドレイン領域と、第３ゲート電極に覆われ且つｎ型又はｐ型の他方を付与する不純物元素が添加された領域とを有し、第１トランジスタ、第２トランジスタ、及び第３トランジスタは、同一絶縁表面上に形成され、フローティングゲート電極は、点在する複数の粒子であることを特徴とする半導体装置である。なお、第３ゲート電極に覆われ且つｎ型又はｐ型の他方を付与する不純物元素で形成される領域は、第３半導体領域のチャネル領域とソース領域又はドレイン領域の一方との間に形成される。
【００１４】
また、本発明の一は、第１半導体領域と、第１半導体領域上に形成される第１絶縁膜と、第１絶縁膜上に形成されるフローティングゲート電極と、フローティングゲート電極上に形成される第２絶縁膜と、第２絶縁膜上に形成される第１ゲート電極とを有する第１トランジスタと、第２半導体領域と、第２半導体領域上に形成される第３絶縁膜と、第３絶縁膜上に形成される第２ゲート電極とを有する第２トランジスタとを有する薄膜集積回路と、アンテナとを有し、第１トランジスタと第２トランジスタは、同一絶縁表面上に形成され、フローティングゲート電極は、点在する複数の粒子であることを特徴とする半導体装置である。
【００１５】
また、本発明の一は、第１半導体領域と、第１半導体領域上に形成される第１絶縁膜と、第１絶縁膜上に形成されるフローティングゲート電極と、フローティングゲート電極上に形成される第２絶縁膜と、第２絶縁膜上に形成される第１ゲート電極とを有する第１トランジスタと、第２半導体領域と、第２半導体領域上に形成される第３絶縁膜と、第３絶縁膜上に形成される第２ゲート電極とを有する第２トランジスタと、第３半導体領域と、第３半導体領域上に形成される第４絶縁膜と、第４の絶縁膜上に形成される第３ゲート電極とを有する第３トランジスタとを有する薄膜集積回路と、アンテナとを有し、第１トランジスタ乃至第３トランジスタは、同一絶縁表面上に形成され、フローティングゲート電極は、点在する複数の粒子であり、第２半導体領域は、ｎ型又はｐ型の一方を付与する不純物元素が添加されたソース領域及びドレイン領域を有し、第３半導体領域は、ｎ型又はｐ型の一方を付与する不純物元素が添加されたソース領域及びドレイン領域と、第３ゲート電極に覆われ且つｎ型又はｐ型の他方を付与する不純物元素が添加された領域とを有することを特徴とする半導体装置である。なお、第３ゲート電極に覆われ且つｎ型又はｐ型の他方を付与する不純物元素が添加された領域は、第３半導体領域のチャネル領域とソース領域又はドレイン領域の一方との間に形成される。
【００１６】
また、薄膜集積回路は、電源回路、クロック発生回路、データ復調／変調回路、インターフェイス回路、制御回路、及びメモリから選択された１つ又は複数を有する。また、薄膜集積回路は、ガラス又は可とう性基板上に設けられていてもよい。
【００１７】
本発明において、フローティングゲート電極は半導体材料又は導電材料で形成される複数の粒子である。このときのフローティングゲート電極の粒子の直径は１〜５ｎｍであることが好ましい。また、第１乃至第３の半導体領域の一つ又は複数は、結晶性半導体膜、単結晶半導体で形成されている。
【００１８】
なお、第１絶縁膜は、膜厚１〜２ｎｍの酸化珪素膜と膜厚１〜５ｎｍの窒化珪素膜が、第１半導体領域側から順に積層されており、前記第２絶縁膜は、膜厚１０〜２０ｎｍの窒化珪素膜と膜厚２０〜５０ｎｍの酸化珪素膜が、前記第１半導体領域側から順に積層されており、膜厚１〜２ｎｍの酸化珪素膜、膜厚１〜５ｎｍの窒化珪素膜、及び膜厚２０〜５０ｎｍの酸化珪素膜が、前記第２半導体領域側から順に積層されており、第４絶縁膜は、膜厚１〜２ｎｍの酸化珪素膜、膜厚１〜５ｎｍの窒化珪素膜、及び膜厚２０〜５０ｎｍの酸化珪素膜が、前記第３半導体領域側から順に積層されていることが好ましい。
【００１９】
また、本発明のトランジスタは、サイドウォール構造、シリサイド構造を有しても良い。
【００２０】
また、本発明の一は、絶縁表面上に半導体膜を成膜し、レーザ光を照射して結晶性半導体膜を形成し、結晶性半導体膜の一部をエッチングして第１半導体領域及び第２半導体領域を形成した後、第１半導体領域及び第２半導体領域上に第１絶縁膜を成膜し、第１絶縁膜上に複数の粒子を形成し、第２半導体領域上に形成される複数の粒子を選択的にエッチングしてフローティングゲート電極を形成した後、フローティングゲート電極及び第１絶縁膜上に第２絶縁膜を成膜し、第２絶縁膜上に第１導電膜を成膜し、第１導電膜の一部をエッチングして、第１ゲート電極及び第２ゲート電極を形成した後、第１半導体領域及び第２半導体領域に不純物元素を添加し、不純物元素を活性化してソース領域及びドレイン領域を形成した後、ソース配線またはドレイン配線を形成することを特徴とする半導体装置の作製方法である。
【００２１】
また、本発明の一は、絶縁表面上に半導体膜を成膜し、前記半導体膜にレーザ光を照射して結晶性半導体膜を形成し、前記結晶性半導体膜の一部をエッチングして第１半導体領域及び第２半導体領域を形成し、前記第１半導体領域及び前記第２半導体領域上に第１絶縁膜を成膜し、前記第１絶縁膜上に複数の粒子を形成し、前記第１絶縁膜上に形成される前記複数の粒子の一部を選択的に除去した後、残存した複数の粒子及び前記第１絶縁膜上に第２絶縁膜を成膜し、前記第２絶縁膜上に第１導電膜を成膜し、前記第１導電膜及び残存した複数の粒子の一部を選択的に除去して、第１ゲート電極、第２ゲート電極、及びフローティングゲート電極を形成し、前記第１半導体領域及び前記第２半導体領域に不純物元素を添加し、前記不純物元素を活性化してソース領域及びドレイン領域を形成した後、前記ソース領域及びドレイン領域それぞれと接するソース配線及びドレイン配線を形成することを特徴とする半導体装置の作製方法である。
【００２２】
また、本発明の一は、基板上に半導体膜を成膜し、レーザ光を照射して結晶性半導体膜を形成し、結晶性半導体膜の一部をエッチングして第１半導体領域、第２半導体領域、及び第３半導体領域を形成した後、第１半導体領域、第２半導体領域、及び第３半導体領域上に第１絶縁膜を成膜し、第１絶縁膜上に複数の粒子を形成し、第２半導体領域及び第３半導体領域上に形成される複数の粒子を選択的にエッチングしてフローティングゲート電極を形成した後、フローティングゲート電極及び第１絶縁膜上に第２絶縁膜を成膜し、第２絶縁膜上に第１導電膜を成膜し、第１導電膜の一部をエッチングして、第１ゲート電極、第２ゲート電極、及び第３ゲート電極を形成し、第１半導体領域及び第２半導体領域をマスクで覆った後、第３ゲート電極に対して一方向からであり、且つ第３半導体領域表面に対して０度〜６０度の角度で第３半導体領域にｎ型又はｐ型の一方を付与する不純物元素を添加し、マスクを除去した後、第１半導体領域乃至第３半導体領域表面に対して垂直な角度でｎ型又はｐ型の他方を付与する不純物元素を添加し、加熱してソース領域及びドレイン領域を形成した後、ソース配線またはドレイン配線を形成することを特徴とする半導体装置の作製方法である。
【００２３】
本発明において、非晶質半導体膜を結晶化するレーザ光は、連続発振のレーザ光、又はパルス発振のレーザ光である。なお、パルス発振の周波数は０．５ＭＨｚ以上であることが好ましい。また、結晶性半導体膜をエッチングする際、第１半導体領域乃至第３半導体領域のチャネル領域の方向が一致するようにエッチングすることが好ましい。
【００２４】
さらに、第３半導体領域表面に対して０度〜６０度の角度で前記第３半導体領域にｎ型又はｐ型の一方を付与する不純物元素を添加する場合、基板を固定して添加することが好ましい。
【発明の効果】
【００２５】
本発明は、ガラス等の安価である基板上に形成した薄膜集積回路を用いての半導体装置を形成するため、低コストで製造することが可能である。また、大型基板を用いて薄膜集積回路を形成した後、複数の薄膜集積回路を切り出して半導体装置を作製することも可能であるため、低コスト化が可能である。更には、集積回路の一部に、他の半導体素子よりもさらに閾値電圧が制御された半導体素子を設けることにより、消費電力の低減が可能な半導体装置を製造することが可能である。
【発明を実施するための最良の形態】
【００２６】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から 逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に 理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
（実施の形態１）
本実施の形態では、絶縁性基板上に集積回路を有する半導体装置の作製工程について図１を用いて説明する。トランジスタとしては、薄膜トランジスタ（以下、ＴＦＴと示す。）を用いて説明する。
【００２８】
図１（Ａ）に示すように、基板上に半導体膜１０１を成膜する。次に、半導体膜１０１上にレジスト、有機樹脂等で形成されるマスクパターン１０２、１０３を設ける。
【００２９】
基板１００としては、ガラス基板、石英基板、セラミックス基板、プラスチック基板、ステンレス基板、可撓性基板等がある。また、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いて半導体膜を形成しても良い。これらの基板を用いる際に、基板に接する下地膜（図示せず）を要する場合は適宜用いれば良い。本実施の形態では下地膜も含めて基板１００と示す。
【００３０】
半導体膜１０１は、減圧熱ＣＶＤ法、プラズマＣＶＤ法またはスパッタ法などの成膜法で形成される非晶質半導体膜を、レーザ結晶化法で結晶化した結晶性半導体を用いることが望ましい。また、上記成膜法で形成される非晶質半導体膜を固相成長法で結晶化した結晶性半導体膜、特許第３３００１５３号公報に開示の技術を用いて形成した結晶性半導体膜を用いても良い。また、当該方法により形成した結晶性半導体膜に、レーザ照射をして結晶性を高めてもよい。また、シラン（ＳｉＨ4）を原料として形成される微結晶半導体膜をレーザ結晶化した結晶性半導体膜等を用いても良い。更には、半導体膜として、微結晶半導体膜を用いても良い。
【００３１】
半導体膜の半導体材料としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、またシリコンゲルマニウム合金、炭化シリコン（炭化珪素）、ガリウム砒素などの化合物半導体材料を用いるこができる。
【００３２】
なお、レーザ結晶化の場合、レーザ結晶化の前に、レーザに対する半導体膜の耐性を高めるために、５００℃、１時間の熱アニールを該半導体膜に対して行うことが望ましい。そして連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波のレーザ光を照射することで、大粒径の結晶を得ることができる。例えば、代表的には、Ｎｄ：ＹＶＯ4レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いるのが望ましい。具体的には、連続発振のＹＶＯ4レーザから射出されたレーザ光を非線形光学素子により高調波に変換し、出力数Ｗ以上のレーザ光を得る。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、半導体膜に照射する。このときのパワー密度は０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．１〜１０ＭＷ／ｃｍ2）である。そして、走査速度を１０〜２００ｃｍ／ｓｅｃ程度とし、照射する。
【００３３】
なおレーザは、公知の連続発振の気体レーザもしくは固体レーザを用いることができる。気体レーザとして、Ａｒレーザ、Ｋｒレーザなどがあり、固体レーザとして、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、Ｙ2Ｏ3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザなどが挙げられる。
【００３４】
また、パルス発振のレーザ光の発振周波数を０．５ＭＨｚ以上とし、通常用いられている数十Ｈｚ〜数百Ｈｚの周波数帯よりも著しく高い周波数帯を用いてレーザ結晶化を行っても良い。パルス発振でレーザ光を照射して半導体膜を溶融してから半導体膜が完全に固化するまでの時間は数十ｎｓｅｃ〜数百ｎｓｅｃと言われている。よって上記周波数帯を用いることで、半導体膜がレーザ光によって溶融してから固化するまでに、次のパルスのレーザ光を照射できる。したがって、半導体膜中において固液界面を連続的に移動させることができるので、走査方向に向かって連続的に成長した結晶粒を有する半導体膜が形成される。具体的には、含まれる結晶粒の走査方向における幅が１０〜３０μｍ、走査方向に対して垂直な方向における幅が１〜５μｍ程度の結晶粒の集合を形成することができる。該走査方向に沿って長く延びた単結晶の結晶粒を形成することで、少なくともＴＦＴのチャネル方向には結晶粒界のほとんど存在しない半導体膜の形成が可能となる。
【００３５】
また、希ガスや窒素などの不活性ガス雰囲気中でレーザ光を照射するようにしても良い。これにより、レーザ光の照射により半導体表面の荒れを抑えることができ、界面準位密度のばらつきによって生じる閾値電圧のばらつきを抑えることができる。
【００３６】
本実施の形態では、パルス発振のレーザ光を非晶質半導体膜に照射して、結晶性シリコン膜を形成する。この後、後に形成されるトランジスタのしきい値を制御するため、半導体膜にＢ2Ｈ6をドーピングしてチャネルドープを行ってもよい。
【００３７】
マスクパターン１０２、１０３は公知のフォトリソグラフィ工程を用いてレジストマスクを形成する。また、所定の場所に材料を吐出することが可能なインクジェット法や液滴吐出法等により、有機樹脂、無機材料等の絶縁材料を吐出してマスクを形成することが可能である。また、印刷法を用いることも可能である。さらにはマスクパターン１０２、１０３の面積をより小さくすることで、メモリトランジスタ及びＴＦＴが高集積化された半導体装置を作製することができる。
【００３８】
次に、図１（Ｂ）に示すように、マスクパターン１０２、１０３を用いて半導体膜１０１をエッチングして、第１半導体領域１１１及び第２半導体領域１１２を形成する。なお、第１半導体領域１１１は、後に形成される半導体メモリトランジスタの活性領域となり、第２半導体領域１１２は、後に形成されるＴＦＴの活性領域となる。
【００３９】
次に、マスクパターン１０２、１０３を除去した後、各半導体領域１１１、１１２及び基板１００上に、第１絶縁膜１１３を成膜する。第１絶縁膜１１３は、膜厚１〜１００ｎｍ、好ましくは１〜１０ｎｍ、さらに好ましくは２〜５ｎｍであることが望ましい。第１絶縁膜は、後にメモリトランジスタではトンネル酸化膜として、ＴＦＴではゲート絶縁膜の一部として機能する。このため、第１絶縁膜の膜厚が薄いほどトンネル電流が流れやすく、高速動作が可能となり好ましい。また、第１絶縁膜の膜厚が薄い程、低電圧でフローティングゲート電極に電荷を蓄積させることが可能である。この結果、後に形成される半導体装置の消費電力を低減することが可能である。
【００４０】
第１絶縁膜１１３の形成方法としては、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法等を用いて半導体領域表面を酸化し、熱酸化膜を形成することで、膜厚の薄い第１絶縁膜を形成することができる。また、この方法の他、ＣＶＤ法、塗布法等を用いて形成してもよい。第１絶縁膜１１３としては、酸化珪素膜、窒化珪素膜で形成することができる。また、基板１００側から酸化珪素膜及び窒化珪素膜や、酸化珪素膜、窒化珪素膜及び酸化珪素膜などの積層構造としてもよい。本実施の形態では、第１絶縁膜１１３として、酸化珪素膜、窒化珪素膜を積層させて形成する。
【００４１】
次に、第１絶縁膜１１３上に分散された（点在する）複数の導電性粒子又は半導体粒子（以下、分散粒子と示す。）１１４を形成する。分散粒子の作製方法としては、スパッタリング法、プラズマＣＶＤ法、減圧ＣＶＤ（ＬＰＣＶＤ）法、蒸着法、液滴吐出法等の公知の手法を用いることができる。プラズマＣＶＤ法、減圧ＣＶＤ（ＬＰＣＶＤ）法、蒸着法、液滴吐出法等で分散粒子を形成すると、分散粒子を形成時の第１絶縁膜への衝撃を低減することが可能であるため、第１絶縁膜の欠陥の発生を抑制することが可能である。この結果、信頼性の高い半導体装置を作製することが可能である。また、導電性膜又は半導体膜を上記方法により成膜した後、所望の形状にエッチングして分散粒子を形成することができる。分散粒子の大きさは、０．１〜１０ｎｍ、好ましくは２〜５ｎｍである。また、導電性粒子の材料としては、金、銀、銅、パラジウム、白金、コバルト、タングステン、ニッケル等を用いることができる。半導体粒子の材料としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、またシリコンゲルマニウム合金等を用いることができる。ここでは、分散粒子１１４としてシリコン微粒子を形成する。
【００４２】
なお、ここでは、分散粒子は一部粒子同士が凝集していてもよい。
【００４３】
次に、分散粒子１１４上にマスクパターン１１５を形成する。ここでは、マスクパターン１１５は、後にメモリトランジスタとなる第１半導体領域１１１上に形成する。
【００４４】
次に、図１（Ｃ）に示すように、マスクパターン１１５を用いて分散粒子１１４の一部をエッチングして、フローティングゲート電極１２１を形成する。分散粒子１１４の除去方法としては、ドライエッチング法、ウエットエッチング法等公知のエッチング方法を用いることが可能である。なお、分散粒子１１４が形成されている第１絶縁膜１１３の膜厚が薄い場合にドライエッチングを用いると、プラズマ衝撃により第１絶縁膜に欠陥が生じる可能性がある。このため、ウエットエッチングで除去を行うことが好ましい。ここでは、ＮＭＤ3溶液（テトラメチルアンモニウムハイドロオキサイドを０．２〜０．５％含む水溶液）等を用いたウエットエッチング法により、分散粒子１１４であるシリコン微結晶を選択的に除去する。
【００４５】
フローティングゲート電極は分散された粒子で形成されている。このため、トンネル酸化膜として機能する第１絶縁膜に欠陥があった場合でも、フローティングゲート電極に蓄積した電荷すべてが、欠陥から半導体領域に流れ出ることを回避することができる。この結果、信頼性の高い半導体メモリトランジスタを形成することができる。
【００４６】
次に、マスクパターン１１５を除去した後、フローティングゲート電極１２１及び第１絶縁膜１１３上に第２絶縁膜１２２を成膜する。第２絶縁膜１１３は、膜厚１〜１００ｎｍ、好ましくは１０〜７０ｎｍ、さらに好ましくは１０〜３０ｎｍであることが望ましい。第２絶縁膜１２２は、メモリトランジスタにおいてフローティングゲート電極１２１と後に形成されるゲート電極との絶縁性を保つ必要がある。このため、これらの間でリーク電流が増加しない程度の膜厚とすることが好ましい。第２絶縁膜１２２は、第１絶縁膜１１３と同様に、酸化珪素膜、窒化珪素膜で形成することができる。また、基板１００側から酸化珪素膜及び窒化珪素膜の２層や、酸化珪素膜、窒化珪素膜、及び酸化珪素膜の３層など積層構造としてもよい。なお、半導体領域に接して酸化珪素膜を形成すると、ゲート絶縁膜と半導体領域との界面準位が低くなるため好ましい。ここでは、第２絶縁膜１２２として、膜厚１０ｎｍの酸化珪素膜と膜厚２０ｎｍの窒化珪素膜の積層構造で形成する。
【００４７】
この後、第２絶縁膜を成膜の後、図１（Ｂ）に示すように、分散粒子及びそれを覆うマスクパターンを形成して、第２フローティングゲート電極を形成しても良い。更には、同様の工程を繰り返して、複数に積層されたフローティングゲート電極を形成しても良い。
【００４８】
次に、第２絶縁膜１２２上に第１導電膜１２３を成膜する。第１導電膜は、スパッタリング法、蒸着法、ＣＶＤ法等の公知の手法により形成することができる。また、第１導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）から選ばれた元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料を用いて形成することができる。また不純物元素が添加された半導体膜を用いて形成することができる。
【００４９】
なお、第１導電膜１２３の材料としては、第２絶縁膜１２２と比較してエッチング速度が十分大きなものを用いることが望ましい。この結果、第１導電膜のエッチングの際に露出される第２絶縁膜１２２のオーバーエッチングを防ぐことができる。
【００５０】
次に、第１導電膜１２３上にマスクパターン１２４、１２５を形成する。マスクパターン１２４、１２５の形成方法は、マスクパターン１０２、１０３と同様の手法を適宜用いることができる。また、上記手法により形成したパターンを、アッシング等によりスリミングしてマスクパターンの幅を細くしてもよい。この結果、後に形成されるゲート電極のチャネル長方向の幅の細い短チャネル構造のＴＦＴを形成することが可能であり、高速動作が可能なＴＦＴを形成することが可能である。なお、このマスクパターン１２４、１２５は、後にゲート電極を形成するためのマスクパターン１２４、１２５である。このため、液滴吐出法を用いてゲート電極を形成する場合は、マスクパターン１２４、１２５を設けなくともよい。
【００５１】
次に、図１（Ｄ）に示すように、マスクパターン１２４、１２５を用いて第１導電膜をエッチングしてゲート電極１３１、１３２を形成する。ゲート電極の幅は０．２〜１．５μｍ、好ましくは０．２〜０．７μｍとする。ゲート電極の幅を当該範囲内に設定することにより、後にチャネル長の短いメモリトランジスタ及びＴＦＴを形成することが可能であり、高速動作が可能な半導体装置を作製することが可能である。
【００５２】
次に、マスクパターン１２４、１２５及びゲート電極１３１、１３２をマスクとして第１半導体領域１１１、第２半導体領域１１２それぞれに、ｎ型又はｐ型を付与する不純物元素を添加する。次に、マスクパターン１２４、１２５を除去した後、絶縁膜を成膜し、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、不純物元素の活性化を行い、ソース領域及びドレイン領域１３３〜１３６を形成する。この後、第２絶縁膜及びゲート電極上に窒化珪素膜からなる無機絶縁膜を設けて、加熱処理を行っても良い。この無機絶縁膜を、膜中に水素を含ませる条件で成膜し、加熱処理を行うことで、各半導体領域のダングリングボンドの終端を水素化することが可能である。
【００５３】
次に、図１（Ｅ）に示すように、第２絶縁膜１２２上に層間絶縁膜として機能する第３絶縁膜を形成する。第３絶縁膜は、ポリイミド、アクリル、ポリアミド等の耐熱性を有する有機樹脂を用いることができる。また上記有機樹脂の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂（以下、シロキサン系樹脂と呼ぶ）等を用いることができる。シロキサン系樹脂は、置換基として水素の他、アルキル基、または芳香族炭化水素等の有機基のうち少なくとも１種を有していても良い。また、フルオロ基を有してもよい。第３絶縁膜の形成には、その材料に応じて、スピンコート、ディップ、スプレー塗布、液滴吐出法、インクジェット法、スクリーン印刷、オフセット印刷等、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター、ＣＶＤ法、蒸着法等を採用することができる。また、無機材料を用いてもよく、その際には、酸化珪素、窒化珪素、酸窒化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ膜等を用いることができる。なお、これらの絶縁膜を積層させて、第３絶縁膜を形成しても良い。ここでは、アクリルを塗布し焼成して第３絶縁膜を形成する。
【００５４】
次に、フォトリソグラフィ工程及びエッチング工程により第３絶縁膜の一部、第２絶縁膜１２２、及び第１絶縁膜１１３の一部をエッチングしてコンタクトホールを形成すると共に、ソース領域及びドレイン領域の一部を露出する。このとき、エッチングされた第３絶縁膜を第３絶縁層１４１、エッチングされた第２絶縁膜を第２絶縁層１４２、エッチングされた第１絶縁膜を第１絶縁層１４３と示す。なお、ここでは、第３絶縁層１４１は、表面が平坦な絶縁膜が図示されているが、平坦でなくとも良い。
【００５５】
次に、ソース領域及びドレイン領域に接続するソース電極及びドレイン電極１４４〜１４７を形成する。ソース電極及びドレイン電極は、ＰＶＤ法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。また、液滴吐出法、印刷法、電界メッキ法等により、所定の場所に選択的に導電層を形成することができる。更にはリフロー法、ダマシン法を用いても良い。ソース領域及びドレイン領域の材料は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｓｉ、Ｇｅ、Ｚｒ、Ｂａ等の金属又はその合金、若しくはその金属窒化物を用いて形成する。また、これらの積層構造としても良い。
【００５６】
ここで、ゲート電極１３１とフローティングゲート電極１２１との端部の位置関係について図２７を用いて説明する。図２７において、ゲート電極１３１の幅をそれぞれＬ１〜Ｌ３と示し、フローティングゲート電極の幅をＤ１〜Ｄ３と示す。図２７（Ａ）においては、ゲート電極１３１の幅Ｌ１とフローティングゲート電極１２１の幅Ｄ１とが等しい構造、即ちゲート電極の端部とフローティングゲート電極の端部それぞれが、概略一致しているメモリトランジスタを示す。
【００５７】
図２７（Ｂ）においては、ゲート電極１３１の幅Ｌ２よりもフローティングゲート電極１２１の幅Ｄ２の方が大きい、即ちフローティングゲート電極の両端部がゲート電極の両端部の外側に設けられている構造のメモリトランジスタを示す。このとき、ゲート電極１３１よりも外側に設けられたフローティングゲート電極１５２は、電荷蓄積層としては機能しない。従って、フローティングゲート電極１２１の両端部がゲート電極１３１の両端部より外側に設けられる構造と、等しく重なる構造とは、製造工程や微細化に有利となるように、適宜選択すればよい。
【００５８】
図２７（Ｃ）においては、ゲート電極１３１の幅Ｌ３よりもフローティングゲート電極１２１の幅Ｄ３が小さい構造のメモリトランジスタを示す。この場合、いわゆるスプリットゲート電極構造のメモリトランジスタとなる。スプリットゲート電極構造とは、一つの半導体領域１１１及びゲート電極１３１で、メモリトランジスタを選択する選択用トランジスタと、メモリトランジスタとを構成する素子をいう。これは図２７（Ｄ）に示すように、一組の信号線１６０、１６１でメモリトランジスタ１６２と選択用のトランジスタ１６３とを制御する構成である。このような構成は、メモリトランジスタが過消去状態（閾値電圧よりも負の状態）になっても、選択用のトランジスタ１６３によりメモリセルの選択性を保つことができるため、動作マージンに優れる。なお、図２７（Ｃ）では、フローティングゲート電極の一方の端がゲート電極の端と一致する構成を示したが、この構造に限られない。フローティングゲート電極１２１の両端が、ゲート電極１３１の両端の内側に設けられていても良い。
【００５９】
また、以下の方法により、図１に示す基板１００からのメモリトランジスタ１４８及びＴＦＴ１４９を剥離することが可能である。剥離方法としては、（１）基板１００として、３００〜５００度程度の耐熱性を有する基板を用い、当該基板１００とメモリトランジスタ１４８及びＴＦＴ１４９との間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化して、当該メモリトランジスタ１４８及びＴＦＴ１４９を剥離する方法、（２）基板１００とメモリトランジスタ１４８及びＴＦＴ１４９の間に水素を含む非晶質珪素膜を設け、レーザ光を照射、またはガス・溶液でのエッチングにより当該非晶質珪素膜を除去することで、当該メモリトランジスタ１４８及びＴＦＴ１４９を剥離する方法、（３）メモリトランジスタ１４８及びＴＦＴ１４９が形成された基板１００を機械的に削除する、又は溶液やＣＦ3等のガスによるエッチングで除去することで、当該メモリトランジスタ１４８及びＴＦＴ１４９を切り離す方法等が挙げられる。また、剥離したメモリトランジスタ１４８及びＴＦＴ１４９のフレキシブル基板への貼り付けは、市販の接着剤を用いればよく、例えば、エポキシ樹脂系接着剤や樹脂添加剤等の接着材を用いればよい。
【００６０】
上記のように、剥離したメモリトランジスタ１４８及びＴＦＴ１４９をフレキシブル基板に貼り合わせると、厚さが薄く、軽く、落下しても割れにくい半導体装置を提供することができる。また、フレキシブル基板は可撓性を有するため、曲面や異形の形状上に貼り合わせることが可能となり、多種多様の用途が実現する。また、基板１００を再利用すれば、安価な半導体装置の提供が可能である。
【００６１】
以上の工程により、第１半導体領域１１１、トンネル酸化膜として機能する第１絶縁層１４３、フローティングゲート電極１２１、第２絶縁層１４２、及びゲート電極１３１で構成されるメモリトランジスタ１４８と、第２半導体領域１１２、ゲート絶縁膜として機能する第１絶縁層１４３及び第２絶縁層１４２、並びにゲート電極１３２で構成されるＴＦＴ１４９とを、同一基板上に有する半導体装置を形成することができる。なお、ＴＦＴ１４９は、メモリトランジスタを選択するデコーダ回路、書き込み・読み出し回路等の周辺回路、ＣＰＵ、ＤＲＡＭ、画像処理回路、音声処理回路等の機能回路、バッファ回路、シフトレジスタ回路、レベルシフタ回路及びサンプリング回路等の駆動回路等に適宜用いることができる。
【００６２】
本実施の形態で形成される半導体装置は、結晶性シリコン膜を用いて形成することが可能であるため、高価な単結晶半導体基板を用いず作製することができる。このため、コスト削減が可能である。また、基板１００として大面積基板を用い、上記の工程により複数の半導体装置の回路パターンを形成し、最後に矩形状又は短冊状に分割して、個々の半導体装置を取り出すことによって、大量の半導体装置を形成することが可能である。この結果、低コスト化が可能である。さらに本実施の形態で作製したメモリトランジスタ１４８及びＴＦＴ１４９を剥離し、フレキシブル基板に接着することにより、薄型の半導体装置の作製が可能である。
【００６３】
また、メモリトランジスタのフローティングゲート電極に分散された粒子を用いているため、トンネル酸化膜の欠陥による蓄積電荷の流出を回避することができる。このため、信頼性の高い半導体装置を形成することができる。
【００６４】
（実施の形態２）
本実施の形態では、実施の形態１においてフローティングゲート電極とゲート電極との端部が概略一致するメモリトランジスタを有する半導体装置の作製方法について図２９を用いて説明する。
【００６５】
図２９（Ａ）に示すように、実施の形態１と同様に第１絶縁膜１１３上に分散粒子１１４を形成する。次に、マスクパターン１５５を形成する。ここで、マスクパターン１５５は、少なくともＴＦＴの活性領域となる第２半導体領域１１２を覆わず、メモリトランジスタの活性領域となる第１半導体領域１１１を覆っていれば良い。
【００６６】
次に、図２９（Ｂ）に示すように、第２絶縁膜１２２及び第１導電膜１２３を成膜する。次に、マスクパターン１２４、１２５を形成する。
【００６７】
次に図２９（Ｃ）に示すように、マスクパターン１２４、１２５を用いて第１導電膜１２３、第２絶縁膜１２２、及び残存した分散粒子１５１の一部をエッチングして除去し、ゲート電極１３１、１３２、第２絶縁層１６５、１６６、分散粒子で形成されるフローティングゲート電極１６７を形成する。ここでは、第１導電膜１２３及び第２絶縁膜１２２を、ドライエッチングによりエッチングする。この後、マスクパターン１２４、１２５を除去せず、残存した分散粒子１５１の一部をウエットエッチングによりエッチングする。この工程により、ゲート電極１３１とフローティングゲート電極１６７とが自己整合的に形成される。
【００６８】
この後、実施の形態１と同様の工程により、メモリトランジスタ１７８及びＴＦＴ１７９を形成することができる。
【００６９】
以上の工程により、第１半導体領域１１１、トンネル酸化膜として機能する第１絶縁層１４３、フローティングゲート電極１６７、第２絶縁層１６５、及びゲート電極１３１で構成されるメモリトランジスタ１７８と、第２半導体領域１１２、ゲート絶縁膜として機能する第１絶縁層１４３及び第２絶縁層１６６、並びにゲート電極１３２で構成されるＴＦＴ１７９とを、同一基板上に有する半導体装置を形成することができる。
【００７０】
（実施の形態３）
本実施の形態では、単結晶半導体基板を用いてメモリトランジスタとＭＯＳトランジスタとを、同一基板上に形成する工程を、図２を用いて説明する。
【００７１】
図２（Ａ）に示すように、基板２０１に素子分離領域２０２〜２０４を形成する。基板２０１は、単結晶半導体基板又は化合物半導体基板であり、代表的には、ｎ型またはｐ型の単結晶シリコン基板、ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイヤ基板、又はＺｎＳｅ基板等が挙げられる。また、ＳＯＩ基板（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）を用いこともできる。本実施の形態では、基板２０１として、単結晶シリコン基板を用いる。素子分離領域２０２〜２０４は、公知の選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を適宜用いることができる。ここでは、素子分離領域２０２〜２０４としては、ＬＯＣＯＳ法によりシリコン基板の一部を酸化して、酸化珪素膜を形成する。この後、ウエルイオン注入、チャネルストップイオン注入、閾値電圧調整イオン注入を適宜行う。
【００７２】
次に、基板２０１の表面を洗浄して、基板２０１表面を露出する。この後、公知の手法により第１絶縁膜２１１を形成する。第１絶縁膜はメモリトランジスタのトンネル酸化膜として機能するため、膜厚は薄いことが好ましい。膜厚が薄いと、低い電圧でフローティングゲート電極に電荷を蓄積することが可能であり、低消費電力である半導体装置を形成することができる。ここでは、第１絶縁膜２１１は、熱酸化法により酸化珪素膜を形成する。
【００７３】
次に、実施の形態１と同様に第１絶縁膜２１１上に分散粒子１１４を形成する。次に、後にメモリトランジスタが形成される領域にマスクパターン２１３を形成する。
【００７４】
次に分散粒子１１４の一部をエッチングして、図２（Ｂ）に示すように、フローティングゲート電極１２１を形成する。次に、素子分離領域２０２〜２０４、第１絶縁膜２１１、及びフローティングゲート電極１２１上に第２絶縁膜２２２を成膜する。なお、実施の形態２と同様の工程を用いてフローティングゲート電極を形成しても良い。次に、第２絶縁膜２２２上に第１導電膜２２３を成膜する。第２絶縁膜２２２及び第１導電膜２２３はそれぞれ、実施の形態１の第２絶縁膜１２２及び第１導電膜１２３と同様の材料及び成膜方法により形成することができる。次に、第１導電膜２２３上にマスクパターン１２４、１２５を形成する。
【００７５】
次に、マスクパターン１２４、１２５を用いて第１導電膜をエッチングして、図２（Ｃ）に示すように、ゲート電極１３１、１３２を形成する。次に、マスクパターン１２４、１２５及びゲート電極１３１、１３２をマスクとして、基板２０１に自己整合的に不純物元素を添加する。次に、マスクパターン１２４、１２５を除去した後、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、不純物元素の活性化を行い、ソース領域及びドレイン領域２３３〜２３６を形成する。
【００７６】
次に、図２（Ｄ）に示すように、第２絶縁膜２２２上に第３絶縁膜を形成する。この後、第３絶縁膜の一部、第２絶縁膜２２２、及び第１絶縁膜２１１の一部をエッチングしてコンタクトホールを形成すると共に、ソース領域及びドレイン領域の一部を露出する。ここで、エッチングされた第３絶縁膜を第３絶縁層１４１、エッチングされた第２絶縁膜を第２絶縁層２４２、エッチングされた第１絶縁膜を第１絶縁層２４３と示す。この後、ソース領域及びドレイン領域に接続するソース電極及びドレイン電極１４４〜１４７を形成する。
【００７７】
以上の工程により、半導体単結晶を用いた基板２０１、トンネル酸化膜として機能する第１絶縁層２４３、フローティングゲート電極１２１、第２絶縁層２４２、及びゲート電極１３１で構成されるメモリトランジスタ２５１と、半導体単結晶を用いた基板２０１、ゲート絶縁膜として機能する第１絶縁層２４３及び第２絶縁層２４２、並びにゲート電極１３２で構成されるＭＯＳトランジスタ２５２とを、同一基板上に有する半導体装置を形成することができる。なお、ＭＯＳトランジスタ２５２は、メモリトランジスタを選択するデコーダ回路、書き込み・読み出し回路等の周辺回路、ＣＰＵ、ＤＲＡＭ、画像処理回路、音声処理回路等の機能回路、バッファ回路、シフトレジスタ回路、レベルシフタ回路及びサンプリング回路等の駆動回路等に適宜用いることができる。
【００７８】
また、基板２０１としてＳＯＩ基板（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）を用い、実施の形態１で示すようなシリコン基板との酸化絶縁膜を用いた剥離方法により、メモリトランジスタ及びＭＯＳトランジスタを剥離することができる。また、当該剥離したメモリトランジスタ及びＭＯＳトランジスタを実施の形態１と同様にフレキシブル基板に接着することにより、半導体装置の薄型化が可能である。
【００７９】
また、メモリトランジスタのフローティングゲート電極として分散された粒子を用いているため、トンネル酸化膜の欠陥による蓄積電荷の流出を回避することができる。このため、信頼性の高い半導体装置を形成することができる。
【実施例１】
【００８０】
本実施例では、メモリトランジスタとＣＭＯＳ回路を同一基板に有する半導体装置の作製工程について、図３を用いて説明する。本実施例において、メモリトランジスタ及びＴＦＴはシングルドレイン構造である。
【００８１】
図３（Ａ）に示すように、ガラス基板３００上に第１絶縁膜３０１を成膜する。第１絶縁膜３０１は、基板からの不純物元素が後に形成される半導体領域に拡散するのを防止するためのブロッキング膜として機能する。このため、第１絶縁膜３０１としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜からなる下地膜を形成する。さらには、酸化珪素膜と窒化珪素膜とを連続的に積層して成膜してもよい。
【００８２】
次に、第１絶縁膜３０１上にアモルファスシリコン膜を成膜し、アモルファスシリコン膜に８０ＭＨｚの周波数を有するパルス発振のレーザ光を照射して結晶性シリコン膜を形成する。次に、フォトリソグラフィ工程及びエッチング工程により結晶性シリコン膜を所望の形状にエッチングして、第１半導体領域３０３、第２半導体領域３０４、及び第３半導体領域３０５を形成する。なお、第１半導体領域３０３は後のメモリトランジスタの活性領域、第２半導体領域３０４は後のｎチャネル型ＴＦＴの活性領域、第３半導体領域３０５は後のｐチャネル型ＴＦＴの活性領域として機能する。
【００８３】
次に、第１乃至第３半導体領域３０３〜３０５の表面に形成された自然酸化膜を除去した後、ヒドロキシラジカルを含むオゾン水に数十秒〜数分曝して、半導体領域３０３〜３０５表面に酸化珪素膜を形成する。この後、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法により酸化シリコン膜をより緻密化し、膜厚１〜２ｎｍの第２絶縁膜３０６〜３０８を形成する。この方法により、短時間且つ高温で処理することが可能であるため、基板を伸縮させずとも緻密且つ膜厚の薄い第２絶縁膜を形成することができる。次に、第２絶縁膜３０６〜３０８及びガラス基板３００上に第３絶縁膜３０９を成膜する。ここでは、第３絶縁膜３０９として、膜厚１〜５ｎｍの窒化珪素膜又は窒化酸化珪素膜（ＳｉＮＯ（Ｎ＞Ｏ））を成膜する。
【００８４】
次に、第３絶縁膜３０９上に分散粒子としてシリコン微粒子３１０をプラズマＣＶＤ法により形成する。次にシリコン微粒子３１０及び第３絶縁膜３０９上に第４絶縁膜３１１を成膜する。第４絶縁膜３１１としては、プラズマＣＶＤ法により膜厚１０〜２０ｎｍの窒化珪素膜、又は窒化酸化珪素膜（ＳｉＮＯ（Ｎ＞Ｏ）を成膜する。次に、フォトリソグラフィ工程によりマスクパターン３１２を第１半導体領域３０３上に形成する。
【００８５】
次に、図３（Ｂ）に示すように、マスクパターン３１２を用いて第４絶縁膜及びシリコン微粒子３１０の一部をエッチングしてフローティングゲート電極を有する絶縁層３１３を形成する。ここでは、ドライエッチングにより第４絶縁膜をエッチングして、シリコン微粒子３１０を露出した後、ＮＭＤ３溶液（テトラメチルアンモニウムハイドロオキサイドを０．２〜０．５％含む水溶液）等を用いて、シリコン微粒子をエッチングする。ここで、フローティングゲート電極は、残存したシリコン微粒子で形成されている。
【００８６】
次に、図３（Ｃ）に示すように、第４絶縁膜及びフローティングゲート電極を有する絶縁層３１３上に第５絶縁膜３２１を成膜する。第５絶縁膜３２１としては、プラズマＣＶＤ法により膜厚２０〜５０ｎｍの酸化珪素膜、又は酸化窒化珪素（ＳｉＯＮ（Ｏ＞Ｎ）を成膜する。
【００８７】
次に、第１導電膜３２２を成膜する。ここでは第１導電膜３２２としてスパッタリング法により膜厚４００ｎｍのタングステン膜を成膜する。次に、第１半導体領域乃至第３半導体領域３０３〜３０５上にフォトリソグラフィ工程により、マスクパターン３２３〜３２５を形成する。
【００８８】
次に、図３（Ｄ）に示すように、マスクパターン３２３〜３２５を用いて第１導電膜３２２をエッチングしてゲート電極３３１〜３３３を形成する。このときのゲート電極の幅を０．２〜１．５ｎｍ、好ましくは０．２〜０．７ｎｍとする。次に、マスクパターン３２３〜３２５を除去した後、新たに第３半導体領域３０５上にマスクパターン３３４を形成する。
【００８９】
次に、第１半導体領域３０３及び第２半導体領域３０４にゲート電極３３１、３３２をマスクとして不純物元素を添加する。ここでは、ｎ型を呈する不純物元素であるリン（Ｐ）を各半導体領域に添加し、ｎ型を呈するソース領域及びドレイン領域３３５〜３３８を形成する。
【００９０】
次に、図３（Ｅ）に示すように、マスクパターン３３４を除去した後、フォトリソグラフィ工程により、第１半導体領域３０３及び第２半導体領域３０４上にマスクパターン３４１、３４２を形成する。次に、ゲート電極３２５をマスクとして第３半導体領域３０５に不純物元素を添加する。ここでは、ｐ型を呈する不純物元素であるボロン（Ｂ）を半導体領域に添加し、ｐ型を呈するソース領域及びドレイン領域３４３、３４４を形成する。次に、マスクパターン３４１、３４２を除去した後、加熱してソース領域及びドレイン領域の不純物元素の活性化を行う。この後、第５絶縁膜３２１上に水素を含む絶縁膜を成膜し、加熱して、半導体領域表面の水素化を行ってもよい。
【００９１】
次に、図３（Ｆ）に示すように、第５絶縁膜３２１上に層間絶縁膜として機能する第６絶縁膜を成膜する。ここでは、シロキサン系樹脂を塗布し、焼成して第６絶縁膜を形成する。次に、第６絶縁膜、第５絶縁膜、第３絶縁膜、及び第２絶縁膜をエッチングしてコンタクトホールを形成すると共に、ソース領域及びドレイン領域３３５〜３３８、３４３、３４４の一部を露出する。エッチングされた第６絶縁膜を第６絶縁層３５１、エッチングされた第５絶縁膜を第５絶縁層３５２、及びエッチングされた第３絶縁膜第３絶縁層３５３と示す。また、エッチングされた第２絶縁膜を第２絶縁層３５４〜３５６と示す。次に、スパッタリング法によりチタン膜、アルミニウムシリコン合金膜、及びチタン膜を積層成膜した後、フォトリソグラフィ工程及びエッチング工程を用いてソース電極及びドレイン電極３５７〜３６２を形成する。
【００９２】
以上の工程により、また、第１半導体領域３０３、トンネル酸化膜として機能する第２絶縁層３５４及び第３絶縁層３５３、フローティングゲート電極を有する絶縁層３１３、第５絶縁層３５２、及びゲート電極３３１で構成されるメモリトランジスタ３７１を形成することができる。また、第２半導体領域３０４、ゲート絶縁膜として機能する第２絶縁層３５５、第３絶縁層３５３、及び第５絶縁層３５２、並びにゲート電極３３２で構成されるｎチャネル型ＴＦＴ３７２を形成することができる。また、第３半導体領域３０５、ゲート絶縁膜として機能する第２絶縁層３５６、第３絶縁層３５３、及び第５絶縁層３５２、並びにゲート電極３３３で構成されるｐチャネル型ＴＦＴ３７３を形成することができる。更には、シングルドレイン構造のメモリトランジスタ３７１、ｎチャネル型ＴＦＴ３７２、及びｐチャネル型ＴＦＴ３７３を、同一基板上に有する半導体装置を形成することができる。
【００９３】
また、本実施例は、実施の形態１〜３それぞれと組み合わせて用いることが可能である。
【実施例２】
【００９４】
本実施例では、メモリトランジスタとＣＭＯＳ回路を同一基板に有する半導体装置の作製工程について図３及び図４を用いて説明する。本実施例において、メモリトランジスタ及びＴＦＴは、サイドウォール（側壁スペーサ）及び該領域に覆われた低濃度不純物領域（ＬＤＤ（（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）領域と示す。）を有する。
【００９５】
本実施例では、ゲート電極を形成する工程までは、実施例１と同様であるため、それ以降の工程について説明する。実施例１の工程にしたがって図３（Ｄ）に示すようにメモリ
トランジスタ、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴのゲート電極３３１〜３３３を形成する。次に、図４（Ａ）に示すように、メモリトランジスタ及びｎチャネル型ＴＦＴの半導体領域（第１半導体領域３０３及び第２半導体領域３０４）に、ｎ型を呈する不純物元素であるリン（Ｐ）を添加し、ｎ型を呈する第１低濃度不純物領域（以下、第１ｎ型不純物領域と示す。）４０１〜４０４を形成する。次に、ｐチャネル型ＴＦＴの半導体領域（第３半導体領域３０５）にｐ型を呈する不純物元素であるボロン（Ｂ）を半導体領域に添加し、ｐ型を呈する第１低濃度不純物領域（以下、第１ｐ型不純物領域と示す。）４０５、４０６を形成する。
【００９６】
次に、ゲート電極３３１〜３３３及び第５絶縁膜３２１上に第６絶縁膜４１０を成膜する。第６絶縁膜としては、ＣＶＤ法により酸化珪素膜を成膜する。
【００９７】
次に、ＲＩＥ（Ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：反応性イオンエッチング）法により第６絶縁膜４１０を異方性エッチングして、図４（Ｂ）に示すように、サイドウォール（側壁スペーサ）４１１〜４１３を形成する。このとき、絶縁膜の材料によって、第２乃至第５絶縁膜の一部又は全部もエッチングされる。ここでは、第１半導体領域〜第４半導体領域をエッチングストッパーとして機能し、第２乃至第５絶縁膜がエッチングされる。ここで、エッチングされた第２絶縁膜４０７〜４０９をそれぞれ第２絶縁層４１６ａ〜４１６ｃ、エッチングされた第３絶縁膜３２１をそれぞれ第３絶縁層４１５ａ〜４１５ｃ、エッチングされた第５絶縁膜４１０をそれぞれ第２絶縁層４１４ａ〜４１４ｃと示す。
【００９８】
次に、図４（Ｃ）に示すように、フォトリソグラフィ工程により、後に形成されるｐチャネル型ＴＦＴの半導体領域である第３半導体領域３０５を覆うマスクパターン４２１を形成する。次に、第１半導体領域３０３及び第２半導体領域３０４に、ｎ型を呈する不純物元素であるリン（Ｐ）を添加し、ｎ型を呈する高濃度不純物領域（ソース領域及びドレイン領域）４２２〜４２５を形成する。このとき、サイドウォールに覆われたｎ型を呈する第１低濃度不純物領域（以下、第２ｎ型不純物領域（ＬＤＤ領域））４２６〜４２９も形成される。このとき、第２ｎ型不純物領域４２６〜４２９の幅は、０．０１〜０．３μｍであることが好ましい。この後、マスクパターン４２１を除去する。なお、第２ｎ型不純物領域は低濃度不純物領域である。
【００９９】
次に、図４（Ｄ）に示すように、フォトリソグラフィ工程により、第１半導体領域３０３及び第２半導体領域３０４、それぞれを覆うマスクパターン４３１、４３２を形成する。次に、第３半導体領域３０５に、ｐ型を呈する不純物元素であるボロン（Ｂ）を半導体領域に添加し、ｐ型を呈する高濃度不純物領域（ソース領域及びドレイン領域）４２２〜４２５を形成する。このとき、サイドウォールに覆われた第１ｐ型不純物領域（以下、第２ｐ型不純物領域（ＬＤＤ領域））４２８、４２９も形成される。このとき、第２ｐ型不純物領域４２８、４２９の幅は、０．０１〜０．３μｍであることが好ましい。次に、マスクパターン４３１、４３２を除去した後、加熱して不純物元素の活性化を行う。
【０１００】
次に、層間絶縁膜として機能する第７絶縁膜を成膜した後、実施例１と同様に、第７絶縁膜をエッチングして、コンタクトホールを形成すると共に、ソース領域及びドレイン領域４２２〜４２５、４３３、４３４の一部を露出する。第７絶縁膜は、実施例１の第６絶縁膜と同様の材料及び手法により形成する。エッチングされた第７絶縁膜を第７絶縁層４５１と示す。この後、実施例１と同様にソース電極及びドレイン電極３５７〜３６２を形成する。
【０１０１】
以上の工程により、第１半導体領域３０３、トンネル酸化膜として機能する第２絶縁層４１６ａ及び第３絶縁層４１５ａ、フローティングゲート電極を有する絶縁層３１３、第５絶縁層４１４ａ、ゲート電極３３１、並びにサイドウォール４１１を有するメモリトランジスタ４４１を形成することができる。
【０１０２】
また、第２半導体領域３０４、ゲート絶縁膜として機能する第２絶縁層４１６ｂ、第３絶縁層４１５ｂ、及び第５絶縁層４１４ｂ、ゲート電極３３２、並びにサイドウォール４１２で構成されるｎチャネル型ＴＦＴ４２９を形成することができる。
【０１０３】
また、第３半導体領域３０５、ゲート絶縁膜として機能する第２絶縁層４１６ｃ、第３絶縁層４１５ｃ、及び第５絶縁層４１４ｃ、ゲート電極３３３、並びにサイドウォール４１３で構成されるｐチャネル型ＴＦＴ４４３を形成することができる。更には、メモリトランジスタ４４１、ｎチャネル型ＴＦＴ４４２、及びｐチャネル型ＴＦＴ４４３を、同一基板上に有する半導体装置を形成することができる。
【０１０４】
また、本実施例で形成したメモリトランジスタ及びＴＦＴは、サイドウォール構造であるため、サブミクロン構造のメモリトランジスタ及びＴＦＴにおいてもＬＤＤ領域を形成することが可能である。また、ＬＤＤ領域を有するため、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐ効果、及びオフ電流を低減する効果がある。この結果、信頼性の高い半導体装置を作製することが可能である。
【０１０５】
また、本実施例は、実施の形態１〜３、実施例１それぞれと組み合わせて用いることが可能である。
【実施例３】
【０１０６】
本実施例では、メモリトランジスタとＣＭＯＳ回路を同一基板に有する半導体装置の作製工程について図５を用いて説明する。本実施例において、メモリトランジスタ及びＴＦＴはシリサイド構造である。
【０１０７】
本実施例では、ソース領域及びドレイン領域を形成する工程までは、実施例２と同様であるため、それ以降の工程について説明する。実施例２にしたがって図５（Ａ）に示すように、サイドウォール４１１〜４１３、第１絶縁層４１６ａ〜４１６ｃ、第２絶縁層４１５ａ〜４１５ｃ、第５絶縁層４１４ａ〜４１４ｃを形成した後、ソース領域及びドレイン領域４２２〜４２５、４３３、４３４を形成する。この後、マスクパターン４３１、４３２を除去する。
【０１０８】
次に、図５（Ｂ）に示すように、導電膜５１０を成膜する。導電膜５１０の材料としては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、Ｈａ（ハフニウム）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｂ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等を有する膜を成膜する。ここでは、スパッタリング法により、チタン膜を成膜する。
【０１０９】
次に、図５（Ｃ）に示すように、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、露出されたソース領域及びドレイン領域のシリコンと導電膜とを反応させて、シリサイド５２１〜５２６を形成する。この後、シリコンと反応しなかった導電膜５１０を除去する。
【０１１０】
次に、実施例２と同様に層間絶縁膜として機能する第７絶縁膜を成膜した後、第７絶縁膜の一部をエッチングしてコンタクトホールを形成すると共に、シリサイド５２１〜５２６の一部を露出する。次に、実施例３と同様にソース電極及びドレイン電極３５７〜３６２を形成する。
【０１１１】
以上の工程により、第１半導体領域３０３、トンネル酸化膜として機能する第２絶縁層４１６ａ及び第３絶縁層４１５ａ、フローティングゲート電極を有する絶縁層３１３、第５絶縁層４１４ａ、ゲート電極３３１、並びにシリサイド５２１、５２２を有するメモリトランジスタ５３１を形成することができる。
【０１１２】
また、第２半導体領域３０４、ゲート絶縁膜として機能する第２絶縁層４１６ｂ、第３絶縁層４１５ｂ、及び第５絶縁層４１４ｂ、ゲート電極３３２、並びにシリサイド５２３、５２４で構成されるｎチャネル型ＴＦＴ５３２を形成することができる。
【０１１３】
また、第３半導体領域３０５、ゲート絶縁膜として機能する第２絶縁層４１６ｃ、第３絶縁層４１５ｃ、及び第５絶縁層４１４ｃ、ゲート電極３３３、並びにシリサイド５２５、５２６で構成されるｐチャネル型ＴＦＴ５３３を形成することができる。更には、シリサイド構造のメモリトランジスタ５３１、ｎチャネル型ＴＦＴ５３２、及びｐチャネル型ＴＦＴ５３３を、同一基板上に有する半導体装置を効率良く形成することができる。
【０１１４】
本実施例により形成されたメモリトランジスタ及びＴＦＴはシリサイド構造であるため、ソース領域及びドレイン領域の低抵抗化が可能であり、半導体装置の高速化が可能である。また、低電圧での動作が可能であるため、消費電力を低減することが可能である。
【０１１５】
本実施例は、実施の形態１〜３、実施例１〜２それぞれと組み合わせて用いることが可能である。
【実施例４】
【０１１６】
本実施例では、メモリトランジスタとＣＭＯＳ回路を同一基板に有する半導体装置の作製工程について図３及び図６を用いて説明する。本実施例において、メモリトランジスタ及びＴＦＴは、ゲート電極に覆われる低濃度不純物領域（以下、ＧＯＬＤ領域、またはＬｏｖ領域と示す。）を有する。
【０１１７】
本実施例では、フローティングゲート電極を有する絶縁層３１３を形成する工程までは、実施例１と同様であるため、それ以降の工程について説明する。図３（Ｃ）に示すように、フローティングゲート電極を含む絶縁層３１３及び第５絶縁膜３２１を形成する。次に、図６（Ａ）に示すように、フローティングゲート電極を含む絶縁層３１３及び第５絶縁膜３２１上に第１導電膜６０１及び第２導電膜６０２を成膜する。ここでは、第１導電膜６０１としては、膜厚３０ｎｍの窒化タンタル膜を成膜し、第２導電膜として膜厚３７０ｎｍのタングステン膜を成膜する。
【０１１８】
次に、フォトリソグラフィ工程により、第２導電膜６０２上にマスクパターン６０３〜６０５を形成する。ここでは、マスクパターン６０３〜６０５は、第２導電膜６０２と接する領域において４０〜８０度、好ましくは６０〜７０度のテーパー部（傾斜部）を有するマスクパターンを形成する。なお、テーパー部の角度（テーパー角）は基板表面（水平面）とテーパー部の傾斜部とのなす角度として定義する。ここで、テーパー部を有するマスクパターンを形成する場合、レジストを露光する露光装置としては、縮小投影露光装置（通称、ステッパ−という。）や、ミラープロジェクション方式の露光装置（通称、ＭＰＡという。）を用いることが好ましい。縮小投影露光装置を用いる場合、テーパー部がなく側面が垂直に切り立ったマスクパターンが形成される場合があるが、この場合は１６０〜２００度でレジストを加熱することで、側面にテーパー部を形成することができる。なお、側面にテーパー部を有するマスクパターンを形成することが可能であれば、これらの露光装置に限定されず、公知の露光装置を自由に用いることができる。
【０１１９】
次に、図６（Ｂ）に示すように、第１条件により第１導電膜６０１と第２導電膜６０２をエッチングして、テーパー部を有する第１導電層６１１、６１３、６１５及び第２導電層６１２、６１４、６１６を形成する。このエッチング工程の際、マスクパターン６０３〜６０５もエッチングされて、幅の狭いマスクパターン６１７〜６１９が形成される。第１導電層６１１、６１３、６１５は、第１導電膜６０１がエッチングされた導電層であり、第２導電層６１２、６１４、６１６は第２導電膜６０２がエッチングされた導電層である。ここで、第１条件は、第１導電膜と第２導電膜との選択比がほぼ等しいエッチング条件である。本実施例では、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、第１導電膜及び第２導電膜をエッチングする。この結果、テーパー部の角度がほぼ等しい第１導電層６１１、６１３、６１５、第２導電層６１２、６１４、６１６、及びマスクパターン６１７〜６１９が形成される。
【０１２０】
次に、図６（Ｃ）に示すように、第２条件により第２導電層６１２、６１４、６１６をエッチングして第３導電層６２１〜６２３を形成する。ここで、第２条件は、第２導電層を選択的にエッチングする条件である。このような条件としては、マスクパターン６１７〜６１９を後退させながら、第２導電層を選択的にエッチングする。本実施例では、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、第２導電層６１２、６１４、６１６をエッチングする。この結果、第２導電層よりもテーパー部の角度が大きく、且つ第１導電層よりも幅の狭い第３導電層６２１〜６２３を形成することができる。このとき、図６において、第２条件により後退されたマスクパターンは６２４〜６２６となる。
【０１２１】
以上の工程により、第１導電層６１１及び第３導電層６２１は、後に形成されるメモリトランジスタのゲート電極として機能する。また、第１導電層６１３及び第３導電層６２２は、後に形成されるｎチャネル型ＴＦＴのゲート電極として機能する。また、第１導電層６１５及び第３導電層６２３は、後に形成されるｐチャネル型ＴＦＴのゲート電極として機能する。
【０１２２】
次に、ｎ型を呈する不純物元素であるリン（Ｐ）を第１半導体領域３０３及び第２半導体領域３０４に添加し、ｎ型を呈する高濃度不純物領域（ソース領域及びドレイン領域）６３１〜６３４を形成すると共に、ゲート電極に覆われ、且つｎ型を呈する低濃度不純物領域（ＧＯＬＤ領域）６３７〜６４０を形成する。ここでは、第１導電層６１１、６１３の領域は、第３導電層６２１と比較して膜厚が薄い。このため、第３導電層６２１、６２２に覆われず、第１導電層６１１、６１３に覆われる半導体領域３０３、３０４に、低濃度の不純物元素が添加される。
【０１２３】
次に、ｐ型を呈する不純物元素であるボロン（Ｂ）を第３半導体領域３０５に添加し、ｐ型を呈する高濃度不純物領域（ソース領域及びドレイン領域）６３５、６３６を形成すると共に、ゲート電極に覆われた低濃度不純物領域（ＧＯＬＤ領域）６４１、６４２を形成する。ここでも同様に、第１導電層６１５の領域は、第３導電層６２３と比較して膜厚が薄い。このため、第３導電層６２３に覆われず、第１導電層６１５に覆われる半導体領域３０５に低濃度の不純物元素が添加される。
【０１２４】
次に、マスクパターン６２４〜６２６を除去した後、加熱して不純物元素の活性化を行う。次に、実施例１と同様の工程により層間絶縁膜として機能する第６絶縁膜を成膜した後、コンタクトホールを形成すると共に、ソース領域及びドレイン領域６３１〜６３６の一部を露出する。次に、ソース電極及びドレイン電極３５７〜３６２を形成する。
【０１２５】
以上の工程により、ＧＯＬＤ領域６３７、６３８、ソース領域及びドレイン領域６３１、６３２を有する第１半導体領域３０３、トンネル酸化膜として機能する第２絶縁層３５４及び第３絶縁層３５３、フローティングゲート電極を有する絶縁層３１３、第５絶縁層３５２、並びにゲート電極として機能する第１導電層６１１及び第３導電層６２１を有するメモリトランジスタ６５１を形成することができる。
【０１２６】
また、ＧＯＬＤ領域６３９、６４０、ソース領域及びドレイン領域６３３、６３４を有する第２半導体領域３０４、ゲート絶縁膜として機能する第２絶縁層３５５、第３絶縁層３５３、及び第５絶縁層３５２、並びにゲート電極として機能する第１導電層６１３及び第３導電層６２２で構成されるｎチャネル型ＴＦＴ６５２を形成することができる。
【０１２７】
また、ＧＯＬＤ領域６４１、６４２、ソース領域及びドレイン領域６３５、６３６を有する第３半導体領域３０５、ゲート絶縁膜として機能する第２絶縁層３５６、第３絶縁層３５３、及び第５絶縁層３５２、並びにゲート電極として機能する第１導電層６１３及び第３導電層６２３で構成されるｐチャネル型ＴＦＴ６５３を形成することができる。更には、ＧＯＬＤ領域を有するメモリトランジスタ６５１、ｎチャネル型ＴＦＴ６５２、及びｐチャネル型ＴＦＴ６５３を、同一基板上に有する半導体装置を形成することができる。
【０１２８】
また、本実施例のメモリトランジスタ及びＴＦＴは、ＧＯＬＤ領域を有するため、ドレイン近傍の電界を緩和し、ホットキャリアによるオン電流の劣化を抑制することが可能である。この結果、高速動作が可能な半導体装置を形成することができる。
【０１２９】
なお、本実施例のゲート電極の作製工程の代わりに、第２導電層をサイドエッチングして、同様にＧＯＬＤ領域を有するメモリトランジスタ及びＴＦＴを形成しても、同様の効果を有する半導体装置を作製することができる。
【０１３０】
本実施例は、実施の形態１〜３、実施例１〜３それぞれと組み合わせて用いることが可能である。
【実施例５】
【０１３１】
本実施例では、メモリトランジスタのほかに高速動作が可能なＴＦＴ及び高耐圧特性を有するＴＦＴを有する半導体装置の作製方法について、図７を用いて説明する。
【０１３２】
本実施例では、フローティングゲート電極を有する絶縁層３１３を形成する工程までは、実施例１と同様である。図７（Ａ）に示すように、実施例と同様に第１絶縁膜３０１上に第１半導体領域７０１、第２半導体領域７０２、第３半導体領域７０３、第４半導体領域７０４、及び第５半導体領域７０５を形成する。なお、第１半導体領域７０１は後のメモリトランジスタの活性領域、第２半導体領域７０２は後の高速動作が可能なｎチャネル型ＴＦＴの活性領域、第３半導体領域７０３は後の高速動作が可能なｐチャネル型ＴＦＴの活性領域、第４半導体領域７０４は後の高耐圧特性を有するｎチャネル型ＴＦＴの活性領域、第５半導体領域７０５は後の高耐圧特性を有するｐチャネル型ＴＦＴの活性領域として機能する。
【０１３３】
次に、実施例１と同様に、第１半導体領域〜第５半導体領域表面に第２絶縁膜７０６〜７１０をそれぞれ形成する。第２絶縁膜７０６〜７１０は、実施例１の第２絶縁膜３０６〜３０９と同様の材料及び手法により形成する。次に、第３絶縁膜３０６を成膜する。次に、第３絶縁膜３０６上に、分散粒子としてシリコン微粒子３１０、第４絶縁膜３１１を成膜する。次に、第１半導体領域７０１上にフォトリソグラフィ工程によりマスクパターン３１２を形成する。
【０１３４】
次に、図７（Ｂ）に示すように、マスクパターン３１２を用いて第４絶縁膜３１１及びシリコン微粒子３１０の一部をエッチングして、フローティングゲート電極を有する絶縁層３１３を形成する。次に、マスクパターン３１２を除去した後、第５絶縁膜７１１を成膜する。ここでは、第５絶縁膜７１１としては、実施例１の第５絶縁膜３２１と同様の材料及び手法により形成する。次に、フォトリソグラフィ工程により第１半導体領域７０１、第４半導体領域７０４、及び第５半導体領域７０５上に、マスクパターン７１２、７１３を形成する。
【０１３５】
次に、図７（Ｃ）に示すように、マスクパターン７１２、７１３に覆われていない領域の第５絶縁膜７１１をエッチングする。このとき、第４絶縁膜３１１よりも第５絶縁膜７１１の選択比の高いエッチング条件で第５絶縁膜をエッチングする。この結果、第２半導体領域７０２及び第３半導体領域７０３上の第５絶縁膜がエッチングされる。また、第１半導体領域７０１、第４半導体領域７０４、及び第５半導体領域７０５上においては、エッチングされた第５絶縁膜７２１が残存する。この結果、後に高速動作が可能なＴＦＴのゲート絶縁膜の膜厚は、１〜１０ｎｍ、好ましくは２〜７ｎｍである。この後、マスクパターン７１２、７１３を除去する。
【０１３６】
次に、エッチングされた第５絶縁膜７２１、及び露出された第４絶縁膜３１１上に第１導電膜７２２を成膜する。第１導電膜７２２は実施例１の第１導電膜３２２と同様の材料及び手法を適宜用いて形成する。
【０１３７】
次に、フォトリソグラフィ工程により第１導電膜７２２上にマスクパターン７２３〜７２７を形成する。
【０１３８】
次に、図７（Ｄ）に示すように、マスクパターン７２３〜７２７を用いて第１導電層をエッチングして、ゲート電極７３１〜７３５を形成する。次に、実施例１と同様に、第１半導体領域７０１、第２半導体領域７０２、第４半導体領域７０４に、ｎ型を呈する不純物元素であるリン（Ｐ）を添加し、ｎ型を呈するソース領域及びドレイン領域７３６〜７４１を形成する。また、ｐ型を呈する不純物元素であるボロン（Ｂ）を、第３半導体領域７０３及び第５半導体領域７０５に添加し、ｐ型を呈するソース領域及びドレイン領域７４２〜７４５を形成する。次に、マスクパターン７２３〜７２７を除去した後、加熱して不純物元素の活性化を行う。次に、層間絶縁膜として機能する第６絶縁膜を成膜した後、実施例１と同様にコンタクトホールを形成するとともに、ソース領域及びドレイン領域の一部を露出する。
【０１３９】
次に、第６絶縁膜〜第２絶縁膜それぞれの一部をエッチングして、コンタクトホールを形成すると共に、ソース領域及びドレイン領域の一部を露出する。なお、エッチングされた第６絶縁膜を第６絶縁層７４６、第５絶縁膜を第５絶縁層７４７、第３絶縁膜を第３絶縁層７４８、第２絶縁膜をそれぞれ第２絶縁層７４９〜７５３と示す。次にソース電極及びドレイン電極７５４〜７６３を形成する。
【０１４０】
以上の工程により、第１半導体領域７０１、トンネル酸化膜として機能する第２絶縁層７４９及び第３絶縁層７４８、フローティングゲート電極を有する絶縁層３１３、第５絶縁層７４７、及びゲート電極７３１を有するメモリトランジスタ７７１を形成することができる。
【０１４１】
また、第２半導体領域７０２、ゲート絶縁膜として機能する第２絶縁層７５０及び第３絶縁層７４８、ゲート電極７３２で構成される高速動作が可能なｎチャネル型ＴＦＴ７７２を形成することができる。
【０１４２】
また、第３半導体領域７０３、ゲート絶縁膜として機能する第２絶縁層７５１及び第３絶縁層７４８、ゲート電極７３３で構成される高速動作が可能なｐチャネル型ＴＦＴ７７３を形成することができる。
【０１４３】
また、第４半導体領域７０４、ゲート絶縁膜として機能する第２絶縁層７５２、第３絶縁層７４８、及び第５絶縁層７４７、ゲート電極７３４で構成される高耐圧特性を有するｎチャネル型ＴＦＴ７７４を形成することができる。
【０１４４】
また、第５半導体領域７０５、ゲート絶縁膜として機能する第２絶縁膜７５３、第３絶縁層７４８、及び第５絶縁層７４７、ゲート電極７３５で構成される高耐圧特性を有するｐチャネル型ＴＦＴ７７５を形成することができる。
【０１４５】
更には、メモリトランジスタ７７１、高速動作が可能なｎチャネル型ＴＦＴ７７２及びｐチャネル型ＴＦＴ７７３、並びに高耐圧特性を有するｎチャネル型ＴＦＴ７７４及びｐチャネル型ＴＦＴ７７５を、同一基板上に有する半導体装置を形成することができる。
【０１４６】
即ち、メモリトランジスタと、ＣＰＵ、ＤＲＡＭ、画像処理回路、音声処理回路等の高速動作を重視する機能回路等のＴＦＴと、バッファ回路、シフトレジスタ回路、レベルシフタ回路及びサンプリング回路等の高耐圧特性を重視する駆動回路等とを同一基板上に形成することが可能である。このため、システムＬＳＩ等の様々な機能及び構造の素子を有する半導体装置を、同一基板上に作製することができる。
【０１４７】
本実施例は、実施の形態１〜３、実施例１〜４それぞれと組み合わせて用いることが可能である。
【実施例６】
【０１４８】
本実施例では、低消費電力の半導体装置の作製方法について、図８〜図１０、及び図１４を用いて説明する。図１４は、本実施例の基板の斜視図であり、同図のメモリトランジスタ（Ａ−Ｂ）、ＣＭＯＳ回路部（Ｃ−Ｄ）、及び低濃度ｐ型不純物領域を有するｎチャネル型ＴＦＴ（Ｅ−Ｆ）に対応する断面構造を図８〜１０に模式的に示す。なお、本実施例では、ＬＤＤ領域がゲート絶縁膜を介してゲート電極と重なる領域をＬｏｖ領域と示し、ＬＤＤ領域がゲート絶縁膜を介してゲート電極と重ならない領域をＬｏｆｆ領域と示す。
【０１４９】
図８（Ａ）に示すように、ガラス基板３００に第１絶縁膜３０１を成膜する。次に、第１絶縁膜３０１上にアモルファスシリコン膜８０１を成膜する。次に、アモルファスシリコン膜８０１にレーザ光８０２を照射して結晶性シリコン膜８０３を形成する。ここでは、図１４（Ａ）に示すように、レーザ光８０２としてパルス発振のレーザ光の発振周波数が８０ＭＨｚのレーザ光をアモルファスシリコン膜８０１に照射して、矢印で示すような走査方向８０４に向かって連続的に成長した結晶粒を有する結晶性シリコン膜８０３を形成する。該走査方向に沿って長く延びた単結晶の結晶粒を形成することで、少なくともＴＦＴのキャリアの移動を妨げるような結晶粒界がほとんど存在しない半導体膜の形成が可能となる。
【０１５０】
次に、図８（Ｂ）に示すように、結晶性シリコン膜上にフォトリソグラフィ工程によりマスクパターンを形成し、該マスクパターンを用いて結晶性シリコン膜の一部をエッチングして第１半導体領域８１１、第２半導体領域８１２、第３半導体領域８１３、及び第４半導体領域８１４を形成する。なお、第１〜第４半導体領域は、後に形成されるメモリトランジスタ及びＴＦＴチャネル領域が、レーザ光８０２の走査方向８０４と平行になるようにエッチングする。
【０１５１】
図１４（Ｂ）に、結晶性シリコン膜８０３の一部を用いて形成された第１〜第４半導体領域の拡大図を示す。第１半導体領域乃至第４半導体領域８１１〜８１４のチャネル領域８１１ａ〜８１４ａは、それぞれレーザ光の走査方向８０４と平行である。第１半導体領域８１１は後に形成されるメモリトランジスタ８９６ａの活性領域、第２半導体領域８１２は後に形成されるｐチャネル型ＴＦＴ８９６ｂの活性領域、第３半導体領域８１３は後に形成されるｎチャネル型ＴＦＴ８９６ｃの活性領域、第４半導体領域８１４は低濃度ｐ型不純物領域を有するｎチャネル型ＴＦＴ８９６ｄの活性領域として機能する。
【０１５２】
次に、図８（Ｃ）に示すように、第１半導体領域〜第４半導体領域の表面を酸化して、第２絶縁膜８１５〜８１８を形成し、第１絶縁膜３０１及び第２絶縁膜８１５〜８１８上に第３絶縁膜３０９を成膜する。第２絶縁膜８１５〜８１８は、実施例１の第２絶縁膜３０６〜３０８と同様の材料及び手法により形成することができる。
【０１５３】
次に、第３絶縁膜３０９上に、実施例１と同様の工程によりフローティングゲート電極を有する絶縁層３１３を形成する。次に、第３絶縁膜３０９及びフローティングゲート電極を有する絶縁層３１３上に第４絶縁膜３２１、第１導電膜８１９及び第２導電膜８２０を積層する。次に、フォトリソグラフィ工程によりマスクパターン８２１〜８２４を形成する。ここでは、第１導電膜８１９として膜厚３０ｎｍの窒化タンタル膜、第２導電膜８２０として膜厚３７０ｎｍのタングステン膜を成膜する。
【０１５４】
次に、図８（Ｄ）に示すように、マスクパターン８２１〜８２４を用いて第２導電膜８２０をエッチングして第１導電層８３１〜８３４を形成する。このとき、第１導電膜８１９より第２導電膜８２０の選択比の高い条件にて第２導電膜をエッチングすることが好ましい。この工程により第２導電膜のみを選択的のエッチングすることが可能である。
【０１５５】
次に、第１半導体領域８１１〜第３半導体領域８１３を覆うマスクパターン８３５を、フォトリソグラフィ工程により形成する。次に、ｐ型を付与する不純物元素８３６を添加する。ここでは、各半導体領域の表面に対して０〜６０度、好ましくは５〜４５度で、ｐ型を付与する不純物元素を添加し、第１ｐ型不純物領域８３７、８３８を形成する。なお、第１ｐ型不純物領域８３８は、不純物元素がゲート電極に遮蔽されて半導体領域に添加されるため、ゲート電極の下には入り込んでいない。ここでは、第１ｐ型不純物領域に５×１０17〜５×１０18／ｃｍ3程度の濃度で不純物元素が含まれるようにボロン（Ｂ）を添加する。また、５×１０16〜１×１０17／ｃｍ3程度の濃度で不純物元素が含まれるようにボロン（Ｂ）を添加してもよい。なお、半導体領域のチャネル領域は、図１４（Ｂ）に示すように一方向に整列している。このため、基板を回転しなくとも、矢印のように半導体領域の表面に対して斜めに不純物元素を添加することで、ゲート電極に覆われる半導体領域に不純物元素を添加することが可能である。また、ソース領域又はドレイン領域の一方から他方へ向けて、不純物元素を添加すると、ソース領域又はドレイン領域の一方側であって、且つゲート電極に覆われる半導体領域に不純物が添加される。即ち、基板を回転しなくともよいため、基板８００が大面積基板であっても、ゲート電極に覆われる半導体領域の一方に不純物元素を添加することが可能である。
【０１５６】
ここで、ＴＦＴのチャネル長Ｌ、チャネル長方向のＬｏｖ領域２６０２ａの長さＬOVについて説明する。また、本実施例において、ＴＦＴのチャネル長Ｌ、チャネル長方向のＬｏｖ領域２６０２ａの長さＬOVは、図２１（Ａ）で示される長さと定義する。基本的には、図２１（Ａ）で示すようにゲート電極２６００の幅＝Ｌ＋ＬOVの式が成り立つとする。基板に対して斜めにドーピングを行った後、比較的高温の加熱処理によってドーピングされた不純物元素が拡散する場合、チャネル領域２６０３の境界が明確になりにくくなるが、簡略的に図２１（Ａ）で示す構造図として識別する。
【０１５７】
また、ドーピング条件によっては、図２１（Ｂ）中の点線に示すように、濃度プロファイル２６０４のピークがチャネル領域２６０６の上側またはゲート絶縁膜２６０１に位置する場合もある。図２１（Ｂ）においては、ゲート電極２６００と重なるＬｏｖ領域２６０５ａの長さＬOVとチャネル領域２６０６のチャネル長Ｌは、図２１（Ａ）と同一である。
【０１５８】
また、ドーピング条件によっては、図２１（Ｃ）中の点線に示すように、濃度プロファイル２６０７のピークが半導体領域の下地絶縁膜または基板に位置する場合もある。この場合においては、ゲート電極２６００の幅＝Ｌ＋ＬOVの式が成り立たない。チャネルはチャネル領域２６０９とゲート絶縁膜２６０１との界面に形成されるため、チャネル長Ｌは図２１（Ｃ）で示される長さとなり、ゲート電極２６００と重なるＬｏｖ領域２６０８ａは、長さＬOVが最も長い箇所を指す。図２１（Ｃ）で示す構造は、半導体基板を用いた場合に互いの濃度プロファイルがゲート下方で重なってしまう、または互いに近づきすぎてしまうため、チャネル長の長いＴＦＴでなければ作製することができない構成である。
【０１５９】
次に、図２１（Ａ）において、Ｌｏｖ領域２６０２ａの横方向及び縦方向における不純物元素の濃度分布について、図２２を用いて説明する。図２２（Ａ）は、図２１（Ａ）において、一方のＬｏｖ領域２６０２ａを拡大した図である。図２２（Ａ）のＬｏｖ領域を深さ方向（Ｙ−Ｙ’）の不純物元素の濃度分布を示したものが図２２（Ｂ）であり、同様の横方向（Ｘ−Ｘ’：深さ方向と垂直な方向）の不純物濃度の分布を表したものが図２２（Ｃ）である。
【０１６０】
図２２（Ｂ）に示すように、Ｌｏｖ領域において、基板側とゲート電極側とでは、不純物元素の濃度勾配が生じている。
【０１６１】
また、図２２（Ｃ）に示すように、Ｌｏｖ領域において、不純物元素の濃度勾配が生じている。
【０１６２】
なお、深さ方向及び横方向の濃度勾配に関しては、図２１（Ｂ）、図２１（Ｃ）に示されるように、様々な勾配を有する。
【０１６３】
次に、図９（Ａ）に示すように、フォトリソグラフィ工程により第２半導体領域８１２上にマスクパターン８４９を形成する。次に、第１半導体領域８１１、第３半導体領域８１３、第４半導体領域８１４それぞれにｎ型を付与する不純物元素８４１を添加し、第１ｎ型不純物領域８４２〜８４７を形成する。ここでは、第１ｎ型不純物領域８４２〜８４７には、代表的には１×１０17〜５×１０18／ｃｍ3のｎ型不純物元素が含まれるように
リン（Ｐ）を添加する。ここでは、各半導体領域の表面に対して垂直に不純物元素を添加する。
【０１６４】
ここでは、ゲート電極を用いて自己整合的にリンを添加したため、第１ｐ型不純物領域８３７において第１導電層８３４と重なっている領域は、ｐ型の不純物領域として残存する。この領域を第２ｐ型不純物領域（Ｌｏｖ領域）８４８とする。また、第１ｎ型不純物領域８４６、８４７においては、既にリンが添加されているため、ｐ型からｎ型へ反転するために第１ｐ型不純物領域８３７、８３８のボロン濃度よりも高い濃度のリンを添加する。この後、マスクパターン８４９を除去する。
【０１６５】
次に、図９（Ｂ）に示すように、第１導電層８３１〜８３４の側壁に、実施例２と同様にサイドウォール（側壁スペーサ）８５１〜８５４を形成する。サイドウォールにおいて、ゲート電極上面の絶縁膜は、後に第１導電膜８１９をエッチングするときのエッチングストッパーの機能するため、ゲート電極の膜減りを抑制することが可能である。次に、サイドウォール及びゲート電極をマスクとして、第１導電膜８１９をエッチングして第２導電層８５５〜８５８を形成する。
【０１６６】
次に、フォトリソグラフィ工程により第２半導体領域８１２上にマスクパターン８５９を形成する。次に、サイドウォール及び第１導電層８３１〜８３４をマスクとして、第１半導体領域８１１、第３半導体領域８１３、及び第４半導体領域８１４に、ｎ型を呈する不純物元素を添加して第２ｎ型不純物領域８６１〜８６６を形成する。ここでは、第２ｎ型不純物領域に５×１０19〜５×１０20／ｃｍ3程度の濃度で不純物元素が含まれるようにボロン（Ｂ）を添加する。なお、第２ｎ型不純物領域８６１〜８６６は高濃度不純物領域であり、ソース領域及びドレイン領域として機能する。また、第２導電層８５５、８５７、８５８とサイドウォール８５１、８５３、８５４とに覆われた第１ｎ型不純物領域を第３ｎ型不純物領域（Ｌｏｖ領域）８６７〜８７２と示す。第３ｎ型不純物領域（Ｌｏｖ領域）８６７〜８７２は、低濃度不純物領域である。第３ｎ型不純物領域８６７〜８７２は、ゲート電極として機能する第２導電層８５５、８５７、８５８に覆われているため、ドレイン近傍の電界を緩和し、ホットキャリアによるオン電流の劣化を抑制することが可能である。この結果、高速動作が可能な半導体装置を形成することができる。
【０１６７】
次に、図９（Ｃ）に示すように、マスクパターン８５９を除去した後、新たに第１半導体領域８１１、第３半導体領域８１３、及び第４半導体領域８１４を覆うマスクパターン８７５〜８７７を形成する。次に、ｐ型を付与する不純物元素を高濃度で添加して、第３ｐ型不純物領域８７８、８７９を形成する。ここでは、第３ｐ型不純物領域８７８、８７９が、１×１０20〜５×１０21／ｃｍ3の濃度のｐ型不純物元素を含むように、不純物元素を添加する。第３ｐ型不純物領域８７８、８７９は、高濃度不純物領域である。
【０１６８】
次に、図１０（Ａ）に示すように、サイドウォール８５２を除去して第２導電層８５６の一部を露出した後、第２導電層８５６の露出部をエッチングする。この結果、第１導電層８３２と概略幅の等しい第３導電層８８１を形成する。なお、このエッチング工程において、第２、第３、および第５絶縁膜がサイドウォール８５２と同じ材料で形成されている場合、これらの一部又は全部もエッチングされる。ここでは、半導体領域をエッチングストッパーとして機能させ第２、第３、および第５絶縁膜をエッチングする。ここでは、エッチングされた第２絶縁膜８１６を第２絶縁層８１６ａ、エッチングされた第３絶縁膜３０９を第３絶縁層３０９ａ、エッチングされた第５絶縁膜３２１を第５絶縁層３２１ａと示す。
【０１６９】
次に、第２半導体領域８１２にｐ型不純物元素を低濃度で添加して第４ｐ型不純物領域（Ｌｏｆｆ領域）８８２、８８３を形成する。ここでは、第４ｐ型不純物領域が、５×１０18〜５×１０19／ｃｍ3程度の濃度で不純物元素を含むようにボロン（Ｂ）を添加する。第４ｐ型不純物領域（Ｌｏｆｆ領域）８８２、８８３は低濃度不純物領域である。第４ｐ型不純物領域８８２、８８３はゲート電極に覆われていないため、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐとともに、オフ電流を低減する効果がある。この結果、信頼性の高く、低消費電力の半導体装置を作製することが可能である。
【０１７０】
次に、図１０（Ｂ）に示すように、マスクパターン８７５〜８７７を除去した後、加熱して不純物元素の活性化を行う。次に、実施例１と同様の工程により層間絶縁膜として機能する第６絶縁膜を成膜する。次に、第６絶縁膜、エッチングされた第５絶縁膜、第３絶縁膜、第２絶縁膜それぞれの一部をエッチングして、コンタクトホールを形成すると共に、ソース領域及びドレイン領域として機能する第２ｎ型不純物領域８６１〜８６６、ソース領域及びドレイン領域として機能する第３ｐ型不純物領域８７８、８７９一部を露出する。なお、図１０において、エッチングされた第６絶縁膜を第６絶縁層８８５、第５絶縁膜を第５絶縁層８８６、第３絶縁膜を第３絶縁層８８７、第２絶縁膜をそれぞれ第２絶縁層８０５、８０７、８０８と示す。次にソース電極及びドレイン電極８８８〜８９５を形成する。
【０１７１】
ここで、第２ｐ型不純物領域を有するｎチャネル型ＴＦＴのゲート電極の幅、第２ｐ型不純物領域、及びＬｏｖ領域の幅について図２８を用いて示す。
【０１７２】
図２８に、第２ｐ型不純物領域を有するｎチャネル型ＴＦＴ８９６ｄを示す。ゲート電極の幅Ｄ１は、２００〜１５００ｎｍ、好ましくは２００〜７００ｎｍである。また、第２ｐ型不純物領域の幅Ｄ２は５〜２００ｎｍである。また、第３ｎ型不純物領域の幅Ｄ３は１０〜２００ｎｍである。ゲート電極の幅を上記範囲とすることで短チャネル構造となるため、高速動作が可能である。また、第２ｐ型不純物領域及び第３ｎ型不純物領域の幅を上記の範囲内にすることで、閾値電圧をシフトし、且つカットオフ電流を低減することが可能なｎチャネル型ＴＦＴを作製することが可能である。
【０１７３】
また、メモリトランジスタ８９６ａ、ｐチャネル型ＴＦＴ８９６ｂ、ｎチャネル型ＴＦＴ８９６ｃそれぞれもｎチャネル型ＴＦＴ８９６ｄと同様のゲート電極幅、第３ｎ型不純物領域の幅を有することが好ましい。
【０１７４】
また、第２ｐ型不純物領域を有するｎチャネル型ＴＦＴの電流電圧（Ｉ−Ｖ）特性のシミュレーション結果について、図２３及び図２４を用いて説明する。図２３（Ａ）は、図２３（Ｂ）に示すＴＦＴのモデル図を想定し、標準のｎチャネル型ＴＦＴ及びドレイン側に第２ｐ型不純物領域（以下、ｐ-と示す。）を設けたｎチャネル型ＴＦＴのＩ−Ｖ特性を示す。
【０１７５】
図２３（Ｂ）には、それぞれのＴＦＴの構造を示す。構造ＡはＬｏｆｆ（ｎ-と示す。）を有する標準のｎチャネル型ＴＦＴ、構造Ｂはｐ-の幅を１００ｎｍとしたｎチャネル型ＴＦＴ、構造Ｃはｐ-の幅を３００ｎｍとしたｎチャネル型ＴＦＴである。また、それぞれのＴＦＴのＬ／Ｗを１０００／２００００ｎｍ、Ｌｏｆｆ領域の幅を３００ｎｍ、ゲート絶縁膜の膜厚を２０ｎｍ、ソース領域及びドレイン領域（ｎ+と示す。）の不純物濃度を１×１０20ｃｍ-3、Ｌｏｆｆ領域の不純物濃度を１×１０18ｃｍ-3、ｐ-の不純物濃度を１×１０18ｃｍ-3として、Ｉ−Ｖ特性のシミュレーションを行った。
【０１７６】
図２３（Ａ）において実線は構造ＡのＩ−Ｖ特性、破線はそれぞれｐ-有する構造Ｂ及び構造ＣのＩ−Ｖ特性を示す。ｐ-を有することにより、ＴＦＴの閾値電圧が正側へシフトしていることが分かる。また、ｐ-の幅が大きくなるほど（即ち、構造Ｂより構造Ｃの方が）閾値電圧のシフト量が大きくなっていることが分かる。
【０１７７】
図２４は、ｐ-をソース側に設けたＴＦＴのＩ−Ｖ特性のシミュレーション結果を示す。図２４（Ａ）は、図２４（Ｂ）に示すＴＦＴのモデル図を想定し、標準のｎチャネル型ＴＦＴ、及びソース側に第２ｐ型不純物領域（以下、ｐ-と示す。）を設けたｎチャネル型ＴＦＴのＩ−Ｖ特性を示す。
【０１７８】
図２４（Ｂ）には、それぞれのＴＦＴの構造を示す。構造Ａは、図２３（Ｂ）に示した標準のｎチャネル型ＴＦＴと同様であり、構造Ｄはｐ-の幅を１００ｎｍとしたｎチャネル型ＴＦＴ、構造Ｅはｐ-の幅を３００ｎｍとしたｎチャネル型ＴＦＴである。また、それぞれのＴＦＴのＬ／Ｗ、Ｌｏｆｆ領域幅、ゲート絶縁膜の膜厚、ｎ+の濃度は図２３で用いた値と同様の値を用いた。
【０１７９】
図２４（Ａ）において実線は構造ＡのＩ−Ｖ特性、破線はそれぞれｐ-有する構造Ｄ及び構造ＥのＩ−Ｖ特性を示す。ｐ-を有することにより、ＴＦＴの閾値電圧が正側へシフトしていることが分かる。また、ｐ-の幅が大きくなるほど（即ち、構造Ｄより構造Ｅの方が）閾値電圧のシフト量が大きくなっていることが分かる。さらに、カットオフ電流（Ｉｃｕｔ）が標準のｎチャネル型ＴＦＴよりも下がっていることが分かる。カットオフ電流（Ｉｃｕｔ）とは、Ｉｄ−Ｖｇ特性において、ゲート電圧Ｖｇが０Ｖの時のドレイン電流Ｉｄの値である。
【０１８０】
以上のように、ゲート電極に覆われ、且つチャネル領域とソース領域又はドレイン領域の一方とに低濃度ｐ型不純物領域を有するｎチャネル型ＴＦＴを用いることにより、閾値電圧がシフトしカットオフ電流が低減する。従来、高速動作を必要とされるＣＰＵ、ＤＲＡＭ、画像処理回路、音声処理回路等のＴＦＴは、短チャネル構造であったが、チャネル長が短いと、閾値電圧が低下し、カットオフ電流が増加するという問題があった。しかし、本実施例のＴＦＴは、短チャネル構造でカットオフ電流を低減することが可能である。このようなＴＦＴを要所に用いることで、半導体装置全体の消費電力を低減することが可能となる。例えば、ロジック用のＴＦＴと電源との間に、このようなＴＦＴを接続し、動作時にはオン状態とし、非動作状態にはオフ状態とすることで、待機時の消費電力を低減することが可能となる。あるいは、特に高速動作を必要としない領域において、当該ＴＦＴで回路を形成することで、半導体装置全体の消費電力を低減することが可能である。
【０１８１】
更には、図８（Ｄ）において、マスクパターン８３５を形成せず、第１半導体領域８１１〜第４半導体領域８１４に、同様に各半導体領域の表面に対して０〜６０度、好ましくは５〜４５度で、ｐ型を付与する不純物元素を添加し、第１低濃度ｐ型不純物領域を形成することで、チャネルドープをしなくとも、各半導体素子の閾値電圧を制御することが可能である。この場合、チャネルドープをしなくとも良いので、工程数を削減することが可能である。
【０１８２】
なお、ｐチャネル型ＴＦＴにおいて、ｎチャネル型ＴＦＴと同様にゲート電極に覆われる低濃度ｎ型不純物領域を形成した場合、閾値電圧が負側にシフトする。さらに、ソース側に設けることによりカットオフ電流を低減することが可能である。即ち、ｎチャネル型ＴＦＴと同様に、高速動作が可能であり、且つ消費電力を低減することが可能である。
【０１８３】
以上の工程により、ソース領域及びドレイン領域として機能する第２ｎ型不純物領域８６１、８６２、第３ｎ型不純物領域８６７、８６８、及びチャネル領域を有する第１半導体領域８１１、トンネル酸化膜として機能する第２絶縁層８０５及び第３絶縁層８８７、フローティングゲート電極を有する絶縁層３１３、第５絶縁層８８６、並びにゲート電極として機能する第２導電層８３１及び第３導電層８５５を有するメモリトランジスタ８９６ａを形成することができる。
【０１８４】
また、ソース領域及びドレイン領域として機能する第３ｐ型不純物領域８７８、８７９、Ｌｏｆｆ領域である第４ｐ型不純物領域８８２、８８３、及びチャネル領域を有する第２半導体領域８１２、ゲート絶縁膜として機能する第２絶縁層８１６ａ、第３絶縁層３０９ａ、及び第５絶縁層３２１ａ、並びにゲート電極として機能する第２導電層８３２及び第３導電層８８１で構成されるｐチャネル型ＴＦＴ８９６ｂを形成することができる。
【０１８５】
また、高濃度不純物領域８６３、８６４、Ｌｏｖ領域８６９、８７０、及びチャネル領域を有する第３半導体領域８１３、ゲート絶縁膜として機能する第２絶縁層８０７、第３絶縁層８８７、及び第５絶縁層８８６、並びにゲート電極として機能する第２導電層８３３及び第３導電層８５７で構成されるｎチャネル型ＴＦＴ８９６ｃを形成することができる。
【０１８６】
また、高濃度不純物領域８６５、８６６、Ｌｏｖ領域８７１、８７２、低濃度の不純物を有する第２ｐ型不純物領域８４８及びチャネル領域を有する第４半導体領域８１４、ゲート絶縁膜として機能する第２絶縁層８０８、第３絶縁層８８７、及び第５絶縁層８８６、並びにゲート電極として機能する第２導電層８３４及び第３導電層８５８で構成されるｎチャネル型ＴＦＴ８９６ｄを形成することができる。
【０１８７】
更には、メモリトランジスタ８９６ａ、ｐチャネル型ＴＦＴ８９６ｂ、ｎチャネル型ＴＦＴ８９６ｃ、低濃度ｐ型不純物領域を有するｎチャネル型ＴＦＴ８９６ｄを、同一基板上に有する半導体装置を形成することができる。本実施例の半導体装置のメモリトランジスタ及びＴＦＴは、チャネル方向に結晶粒界のほとんど存在しない半導体領域で形成されるため、高速動作が可能である。また、低濃度ｐ型不純物領域を有するｎチャネル型ＴＦＴを有するため、高速動作が可能であり、且つ消費電力が低減された半導体装置を形成することが可能である。
【実施例７】
【０１８８】
本実施例では実施例６で示したＴＦＴにおいて、シリサイド構造である半導体装置について図１１〜図１３を用いて説明する。本実施例では、第１導電膜及び第２導電膜を形成する工程までは、実施例６と同様であるため、それ以降を説明する。
【０１８９】
図１１（Ａ）に示すように、実施例６に従って、第５絶縁膜上に第１導電膜９０１及び第２導電膜９０２を形成する。ここでは、第１導電膜９０１として、スパッタリング法により窒化タングステン（ＷＮ）膜を成膜し、第２導電膜９０２として、同様の手法によりタングステン（Ｗ）膜を成膜する。次に、フォトリソグラフィ工程によりマスクパターン９０３〜９０６を形成する。
【０１９０】
次に、図１１（Ｂ）に示すように、マスクパターン９０３〜９０６を用いて第２導電膜９０２及び第１導電膜９０１をエッチングして、ゲート電極９１１〜９１４を形成する。ゲート電極９１１〜９１４は窒化タングステン膜とタングステン膜との積層構造である。次に、マスクパターン９０３〜９０６を除去した後、新たに、フォトリソグラフィ工程により第１半導体領域８１１〜第３半導体領域８１３を覆うマスクパターン９１５を形成する。
【０１９１】
次に、第４半導体領域８１４にｐ型を付与する不純物元素９１６を添加する。ここでは、実施例６と同様に、半導体領域の表面に対して０〜６０度、好ましくは５〜４５度で、ｐ型を付与する不純物元素を添加し、第１ｐ型不純物領域９１７、９１８を形成する。ここでは、第１ｐ型不純物領域に５×１０17〜５×１０18ａｔｏｍｓ／ｃｍ3程度の濃度で不純物元素が含まれるようにボロン（Ｂ）を添加する。また、５×１０16〜１×１０17／ｃｍ3程度の濃度で不純物元素が含まれるようにボロン（Ｂ）を添加してもよい。なお、矢印のように半導体領域に対して斜めに不純物元素を添加するため、第１ｐ型不純物領域９１７は、ゲート電極９１４に覆われる領域にも不純物元素が添加される。一方、第１ｐ型不純物領域９１８は、第４半導体領域８１４の一部分に不純物元素が添加されている。
【０１９２】
次に、図１１（Ｃ）に示すように、マスクパターン９１５を除去した後、新たに第２半導体領域８１２上にマスクパターン９２１を形成する。次に、第１半導体領域８１１、第３半導体領域８１３、第４半導体領域８１４それぞれにｎ型を付与する不純物元素９２２を添加し、第１ｎ型不純物領域９２３〜９２８を形成する。ここでは、第１ｎ型不純物領域９２３〜９２８に、代表的には１×１０17〜５×１０18ａｔｏｍｓ／ｃｍ3のｎ型不純物元素が含まれるようにリン（Ｐ）を添加する。ここでは、各半導体領域の表面に対して垂直に不純物元素を添加する。
【０１９３】
ゲート電極を用いて自己整合的にリンを添加したため、第１ｐ型不純物領域９１７においてゲート電極９１４と重なっている領域は、ｐ型の不純物領域として残存する。この領域を、第２ｐ型不純物領域９２９とする。また、第１ｎ型不純物領域９２８においては、ボロンが添加されているため、ｐ型からｎ型へ反転するために第１ｐ型不純物領域９１７のボロン濃度よりも高い濃度のリンを添加する。この後、マスクパターン９２１を除去する。
【０１９４】
次に、図１２（Ａ）に示すように、第２半導体領域８１２に低濃度のボロンを添加して、第３ｐ型不純物領域９３０ａ、９３０ｂを形成する。ここでは、代表的には５×１０18〜５×１０19／ｃｍ3のｐ型不純物元素が含まれるようにボロン（Ｂ）を添加する。
【０１９５】
次に、ゲート電極９１１〜９１４の側壁に、実施例２と同様にサイドウォール（側壁スペーサ）９３１〜９３４を形成する。このとき、第５絶縁膜の露出部もエッチングされる。ここで、エッチングされた第５絶縁膜を、第５絶縁層９３５〜９３８と示す。次に、サイドウォール９３１〜９３５をマスクとして第３絶縁膜３０６及び第２絶縁膜８１５〜８１８の露出部をエッチングする。ここで、エッチングされた第３絶縁膜を第３絶縁層９４１〜９４４、エッチングされた第２絶縁膜を第２絶縁層９４５〜９５８と示す。この結果、第１半導体領域８１１〜第４半導体領域８１４の一部が露出される。
【０１９６】
次に、図１２（Ｂ）に示すように、第２半導体領域８１２上にフォトリソグラフィ工程によりマスクパターン９６１を形成する。次に、サイドウォール及びゲート電極をマスクとして、第１半導体領域８１１、第３半導体領域８１３、及び第４半導体領域８１４に、ｎ型を呈する不純物元素９６０を添加して第２ｎ型不純物領域９６２〜９６７を形成する。ここでは、各半導体領域の表面に対して矢印で示すように、垂直方向から不純物元素を添加する。ここでは、代表的には５×１０19〜５×１０20／ｃｍ3のｎ型不純物元素が含まれるようにリン（Ｐ）を添加する。なお、第２ｎ型不純物領域９６２〜９６７は高濃度不純物領域であり、ソース領域及びドレイン領域として機能する。また、サイドウォール９３１、９３３、９３４に覆われた第１ｎ型不純物領域を第３ｎ型不純物領域（Ｌｏｆｆ領域）９６８〜９７３と示す。第３ｎ型不純物領域９６８〜９７３は、低濃度不純物領域である。第３ｎ型不純物領域９６８〜９７３は、ゲート電極９１１、９１３、９１４に覆われていないためドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐとともに、オフ電流を低減する効果がある。この結果、信頼性の高く、低消費電力の半導体装置を作製することが可能である。
【０１９７】
次に、図１２（Ｃ）に示すように、マスクパターン９６１を除去する。次に、実施例３と同様にシリサイドを形成するため、第３導電膜９７５を成膜する。ここでは、第３導電膜９７５として、スパッタリング法によりチタン膜を成膜する。
【０１９８】
次に、図１３（Ａ）に示すように、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、露出されたソース領域及びドレイン領域のシリコンと導電膜とを反応させて、シリサイド９７１〜９７８を形成する。この後、シリコンと反応しなかった第３導電膜を除去する。
【０１９９】
次に、図１３（Ｂ）に示すように、第１半導体領域８１１、第３半導体領域８１３、及び第４半導体領域８１４を覆うマスクパターン９８１、９８２を形成する。次に、ｐ型を付与する不純物元素９８３を高濃度で添加して、第４ｐ型不純物領域９８４、９８５を形成する。この工程とともに、サイドウォール９３２で覆われている第２半導体領域に第５ｐ型不純物領域９８６、９８７を形成する。ここでは、第４ｐ型不純物領域８８４、８８５が、１×１０20〜５×１０21ａｔｏｍｓ／ｃｍ3の高濃度のｐ型不純物元素を含むように、不純物元素を添加する。また、第５ｐ型不純物領域９８６、９８７に、５×１０18〜５×１０19ａｔｏｍｓ／ｃｍ3程度の低濃度での不純物元素（ボロン（Ｂ））が添加されているため、低濃度不純物領域である。第５ｐ型不純物領域９８６、９８７はゲート電極に覆われていないため、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐとともに、カットオフ電流を低減する効果がある。この結果、信頼性の高く、低消費電力の半導体装置を作製することが可能である。
【０２００】
次に、図１３（Ｃ）に示すように、マスクパターン９８１、９８２を除去した後、加熱して不純物元素の活性化を行う。次に、実施例６と同様の工程によりコンタクトホールを形成すると共に、ソース領域及びドレイン領域として機能する第２ｎ型不純物領域９６２〜９６７、第４ｐ型不純物領域９８４、９８５の一部を露出する。次に、ソース電極及びドレイン電極８８８〜８９５を形成する。
【０２０１】
以上の工程により、ソース領域及びドレイン領域として機能する第２ｎ型不純物領域９６２、９６３、Ｌｏｆｆ領域である第３ｎ型不純物領域９６８、９６９、及びチャネル領域を有する第１半導体領域８１１、トンネル酸化膜として機能する第２絶縁層９４５及び第３絶縁層９４１、フローティングゲート電極を有する絶縁層３１３、第５絶縁層９３５、及びゲート電極９１１を有するメモリトランジスタ９９１を形成することができる。
【０２０２】
また、ソース領域及びドレイン領域として機能する第４ｐ型不純物領域９８４、９８５、Ｌｏｆｆ領域である第５ｐ型不純物領域９８６、９８７、及びチャネル領域を有する第２半導体領域８１２、ゲート絶縁膜として機能する第２絶縁層９４６及び第３絶縁層９４２、及び第５絶縁層９３６、並びにゲート電極９１２で構成されるｐチャネル型ＴＦＴ９９２を形成することができる。
【０２０３】
また、高濃度不純物領域９６４、９６５、Ｌｏｆｆ領域９７０、９７１、及びチャネル領域を有する第３半導体領域８１３、ゲート絶縁膜として機能する第２絶縁層９４７及び第３絶縁層９４３、及び第５絶縁層９３７、並びにゲート電極９１３で構成されるｎチャネル型ＴＦＴ９９３を形成することができる。
【０２０４】
また、高濃度不純物領域９６６、９６７、Ｌｏｆｆ領域９７２、９７３、低濃度ｐ型不純物領域９７４及びチャネル領域を有する第４半導体領域８１４、ゲート絶縁膜として機能する第２絶縁層９４８及び第３絶縁層９４４、及び第５絶縁層９３８、並びにゲート電極９１４で構成されるｎチャネル型ＴＦＴ９９４を形成することができる。
【０２０５】
更には、シリサイド構造のメモリトランジスタ９９１、ｐチャネル型ＴＦＴ９９２、ｎチャネル型ＴＦＴ９９３、低濃度ｐ型不純物領域を有するｎチャネル型ＴＦＴ９９４を、同一基板上に有する半導体装置を形成することができる。
【０２０６】
更には、本実施例により形成されたメモリトランジスタ及びＴＦＴは、シリサイド構造である。また、低濃度ｐ型不純物領域を有するｎチャネル型ＴＦＴを有するため、ソース領域及びドレイン領域の低抵抗化が可能であり、高速化が可能であり、低電圧での動作が可能であり、消費電力が低減された半導体装置を形成することが可能である。
【０２０７】
本実施例は、実施の形態１〜３、実施例１〜６それぞれと組み合わせて用いることが可能である。
【実施例８】
【０２０８】
本発明の半導体装置の代表例である非接触型のＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ、無線タグ等に代表されるＩＤチップの典型的なブロック図を図１５に示す。図１５には、認証データ等の固定データを読み出す簡単な機能を有する構成を示す。同図において、ＩＤチップ１３０１は、アンテナ１３０２、高周波回路１３０３、電源回路１３０４、リセット回路１３０５、クロック発生回路１３０６、データ復調回路１３０７、データ変調回路１３０８、制御回路１３０９、不揮発性メモリ（Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ：ＮＶＭと表記）１３１０、ＲＯＭ１３１１によって構成されている。
【０２０９】
本実施例においては、ＮＶＭ１３１０として本発明を構成するメモリトランジスタを用いる。また、高周波回路１３０３、リセット回路１３０５、クロック発生回路１３０６、データ復調回路１３０７、データ変調回路１３０８、制御回路１３０９、ＲＯＭ１３１１を構成するトランジスタとして、高速動作をするトランジスタが必要な場合は、本発明を構成する高速トランジスタの作製プロセスでメモリトランジスタと同時に作製することができる。電源回路１３０４を構成するトランジスタとして高耐圧特性を有するトランジスタが必要な場合は、本発明を構成する高耐圧特性を有するトランジスタの作製プロセスにより、メモリトランジスタと同時に作製することができる。以上より、同一基板上にＲＦＩＤタグを効率よく作製することが可能となる。さらに、ＩＤチップ１３０１の低コス化及び小型化を実現することが可能となる。
【０２１０】
また、図１５に示した回路は全てガラス基板上、もしくはフレキシブル基板上、半導体基板上に形成されている。アンテナ１３０２は前記ガラス基板上、もしくはフレキシブル基板上、半導体基板上に形成されていてもよいし、基板の外部にあり、基板内部の高周波回路と接続されるものであってもよい。
【０２１１】
高周波回路１３０３はアンテナ１３０２よりアナログ信号を受信し、またデータ変調回路１３０８より受け取ったアナログ信号をアンテナ１３０２から出力する回路である。電源回路１３０４は受信信号から定電源を生成する回路、リセット回路１３０５はリセット信号を生成する回路、クロック発生回路１３０６はクロック信号を発生する回路、データ復調回路１３０７は受信した信号からデータを抽出する回路、データ変調回路１３０８は制御回路から受け取ったデジタル信号をもとにアンテナへ出力するアナログ信号を生成、あるいは、アンテナ特性を変化させる回路であり、以上の回路からアナログ部が構成される。
【０２１２】
一方、制御回路１３０９は受信した信号から抽出したデータを受け取って、データ読み出しを行う。具体的には、ＮＶＭ１３１０やＲＯＭ１３１１のアドレス信号を生成して、データの読み出しを行い、読み出したデータをデータ変調回路に送る。以上の回路からデジタル部が構成されている。
【０２１３】
本実施例は、実施の形態１〜３、実施例１〜７と組み合わせて用いることが可能である。
【実施例９】
【０２１４】
図１６（Ａ）に、本発明の半導体装置の一つであるＩＤチップの一形態を、斜視図で示す。１１０１は、実施例８で示される高周波回路１３０３、電源回路１３０４、リセット回路１３０５、クロック発生回路１３０６、データ復調回路１３０７、データ変調回路１３０８、制御回路１３０９、不揮発性メモリ（ＮＶＭと表記）１３１０、ＲＯＭ１３１１に代表される集積回路、１１０２はアンテナに相当し、アンテナ１１０２は集積回路１１０１に接続されている。１１０３は基板、１１０４はカバー材に相当する。集積回路１１０１及びアンテナ１１０２は、基板１１０３上に形成されており、カバー材１１０４は集積回路１１０１及びアンテナ１１０２を覆うように基板１１０３と重なっている。なおカバー材１１０４は必ずしも用いる必要はないが、集積回路１１０１及びアンテナ１１０２をカバー材１１０４で覆うことで、ＩＤチップの機械的強度を高めることができる。
【０２１５】
図１６（Ｂ）に、本発明の半導体装置の一つであるＩＣカードの一形態を、斜視図で示す。１１０５は、実施例８で示される高周波回路１３０３、電源回路１３０４、リセット回路１３０５、クロック発生回路１３０６、データ復調回路１３０７、データ変調回路１３０８、制御回路１３０９、ＮＶＭ１３１０、ＲＯＭ１３１１に代表される集積回路、１１０６はアンテナに相当し、アンテナ１１０６は集積回路１１０５に接続されている。１１０８はインレットシートとして機能する基板、１１０７、１１０９はカバー材に相当する。集積回路１１０５及びアンテナ１１０６は基板１１０８上に形成されており、基板１１０８は２つのカバー材１１０７、１１０９の間に挟まれている。なお本発明のＩＣカードは、集積回路１１０５に接続された表示装置を有していても良い。
【０２１６】
次に図１７（Ａ）及び（Ｂ）に、図１６（Ａ）に示すＩＤチップの、Ａ−Ａ’における断面図を示す。ＩＤチップは、基板１１０３、カバー材１１０４と、剥離プロセスにより形成する集積回路１１０１及びそれに接続されるアンテナ１１０２とが、接着剤１１１３、１１１４を介して接着されている。
【０２１７】
集積回路１１０１は、実施の形態１〜３、又は実施例１〜８のいずれかで示される集積回路を用いて形成することができる。また、集積回路１１０１に用いられる半導体素子はこれに限定されない。例えば、ＴＦＴの他に、記憶素子、ダイオード、光電変換素子、抵抗素子、コイル、容量素子、インダクタなどを用いることができる。
【０２１８】
図１７（Ａ）で示すように、集積回路１１０１のＴＦＴ上には層間絶縁膜１１１０が形成され、層間絶縁膜１１１０上には、窒化珪素膜等からなるバリア膜１１１１が形成され、その上にアンテナ１１０２が形成されている。
【０２１９】
一方、図１７（Ｂ）に示すように、集積回路１１０１のＴＦＴ上に層間絶縁膜１１１０が形成され、層間絶縁膜１１１０上にアンテナ１１０２が形成され、層間絶縁膜１１１０及びアンテナ１１０２上にバリア膜１１２１を設けても良い。バリア膜を設けることにより、集積回路１１０１が汚染されることなく、信頼性を向上させたＩＤチップを提供することができる。
【０２２０】
アンテナ１１０２は、金、銀、銅、アルミニウムまたはそれらでメッキされた金属であることが望ましい。
【０２２１】
本実施例では、集積回路と、集積回路の層間絶縁膜上に形成されたアンテナとを有する積層体を異なるカバー材で接着した例を示したが、これに限定されず、アンテナが形成されたカバー材と集積回路とを接着材で固定しても良い。このとき、異方性導電接着剤又は異方性導電フィルムを用いて、ＵＶ処理又は超音波処理を行うことで集積回路とアンテナとを接続するが、本発明はこの方法に制約されず、様々な方法を用いることができる。
【０２２２】
基板１１０３、カバー材１１０４は、プラスチック、有機樹脂、紙、繊維、カーボングラファイト等可とう性を有する材料を用いることができる。カバー材に生分解性樹脂を用いること、バクテリア等に分解され土壌に還元される。また、さらに、本実施例の集積回路は、シリコン、アルミニウム、酸素、窒素等で形成されているため、無公害性のＩＤチップを形成することが可能である。また、カバー材に紙、繊維、カーボングラファイト等の焼却無公害素材を用いることにより、使用済みＩＤチップの焼却、又は裁断することが可能である。また、これらの材料を用いたＩＤチップは、焼却しても有毒ガスを発生しないため、無公害である。
【０２２３】
基板１１０３、カバー材１１０４に挟まれた集積回路１１０１の厚さは、５μｍ以下、好ましくは０．１μｍ〜３μｍの厚さを有するように形成するとよい。また、基板１１０３、カバー材１１０４の厚さは１０μｍ〜２００μｍであることが望ましい。さらに、集積回路１１０１の面積は５ｍｍ角（２５ｍｍ2）以下であり、望ましくは０．３ｍｍ角〜４ｍｍ角（０．０９ｍｍ2〜１６ｍｍ2）の面積を有するとよい。
【０２２４】
基板１１０３、カバー材１１０４は、有機樹脂材料で形成されているため、折り曲げに対して強い特性を有する。また、剥離プロセスにより形成した集積回路１１０１自体も、単結晶半導体に比べて、折り曲げに対して強い特性を有する。そして、集積回路１１０１と、基板１１０３、カバー材１１０４とは空隙がないように、密着させることができるため、完成したＩＤチップ自体も折り曲げに対して強い特性を有する。基板１１０３、カバー材１１０４で囲われた集積回路１１０１は、他の個体物の表面または内部に配置しても良いし、紙の中に埋め込んでも良い。
【０２２５】
本実施例は、上記の実施の形態１〜２、実施例１〜８のいずれとも自由に組み合わせることができる。
【実施例１０】
【０２２６】
本実施例では、本発明の半導体装置の代表例であるＣＰＵの１チップのブロック図を図１８を用いて説明する。
【０２２７】
まず、オペコードがインターフェース１００１に入力されると、解析回路１００３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒともいう）においてコードが解読され、信号が制御信号発生回路１００４（ＣＰＵ Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌ）に入力される。信号が入力されると、制御信号発生回路１００４から、演算回路１００９（以下、ＡＬＵと示す）、および記憶回路１０１０（以下、レジスタと示す）に制御信号が出力される。
【０２２８】
なお、制御信号発生回路１００４には、ＡＬＵ１００９を制御するＡＬＵコントローラ１００５（以下、ＡＣＯＮと示す）、レジスタ１０１０を制御する回路１００６（以下、ＲＣＯＮと示す）、タイミングを制御するタイミングコントローラ１００７（以下、ＴＣＯＮと示す）、および割り込みを制御する割り込みコントローラ１００８（以下、ＩＣＯＮと示す）を含むものとする。
【０２２９】
一方、オペランドがインターフェース１００１に入力されると、ＡＬＵ１００９、およびレジスタ１０１０に出力される。そして、制御信号発生回路１００４から入力された制御信号に基づく処理（例えば、メモリリードサイクル、メモリライトサイクル、あるいはＩ／Ｏリードサイクル、Ｉ／Ｏライトサイクル等）がなされる。
【０２３０】
なお、レジスタ１０１０は、汎用レジスタ、スタックポインタ（ＳＰ）、プログラムカウンタ（ＰＣ）等により構成される。
【０２３１】
また、アドレスコントローラー１０１１（以下、ＡＤＲＣと示す）は、１６ビットのアドレスを出力する。
【０２３２】
なお、本実施例に示したＣＰＵの構成は、本発明の作製方法を用いて形成されるＣＰＵの一例であり、本発明の構成を限定するものではない。従って、本実施例に示す構成以外の公知のＣＰＵの構成を用いることも可能である。
【０２３３】
本実施例は、実施の形態１〜３、実施例１〜９それぞれと組み合わせて用いることが可能である。
【実施例１１】
【０２３４】
本発明の半導体装置の一例であるシステムＬＳＩに適用する場合について、図１９を用いて説明する。
【０２３５】
なお、システムＬＳＩとは、特定の用途を想定した装置の内部に組み込まれ、装置の制御やデータ処理を行うシステムを構成するＬＳＩである。用途は多岐にわたり、例えば、携帯電話、ＰＤＡ、テレビ、プリンタ、ＦＡＸ、ゲーム機、カーナビゲーション、ＤＶＤプレーヤ、などを挙げることができる。
【０２３６】
図１９に示すのは、システムＬＳＩの一例である。システムＬＳＩは典型的にはＣＰＵコア１６０１、不揮発性メモリ（ＮＶＭと示す。）１６０４、クロックコントローラ１６０３、メインメモリ１６０２、メモリコントローラ１６０５、割り込みコントローラ１６０６、Ｉ／Ｏポート１６０７等から構成される。もちろん、図１６に示すシステムＬＳＩは簡略化した一例であり、実際のシステムＬＳＩはその用途によって多種多様な回路設計が行われる。
【０２３７】
ＮＶＭ１６０４に本発明のメモリトランジスタを用いることができる。
【０２３８】
また、ＣＰＵコア１６０１、クロックコントローラ１６０３、メインメモリ１６０２、メモリコントローラ１６０５、割り込みコントローラ１６０６、Ｉ／Ｏポート１６０７を構成するトランジスタとして、本発明を構成する高速動作が可能なトランジスタを同様に作製することができる。これより、同一基板上に様々な回路を作製することが可能となる。
【０２３９】
本実施例は、実施の形態１〜３、実施例１〜１０それぞれと組み合わせて用いることが可能である。
【実施例１２】
【０２４０】
本実施例では、本発明を用いて形成する半導体装置の一例であるパッケージについて図２０を用いて説明する。図２０（Ａ）に、ワイヤボンディング法でチップがインターポーザに接続されている、パッケージの断面構造を表す斜視図を示す。１９０１はインターポーザ、１９０２はチップ、１９０３はモールド樹脂層に相当する。チップ１９０２はインターポーザ１９０１上に、マウント用の接着剤１９０４によりマウントされている。
【０２４１】
また図２０（Ａ）に示すインターポーザ１９０１は、ソルダーボール１９０５が設けられたボールグリッドアレイ型である。ソルダーボール１９０５は、インターポーザ１９０１のチップ１９０２がマウントされている側とは反対の側に設けられている。そしてインターポーザ１９０１に設けられた配線１９０６は、インターポーザ１９０１に設けられたコンタクト孔を介して、ソルダーボール１９０５と電気的に接続している。
【０２４２】
なお本実施例では、チップ１９０２とソルダーボール１９０５との電気的な接続をするための配線１９０６を、インターポーザ１９０１のチップがマウントされている面上に設けているが、本発明で用いるインターポーザはこれに限定されない。例えば、インターポーザの内部において配線が多層化されて設けられていても良い。
【０２４３】
図２０（Ａ）では、チップ１９０２と配線１９０６とが、ワイヤ１９０７によって電気的に接続されている。図２０（Ｂ）に、図２０（Ａ）に示したパッケージの断面図を示す。チップ１９０２には実施の形態１〜３、実施例１〜実施例７で示される半導体素子１９０９が設けられており、またチップ１９０２のインターポーザ１９０１が設けられている側とは反対側に、パッド１９０８が設けられている。パッド１９０８は該半導体素子１９０９と電気的に接続されている。そしてパッド１９０８は、インターポーザ１９０１に設けられた配線１９０６と、ワイヤ１９０７によって接続されている。
【０２４４】
１９１０はプリント配線基板の一部に相当し、１９１１はプリント配線基板１９１０に設けられた配線または電極に相当する。配線１９０６はソルダーボール１９０５を介して、プリント配線基板１９１０に設けられた配線または電極１９１１に接続される。なおソルダーボール１９０５と、配線または電極１９１１との接続は、熱圧着や、超音波による振動を加えた熱圧着等様々な方法を用いることができる。なお、アンダーフィルで圧着後のソルダーボール間の隙間を埋めるようにし、接続部分の機械的強度や、パッケージで発生した熱の拡散などの効率を高めるようにしても良い。アンダーフィルは必ずしも用いる必要はないが、インターポーザとチップの熱膨張係数のミスマッチから生ずる応力により、接続不良が起こるのを防ぐことができる。超音波を加えて圧着する場合、単に熱圧着する場合に比べて接続不良を抑えることができる。
【０２４５】
なお、本実施例においては、チップがワイヤボンディング法によってインターポーザに接続されているパッケージを示したがこれに限られない。フリップチップ法を用いてこれらを接続しても良い。この場合、接続するべきパッドの数が増加しても、ワイヤボンディング法に比べて、比較的パッド間のピッチを広く確保することができるので、端子数の多いチップの接続に向いている。
【０２４６】
また、パッケージ内においてチップを積層してもよい。この場合、一つのパッケージ内に複数のチップを設けることができるため、パッケージ全体の大きさを抑えることができるというメリットを有している。
【０２４７】
さらには、複数のパッケージを積層してもよい。この構造では、パッケージごとに電気的な検査を行い、良品だけを選別してから積層することができるので、歩留りを高めることができるというメリットを有している。
【０２４８】
更には、本実施例で形成されたパッケージを、表示装置、電子機器等に設けることが可能である。
【０２４９】
本発明により、小型で且つ高集積化された半導体装置を作製することができる。
【０２５０】
本実施例は、実施の形態１〜３、実施例１〜１１それぞれと組み合わせて用いることが可能である。
【実施例１３】
【０２５１】
本発明の半導体装置の用途は広範にわたるが、例えば、本発明の半導体装置の一形態であるＩＤチップ２０は、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。
【０２５２】
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指す（図２５（Ａ）参照）。証書類とは、運転免許証、住民票等を指す（図２５（Ｂ）参照）。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す（図２５（Ｃ）参照）。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指す（図２５（Ｄ）参照）。書籍類とは、書物、本等を指す（図２５（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指す（図２５（Ｆ）参照）。身の回り品とは、鞄、眼鏡等を指す（図２５（Ｈ）参照）。乗物類とは、自転車等の車両、船舶等を指す（図２５（Ｇ）参照）。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話等を指す。
【０２５３】
紙幣、硬貨、有価証券類、証書類、無記名債券類等にＩＤチップを設けることにより、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の回り品、食品類、生活用品類、電子機器等にＩＤチップを設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類、保健用品類、薬品類等にＩＤチップを設けることにより、偽造や盗難の防止、薬品類ならば、薬の服用の間違いを防止することができる。ＩＤチップの設け方としては、物品の表面に貼ったり、物品に埋め込んだりして設ける。例えば、本ならば紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりするとよい。
【０２５４】
また、物の管理や流通のシステムに応用することが可能な例を図２６を用いて説明する。ここでは、商品へＩＤチップを実装する例を説明する。図２６（Ａ）に示すように、ビール瓶１４００にラベル１４０１を用いてＩＤチップ１４０２を実装する。
【０２５５】
ＩＤチップ１４０２には、製造日、製造場所、使用材料等の基本事項を記録する。このような基本事項は、書き換える必要がないためマスクＲＯＭや本発明のメモリトランジスタ等の書き換え不能なメモリを用いて記録するとよい。加えてＩＤチップ１４０２には、各ビール瓶の配送先、配送日時等の個別事項を記録する。例えば、図２６（Ｂ）に示すように、各ビール瓶１４００がベルトコンベア１４１２により流れ、ライタ装置１４１３を通過するときに、各配送先、配送日時を記録することができる。このような個別事項は、書き換え、消去可能なメモリ（ＥＥＲＯＭ等）を用いて記録するとよい。
【０２５６】
また配達先から購入された商品情報がネットワークを通じて物流管理センターへ送信されると、この商品情報に基づき、ライタ装置又は当該ライタ装置を制御するパーソナルコンピュータ等が配送先や配送日時を算出し、ＩＤチップへ記録するようなシステムを構築するとよい。
【０２５７】
また配達はケース毎に行われるため、ケース毎、又は複数のケース毎にＩＤチップを実装し、個別事項を記録することもできる。
【０２５８】
このような複数の配達先が記録されうる商品は、ＩＤチップを実装することにより、手作業で行う入力にかかる時間を削減でき、それに起因した入力ミスを低減することができる。加えて物流管理の分野において最もコストのかかる人件費用を削減することができる。従って、ＩＤチップを実装したことにより、入力ミスの少ない、低コストな物流管理を行うことができる。
【０２５９】
さらに配達先において、ビールに合う食料品や、ビールを使った料理法等の応用事項を記録してもよい。その結果、食料品等の宣伝を兼ねることができ、消費者の購買意欲を高めることができる。
【図面の簡単な説明】
【０２６０】
【図１】本発明に係る半導体装置の作製工程を示した断面図である。
【図２】本発明に係る半導体装置の作製工程を示した断面図である。
【図３】本発明に係る半導体装置の作製工程を示した断面図である。
【図４】本発明に係る半導体装置の作製工程を示した断面図である。
【図５】本発明に係る半導体装置の作製工程を示した断面図である。
【図６】本発明に係る半導体装置の作製工程を示した断面図である。
【図７】本発明に係る半導体装置の作製工程を示した断面図である。
【図８】本発明に係る半導体装置の作製工程を示した断面図である。
【図９】本発明に係る半導体装置の作製工程を示した断面図である。
【図１０】本発明に係る半導体装置の作製工程を示した断面図である。
【図１１】本発明に係る半導体装置の作製工程を示した断面図である。
【図１２】本発明に係る半導体装置の作製工程を示した断面図である。
【図１３】本発明に係る半導体装置の作製工程を示した断面図である。
【図１４】本発明に係る半導体装置の作製工程を示した斜視図である。
【図１５】本発明に係る半導体装置の構成を示したブロック図である。
【図１６】本発明に係る半導体装置を示した斜視図である。
【図１７】本発明に係る半導体装置を示した断面図である。
【図１８】本発明に係る半導体装置の構成を示したブロック図である。
【図１９】本発明に係る半導体装置の構成を示したブロック図である。
【図２０】本発明に係る半導体装置を示した斜視図である。
【図２１】ＬOV定義を示す図である。
【図２２】ＧＯＬＤ領域の横方向及び縦方向における不純物元素の濃度分布を示す図である。
【図２３】シミュレーションに用いたＴＦＴのモデル図および結果を示す図である。
【図２４】シミュレーションに用いたＴＦＴのモデル図および結果を示す図である。
【図２５】本発明に係る半導体装置を用いた応用例を示す図である。
【図２６】本発明に係る半導体装置を用いた応用例を示す図である。
【図２７】本発明に係る半導体装置を示した断面図である。
【図２８】本発明に係る半導体装置を示した断面図である。
【図２９】本発明に係る半導体装置の作製工程を示した断面図である。
【特許請求の範囲】
【請求項１】
第１の半導体領域と、前記第１の半導体領域上に形成される第１の絶縁膜と、前記第１の絶縁膜上に形成されるフローティングゲート電極と、前記フローティングゲート電極上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成される第１のゲート電極とを有する第１のトランジスタと、
第２の半導体領域と、前記第２の半導体領域上に形成される第３の絶縁膜と、前記第３の絶縁膜上に形成される第２のゲート電極とを有する第２のトランジスタとを有し、
前記第１のトランジスタと前記第２のトランジスタは、同一絶縁表面上に形成され、
前記フローティングゲート電極は、点在する複数の粒子であることを特徴とする半導体装置。
【請求項２】
第１の半導体領域と、前記第１の半導体領域上に形成される第１の絶縁膜と、前記第１の絶縁膜上に形成されるフローティングゲート電極と、前記フローティングゲート電極上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成される第１のゲート電極とを有する第１のトランジスタと、
第２の半導体領域と、前記第２の半導体領域上に形成される第３の絶縁膜と、前記３の絶縁膜上に形成される第２のゲート電極とを有する第２のトランジスタと、
第３の半導体領域と、前記第３の半導体領域上に形成される第４の絶縁膜と、前記４の絶縁膜上に形成される第３のゲート電極とを有する第３のトランジスタと、を有し、
前記第２の半導体領域は、ｎ型又はｐ型の一方を付与する不純物が添加されたソース領域及びドレイン領域を有し、
前記第３の半導体領域は、ｎ型又はｐ型の一方を付与する不純物が添加されたソース領域及びドレイン領域と、前記第３のゲート電極に覆われ且つｎ型又はｐ型の他方を付与する不純物が添加された領域とを有し、
前記第１のトランジスタ、前記第２のトランジスタ、及び前記第３のトランジスタは、同一絶縁表面上に形成され、
前記フローティングゲート電極は、点在する複数の粒子であることを特徴とする半導体装置。
【請求項３】
請求項２において、前記第３のゲート電極に覆われ且つｎ型又はｐ型の他方を付与する不純物が添加される領域は、前記第３の半導体領域のチャネル領域とソース領域又はドレイン領域の一方との間に形成されることを特徴とする半導体装置。
【請求項４】
第１の半導体領域と、前記第１の半導体領域上に形成される第１の絶縁膜と、前記第１の絶縁膜上に形成されるフローティングゲート電極と、前記フローティングゲート電極上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成される第１のゲート電極とを有する第１のトランジスタと、
第２の半導体領域と、前記第２の半導体領域上に形成される第３の絶縁膜と、前記第３の絶縁膜上に形成される第２のゲート電極とを有する第２のトランジスタとを有する薄膜集積回路と、
アンテナとを有し、
前記第１のトランジスタと前記第２のトランジスタは、同一絶縁表面上に形成され、
前記フローティングゲート電極は、点在する複数の粒子であることを特徴とする半導体装置。
【請求項５】
第１の半導体領域と、前記第１の半導体領域上に形成される第１の絶縁膜と、前記第１の絶縁膜上に形成されるフローティングゲート電極と、前記フローティングゲート電極上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成される第１のゲート電極とを有する第１のトランジスタと、
第２の半導体領域と、前記第２の半導体領域上に形成される第３の絶縁膜と、前記第３の絶縁膜上に形成される第２のゲート電極とを有する第２のトランジスタと、
第３の半導体領域と、前記第３の半導体領域上に形成される第４の絶縁膜と、前記４の絶縁膜上に形成される第３のゲート電極とを有する第３のトランジスタとを有する薄膜集積回路と、
アンテナとを有し、
前記第１のトランジスタ乃至前記第３のトランジスタは、同一絶縁表面上に形成され、
前記フローティングゲート電極は、点在する複数の粒子であり、
前記第２の半導体領域は、ｎ型又はｐ型の一方を付与する不純物が添加されたソース領域及びドレイン領域を有し、
前記第３の半導体領域は、ｎ型又はｐ型の一方を付与する不純物が添加されたソース領域及びドレイン領域と、前記第３のゲート電極に覆われ且つｎ型又はｐ型の他方を付与する不純物が添加された領域とを有することを特徴とする半導体装置。
【請求項６】
請求項５において、前記第３のゲート電極に覆われ且つｎ型又はｐ型の他方を付与する不純物が添加される領域は、前記第３の半導体領域のチャネル領域とソース領域又はドレイン領域の一方との間に形成されることを特徴とする半導体装置。
【請求項７】
請求項４乃至請求項６のいずれか一項において、前記薄膜集積回路は、電源回路、クロック発生回路、データ復調／変調回路、インターフェイス回路、制御回路、及びメモリから選択された１つ又は複数を有することを特徴とする半導体装置。
【請求項８】
請求項４乃至請求項７のいずれか一項において、薄膜集積回路は、ガラス基板上に設けられることを特徴とする半導体装置。
【請求項９】
請求項４乃至請求項８のいずれか一項において、薄膜集積回路は、可とう性基板上に設けられることを特徴とする半導体装置。
【請求項１０】
請求項１乃至請求項９のいずれか一項において、前記フローティングゲート電極は半導体材料で形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１乃至請求項９のいずれか一項において、前記フローティングゲート電極は導電材料で形成されていることを特徴とする半導体装置。
【請求項１２】
請求項１乃至請求項１１のいずれか一項において、第１半導体領域乃至第３の半導体領域の一つ又は複数は、結晶性半導体膜で形成されることを特徴とする半導体装置。
【請求項１３】
請求項１乃至請求項１１のいずれか一項において、第１半導体領域乃至第２の半導体領域の一つ又は複数は、単結晶半導体で形成されることを特徴とする半導体装置。
【請求項１４】
請求項１乃至請求項１３のいずれか一項において、前記第１の絶縁膜は、膜厚１〜２ｎｍの酸化珪素膜と膜厚１〜５ｎｍの窒化珪素膜が、前記第１の半導体領域側から順に積層されていることを特徴とする半導体装置。
【請求項１５】
請求項１乃至請求項１４のいずれか一項において、前記第２の絶縁膜は、膜厚１０〜２０ｎｍの窒化珪素膜と膜厚２０〜５０ｎｍの酸化珪素膜が、前記第１の半導体領域側から順に積層されていることを特徴とする半導体装置。
【請求項１６】
請求項１乃至請求項１５において、前記第３の絶縁膜は、膜厚１〜２ｎｍの酸化珪素膜、膜厚１〜５ｎｍの窒化珪素膜、及び膜厚２０〜５０ｎｍの酸化珪素膜が、前記第２の半導体領域側から順に積層されていることを特徴とする半導体装置。
【請求項１７】
請求項２乃至請求項５において、前記第４の絶縁膜は、膜厚１〜２ｎｍの酸化珪素膜、膜厚１〜５ｎｍの窒化珪素膜、及び膜厚２０〜５０ｎｍの酸化珪素膜が、前記第３の半導体領域側から順に積層されていることを特徴とする半導体装置。
【請求項１８】
請求項１乃至請求項１７のいずれか一項において、前記フローティングゲート電極の粒子の直径は１〜５ｎｍであることを特徴とする半導体装置。
【請求項１９】
請求項１乃至請求項１８のいずれか一項において、前記第２のトランジスタはＣＭＯＳ回路を形成することを特徴とする半導体装置。
【請求項２０】
請求項１乃至１９のいずれか一項において、前記第１のゲート電極乃至前記第３のゲート電極の一つ又は複数の側面に、サイドウォール構造の絶縁膜を有することを特徴とする半導体装置。
【請求項２１】
請求項１乃至２０のいずれか一項において、前記第１の半導体領域乃至前記第３の半導体領域の一つ又は複数の表面に金属珪化物を有することを特徴とする半導体装置。
【請求項２２】
絶縁表面上に半導体膜を成膜し、前記非晶質半導体膜にレーザ光を照射して結晶性半導体膜を形成し、前記結晶性半導体膜の一部をエッチングして第１の半導体領域及び第２の半導体領域を形成し、
前記第１の半導体領域及び前記第２の半導体領域上に第１の絶縁膜を成膜し、
前記第１の絶縁膜上に複数の粒子を形成し、前記第２の半導体領域上に形成される前記複数の粒子の一部を選択的に除去してフローティングゲート電極を形成した後、フローティングゲート電極及び前記第１の絶縁膜上に第２の絶縁膜を成膜し、前記第２の絶縁膜上に第１の導電膜を成膜し、前記第１の導電層の一部を選択的に除去して、第１のゲート電極及び第２のゲート電極を形成し、
前記第１の半導体領域及び前記第２の半導体領域に不純物を添加し、前記不純物元素を活性化してソース領域及びドレイン領域を形成した後、前記ソース領域及びドレイン領域と接するソース配線またはドレイン配線を形成することを特徴とする半導体装置の作製方法。
【請求項２３】
絶縁表面上に半導体膜を成膜し、前記非晶質半導体膜にレーザ光を照射して結晶性半導体膜を形成し、前記結晶性半導体膜の一部をエッチングして第１の半導体領域及び第２の半導体領域を形成し、
前記第１の半導体領域及び前記第２の半導体領域上に第１の絶縁膜を成膜し、
前記第１の絶縁膜上に複数の粒子を形成し、前記第１の絶縁膜上に形成される前記複数の粒子を選択的にエッチングした後、残存した複数の粒子及び前記第１の絶縁膜上に第２の絶縁膜を成膜し、前記第２の絶縁膜上に第１の導電膜を成膜し、前記第１の導電層及び残存した複数の粒子の一部を選択的に除去して、第１のゲート電極、第２のゲート電極、及びフローティングゲート電極を形成し、
前記第１の半導体領域及び前記第２の半導体領域に不純物を添加し、前記不純物元素を活性化してソース領域及びドレイン領域を形成した後、前記ソース領域及びドレイン領域と接するソース配線またはドレイン配線を形成することを特徴とする半導体装置の作製方法。
【請求項２４】
基板上に半導体膜を成膜し、前記非晶質半導体膜にレーザ光を照射して結晶性半導体膜を形成し、前記結晶性半導体膜の一部をエッチングして第１の半導体領域、第２の半導体領域、及び第３の半導体領域を形成し、
前記第１の半導体領域、前記第２の半導体領域、及び前記第３の半導体領域上に第１の絶縁膜を成膜し、
前記第１の絶縁膜上に複数の粒子を形成し、前記第２の半導体領域及び前記第３の半導体領域上に形成される前記複数の粒子の一部を選択的に除去してフローティングゲート電極を形成した後、前記フローティングゲート電極及び前記第１の絶縁膜上に第２の絶縁膜を成膜し、前記第２の絶縁膜上に第１の導電膜を成膜し、前記第１の導電膜の一部をエッチングして、第１のゲート電極、第２のゲート電極、及び第３のゲート電極を形成し、
前記第１の半導体領域及び前記第２の半導体領域をマスクで覆った後、前記第３のゲート電極に対して一方向からであり、且つ前記第３の半導体領域表面に対して０度〜６０度の角度で前記第３の半導体領域にｎ型又はｐ型の一方を付与する不純物を添加し、
前記マスクを除去した後、前記第１の半導体領域乃至前記第３の半導体領域表面に対して垂直な角度でｎ型又はｐ型の他方を付与する不純物元素を添加し、加熱してソース領域及びドレイン領域を形成し、
前記ソース領域及びドレイン領域と接するソース配線またはドレイン配線を形成することを特徴とする半導体装置の作製方法。
【請求項２５】
請求項２２又は請求項２４において、前記レーザ光は、連続発振のレーザ光であることを特徴とする半導体装置の作製方法。
【請求項２６】
請求項２２又は請求項２４において、前記レーザ光は、パルス発振のレーザ光であり、前記パルス発振の周波数は０．５ＭＨｚ以上であることを特徴とする半導体装置の作製方法。
【請求項２７】
請求項２４乃至請求項２６のいずれか一項において、前記第１の半導体領域乃至前記第３の半導体領域のチャネル領域の方向は一致していることを特徴とする半導体装置の作製方法。
【請求項２８】
請求項２４乃至請求項２７のいずれか一項において、前記基板を固定し、前記第３の半導体領域表面に対して０度〜６０度の角度で前記第３の半導体領域にｎ型又はｐ型の一方を付与する不純物を添加することを特徴とする半導体装置の作製方法。
【請求項１】
第１の半導体領域と、前記第１の半導体領域上に形成される第１の絶縁膜と、前記第１の絶縁膜上に形成されるフローティングゲート電極と、前記フローティングゲート電極上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成される第１のゲート電極とを有する第１のトランジスタと、
第２の半導体領域と、前記第２の半導体領域上に形成される第３の絶縁膜と、前記第３の絶縁膜上に形成される第２のゲート電極とを有する第２のトランジスタとを有し、
前記第１のトランジスタと前記第２のトランジスタは、同一絶縁表面上に形成され、
前記フローティングゲート電極は、点在する複数の粒子であることを特徴とする半導体装置。
【請求項２】
第１の半導体領域と、前記第１の半導体領域上に形成される第１の絶縁膜と、前記第１の絶縁膜上に形成されるフローティングゲート電極と、前記フローティングゲート電極上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成される第１のゲート電極とを有する第１のトランジスタと、
第２の半導体領域と、前記第２の半導体領域上に形成される第３の絶縁膜と、前記３の絶縁膜上に形成される第２のゲート電極とを有する第２のトランジスタと、
第３の半導体領域と、前記第３の半導体領域上に形成される第４の絶縁膜と、前記４の絶縁膜上に形成される第３のゲート電極とを有する第３のトランジスタと、を有し、
前記第２の半導体領域は、ｎ型又はｐ型の一方を付与する不純物が添加されたソース領域及びドレイン領域を有し、
前記第３の半導体領域は、ｎ型又はｐ型の一方を付与する不純物が添加されたソース領域及びドレイン領域と、前記第３のゲート電極に覆われ且つｎ型又はｐ型の他方を付与する不純物が添加された領域とを有し、
前記第１のトランジスタ、前記第２のトランジスタ、及び前記第３のトランジスタは、同一絶縁表面上に形成され、
前記フローティングゲート電極は、点在する複数の粒子であることを特徴とする半導体装置。
【請求項３】
請求項２において、前記第３のゲート電極に覆われ且つｎ型又はｐ型の他方を付与する不純物が添加される領域は、前記第３の半導体領域のチャネル領域とソース領域又はドレイン領域の一方との間に形成されることを特徴とする半導体装置。
【請求項４】
第１の半導体領域と、前記第１の半導体領域上に形成される第１の絶縁膜と、前記第１の絶縁膜上に形成されるフローティングゲート電極と、前記フローティングゲート電極上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成される第１のゲート電極とを有する第１のトランジスタと、
第２の半導体領域と、前記第２の半導体領域上に形成される第３の絶縁膜と、前記第３の絶縁膜上に形成される第２のゲート電極とを有する第２のトランジスタとを有する薄膜集積回路と、
アンテナとを有し、
前記第１のトランジスタと前記第２のトランジスタは、同一絶縁表面上に形成され、
前記フローティングゲート電極は、点在する複数の粒子であることを特徴とする半導体装置。
【請求項５】
第１の半導体領域と、前記第１の半導体領域上に形成される第１の絶縁膜と、前記第１の絶縁膜上に形成されるフローティングゲート電極と、前記フローティングゲート電極上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成される第１のゲート電極とを有する第１のトランジスタと、
第２の半導体領域と、前記第２の半導体領域上に形成される第３の絶縁膜と、前記第３の絶縁膜上に形成される第２のゲート電極とを有する第２のトランジスタと、
第３の半導体領域と、前記第３の半導体領域上に形成される第４の絶縁膜と、前記４の絶縁膜上に形成される第３のゲート電極とを有する第３のトランジスタとを有する薄膜集積回路と、
アンテナとを有し、
前記第１のトランジスタ乃至前記第３のトランジスタは、同一絶縁表面上に形成され、
前記フローティングゲート電極は、点在する複数の粒子であり、
前記第２の半導体領域は、ｎ型又はｐ型の一方を付与する不純物が添加されたソース領域及びドレイン領域を有し、
前記第３の半導体領域は、ｎ型又はｐ型の一方を付与する不純物が添加されたソース領域及びドレイン領域と、前記第３のゲート電極に覆われ且つｎ型又はｐ型の他方を付与する不純物が添加された領域とを有することを特徴とする半導体装置。
【請求項６】
請求項５において、前記第３のゲート電極に覆われ且つｎ型又はｐ型の他方を付与する不純物が添加される領域は、前記第３の半導体領域のチャネル領域とソース領域又はドレイン領域の一方との間に形成されることを特徴とする半導体装置。
【請求項７】
請求項４乃至請求項６のいずれか一項において、前記薄膜集積回路は、電源回路、クロック発生回路、データ復調／変調回路、インターフェイス回路、制御回路、及びメモリから選択された１つ又は複数を有することを特徴とする半導体装置。
【請求項８】
請求項４乃至請求項７のいずれか一項において、薄膜集積回路は、ガラス基板上に設けられることを特徴とする半導体装置。
【請求項９】
請求項４乃至請求項８のいずれか一項において、薄膜集積回路は、可とう性基板上に設けられることを特徴とする半導体装置。
【請求項１０】
請求項１乃至請求項９のいずれか一項において、前記フローティングゲート電極は半導体材料で形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１乃至請求項９のいずれか一項において、前記フローティングゲート電極は導電材料で形成されていることを特徴とする半導体装置。
【請求項１２】
請求項１乃至請求項１１のいずれか一項において、第１半導体領域乃至第３の半導体領域の一つ又は複数は、結晶性半導体膜で形成されることを特徴とする半導体装置。
【請求項１３】
請求項１乃至請求項１１のいずれか一項において、第１半導体領域乃至第２の半導体領域の一つ又は複数は、単結晶半導体で形成されることを特徴とする半導体装置。
【請求項１４】
請求項１乃至請求項１３のいずれか一項において、前記第１の絶縁膜は、膜厚１〜２ｎｍの酸化珪素膜と膜厚１〜５ｎｍの窒化珪素膜が、前記第１の半導体領域側から順に積層されていることを特徴とする半導体装置。
【請求項１５】
請求項１乃至請求項１４のいずれか一項において、前記第２の絶縁膜は、膜厚１０〜２０ｎｍの窒化珪素膜と膜厚２０〜５０ｎｍの酸化珪素膜が、前記第１の半導体領域側から順に積層されていることを特徴とする半導体装置。
【請求項１６】
請求項１乃至請求項１５において、前記第３の絶縁膜は、膜厚１〜２ｎｍの酸化珪素膜、膜厚１〜５ｎｍの窒化珪素膜、及び膜厚２０〜５０ｎｍの酸化珪素膜が、前記第２の半導体領域側から順に積層されていることを特徴とする半導体装置。
【請求項１７】
請求項２乃至請求項５において、前記第４の絶縁膜は、膜厚１〜２ｎｍの酸化珪素膜、膜厚１〜５ｎｍの窒化珪素膜、及び膜厚２０〜５０ｎｍの酸化珪素膜が、前記第３の半導体領域側から順に積層されていることを特徴とする半導体装置。
【請求項１８】
請求項１乃至請求項１７のいずれか一項において、前記フローティングゲート電極の粒子の直径は１〜５ｎｍであることを特徴とする半導体装置。
【請求項１９】
請求項１乃至請求項１８のいずれか一項において、前記第２のトランジスタはＣＭＯＳ回路を形成することを特徴とする半導体装置。
【請求項２０】
請求項１乃至１９のいずれか一項において、前記第１のゲート電極乃至前記第３のゲート電極の一つ又は複数の側面に、サイドウォール構造の絶縁膜を有することを特徴とする半導体装置。
【請求項２１】
請求項１乃至２０のいずれか一項において、前記第１の半導体領域乃至前記第３の半導体領域の一つ又は複数の表面に金属珪化物を有することを特徴とする半導体装置。
【請求項２２】
絶縁表面上に半導体膜を成膜し、前記非晶質半導体膜にレーザ光を照射して結晶性半導体膜を形成し、前記結晶性半導体膜の一部をエッチングして第１の半導体領域及び第２の半導体領域を形成し、
前記第１の半導体領域及び前記第２の半導体領域上に第１の絶縁膜を成膜し、
前記第１の絶縁膜上に複数の粒子を形成し、前記第２の半導体領域上に形成される前記複数の粒子の一部を選択的に除去してフローティングゲート電極を形成した後、フローティングゲート電極及び前記第１の絶縁膜上に第２の絶縁膜を成膜し、前記第２の絶縁膜上に第１の導電膜を成膜し、前記第１の導電層の一部を選択的に除去して、第１のゲート電極及び第２のゲート電極を形成し、
前記第１の半導体領域及び前記第２の半導体領域に不純物を添加し、前記不純物元素を活性化してソース領域及びドレイン領域を形成した後、前記ソース領域及びドレイン領域と接するソース配線またはドレイン配線を形成することを特徴とする半導体装置の作製方法。
【請求項２３】
絶縁表面上に半導体膜を成膜し、前記非晶質半導体膜にレーザ光を照射して結晶性半導体膜を形成し、前記結晶性半導体膜の一部をエッチングして第１の半導体領域及び第２の半導体領域を形成し、
前記第１の半導体領域及び前記第２の半導体領域上に第１の絶縁膜を成膜し、
前記第１の絶縁膜上に複数の粒子を形成し、前記第１の絶縁膜上に形成される前記複数の粒子を選択的にエッチングした後、残存した複数の粒子及び前記第１の絶縁膜上に第２の絶縁膜を成膜し、前記第２の絶縁膜上に第１の導電膜を成膜し、前記第１の導電層及び残存した複数の粒子の一部を選択的に除去して、第１のゲート電極、第２のゲート電極、及びフローティングゲート電極を形成し、
前記第１の半導体領域及び前記第２の半導体領域に不純物を添加し、前記不純物元素を活性化してソース領域及びドレイン領域を形成した後、前記ソース領域及びドレイン領域と接するソース配線またはドレイン配線を形成することを特徴とする半導体装置の作製方法。
【請求項２４】
基板上に半導体膜を成膜し、前記非晶質半導体膜にレーザ光を照射して結晶性半導体膜を形成し、前記結晶性半導体膜の一部をエッチングして第１の半導体領域、第２の半導体領域、及び第３の半導体領域を形成し、
前記第１の半導体領域、前記第２の半導体領域、及び前記第３の半導体領域上に第１の絶縁膜を成膜し、
前記第１の絶縁膜上に複数の粒子を形成し、前記第２の半導体領域及び前記第３の半導体領域上に形成される前記複数の粒子の一部を選択的に除去してフローティングゲート電極を形成した後、前記フローティングゲート電極及び前記第１の絶縁膜上に第２の絶縁膜を成膜し、前記第２の絶縁膜上に第１の導電膜を成膜し、前記第１の導電膜の一部をエッチングして、第１のゲート電極、第２のゲート電極、及び第３のゲート電極を形成し、
前記第１の半導体領域及び前記第２の半導体領域をマスクで覆った後、前記第３のゲート電極に対して一方向からであり、且つ前記第３の半導体領域表面に対して０度〜６０度の角度で前記第３の半導体領域にｎ型又はｐ型の一方を付与する不純物を添加し、
前記マスクを除去した後、前記第１の半導体領域乃至前記第３の半導体領域表面に対して垂直な角度でｎ型又はｐ型の他方を付与する不純物元素を添加し、加熱してソース領域及びドレイン領域を形成し、
前記ソース領域及びドレイン領域と接するソース配線またはドレイン配線を形成することを特徴とする半導体装置の作製方法。
【請求項２５】
請求項２２又は請求項２４において、前記レーザ光は、連続発振のレーザ光であることを特徴とする半導体装置の作製方法。
【請求項２６】
請求項２２又は請求項２４において、前記レーザ光は、パルス発振のレーザ光であり、前記パルス発振の周波数は０．５ＭＨｚ以上であることを特徴とする半導体装置の作製方法。
【請求項２７】
請求項２４乃至請求項２６のいずれか一項において、前記第１の半導体領域乃至前記第３の半導体領域のチャネル領域の方向は一致していることを特徴とする半導体装置の作製方法。
【請求項２８】
請求項２４乃至請求項２７のいずれか一項において、前記基板を固定し、前記第３の半導体領域表面に対して０度〜６０度の角度で前記第３の半導体領域にｎ型又はｐ型の一方を付与する不純物を添加することを特徴とする半導体装置の作製方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公開番号】特開２００６−１３４８１（Ｐ２００６−１３４８１Ａ）
【公開日】平成１８年１月１２日（２００６．１．１２）
【国際特許分類】
【出願番号】特願２００５−１５４８６５（Ｐ２００５−１５４８６５）
【出願日】平成１７年５月２７日（２００５．５．２７）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成１８年１月１２日（２００６．１．１２）
【国際特許分類】
【出願日】平成１７年５月２７日（２００５．５．２７）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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