【課題】 ｐｎ接合部を有する半導体装置の製造工程途中段階において、ｐｎ接合部のリーク特性分布を評価することを可能にして、製造プロセス条件決定に迅速にフィードバック可能とする技術を提供することにある。
【解決手段】 製造工程途中のウエハに対して、ｐｎ接合が逆バイアスになる条件で、所定の間隔でプラグが露出したウエハ表面に複数回電子ビームを照射し、プラグ表面の帯電電位をモニタしながら電子ビーム照射条件を変え、帯電が所望の範囲内となる照射条件で回路パターンの二次電子信号を取得しリーク特性を評価する。ｐｎ接合は間欠時間内にリーク電流の大小に応じ帯電電位が緩和するので、電位コントラスト像の輝度信号からリーク特性を評価する。帯電電位を測定して所望の範囲内とすることにより、評価結果が実動作時の状態を反映したものになり精度が向上する。 （もっと読む）

【課題】高速動作化のためＭＯＳトランジスタの基板がフォワードバイアスされたときのラッチアップ現象を防止する必要があるが、実デバイスでは、他の寄生バイポーラトランジスタが存在し、必ずしも最適な防止対策ではなかった。
【解決手段】基板とソースとが分離されたＭＯＳ回路を含む論理回路１１と、ＭＯＳ回路に印加する基板電圧を生成する基板電圧生成回路１２と、ＭＯＳ回路の基板とソースとの面積比が保存された別に基板分離されたレイアウト形状のダミーＭＯＳ回路２１を含み、ダミーＭＯＳ回路のソースおよび基板の電流測定を通じてＭＯＳ回路のラッチアップ状況を監視するラッチアップモニター回路１３と、ラッチアップモニター回路による電流比検出信号が示す電流比に応じた限界電圧を指示する限界電圧指示信号を生成し、基板電圧生成回路１２による基板電圧を制限する限界電圧生成回路１４を備える。 （もっと読む）

有機メモリセルの製造中などに実施されうるものなど、導電層上にパッシブ層を形成するためのシステムおよび方法が開示され、これは、一般に、従来の無機メモリデバイスに固有の不具合を低減させる。パッシブ層は硫化銅（Ｃｕ_２Ｓ）などの導電促進化合物を含み、これは、導電材料の上部から形成される。この導電材料はメモリセルにおいて下部電極として作用し、導電材料の上部が、フッ素（Ｆ）系ガスから生成されたプラズマによる処理によってパッシブ層に変換されうる。
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本発明は、一般に、電気試験データ（４６）に基づいてゲート絶縁層（１６）の特性および特徴を制御する各種方法、ならびにこれを実施するためのシステムを対象としている。例示的な一実施形態では、上記方法は、少なくとも１つの半導体デバイスに少なくとも１つの電気試験を実施するステップと、以降形成する半導体デバイスに少なくとも１つのゲート絶縁層（１６）を形成するために実施する少なくとも１つのプロセス操作の少なくとも１つのパラメータを、電気試験から得られた電気データに基づいて決定するステップと、決定されたパラメータを含む少なくとも１つのプロセス操作を実施して、ゲート絶縁層（１６）を形成するステップとを有する。
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【課題】　メモリセルの書込み特性のばらつきに起因する書込みベリファイ回数の増加を抑制し、書込み時間の短縮をはかり得るＥＥＰＲＯＭを提供すること。
【解決手段】　Ｓｉ基板１上に浮遊ゲート４と制御ゲート６を積層し、電気的書替え可能としたメモリセルが２次元配置されたメモリセルアレイと、基板１とゲート６の間に消去パルスを印加する消去機構と、基板１とゲート６の間に消去パルスと逆極性の低い電圧の事前書込みパルスを印加する事前書込み機構と、事前書込みパルス印加後の状態を検知するしきい値ベリファイ機構と、基板１とゲート６の間に消去パルスと逆極性の高い電圧の書込みパルスを印加する書込み機構とを備えたＥＥＰＲＯＭであって、消去動作の後、事前書込み動作としきい値ベリファイ動作を、最も速く変動するメモリセルのしきい値が消去状態の所望の値に達するまで繰返し、次いで書込み動作によってデータ書込みを行うことを特徴とする。 （もっと読む）