【課題】本発明は、ビットラインとストリング選択ラインとの交差領域に各々形成され、各々が基板上に垂直に多層構造で形成されたメモリセルを有するストリングを含む不揮発性メモリ装置のプログラム方法を提供する。
【解決手段】本発明のプログラム方法によると、シャドープログラム方式によってＹＺ平面の各層に属したメモリセルがマルチビットデータにプログラムされ、ＹＺ平面のＮ番目の層（ここで、Ｎは１、またはそれより大きい定数）のメモリセルがプログラムされる場合、ＹＺ平面の他層のメモリセルがプログラムされる前にＮ番目の層に対応するＸＺ平面の残りのメモリセルがプログラムされる。 （もっと読む）

【課題】コンタクトホールの導通状態を容易に検査できる欠陥検査方法を提供する。
【解決手段】半導体装置を作製する際に基板上に形成され、２つの筒状のコンタクトホールが底面側で接続されて管状を成すとともに管状の両端が基板上面に設けられた２つの開口部で開口している管状コンタクトホールのＵ字管６に対し、開口部のうち一方の開口部を覆う可塑性膜４を第１の気圧状態で形成する被膜形成ステップと、可塑性膜４で覆われた基板を第１の気圧とは異なる第２の気圧状態にさらすことによって、Ｕ字管６のうちＵ字管６の管状の一部が塞がっているＵ字管６上の可塑性膜４を変形させる気圧変更ステップと、可塑性膜４が変形したか否かを観察することによって、Ｕ字管６の管状の一部が塞がっているか否かを検査する検査ステップと、を含む。 （もっと読む）

可逆抵抗切替素子を使用する記憶システムと、その記憶システムを動作させる方法が記載される。ここでは、メモリセルが有する様々な抵抗を考慮して、書き込み条件を変更する技術が開示される。これらの技術は、少数回の試行によってメモリセルへの書き込みが可能であり、時間及び／又は電力を節約することができる。また、電流／電力の最大時の消費量を抑制しつつ、高い書き込み帯域幅を実現するための技術が開示される。一実施形態では、電流／電力の最大時の消費量を削減するべく、複数のメモリセルに同時に書き込みを行うためのページマッピング方式が提供される。
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【課題】不良アドレス１ビット分を一対のアンチヒューズ素子に記憶させる半導体装置において、一方のアンチヒューズ素子のみが不良品である場合であっても、不良品として検出できるようにする。
【解決手段】半導体装置１０は、それぞれハイレベル及びローレベルのうちのいずれか一方にある一対のアンチヒューズ素子５１Ａ，５１Ｂと、これらのうちの少なくとも一方がハイレベルにある場合と、両方がローレベルにある場合とで異なる論理情報を出力するオア回路５６と、これらの論理状態が互いに異なる場合と、互いに同一である場合とで異なる論理情報を出力するエクスクルーシブオア回路５８とを備えることを特徴とする。 （もっと読む）

【課題】ビット線コンタクト内の電気抵抗、およびビット線コンタクトとソース・ドレイン領域の接続部分の電気抵抗の小さい半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置１００は、素子分離領域３により区画された活性領域２を有する半導体基板１と、活性領域２上に形成され、直列接続されたスタックド・ゲート型の複数のメモリセルトランジスタと、活性領域２上に形成され、複数のメモリセルトランジスタの両端に接続された選択トランジスタと、活性領域２中の選択トランジスタに属するソース・ドレイン領域５に接続された、下部のチャネル幅方向の垂直断面の形状が裾引き形状であるビット線コンタクト８と、を有する。 （もっと読む）

【課題】ＮＡＮＤ型の不揮発性記憶装置において、障壁高さが低い絶縁体や誘電率の高い絶縁体や電荷をトラップする絶縁体や強誘電体を記憶素子に使用し、高速化や書込み回数の制約を改善できるが、電荷の漏洩が増えて長期の記憶維持が困難になる。また、微細化や多値化によっても記憶維持が困難になっている。読書き操作時の電荷の漏洩をある程度容認し得る装置を提供する。
【解決手段】漏洩した電荷はリフレッシュ操作で回復して、動作マージンが不足気味の記憶素子でも利用可能にする。記憶ブロック毎の読書き回数をカウンタで集計して、読書き回数が一定の値を超過した記憶ブロックをリフレッシュする。 （もっと読む）

【課題】テスト時に、ヒューズの状態を検出するのに基準となる臨界電圧を調整できるヒューズ回路を提供すること。
【解決手段】ヒューズイネーブル信号に応じて、ヒューズを備える電流経路を介して出力端を駆動するヒューズ部と、テストモード信号に応じて調整される臨界電圧を基準として、前記出力端の電圧レベルを検出してヒューズ状態信号を生成する電圧検出部とを備える。 （もっと読む）

【課題】高い回路性能と安定動作とを両立した半導体装置を製造することが可能な半導体装置の製造方法を提供する。
【解決手段】試験結果に応じた調整を行う調整回路を含む半導体装置の製造途中において、当該半導体装置を試験し（ステップＳ３）、その試験結果に応じて電子ビーム描画装置による電子ビーム描画によって、配線パターンやビアパターンなどを形成することにより、調整回路の回路パターンを確定させる（ステップＳ４）。その後は、残りの半導体製造工程を行い半導体装置を完成させる（ステップＳ５）。 （もっと読む）

自分に印加された電圧差に応答して電気コンダクタンスのレベルを可逆的に変化させるメモリ素子に特に適する３次元アレイを開示する。半導体基板の上の別々の距離のところに位置する複数のプレーンにメモリ素子が形成される。全プレーンのメモリ素子が接続されるビット線の２次元アレイは、基板からその複数のプレーンを通って垂直に向けられる。片側ワード線アーキテクチャは、２行のメモリ素子の間で１つのワード線を共有する代わりにメモリ素子の各行のために唯１つのワード線を設け、これによりアレイ中のメモリ素子をワード線を横断させてつなぐことを回避する。メモリ素子の行は同様にローカルビット線の対応する行によりアクセスされるけれども、ローカルビット線の隣接する行間での結合の拡張はなく、従ってワード線を越えるリーク電流はない。
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【課題】本発明は複数のメモリセルを含むメモリセル領域を備える半導体装置に関し、メモリセルブロックに含まれる全てのメモリセルに安定した特性を付与することを目的とする。
【解決手段】半導体装置の複数の層に、半導体装置の機能上必要なパターンである機能パターン１００と、機能上は不必要なダミーパターン１０２とを形成する。シリコン基板８０と機能パターン１００との間、あるいは機能パターン１００相互間には、所望の配線構成を形成するためプラグ１０４が形成されている。一方、各層のダミーパターン１０２間には、ダミーパターン１０２を所定電位の端子に導通させるためのダミープラグ１０６が形成されている。 （もっと読む）

【課題】電流値分布幅をより狭くして電流ウィンドウをより広げる。
【解決手段】半導体基板における電荷蓄積部に電荷を徐々に蓄積するため、ゲート電圧は書き込み回数が増加するに従って徐々に増加させる（Ｂ）。チャネル領域に流れる電流の値が、電荷蓄積部に蓄積される電荷の量が所定のデータに対応する値となった場合に該チャネル領域に流れる電流の予め定められた目標値よりも大きい領域において、該電流の値が該目標値に近づいた場合に、ソース電圧、ドレイン電圧を下げることにより、１回当たりの電荷の蓄積量の増加割合を減少させる（Ｃ）。よって、各電荷蓄積部への電荷の蓄積量が目標値を超えることを抑えることができる。 （もっと読む）

【課題】本発明は、不良ビットへの無駄なアクセスを抑制することができる不揮発性記憶装置および不揮発性記憶装置の製造方法を提供する。
【解決手段】第１の方向に延在する第１の配線と、前記第１の方向と非平行な第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線との間に挟持され前記第１の配線と前記第２の配線とを介して供給される電流により第１の状態と第２の状態との間を不可逆的に遷移可能な遷移層と、を有する判別部と、前記第２の配線に対して前記第１の配線と反対側に設けられ前記第２の方向と非平行な第３の方向に延在する第３の配線と、前記第２の配線と前記第３の配線との間に挟持され前記第２の配線と前記第３の配線とを介して供給される電流により第３の状態と第４の状態との間を可逆的に遷移可能な記録層と、を有する変化素子部と、を備えたことを特徴とする不揮発性記憶装置が提供される。 （もっと読む）

【課題】グローバルな閾値ばらつきの補正機能を備えた半導体装置を提供すること。
【解決手段】測定回路９は、ＳＲＡＭ２，３，４のいずれか１つのＳＲＡＭに、通常電圧よりも低い電圧で書き込みを行った後に通常電圧で読み出すことを各メモリセルに実行して書込不良ビット数を検出し、また、通常電圧で書き込みを行い、通常電圧よりも低い電圧での読み出しと通常電圧での読み出しとを行うことを各メモリセルに実行してディスターブ不良ビット数を検出し、検出した書込不良ビット数とディスターブ不良ビット数との大小関係からグローバルな閾値ばらつきの状態を判断し、数が多い方の不良ビット数から印加するバックゲートバイアスを決定し、ヒューズボックス７に記録する。ウェルバイアス生成回路８がヒューズボックス７に記録されたバックゲートバイアスに基づき生成するウェルバイアスにより搭載される全てのＳＲＡＭにバックゲートバイアスが印加される。 （もっと読む）

【課題】 膜の評価方法及び強誘電体メモリの製造方法に関し、表面に凹凸の多い薄膜の膜厚等をＸ線反射率法により精度良く測定する。
【解決手段】 膜を構成する結晶粒の平均粒径が２００ｎｍ以上、或いは、平均粒径が２００ｎｍ以上の結晶粒同士の一部が融合した融合結晶粒を含む被膜を被測定膜の表面に成膜する工程と、前記被膜及び前記被測定膜にＸ線を照射する工程と、前記被膜及び前記被測定膜から反射したＸ線の強度を測定してＸ線反射率法によって前記被測定膜の少なくとも膜厚を測定する工程とを設ける。 （もっと読む）

【課題】電気ヒューズの切断状態を良好に保つ。
【解決手段】電気ヒューズと他の素子を持つ半導体装置において、電気ヒューズと他の素子は、それぞれ、上層配線と下層配線と、それらを層間配線で接続するビアを有する。このとき、切断状態を正常にするために、電気ヒューズのビア径が、上層配線の断面積や、他の素子のビア径よりも小さい状態となるように、ビアや上層配線を設けるとともに、ビアや上層配線の寸法を換え、断面積比を最適化する。 （もっと読む）

【課題】積層チップパッケージの製造工程を簡略化し得る構造を備えた半導体基板、積層チップパッケージおよび半導体プレート並びにこれらの製造方法を提供する。
【解決手段】半導体基板は、スクライブラインに沿って複数の溝部が形成されている。半導体基板は、複数の溝部に形成されている絶縁層と、複数の溝部のいずれか少なくとも１つに接する矩形状の単位領域と、その単位領域から溝部の内側に延出された延出端子部を備えた配線電極とを有している。半導体基板は、スクライブラインに沿って複数の溝部を形成し、複数の溝部に絶縁材を埋め込み平坦化して絶縁層を形成し、複数の溝部のいずれか少なくとも１つに接する矩形状の単位領域から溝部の内側に延出された延出端子部を備える配線電極を形成することによって製造する。 （もっと読む）

【課題】 注入効率が高く、書き込まれた情報が安定的に保持される不揮発性半導体記憶装置並びにその駆動方法を提供する。
【解決手段】 メモリセル１は、Ｎ型基板２上に、Ｐ型の不純物拡散領域３，４を離間して形成し、両領域間に係る前記基板上において、不純物拡散領域３に隣接して形成された第一積層部１５と、不純物拡散領域４に隣接し前記第一積層部１５と離間して形成された第二積層部１６を備える。メモリセル１に対する書き込み処理時において、第一ゲート電極８に対し、同ゲート電極下方に位置する基板２の表面が弱反転状態となる条件の第一負電圧を印加し、第二ゲート電極１０に対し、前記第一負電圧よりも絶対値の大きい第二負電圧を印加し、不純物拡散領域４に対して前記第一負電圧よりも絶対値の大きいドレイン電圧を印加し、不純物拡散領域３に対して、前記ドレイン電圧よりも電位の高いソース電圧をそれぞれ印加する。 （もっと読む）

【課題】ダイオードの順方向特性を劣化させることなく逆方向特性を改善させる。
【解決手段】半導体記憶装置は、可変抵抗素子１９及びダイオードＤを有し、かつピラー状の第１及び第２のメモリセルと、第１のメモリセル及び第２のメモリセル間に設けられ、かつボイド２１を有する絶縁層２０とを含む。さらに、ダイオードＤの中央部は、その上部及び下部よりも幅が狭くなっている。 （もっと読む）

【課題】付加情報を記憶することができる不揮発性記憶装置、集積回路装置及び電子機器を提供すること。
【解決手段】不揮発性記憶装置は、電気的に書き換え可能な不揮発性の複数のメモリーセル及び複数のビット線を含む主記憶回路１０と、電気的に書き換え可能な不揮発性の複数の情報メモリーセル及び複数のビット線を含む情報記憶回路２０と、主記憶回路１０の対応ビット線と情報記憶回路２０の対応ビット線との電気的接続をオン状態又はオフ状態にするための選択トランジスターを含む選択回路とを含み、情報記憶回路２０は、主記憶回路１０の不良アドレス情報を記憶する第１の情報メモリーセルと、管理情報及び不揮発性記憶装置の外部の回路のための調整情報のうちの少なくとも一方の情報である付加情報を記憶する第２の情報メモリーセルとを含む。 （もっと読む）

【課題】 優れたＱｂｄ特性とＲｄ特性を兼ね備えた良質な酸化珪素膜を形成する方法を提供し、もって信頼性の高い半導体デバイスを提供する。
【解決手段】ウエハＷをプラズマ処理装置に搬入し、ウエハＷのシリコン層５０１の表面をプラズマ酸化処理してシリコン層５０１の上に膜厚Ｔ_１で酸化珪素膜５０３を形成する。次に、酸化珪素膜５０３が形成されたウエハＷを熱酸化処理装置に移送し、酸化珪素膜５０３に対して熱酸化処理を実施することにより、目標膜厚Ｔ_２で酸化珪素膜５０５が形成される。 （もっと読む）