【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】ワイドギャップ半導体、例えば酸化物半導体を含むメモリセルを用いて構成された半導体装置であって、メモリセルからの読み出しのために基準電位より低い電位を出力する機能を有する電位変換回路を備えた半導体装置とする。ワイドギャップ半導体を用いることで、メモリセルを構成するトランジスタのオフ電流を十分に小さくすることができ、長期間にわたって情報を保持することが可能な半導体装置を提供することができる。 （もっと読む）

【課題】半導体基板上に形成された周辺回路上にさらに多層配線層が形成された構造の半導体装置において、周辺回路を構成する素子の特性を変化させずに周辺回路の不良解析を行うことができる半導体装置を提供する。
【解決手段】半導体基板１１と、半導体基板１１上に層間絶縁膜３０を介して形成される多層配線構造を有する不揮発性メモリ層１４と、半導体基板１１上に形成され、不揮発性メモリ層１４中のメモリセルを制御する回路を含む周辺回路１２と、を備え、周辺回路１２を構成する素子に接続され、周辺回路１２の外部に引き出される配線３５と、配線３５の形成位置に対応する半導体基板１１の上面から所定の深さまで設けられる拡散層２７と、配線３５と拡散層２７との間を接続するコンタクト３１と、を有する電極加工部１５が、半導体基板１１上の周辺回路１２の形成領域Ｒ１以外の領域Ｒ２に形成される。 （もっと読む）

【課題】デプレッション型トランジスタを用いて構成される記憶素子を有する半導体装置であっても、正確な情報の保持を可能にすること。
【解決手段】あらかじめ信号保持部への信号の入力を制御するトランジスタのゲート端子に負に帯電させ、且つ電源との接続を物理的に遮断することにより負電荷を保持させる。加えて、一方の端子が当該トランジスタのゲート端子に電気的に接続される容量素子を設け、当該容量素子を介して当該トランジスタのスイッチングを制御する。 （もっと読む）

【課題】メモリセルの信頼性を向上可能な半導体記憶装置及びその製造方法を提供する。
【解決手段】
複数のメモリセルＭを備えたメモリセルアレイと、複数のメモリセルＭの行方向に配列されたメモリセルＭに共通に接続された複数のワード線ＷＬと、複数のメモリセルＭの列方向に配列されたメモリセルＭに共通に接続された複数のビット線ＢＬと、メモリセルＭにデータの書き込みを行うとき、奇数番目のビット線ＢＬに接続されたメモリセルＭと偶数番目のビット線ＢＬに接続されたメモリセルＭとで書き込み順序を規定したヒューズデータを記憶したヒューズとを備え、奇数番目または偶数番目のビット線ＢＬに接続されたメモリセルＭの閾値分布の小さい方のメモリセルＭから書き込みを行うようにヒューズデータの書き込み順序が規定されることを特徴とする半導体記憶装置。 （もっと読む）

【課題】より安定した内部電圧を素子に供給可能にした半導体装置を提供する。
【解決手段】内部電圧で動作する主回路と、内部電圧を生成して主回路に配線を介して供給する内部電圧生成部と、第１および第２の電極を備え、第２の電極が接地線に接続された複数の容量素子と、複数の容量素子のそれぞれに対応して設けられ、本体に電源が投入されると、容量素子が内部電圧の補償容量として機能するか否かを判定し、容量素子が補償容量として機能すると判定すると、容量素子の第１の電極を上記配線に接続する分離部とを有する。 （もっと読む）

【課題】トランジスタ特性に優れ、ゲート絶縁膜のゲート電極の近傍の領域中で電荷や電界の集中が起こらない半導体装置を提供する。
【解決手段】半導体装置は、トランジスタを備える。トランジスタのゲート絶縁膜は窒素原子及び酸素原子を含有する。ゲート絶縁膜は、半導体層に接する第１の面及びゲート電極に接する第２の面において窒素原子を含有せず、第1の面と第２の面の間に窒素原子濃度のピークを有する。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】酸化物半導体ＯＳを用い、オフ状態でのソースとドレイン間のリーク電流（オフ電流）が少ない書き込み用トランジスタ１６２、書き込み用トランジスタ１６２と異なる半導体材料を用いた読み出し用トランジスタ１６０及び容量素子１６４を含む不揮発性のメモリセルを有する半導体装置において、メモリセルへの情報の書き込みは、書き込み用トランジスタ１６２のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方と、読み出し用トランジスタ１６０のゲート電極とが電気的に接続されたノードＦＧに電位を供給し、ノードＦＧに所定量の電荷を保持させることで行う。書き込みを１×１０^９回行う前後において、メモリセルのメモリウィンドウ幅の変化量は２％以内である。 （もっと読む）

【課題】不揮発性メモリを用いた半導体装置において、消去動作の高速化及び低消費電力化を実現する。
【解決手段】チャネル形成領域、トンネル絶縁膜及び浮遊ゲートを順に積層した不揮発性メモリにおいて、チャネル形成領域を酸化物半導体層により構成する。さらに、チャネル形成領域の下側に、浮遊ゲートと対向する位置に消去用の金属配線を設けた構造とする。上記構造により、消去動作において、浮遊ゲートに蓄積された電荷はチャネル形成領域を介して金属配線に引き抜かれる。これにより、半導体装置の消去動作を高速化し、低消費電力化を実現できる。 （もっと読む）

【課題】メモリセルに負の閾値電圧を設定することができ、しかも安定な動作が可能な半導体記憶装置を提供する。
【解決手段】ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置され、前記メモリセルに負の閾値電圧を設定することが可能なメモリセルアレイと、前記ワード線、及びビット線の電位を制御する制御回路と、前記制御回路は、前記ビット線のうち第１のビット線ＢＬｏに接続されたメモリセルから負の閾値電圧の読み出し動作を行なう場合、前記第１のビット線に隣接して配置された第２のビット線ＢＬｅと、前記メモリセルアレイが形成されたウェルと、前記メモリセルアレイのソース線ＳＲＣに、正の第１の電圧Ｖｆｉｘを供給し、選択セルのワード線に前記第１の電圧より低い正の電圧を供給する。 （もっと読む）

【課題】自己収束消去動作を容易にすると共に保持状態の期間におけるメモリデバイスの電荷蓄積層内での電荷保持能力を保持してもいるトンネル誘電体構造を有する不揮発性メモリデバイスの提供。
【解決手段】半導体基板１０１であって、該基板の表面より下に配置され且つチャネル領域１０６によって分離されたソース領域１０２及びドレイン領域１０４を備えた半導体基板と、前記チャネル領域より上に配置されたトンネル誘電体構造１０２であって、低いホールトンネリング障壁高さを有する少なくとも１つの層を備えたトンネル誘電体構造と、前記トンネル誘電体構造より上に配置された電荷蓄積層１３０と、前記電荷蓄積層より上に配置された絶縁層１４０と、前記絶縁層より上に配置されたゲート電極１５０とを有するメモリセル、該メモリセルのアレイ及び操作方法と共に開示する。 （もっと読む）

【課題】本発明は、プローブテストが行われてから、プローブテストのためのロジック回路を除去し得る半導体装置を提供する。
【解決手段】本発明の半導体製造装置は、第１のチップ；前記第１のチップの周囲に配置されるスクライブレーン；及び、前記第１のチップのプローブテストを行うプローブテストロジック回路を含み、前記プローブテストロジック回路は、前記スクライブレーンの一部分に位置することを特徴とする。 （もっと読む）

プログラマブルメモリアレイ回路アーキテクチャ（例えば、ＰＲＯＭ、ＯＴＰＲＯＭ、及び他のそのようなプログラマブル不揮発メモリ等）を効果的に実施するための技術及び回路が開示される。回路は、メモリビットセルのアレイを有するアンチヒューズ方式を用いる。各ビットセルは、プログラム装置と、電流経路絶縁ウェルを有して構成され、メモリセル状態を記憶するアンチヒューズ素子とを有する。行／列選択回路、電力選択器回路、及び／又は読出回路とともに使用されるビットセル構造は、高密度のメモリアレイ回路設計及びレイアウトを可能にする。
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相変化メモリアレイを操作する方法を開示する。方法は、相変化メモリアレイに書き込まれるパターンを決定することと、パターンに従って、２つまたはそれ以上の適切なリセットシーケンスを相変化メモリアレイ上で実行し、相変化メモリアレイにパターンを書き込むことと、を含む。別の方法は、相変化メモリアレイ上でセットシーケンスを実行することと、相変化メモリアレイの適切な読み出しを実施し、セットシーケンスの実行から得られるパターンを取得することと、を含む。 （もっと読む）

【課題】ロジック回路を増やすことなく、第三者がメモリセルにアクセスできずかつ必要な場合にはいつでもアクセス可能なメモリセルを有する記憶装置を提供する。
【解決手段】本実施形態は、第１のメモリセルと、第２のメモリセルと、を有し、第２のメモリセルに設けられた第２のトランジスタの第２のチャネルが酸化物半導体膜からなる記憶装置であって、第２のメモリセルからのデータの読み出しは第２のトランジスタに紫外線を照射している時に行われる記憶装置によって解決する。 （もっと読む）

【課題】ＰＯＰの場合、下段パッケージの中央部には、半導体チップが搭載されているため、上段パッケージの半田ボールを周縁部に配置しなければならない等の制約がある。そこで、下段パッケージの上面に、サブ基板を配置することで、上段パッケージの様々なボール配置、あるいは様々なチップ部品を搭載することに対応できる。このようなデュアルフェイス型パッケージの場合、サブ基板の表面には複数の接続用ランドが配置される。そのため、テスト工程においてパッケージをソケット内に収納する際、サブ基板の表面を吸着することが困難となる。
【解決手段】本願の一つの発明は、デュアルフェイス型パッケージの電気的なテストにおいて、半導体パッケージの周辺部を保持した状態で、半導体パッケージをテスト用ソケットに搬送し、電気的なテストの後、そこから搬出する半導体装置の製造方法である。 （もっと読む）

【課題】複数のエリアを有する半導体システムにおいて不使用エリアにおける消費電力を削減する。
【解決手段】内部電源発生回路７０ｂ〜７０ｄを其々有する複数のコアチップＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７を制御するインターフェースチップＩＦと、を備えた半導体システムであって、前記インターフェースチップＩＦはコアチップＣＣ０〜ＣＣ７の不使用チップ情報ＤＥＦを保持する不使用チップ情報保持回路３３を備える。コアチップＣＣ０〜ＣＣ７は其々対応する不使用チップ情報ＤＥＦを不使用チップ情報保持回路３３から受け、該不使用チップ情報ＤＥＦが不使用状態を示すときには内部電源発生回路７０ｂ〜７０ｄを非活性とし、使用状態を示すときには内部電源発生回路７０ｂ〜７０ｄを活性とする。これにより、不使用チップにおける無駄な電力消費が削減される。 （もっと読む）

【課題】データ保持特性の良好な不揮発性メモリおよびその製造技術を提供する。
【解決手段】ゲート絶縁膜６上に多結晶シリコン膜７および絶縁膜８を順次堆積し、これら多結晶シリコン膜７および絶縁膜８をパターニングしてゲート電極７Ａ、７Ｂを形成した後、ゲート電極７Ａ、７Ｂの側壁に酸化シリコン膜からなるサイドウォールスペーサ１２を形成する。その後、基板１上にプラズマＣＶＤ法で窒化シリコン膜１９を堆積することにより、ゲート電極７Ａ、７Ｂと窒化シリコン膜１９とが直接接しないようにする。 （もっと読む）

【課題】 ベリファイ動作を高速化し、データの書き込み速度を向上する。
【解決手段】 メモリセルＭＣは、第１閾値電圧乃至第ｎ閾値電圧（ｎは２以上の自然数）により、データを記憶する。制御回路７は、入力データに応じて前記メモリセルに前記第１乃至第ｎ閾値電圧のいずれかを書き込む。制御回路７は、第１回目の書き込み動作により、メモリセルに第ｎ閾値電圧、第（ｎ−１）閾値電圧…第（ｎ−ｋ＋１）閾値電圧のｋ値の閾値電圧に書き込み、第２回目の書き込み動作により、メモリセルに第（ｎ−ｋ）閾値電圧、第（ｎ−ｋ−１）閾値電圧…第（ｎ−２ｋ＋１）閾値電圧のｋ値の閾値電圧に書き込み、第ｎ／ｋ回目の書き込み動作により、メモリセルに第ｋ閾値電圧、第（ｋ−１）閾値電圧…第２閾値電圧の（ｋ−１）値の閾値電圧を書き込む。 （もっと読む）

【課題】３次元積層デバイスの歩留まりの向上を図れるリソグラフィ工程を含む半導体装置の製造方法を提供すること。
【解決手段】複数の層を基板上に積層してなる３次元積層デバイスであって、前記複数の層の各々がデバイス回路が含まれたデバイス構造を具備してなる半導体装置の製造方法であって、前記複数の層のリソグラフィ工程に使用され、前記デバイス回路に対応するパターンが互いに同じであり、前記原版の欠陥に基づいた品質、前記原版の前記基板への転写性に基づいた品質、または、前記原版の使用回数に関しての品質が順位付けされた複数の原版のうち、一定以上の品質を有する原版を、下層のリソグラフィ工程に使用し、前記複数の原版のうち、前記一定以上の品質を有する原版を除いた原版を、上層のリソグラフィ工程に使用することを特徴とする。 （もっと読む）

【課題】貫通電極の基板からの抜け落ちを防止する。
【解決手段】半導体装置は、基板８０と、基板８０に設けられた１又は複数のビアホール９１と、１又は複数のビアホール９１内にそれぞれ設けられた貫通電極ＴＳＶとをそれぞれ有する複数のコアチップと、貫通電極ＴＳＶを通じて各コアチップと電気的に接続するインターフェースチップとを備え、ビアホール９１は、両端部の径ｒ１，ｒ３に比べて中央部ｒ２の径が大きいボーイング形状部分９１ａを有する。 （もっと読む）