【解決手段】
半導体デバイス（４００）を製造する方法は、半導体材質（４０２）の層及び半導体材質（４０２）の層の上の絶縁材質（４０４）の層を備える基板上に、ハードマスク材質（４０８）の層が絶縁材質（４０４）の層の上になるように、ハードマスク材質（４０８）の層を形成することによって開始する。多重露光フォトリソグラフィ手順が実行されて、ハードマスク材質（４０８）の層の上にフォトレジスト特徴部の結合されたパターンが作製され、またフォトレジスト特徴部の結合されたパターンを用いてハードマスク材質内に凹部線パターンが作製される。方法は、凹部線パターン（４２２）の指定された区画をフォトレジスト特徴部の遮断パターン（４４２）で覆い、そして溝（４５２）のパターンを絶縁材質（４０４）内に形成することによって継続し、ここで溝（４５２）のパターンは、フォトレジスト特徴部の遮断パターン（４４２）及びハードマスク材質（４０８）によって規定される。その後、電気伝導材質（４７２）が溝（４５２）内に堆積させられて、半導体デバイスのための導電線がもたらされる。 （もっと読む）

【課題】貫通電極の基板からの抜け落ちを防止する。
【解決手段】半導体装置は、基板８０と、基板８０に設けられた１又は複数のビアホール９１と、１又は複数のビアホール９１内にそれぞれ設けられた貫通電極ＴＳＶとをそれぞれ有する複数のコアチップと、貫通電極ＴＳＶを通じて各コアチップと電気的に接続するインターフェースチップとを備え、ビアホール９１は、両端部の径ｒ１，ｒ３に比べて中央部ｒ２の径が大きいボーイング形状部分９１ａを有する。 （もっと読む）

【課題】動作の信頼性が高い不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置にメモリセルアレイ及び制御回路を設け、メモリセルアレイには、それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体を設け、この積層体に積層方向に延びる貫通ホールを形成し、その内部にシリコンピラーを埋設し、電極膜とシリコンピラーとの間に電荷蓄積膜を設ける。これにより、電極膜とシリコンピラーとの交差部分毎にメモリセルが形成される。そして、制御回路は、フォーマット時に、全てのメモリセルに値「０」を書き込み、全てのメモリセルに対して値「０」を消去する動作を行い、積層体の最上段に形成されたメモリセルに記憶された値を読み出し、値「０」が読み出されたメモリセルについては、消去動作が不良であったと判定し、以後不使用とする。 （もっと読む）

【課題】電荷蓄積層での電子の蓄積または放出が十分でない場合に、不揮発性メモリ素子に保持された記憶状態の正誤を判定し、誤ったデータを読み出すことによる不良を低減する。
【解決手段】メモリセル領域１０４と、テスト領域１０５と、を含む半導体記憶回路１０３と、制御回路と、を有し、制御回路は、メモリセルへのデータの書き込み、第１の領域１０５Ａへの第１の記憶状態の書き込み、または第２の領域１０５Ｂへの第２の記憶状態の書き込みを行うための第１の動作を行い、第１の領域及び第２の領域からの第１の記憶状態または第２の記憶状態の読み出しを行うための第２の動作を行い、メモリセルからのデータの読み出しを行うための第３の動作を行い、第２の動作において、第１の領域からの読み出しが第１の記憶状態であるか、または第２の領域からの読み出しが第２の記憶状態であるかに応じて、第３の動作の正誤を判定する。 （もっと読む）

【課題】積層された複数の半導体チップ間で貫通電極切替情報を共有する。
【解決手段】複数の半導体チップ間でデータ転送を行うための複数の貫通電極を互いに共有した積層型半導体装置であって、複数の半導体チップに含まれる第１の半導体チップＩＦは、複数の貫通電極のうちデータ転送を行う貫通電極を指定する貫通電極切替情報ＳＷを保持し、複数の半導体チップに含まれる第２の半導体チップＣＣ０〜ＣＣ７に貫通電極切替情報ＳＷを転送する。本発明によれば、貫通電極切替情報ＳＷが第１の半導体チップＩＦから第２の半導体チップＣＣ０〜ＣＣ７に転送されることから、第２の半導体チップには貫通電極切替情報ＳＷを不揮発的に記憶する回路を設ける必要がない。これにより、第２の半導体チップのチップ面積を縮小することが可能となる。 （もっと読む）

【課題】チップ面積の増大を抑制しつつ、不良ブロックの非選択処理が可能な不揮発性半導体記憶装置を提供する。
【解決手段】メモリマット１０〜６０を含むメモリアレイをコの字型に配置し、メモリアレイが配置されていない空き領域にロジック回路９２およびアナログ回路９１を配置している。これにより、アナログ回路９１およびロジック回路９２などの周辺回路と電源パッド１０１およびデータパッド１００などのパッド帯との間で電源電圧および信号のやりとりが容易となる。また、アナログ回路９１については電源パッド１０１に近くなるため、電源配線抵抗による電圧降下を抑制でき、かつ電源パッド１０１付近でチャージポンプ用電源配線１０２と周辺回路用電源配線１０３とを分離することが可能となる。 （もっと読む）

【課題】破壊されたダイオードを確実に検出することが可能な不揮発性半導体記憶装置とその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、ダイオードと抵抗変化素子により構成された複数のメモリセルが行及び列に配置されたメモリセルアレイを有している。メモリセルに対して書き込み動作、消去動作、読み出し動作のうちの１つを実行する少なくとも前又は後にダイオードがテストされる（Ｓ２）。 （もっと読む）

【課題】大規模なＳＲＡＭセルの特性を高精度に測定する半導体装置及びそれを用いた評価方法を提供する。
【解決手段】ｍ行ｎ列のマトリクス状に配列されるＳＲＡＭセルを有する評価セルＣ１１〜Ｃｎｍと、ＳＲＡＭセルのＳＮＭ特性を測定する際にＳＲＡＭのラッチノードへ入力電圧を供給し、或いは出力電圧を検出する第１の主入出力線Ｖ０等と、評価セルを選択するための行選択信号供給用の行選択線Ｘ１〜Ｘｍと、列選択信号供給用の列選択線Ｙ１〜Ｙｎと、入力される行選択信号と列選択信号に応じてＳＲＡＭセルの選択／非選択を表す選択信号を出力する選択回路１０と、を備え、選択信号供給回路に入力される選択制御信号等により行選択信号と列選択信号を生成し、評価セル各々に設けられた第１のトランジスタＴ１〜第６のトランジスタＴ６を切り替え、ＳＲＡＭセルの測定評価を行う。 （もっと読む）

【課題】メモリマクロを含む半導体集積回路装置の遅延故障を確実に検出できないという問題があった。
【解決手段】メモリマクロを備える半導体集積回路装置１であり、スキャンモード制御信号（ＳＭＣ）に応じて、入力データ信号の値とスキャンテスト値とのいずれかを、動作クロックに従って保持する入力データ保持部２２−０〜２２−ｋと、テストモード制御信号（ＴＥＮ）に応じて、入力データ保持部２２−０〜２２−ｋが保持する値とメモリセル部が記憶するデータ値とのいずれかを、複数の入力データ保持部が動作する位相とは異なる位相に従って保持する出力データ保持部４１−０〜４１−ｋと、を備える。入力データ保持部２２−０〜２２−ｋと、出力データ保持部４１−０〜４１−ｋとは、入力データ保持部２２−０を先端として交互に直列に接続され、複数の出力データ保持部の一つが保持する値は、スキャンテスト値として後段の入力データ保持部へ伝送される。 （もっと読む）

【課題】抵抗メモリ素子の抵抗測定方法及び抵抗測定システムを提供すること。
【解決手段】抵抗メモリ素子の抵抗測定方法及び抵抗測定システムにおいて、前記抵抗メモリ素子の抵抗測定のために、まず、データ書き込みパルスを印加した後、抵抗読み取りパルスを印加する。前記抵抗読み取りパルスを印加した時のパルス波形から前記抵抗メモリ素子のセルを通して、降下する微少電圧と、これを使い、抵抗メモリ素子の抵抗を測定する。前記方法によると、抵抗メモリ素子のセルにデータを記録した直後の抵抗メモリ素子の抵抗を正確に測定することができる。 （もっと読む）

メモリデバイスを有するシステムにおいて、あるイベントがシステム操作中に検出される。メモリデバイスは、そのイベントの検出に応じて、メモリデバイスの使用に起因する劣化を反転させるために加熱される。別のシステムにおいて、メモリデバイスは、そのシステムの別のメモリデバイス内でのデータアクセス操作と同時に使用に起因する劣化を回復させるために加熱される。第１および第２のメモリデバイスと連結されたメモリコントローラを有する別のシステムにおいては、データは、メンテナンス操作が第１のメモリデバイス内において必要であると決定することに応じて、第１のメモリデバイスから第２のメモリデバイスに退避される。 （もっと読む）

【課題】金属ナノ結晶からなる離散的フローティングゲートを、移流集積法により形成する半導体記憶素子の製造方法を提供する。
【解決手段】製造方法は、シリコン基板１と、シリコン基板１上に形成されたトンネル絶縁膜に対向するように配置された第２の基板２１との間に、金属ナノ粒子が分散された粒子分散液２２を充填する充填工程と、トンネル絶縁膜の表面に沿った方向に、第２の基板２１をシリコン基板１に対して相対的に移動させることにより、トンネル絶縁膜の表面における第２の基板２１から露出した領域に形成される粒子分散液２２のメニスカス領域２３において、粒子分散液２２の溶媒を蒸発させることにより、トンネル絶縁膜上に金属ナノ粒子を離散的に配置する。 （もっと読む）

【課題】大規模な半導体集積回路における不良トランジスタの検出と、不良トランジスタの特性の測定とを高速で行うことができる、半導体集積回路評価方法を提供する
【解決手段】評価セルアレイ１１，１２中のトランジスタＴｒの閾値Ｖｔｈが、閾値Ｖｔｈの正規分布曲線に対して、５σ以内の分布から外れたものを、複数のセンスアンプＳＡ＿Ａ，ＳＡ＿Ｂを用いて判定（閾値Ｖｔｈ判定）する。そして、閾値Ｖｔｈが５σ以内の分布から外れたトランジスタＴｒに対して、トランジスタ特性の測定を行う。そして、上述の閾値Ｖｔｈ判定を行う際には、複数のセンスアンプＳＡ＿Ａ，ＳＡ＿Ｂ間のオフセット差により閾値Ｖｔｈの判定結果にバラツキが生じることを避けるため、複数のセンスアンプＳＡ＿Ａ，ＳＡ＿Ｂのオフセット差に応じた基準電流ＲＥＦを設定し、同一の入力に対して複数のセンスアンプの判定結果を一致させる。 （もっと読む）

【課題】任意のテストサイクルにおけるサイクル時間を局所的に自由に調整する。
【解決手段】一定周期で信号変化する第１のライトイネーブル信号と、ワード線の活性化/非活性化制御とビット線の活性化/非活性化制御との間の限界時間の確認を行う時間部分で信号変化する第２のライトイネーブル信号とを入力し、入力された第１および第２のライトイネーブル信号に基づいて、複数のコア制御信号が信号変化する時間間隔が局所的に第１のライトイネーブル信号の周期よりも短い複数のコア制御信号を発生し、発生された複数のコア制御信号を用いて抵抗変化メモリの動作確認を行う。 （もっと読む）

【課題】亀裂の原因を判別することができる強誘電体膜の評価方法、及びこれを用いた、製造工程にすぐにフィードバックをかけることができる液体噴射ヘッドの製造方法を提供する。
【解決手段】強誘電体膜の評価方法は、一対の電極間に形成した強誘電体膜に電圧を印加して、強誘電体膜にリークを生じさせるリーク発生工程と、発生したリークの発生数を測定し、発生数に基づいて強誘電体膜の評価を行う評価工程とを備える。液体噴射ヘッドの製造方法は、圧電素子形成工程後、この強誘電体膜の評価方法を行い、強誘電体膜の評価が良い場合には圧力発生室形成工程を行う。 （もっと読む）

【課題】メタル配線層や絶縁層を剥離した場合においても、半導体基板上におけるメモリセル等の物理的な位置を容易に確認できる、位置識別マークを提供する。
【解決手段】本発明の位置識別マークは、拡散層で形成される直線状の基板電位供給用パターン１１の側面部（辺側）に、凹凸形状を設けて形成される。そして、基板電位供給用パターン１１の一方の側（図１で上側）に、Ｙ（ｃｏｌｕｍｎ）方向の個数（左側から何個目の６４ｋブロックかを示す個数）、もう一方の側（図１で下側）に、Ｘ（Ｒｏｗ）方向の個数（下側から何個目の６４ｋブロックかを示す個数）を示す位置識別マークが形成される。この位置識別マークは、１〜６４の間の数値を示すように形成される。図１に示す例では、１，５，１０の単位で、幅Ｗ・長さＬを変えた凸状のパターンａ，ｂ，ｃ等を配置する。 （もっと読む）

【課題】強誘電体膜の配向率を改善し、強誘電体膜を有するデバイスの不良品発生率を小さくすること。
【解決手段】
基板上に強誘電体材料膜を形成する第１の工程と、前記強誘電体材料膜を形成した前記基板を熱処理炉内に配置し、前記熱処理炉内に熱処理雰囲気ガスを第１の流量で供給すると共に、前記第１の流量に対応する第２の流量で前記熱処理炉内を排気しながら、前記強誘電体材料膜を加熱して強誘電体膜を形成する第２の工程とを有すること。 （もっと読む）

ナノ構造に基づく電荷蓄積領域は、不揮発性メモリ装置に備えられており、選択ゲートおよび周辺回路の製造と一体に製造される。１つ以上のナノ構造コーティングは、メモリアレイ領域および周辺回路領域の基板に塗布される。選択ゲートや周辺トランジスタについての目標領域などの基板の不要な領域から、ナノ構造コーティングを除去するための様々な工程が、行われる。一例では、基盤のアクティブ領域にナノ構造を選択的に形成するために、自己組織化に基づく工程を用いて、１つ以上のナノ構造コーティングが形成される。自己組織化によって、ナノ構造コーティングのパターニングやエッチングを行うことなく、互いに電気的に分離されているナノ構造の個別のライン群を形成することができる。
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【課題】 電荷捕獲量の調節を容易且つ確実に行い、情報ばけ等の不都合の発生を防止して所望の多値情報を記憶する。
【解決手段】 ソース領域３−ドレイン領域４間のチャネル領域Ｃとゲート電極６との間に、ゲート酸化膜１１、シリコン窒化膜１２、シリコン酸化膜１３、シリコン窒化膜１４、シリコン酸化膜１５、シリコン窒化膜１６及びシリコン酸化膜１７が順次積層されてなる電荷捕獲膜５が配されて半導体記憶装置が構成される。ここで、各窒化膜１２，１４，１６とその下層の各酸化膜１１，１３，１５，１７との間に存するトラップに電荷を蓄積することで、４値（"００"，"０１"，"１０"，"１１"）の情報が記憶される。 （もっと読む）

【課題】半導体チップがパッケージに実装された状態でのヒューズ専用端子を不所望に増加させることなく、最終テスト工程での電気ヒューズ溶断を実現する。
【解決手段】第１パッド（Ｐ１）、第２パッド（Ｐ３）、第３パッド（Ｐ２）を半導体チップに設ける。上記第１パッドと上記第３パッドとの間には、所定電圧が印加されることでプログラミング可能な第１ヒューズ素子を有する第１ヒューズ部（ＷＦＭ）を設ける。上記第２パッドと上記第３パッドとの間には、所定電圧が印加されることでプログラミング可能な第２ヒューズ素子を有する第２ヒューズ部（ＰＦＭ）を設ける。上記第２パッドに結合された第１端子（Ｔ３）と、上記第３パッドに結合された第２端子（Ｔ２）をパッケージに設ける。上記第１端子は、上記第２端子とは電気的に独立しており、上記第１端子を介して、上記第２ヒューズ部にヒューズ溶断のための電圧を印加することができる。 （もっと読む）