【課題】可変抵抗素子を用いた不揮発性半導体装置において、ベリファイによる書き込み品質の向上を図る。
【解決手段】可変抵抗素子を使用した電気的に書き換え可能な不揮発性のメモリセルをマトリクス状に配置してなるメモリセルアレイと、書き込みデータに基づいて前記可変抵抗素子の抵抗値を変化させる複数種類の書き込みパルスを生成出力するパルスジェネレータと、パルスジェネレータにより生成出力された書き込みパルスをメモリセルに印加する選択回路と、メモリセルからベリファイ読み出しを行うセンスアンプと、センスアンプの出力からベリファイ結果を判定するステータス判定回路と、ステータス判定回路のベリファイ結果に基づいてメモリセルに追加書き込みを行う制御回路とを備える。 （もっと読む）

【課題】設計、製造および検査の各工程において作業効率を向上し得る不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】不揮発性メモリでは、第１配線層ＬＹ２に形成されるビット線ＢＬ１によりコンタクトホールＣＨ１，ＣＨ３，ＣＨ５を介してセルトランジスタ２１〜２５の各ドレインＤ２１〜Ｄ２５を共通に接続し、このビット線ＢＬ１にバイアホールＶＨ１，ＶＨ３，ＶＨ５を介して接続可能に配置したビット線ＢＬ２を第２配線層ＬＹ４に形成する。また、第１配線層ＬＹ２に形成されるソース線ＳＬ１によりコンタクトホールＣＨ２，ＣＨ４，ＣＨ６を介してセルトランジスタ２１〜２５の各ソースＳ２１〜Ｓ２５を共通に接続し、このソース線ＳＬ１にバイアホールＶＨ２，ＶＨ４，ＶＨ６を介して接続可能に配置したソース線ＳＬ２を第２配線層ＬＹ４に形成する。 （もっと読む）

【課題】複数ビット同時書き込みを可能とした抵抗変化メモリ装置を提供する。
【解決手段】抵抗変化メモリ装置は、複数本の並列するワード線、これと交差する複数本のビット線及び、ワード線とビット線の各交差部に配置されて抵抗値が可逆的に設定できる抵抗変化型メモリセルを有するセルアレイと、前記セルアレイの複数ワード線のうち選択ワード線に選択駆動電圧を与えるワード線駆動回路と、前記選択ワード線により選択される複数メモリセルに対して、第１の抵抗値状態を第２の抵抗値状態に遷移させるセットモード及び第２の抵抗値状態を第１の抵抗値状態に遷移させるリセットモードを同時に設定すべく複数のビット線を駆動するビット線駆動回路とを備える。 （もっと読む）

【課題】 半導体集積回路のチップサイズを低減する。
【解決手段】 入出力データを伝達する複数の入出力端子と、入出力データのうち互いに異なる番号のビットが割り当てられ、互いに異なるアドレスが割り当てられた複数のメモリセルアレイ領域とを備えている。ビット線スイッチは、各メモリセルアレイ領域のメモリセルにそれぞれ接続される複数のビット線を、メモリセルアレイ領域に形成された共有ビット線にそれぞれ接続する。センスアンプは、共有ビット線に接続され、前記ビット線スイッチを介して伝達される前記ビット線のデータを増幅する。センスアンプを、互いに異なるビットの入出力データに対して共有させることで、センスアンプの数を減らすことができ、チップサイズを低減できる。 （もっと読む）

【課題】半導体メモリの良否を確実に判定することができる半導体検査装置及び半導体検査方法を得る。
【解決手段】メモリセルアレイ１１０に対して最初にステップ４４０ａの１ビット分のセルの”１”読み出しテスト、ステップ４４０ｂの１ビット分のセルの”０”書き込み、ステップ４４０ｃの１ビット分のセルの”０”読み出しテストを実行することで、電源供給からステップ４４０ｃのリファレンスセルの”０”読み出しテスト開始までの時間を大幅に短縮できる。また、その結果、ノーマリーオントランジスタであるリファレンスカラムスイッチトランジスタ１２６のゲート１２６ｇの断線又は高抵抗によるリファレンスビット線１１６ｂの不良をスクリーニングすることができる。 （もっと読む）

【課題】集積回路メモリデバイス、および、単一の集積回路メモリデバイス内における複数のメモリタイプへのアクセスを提供する。
【解決手段】メモリデバイスは、エミュレートされる第１のメモリ領域およびエミュレートされる第２のメモリ領域を有する不揮発性メモリアレイと、インターフェースを有するコントローラとを備えている。メモリデバイスは、エミュレートされる第１のメモリタイプ、およびエミュレートされる第２のメモリタイプをエミュレートするように構成されている。メモリデバイスはさらに、メモリデバイスがエミュレートされる第１のメモリタイプをエミュレートする時にエミュレートされる第１のメモリ領域内にデータを記憶するように構成されており、また、メモリデバイスがエミュレートされる第２のメモリタイプをエミュレートする時にエミュレートされる第２のメモリ領域内にデータを記憶するように構成されている。 （もっと読む）

【課題】抵抗変化部の形成プロセスの負荷が低減されながら、素子のさらなる微細化および高集積化に対応できる新たな構造を有する抵抗変化素子を提供する。
【解決手段】基板１０と、基板１０上に配置された第１の電極１１および第２の電極１３と、第１および第２の電極の間に配置された抵抗変化部１２とを含み、第１および第２の電極の間の電気抵抗値が異なる２以上の状態が存在し、第１および第２の電極を介して抵抗変化部１２に駆動電圧または電流を印加することにより、上記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化素子１であって、第１の電極１１と絶縁膜１４との積層構造を有する積層体１５が基板１０上に配置され、抵抗変化部１２は、その側面が第１の電極１１および絶縁膜１４の双方の側面に接するように積層体１５と接しており、抵抗変化部１２と第２の電極１３とが、各々の側面において互いに接している素子とする。 （もっと読む）

【課題】ＦＥＯＬレベルから正負とも低電圧の範囲で拡散工程中のチャージアップから被保護素子を保護し、且つ、拡散工程完了後は被保護素子の駆動に必要な正負両極性の高電圧を被保護素子に印加することが可能な半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１に形成され、被保護素子電極２２を有する被保護素子２１と、半導体基板１１と電気的に接続された基板接続電極４２を有する基板接続部４１と、被保護素子電極２２と基板接続電極４２との間に形成されたヒューズ素子電極３２を有するヒューズ素子部３１とを備えている。ヒューズ素子電極３２は、所定の電流を流すことにより切断可能に形成され、ヒューズ素子電極３２が切断されていない状態において、被保護素子電極２２、基板接続電極４２及びヒューズ素子電極３２は、一体に形成された導電膜１５からなる。 （もっと読む）

【課題】本発明は、絶縁膜を電荷保存層として利用するフラッシュメモリ装置、そのプログラム及び消去方法、それを含むメモリシステム及びコンピュータシステムを提供する。
【解決手段】電荷保存層を有する不揮発性メモリ装置のプログラム又は消去方法であって、少なくとも一つの単位プログラム又は消去ループを行うステップを含み、各単位プログラム又は消去ループは、不揮発性メモリ装置の位置（例えば、ワードライン又は基板）に正又は負の電圧のような少なくとも一つのプログラムパルス、少なくとも一つの消去パルス、少なくとも一つの時間遅延、少なくとも一つのソフト消去パルス、少なくとも一つのソフトプログラムパルス及び／又は少なくとも一つの検証パルスを印加することを特徴とする。 （もっと読む）

【課題】不揮発性メモリに格納された内部回路の動作特性を設定するチューン情報を、メモリセル微細化時においても、電源投入後、正確かつ安定に読出す。
【解決手段】２つのメモリアレイ（１ａ、１ｂ）各々のメモリセルに互いに相補なデータをチューン情報としてツインセルモードで格納する。ツインセル（ＴＷ１、ＴＷ２）は、互いに相補なチューンデータを格納するメモリセル（ＭＣＡ１，ＭＣＡ２，ＭＣＢ１，ＭＣＢ２）で構成され、２つのツインセルが同一チューン情報を格納する。チューン情報読出モード時、ダブルツインセルモードでメモリセルの選択およびデータ読出を行い、２つのツインセルの記憶情報を読出す。読出回路（５）により読出されたデータ（Ｑ）に従って、対象回路の動作特性を設定する。 （もっと読む）

【課題】キャパシタにおける誘電体層の特性検査を容易にかつ正確に行うことができるようにしたキャパシタの検査方法と、このキャパシタの検査方法を用いた半導体装置の製造方法とを提供する。
【解決手段】基体上に第１電極膜５１ａ、強誘電体材料膜５２ａ、第２電極膜５３ａを形成する工程と、第２電極膜５３ａ上にハードマスク６０を形成する工程と、ハードマスク６０をマスクにして第２電極膜５３ａと強誘電体材料膜５２ａとを順次パターニングし、上部電極５３と強誘電体層５２との積層構造と第１電極膜５１ａとからなるキャパシタ構造５０を形成する工程と、第１電極膜５１ａと上部電極５３との間に電圧を印加し、キャパシタ構造５０における強誘電体層５２の特性検査を行う工程と、を含むキャパシタの検査方法である。 （もっと読む）

【課題】不揮発性メモリ素子のプログラム方法を提供する。
【解決手段】（イ）メモリセルにプログラム電圧を印加し、次いで、第１検証電圧で検証する第１プログラミングステップと、（ロ）第１検証電圧を利用した検証を通過したメモリセルに電荷の安定化を促進するための摂動パルスを印加するステップと、
（ハ）摂動パルスの印加後に第１検証電圧より高い第２検証電圧で検証するステップと、を含むことを特徴とする不揮発性メモリ素子のプログラム方法である。 （もっと読む）

【課題】ＦＥＯＬプロセスにおける拡散工程中のチャージアップから正負とも低電圧の範囲からメモリ素子を保護し、且つ製造工程完了後は、メモリ素子の駆動に必要な正負両極性の高電圧をメモリ素子に印加することが可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１１に形成された被保護素子と、第２導電型ウェル１４に形成された第１の保護トランジスタ４１と、第１導電型ウェル１３に形成された第２の保護トランジスタ４２とを備えている。第２の保護トランジスタ４２の第４のソース・ドレイン拡散層２２Ｂは第２の拡散層２７と接し、第３のソース・ドレイン拡散層２２Ａは、第２導電型ウェル１４において第１の保護トランジスタ４１の第２のソース・ドレイン拡散層２１Ｂと接している。第１の保護トランジスタ４１の第１のソース・ドレイン拡散層２１Ａは、被保護素子電極３２と接する第１の拡散層２６と接している。 （もっと読む）

欠陥をなくすように不揮発性半導体メモリ・デバイスを修復する方法が、半導体パッケージ内に含まれる不揮発性半導体メモリ・デバイスに関するメモリ耐久性インジケータを監視するステップを含む。前記メモリ耐久性インジケータが規定の限度を超えているかどうか判断される。最後に、メモリ耐久性インジケータが規定の限度を超えているという判断に応答して、デバイスがアニール処理される。
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【課題】生産性が向上されたテスト装置を提供する。
【解決手段】テスト装置は、第１テストアクティブ領域２１０と、第１テストアクティブ領域と他方向に離隔され、一方向に延長されて形成された第２テストアクティブ領域と、複数のテストゲートライン２３０と、テストゲートラインに隣接して第１および第２テストアクティブ領域上に形成された複数のテストコンタクト２４０と、第１テストアクティブ領域に形成されたテストコンタクトと第２テストアクティブ領域に形成されたテストコンタクトを一対ずつ電気的に接続する複数の接続アクティブ領域２１２と、第１テストアクティブ領域または第２テストアクティブ領域上に隣接して形成された２つのテストコンタクトをそれぞれ電気的に接続する複数の金属配線２７０とを含み、複数のテストコンタクトを電気的に接続するオープンコンタクトチェーンが形成される。 （もっと読む）

【課題】ＦｅＲＡＭ解析の高精度化を図る。
【解決手段】ＦｅＲＡＭをＦＩＢ等により加工して、その強誘電体キャパシタの強誘電体膜より上部電極側の部分と下部電極側の部分とを共に除去し、その強誘電体膜の上下面を露出させる（ステップＳ１）。その露出させた面に対し、ＴＥＭにより電子線を照射して、その強誘電体膜のＴＥＭ像や電子線回折像の取得、元素組成分析等を行う（ステップＳ２）。強誘電体膜を広範囲にわたって評価することができるため、強誘電体膜の異常個所を高い確率で見つけ出すことが可能になる。 （もっと読む）

【課題】 動作の高速化を図ることができ、可逆的に安定した書き換え特性と、良好な抵抗値のリテンション特性を有し、半導体製造プロセスと親和性の高い不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を備える不揮発性記憶装置および不揮発性半導体装置を提供する。
【解決手段】 本発明の不揮発性記憶素子は、第1電極１０３と、第２電極１０５と、第1電極１０３と第２電極１０４との間に介在させ、両電極１０３，１０５間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層１０４とを備え、この抵抗変化層１０４は少なくともタンタル酸化物を含み、当該タンタル酸化物をＴａＯ_xと表した場合に、０＜ｘ＜２．５を満足するように抵抗変化層１０４が構成されている。 （もっと読む）

集積回路(10)上のメモリ(14)のための電力供給電圧は、メモリを作動する間、動的に調整される。メモリを作動することは、供給電圧（V_DD1）でメモリに給電することを含む。メモリの作動中、集積回路のテストメモリ(16)は並行して電力を供給される。テストメモリおよびメモリは、各々第１のビットセル構成タイプのビットセルを含む。テストメモリのテストに基づいてメモリを作動させながら、供給電圧の電圧レベルが、調整される（30）。電圧レベルが、メモリの失敗した作動を保証しないだけでなく、供給電圧を正確に最小化した値とみなすように、外部の変化によって調整される。システム及び方法は、いかなる種類ものメモリでも実装されうる。メモリ(14)およびテストメモリ(16)は、分離されるか、または、集積回路上に散在して物理的に実装されうる。
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【課題】ＦＰＧＡセル及びアレー構造体の相互接続部を選択的にプログラムする方法を提供する。
【解決手段】各セルは、フローティングゲートが共通で且つ制御ゲートが共通であるスイッチ用フローティングゲート電界効果トランジスタ及び感知用フローティングゲート電界効果トランジスタを備えている。セルのプログラミングは、共通の制御ゲートラインと、感知トランジスタのソース／ドレインとをバイアスする電圧により行われる。 （もっと読む）

【課題】製造過程において半導体記憶素子の書き込みテストを行うことができる半導体集積回路を提供する。
【解決手段】光照射によりデータの記憶状態が変化するＰＲＯＭ２２が形成された基板１０と、基板１０のＰＲＯＭ２２が形成された面側に形成された多層配線構造７０と、を備え、多層配線構造７０に、ＰＲＯＭ２２が形成されたＰＲＯＭ領域２０に対向する位置に透光性材料により形成され、多層配線構造７０の外部からＰＲＯＭ２２への光導入路とされる透光領域８０と、透光領域８０の周囲に、複数層の遮光性材料により連続的に形成された遮光領域３０と、透光領域８０からみて遮光領域３０を介して外側に形成され、ＰＲＯＭ２２の記憶状態を操作するためのＰＡＤ部６０と、を備えた。 （もっと読む）