不揮発性メモリのためのプログラム及び消去方法
【課題】本発明は、絶縁膜を電荷保存層として利用するフラッシュメモリ装置、そのプログラム及び消去方法、それを含むメモリシステム及びコンピュータシステムを提供する。
【解決手段】電荷保存層を有する不揮発性メモリ装置のプログラム又は消去方法であって、少なくとも一つの単位プログラム又は消去ループを行うステップを含み、各単位プログラム又は消去ループは、不揮発性メモリ装置の位置(例えば、ワードライン又は基板)に正又は負の電圧のような少なくとも一つのプログラムパルス、少なくとも一つの消去パルス、少なくとも一つの時間遅延、少なくとも一つのソフト消去パルス、少なくとも一つのソフトプログラムパルス及び/又は少なくとも一つの検証パルスを印加することを特徴とする。
【解決手段】電荷保存層を有する不揮発性メモリ装置のプログラム又は消去方法であって、少なくとも一つの単位プログラム又は消去ループを行うステップを含み、各単位プログラム又は消去ループは、不揮発性メモリ装置の位置(例えば、ワードライン又は基板)に正又は負の電圧のような少なくとも一つのプログラムパルス、少なくとも一つの消去パルス、少なくとも一つの時間遅延、少なくとも一つのソフト消去パルス、少なくとも一つのソフトプログラムパルス及び/又は少なくとも一つの検証パルスを印加することを特徴とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、絶縁膜を電荷保存層として利用するフラッシュメモリ装置、そのプログラム及び消去方法、それを含むメモリシステム及びコンピュータシステムに関する。
【背景技術】
【0002】
不揮発性メモリは、電源が供給されなくてもメモリセル内に格納された情報を維持する。例えば、マスクROM(mask ROM:mask read−only memory)、プログラム可能なROM(PROM:programmable read−only memory)、消去及びプログラム可能なROM(EPROM:erasable programmable read−only memory)、電気的に消去及びプログラムが可能なROM(EEPROM:electrically erasable programmable read−only memory)を含む。
【0003】
不揮発性メモリは、多様な種類の電子製品、一例としてパーソナルコンピュータ(PC:personal compueter)、個人情報端末機(PDA:personal digital assistant)、セルラーフォン(cellular phone)、デジタルスチルカメラ(digital still camera)、デジタルビデオカメラ(digital video camera)、ビデオゲームプレーヤ(video game player)、メモリカード(memory card)、及び他の電子機器に広く用いられる。
【0004】
メモリカードの種類は、マルチメディアカード(MMC:multi media card)、SDカード(secure digital card)、コンパクトフラッシュ(登録商標)カード(compact flash card)、メモリスティック(memory stick)、スマートメディアカード(smart media card)、及びxDピクチャーカード(extreme digital picture card)を含むことができる。
【0005】
不揮発性メモリ装置のうち、フラッシュメモリは広く用いられる。フラッシュメモリは、セルとビットラインとの接続構造に応じて、NAND型とNOR型に区分される。読み出し速度が速く、書き込み動作が遅いため、NOR型フラッシュメモリは、コードメモリとして用いられる。書き込み速度が速く、単位領域当たりの価格が低いので、NAND型フラッシュメモリは、大型格納装置などに用いられる。
【0006】
NOR型フラッシュメモリは、パーソナルコンピュータ、ルータ、又はハブでのネットワーキング/基本入出力システム(BIOS:basic input/output system)、又は電話通信交換機で用いられうる。NOR型フラッシュメモリは、セルラーフォン、個人情報端末機、POS、個人インターネットクライアント構造(PCA:personal internet client architecture)に対するコードとデータの格納に用いられうる。
【0007】
NANDタイプフラッシュメモリは、モバイルコンピュータ、デジタルカメラ(スチール及び動作とも)、CDに近い品質の音声及びオーディオレコーダ、重要でかつ信頼性のある格納装置(例えば、半導体ディスク(SSD:solid state disk))のためのメモリカードに用いられる。
【0008】
図1は、インクリメンタル型ステップパルスプログラム(incremental step pulse programming:ISPP)方式を使用する複数の単位プログラムループを含む一般的なプログラムループを示す図である。図1に示すように、一つの単位プログラムループは、プログラム動作と検証読み出し動作を含むことができる。プログラム動作においてプログラム電圧Vpgmは、選択されたワードラインに印加され、パス電圧Vpassは、選択されないワードラインに印加される。検証読み出し動作で検証電圧Vvfyは、選択されたワードラインに印加される。読み出し電圧Vreadは、選択されないワードラインに印加される。ISPP方式で、プログラム電圧Vpgmは、各単位プログラムループに対してデルタ電圧(ΛV:delta voltage)分だけ増加される。
【0009】
同様に、図2は、ISPP方法を使用する複数の単位消去ループを含む一般的な消去ループを示す図である。消去ループは、消去動作と検証読み出し動作とを含むことができる。消去動作は、選択されたブロックの基板で消去電圧Versの応用を含むことができる。検証読み出し動作は、選択されたワードラインで検証電圧Vvfyと選択されないワードラインで読み出し電圧Vreadの応用とを含むことができる。典型的なISSP方式で、消去電圧Versは、各単位消去ループに対してデルタ電圧(ΛV)分だけ増加される。
【発明の開示】
【発明が解決しようとする課題】
【0010】
チャージトラップ型フラッシュメモリ装置は、絶縁膜を電荷保存層として利用する構造的な特徴のため、プログラム又は消去動作後に電子、及び/又はホールが再配列/再結合されて、フラッシュメモリセルのしきい電圧が変化するという問題点がある。
【0011】
そこで、本発明の目的は、上述した諸問題点を解決するために提案されたものであって、フラッシュメモリセルのしきい電圧の変化を防止/最小化できるフラッシュメモリ装置、そのプログラム及び消去方法、並びにそれを含むメモリシステム及びコンピュータシステムを提供することにある。
【課題を解決するための手段】
【0012】
本発明の実施の形態による電荷保存層を有する不揮発性メモリ装置のプログラム方法は、少なくとも一つの単位プログラム消去ループを含み、各単位プログラム又は消去ループは、不揮発性メモリ装置の位置(例えば、ワードライン又は基板)に正又は負の電圧のような少なくとも一つのプログラムパルス、少なくとも一つの消去パルス、少なくとも一つの時間遅延、少なくとも一つのソフト消去パルス、少なくとも一つのソフトプログラムパルス及び/又は少なくとも一つの検証パルスを印加することを特徴とする。
【0013】
本発明の実施の形態による充電ストレージレイヤを有する不揮発性メモリ装置のプログラム方法は、少なくとも一つの単位プログラムループを行うステップを含み、各単位プログラムループは、ワードラインに少なくとも二つのプログラムパルスを印加するステップと、前記ワードラインに少なくとも二つの時間遅延を加えるステップと、前記ワードラインに検証パルスを印加するステップとを含む。
【0014】
本発明の実施の形態による充電ストレージレイヤを有する不揮発性メモリ装置の消去方法は、少なくとも一つの単位消去ループを行うステップを含み、各単位消去ループは、ワードラインに少なくとも二つの消去パルスを印加するステップと、前記ワードラインに少なくとも二つの時間遅延を加えるステップと、前記ワードラインに検証パルスを印加するステップとを含む。
【発明の効果】
【0015】
本発明によれば、プログラム/消去動作後のフラッシュメモリセルのしきい電圧の変化を防止/最小化することができる。
【発明を実施するための最良の形態】
【0016】
以下、詳細な本発明の実施の形態は、ここに記述される。しかしながら、ここに記述される特定構造及び/又は機能の詳細は、発明の実施の形態を記述するための目的のみで記述されたものである。しかしながら、請求項は、以下に記述された実施の形態に限定されず、多くの代替形態で実施されうる。
【0017】
ある構成要素が他の構成要素に「接して」、「接続されて」、又は「結合されて」と指称されれば、それは、他の構成要素に直接接して、接続されて、又は結合されることができるか、又は中間構成要素が存在しうると理解されるであろう。これと反対に、一つの構成要素が他の構成要素に「直接接して」、「直接接続されて」、「直接結合されて」と指称されれば、それは、中間構成要素が存在しないことを意味する。下記で使用されているように、「及び/又は」という用語は、羅列した項目と関連した一つ又はそれ以上のすべて及びある組み合わせを含む。
【0018】
たとえ第1、第2、第3などの用語が多様なエレメント(elements)、構成要素(components)、領域(regions)、レイヤ(layers)及び/又はセクション(sections)を記述するために使用されても、このようなエレメント、構成要素、領域、レイヤ及び/又はセクションは、前記用語によって限定されないと理解されるであろう。このような用語は、単に他のエレメント、構成要素、領域、レイヤ又はセクションからエレメント、構成要素、領域、レイヤ又はセクションを区分するのに使用される。したがって、第1エレメント、構成要素、領域、レイヤ又はセクションは、本発明の実施の形態で教示するものから逸脱せずに第2エレメント、構成要素、領域、レイヤ又はセクションの用語として下記で称することができる。
【0019】
空間に関連した用語、「より低い」、「下に」、「低い」、「上に」、「上位の」、そしてそのような用語は、記述された一つの構成要素と特徴に関連して図面に示された他の構成要素又は特徴に対する説明を容易にするために用いられる。空間関連用語は、図面に示された位置とともに使用又は動作において装置の他の位置も含むことを意味すると理解される。
【0020】
用語は、単に本発明の特定実施の形態で記述された目的のために使用することができ、この用語は限定されない。ここで使用された単一用語「一つの」、「前記」などは、文脈で別の物を明確に指示している場合を除き、複数の形態を含むことができる。それは、特徴、整数、ステップ、動作、エレメント、及び/又は構成要素に定義されて具体化された存在又は詳細化で使用されるとき、「含む」又は「含んだ」の用語としてより理解されうるが、一つあるいはそれ以上の他の特徴、整数、ステップ、動作、エレメント、及び/又は構成要素の添加の存在又は付加により排除されない。
【0021】
仮に、他のものが定義されないと、下記で使用されたすべての用語(技術的及び/又は科学的な用語を含む)は、本発明の実施の形態が属する技術分野における通常の技術中の一つにより一般的に理解されるものと同じ意味を有する。それは、共通的に辞書で使用される用語で定義され、技術分野の文脈でそれが定義され一貫した意味で翻訳されなければならず、ここで定義されない理想的又は過度に一般的な常識で翻訳されない用語としてさらに理解される。
【0022】
添付した図面に示す実施の形態を参照し、参照番号は、全体的に構成要素を指称するものである。実施の形態は、図面に示された領域の特定形状に制限されるように構成されてはならず、例えば、製造に応じる結果である形状における逸脱を含む。例えば、長方形に示されたインプラント領域(implanted region)は、典型的にこのインプラント領域にインプラントから境界変形より丸いか、又は曲がった特徴、及び/又はその終端にインプラント濃度の勾配を有するはずである。同様に、インプラントによって形成された埋め込み領域(buried region)は、埋め込み領域とインプラントが発生する表面間の領域でのインプラントとなる。したがって、図面に示された領域は、事実上概略的で、それらの形状は、装置領域の実際形状として示したことを意味せず、請求項の範囲に限定されない。
【0023】
図3は、本発明の実施の形態によるNANDフラッシュメモリブロック図を示す図である。
図3に示すように、NANDフラッシュメモリ(NAND flash memory)は、NANDフラッシュアレイ(NAND flash array)を含むことができ、複数のワードラインを介して「X−バッファ(X−buffer)、ラッチ(latch)、及びデコーダ(decoder)」と「Y−バッファ(y−buffer)、ラッチ、及びデコーダ」にアクセスされ、複数のビットラインを介してページレジスタ(page register)及び感知増幅器(S/A:sense amplifier)、Y−ゲートにアクセスされる。NANDフラッシュメモリは、また外部信号の送信と受信のための出力ドライバ(output dirver)を備え、NANDフラッシュアレイにアクセスするための命令を送信し命令を受信するための命令レジスタ(command register)、制御ロジック(control logic)及び高電圧発生器(high voltage generator)を含むことができる。NANDフラッシュメモリは、NANDフラッシュアレイから又はNANDフラッシュアレイにデータアクセスの制御のためのグローバルバッファ(global buffer)、入出力バッファ(I/O Buffer)及びラッチも含むことができる。図3にはNANDフラッシュメモリの詳細構造が一例として示されており、他の構造又は変更されたものが用いられうる。NANDフラッシュアレイは、所望の配置と大きさになりうる。
【0024】
図4A及び図4Bは、さらに具体的な本発明の実施の形態によるNANDフラッシュメモリ装置100、110のブロック部分を示す図である。
図4A及び図4Bに示すように、X−デコーダ(X−decoder)130は、ワードラインWL、ストリング選択ライン(String Selection Line、以下、SSLとする)、グラウンド選択ライン(Ground Selection Line、以下、GSLとする)を含む複数のラインの電圧を制御し、これに対しページバッファ回路(page buffer circuit)150は、ビットライン110_1…110_M、例えば偶数と奇数のビットラインの電圧を制御する。図4A及び図4Bに示すように、SSLとビットラインとの交差点は、ストリング選択トランジスタ(String Selection Transistor、以下、SSTとする)であり、GSLとビットラインとの交差点は、グラウンド選択トランジスタ(Ground Selection Transistor、以下、GSTとする)であり、ワードラインWLとビットラインとの交差点は、メモリセルトランジスタ(Memory Cell Transistor、以下、MCTとする)MCT<0>…MCT<N−1>であり、NANDフラッシュアレイ110を構成する。選択トランジスタ、SSTとGSTは、図4Aに示すように、メモリセルトランジスタMCT<0>…MCT<N−1>と異なる構造を有するように構成されうる。これに対し、選択トランジスタ、SSTとGSTは、図4Bに示すように、メモリセルトランジスタMCT<0>…MCT<N−1>と同一構造を有するように構成されうる。ストリングに含まれた選択トランジスタ(SSTとGST)の数は可変できる。
【0025】
図5A及び図5Bは、本発明の実施の形態によるプログラムループを示す図である。
図5A及び図5Bに示すように、プログラムループは、一つ又はそれ以上の単位プログラムループLOOPi(iは、1以上の整数(i≧1))を含むことができる。図5A及び図5Bに示すような本発明の実施の形態において、各単位プログラムループLOOPiは、プログラム動作(Program operation)P41、時間遅延動作(time delay operation)P42、及び/又は検証読み出し動作(verify read operation)P43を含むことができる。本発明の実施の形態において時間遅延動作P42は、プログラム動作P41と検証読み出し動作P43との間にある。本発明の実施の形態において、時間遅延動作P42は、電荷トラップ層で電荷が再分配及び/又は再結合されるための時間マージンを与える。本発明の実施の形態において、プログラムセルのしきい電圧Vthは、時間遅延動作P42の間に変更されうる。
【0026】
図5Bに示すように、プログラム動作P41は、メモリセルトランジスタのワードラインに正のプログラム電圧Vpgmのパルスを印加することができ、検証読み出し動作P43は、メモリセルトランジスタのワードラインに正の検証読み出し電圧Vvfyのパルスを印加することができる。本発明の他の実施の形態においてプログラム動作P41は、メモリセルトランジスタの基板に負のプログラム電圧Vpgmのパルスを印加することができ、検証読み出し動作P43は、メモリセルトランジスタの基板に負の検証読み出し電圧Vvfyのパルスを印加することができる。
【0027】
図6に示すように、時間遅延動作P42の区間は、1μs〜900msの範囲に属するか、又はその間の何れかの区間でありうる。
【0028】
図7は、本発明の実施の形態によるプログラムループを示す図である。
図7に示すように、プログラムループは、一つ又はそれ以上の単位プログラムループLOOPi(iは、1以上の整数(i≧1))を含むことができる。図7に示された本発明の実施の形態において、各単位プログラムループLOOPiは、プログラム動作P51、時間遅延動作P53、及び/又は検証読み出し動作P52を含むことができる。本発明の実施の形態において時間遅延動作P53は、プログラム動作P51以後、及び検証読み出し動作P52以後にある。本発明の実施の形態において前記時間遅延動作P53は、電荷トラップ層で電荷が再分配及び/又は再結合されるための時間マージンを与える。本発明の実施の形態において、プログラムセルのしきい電圧(Vth)は、時間遅延動作P53の間に変更されうる。
【0029】
図5Bと同様に、プログラム動作P51は、メモリセルトランジスタのワードラインに正のプログラム電圧Vpgmのパルスを印加することができ、検証読み出し動作P52は、メモリセルトランジスタのワードラインに正の検証読み出し電圧Vvfyのパルスを印加することができる。図4Bと同様に、プログラム動作P51は、メモリセルトランジスタの基板に負のプログラム電圧Vpgmのパルスを印加することができ、検証読み出し動作P52は、メモリセルトランジスタの基板に負の検証読み出し電圧Vvfyのパルスを印加することができる。
【0030】
図8に示すように、時間遅延動作P53の区間は、1μs〜900msの範囲に属するか、又はその間の何れかの区間でありうる。
【0031】
図9A及び図9Bは、本発明の実施の形態によるプログラムループを示す図である。
図9A及び図9Bに示すように、プログラムループは、一つ又はそれ以上の単位プログラムループLOOPi(iは、1以上の整数(i≧1))を含むことができる。図9A及び図9Bに示された本発明の実施の形態において、各単位プログラムループLOOPiは、プログラム動作P61、ソフト消去動作(S/E operation:soft erease operation)P62、及び/又は検証読み出し動作P63を含むことができる。本発明の実施の形態において、ソフト消去動作P62は、プログラム動作P61と検証読み出し動作P63との間にある。本発明の実施の形態において、ソフト消去動作P62は、電荷トラップ層で電荷が再分配及び/又は再結合されることを加速する。本発明の実施の形態において、ソフト消去動作P62から提供される電圧(又は電界)は、プログラム動作P61から提供される電圧(又は電界)より小さくありうる。
【0032】
図9Bに示すように、プログラム動作P61は、メモリセルトランジスタのワードラインに正のプログラム電圧Vpgmのパルスを印加することができ、検証読み出し動作P63は、メモリセルトランジスタのワードラインに正の検証読み出し電圧Vvfyのパルスを印加することができる。そして、ソフト消去動作P62は、メモリセルトランジスタの基板に正の消去電圧VSEのパルスを印加することができる。
【0033】
本発明の実施の形態において、プログラム動作P61は、ワードラインに負のプログラム電圧Vpgmのパルスを印加することができ、ソフト消去プログラム動作P62は、メモリセルトランジスタの基板に負のプログラム電圧のパルスVSEを印加することができる。
【0034】
本発明の実施の形態において、プログラム動作P61は、基板に負のプログラム電圧Vpgmのパルスを印加することができ、ソフト消去動作P62は、メモリセルトランジスタの基板に正のプログラム電圧VSEのパルスを印加することができる。
【0035】
本発明の実施の形態において、プログラム動作P61は、ワードラインに正のプログラム電圧Vpgmのパルスを印加することができ、ソフト消去動作P62は、メモリセルトランジスタのワードラインに負のプログラム電圧VSEのパルスを印加することができる。
【0036】
本発明の実施の形態において、図2の制御ロジックと高電圧発生器は、NANDフラッシュアレイのメモリセルトランジスタにパルスVSEを供給することができる。
【0037】
図10は、図8A及び図8Bのプログラム動作P61の間の電界の方向を一例として示した。
図10に示すように、正のプログラム電圧Vpgmが制御ゲートに印加される時に、電界は、制御ゲートから基板に形成されることができる。
【0038】
図11は、図9A及び図9Bのソフト消去動作P62のための電界方向を示す図である。
図11に示すように、正のソフト消去電圧が基板に印加される時に、電界は、基板から制御ゲートに形成されることができる。
【0039】
図12は、本発明の実施の形態によるさらに具体的な単位プログラムループLOOPiを示す図である。
図12に示すように、LOOP0は、プログラム動作P61、ソフト消去動作P62、及び/又は検証読み出し動作P63を含むことができる。図12に示すように、プログラム電圧Vpgmと検証電圧Vverifyは、選択されたワードラインに印加され、これに対しパス電圧Vpassと検証読み出し電圧Vreadとは、すべての選択されないワードラインに印加される。図12の本発明の実施の形態において、電圧VSEは、基板でソフト消去電圧として印加される。
【0040】
図12に示すように、電圧Vpgm、Vverify、Vpass、Vread、及びVSEの大きさは、単位プログラムループLOOPi内で多様に変更されうる。また、電圧Vpgm、Vverify、Vpass、Vread、及びVSEの大きさは、一つの単位プログラムループLOOPiから他の単位プログラムループLOOPi+1まで又はページ0の一つの単位プログラムループLoopiから他のページ1の単位プログラムループLOOP0まで多様に変更されうる。
【0041】
また、電圧Vpgm、Vverify、Vpass、Vread、及びVSEの区間は、単位プログラムループLOOPi内で多様に変更されうる。また、図11に示すように、電圧Vpgm、Vverify、Vpass、Vread、及びVSEの区間は、一つの単位プログラムループLOOPiから他の単位プログラムループLOOPi+1まで又はページ0の一つの単位プログラムループLoopiからページ1の他の単位プログラムループLOOP0まで多様に変更されうる。例えば、ページ0のループ0で電圧VSEの区間は、t3と示されており、ページ1のループ0で電圧VSEの期間は、t4と示されている。ここで、t3は、t4より大きい(t3>t4)。
【0042】
本発明の実施の形態においてページ0とページ1(そして、次のページ)は、単一レベルページであって、他のワードラインに適用されうる。他の実施の形態において、ページ0とページ1(そして、次のページ)は、多重レベルページとして同一ワードラインに適用されうる。
【0043】
図5A〜図11と関連し、上記で論議された変更例は、図12に示す本発明の実施の形態に適用されうる。
【0044】
図13A及び図13Bは、本発明の実施の形態による消去ループを示す図である。
図13A及び図13Bに示すように、消去ループは、一つ又はそれ以上の消去単位ループLOOPiを含むことができる。図13A及び図13Bに示すように、各単位消去ループLOOPiは、消去動作P1、時間遅延動作P2、及び/又は検証読み出し動作P3を含むことができる。本発明の実施の形態において、時間遅延動作P42は、消去動作P1と検証読み出し動作P3との間に存在できる。本発明の実施の形態において、時間遅延動作P2は、電荷トラップ層で電荷が再分配及び/又は再結合されるための時間マージンを与える。本発明の実施の形態において、プログラムセルのしきい電圧(Vth)は、時間遅延動作P2の間に変更されうる。
【0045】
図13Bに示すように、消去動作P1は、基板に正の電圧VERASEのパルスを印加することができ、検証読み出し動作P3は、メモリセルトランジスタのワードラインに正の検証読み出し電圧Vvfyのパルスを印加することができる。
【0046】
本発明の他の実施の形態において、消去動作P1は、基板に負のプログラム電圧Vpgmのパルスを印加することができ、検証読み出し動作P3は、メモリセルトランジスタのワードラインに負の検証読み出し電圧Vvfyのパルスを印加することができる。
【0047】
図14に示すように、時間遅延動作P2の区間は、1μs〜900msの範囲に属するか、又はその間の何れかの区間でありうる。
【0048】
図15は、本発明の実施の形態による消去ループを示す図である。
図15に示すように、消去ループは、一つ又はそれ以上の単位消去ループLOOPi(iは、1以上の整数(i≧1))を含むことができる。図15に示す本発明の実施の形態において、各単位消去ループは、消去動作P11、時間遅延動作P13、及び/又は検証読み出し動作P12を含むことができる。本発明の実施の形態において時間遅延P13は、消去動作P11以後と検証読み出し動作P12以後でありうる。本発明の実施の形態において、時間遅延動作P13は、電荷トラップ層で電荷が再分配及び/又は再結合されるための時間マージンを与える。本発明の実施の形態において、プログラムセルのしきい電圧(Vth)は、時間遅延動作P13の間に変更されうる。
【0049】
図13Bと同様に、消去動作P11は、基板に正の電圧VERASEのパルスを印加することができ、検証読み出し動作P12は、メモリセルトランジスタのワードラインに正の検証読み出し電圧Vvfyのパルスを印加することができる。
【0050】
図16に示すように、時間遅延動作P13の区間は、1μs〜900msの範囲に属するか、又はその間の何れかの区間でありうる。
【0051】
図17A及び図17Bは、本発明の実施の形態による消去ループを示す図である。
図17A及び図17Bに示すように、消去ループは、一つ又はそれ以上の単位消去ループLOOPi(iは、1以上の整数(i≧1))を含むことができる。図17A及び図17Bに示す本発明の実施の形態において、各単位消去ループLOOPiは、消去動作P21、ソフトプログラム動作(S/P operation:soft program operation)P22、及び/又は検証読み出し動作P23を含むことができる。本発明の実施の形態において、ソフトプログラム動作P22は、消去動作P21と検証読み出し動作P23との間で行われうる。本発明の実施の形態において、ソフトプログラム動作P22は、電荷トラップ層で電荷が再分配及び/又は再結合されることを加速する。本発明の実施の形態において、ソフトプログラム動作P22から提供される電圧(又は電界)は、消去動作P21から提供される電圧(又は電界)より小さくありうる。
【0052】
図17Bに示すように、消去動作P21は、基板に正のプログラム消去電圧VERASEのパルスを印加することができ、検証読み出し動作P23は、メモリセルトランジスタのワードラインに正の検証読み出し電圧Vvfyのパルスを印加することができる。そして、ソフトプログラム動作P22は、メモリセルトランジスタのワードラインに正のソフトプログラム電圧VSPのパルスを印加することができる。
【0053】
本発明の実施の形態において、消去動作P21は、基板に正の消去電圧VERASEのパルスを印加することができ、ソフトプログラム動作P22は、メモリセルトランジスタの基板に負のソフトプログラム電圧VSPのパルスを印加することができる。
【0054】
本発明の実施の形態において、消去動作P21は、基板に負の消去電圧VERASEのパルスを印加することができ、ソフトプログラム動作P22は、メモリセルトランジスタのワードラインに負のソフトプログラム電圧VSPのパルスを印加することができる。
【0055】
本発明の実施の形態において、消去動作P21は、ワードラインに負の消去電圧VERASEのパルスを印加することができ、ソフトプログラム動作P22は、メモリセルトランジスタのワードラインに正のソフトプログラム電圧VSPのパルスを印加することができる。
【0056】
本発明の実施の形態において、図3の制御ロジックと高電圧発生器は、NANDフラッシュアレイのメモリセルトランジスタにパルスVSPを供給することができる。
【0057】
図18は、図17の消去動作P21の間に電界の方向を一例として示す図である。
図18に示すように、正の消去電圧VERASEが基板に印加される時に、電界は、基板から制御ゲートに形成されることができる。
【0058】
図19は、図17のソフトプログラム動作P22のための電界方向を示す図である。
図19に示すように、正のソフトプログラム電圧VSPが制御ゲートに印加される時に、電界は、制御ゲートから基板に形成されることができる。
【0059】
図20は、本発明の実施の形態による、さらに具体的な単位消去ループLOOPiを示す図である。
図20に示すように、LOOP0は、消去動作、ソフトプログラム動作、及び/又は検証読み出し動作を含むことができる。図9に示すように、消去電圧VERASEは、基板に印加され、これに対し、ソフトプログラム電圧VSPと検証電圧Vverifyは、すべてのワードラインに印加されうる。
【0060】
図20に示すように、電圧VERASE、Vverify、及びVSPの大きさは、単位プログラムループLOOPi内で多様に変更されうる。また、電圧VERASE、Vverify、及びVSPの大きさは、一つの単位プログラムループLOOPiから他の単位プログラムループLOOPi+1まで及び/又はページ0の一つの単位消去ループLOOP0からページ1の他の単位ループLOOP0まで多様に変更されうる。
【0061】
また、電圧VERASE、Vverify、及びVSPの区間は、単位消去ループLOOPi内で多様に変更されうる。また、図20に示すように、電圧VERASE、Vverify、及びVSPの区間は、一つの単位プログラムループLOOPiから他の単位プログラムループLOOPi+1まで及び/又はページ0の一つの単位消去ループLOOP0からページ1の他の単位ループLOOP0まで多様に変更されうる。例えば、ページ0のLOOP0でVSPの区間は、t1と示され、これとは異なりページ1のLOOP0でVSPの区間は、t2と示されている。ここで、t1は、t2より大きい(t1>t2)。
【0062】
本発明の実施の形態において、ページ0とページ1(そして、次のページ)は、単一レベルページであって、相違なるワードラインに適用されうる。他の実施の形態において、ページ0とページ1(そして、次のページ)は、多重レベルページであって、同じワードラインに適用されうる。
【0063】
図13A〜図19と関連して、上記で論議された何れの変化及び/又は代案は、図20に示す本発明の実施の形態に適用されうる。
【0064】
図21は、本発明の実施の形態によるプログラム又は消去ループLOOP0からLOOPiを示す図である。
【0065】
図21に示すように、一つの単位プログラムループLOOP0は、時間遅延動作TDを含むことができ、他の単位プログラムループLOOP1は、ソフト消去動作S.Eを含むことができる。同様に、一つの単位消去ループLOOP0は、時間遅延動作T.Dを含むことができ、他の単位消去ループLOOP1は、ソフトプログラム動作S.Pを含むことができる。プログラムと消去ループの両方で、時間遅延動作T.Dとソフト消去動作S.E/ソフトプログラム動作S.Pは、交互に適用されうる。本発明の実施の形態において、第1動作は、時間遅延動作T.D又はソフト消去動作S.E/ソフトプログラム動作S.Pでありうる。
【0066】
図22は、本発明の実施の形態によるプログラム又は消去ループLOOP0からLOOPiを示す図である。
図22には、時間遅延動作又はソフトプログラム/消去動作は、検証読み出し動作後に行われる場合が示されている。図に示すように、一つの単位プログラムループLOOP0は、時間遅延動作T.Dを含むことができ、他の単位プログラムループLOOP1は、ソフト消去動作S.Eを含むことができる。同様に、一つの単位消去ループLOOP0は、時間遅延動作T.Dを含むことができ、他の単位消去ループLOOP1は、ソフトプログラム動作S.Pを含むことができる。プログラムと消去ループの両方で、時間遅延動作T.Dとソフト消去動作S.E/ソフトプログラム動作S.Pは、交互に適用されうる。本発明の実施の形態において、第1動作は、時間遅延動作T.D又はソフト消去動作S.E/ソフトプログラム動作S.Pでありうる。
【0067】
図23は、本発明の実施の形態によるプログラム又は消去ループLOOP0からLOOP0を示す図である。
図23において、一つの単位プログラムループは、時間遅延動作とソフト消去動作とを含むことができる。同様に、一つの単位消去ループは、時間遅延動作とソフトプログラム動作の両方を含むことができる。
【0068】
図23に示すように、一つの単位プログラムループLOOP0は、時間遅延動作T.Dとソフト消去動作S.Eとを含むことができる。同様に、一つの単位消去ループLOOP0は、時間遅延動作T.Dとソフト消去動作S.Eとを含むことができる。
【0069】
図24は、本発明の実施の形態によるプログラム又は消去ループLOOP0からLOOPiを示す図である。
図24において、一つの単位プログラムループは、時間遅延動作とソフト消去動作とを含むことができる。同様に、一つの単位消去ループは、時間遅延動作とソフトプログラム動作の両方を含むことができる。図24には、時間遅延動作又はソフトプログラム/消去動作は、検証読み出し動作後に行われる場合が示されている。
【0070】
本発明の実施の形態において、時間遅延を加えることは、待機を意味する。これは、他の電圧が印加される以前のワードラインから与えられた遅延時間のために、意図的に待機することを意味する。本発明の実施の形態において、時間遅延を加えることは、パルス又は電圧がないことを意味し、不揮発性メモリの状態及び/又は動作を変化させるパルスが印加されないことを意味する。
【0071】
本発明の実施の形態において、電荷保存層は、フローティングゲート又は電荷トラップ層のような電荷保存層でありうる。
【0072】
図5A〜図20と関連し、上記で論議された何れの変化及び/又は代案は、図21〜図24に示す本発明の実施の形態に適用されうる。
図25A〜図25Dは、本発明の実施の形態によるプログラムループを示す図である。
【0073】
これらのプログラムループは、一つ又はそれ以上の単位プログラムループLoop0、Loop1、…、LoopNを含むことができる。図25Aに示すように、各単位プログラムループは、一つ又はそれ以上のプログラム動作P1、P3、P5、一つ又はそれ以上の時間遅延動作P2、P4、P6及び/又は一つ又はそれ以上の検証読み出し動作P7を含むことができる。本発明の実施の形態において、時間遅延動作P2、P4、P6は、電荷トラップ層内で電荷が再分配及び/又は再結合されるための時間的区間を許容する。本発明の実施の形態において、時間遅延動作P2、P4、P6は、検証読み出し動作後及び/又はプログラム動作と検証読み出し動作でプログラムセルのしきい電圧が減少又は変化することを防止することができる。本発明の実施の形態において、プログラムされたセルのしきい電圧(Vth)は、時間遅延動作の間に変更されうる。電荷トラップ層で充電は、各プログラムループの間に最も低いエネルギーレベルから動作させうる。
【0074】
一つ又はそれ以上のプログラム動作P1、P3、P5は、メモリセルトランジスタのワードラインに正のプログラム電圧Vpgmのパルスを印加することができ、一つ又はそれ以上の検証読み出し動作P7は、メモリセルトランジスタのワードラインに正の検証読み出し電圧Vvfyのパルスを印加することができる。本発明の他の実施の形態において、一つ又はそれ以上のプログラム動作P1、P3、P5は、メモリセルトランジスタの基板に負のプログラム電圧Vpgmのパルスを印加することができ、一つ又はそれ以上の検証読み出し動作P7は、メモリセルトランジスタの基板に負の検証読み出し電圧Vvfyのパルスを印加することができる。
【0075】
本発明の実施の形態において、単位プログラムループは、二つ又はそれ以上のプログラム動作を含むことができる。本発明の実施の形態において、単位プログラムループは、二つ又はそれ以上の時間遅延動作を含むことができる。
【0076】
本発明の実施の形態において、少なくとも二つのプログラムパルスと少なくとも二つの時間遅延は、少なくとも二つのプログラムパルスのうち、何れか一つから始まり、交互に適用されうる。
【0077】
図25Bは、本発明の実施の形態によるタイミング図を示す図である。
図25Bに示すように、共通プログラム電圧Vpgm0は、Loop0の各プログラム動作パルスP1、P3、P5として印加されうる。共通プログラム電圧Vpgm1は、Loop1で各プログラム動作パルスP1、P3、P5として印加されうる。共通プログラム電圧Vpgm2は、Loop2で各プログラム動作パルスP1、P3、P5として印加されうる。図25Bに示すように、共通時間遅延は、各Loop0、Loop1、…、LoopNで各時間遅延区間P2、P4、P6として加えられうる。しかしながら、本発明の実施の形態は、このような配置に限定されるものではない。
【0078】
例えば、各単位ループLoop0、Loop1、…、LoopN又はすべての単位ループのための各プログラムパルスの特性は、すべて同一であるか、又は互いに異なりうる。本発明の実施の形態において、特性は、少なくとも大きさと区間を含むことができる。本発明の実施の形態において、各単位ループLoop0、Loop1、…、LoopN又はすべての単位ループのための各遅延時間は、相互間ですべて同一であるか、又は互いに異なりうる。各単位ループLoop0、Loop1、…、LoopNのためのプログラムパルスと時間遅延動作の数は、図25Bに示すように、3個に制限されないが、所定の整数の値を有する。
【0079】
図25Cは、本発明の実施の形態によるプログラムループを示す図である。
前記プログラムループは、一つ又はそれ以上の単位プログラムループLoop0、Loop1、…、LoopNを含むことができる。図25Cに示すように、各単位プログラムループは、一つ又はそれ以上のプログラム動作P1、P3、P5、一つ又はそれ以上のソフト消去動作P2、P4、P6及び/又は一つ又はそれ以上の検証読み出し動作P7を含むことができる。本発明の実施の形態において、ソフト消去動作P2、P4、P6は、電荷トラップ層内で電荷が充電再分配及び/又は再結合のための時間的区間を許容する。本発明の実施の形態において、ソフト消去動作P2、P4、P6は、検証読み出し動作後及び/又はプログラム動作と検証読み出し動作との間の変更によりプログラムされたセルのしきい電圧が減少又は変化することを防止することができる。本発明の実施の形態において、プログラムされたセルのしきい電圧(Vth)は、一つ又はそれ以上のソフト消去動作の間に変更されうる。電荷トラップ層で充電は、各プログラムループの間に最も低いエネルギーレベルから動作させうる。
【0080】
一つ又はそれ以上のプログラム動作P1、P3、P5は、メモリセルトランジスタのワードラインに正のプログラム電圧Vpgmのパルスを印加することができ、一つ又はそれ以上のソフト消去動作P2、P4、P6は、メモリセルトランジスタの基板に正のプログラム電圧VSEのパルスを印加することができ、一つ又はそれ以上の検証読み出し動作P7は、メモリセルトランジスタのワードラインに正の検証読み出し電圧Vvfyのパルスを印加することができる。本発明の他の実施の形態において、一つ又はそれ以上のプログラム動作P1、P3、P5は、メモリセルトランジスタの基板に負のプログラム電圧Vpgmのパルスを印加することができ、一つ又はそれ以上のソフト消去動作P2、P4、P6は、メモリセルトランジスタの基板に正のプログラム電圧VSEのパルスを印加することができ、一つ又はそれ以上の検証読み出し動作P7は、メモリセルトランジスタのワードラインに負の検証読み出し電圧Vvfyのパルスを印加することができる。
【0081】
本発明の実施の形態において、単位プログラムループは、二つ又はそれ以上のプログラム動作を含むことができる。本発明の実施の形態において、単位プログラムループは、二つ又はそれ以上のソフト消去動作を含むことができる。
【0082】
本発明の実施の形態において、少なくとも二つのプログラムパルスと少なくとも二つのソフト消去パルスは、少なくとも二つのプログラムパルスのうち、何れか一つから始まり、交互に適用されうる。
【0083】
図25Dは、本発明の実施の形態によるタイミング図を示す図である。図25Dに示すように、共通プログラム電圧Vpgm0は、Loop0の各プログラム動作パルスP1、P3、P5に適用されうる。共通プログラム電圧Vpgm1は、Loop1の各プログラム動作パルスP1、P3、P5に適用されうる。共通プログラム電圧Vpgm2は、Loop2の各プログラム動作パルスP1、P3、P5に適用されうる。図25Dに示すように、共通ソフト消去パルスVSEは、各Loop0、Loop1、…、LoopNのための各ソフト消去動作P2、P4、P6に適用されうる。したがって、本発明の実施の形態は、このような配置に限定されない。
【0084】
一例として、各単位ループLoop0、Loop1、…、LoopN又はすべての単位ループのための各プログラムパルスの特性は、すべて同一であるか、又は互いに異なりうる。本発明の実施の形態において、特性は、少なくとも大きさと区間を含むことができる。本発明の実施の形態において、各単位ループLoop0、Loop1、…、LoopN又はすべての単位ループのための各ソフト消去動作は、すべて同一であるか、又は互いに異なりうる。各単位ループLoop0、Loop1、…、LoopNのためのプログラムパルスとソフト消去動作の数は、図25Dに示すように、3個に制限されないが、所定の整数の値を有する。
【0085】
図26A〜図26Dは、本発明の実施の形態によるプログラムループを示す図である。
消去ループは、一つ又はそれ以上の単位消去ループLoop0、Loop1、…、LoopNを含むことができる。図26Aに示すように、各単位消去ループは、一つ又はそれ以上の消去動作E1、E3、E5、一つ又はそれ以上の時間遅延動作E2、E4、E6及び/又は一つ又はそれ以上の検証読み出し動作E7を含むことができる。本発明の実施の形態において、時間遅延動作E2、E4、E6は、電荷トラップ層内で電荷が再分配及び/又は再結合されるための時間的区間を許容する。本発明の実施の形態において、時間遅延動作E2、E4、E6は、検証読み出し動作後及び/又は消去動作と検証読み出し動作との間の変更によりプログラムされた(消去された)セルのしきい電圧が減少又は変化することを防止することができる。本発明の実施の形態において、消去されたセルのしきい電圧(Vth)は、時間遅延動作の間に変更されうる。電荷トラップ層で充電は、各消去ループの間に最も低いエネルギーレベルから動作させうる。
【0086】
本発明の実施の形態において、単位消去ループは、二つ又はそれ以上の消去動作を含むことができる。本発明の実施の形態において、単位消去ループは、二つ又はそれ以上の時間遅延動作を含むことができる。
【0087】
本発明の実施の形態において、少なくとも二つの消去パルスと少なくとも二つの時間遅延パルスは、少なくとも二つの消去パルスのうち、何れか一つから始まり、交互に適用されうる。
【0088】
図26Bは、本発明の実施の形態によるタイミング図を示す図である。
図26Bに示すように、共通消去電圧Vers0は、Loop0の各消去動作パルスE1、E3、E5のように適用されうる。共通消去電圧Vers1は、Loop1で各消去動作パルスE1、E3、E5のように適用されうる。共通消去電圧Vers2は、Loop2で各消去動作パルスE1、E3、E5のように適用されうる。図26Bに示すように、共通時間遅延は、各Loop0、Loop1、…、LoopNで各時間遅延動作E2、E4、E6のように適用されうる。しかしながら、本発明の実施の形態において、このような配置に制限されない。
【0089】
例えば、各単位ループLoop0、Loop1、…、LoopN又はすべての単位ループのための各消去パルスの特性は、すべて同一であるか、又は互いに異なりうる。本発明の実施の形態において、特性は、少なくとも大きさと区間を含むことができる。本発明の実施の形態において、各単位ループLoop0、Loop1、…、LoopN又はすべての単位ループのための各遅延時間は、相互間にすべて同一であるか、又は互いに異なりうる。各単位ループLoop0、Loop1、…、LoopNのための消去電圧動作と時間遅延動作の数は、図26Bに示すように、3個に制限されないが、所定の整数の値を有する。
【0090】
図26Cは、本発明の実施の形態によるプログラムループを示す図である。
消去ループは、一つ又はそれ以上の単位消去ループLoop0、Loop1、…、LoopNを含むことができる。図26Cに示すように、各単位消去ループは、一つ又はそれ以上の消去動作E1、E3、E5、一つ又はそれ以上のソフトプログラム動作E2、E4、E6及び/又は一つ又はそれ以上の検証読み出し動作E7を含むことができる。本発明の実施の形態において、ソフトプログラム動作E2、E4、E6は、電荷トラップ層内で電荷が再分配及び/又は再結合されるための時間的区間を許容する。本発明の実施の形態において、ソフトプログラム動作E2、E4、E6は、検証読み出し動作後及び/又は消去動作と検証読み出し動作との間の変更により消去されたセルのしきい電圧が減少又は変化することを防止できる。本発明の実施の形態において、消去されたセルのしきい電圧(Vth)は、一つ又はそれ以上のソフト消去動作の間に変更されうる。電荷は、電荷トラップ層で消去ループの間に最も低いエネルギーレベルから移動することができる。
【0091】
一つ又はそれ以上の消去動作E1、E3、E5は、メモリセルトランジスタのワードラインに正の消去電圧Versのパルスを印加することができ、一つ又はそれ以上のソフトプログラム動作E2、E4、E6は、メモリセルトランジスタの基板に正の消去電圧VSEのパルスを印加することができ、一つ又はそれ以上の検証読み出し動作E7は、メモリセルトランジスタのワードラインに正の検証読み出し電圧Vvfyのパルスを印加することができる。本発明の他の実施の形態において、一つ又はそれ以上の消去動作E1、E3、E5は、メモリセルトランジスタの基板に負の消去電圧Versのパルスを印加することができ、一つ又はそれ以上のソフトプログラム動作E2、E4、E6は、メモリセルトランジスタの基板に正の消去電圧VSEのパルスを印加することができ、一つ又はそれ以上の検証読み出し動作P7は、メモリセルトランジスタのワードラインに負の検証読み出し電圧Vvfyのパルスを印加することができる。
【0092】
本発明の実施の形態において、単位消去ループは、二つ又はそれ以上の消去動作を含むことができる。本発明の実施の形態において、単位消去ループは、二つ又はそれ以上の時間遅延動作を含むことができる。
【0093】
本発明の実施の形態において、少なくとも二つの消去パルスと少なくとも二つの時間遅延は、少なくとも二つの消去パルスのうち、何れか一つから始まり、交互に適用されうる。
【0094】
図26Dは、本発明の実施の形態によるタイミング図を示す図である。図26Dに示すように、共通消去電圧Vers0は、Loop0の各消去動作パルスE1、E3、E5に適用されうる。共通消去電圧Vers1は、Loop1の各消去動作パルスE1、E3、E5に適用されうる。共通プログラム電圧Vers2は、Loop2の各消去動作パルスE1、E3、E5に適用されうる。図26Dに示すように、共通ソフトプログラムパルスは、各Loop0、Loop1、…、LoopNのための各ソフトプログラム動作P2、P4、P6に適用されうる。したがって、本発明の実施の形態は、このような配置に限定されない。
【0095】
一例として、各単位ループLoop0、Loop1、…、LoopN又はすべての単位ループのための各消去パルスの特性は、すべて同一であるか、又は互いに異なりうる。本発明の実施の形態において、特性は、少なくとも大きさと区間を含むことができる。本発明の実施の形態において、各単位ループLoop0、Loop1、…、LoopN又はすべての単位ループのための各遅延時間は、すべて同一であるか、又は互いに異なりうる。各単位ループLoop0、Loop1、…、LoopNのための消去パルスとソフトプログラムパルスの数は、図26Dに示すように、3個に制限されないが、所定の整数の値を有する。
【0096】
図5A〜図24と関連して、上記で論議された何れの変化及び/又は代案は、図25A〜図26Dに示す本発明の実施の形態に適用されうる。
【0097】
図27は、本発明の実施の形態によるNORフラッシュメモリを示す図である。
図27に示すように、NORフラッシュメモリは、メモリアレイ1100、X−選択器1200、Y−選択器1300、SA&WD1400、入/出力インタフェース1500、制御ロジック1600又はそのようなものを含む。
【0098】
図28は、本発明の実施の形態によるスタックフラッシュメモリを示す図である。
本発明によるフラッシュメモリ装置は、立体的に配列されたメモリセルを具備する。メモリセルは、MOSトランジスタを形成するための半導体基板として用いられる、積層された複数の半導体層を具備する。一方、議論の便宜のために、図28には、単に二つの半導体層(すなわち、第1半導体層100´及び第2半導体層200´)が示されているが、複数の半導体層が備えられうる。
【0099】
本発明の実施の形態によって、第1半導体レイヤ100′は、単結晶(single−crystalline)シリコンウエハであり、第2半導体レイヤ200′は、第1半導体レイヤ100′(例えば、ウエハ)をシードレイヤ(seed layer)として使用するエピタキシャル工程(epitaxial process)により形成された単結晶シリコンエピタキシャルレイヤ(single crystalline silicon epitaxial layer)でありうる。エピタキシャル手順を使用した半導体ウエハでエピタキシャル半導体レイヤを形成するための如何なる従来の方法も、本発明のために用いられうる。
【0100】
本発明の実施の形態によれば、半導体層100′、200′のそれぞれは、実質的に同じ構造を有するセルアレイを具備する。結果的に、メモリセルは、多層のセルアレイを構成する。このような多層配置による議論の複雑さを減らすために、(ゲート構造体、共通ソースラインCSL、ビットラインプラグ及び不純物領域などのような)セルアレイの構成要素の各々を簡略に表現する表記法(notation)をまず定義する。構成要素の各々の垂直的位置を簡略に表現するために、構成要素が配置される半導体層の順序をその構成要素の名称後に付された括弧内に表記する。例えば、GSL(1)及びSSL(2)は、それぞれ第1半導体層100′上に形成された接地選択ライン及び第2半導体層200′上に形成されたストリング選択ラインを示す。
【0101】
半導体層100′、200′のそれぞれは、周知の素子分離膜パターン105、205により限定される、活性領域を具備する。活性領域は、一方向に沿って互いに平行に形成される。素子分離膜パターン105は、シリコン酸化膜を含む絶縁性物質からなり、活性領域を電気的に分離させる。
【0102】
半導体層100′、200′のそれぞれの上部には、活性領域を横切る、1対の選択ラインGSL、SSL及びM個のワードラインWLから構成されるゲート構造体が配置される。ゲート構造体の一側には、ソースプラグ500′が配置され、ゲート構造体の他側には、ビットラインプラグ400′が配置される。ビットラインプラグ400′は、ワードラインを横切る、N個のビットラインBLに各々接続する。このとき、ビットラインBLは、最上部半導体層(例えば、図30における第2半導体層200′)の上部でワードラインWLを横切るように形成される。ビットラインBLの数Nは、1より大きな整数でありえ、好ましくは、8の倍数のうちの何れか一つでありうる。
【0103】
ワードラインWLは、選択ラインGSL、SSLの間に配置され、一ゲート構造体を構成するワードラインWLの数Mは、1より大きな整数である。好ましくは、整数Mは、8の倍数のうちの何れか一つでありうる。選択ラインGSL、SSLのうちの何れか一つは、共通ソースラインCSLとメモリセルとの電気的接続を制御する接地選択ラインGSLとして使用され、選択ラインのうちの他の一つは、ビットラインとメモリセルとの電気的接続を制御するストリング選択ラインSSLとして使用される。
【0104】
選択ライン及びワードライン間の活性領域内には、不純物領域が形成される。このとき、接地選択ラインGSLの一側に形成される不純物領域110S、210Sは、共通ソースラインCSL(1)、CSL(2)により接続されるソース電極として使用され、ストリング選択ラインSSL(1)、SSL(2)の一側に形成される不純物領域110D、210Dは、ビットラインプラグ400を介してビットラインBLに接続するドレイン電極として使用される。また、ワードラインWLの両側に形成される不純物領域110I、210Iは、メモリセルを直列に接続させる、内部不純物領域として使用される。
【0105】
本発明によれば、ソースプラグ500′は、第1及び第2半導体層100′、200′に形成されてソース電極として使用される不純物領域110S、210S(以下、第1及び第2ソース領域)を半導体層100′、200′に電気的に接続させる。その結果、第1及び第2ソース領域110S、210Sは、半導体層100′、200′と等電位(equipotential)をなすようになる。
【0106】
このような電気的接続のために、本発明の一実施の形態によれば、図28に示すように、ソースプラグ500′は、第2半導体層200′及び第2ソース領域210Sを貫通して、第1ソース領域110Sに接続される。このとき、ソースプラグ500′は、第2半導体層200′及び第2ソース領域210Sの内壁に直接接触する。
上述した消去及びプログラム(又は書き込み)方法の記述された本発明の実施の形態は、図28のスタックフラッシュ構造に適用されている。
【0107】
図29は、本発明の実施の形態によるフィン−フラッシュメモリを示す図である。
図29に示すように、フィン型構造において、半導体基板は、複数の領域に限定されうる。例えば、半導体基板は、セル領域A、周辺領域C、及びセル領域Aと周辺領域Cとの間の境界領域Bに区分されうる。セル領域Aは、メモリトランジスタの形成される部分であり、周辺領域Cは、メモリトランジスタの動作を制御するための周辺回路素子の形成される部分でありうる。境界領域Bは、セル領域A及び周辺領域Cと区分されて使用されることもできるが、それよりは、セル領域A及び周辺領域Bのエッジ部分を含むものと理解される。
【0108】
半導体基板の第1領域、例えば、セル領域Aには、第1素子分離膜110aが提供され、第2領域、例えば、境界領域B及び/又は周辺領域Cには、第2素子分離膜110b、110cが提供されうる。第1素子分離膜110aは、フィン型の第1活性領域115aを限定するように半導体基板の表面から所定深さだけ陥没するように形成されうる。第2素子分離膜115b、115cは、平面型の第2活性領域115b、115cを限定するように、半導体基板の表面に合せて又は表面より突出するように提供されうる。第1素子分離膜110a及び第2素子分離膜110b、110cは、同じ底深さを有するものとして示されたが、相違なる底深さを有することもできる。
【0109】
第1活性領域115aは、上面及び側面が第1素子分離膜110aから露出して立体的な形態を有することができる。一方、第2活性領域115b、115cは、上面のみが第2素子分離膜110b、110cから露出した1次元的な形態を有することができる。第1素子分離膜110aの陥没深さは、第1活性領域115aの露出した側面の深さを決定する因子であって、素子の要求された特性に応じて制御されうる。
【0110】
トンネル絶縁膜130、ストレージノード膜135、ブロッキング絶縁膜140、及び制御電極145は、メモリトランジスタを形成するためにセル領域Aに形成されるか、又はセル領域Aと境界領域Bとにかけて提供されうる。ストレージノード膜135は、トンネル絶縁膜130上に提供され、素子分離膜ら115a、115b上に延びるように提供されうる。ブロッキング絶縁膜140は、ストレージノード膜135上に提供され、制御ゲート電極145は、ブロッキング絶縁膜140上に活性領域115a、115bを横切る方向に提供されうる。
【0111】
セル領域Aのメモリトランジスタは、フィン型構造を有し、第1活性領域115aをビットラインの一部として利用し、制御ゲート電極145をワードラインの一部として利用できる。これにより、第1活性領域115aの上面及び側面の表面付近がすべてチャネル領域として利用されうる。周辺領域Cには、平面型トランジスタが提供されうる。例えば、平面型トランジスタは、周辺領域C上のゲート絶縁膜130c及びゲート絶縁膜130c上のゲート電極145cを含むことができる。
【0112】
消去及びプログラム(又は書き込み)方法の記述された本発明の実施の形態は、図29でフィン型構造(fin−type structure)に適用されうる。
図30A及び図30Bは、本発明の実施の形態によるソースとドレインのないフラッシュメモリを示す図である。
【0113】
図30A及び図30Bに示すように、接地選択トランジスタ、ストリング選択トランジスタ及びセルトランジスタは、半導体基板50に画定される活性領域に形成される。接地選択ラインGSL、ストリング選択ラインSSL及びワードラインWLnは、活性領域の上部を横切って形成される。ビットラインBLnは、ビットラインコンタクトDCを介してストリング選択ラインSSLの一側に形成されたソース/ドレイン領域に接続される。ゲート電極と活性領域との間に介在された電荷保存層64を含む。電荷保存層64は、フローティングゲートであり、SONOS、MONOS、又はTANOS構造の場合は、電荷保存絶縁層60でありうる。この他にも、電荷保存層64は、半導体又は金属ナノクリスタルでありうる。電荷保存層64は、図22Aに示すように、各々が分離された領域を有するように構成することもでき、図22Bに示すように、電荷保存絶縁層60内に構成されうる。
【0114】
接地選択ラインGSLの両側の活性領域に形成されたソース/ドレイン領域62gとストリング選択ラインSSLの両側の活性領域に形成されたソース/ドレイン領域62sとは、基板に対して反対導電型の拡散層からなるPN接合構造のソース/ドレイン領域である。これに対して、ワードラインWLn間のソース/ドレイン領域は、PN接合構造ではなく、隣接したワードラインに印加される電圧により誘導されたフリンジフィールド(FRINGE FIELD)によって活性領域に生成された反転層からなる電界効果ソース/ドレイン領域である。本発明においてトランジスタのチャネル及びソース/ドレイン領域の形成される部分の活性領域は、電荷の移動度が強化された層から形成して、電界効果ソース/ドレイン領域を採択することにより、オン電流が低くなることを補償することができる。
【0115】
図31は、本発明の実施の形態によるNORフラッシュメモリを示す図である。
図31に示すように、NORフラッシュメモリ装置4000は、セルアレイ410、行選択器440、及び/又は列選択器450を含むことができる。
【0116】
セルアレイ410は、複数のバンク(bank)BK1〜BKnから構成されうる。各バンクは、複数のセクタSC1〜SCmを含むことができ、各々消去の単位と同じである。各セクタは、複数のワードラインとビットラインとが結合された複数のメモリセル(図示せず)から構成されうる。出力ラインと出力回路とは、図31に示されず、すべてのNORフラッシュメモリ装置4000は、簡単かつ明確に示された。
【0117】
行選択器440は、行アドレスXAの応答である一つのワードラインが選択されうる。列選択器450は、列アドレスYAの応答であるすべてのバンクのための16ビットラインを選択することができる。構造からなり、かつ前記動作が行われると見なされたセルアレイ410、行選択器440、及び列選択器450は、図32にてさらに詳細に説明できる。
【0118】
NORフラッシュメモリ装置4000は、データ入力バッファ420、プログラムドライバ430、及び/又は制御部470を含むことができる。前記データ入力バッファ420は、複数のバンクの並列により16ビットのプログラムデータを受信し、バンクの数は同じである。プログラムデータは、16ビットの単位で入力バッファ420の単位バッファIB1〜IBnに格納されうる。単位バッファIB1〜IBnは、データラッチ信号DLj(j=1.about.n)の制御下に両者択一の動作を行うことができる。例えば、仮にDL1がハイレバルであれば、第1単位バッファIB1は、並列に16データビットを受信することができる。受信したデータは、時間のために第1単位バッファIB1で占有できる。データ入力バッファ420は、プログラム選択信号PSELがハイレバルであるとき、単位バッファIB1〜IBnから発生するダンプデータをプログラムドライバ430に送信することができる。
【0119】
制御部470は、データ入力バッファ420にプログラム選択信号PSELとデータラッチ信号DLj(j=1,about,n)を適用することができる。データ入力バッファ420は、制御部470の制御下で両者択一又は連続的に複数又は少数のバンクによる16ビット単位でプログラムデータを受信する。
【0120】
プログラムドライバ30は、データ入力バッファ420に格納されたプログラムデータパケットDB1i〜DBni(例えば、i=1〜16)の応答でビットラインパケットBL1i〜BLni(例えば、i=1〜16)の中から選択されたビットラインにプログラム電圧を同時に印加できる。プログラムドライバ30は、単位バッファIB1〜IBnに応じて単位ドライバPD1〜PDnを含むことができる。プログラムドライバ430は、(内部)電力ソース電圧より大きな外部電力ソースから高電圧VPPを共に提供することができる。外部電力ソースからの電圧VPPは、プログラム動作から選択されたセルトランジスタのセル電流とドレイン電圧の供給のために使用されうる。他の方法として、NORフラッシュメモリ装置に挿入された電荷ポンプ回路(charge pump circuit)(図示せず)の使用により、内部的な高電圧VPPの供給が可能でありうる。
【0121】
NORフラッシュメモリ装置4000は、フェイル検出器460を含むことができる。フェイル検出器460は、セルアレイ410に格納されたデータを感知してから、感知したデータをデータ入力バッファ420に格納されたプログラムデータと比較することによりプログラムフェイルを検出する。フェイル検出器460は、セルアレイ410のすべてのバンクにより共有される。
【0122】
図31に示すように、NORフラッシュメモリ装置4000は、命令信号CMD、アドレス信号ADD、データDQi及び高電圧VPPを受信することができる。例えば、このような信号は、ホスト装置又はメモリ制御機から供給されうる。
【0123】
図32は、図31に示す行及び列選択瓦周辺装置と共に一例として関連する第1バンクBK1の回路パターンを示す図である。
【0124】
前記行選択器440は、複数の行デコーダRD1〜RDmを含むことができるのに対し、列選択器450は、複数の列デコーダCD1〜CDmを含むことができる。1対の行及び列デコーダは、セクタSC1〜SCmのそれぞれに添う。列選択器450は、第1バンクBK1によって整列されたグローバル列デコーダGCD1をさらに含むことができる。
【0125】
図32によれば、各々が消去単位として使用される複数のセクタSC1〜SCmからなる第1バンクBK1内で、第1セクタSC1は、選択されたメモリセルMCにより割り当てられたワードラインを駆動するために、行デコーダRD1と接続され、グローバルビットライン(例えば、GBL1)に割り当てられたビットラインBL1〜BLKを選択するために、列デコーダと接続される。前記メモリセルは、本発明の実施の形態によって形成されうる。グローバルビットラインは、例示的に16個が配線されることができ、その結果、各々のグローバルビットラインGBL1〜GBL16がすべてのセクタ内でそれらに対応する列ゲートトランジスタを介してビットラインBL1〜BLk(グローバルビットラインと関連したローカルビットラインと共に命名されうる)と接続されるようになる。列ゲートトランジスタは、それに対応する列デコーダにより制御される。他のセクタは、第1セクタSC1と同じ接続方式により接続された特徴を有して配置されることができる。
【0126】
グローバル列デコーダGCD(Global column decoder)1により制御された選択トランジスタの各方法により、グローバルビットラインGBL1〜GBL16は、プログラムドライバ30により提供されたビットラインBL1i〜BLniのうちの何れか一つからリード(lead)され、各々は、選択トランジスタG1〜G16を経てグローバル列デコーダGCD1の制御を受ける。その結果、メモリセルアレイは、ローカルビットラインのグループに各々接続されたグローバルビットライン及び列に応じるメモリセルに各々接続されたローカルビットラインと共に階層的構造が構成されうる。
【0127】
図31及び図32に示すNORフラッシュメモリのさらに詳細な構造と動作は周知のことであるから、説明の簡略化のために追加的な記述はしない。その代りに、図に示されたNORフラッシュメモリの例を示す米国特許7,072,214は、本発明で採用でき、これは、参照文献として併合されうる。
【0128】
さらに、図31及び図32で考慮されて記述された構造を有するNORフラッシュメモリにおける適用は、本発明の実施の形態に制限されない。その代わりに、本発明の実施の形態において多様なNORフラッシュメモリ構造のセルアレイに適用されうる。
【0129】
図33は、本発明の他の実施の形態を示す図である。
図33に示すように、メモリ制御部520に接続されたメモリ510を含むことができる。メモリ510は、前記で記述されたNANDフラッシュメモリ又はNORフラッシュメモリでありうる。したがって、メモリ510は、このようなメモリ構造に制限されず、本発明の実施の形態によって形成されたメモリセルを有するいずれのメモリ構造でありうる。
【0130】
メモリ制御部520は、メモリ510の制御動作のための入力信号を供給することができる。例えば、NANDフラッシュメモリの場合、メモリ制御部520は、CMD(command)とアドレス信号とを供給することができる。図31及び図32に示すNORフラッシュメモリ、一例としてメモリ制御部520は、CMD、ADD、DQ、及びVPP信号を供給することができる。メモリ制御部520は、受信された制御信号(図示せず)に基づいてメモリ510を制御することができる。
【0131】
図34は、本発明の他の実施の形態を示す図である。
図34に示すように、インタフェース515に接続されたメモリ510を含むことができる。メモリ510は、上述したNANDフラッシュメモリ又はNORフラッシュメモリでありうる。したがって、メモリ510は、このようなメモリ構造に制限されず、本発明の実施の形態によって形成されたメモリセルを有するいずれのメモリ構造でありうる。
【0132】
インタフェース515は、メモリ510の制御動作のための入力信号(例えば、外部的に生成された)を提供することができる。例えば、NANDフラッシュメモリの場合、インタフェース515は、CMDとアドレス信号とを提供することができる。図31及び図32のNORフラッシュメモリの実施の形態において、インタフェース515は、CMD、ADD、DQ、及びVPP信号を供給することができる。インタフェース515は、受信された制御信号(例えば、外部的に生成された、図示せず)に基づいてメモリ510を制御することができる。
【0133】
図35は、本発明の他の実施の形態を示す図である。
カードのように具体化されたメモリ510とメモリ制御部520とを有するという点を除くと、図35は、図33と似ている。例えば、カード530は、フラッシュメモリカードのようなメモリカードになりうる。すなわち、カード530は、デジタルカメラ、パーソナルコンピュータなどのような消費者電子機器とともに使用される産業標準のカードでありうる。メモリ制御部520が他(例えば、外部)の装置から受信された制御信号に基づいてメモリ510を制御できるように構成されうる。
【0134】
図36は、本発明の他の実施の形態を示す図である。
図36は、ポータブル装置(portable device)6000を示している。前記ポータブル装置6000には、MP3プレーヤ(MP3 player)、ビデオプレーヤ(video player)、統合ビデオ及びオーディオプレーヤ(combination video and audio player)などがある。図36に示すように、ポータブル装置6000は、メモリ510とメモリ制御部520とを含むことができる。ポータブル装置6000は、エンコーダとデコーダ610を含むことができ、表示装置(presentation components)620とインタフェース630とを含むことができる。
【0135】
データ(ビデオ、オーディオ等)は、エンコーダとデコーダ(以下、EDCとする)610によるメモリ制御部520を介してメモリ510から入/出力される。図36の点線で示すように、データは、EDC610からメモリ510に直接入力及び/又はメモリ510からEDC610に直接出力されることができる。
【0136】
EDC610は、メモリ510でストレージのためにデータを符号化することができる。例えば、EDC610は、メモリ510でのストレージのために、オーディオデータを、MP3エンコードを行うことができる。他の方法により、EDC610は、メモリ510でのストレージのために、ビデオデータをMPEGエンコード(例えば、MPEG2、MPEG4等)を行うことができる。さらに、EDC610は、相異なるデータフォーマットに応じるデータの相異なる形態をエンコードするために、多重エンコーダを含むことができる。例えば、前記EDC610は、ビデオデータのためのMPEGエンコーダとオーディオデータのためのMP3エンコーダとを含むことができる。
【0137】
EDC610は、メモリ510から出力をデコードすることができる。例えば、EDC610は、メモリ510から出力されたオーディオデータを、MP3デコードを行うことができる。他の方法により、前記EDC610は、前記メモリ510から出力されたビデオデータ出力のMPEGデコード(例えば、MPEG2、MPEG4等)を行うことができる。さらに、前記EDC610は、相違なるデータフォーマットに応じるデータの相違なる形態をデコードするために、多重デコーダを含むこともできる。例えば、前記EDC610は、ビデオデータのためのMPEGデコーダとオーディオデータのためのMP3デコーダとを含むことができる。
【0138】
前記EDC610は、単一のデコーダを含むのに適していることもできる。例えば、以前にエンコードされたデータは、EDC610により受信されることもでき、メモリ制御部520及び/又はメモリ510を介して受信されることもできる。
【0139】
前記EDC610は、インタフェース630を介してエンコードのためのデータを又は以前にエンコードされたデータを受信することができる。前記インタフェース630は、公知された標準(一例として、高性能直列バス(firewire)、汎用直列バス(USB:Universal Serial Bus)等)に従うことができる。前記インタフェース630は、一つ以上のインタフェースを含むことができる。例えば、インタフェース630は、高性能直列バス、汎用直列バスなどを含むことができる。メモリ510からのデータは、インタフェース630を介した出力でありうる。
【0140】
表示装置620は、メモリから出力された及び/又はEDC610により復号されたデータをユーザに送信することができる。例えば、表示装置620は、出力オーディオデータのためのスピーカジャック、出力ビデオデータのためのディスプレイスクリーンなどを含むことができる。
【0141】
図37は、本発明の実施の形態による図35のカード530に接続されたホストシステム(host system)を示す図である。
本発明の実施の形態においてホストシステム7000は、カード530に制御信号を提供することができ、メモリ制御部520は、メモリ510の動作を制御することができる。
【0142】
図38は、発明の他の実施の形態を示す図である。
図38に示すように、システム2000は、マイクロプロセッサ(microprocessor)2100、ユーザインタフェース2200(例えば、キーパッド、キーボード及び/又はディスプレイ)、モデム2300、制御部2400、メモリ2500、及び/又はバッテリ2600を含むことができる。本発明の実施の形態において各システムの要素は、バス2001を介して互いに結合されうる。
【0143】
前記制御部2400は、一つ又はそれ以上のマイクロプロセッサ、デジタル信号処理器、マイクロコントローラ、及びこれと類似のプロセッサを含むこともできる。前記メモリ2500は、制御部2400により実行された命令及び/又は格納データを使用することができる。前記メモリ2500は、上述した本発明の実施の形態で説明されたメモリのうちの何れか一つでありうる。
【0144】
前記モデム2300は、他のシステム(一例として、通信ネットワーク)から及び/又は送信データが用いられうる。前記システム2000は、個人情報端末機、ポータブルコンピュータ、ウェブタブレット、無線電話機、移動電話機 、デジタル音楽プレーヤ、メモリカードのような移動システムの一部分であるか、又は情報送受信の可能な他のシステムの一部分でありうる。
【0145】
図5Aと図26Dと関連して上記で論議された何れの変化及び/又は代案は、図27〜図38に示す本発明の実施の形態に適用されうる。さらに一般に、現在詳細な説明に他の特徴の数とともに、本発明の数が示されている。このような特徴は、如何なる組み合わせでも用いられうる。
【0146】
本発明の実施の形態は、上述したとおりであり、それは、多くの方法に多様化されて適されうることは明らかである。そういう変化は、本発明の実施の形態から導出されて本発明に適用できると見なされることができ、すべてのそういう修正は、請求項に付加された範囲内に含まれる。
【図面の簡単な説明】
【0147】
【図1】ISSP方法を使用した一般的なプログラムループを示す図である。
【図2】ISSP方法を使用した一般的な削除消去ループを示す図である。
【図3】本発明の実施の形態によるNANDフラッシュフラッシュメモリブロック図を示す図である。
【図4A】本発明のさらに具体的な実施の形態によるNANDフラッシュフラッシュメモリ装置ブロックを示す図である。
【図4B】本発明のさらに具体的な実施の形態によるNANDフラッシュフラッシュメモリ装置ブロックを示す図である。
【図5A】本発明の実施の形態によるプログラムループを示す図である。
【図5B】本発明の実施の形態によるプログラムループを示す図である。
【図6】本発明の実施の形態による時間遅延動作の期間区間を示す図である。
【図7】本発明の実施の形態によるプログラムループを示す図である。
【図8】本発明の実施の形態による時間遅延動作の期間区間を示す図である。
【図9A】本発明の実施の形態によるプログラムループを示す図である。
【図9B】本発明の実施の形態によるプログラムループを示す図である。
【図10】本発明の実施の形態によるプログラム動作の間に電界の方向を一例として示す図である。
【図11】本発明の実施の形態によるソフト削除消去動作のための電界の方向を示す図である。
【図12】本発明の実施の形態によるさらに具体的な単位プログラムループを示す図である。
【図13A】本発明の実施の形態による削除消去ループを示す図である。
【図13B】本発明の実施の形態による削除消去ループを示す図である。
【図14】本発明の実施の形態による時間遅延動作の期間区間を示す図である。
【図15】本発明の実施の形態による削除消去ループを示す図である。
【図16】本発明の実施の形態による時間遅延動作の期間区間を示す図である。
【図17A】本発明の実施の形態による削除消去ループを示す図である。
【図17B】本発明の実施の形態による削除消去ループを示す図である。
【図18】本発明の実施の形態による削除消去動作の間に電界の方向の一例を示す図である。
【図19】本発明の実施の形態によるソフトプログラム動作のための電界の方向を示す図である。
【図20】本発明の実施の形態によるさらに具体的な単位削除消去ループを示す図である。
【図21】本発明の実施の形態によるプログラム又は削除消去ループを示す図である。
【図22】本発明の実施の形態によるプログラム又は削除消去ループを示す図である。
【図23】本発明の実施の形態によるプログラム又は削除消去ループを示す図である。
【図24】本発明の実施の形態によるプログラム又は削除消去ループを示す図である。
【図25A】本発明の実施の形態によるプログラムループを示す図である。
【図25B】本発明の実施の形態によるプログラムループを示す図である。
【図25C】本発明の実施の形態によるプログラムループを示す図である。
【図25D】本発明の実施の形態によるプログラムループを示す図である。
【図26A】本発明の実施の形態による削除消去ループを示す図である。
【図26B】本発明の実施の形態による削除消去ループを示す図である。
【図26C】本発明の実施の形態による削除消去ループを示す図である。
【図26D】本発明の実施の形態による削除消去ループを示す図である。
【図27】本発明の実施の形態によるNORフラッシュフラッシュメモリを示す図である。
【図28】本発明の実施の形態によるスタックフラッシュフラッシュメモリを示す図である。
【図29】本発明の実施の形態によるフィン−フラッシュフラッシュメモリを示す図である。
【図30A】本発明の実施の形態によるソースとドレインのないフラッシュフラッシュメモリを示す図である。
【図30B】本発明の実施の形態によるソースとドレインのないフラッシュフラッシュメモリを示す図である。
【図31】本発明の実施の形態によるNORフラッシュフラッシュメモリを示す図である。
【図32】図31に示された第1バンクの回路パターンの一例を示す図である。
【図33】本発明の実施の形態によるメモリ制御部を含む本発明の他の実施の形態を示す図である。
【図34】本発明の実施の形態によるインタフェースを含む他の本発明の他の実施の形態を示す図である。
【図35】本発明の実施の形態によるメモリカードの一例を示す図である。
【図36】本発明の実施の形態によるポータブル装置の一例を示す図である。
【図37】本発明の実施の形態によるメモリカードとホストシステムの一例を示す図である。
【図38】本発明の実施の形態によるシステムの一例を示す図である。
【技術分野】
【0001】
本発明は、絶縁膜を電荷保存層として利用するフラッシュメモリ装置、そのプログラム及び消去方法、それを含むメモリシステム及びコンピュータシステムに関する。
【背景技術】
【0002】
不揮発性メモリは、電源が供給されなくてもメモリセル内に格納された情報を維持する。例えば、マスクROM(mask ROM:mask read−only memory)、プログラム可能なROM(PROM:programmable read−only memory)、消去及びプログラム可能なROM(EPROM:erasable programmable read−only memory)、電気的に消去及びプログラムが可能なROM(EEPROM:electrically erasable programmable read−only memory)を含む。
【0003】
不揮発性メモリは、多様な種類の電子製品、一例としてパーソナルコンピュータ(PC:personal compueter)、個人情報端末機(PDA:personal digital assistant)、セルラーフォン(cellular phone)、デジタルスチルカメラ(digital still camera)、デジタルビデオカメラ(digital video camera)、ビデオゲームプレーヤ(video game player)、メモリカード(memory card)、及び他の電子機器に広く用いられる。
【0004】
メモリカードの種類は、マルチメディアカード(MMC:multi media card)、SDカード(secure digital card)、コンパクトフラッシュ(登録商標)カード(compact flash card)、メモリスティック(memory stick)、スマートメディアカード(smart media card)、及びxDピクチャーカード(extreme digital picture card)を含むことができる。
【0005】
不揮発性メモリ装置のうち、フラッシュメモリは広く用いられる。フラッシュメモリは、セルとビットラインとの接続構造に応じて、NAND型とNOR型に区分される。読み出し速度が速く、書き込み動作が遅いため、NOR型フラッシュメモリは、コードメモリとして用いられる。書き込み速度が速く、単位領域当たりの価格が低いので、NAND型フラッシュメモリは、大型格納装置などに用いられる。
【0006】
NOR型フラッシュメモリは、パーソナルコンピュータ、ルータ、又はハブでのネットワーキング/基本入出力システム(BIOS:basic input/output system)、又は電話通信交換機で用いられうる。NOR型フラッシュメモリは、セルラーフォン、個人情報端末機、POS、個人インターネットクライアント構造(PCA:personal internet client architecture)に対するコードとデータの格納に用いられうる。
【0007】
NANDタイプフラッシュメモリは、モバイルコンピュータ、デジタルカメラ(スチール及び動作とも)、CDに近い品質の音声及びオーディオレコーダ、重要でかつ信頼性のある格納装置(例えば、半導体ディスク(SSD:solid state disk))のためのメモリカードに用いられる。
【0008】
図1は、インクリメンタル型ステップパルスプログラム(incremental step pulse programming:ISPP)方式を使用する複数の単位プログラムループを含む一般的なプログラムループを示す図である。図1に示すように、一つの単位プログラムループは、プログラム動作と検証読み出し動作を含むことができる。プログラム動作においてプログラム電圧Vpgmは、選択されたワードラインに印加され、パス電圧Vpassは、選択されないワードラインに印加される。検証読み出し動作で検証電圧Vvfyは、選択されたワードラインに印加される。読み出し電圧Vreadは、選択されないワードラインに印加される。ISPP方式で、プログラム電圧Vpgmは、各単位プログラムループに対してデルタ電圧(ΛV:delta voltage)分だけ増加される。
【0009】
同様に、図2は、ISPP方法を使用する複数の単位消去ループを含む一般的な消去ループを示す図である。消去ループは、消去動作と検証読み出し動作とを含むことができる。消去動作は、選択されたブロックの基板で消去電圧Versの応用を含むことができる。検証読み出し動作は、選択されたワードラインで検証電圧Vvfyと選択されないワードラインで読み出し電圧Vreadの応用とを含むことができる。典型的なISSP方式で、消去電圧Versは、各単位消去ループに対してデルタ電圧(ΛV)分だけ増加される。
【発明の開示】
【発明が解決しようとする課題】
【0010】
チャージトラップ型フラッシュメモリ装置は、絶縁膜を電荷保存層として利用する構造的な特徴のため、プログラム又は消去動作後に電子、及び/又はホールが再配列/再結合されて、フラッシュメモリセルのしきい電圧が変化するという問題点がある。
【0011】
そこで、本発明の目的は、上述した諸問題点を解決するために提案されたものであって、フラッシュメモリセルのしきい電圧の変化を防止/最小化できるフラッシュメモリ装置、そのプログラム及び消去方法、並びにそれを含むメモリシステム及びコンピュータシステムを提供することにある。
【課題を解決するための手段】
【0012】
本発明の実施の形態による電荷保存層を有する不揮発性メモリ装置のプログラム方法は、少なくとも一つの単位プログラム消去ループを含み、各単位プログラム又は消去ループは、不揮発性メモリ装置の位置(例えば、ワードライン又は基板)に正又は負の電圧のような少なくとも一つのプログラムパルス、少なくとも一つの消去パルス、少なくとも一つの時間遅延、少なくとも一つのソフト消去パルス、少なくとも一つのソフトプログラムパルス及び/又は少なくとも一つの検証パルスを印加することを特徴とする。
【0013】
本発明の実施の形態による充電ストレージレイヤを有する不揮発性メモリ装置のプログラム方法は、少なくとも一つの単位プログラムループを行うステップを含み、各単位プログラムループは、ワードラインに少なくとも二つのプログラムパルスを印加するステップと、前記ワードラインに少なくとも二つの時間遅延を加えるステップと、前記ワードラインに検証パルスを印加するステップとを含む。
【0014】
本発明の実施の形態による充電ストレージレイヤを有する不揮発性メモリ装置の消去方法は、少なくとも一つの単位消去ループを行うステップを含み、各単位消去ループは、ワードラインに少なくとも二つの消去パルスを印加するステップと、前記ワードラインに少なくとも二つの時間遅延を加えるステップと、前記ワードラインに検証パルスを印加するステップとを含む。
【発明の効果】
【0015】
本発明によれば、プログラム/消去動作後のフラッシュメモリセルのしきい電圧の変化を防止/最小化することができる。
【発明を実施するための最良の形態】
【0016】
以下、詳細な本発明の実施の形態は、ここに記述される。しかしながら、ここに記述される特定構造及び/又は機能の詳細は、発明の実施の形態を記述するための目的のみで記述されたものである。しかしながら、請求項は、以下に記述された実施の形態に限定されず、多くの代替形態で実施されうる。
【0017】
ある構成要素が他の構成要素に「接して」、「接続されて」、又は「結合されて」と指称されれば、それは、他の構成要素に直接接して、接続されて、又は結合されることができるか、又は中間構成要素が存在しうると理解されるであろう。これと反対に、一つの構成要素が他の構成要素に「直接接して」、「直接接続されて」、「直接結合されて」と指称されれば、それは、中間構成要素が存在しないことを意味する。下記で使用されているように、「及び/又は」という用語は、羅列した項目と関連した一つ又はそれ以上のすべて及びある組み合わせを含む。
【0018】
たとえ第1、第2、第3などの用語が多様なエレメント(elements)、構成要素(components)、領域(regions)、レイヤ(layers)及び/又はセクション(sections)を記述するために使用されても、このようなエレメント、構成要素、領域、レイヤ及び/又はセクションは、前記用語によって限定されないと理解されるであろう。このような用語は、単に他のエレメント、構成要素、領域、レイヤ又はセクションからエレメント、構成要素、領域、レイヤ又はセクションを区分するのに使用される。したがって、第1エレメント、構成要素、領域、レイヤ又はセクションは、本発明の実施の形態で教示するものから逸脱せずに第2エレメント、構成要素、領域、レイヤ又はセクションの用語として下記で称することができる。
【0019】
空間に関連した用語、「より低い」、「下に」、「低い」、「上に」、「上位の」、そしてそのような用語は、記述された一つの構成要素と特徴に関連して図面に示された他の構成要素又は特徴に対する説明を容易にするために用いられる。空間関連用語は、図面に示された位置とともに使用又は動作において装置の他の位置も含むことを意味すると理解される。
【0020】
用語は、単に本発明の特定実施の形態で記述された目的のために使用することができ、この用語は限定されない。ここで使用された単一用語「一つの」、「前記」などは、文脈で別の物を明確に指示している場合を除き、複数の形態を含むことができる。それは、特徴、整数、ステップ、動作、エレメント、及び/又は構成要素に定義されて具体化された存在又は詳細化で使用されるとき、「含む」又は「含んだ」の用語としてより理解されうるが、一つあるいはそれ以上の他の特徴、整数、ステップ、動作、エレメント、及び/又は構成要素の添加の存在又は付加により排除されない。
【0021】
仮に、他のものが定義されないと、下記で使用されたすべての用語(技術的及び/又は科学的な用語を含む)は、本発明の実施の形態が属する技術分野における通常の技術中の一つにより一般的に理解されるものと同じ意味を有する。それは、共通的に辞書で使用される用語で定義され、技術分野の文脈でそれが定義され一貫した意味で翻訳されなければならず、ここで定義されない理想的又は過度に一般的な常識で翻訳されない用語としてさらに理解される。
【0022】
添付した図面に示す実施の形態を参照し、参照番号は、全体的に構成要素を指称するものである。実施の形態は、図面に示された領域の特定形状に制限されるように構成されてはならず、例えば、製造に応じる結果である形状における逸脱を含む。例えば、長方形に示されたインプラント領域(implanted region)は、典型的にこのインプラント領域にインプラントから境界変形より丸いか、又は曲がった特徴、及び/又はその終端にインプラント濃度の勾配を有するはずである。同様に、インプラントによって形成された埋め込み領域(buried region)は、埋め込み領域とインプラントが発生する表面間の領域でのインプラントとなる。したがって、図面に示された領域は、事実上概略的で、それらの形状は、装置領域の実際形状として示したことを意味せず、請求項の範囲に限定されない。
【0023】
図3は、本発明の実施の形態によるNANDフラッシュメモリブロック図を示す図である。
図3に示すように、NANDフラッシュメモリ(NAND flash memory)は、NANDフラッシュアレイ(NAND flash array)を含むことができ、複数のワードラインを介して「X−バッファ(X−buffer)、ラッチ(latch)、及びデコーダ(decoder)」と「Y−バッファ(y−buffer)、ラッチ、及びデコーダ」にアクセスされ、複数のビットラインを介してページレジスタ(page register)及び感知増幅器(S/A:sense amplifier)、Y−ゲートにアクセスされる。NANDフラッシュメモリは、また外部信号の送信と受信のための出力ドライバ(output dirver)を備え、NANDフラッシュアレイにアクセスするための命令を送信し命令を受信するための命令レジスタ(command register)、制御ロジック(control logic)及び高電圧発生器(high voltage generator)を含むことができる。NANDフラッシュメモリは、NANDフラッシュアレイから又はNANDフラッシュアレイにデータアクセスの制御のためのグローバルバッファ(global buffer)、入出力バッファ(I/O Buffer)及びラッチも含むことができる。図3にはNANDフラッシュメモリの詳細構造が一例として示されており、他の構造又は変更されたものが用いられうる。NANDフラッシュアレイは、所望の配置と大きさになりうる。
【0024】
図4A及び図4Bは、さらに具体的な本発明の実施の形態によるNANDフラッシュメモリ装置100、110のブロック部分を示す図である。
図4A及び図4Bに示すように、X−デコーダ(X−decoder)130は、ワードラインWL、ストリング選択ライン(String Selection Line、以下、SSLとする)、グラウンド選択ライン(Ground Selection Line、以下、GSLとする)を含む複数のラインの電圧を制御し、これに対しページバッファ回路(page buffer circuit)150は、ビットライン110_1…110_M、例えば偶数と奇数のビットラインの電圧を制御する。図4A及び図4Bに示すように、SSLとビットラインとの交差点は、ストリング選択トランジスタ(String Selection Transistor、以下、SSTとする)であり、GSLとビットラインとの交差点は、グラウンド選択トランジスタ(Ground Selection Transistor、以下、GSTとする)であり、ワードラインWLとビットラインとの交差点は、メモリセルトランジスタ(Memory Cell Transistor、以下、MCTとする)MCT<0>…MCT<N−1>であり、NANDフラッシュアレイ110を構成する。選択トランジスタ、SSTとGSTは、図4Aに示すように、メモリセルトランジスタMCT<0>…MCT<N−1>と異なる構造を有するように構成されうる。これに対し、選択トランジスタ、SSTとGSTは、図4Bに示すように、メモリセルトランジスタMCT<0>…MCT<N−1>と同一構造を有するように構成されうる。ストリングに含まれた選択トランジスタ(SSTとGST)の数は可変できる。
【0025】
図5A及び図5Bは、本発明の実施の形態によるプログラムループを示す図である。
図5A及び図5Bに示すように、プログラムループは、一つ又はそれ以上の単位プログラムループLOOPi(iは、1以上の整数(i≧1))を含むことができる。図5A及び図5Bに示すような本発明の実施の形態において、各単位プログラムループLOOPiは、プログラム動作(Program operation)P41、時間遅延動作(time delay operation)P42、及び/又は検証読み出し動作(verify read operation)P43を含むことができる。本発明の実施の形態において時間遅延動作P42は、プログラム動作P41と検証読み出し動作P43との間にある。本発明の実施の形態において、時間遅延動作P42は、電荷トラップ層で電荷が再分配及び/又は再結合されるための時間マージンを与える。本発明の実施の形態において、プログラムセルのしきい電圧Vthは、時間遅延動作P42の間に変更されうる。
【0026】
図5Bに示すように、プログラム動作P41は、メモリセルトランジスタのワードラインに正のプログラム電圧Vpgmのパルスを印加することができ、検証読み出し動作P43は、メモリセルトランジスタのワードラインに正の検証読み出し電圧Vvfyのパルスを印加することができる。本発明の他の実施の形態においてプログラム動作P41は、メモリセルトランジスタの基板に負のプログラム電圧Vpgmのパルスを印加することができ、検証読み出し動作P43は、メモリセルトランジスタの基板に負の検証読み出し電圧Vvfyのパルスを印加することができる。
【0027】
図6に示すように、時間遅延動作P42の区間は、1μs〜900msの範囲に属するか、又はその間の何れかの区間でありうる。
【0028】
図7は、本発明の実施の形態によるプログラムループを示す図である。
図7に示すように、プログラムループは、一つ又はそれ以上の単位プログラムループLOOPi(iは、1以上の整数(i≧1))を含むことができる。図7に示された本発明の実施の形態において、各単位プログラムループLOOPiは、プログラム動作P51、時間遅延動作P53、及び/又は検証読み出し動作P52を含むことができる。本発明の実施の形態において時間遅延動作P53は、プログラム動作P51以後、及び検証読み出し動作P52以後にある。本発明の実施の形態において前記時間遅延動作P53は、電荷トラップ層で電荷が再分配及び/又は再結合されるための時間マージンを与える。本発明の実施の形態において、プログラムセルのしきい電圧(Vth)は、時間遅延動作P53の間に変更されうる。
【0029】
図5Bと同様に、プログラム動作P51は、メモリセルトランジスタのワードラインに正のプログラム電圧Vpgmのパルスを印加することができ、検証読み出し動作P52は、メモリセルトランジスタのワードラインに正の検証読み出し電圧Vvfyのパルスを印加することができる。図4Bと同様に、プログラム動作P51は、メモリセルトランジスタの基板に負のプログラム電圧Vpgmのパルスを印加することができ、検証読み出し動作P52は、メモリセルトランジスタの基板に負の検証読み出し電圧Vvfyのパルスを印加することができる。
【0030】
図8に示すように、時間遅延動作P53の区間は、1μs〜900msの範囲に属するか、又はその間の何れかの区間でありうる。
【0031】
図9A及び図9Bは、本発明の実施の形態によるプログラムループを示す図である。
図9A及び図9Bに示すように、プログラムループは、一つ又はそれ以上の単位プログラムループLOOPi(iは、1以上の整数(i≧1))を含むことができる。図9A及び図9Bに示された本発明の実施の形態において、各単位プログラムループLOOPiは、プログラム動作P61、ソフト消去動作(S/E operation:soft erease operation)P62、及び/又は検証読み出し動作P63を含むことができる。本発明の実施の形態において、ソフト消去動作P62は、プログラム動作P61と検証読み出し動作P63との間にある。本発明の実施の形態において、ソフト消去動作P62は、電荷トラップ層で電荷が再分配及び/又は再結合されることを加速する。本発明の実施の形態において、ソフト消去動作P62から提供される電圧(又は電界)は、プログラム動作P61から提供される電圧(又は電界)より小さくありうる。
【0032】
図9Bに示すように、プログラム動作P61は、メモリセルトランジスタのワードラインに正のプログラム電圧Vpgmのパルスを印加することができ、検証読み出し動作P63は、メモリセルトランジスタのワードラインに正の検証読み出し電圧Vvfyのパルスを印加することができる。そして、ソフト消去動作P62は、メモリセルトランジスタの基板に正の消去電圧VSEのパルスを印加することができる。
【0033】
本発明の実施の形態において、プログラム動作P61は、ワードラインに負のプログラム電圧Vpgmのパルスを印加することができ、ソフト消去プログラム動作P62は、メモリセルトランジスタの基板に負のプログラム電圧のパルスVSEを印加することができる。
【0034】
本発明の実施の形態において、プログラム動作P61は、基板に負のプログラム電圧Vpgmのパルスを印加することができ、ソフト消去動作P62は、メモリセルトランジスタの基板に正のプログラム電圧VSEのパルスを印加することができる。
【0035】
本発明の実施の形態において、プログラム動作P61は、ワードラインに正のプログラム電圧Vpgmのパルスを印加することができ、ソフト消去動作P62は、メモリセルトランジスタのワードラインに負のプログラム電圧VSEのパルスを印加することができる。
【0036】
本発明の実施の形態において、図2の制御ロジックと高電圧発生器は、NANDフラッシュアレイのメモリセルトランジスタにパルスVSEを供給することができる。
【0037】
図10は、図8A及び図8Bのプログラム動作P61の間の電界の方向を一例として示した。
図10に示すように、正のプログラム電圧Vpgmが制御ゲートに印加される時に、電界は、制御ゲートから基板に形成されることができる。
【0038】
図11は、図9A及び図9Bのソフト消去動作P62のための電界方向を示す図である。
図11に示すように、正のソフト消去電圧が基板に印加される時に、電界は、基板から制御ゲートに形成されることができる。
【0039】
図12は、本発明の実施の形態によるさらに具体的な単位プログラムループLOOPiを示す図である。
図12に示すように、LOOP0は、プログラム動作P61、ソフト消去動作P62、及び/又は検証読み出し動作P63を含むことができる。図12に示すように、プログラム電圧Vpgmと検証電圧Vverifyは、選択されたワードラインに印加され、これに対しパス電圧Vpassと検証読み出し電圧Vreadとは、すべての選択されないワードラインに印加される。図12の本発明の実施の形態において、電圧VSEは、基板でソフト消去電圧として印加される。
【0040】
図12に示すように、電圧Vpgm、Vverify、Vpass、Vread、及びVSEの大きさは、単位プログラムループLOOPi内で多様に変更されうる。また、電圧Vpgm、Vverify、Vpass、Vread、及びVSEの大きさは、一つの単位プログラムループLOOPiから他の単位プログラムループLOOPi+1まで又はページ0の一つの単位プログラムループLoopiから他のページ1の単位プログラムループLOOP0まで多様に変更されうる。
【0041】
また、電圧Vpgm、Vverify、Vpass、Vread、及びVSEの区間は、単位プログラムループLOOPi内で多様に変更されうる。また、図11に示すように、電圧Vpgm、Vverify、Vpass、Vread、及びVSEの区間は、一つの単位プログラムループLOOPiから他の単位プログラムループLOOPi+1まで又はページ0の一つの単位プログラムループLoopiからページ1の他の単位プログラムループLOOP0まで多様に変更されうる。例えば、ページ0のループ0で電圧VSEの区間は、t3と示されており、ページ1のループ0で電圧VSEの期間は、t4と示されている。ここで、t3は、t4より大きい(t3>t4)。
【0042】
本発明の実施の形態においてページ0とページ1(そして、次のページ)は、単一レベルページであって、他のワードラインに適用されうる。他の実施の形態において、ページ0とページ1(そして、次のページ)は、多重レベルページとして同一ワードラインに適用されうる。
【0043】
図5A〜図11と関連し、上記で論議された変更例は、図12に示す本発明の実施の形態に適用されうる。
【0044】
図13A及び図13Bは、本発明の実施の形態による消去ループを示す図である。
図13A及び図13Bに示すように、消去ループは、一つ又はそれ以上の消去単位ループLOOPiを含むことができる。図13A及び図13Bに示すように、各単位消去ループLOOPiは、消去動作P1、時間遅延動作P2、及び/又は検証読み出し動作P3を含むことができる。本発明の実施の形態において、時間遅延動作P42は、消去動作P1と検証読み出し動作P3との間に存在できる。本発明の実施の形態において、時間遅延動作P2は、電荷トラップ層で電荷が再分配及び/又は再結合されるための時間マージンを与える。本発明の実施の形態において、プログラムセルのしきい電圧(Vth)は、時間遅延動作P2の間に変更されうる。
【0045】
図13Bに示すように、消去動作P1は、基板に正の電圧VERASEのパルスを印加することができ、検証読み出し動作P3は、メモリセルトランジスタのワードラインに正の検証読み出し電圧Vvfyのパルスを印加することができる。
【0046】
本発明の他の実施の形態において、消去動作P1は、基板に負のプログラム電圧Vpgmのパルスを印加することができ、検証読み出し動作P3は、メモリセルトランジスタのワードラインに負の検証読み出し電圧Vvfyのパルスを印加することができる。
【0047】
図14に示すように、時間遅延動作P2の区間は、1μs〜900msの範囲に属するか、又はその間の何れかの区間でありうる。
【0048】
図15は、本発明の実施の形態による消去ループを示す図である。
図15に示すように、消去ループは、一つ又はそれ以上の単位消去ループLOOPi(iは、1以上の整数(i≧1))を含むことができる。図15に示す本発明の実施の形態において、各単位消去ループは、消去動作P11、時間遅延動作P13、及び/又は検証読み出し動作P12を含むことができる。本発明の実施の形態において時間遅延P13は、消去動作P11以後と検証読み出し動作P12以後でありうる。本発明の実施の形態において、時間遅延動作P13は、電荷トラップ層で電荷が再分配及び/又は再結合されるための時間マージンを与える。本発明の実施の形態において、プログラムセルのしきい電圧(Vth)は、時間遅延動作P13の間に変更されうる。
【0049】
図13Bと同様に、消去動作P11は、基板に正の電圧VERASEのパルスを印加することができ、検証読み出し動作P12は、メモリセルトランジスタのワードラインに正の検証読み出し電圧Vvfyのパルスを印加することができる。
【0050】
図16に示すように、時間遅延動作P13の区間は、1μs〜900msの範囲に属するか、又はその間の何れかの区間でありうる。
【0051】
図17A及び図17Bは、本発明の実施の形態による消去ループを示す図である。
図17A及び図17Bに示すように、消去ループは、一つ又はそれ以上の単位消去ループLOOPi(iは、1以上の整数(i≧1))を含むことができる。図17A及び図17Bに示す本発明の実施の形態において、各単位消去ループLOOPiは、消去動作P21、ソフトプログラム動作(S/P operation:soft program operation)P22、及び/又は検証読み出し動作P23を含むことができる。本発明の実施の形態において、ソフトプログラム動作P22は、消去動作P21と検証読み出し動作P23との間で行われうる。本発明の実施の形態において、ソフトプログラム動作P22は、電荷トラップ層で電荷が再分配及び/又は再結合されることを加速する。本発明の実施の形態において、ソフトプログラム動作P22から提供される電圧(又は電界)は、消去動作P21から提供される電圧(又は電界)より小さくありうる。
【0052】
図17Bに示すように、消去動作P21は、基板に正のプログラム消去電圧VERASEのパルスを印加することができ、検証読み出し動作P23は、メモリセルトランジスタのワードラインに正の検証読み出し電圧Vvfyのパルスを印加することができる。そして、ソフトプログラム動作P22は、メモリセルトランジスタのワードラインに正のソフトプログラム電圧VSPのパルスを印加することができる。
【0053】
本発明の実施の形態において、消去動作P21は、基板に正の消去電圧VERASEのパルスを印加することができ、ソフトプログラム動作P22は、メモリセルトランジスタの基板に負のソフトプログラム電圧VSPのパルスを印加することができる。
【0054】
本発明の実施の形態において、消去動作P21は、基板に負の消去電圧VERASEのパルスを印加することができ、ソフトプログラム動作P22は、メモリセルトランジスタのワードラインに負のソフトプログラム電圧VSPのパルスを印加することができる。
【0055】
本発明の実施の形態において、消去動作P21は、ワードラインに負の消去電圧VERASEのパルスを印加することができ、ソフトプログラム動作P22は、メモリセルトランジスタのワードラインに正のソフトプログラム電圧VSPのパルスを印加することができる。
【0056】
本発明の実施の形態において、図3の制御ロジックと高電圧発生器は、NANDフラッシュアレイのメモリセルトランジスタにパルスVSPを供給することができる。
【0057】
図18は、図17の消去動作P21の間に電界の方向を一例として示す図である。
図18に示すように、正の消去電圧VERASEが基板に印加される時に、電界は、基板から制御ゲートに形成されることができる。
【0058】
図19は、図17のソフトプログラム動作P22のための電界方向を示す図である。
図19に示すように、正のソフトプログラム電圧VSPが制御ゲートに印加される時に、電界は、制御ゲートから基板に形成されることができる。
【0059】
図20は、本発明の実施の形態による、さらに具体的な単位消去ループLOOPiを示す図である。
図20に示すように、LOOP0は、消去動作、ソフトプログラム動作、及び/又は検証読み出し動作を含むことができる。図9に示すように、消去電圧VERASEは、基板に印加され、これに対し、ソフトプログラム電圧VSPと検証電圧Vverifyは、すべてのワードラインに印加されうる。
【0060】
図20に示すように、電圧VERASE、Vverify、及びVSPの大きさは、単位プログラムループLOOPi内で多様に変更されうる。また、電圧VERASE、Vverify、及びVSPの大きさは、一つの単位プログラムループLOOPiから他の単位プログラムループLOOPi+1まで及び/又はページ0の一つの単位消去ループLOOP0からページ1の他の単位ループLOOP0まで多様に変更されうる。
【0061】
また、電圧VERASE、Vverify、及びVSPの区間は、単位消去ループLOOPi内で多様に変更されうる。また、図20に示すように、電圧VERASE、Vverify、及びVSPの区間は、一つの単位プログラムループLOOPiから他の単位プログラムループLOOPi+1まで及び/又はページ0の一つの単位消去ループLOOP0からページ1の他の単位ループLOOP0まで多様に変更されうる。例えば、ページ0のLOOP0でVSPの区間は、t1と示され、これとは異なりページ1のLOOP0でVSPの区間は、t2と示されている。ここで、t1は、t2より大きい(t1>t2)。
【0062】
本発明の実施の形態において、ページ0とページ1(そして、次のページ)は、単一レベルページであって、相違なるワードラインに適用されうる。他の実施の形態において、ページ0とページ1(そして、次のページ)は、多重レベルページであって、同じワードラインに適用されうる。
【0063】
図13A〜図19と関連して、上記で論議された何れの変化及び/又は代案は、図20に示す本発明の実施の形態に適用されうる。
【0064】
図21は、本発明の実施の形態によるプログラム又は消去ループLOOP0からLOOPiを示す図である。
【0065】
図21に示すように、一つの単位プログラムループLOOP0は、時間遅延動作TDを含むことができ、他の単位プログラムループLOOP1は、ソフト消去動作S.Eを含むことができる。同様に、一つの単位消去ループLOOP0は、時間遅延動作T.Dを含むことができ、他の単位消去ループLOOP1は、ソフトプログラム動作S.Pを含むことができる。プログラムと消去ループの両方で、時間遅延動作T.Dとソフト消去動作S.E/ソフトプログラム動作S.Pは、交互に適用されうる。本発明の実施の形態において、第1動作は、時間遅延動作T.D又はソフト消去動作S.E/ソフトプログラム動作S.Pでありうる。
【0066】
図22は、本発明の実施の形態によるプログラム又は消去ループLOOP0からLOOPiを示す図である。
図22には、時間遅延動作又はソフトプログラム/消去動作は、検証読み出し動作後に行われる場合が示されている。図に示すように、一つの単位プログラムループLOOP0は、時間遅延動作T.Dを含むことができ、他の単位プログラムループLOOP1は、ソフト消去動作S.Eを含むことができる。同様に、一つの単位消去ループLOOP0は、時間遅延動作T.Dを含むことができ、他の単位消去ループLOOP1は、ソフトプログラム動作S.Pを含むことができる。プログラムと消去ループの両方で、時間遅延動作T.Dとソフト消去動作S.E/ソフトプログラム動作S.Pは、交互に適用されうる。本発明の実施の形態において、第1動作は、時間遅延動作T.D又はソフト消去動作S.E/ソフトプログラム動作S.Pでありうる。
【0067】
図23は、本発明の実施の形態によるプログラム又は消去ループLOOP0からLOOP0を示す図である。
図23において、一つの単位プログラムループは、時間遅延動作とソフト消去動作とを含むことができる。同様に、一つの単位消去ループは、時間遅延動作とソフトプログラム動作の両方を含むことができる。
【0068】
図23に示すように、一つの単位プログラムループLOOP0は、時間遅延動作T.Dとソフト消去動作S.Eとを含むことができる。同様に、一つの単位消去ループLOOP0は、時間遅延動作T.Dとソフト消去動作S.Eとを含むことができる。
【0069】
図24は、本発明の実施の形態によるプログラム又は消去ループLOOP0からLOOPiを示す図である。
図24において、一つの単位プログラムループは、時間遅延動作とソフト消去動作とを含むことができる。同様に、一つの単位消去ループは、時間遅延動作とソフトプログラム動作の両方を含むことができる。図24には、時間遅延動作又はソフトプログラム/消去動作は、検証読み出し動作後に行われる場合が示されている。
【0070】
本発明の実施の形態において、時間遅延を加えることは、待機を意味する。これは、他の電圧が印加される以前のワードラインから与えられた遅延時間のために、意図的に待機することを意味する。本発明の実施の形態において、時間遅延を加えることは、パルス又は電圧がないことを意味し、不揮発性メモリの状態及び/又は動作を変化させるパルスが印加されないことを意味する。
【0071】
本発明の実施の形態において、電荷保存層は、フローティングゲート又は電荷トラップ層のような電荷保存層でありうる。
【0072】
図5A〜図20と関連し、上記で論議された何れの変化及び/又は代案は、図21〜図24に示す本発明の実施の形態に適用されうる。
図25A〜図25Dは、本発明の実施の形態によるプログラムループを示す図である。
【0073】
これらのプログラムループは、一つ又はそれ以上の単位プログラムループLoop0、Loop1、…、LoopNを含むことができる。図25Aに示すように、各単位プログラムループは、一つ又はそれ以上のプログラム動作P1、P3、P5、一つ又はそれ以上の時間遅延動作P2、P4、P6及び/又は一つ又はそれ以上の検証読み出し動作P7を含むことができる。本発明の実施の形態において、時間遅延動作P2、P4、P6は、電荷トラップ層内で電荷が再分配及び/又は再結合されるための時間的区間を許容する。本発明の実施の形態において、時間遅延動作P2、P4、P6は、検証読み出し動作後及び/又はプログラム動作と検証読み出し動作でプログラムセルのしきい電圧が減少又は変化することを防止することができる。本発明の実施の形態において、プログラムされたセルのしきい電圧(Vth)は、時間遅延動作の間に変更されうる。電荷トラップ層で充電は、各プログラムループの間に最も低いエネルギーレベルから動作させうる。
【0074】
一つ又はそれ以上のプログラム動作P1、P3、P5は、メモリセルトランジスタのワードラインに正のプログラム電圧Vpgmのパルスを印加することができ、一つ又はそれ以上の検証読み出し動作P7は、メモリセルトランジスタのワードラインに正の検証読み出し電圧Vvfyのパルスを印加することができる。本発明の他の実施の形態において、一つ又はそれ以上のプログラム動作P1、P3、P5は、メモリセルトランジスタの基板に負のプログラム電圧Vpgmのパルスを印加することができ、一つ又はそれ以上の検証読み出し動作P7は、メモリセルトランジスタの基板に負の検証読み出し電圧Vvfyのパルスを印加することができる。
【0075】
本発明の実施の形態において、単位プログラムループは、二つ又はそれ以上のプログラム動作を含むことができる。本発明の実施の形態において、単位プログラムループは、二つ又はそれ以上の時間遅延動作を含むことができる。
【0076】
本発明の実施の形態において、少なくとも二つのプログラムパルスと少なくとも二つの時間遅延は、少なくとも二つのプログラムパルスのうち、何れか一つから始まり、交互に適用されうる。
【0077】
図25Bは、本発明の実施の形態によるタイミング図を示す図である。
図25Bに示すように、共通プログラム電圧Vpgm0は、Loop0の各プログラム動作パルスP1、P3、P5として印加されうる。共通プログラム電圧Vpgm1は、Loop1で各プログラム動作パルスP1、P3、P5として印加されうる。共通プログラム電圧Vpgm2は、Loop2で各プログラム動作パルスP1、P3、P5として印加されうる。図25Bに示すように、共通時間遅延は、各Loop0、Loop1、…、LoopNで各時間遅延区間P2、P4、P6として加えられうる。しかしながら、本発明の実施の形態は、このような配置に限定されるものではない。
【0078】
例えば、各単位ループLoop0、Loop1、…、LoopN又はすべての単位ループのための各プログラムパルスの特性は、すべて同一であるか、又は互いに異なりうる。本発明の実施の形態において、特性は、少なくとも大きさと区間を含むことができる。本発明の実施の形態において、各単位ループLoop0、Loop1、…、LoopN又はすべての単位ループのための各遅延時間は、相互間ですべて同一であるか、又は互いに異なりうる。各単位ループLoop0、Loop1、…、LoopNのためのプログラムパルスと時間遅延動作の数は、図25Bに示すように、3個に制限されないが、所定の整数の値を有する。
【0079】
図25Cは、本発明の実施の形態によるプログラムループを示す図である。
前記プログラムループは、一つ又はそれ以上の単位プログラムループLoop0、Loop1、…、LoopNを含むことができる。図25Cに示すように、各単位プログラムループは、一つ又はそれ以上のプログラム動作P1、P3、P5、一つ又はそれ以上のソフト消去動作P2、P4、P6及び/又は一つ又はそれ以上の検証読み出し動作P7を含むことができる。本発明の実施の形態において、ソフト消去動作P2、P4、P6は、電荷トラップ層内で電荷が充電再分配及び/又は再結合のための時間的区間を許容する。本発明の実施の形態において、ソフト消去動作P2、P4、P6は、検証読み出し動作後及び/又はプログラム動作と検証読み出し動作との間の変更によりプログラムされたセルのしきい電圧が減少又は変化することを防止することができる。本発明の実施の形態において、プログラムされたセルのしきい電圧(Vth)は、一つ又はそれ以上のソフト消去動作の間に変更されうる。電荷トラップ層で充電は、各プログラムループの間に最も低いエネルギーレベルから動作させうる。
【0080】
一つ又はそれ以上のプログラム動作P1、P3、P5は、メモリセルトランジスタのワードラインに正のプログラム電圧Vpgmのパルスを印加することができ、一つ又はそれ以上のソフト消去動作P2、P4、P6は、メモリセルトランジスタの基板に正のプログラム電圧VSEのパルスを印加することができ、一つ又はそれ以上の検証読み出し動作P7は、メモリセルトランジスタのワードラインに正の検証読み出し電圧Vvfyのパルスを印加することができる。本発明の他の実施の形態において、一つ又はそれ以上のプログラム動作P1、P3、P5は、メモリセルトランジスタの基板に負のプログラム電圧Vpgmのパルスを印加することができ、一つ又はそれ以上のソフト消去動作P2、P4、P6は、メモリセルトランジスタの基板に正のプログラム電圧VSEのパルスを印加することができ、一つ又はそれ以上の検証読み出し動作P7は、メモリセルトランジスタのワードラインに負の検証読み出し電圧Vvfyのパルスを印加することができる。
【0081】
本発明の実施の形態において、単位プログラムループは、二つ又はそれ以上のプログラム動作を含むことができる。本発明の実施の形態において、単位プログラムループは、二つ又はそれ以上のソフト消去動作を含むことができる。
【0082】
本発明の実施の形態において、少なくとも二つのプログラムパルスと少なくとも二つのソフト消去パルスは、少なくとも二つのプログラムパルスのうち、何れか一つから始まり、交互に適用されうる。
【0083】
図25Dは、本発明の実施の形態によるタイミング図を示す図である。図25Dに示すように、共通プログラム電圧Vpgm0は、Loop0の各プログラム動作パルスP1、P3、P5に適用されうる。共通プログラム電圧Vpgm1は、Loop1の各プログラム動作パルスP1、P3、P5に適用されうる。共通プログラム電圧Vpgm2は、Loop2の各プログラム動作パルスP1、P3、P5に適用されうる。図25Dに示すように、共通ソフト消去パルスVSEは、各Loop0、Loop1、…、LoopNのための各ソフト消去動作P2、P4、P6に適用されうる。したがって、本発明の実施の形態は、このような配置に限定されない。
【0084】
一例として、各単位ループLoop0、Loop1、…、LoopN又はすべての単位ループのための各プログラムパルスの特性は、すべて同一であるか、又は互いに異なりうる。本発明の実施の形態において、特性は、少なくとも大きさと区間を含むことができる。本発明の実施の形態において、各単位ループLoop0、Loop1、…、LoopN又はすべての単位ループのための各ソフト消去動作は、すべて同一であるか、又は互いに異なりうる。各単位ループLoop0、Loop1、…、LoopNのためのプログラムパルスとソフト消去動作の数は、図25Dに示すように、3個に制限されないが、所定の整数の値を有する。
【0085】
図26A〜図26Dは、本発明の実施の形態によるプログラムループを示す図である。
消去ループは、一つ又はそれ以上の単位消去ループLoop0、Loop1、…、LoopNを含むことができる。図26Aに示すように、各単位消去ループは、一つ又はそれ以上の消去動作E1、E3、E5、一つ又はそれ以上の時間遅延動作E2、E4、E6及び/又は一つ又はそれ以上の検証読み出し動作E7を含むことができる。本発明の実施の形態において、時間遅延動作E2、E4、E6は、電荷トラップ層内で電荷が再分配及び/又は再結合されるための時間的区間を許容する。本発明の実施の形態において、時間遅延動作E2、E4、E6は、検証読み出し動作後及び/又は消去動作と検証読み出し動作との間の変更によりプログラムされた(消去された)セルのしきい電圧が減少又は変化することを防止することができる。本発明の実施の形態において、消去されたセルのしきい電圧(Vth)は、時間遅延動作の間に変更されうる。電荷トラップ層で充電は、各消去ループの間に最も低いエネルギーレベルから動作させうる。
【0086】
本発明の実施の形態において、単位消去ループは、二つ又はそれ以上の消去動作を含むことができる。本発明の実施の形態において、単位消去ループは、二つ又はそれ以上の時間遅延動作を含むことができる。
【0087】
本発明の実施の形態において、少なくとも二つの消去パルスと少なくとも二つの時間遅延パルスは、少なくとも二つの消去パルスのうち、何れか一つから始まり、交互に適用されうる。
【0088】
図26Bは、本発明の実施の形態によるタイミング図を示す図である。
図26Bに示すように、共通消去電圧Vers0は、Loop0の各消去動作パルスE1、E3、E5のように適用されうる。共通消去電圧Vers1は、Loop1で各消去動作パルスE1、E3、E5のように適用されうる。共通消去電圧Vers2は、Loop2で各消去動作パルスE1、E3、E5のように適用されうる。図26Bに示すように、共通時間遅延は、各Loop0、Loop1、…、LoopNで各時間遅延動作E2、E4、E6のように適用されうる。しかしながら、本発明の実施の形態において、このような配置に制限されない。
【0089】
例えば、各単位ループLoop0、Loop1、…、LoopN又はすべての単位ループのための各消去パルスの特性は、すべて同一であるか、又は互いに異なりうる。本発明の実施の形態において、特性は、少なくとも大きさと区間を含むことができる。本発明の実施の形態において、各単位ループLoop0、Loop1、…、LoopN又はすべての単位ループのための各遅延時間は、相互間にすべて同一であるか、又は互いに異なりうる。各単位ループLoop0、Loop1、…、LoopNのための消去電圧動作と時間遅延動作の数は、図26Bに示すように、3個に制限されないが、所定の整数の値を有する。
【0090】
図26Cは、本発明の実施の形態によるプログラムループを示す図である。
消去ループは、一つ又はそれ以上の単位消去ループLoop0、Loop1、…、LoopNを含むことができる。図26Cに示すように、各単位消去ループは、一つ又はそれ以上の消去動作E1、E3、E5、一つ又はそれ以上のソフトプログラム動作E2、E4、E6及び/又は一つ又はそれ以上の検証読み出し動作E7を含むことができる。本発明の実施の形態において、ソフトプログラム動作E2、E4、E6は、電荷トラップ層内で電荷が再分配及び/又は再結合されるための時間的区間を許容する。本発明の実施の形態において、ソフトプログラム動作E2、E4、E6は、検証読み出し動作後及び/又は消去動作と検証読み出し動作との間の変更により消去されたセルのしきい電圧が減少又は変化することを防止できる。本発明の実施の形態において、消去されたセルのしきい電圧(Vth)は、一つ又はそれ以上のソフト消去動作の間に変更されうる。電荷は、電荷トラップ層で消去ループの間に最も低いエネルギーレベルから移動することができる。
【0091】
一つ又はそれ以上の消去動作E1、E3、E5は、メモリセルトランジスタのワードラインに正の消去電圧Versのパルスを印加することができ、一つ又はそれ以上のソフトプログラム動作E2、E4、E6は、メモリセルトランジスタの基板に正の消去電圧VSEのパルスを印加することができ、一つ又はそれ以上の検証読み出し動作E7は、メモリセルトランジスタのワードラインに正の検証読み出し電圧Vvfyのパルスを印加することができる。本発明の他の実施の形態において、一つ又はそれ以上の消去動作E1、E3、E5は、メモリセルトランジスタの基板に負の消去電圧Versのパルスを印加することができ、一つ又はそれ以上のソフトプログラム動作E2、E4、E6は、メモリセルトランジスタの基板に正の消去電圧VSEのパルスを印加することができ、一つ又はそれ以上の検証読み出し動作P7は、メモリセルトランジスタのワードラインに負の検証読み出し電圧Vvfyのパルスを印加することができる。
【0092】
本発明の実施の形態において、単位消去ループは、二つ又はそれ以上の消去動作を含むことができる。本発明の実施の形態において、単位消去ループは、二つ又はそれ以上の時間遅延動作を含むことができる。
【0093】
本発明の実施の形態において、少なくとも二つの消去パルスと少なくとも二つの時間遅延は、少なくとも二つの消去パルスのうち、何れか一つから始まり、交互に適用されうる。
【0094】
図26Dは、本発明の実施の形態によるタイミング図を示す図である。図26Dに示すように、共通消去電圧Vers0は、Loop0の各消去動作パルスE1、E3、E5に適用されうる。共通消去電圧Vers1は、Loop1の各消去動作パルスE1、E3、E5に適用されうる。共通プログラム電圧Vers2は、Loop2の各消去動作パルスE1、E3、E5に適用されうる。図26Dに示すように、共通ソフトプログラムパルスは、各Loop0、Loop1、…、LoopNのための各ソフトプログラム動作P2、P4、P6に適用されうる。したがって、本発明の実施の形態は、このような配置に限定されない。
【0095】
一例として、各単位ループLoop0、Loop1、…、LoopN又はすべての単位ループのための各消去パルスの特性は、すべて同一であるか、又は互いに異なりうる。本発明の実施の形態において、特性は、少なくとも大きさと区間を含むことができる。本発明の実施の形態において、各単位ループLoop0、Loop1、…、LoopN又はすべての単位ループのための各遅延時間は、すべて同一であるか、又は互いに異なりうる。各単位ループLoop0、Loop1、…、LoopNのための消去パルスとソフトプログラムパルスの数は、図26Dに示すように、3個に制限されないが、所定の整数の値を有する。
【0096】
図5A〜図24と関連して、上記で論議された何れの変化及び/又は代案は、図25A〜図26Dに示す本発明の実施の形態に適用されうる。
【0097】
図27は、本発明の実施の形態によるNORフラッシュメモリを示す図である。
図27に示すように、NORフラッシュメモリは、メモリアレイ1100、X−選択器1200、Y−選択器1300、SA&WD1400、入/出力インタフェース1500、制御ロジック1600又はそのようなものを含む。
【0098】
図28は、本発明の実施の形態によるスタックフラッシュメモリを示す図である。
本発明によるフラッシュメモリ装置は、立体的に配列されたメモリセルを具備する。メモリセルは、MOSトランジスタを形成するための半導体基板として用いられる、積層された複数の半導体層を具備する。一方、議論の便宜のために、図28には、単に二つの半導体層(すなわち、第1半導体層100´及び第2半導体層200´)が示されているが、複数の半導体層が備えられうる。
【0099】
本発明の実施の形態によって、第1半導体レイヤ100′は、単結晶(single−crystalline)シリコンウエハであり、第2半導体レイヤ200′は、第1半導体レイヤ100′(例えば、ウエハ)をシードレイヤ(seed layer)として使用するエピタキシャル工程(epitaxial process)により形成された単結晶シリコンエピタキシャルレイヤ(single crystalline silicon epitaxial layer)でありうる。エピタキシャル手順を使用した半導体ウエハでエピタキシャル半導体レイヤを形成するための如何なる従来の方法も、本発明のために用いられうる。
【0100】
本発明の実施の形態によれば、半導体層100′、200′のそれぞれは、実質的に同じ構造を有するセルアレイを具備する。結果的に、メモリセルは、多層のセルアレイを構成する。このような多層配置による議論の複雑さを減らすために、(ゲート構造体、共通ソースラインCSL、ビットラインプラグ及び不純物領域などのような)セルアレイの構成要素の各々を簡略に表現する表記法(notation)をまず定義する。構成要素の各々の垂直的位置を簡略に表現するために、構成要素が配置される半導体層の順序をその構成要素の名称後に付された括弧内に表記する。例えば、GSL(1)及びSSL(2)は、それぞれ第1半導体層100′上に形成された接地選択ライン及び第2半導体層200′上に形成されたストリング選択ラインを示す。
【0101】
半導体層100′、200′のそれぞれは、周知の素子分離膜パターン105、205により限定される、活性領域を具備する。活性領域は、一方向に沿って互いに平行に形成される。素子分離膜パターン105は、シリコン酸化膜を含む絶縁性物質からなり、活性領域を電気的に分離させる。
【0102】
半導体層100′、200′のそれぞれの上部には、活性領域を横切る、1対の選択ラインGSL、SSL及びM個のワードラインWLから構成されるゲート構造体が配置される。ゲート構造体の一側には、ソースプラグ500′が配置され、ゲート構造体の他側には、ビットラインプラグ400′が配置される。ビットラインプラグ400′は、ワードラインを横切る、N個のビットラインBLに各々接続する。このとき、ビットラインBLは、最上部半導体層(例えば、図30における第2半導体層200′)の上部でワードラインWLを横切るように形成される。ビットラインBLの数Nは、1より大きな整数でありえ、好ましくは、8の倍数のうちの何れか一つでありうる。
【0103】
ワードラインWLは、選択ラインGSL、SSLの間に配置され、一ゲート構造体を構成するワードラインWLの数Mは、1より大きな整数である。好ましくは、整数Mは、8の倍数のうちの何れか一つでありうる。選択ラインGSL、SSLのうちの何れか一つは、共通ソースラインCSLとメモリセルとの電気的接続を制御する接地選択ラインGSLとして使用され、選択ラインのうちの他の一つは、ビットラインとメモリセルとの電気的接続を制御するストリング選択ラインSSLとして使用される。
【0104】
選択ライン及びワードライン間の活性領域内には、不純物領域が形成される。このとき、接地選択ラインGSLの一側に形成される不純物領域110S、210Sは、共通ソースラインCSL(1)、CSL(2)により接続されるソース電極として使用され、ストリング選択ラインSSL(1)、SSL(2)の一側に形成される不純物領域110D、210Dは、ビットラインプラグ400を介してビットラインBLに接続するドレイン電極として使用される。また、ワードラインWLの両側に形成される不純物領域110I、210Iは、メモリセルを直列に接続させる、内部不純物領域として使用される。
【0105】
本発明によれば、ソースプラグ500′は、第1及び第2半導体層100′、200′に形成されてソース電極として使用される不純物領域110S、210S(以下、第1及び第2ソース領域)を半導体層100′、200′に電気的に接続させる。その結果、第1及び第2ソース領域110S、210Sは、半導体層100′、200′と等電位(equipotential)をなすようになる。
【0106】
このような電気的接続のために、本発明の一実施の形態によれば、図28に示すように、ソースプラグ500′は、第2半導体層200′及び第2ソース領域210Sを貫通して、第1ソース領域110Sに接続される。このとき、ソースプラグ500′は、第2半導体層200′及び第2ソース領域210Sの内壁に直接接触する。
上述した消去及びプログラム(又は書き込み)方法の記述された本発明の実施の形態は、図28のスタックフラッシュ構造に適用されている。
【0107】
図29は、本発明の実施の形態によるフィン−フラッシュメモリを示す図である。
図29に示すように、フィン型構造において、半導体基板は、複数の領域に限定されうる。例えば、半導体基板は、セル領域A、周辺領域C、及びセル領域Aと周辺領域Cとの間の境界領域Bに区分されうる。セル領域Aは、メモリトランジスタの形成される部分であり、周辺領域Cは、メモリトランジスタの動作を制御するための周辺回路素子の形成される部分でありうる。境界領域Bは、セル領域A及び周辺領域Cと区分されて使用されることもできるが、それよりは、セル領域A及び周辺領域Bのエッジ部分を含むものと理解される。
【0108】
半導体基板の第1領域、例えば、セル領域Aには、第1素子分離膜110aが提供され、第2領域、例えば、境界領域B及び/又は周辺領域Cには、第2素子分離膜110b、110cが提供されうる。第1素子分離膜110aは、フィン型の第1活性領域115aを限定するように半導体基板の表面から所定深さだけ陥没するように形成されうる。第2素子分離膜115b、115cは、平面型の第2活性領域115b、115cを限定するように、半導体基板の表面に合せて又は表面より突出するように提供されうる。第1素子分離膜110a及び第2素子分離膜110b、110cは、同じ底深さを有するものとして示されたが、相違なる底深さを有することもできる。
【0109】
第1活性領域115aは、上面及び側面が第1素子分離膜110aから露出して立体的な形態を有することができる。一方、第2活性領域115b、115cは、上面のみが第2素子分離膜110b、110cから露出した1次元的な形態を有することができる。第1素子分離膜110aの陥没深さは、第1活性領域115aの露出した側面の深さを決定する因子であって、素子の要求された特性に応じて制御されうる。
【0110】
トンネル絶縁膜130、ストレージノード膜135、ブロッキング絶縁膜140、及び制御電極145は、メモリトランジスタを形成するためにセル領域Aに形成されるか、又はセル領域Aと境界領域Bとにかけて提供されうる。ストレージノード膜135は、トンネル絶縁膜130上に提供され、素子分離膜ら115a、115b上に延びるように提供されうる。ブロッキング絶縁膜140は、ストレージノード膜135上に提供され、制御ゲート電極145は、ブロッキング絶縁膜140上に活性領域115a、115bを横切る方向に提供されうる。
【0111】
セル領域Aのメモリトランジスタは、フィン型構造を有し、第1活性領域115aをビットラインの一部として利用し、制御ゲート電極145をワードラインの一部として利用できる。これにより、第1活性領域115aの上面及び側面の表面付近がすべてチャネル領域として利用されうる。周辺領域Cには、平面型トランジスタが提供されうる。例えば、平面型トランジスタは、周辺領域C上のゲート絶縁膜130c及びゲート絶縁膜130c上のゲート電極145cを含むことができる。
【0112】
消去及びプログラム(又は書き込み)方法の記述された本発明の実施の形態は、図29でフィン型構造(fin−type structure)に適用されうる。
図30A及び図30Bは、本発明の実施の形態によるソースとドレインのないフラッシュメモリを示す図である。
【0113】
図30A及び図30Bに示すように、接地選択トランジスタ、ストリング選択トランジスタ及びセルトランジスタは、半導体基板50に画定される活性領域に形成される。接地選択ラインGSL、ストリング選択ラインSSL及びワードラインWLnは、活性領域の上部を横切って形成される。ビットラインBLnは、ビットラインコンタクトDCを介してストリング選択ラインSSLの一側に形成されたソース/ドレイン領域に接続される。ゲート電極と活性領域との間に介在された電荷保存層64を含む。電荷保存層64は、フローティングゲートであり、SONOS、MONOS、又はTANOS構造の場合は、電荷保存絶縁層60でありうる。この他にも、電荷保存層64は、半導体又は金属ナノクリスタルでありうる。電荷保存層64は、図22Aに示すように、各々が分離された領域を有するように構成することもでき、図22Bに示すように、電荷保存絶縁層60内に構成されうる。
【0114】
接地選択ラインGSLの両側の活性領域に形成されたソース/ドレイン領域62gとストリング選択ラインSSLの両側の活性領域に形成されたソース/ドレイン領域62sとは、基板に対して反対導電型の拡散層からなるPN接合構造のソース/ドレイン領域である。これに対して、ワードラインWLn間のソース/ドレイン領域は、PN接合構造ではなく、隣接したワードラインに印加される電圧により誘導されたフリンジフィールド(FRINGE FIELD)によって活性領域に生成された反転層からなる電界効果ソース/ドレイン領域である。本発明においてトランジスタのチャネル及びソース/ドレイン領域の形成される部分の活性領域は、電荷の移動度が強化された層から形成して、電界効果ソース/ドレイン領域を採択することにより、オン電流が低くなることを補償することができる。
【0115】
図31は、本発明の実施の形態によるNORフラッシュメモリを示す図である。
図31に示すように、NORフラッシュメモリ装置4000は、セルアレイ410、行選択器440、及び/又は列選択器450を含むことができる。
【0116】
セルアレイ410は、複数のバンク(bank)BK1〜BKnから構成されうる。各バンクは、複数のセクタSC1〜SCmを含むことができ、各々消去の単位と同じである。各セクタは、複数のワードラインとビットラインとが結合された複数のメモリセル(図示せず)から構成されうる。出力ラインと出力回路とは、図31に示されず、すべてのNORフラッシュメモリ装置4000は、簡単かつ明確に示された。
【0117】
行選択器440は、行アドレスXAの応答である一つのワードラインが選択されうる。列選択器450は、列アドレスYAの応答であるすべてのバンクのための16ビットラインを選択することができる。構造からなり、かつ前記動作が行われると見なされたセルアレイ410、行選択器440、及び列選択器450は、図32にてさらに詳細に説明できる。
【0118】
NORフラッシュメモリ装置4000は、データ入力バッファ420、プログラムドライバ430、及び/又は制御部470を含むことができる。前記データ入力バッファ420は、複数のバンクの並列により16ビットのプログラムデータを受信し、バンクの数は同じである。プログラムデータは、16ビットの単位で入力バッファ420の単位バッファIB1〜IBnに格納されうる。単位バッファIB1〜IBnは、データラッチ信号DLj(j=1.about.n)の制御下に両者択一の動作を行うことができる。例えば、仮にDL1がハイレバルであれば、第1単位バッファIB1は、並列に16データビットを受信することができる。受信したデータは、時間のために第1単位バッファIB1で占有できる。データ入力バッファ420は、プログラム選択信号PSELがハイレバルであるとき、単位バッファIB1〜IBnから発生するダンプデータをプログラムドライバ430に送信することができる。
【0119】
制御部470は、データ入力バッファ420にプログラム選択信号PSELとデータラッチ信号DLj(j=1,about,n)を適用することができる。データ入力バッファ420は、制御部470の制御下で両者択一又は連続的に複数又は少数のバンクによる16ビット単位でプログラムデータを受信する。
【0120】
プログラムドライバ30は、データ入力バッファ420に格納されたプログラムデータパケットDB1i〜DBni(例えば、i=1〜16)の応答でビットラインパケットBL1i〜BLni(例えば、i=1〜16)の中から選択されたビットラインにプログラム電圧を同時に印加できる。プログラムドライバ30は、単位バッファIB1〜IBnに応じて単位ドライバPD1〜PDnを含むことができる。プログラムドライバ430は、(内部)電力ソース電圧より大きな外部電力ソースから高電圧VPPを共に提供することができる。外部電力ソースからの電圧VPPは、プログラム動作から選択されたセルトランジスタのセル電流とドレイン電圧の供給のために使用されうる。他の方法として、NORフラッシュメモリ装置に挿入された電荷ポンプ回路(charge pump circuit)(図示せず)の使用により、内部的な高電圧VPPの供給が可能でありうる。
【0121】
NORフラッシュメモリ装置4000は、フェイル検出器460を含むことができる。フェイル検出器460は、セルアレイ410に格納されたデータを感知してから、感知したデータをデータ入力バッファ420に格納されたプログラムデータと比較することによりプログラムフェイルを検出する。フェイル検出器460は、セルアレイ410のすべてのバンクにより共有される。
【0122】
図31に示すように、NORフラッシュメモリ装置4000は、命令信号CMD、アドレス信号ADD、データDQi及び高電圧VPPを受信することができる。例えば、このような信号は、ホスト装置又はメモリ制御機から供給されうる。
【0123】
図32は、図31に示す行及び列選択瓦周辺装置と共に一例として関連する第1バンクBK1の回路パターンを示す図である。
【0124】
前記行選択器440は、複数の行デコーダRD1〜RDmを含むことができるのに対し、列選択器450は、複数の列デコーダCD1〜CDmを含むことができる。1対の行及び列デコーダは、セクタSC1〜SCmのそれぞれに添う。列選択器450は、第1バンクBK1によって整列されたグローバル列デコーダGCD1をさらに含むことができる。
【0125】
図32によれば、各々が消去単位として使用される複数のセクタSC1〜SCmからなる第1バンクBK1内で、第1セクタSC1は、選択されたメモリセルMCにより割り当てられたワードラインを駆動するために、行デコーダRD1と接続され、グローバルビットライン(例えば、GBL1)に割り当てられたビットラインBL1〜BLKを選択するために、列デコーダと接続される。前記メモリセルは、本発明の実施の形態によって形成されうる。グローバルビットラインは、例示的に16個が配線されることができ、その結果、各々のグローバルビットラインGBL1〜GBL16がすべてのセクタ内でそれらに対応する列ゲートトランジスタを介してビットラインBL1〜BLk(グローバルビットラインと関連したローカルビットラインと共に命名されうる)と接続されるようになる。列ゲートトランジスタは、それに対応する列デコーダにより制御される。他のセクタは、第1セクタSC1と同じ接続方式により接続された特徴を有して配置されることができる。
【0126】
グローバル列デコーダGCD(Global column decoder)1により制御された選択トランジスタの各方法により、グローバルビットラインGBL1〜GBL16は、プログラムドライバ30により提供されたビットラインBL1i〜BLniのうちの何れか一つからリード(lead)され、各々は、選択トランジスタG1〜G16を経てグローバル列デコーダGCD1の制御を受ける。その結果、メモリセルアレイは、ローカルビットラインのグループに各々接続されたグローバルビットライン及び列に応じるメモリセルに各々接続されたローカルビットラインと共に階層的構造が構成されうる。
【0127】
図31及び図32に示すNORフラッシュメモリのさらに詳細な構造と動作は周知のことであるから、説明の簡略化のために追加的な記述はしない。その代りに、図に示されたNORフラッシュメモリの例を示す米国特許7,072,214は、本発明で採用でき、これは、参照文献として併合されうる。
【0128】
さらに、図31及び図32で考慮されて記述された構造を有するNORフラッシュメモリにおける適用は、本発明の実施の形態に制限されない。その代わりに、本発明の実施の形態において多様なNORフラッシュメモリ構造のセルアレイに適用されうる。
【0129】
図33は、本発明の他の実施の形態を示す図である。
図33に示すように、メモリ制御部520に接続されたメモリ510を含むことができる。メモリ510は、前記で記述されたNANDフラッシュメモリ又はNORフラッシュメモリでありうる。したがって、メモリ510は、このようなメモリ構造に制限されず、本発明の実施の形態によって形成されたメモリセルを有するいずれのメモリ構造でありうる。
【0130】
メモリ制御部520は、メモリ510の制御動作のための入力信号を供給することができる。例えば、NANDフラッシュメモリの場合、メモリ制御部520は、CMD(command)とアドレス信号とを供給することができる。図31及び図32に示すNORフラッシュメモリ、一例としてメモリ制御部520は、CMD、ADD、DQ、及びVPP信号を供給することができる。メモリ制御部520は、受信された制御信号(図示せず)に基づいてメモリ510を制御することができる。
【0131】
図34は、本発明の他の実施の形態を示す図である。
図34に示すように、インタフェース515に接続されたメモリ510を含むことができる。メモリ510は、上述したNANDフラッシュメモリ又はNORフラッシュメモリでありうる。したがって、メモリ510は、このようなメモリ構造に制限されず、本発明の実施の形態によって形成されたメモリセルを有するいずれのメモリ構造でありうる。
【0132】
インタフェース515は、メモリ510の制御動作のための入力信号(例えば、外部的に生成された)を提供することができる。例えば、NANDフラッシュメモリの場合、インタフェース515は、CMDとアドレス信号とを提供することができる。図31及び図32のNORフラッシュメモリの実施の形態において、インタフェース515は、CMD、ADD、DQ、及びVPP信号を供給することができる。インタフェース515は、受信された制御信号(例えば、外部的に生成された、図示せず)に基づいてメモリ510を制御することができる。
【0133】
図35は、本発明の他の実施の形態を示す図である。
カードのように具体化されたメモリ510とメモリ制御部520とを有するという点を除くと、図35は、図33と似ている。例えば、カード530は、フラッシュメモリカードのようなメモリカードになりうる。すなわち、カード530は、デジタルカメラ、パーソナルコンピュータなどのような消費者電子機器とともに使用される産業標準のカードでありうる。メモリ制御部520が他(例えば、外部)の装置から受信された制御信号に基づいてメモリ510を制御できるように構成されうる。
【0134】
図36は、本発明の他の実施の形態を示す図である。
図36は、ポータブル装置(portable device)6000を示している。前記ポータブル装置6000には、MP3プレーヤ(MP3 player)、ビデオプレーヤ(video player)、統合ビデオ及びオーディオプレーヤ(combination video and audio player)などがある。図36に示すように、ポータブル装置6000は、メモリ510とメモリ制御部520とを含むことができる。ポータブル装置6000は、エンコーダとデコーダ610を含むことができ、表示装置(presentation components)620とインタフェース630とを含むことができる。
【0135】
データ(ビデオ、オーディオ等)は、エンコーダとデコーダ(以下、EDCとする)610によるメモリ制御部520を介してメモリ510から入/出力される。図36の点線で示すように、データは、EDC610からメモリ510に直接入力及び/又はメモリ510からEDC610に直接出力されることができる。
【0136】
EDC610は、メモリ510でストレージのためにデータを符号化することができる。例えば、EDC610は、メモリ510でのストレージのために、オーディオデータを、MP3エンコードを行うことができる。他の方法により、EDC610は、メモリ510でのストレージのために、ビデオデータをMPEGエンコード(例えば、MPEG2、MPEG4等)を行うことができる。さらに、EDC610は、相異なるデータフォーマットに応じるデータの相異なる形態をエンコードするために、多重エンコーダを含むことができる。例えば、前記EDC610は、ビデオデータのためのMPEGエンコーダとオーディオデータのためのMP3エンコーダとを含むことができる。
【0137】
EDC610は、メモリ510から出力をデコードすることができる。例えば、EDC610は、メモリ510から出力されたオーディオデータを、MP3デコードを行うことができる。他の方法により、前記EDC610は、前記メモリ510から出力されたビデオデータ出力のMPEGデコード(例えば、MPEG2、MPEG4等)を行うことができる。さらに、前記EDC610は、相違なるデータフォーマットに応じるデータの相違なる形態をデコードするために、多重デコーダを含むこともできる。例えば、前記EDC610は、ビデオデータのためのMPEGデコーダとオーディオデータのためのMP3デコーダとを含むことができる。
【0138】
前記EDC610は、単一のデコーダを含むのに適していることもできる。例えば、以前にエンコードされたデータは、EDC610により受信されることもでき、メモリ制御部520及び/又はメモリ510を介して受信されることもできる。
【0139】
前記EDC610は、インタフェース630を介してエンコードのためのデータを又は以前にエンコードされたデータを受信することができる。前記インタフェース630は、公知された標準(一例として、高性能直列バス(firewire)、汎用直列バス(USB:Universal Serial Bus)等)に従うことができる。前記インタフェース630は、一つ以上のインタフェースを含むことができる。例えば、インタフェース630は、高性能直列バス、汎用直列バスなどを含むことができる。メモリ510からのデータは、インタフェース630を介した出力でありうる。
【0140】
表示装置620は、メモリから出力された及び/又はEDC610により復号されたデータをユーザに送信することができる。例えば、表示装置620は、出力オーディオデータのためのスピーカジャック、出力ビデオデータのためのディスプレイスクリーンなどを含むことができる。
【0141】
図37は、本発明の実施の形態による図35のカード530に接続されたホストシステム(host system)を示す図である。
本発明の実施の形態においてホストシステム7000は、カード530に制御信号を提供することができ、メモリ制御部520は、メモリ510の動作を制御することができる。
【0142】
図38は、発明の他の実施の形態を示す図である。
図38に示すように、システム2000は、マイクロプロセッサ(microprocessor)2100、ユーザインタフェース2200(例えば、キーパッド、キーボード及び/又はディスプレイ)、モデム2300、制御部2400、メモリ2500、及び/又はバッテリ2600を含むことができる。本発明の実施の形態において各システムの要素は、バス2001を介して互いに結合されうる。
【0143】
前記制御部2400は、一つ又はそれ以上のマイクロプロセッサ、デジタル信号処理器、マイクロコントローラ、及びこれと類似のプロセッサを含むこともできる。前記メモリ2500は、制御部2400により実行された命令及び/又は格納データを使用することができる。前記メモリ2500は、上述した本発明の実施の形態で説明されたメモリのうちの何れか一つでありうる。
【0144】
前記モデム2300は、他のシステム(一例として、通信ネットワーク)から及び/又は送信データが用いられうる。前記システム2000は、個人情報端末機、ポータブルコンピュータ、ウェブタブレット、無線電話機、移動電話機 、デジタル音楽プレーヤ、メモリカードのような移動システムの一部分であるか、又は情報送受信の可能な他のシステムの一部分でありうる。
【0145】
図5Aと図26Dと関連して上記で論議された何れの変化及び/又は代案は、図27〜図38に示す本発明の実施の形態に適用されうる。さらに一般に、現在詳細な説明に他の特徴の数とともに、本発明の数が示されている。このような特徴は、如何なる組み合わせでも用いられうる。
【0146】
本発明の実施の形態は、上述したとおりであり、それは、多くの方法に多様化されて適されうることは明らかである。そういう変化は、本発明の実施の形態から導出されて本発明に適用できると見なされることができ、すべてのそういう修正は、請求項に付加された範囲内に含まれる。
【図面の簡単な説明】
【0147】
【図1】ISSP方法を使用した一般的なプログラムループを示す図である。
【図2】ISSP方法を使用した一般的な削除消去ループを示す図である。
【図3】本発明の実施の形態によるNANDフラッシュフラッシュメモリブロック図を示す図である。
【図4A】本発明のさらに具体的な実施の形態によるNANDフラッシュフラッシュメモリ装置ブロックを示す図である。
【図4B】本発明のさらに具体的な実施の形態によるNANDフラッシュフラッシュメモリ装置ブロックを示す図である。
【図5A】本発明の実施の形態によるプログラムループを示す図である。
【図5B】本発明の実施の形態によるプログラムループを示す図である。
【図6】本発明の実施の形態による時間遅延動作の期間区間を示す図である。
【図7】本発明の実施の形態によるプログラムループを示す図である。
【図8】本発明の実施の形態による時間遅延動作の期間区間を示す図である。
【図9A】本発明の実施の形態によるプログラムループを示す図である。
【図9B】本発明の実施の形態によるプログラムループを示す図である。
【図10】本発明の実施の形態によるプログラム動作の間に電界の方向を一例として示す図である。
【図11】本発明の実施の形態によるソフト削除消去動作のための電界の方向を示す図である。
【図12】本発明の実施の形態によるさらに具体的な単位プログラムループを示す図である。
【図13A】本発明の実施の形態による削除消去ループを示す図である。
【図13B】本発明の実施の形態による削除消去ループを示す図である。
【図14】本発明の実施の形態による時間遅延動作の期間区間を示す図である。
【図15】本発明の実施の形態による削除消去ループを示す図である。
【図16】本発明の実施の形態による時間遅延動作の期間区間を示す図である。
【図17A】本発明の実施の形態による削除消去ループを示す図である。
【図17B】本発明の実施の形態による削除消去ループを示す図である。
【図18】本発明の実施の形態による削除消去動作の間に電界の方向の一例を示す図である。
【図19】本発明の実施の形態によるソフトプログラム動作のための電界の方向を示す図である。
【図20】本発明の実施の形態によるさらに具体的な単位削除消去ループを示す図である。
【図21】本発明の実施の形態によるプログラム又は削除消去ループを示す図である。
【図22】本発明の実施の形態によるプログラム又は削除消去ループを示す図である。
【図23】本発明の実施の形態によるプログラム又は削除消去ループを示す図である。
【図24】本発明の実施の形態によるプログラム又は削除消去ループを示す図である。
【図25A】本発明の実施の形態によるプログラムループを示す図である。
【図25B】本発明の実施の形態によるプログラムループを示す図である。
【図25C】本発明の実施の形態によるプログラムループを示す図である。
【図25D】本発明の実施の形態によるプログラムループを示す図である。
【図26A】本発明の実施の形態による削除消去ループを示す図である。
【図26B】本発明の実施の形態による削除消去ループを示す図である。
【図26C】本発明の実施の形態による削除消去ループを示す図である。
【図26D】本発明の実施の形態による削除消去ループを示す図である。
【図27】本発明の実施の形態によるNORフラッシュフラッシュメモリを示す図である。
【図28】本発明の実施の形態によるスタックフラッシュフラッシュメモリを示す図である。
【図29】本発明の実施の形態によるフィン−フラッシュフラッシュメモリを示す図である。
【図30A】本発明の実施の形態によるソースとドレインのないフラッシュフラッシュメモリを示す図である。
【図30B】本発明の実施の形態によるソースとドレインのないフラッシュフラッシュメモリを示す図である。
【図31】本発明の実施の形態によるNORフラッシュフラッシュメモリを示す図である。
【図32】図31に示された第1バンクの回路パターンの一例を示す図である。
【図33】本発明の実施の形態によるメモリ制御部を含む本発明の他の実施の形態を示す図である。
【図34】本発明の実施の形態によるインタフェースを含む他の本発明の他の実施の形態を示す図である。
【図35】本発明の実施の形態によるメモリカードの一例を示す図である。
【図36】本発明の実施の形態によるポータブル装置の一例を示す図である。
【図37】本発明の実施の形態によるメモリカードとホストシステムの一例を示す図である。
【図38】本発明の実施の形態によるシステムの一例を示す図である。
【特許請求の範囲】
【請求項1】
電荷保存層を有する不揮発性メモリ装置のプログラム方法であって、
少なくとも一つの単位プログラムループを行うステップを含み、
各単位プログラムループは、
ワードラインに少なくとも二つのプログラムパルスを印加するステップと、
前記ワードラインに少なくとも二つの時間遅延を加えるステップと、
前記ワードラインに検証パルスを印加するステップとを含むことを特徴とする不揮発性メモリ装置のプログラム方法。
【請求項2】
前記少なくとも二つのプログラムパルスと前記少なくとも二つの時間遅延は、少なくとも二つのプログラムパルスのうち、何れか一つから始まり、交互に適用されることを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
【請求項3】
前記検証パルスは、前記単位プログラムループの端に適用されることを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
【請求項4】
前記少なくとも二つのプログラムパルスは、異なる大きさを有することを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
【請求項5】
前記少なくとも二つのプログラムパルスは、異なる区間を有することを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
【請求項6】
前記少なくとも二つのプログラムパルスは、異なる大きさと異なる区間とを有することを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
【請求項7】
前記少なくとも二つの時間遅延は、異なる区間を有することを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
【請求項8】
前記少なくとも一つの単位プログラムループは、少なくとも二つのプログラムループを含むことを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
【請求項9】
一つの単位プログラムループに含まれた前記少なくとも二つのプログラムパルスは、他の単位プログラムループに含まれた少なくとも二つのプログラムパルスと異なる大きさを有することを特徴とする請求項8に記載の不揮発性メモリ装置のプログラム方法。
【請求項10】
一つの単位プログラムループに含まれた前記少なくとも二つのプログラムパルスは、他の単位プログラムループに含まれた少なくとも二つのプログラムパルスと異なる区間を有することを特徴とする請求項8に記載の不揮発性メモリ装置のプログラム方法。
【請求項11】
一つの単位プログラムループに含まれた前記少なくとも二つのプログラムパルスは、他の単位プログラムループに含まれた少なくとも二つのプログラムパルスと異なる大きさと区間とを有することを特徴とする請求項8に記載の不揮発性メモリ装置のプログラム方法。
【請求項12】
一つの単位プログラムループに含まれた前記少なくとも二つの時間遅延は、他の単位プログラムループに含まれた少なくとも二つの時間遅延と異なる大きさを有することを特徴とする請求項8に記載の不揮発性メモリ装置のプログラム方法。
【請求項13】
前記少なくとも二つの単位プログラムループは、N個のプログラムのループ(Nは、2より大きな整数(N>2))を含むことを特徴とする請求項8に記載の不揮発性メモリ装置のプログラム方法。
【請求項14】
前記不揮発性メモリ装置は、電荷トラップフラッシュメモリであり、前記電荷保存層は、電荷トラップ層であることを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
【請求項15】
前記少なくとも二つの時間遅延は、1us〜900msの間であることを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
【請求項16】
前記少なくとも二つの時間遅延で電荷が前記電荷保存層内で再分配又は再結合されることを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
【請求項17】
前記少なくとも二つのプログラムパルスは、前記不揮発性メモリ装置の制御ゲートに正のプログラム電圧を印加することにより生成されることを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
【請求項18】
前記不揮発性メモリ装置は、NANDフラッシュメモリであることを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
【請求項19】
複数のワードラインと複数のビットラインとにより接続したメモリセルトランジスタのアレイと、
少なくとも一つの単位プログラムループを行うプログラムロジックとを含み、
前記プログラムロジックは、前記各単位プログラムループに対して
複数のワードラインの中から選択された一つに少なくとも二つのプログラムパルスを、そして前記複数のワードラインの中から選択されない少なくとも一つにパスパルスを印加し、
前記複数のワードラインの中から選択された前記一つに少なくとも二つの時間遅延を加え、
前記複数のワードラインの中から選択された前記一つに検証パルスを、そして前記複数のワードラインの中から選択されない少なくとも一つに読み出しパルスを印加することを特徴とする不揮発性メモリ装置。
【請求項20】
メモリと、
前記メモリの制御のためのメモリ制御部とを含み、
前記メモリは、複数のワードラインと複数のビットラインとにより接続したメモリセルトランジスタのアレイと、少なくとも一つの単位プログラムループを行うプログラムロジックと、を含み、
前記プログラムロジックは、前記各単位プログラムループに対して、複数のワードラインの中から選択された一つに少なくとも二つのプログラムパルスを、そして前記複数のワードラインの中から選択されない少なくとも一つにパスパルスを印加し、
前記複数のワードラインの中から選択された前記一つに少なくとも二つの時間遅延を加え、前記複数のワードラインの中から選択された前記一つに検証パルスを、そして前記複数のワードラインの中から選択されない少なくとも一つに読み出しパルスを印加することを特徴とするシステム。
【請求項21】
メモリと、
前記メモリの制御のための制御部と、
前記メモリのアクセスを可能にするためのユーザインタフェースと、
前記メモリから送信されようとする情報を許容するモデムと、
前記メモリに電源を供給するバッテリと、
前記メモリ、前記制御部、前記ユーザインタフェース、前記モデム、前記バッテリを含み、
前記メモリは、複数のワードラインと複数のビットラインとにより接続したメモリセルトランジスタのアレイと、少なくとも一つの単位プログラムループを行うプログラムロジックと、を含み、
前記プログラムロジックは、前記各単位プログラムループに対して、複数のワードラインの中から選択された一つに少なくとも二つのプログラムパルスを、そして前記複数のワードラインの中から選択されない少なくとも一つにパスパルスを印加し、
前記複数のワードラインの中から選択された前記一つに少なくとも二つの時間遅延を加え、前記複数のワードラインの中から選択された前記一つに検証パルスを、そして前記複数のワードラインの中から選択されない少なくとも一つに読み出しパルスを印加することを特徴とするシステム。
【請求項22】
電荷保存層を有する不揮発性メモリ装置の消去方法であって、
少なくとも一つの単位消去ループを行うステップを含み、
各単位消去ループは、
ワードラインに少なくとも二つの消去パルスを印加するステップと、
前記ワードラインに少なくとも二つの時間遅延を加えるステップと、
前記ワードラインに検証パルスを印加するステップとを含むことを特徴とする不揮発性メモリ装置の消去方法。
【請求項23】
前記少なくとも二つのパルスと前記少なくとも二つの時間遅延とは、少なくとも二つのプログラムパルスのうちの何れかから始まり、交互に適用されることを特徴とする請求項22に記載の不揮発性メモリ装置の消去方法。
【請求項24】
前記検証パルスは、単位消去ループの端に適用されることを特徴とする請求項22に記載の不揮発性メモリ装置の消去方法。
【請求項25】
前記少なくとも二つの消去パルスは、異なる大きさを有することを特徴とする請求項22に記載の不揮発性メモリ装置の消去方法。
【請求項26】
前記少なくとも二つの消去パルスは、異なる区間を有することを特徴とする請求項22に記載の不揮発性メモリ装置の消去方法。
【請求項27】
前記少なくとも二つのプログラムパルスは、異なる大きさと異なる区間とを有することを特徴とする請求項22に記載の不揮発性メモリ装置の消去方法。
【請求項28】
前記少なくとも二つの時間遅延は、異なる区間を有することを特徴とする請求項22に記載の不揮発性メモリ装置の消去方法。
【請求項29】
前記少なくとも一つの単位消去ループは、少なくとも二つの消去ループを含むことを特徴とする請求項22に記載の不揮発性メモリ装置の消去方法。
【請求項30】
前記少なくとも二つの消去パルスと前記少なくとも二つの時間遅延とが交互に適用され、各単位消去ループで少なくとも二つの消去パルスのうちの何れかから始まることを特徴とする請求項29に記載の不揮発性メモリ装置の消去方法。
【請求項31】
前記検証パルスは、各単位消去ループで単位消去ループの端に適用されることを特徴とする請求項29に記載の不揮発性メモリ装置の消去方法。
【請求項32】
少なくとも二つの消去パルスは、各単位消去ループで異なる大きさを有することを特徴とする請求項29に記載の不揮発性メモリ装置の消去方法。
【請求項33】
前記少なくとも二つの消去パルスは、各単位消去ループで異なる区間を有することを特徴とする請求項29に記載の不揮発性メモリ装置の消去方法。
【請求項34】
前記少なくとも二つの消去パルスは、各単位消去ループで異なる大きさと異なる区間とを有することを特徴とする請求項29に記載の不揮発性メモリ装置の消去方法。
【請求項35】
前記少なくとも二つの時間遅延は、各単位消去ループで異なる区間を有することを特徴とする請求項29に記載の不揮発性メモリ装置の消去方法。
【請求項36】
次の単位消去ループで前記少なくとも二つの消去パルスは、以前単位消去ループで少なくとも二つの消去パルスより大きな大きさを有することを特徴とする請求項29に記載の不揮発性メモリ装置の消去方法。
【請求項37】
前記少なくとも二つの単位消去ループは、N(Nは、2より大きな整数(N>2))個の消去ループを含むことを特徴とする請求項29に記載の不揮発性メモリ装置の消去方法。
【請求項38】
前記不揮発性メモリ装置は、電荷トラップフラッシュメモリ装置であり、前記充電ストレージレイヤは、電荷トラップ層であることを特徴とする請求項22に記載の不揮発性メモリ装置の消去方法。
【請求項39】
前記少なくとも二つの時間遅延は、1us〜900msの間であることを特徴とする請求項22に記載の不揮発性メモリ装置の消去方法。
【請求項40】
前記少なくとも二つの時間遅延で電荷が電荷保存層内で充電再分配又は再結合されることを特徴とする請求項22に記載の不揮発性メモリ装置の消去方法。
【請求項41】
前記少なくとも二つの消去パルスは、前記不揮発性メモリ装置の基板に正のプログラム電圧を印加することにより生成されることを特徴とする請求項22に記載の不揮発性メモリ装置の消去方法。
【請求項42】
前記不揮発性メモリ装置は、NANDフラッシュメモリであることを特徴とする請求項22に記載の不揮発性メモリ装置の消去方法。
【請求項43】
複数のビットラインと複数のワードラインとにより接続したメモリセルトランジスタのアレイと、
プログラムロジックとを含み、
プログラムロジックは、少なくとも一つの単位消去ループを行うために、前記不揮発性メモリ装置の基板に少なくとも二つの消去パルスを印加し、少なくとも二つの時間遅延を加え、前記複数のワードラインに検証パルスを印加するX−デコーダを含むことを特徴とする不揮発性メモリ装置。
【請求項44】
メモリと、
前記メモリを制御するためのメモリ制御部とを含み、
前記メモリは、複数のワードラインと複数のビットラインとにより接続したメモリセルトランジスタアレイと、
少なくとも一つの単位消去ループを行う消去ループとを含み、
各単位消去ループは、不揮発性メモリ装置の基板に少なくとも二つの消去パルスを印加し、少なくとも二つの時間遅延を加え、前記複数のワードラインに検証パルスを印加することを特徴とするシステム。
【請求項45】
メモリと、
前記メモリを制御するための制御部と、
前記メモリのアクセスを可能にするためのユーザインタフェースと、
前記メモリから送信されようとする情報を許容するモデムと、
前記メモリに電源を供給するバッテリと、
前記メモリ、前記制御部、前記ユーザインタフェース、前記モデム、前記バッテリを含み、
前記メモリは、複数のワードラインと複数のビットラインとにより接続したメモリセルトランジスタアレイと、
少なくとも一つの単位消去ループを行う消去ループとを含み、
各単位消去ループは、不揮発性メモリ装置の基板に少なくとも二つの消去パルスを印加し、少なくとも二つの時間遅延を加え、前記複数のワードラインに検証パルスを印加することを特徴とするシステム。
【請求項1】
電荷保存層を有する不揮発性メモリ装置のプログラム方法であって、
少なくとも一つの単位プログラムループを行うステップを含み、
各単位プログラムループは、
ワードラインに少なくとも二つのプログラムパルスを印加するステップと、
前記ワードラインに少なくとも二つの時間遅延を加えるステップと、
前記ワードラインに検証パルスを印加するステップとを含むことを特徴とする不揮発性メモリ装置のプログラム方法。
【請求項2】
前記少なくとも二つのプログラムパルスと前記少なくとも二つの時間遅延は、少なくとも二つのプログラムパルスのうち、何れか一つから始まり、交互に適用されることを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
【請求項3】
前記検証パルスは、前記単位プログラムループの端に適用されることを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
【請求項4】
前記少なくとも二つのプログラムパルスは、異なる大きさを有することを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
【請求項5】
前記少なくとも二つのプログラムパルスは、異なる区間を有することを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
【請求項6】
前記少なくとも二つのプログラムパルスは、異なる大きさと異なる区間とを有することを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
【請求項7】
前記少なくとも二つの時間遅延は、異なる区間を有することを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
【請求項8】
前記少なくとも一つの単位プログラムループは、少なくとも二つのプログラムループを含むことを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
【請求項9】
一つの単位プログラムループに含まれた前記少なくとも二つのプログラムパルスは、他の単位プログラムループに含まれた少なくとも二つのプログラムパルスと異なる大きさを有することを特徴とする請求項8に記載の不揮発性メモリ装置のプログラム方法。
【請求項10】
一つの単位プログラムループに含まれた前記少なくとも二つのプログラムパルスは、他の単位プログラムループに含まれた少なくとも二つのプログラムパルスと異なる区間を有することを特徴とする請求項8に記載の不揮発性メモリ装置のプログラム方法。
【請求項11】
一つの単位プログラムループに含まれた前記少なくとも二つのプログラムパルスは、他の単位プログラムループに含まれた少なくとも二つのプログラムパルスと異なる大きさと区間とを有することを特徴とする請求項8に記載の不揮発性メモリ装置のプログラム方法。
【請求項12】
一つの単位プログラムループに含まれた前記少なくとも二つの時間遅延は、他の単位プログラムループに含まれた少なくとも二つの時間遅延と異なる大きさを有することを特徴とする請求項8に記載の不揮発性メモリ装置のプログラム方法。
【請求項13】
前記少なくとも二つの単位プログラムループは、N個のプログラムのループ(Nは、2より大きな整数(N>2))を含むことを特徴とする請求項8に記載の不揮発性メモリ装置のプログラム方法。
【請求項14】
前記不揮発性メモリ装置は、電荷トラップフラッシュメモリであり、前記電荷保存層は、電荷トラップ層であることを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
【請求項15】
前記少なくとも二つの時間遅延は、1us〜900msの間であることを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
【請求項16】
前記少なくとも二つの時間遅延で電荷が前記電荷保存層内で再分配又は再結合されることを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
【請求項17】
前記少なくとも二つのプログラムパルスは、前記不揮発性メモリ装置の制御ゲートに正のプログラム電圧を印加することにより生成されることを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
【請求項18】
前記不揮発性メモリ装置は、NANDフラッシュメモリであることを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。
【請求項19】
複数のワードラインと複数のビットラインとにより接続したメモリセルトランジスタのアレイと、
少なくとも一つの単位プログラムループを行うプログラムロジックとを含み、
前記プログラムロジックは、前記各単位プログラムループに対して
複数のワードラインの中から選択された一つに少なくとも二つのプログラムパルスを、そして前記複数のワードラインの中から選択されない少なくとも一つにパスパルスを印加し、
前記複数のワードラインの中から選択された前記一つに少なくとも二つの時間遅延を加え、
前記複数のワードラインの中から選択された前記一つに検証パルスを、そして前記複数のワードラインの中から選択されない少なくとも一つに読み出しパルスを印加することを特徴とする不揮発性メモリ装置。
【請求項20】
メモリと、
前記メモリの制御のためのメモリ制御部とを含み、
前記メモリは、複数のワードラインと複数のビットラインとにより接続したメモリセルトランジスタのアレイと、少なくとも一つの単位プログラムループを行うプログラムロジックと、を含み、
前記プログラムロジックは、前記各単位プログラムループに対して、複数のワードラインの中から選択された一つに少なくとも二つのプログラムパルスを、そして前記複数のワードラインの中から選択されない少なくとも一つにパスパルスを印加し、
前記複数のワードラインの中から選択された前記一つに少なくとも二つの時間遅延を加え、前記複数のワードラインの中から選択された前記一つに検証パルスを、そして前記複数のワードラインの中から選択されない少なくとも一つに読み出しパルスを印加することを特徴とするシステム。
【請求項21】
メモリと、
前記メモリの制御のための制御部と、
前記メモリのアクセスを可能にするためのユーザインタフェースと、
前記メモリから送信されようとする情報を許容するモデムと、
前記メモリに電源を供給するバッテリと、
前記メモリ、前記制御部、前記ユーザインタフェース、前記モデム、前記バッテリを含み、
前記メモリは、複数のワードラインと複数のビットラインとにより接続したメモリセルトランジスタのアレイと、少なくとも一つの単位プログラムループを行うプログラムロジックと、を含み、
前記プログラムロジックは、前記各単位プログラムループに対して、複数のワードラインの中から選択された一つに少なくとも二つのプログラムパルスを、そして前記複数のワードラインの中から選択されない少なくとも一つにパスパルスを印加し、
前記複数のワードラインの中から選択された前記一つに少なくとも二つの時間遅延を加え、前記複数のワードラインの中から選択された前記一つに検証パルスを、そして前記複数のワードラインの中から選択されない少なくとも一つに読み出しパルスを印加することを特徴とするシステム。
【請求項22】
電荷保存層を有する不揮発性メモリ装置の消去方法であって、
少なくとも一つの単位消去ループを行うステップを含み、
各単位消去ループは、
ワードラインに少なくとも二つの消去パルスを印加するステップと、
前記ワードラインに少なくとも二つの時間遅延を加えるステップと、
前記ワードラインに検証パルスを印加するステップとを含むことを特徴とする不揮発性メモリ装置の消去方法。
【請求項23】
前記少なくとも二つのパルスと前記少なくとも二つの時間遅延とは、少なくとも二つのプログラムパルスのうちの何れかから始まり、交互に適用されることを特徴とする請求項22に記載の不揮発性メモリ装置の消去方法。
【請求項24】
前記検証パルスは、単位消去ループの端に適用されることを特徴とする請求項22に記載の不揮発性メモリ装置の消去方法。
【請求項25】
前記少なくとも二つの消去パルスは、異なる大きさを有することを特徴とする請求項22に記載の不揮発性メモリ装置の消去方法。
【請求項26】
前記少なくとも二つの消去パルスは、異なる区間を有することを特徴とする請求項22に記載の不揮発性メモリ装置の消去方法。
【請求項27】
前記少なくとも二つのプログラムパルスは、異なる大きさと異なる区間とを有することを特徴とする請求項22に記載の不揮発性メモリ装置の消去方法。
【請求項28】
前記少なくとも二つの時間遅延は、異なる区間を有することを特徴とする請求項22に記載の不揮発性メモリ装置の消去方法。
【請求項29】
前記少なくとも一つの単位消去ループは、少なくとも二つの消去ループを含むことを特徴とする請求項22に記載の不揮発性メモリ装置の消去方法。
【請求項30】
前記少なくとも二つの消去パルスと前記少なくとも二つの時間遅延とが交互に適用され、各単位消去ループで少なくとも二つの消去パルスのうちの何れかから始まることを特徴とする請求項29に記載の不揮発性メモリ装置の消去方法。
【請求項31】
前記検証パルスは、各単位消去ループで単位消去ループの端に適用されることを特徴とする請求項29に記載の不揮発性メモリ装置の消去方法。
【請求項32】
少なくとも二つの消去パルスは、各単位消去ループで異なる大きさを有することを特徴とする請求項29に記載の不揮発性メモリ装置の消去方法。
【請求項33】
前記少なくとも二つの消去パルスは、各単位消去ループで異なる区間を有することを特徴とする請求項29に記載の不揮発性メモリ装置の消去方法。
【請求項34】
前記少なくとも二つの消去パルスは、各単位消去ループで異なる大きさと異なる区間とを有することを特徴とする請求項29に記載の不揮発性メモリ装置の消去方法。
【請求項35】
前記少なくとも二つの時間遅延は、各単位消去ループで異なる区間を有することを特徴とする請求項29に記載の不揮発性メモリ装置の消去方法。
【請求項36】
次の単位消去ループで前記少なくとも二つの消去パルスは、以前単位消去ループで少なくとも二つの消去パルスより大きな大きさを有することを特徴とする請求項29に記載の不揮発性メモリ装置の消去方法。
【請求項37】
前記少なくとも二つの単位消去ループは、N(Nは、2より大きな整数(N>2))個の消去ループを含むことを特徴とする請求項29に記載の不揮発性メモリ装置の消去方法。
【請求項38】
前記不揮発性メモリ装置は、電荷トラップフラッシュメモリ装置であり、前記充電ストレージレイヤは、電荷トラップ層であることを特徴とする請求項22に記載の不揮発性メモリ装置の消去方法。
【請求項39】
前記少なくとも二つの時間遅延は、1us〜900msの間であることを特徴とする請求項22に記載の不揮発性メモリ装置の消去方法。
【請求項40】
前記少なくとも二つの時間遅延で電荷が電荷保存層内で充電再分配又は再結合されることを特徴とする請求項22に記載の不揮発性メモリ装置の消去方法。
【請求項41】
前記少なくとも二つの消去パルスは、前記不揮発性メモリ装置の基板に正のプログラム電圧を印加することにより生成されることを特徴とする請求項22に記載の不揮発性メモリ装置の消去方法。
【請求項42】
前記不揮発性メモリ装置は、NANDフラッシュメモリであることを特徴とする請求項22に記載の不揮発性メモリ装置の消去方法。
【請求項43】
複数のビットラインと複数のワードラインとにより接続したメモリセルトランジスタのアレイと、
プログラムロジックとを含み、
プログラムロジックは、少なくとも一つの単位消去ループを行うために、前記不揮発性メモリ装置の基板に少なくとも二つの消去パルスを印加し、少なくとも二つの時間遅延を加え、前記複数のワードラインに検証パルスを印加するX−デコーダを含むことを特徴とする不揮発性メモリ装置。
【請求項44】
メモリと、
前記メモリを制御するためのメモリ制御部とを含み、
前記メモリは、複数のワードラインと複数のビットラインとにより接続したメモリセルトランジスタアレイと、
少なくとも一つの単位消去ループを行う消去ループとを含み、
各単位消去ループは、不揮発性メモリ装置の基板に少なくとも二つの消去パルスを印加し、少なくとも二つの時間遅延を加え、前記複数のワードラインに検証パルスを印加することを特徴とするシステム。
【請求項45】
メモリと、
前記メモリを制御するための制御部と、
前記メモリのアクセスを可能にするためのユーザインタフェースと、
前記メモリから送信されようとする情報を許容するモデムと、
前記メモリに電源を供給するバッテリと、
前記メモリ、前記制御部、前記ユーザインタフェース、前記モデム、前記バッテリを含み、
前記メモリは、複数のワードラインと複数のビットラインとにより接続したメモリセルトランジスタアレイと、
少なくとも一つの単位消去ループを行う消去ループとを含み、
各単位消去ループは、不揮発性メモリ装置の基板に少なくとも二つの消去パルスを印加し、少なくとも二つの時間遅延を加え、前記複数のワードラインに検証パルスを印加することを特徴とするシステム。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図10】
【図11】
【図12】
【図13A】
【図13B】
【図14】
【図15】
【図16】
【図17A】
【図17B】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25A】
【図25B】
【図25C】
【図25D】
【図26A】
【図26B】
【図26C】
【図26D】
【図27】
【図28】
【図29】
【図30A】
【図30B】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図2】
【図3】
【図4A】
【図4B】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図10】
【図11】
【図12】
【図13A】
【図13B】
【図14】
【図15】
【図16】
【図17A】
【図17B】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25A】
【図25B】
【図25C】
【図25D】
【図26A】
【図26B】
【図26C】
【図26D】
【図27】
【図28】
【図29】
【図30A】
【図30B】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【公開番号】特開2009−70546(P2009−70546A)
【公開日】平成21年4月2日(2009.4.2)
【国際特許分類】
【外国語出願】
【出願番号】特願2008−211989(P2008−211989)
【出願日】平成20年8月20日(2008.8.20)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.MEMORY STICK
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】SAMSUNG ELECTRONICS CO.,LTD.
【住所又は居所原語表記】416,Maetan−dong,Yeongtong−gu,Suwon−si,Gyeonggi−do 442−742(KR)
【Fターム(参考)】
【公開日】平成21年4月2日(2009.4.2)
【国際特許分類】
【出願番号】特願2008−211989(P2008−211989)
【出願日】平成20年8月20日(2008.8.20)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.MEMORY STICK
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】SAMSUNG ELECTRONICS CO.,LTD.
【住所又は居所原語表記】416,Maetan−dong,Yeongtong−gu,Suwon−si,Gyeonggi−do 442−742(KR)
【Fターム(参考)】
[ Back to top ]