【課題】炭素系材料を抵抗変化膜に用いた不揮発性メモリ素子において、炭素膜と電極界面の特性を安定化させ、ひいては抵抗変化特性を安定して動作させうる不揮発性メモリ素子とその製造方法とを提供する。
【解決手段】炭素系の膜を抵抗変化層として用いた不揮発性半導体メモリであって、基板１１上に設けられた下部電極１２と、下部電極１２上に設けられた、窒素を含み炭素を主成分とする膜からなるバッファ層１３と、バッファ層１３上に設けられた、炭素を主成分とする膜からなり、電圧印加又は通電によって電気抵抗率が変化する抵抗変化層１４と、抵抗変化層１４上に設けられた上部電極１６とを備えた。 （もっと読む）

【課題】 潜在的な不良を抱えたメモリセルトランジスタを含み、半導体基板とゲート電極の間またはゲート電極内に異物が存在する異常構造のメモリセルトランジスタを除去可能なフラッシュメモリ、およびその製造方法を提供する。
【解決手段】 本発明は、半導体基板としてのシリコン基板１上に、上面が平坦な正常構造の正常ゲート電極Ｇ１と、上面の少なくとも一部に突起部８ａを有する異常構造の異常ゲート電極Ｇ２とが配置されたフラッシュメモリにおいて、正常ゲート電極Ｇ１は、第一の拡散層３に接続される第一のコンタクト電極３０とビット線１６とを接続するビア１５と電気的に分離され、異常ゲート電極Ｇ２は、ビア１５と、異常ゲート電極Ｇ２上面の突起部８ａにおいて電気的に接続されている。 （もっと読む）

【課題】読み出し回路のカリブレーションを行える半導体装置を提供する。
【解決手段】半導体装置は、入力端子に選択接続される記憶素子１０１の抵抗値をレファレンス用抵抗１０４の抵抗値と比較する比較手段と、複数の抵抗値のうちの一つを選択可能かつ前記入力端子に選択接続可能な基準抵抗部１０とを備える。基準抵抗部は、複数の抵抗素子と、複数の抵抗素子のうちの一つ以上を選択する少なくとも一つの抵抗選択スイッチとを備える。 （もっと読む）

【課題】本発明は、しきい値電圧のばらつきが大きいトランジスタのしきい値電圧を調整してしきい値電圧のばらつきを低減することを可能にする。
【解決手段】基板１１と絶縁層１２とシリコン層１３が積層されてなるＳＯＩ基板１０の該シリコン層１３の表面側にトランジスタ２０を形成する工程と、ＳＯＩ基板１０上に、トランジスタ２０を被覆する第１絶縁膜３０と、トランジスタ２０に電気的に接続される配線部４０とを形成する工程と、配線部４０を通じてトランジスタ２０のしきい値電圧を測定する工程と、第１絶縁膜３０表面に第２絶縁膜を介して支持基板を形成する工程と、ＳＯＩ基板１０の裏面側の基板１１と絶縁層１２の少なくとも一部を除去する工程と、測定されたしきい値電圧に基づいてトランジスタ２０のしきい値電圧を調整する工程を有する。 （もっと読む）

【課題】スタンバイ時のリーク現象を評価するための試験を行う際の時間を短縮することが可能なメモリを提供する。
【解決手段】このクロスポイント型のダイオードＲＯＭ（メモリ）は、導電層２ｃと、導電層２ｃにカソードが接続されるダイオード３を含むメモリセル４と、メモリセル４に記憶されるデータが読み出されるソース線Ｓ０（Ｓ１〜Ｓ３）と、ソース／ドレイン領域の一方がビット線ＢＬに接続され、ソース／ドレイン領域の他方がＨレベルの電位（Ｖ_ＤＤ）に接続され、スタンバイ時のリーク現象を評価するための試験を行う際にオン状態となるｎチャネルトランジスタ５とを備える。 （もっと読む）

プログラミング技法は、プログラム外乱を回避するために阻止されたチャネルのクランプブースト電位を上昇させる選択ビットラインパターンを使用してプログラミングすることによって、不揮発性記憶素子のセットでのプログラム外乱を削減する。１つの態様では、隣接するビットラインの交互のペアを第１のセット及び第２のセットにグループ化する。二重プログラミングパルスが、選択されたワードラインに印加される。ビットラインの第１のセットは、第１のパルスの間にプログラミングされ、ビットラインの第２のセットは、第２のパルスの間にプログラミングされる。次に、全てのビットラインに検証動作が実行される。ある特定のビットラインが阻止されると、その隣接ビットラインの少なくとも１つも阻止され、その特定のビットラインのチャネルが十分にブーストされる。別の態様は、２ビットラインおきに別々にプログラミングする。修正されたレイアウトによって、ビットラインの隣接するペアは、奇数−偶数検出回路を使用して検出できる。
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【課題】メモリセルの特性のばらつきを補償する。
【解決手段】本発明の例に係る３次元積層型不揮発性半導体メモリは、半導体基板上に互いに絶縁されて積層されたワード線ＷＬ＜０＞〜ＷＬ＜３＞に接続された複数のメモリセルから構成されるメモリセルアレイと、メモリセルアレイに対する動作の設定情報を保持するレジスタ回路３３と、ワード線に供給する電位を制御する電位制御回路３５とを具備する。レジスタ回路３３は、複数のワード線ＷＬ＜０＞〜ＷＬ＜３＞の各々に適した電位の情報を保持し、この情報とアドレス信号Ａｄｄに基づいて、電位制御回路３５はワード線の各々に適した電位を生成し、ワード線に生成した電位を供給する。 （もっと読む）

【課題】除去可能な補助検査端子を有するソリッドステート・ドライブの検査方法を提供する。
【解決手段】除去可能な補助検査端子を有するソリッドステート・ドライブの検査方法において、該ソリッドステート・ドライブのメモリ半導体素子に不良が発生した場合、不良分析のために検査端子が設けられた補助ボードを別途に使用して除去するか、又は印刷回路基板の一側面エッジにメモリ半導体素子を検査可能な印刷回路パターンと接続された貫通ホールを設け、不良発生時に、前記貫通ホールが露出されるように、印刷回路基板の一部を切断し、メモリ半導体素子に対する不良分析を実施する。従って、印刷回路基板に搭載されたメモリ半導体素子を取り外さずに不良分析を実施することが可能である。 （もっと読む）

【課題】半導体層と絶縁膜との間の界面の特性を改善した不揮発性半導体記憶装置及びその駆動方法を提供する。
【解決手段】不揮発性半導体記憶装置１０１は、チャネル１ａとチャネル１ａの両側に設けられたソース領域及びドレイン領域２とを有する半導体層１と、チャネル１ａの上に設けられた第１絶縁膜３Ａと、第１絶縁膜３Ａの上に設けられた電荷保持層３Ｂと、電荷保持層３Ｂの上に設けられた第２絶縁膜３Ｃと、第２絶縁膜３Ｃの上に設けられたゲート電極４と、を有するメモリセルと、ゲート電極４と半導体層１との間に、一定の振幅と一定の周波数とを有するバースト信号を印加し、電荷保持層に電荷の書き込み及び消去の少なくともいずれかの処理を行う駆動部２０と、を備える。 （もっと読む）

【課題】ＳＲＡＭセルアレイにおいて、トランジスタ能力と配線容量抵抗のシステマティックなばらつきの評価を容易にする。
【解決手段】リングオシレータを形成する反転回路としてアレイ端にテスト用のセルを配置し、ビット線を充放電しながらリングオシレータを動作させる。具体的には、メモリセルアレイ上で、少なくともメモリセルアレイの４隅に配置されたテスト用のセルを含むリングオシレータを形成する。このとき、ビット線に相当する配線を用いてテスト用のセル同士を接続する。 （もっと読む）

【課題】測定スループットを向上させ、かつ正確な解析結果を得ることができる欠陥解析方法を得る。
【解決手段】ステップＳ１で、検査装置の面積縮小機能を用いて所定の工程後に所定の工程による新規欠陥の座標及び検出サイズを抽出する欠陥検出処理を行い、ステップＳ３で、検出されたすべての新規欠陥を有効とする識別条件で新規欠陥の有無をチップ単位に判定する。その後、ステップＳ５において、面積縮小機能による欠陥検査対象領域の全欠陥検査可能領域に対する面積比を求め、ステップＳ６において、上記面積比に基づき、推定欠陥有りチップ数を推定換算する。 （もっと読む）

【課題】ＶＯ₂（Ｍ）（単斜晶型）ナノワイヤ等の一次元ナノ構造体を低温かつ高速に再現性良く形成することができる一次元ナノ構造体の製造方法及びその装置を提供する。
【解決手段】基板２に対向して、ＶＯ₂ターゲット７を配し、この状態でレーザー光１０をターゲット７に照射し、これによって生じたターゲット昇華物質と雰囲気ガスとによって発生するプラズマ（プルーム１１、１２）が基板２に実質的に届かないようにする圧力条件下で、ターゲット昇華物質をクラスター１４として基板２に付着させてＶＯ₂（Ｍ）ナノワイヤを形成する。 （もっと読む）

【課題】ＤＲＡＭメモリセルアレイを自在に不揮発性メモリセルアレイに変更可能な半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置のメモリセルアレイには、誘電体材料を２つの電極で挟んだ構造をそれぞれ有する複数の第１メモリセルＭＣがアレイ状に配置され、指定可能な複数の領域に区分されている。メモリセルアレイの中から選択的に指定された領域において第１メモリセルＭＣに対するフォーミングが実行され、不揮発性の第２メモリセルＭＣａに変更される。これにより、ＤＲＡＭメモリセルアレイと不揮発性のＲＲＡＭメモリセルアレイを混載し、製造後に任意に領域を設定可能な半導体記憶装置を実現することができる。 （もっと読む）

【課題】プラズマ状態を安定させ、かつ、好適な成膜条件によって、良質な膜を成膜できる成膜装置および成膜方法、これらによって成膜した圧電膜、および、この圧電膜を用いる液体吐出装置を提供することにある。
【解決手段】真空容器と、ターゲットホルダと、基板ホルダと、アノードとを有し、前記アノードは、前記基板ホルダの外周を取り囲むように設けられた筒状部材と、前記筒状部材の内周面に、前記基板ホルダと直交する方向に互いに離間した状態で取り付けられ、かつ、前記成膜用基板よりも大きい中心開口を持つ環状である複数枚の板状部材とを有し、前記真空容器内に前記ガスを導入し、前記ターゲットホルダと基板ホルダとの間に、電圧をかけてプラズマを生成し、前記成膜用基板上に前記成膜材料の薄膜を形成することにより、前記課題を解決する。 （もっと読む）

【課題】過去の熱履歴等によるキャパシタのインプリント現象をリセットし、また、以降の処理によるインプリント現象の影響を低減することができる強誘電体記憶装置の初期化方法を提供する。
【解決手段】本発明に係る強誘電体記憶装置の初期化方法は、下部電極(9)と上部電極(13)との間に配置された強誘電体膜(11)を有するメモリセルがアレイ状に配置された強誘電体記憶装置をパッケージする工程と、前記下部電極および上部電極に電位を印加する検査工程と、前記検査工程の後において、前記上部電極に第１の電位［０Ｖ］を、前記下部電極に前記第１の電位より高い第２の電位［Ｖｃｃ］を印加した後、動作保証温度より高い第１温度で熱処理する工程と、を有する。また、前記第１温度を、前記検査工程における検査温度およびパッケージ工程における処理温度より高くする。 （もっと読む）

【課題】 ツインセンスアンプを有する強誘電体メモリの製造工程において、インプリント特性を考慮した試験を実施し、インプリントによる不良が市場で発生することを防止する。
【解決手段】 単一の論理レベルを記憶する強誘電体キャパシタを有する第１メモリセルと、相補の論理レベルを記憶する強誘電体キャパシタ対を有する第２メモリセルと、第１および第２メモリセルに接続されたツインセンスアンプとを有する強誘電体メモリが製造される。まず、第１および第２メモリセルに第１論理が書き込まれ、インプリントを進めるために、強誘電体メモリが高温下で放置される。次に、第１メモリセルに第１論理と逆の第２論理が書き込まれる。そして、第１メモリセルに保持されている論理が読み出され、読み出される論理が第２論理と異なるとき、強誘電体メモリの不良が検出される。 （もっと読む）

【課題】チップ面積を増大させることなくメモリセルアレイ内の各領域毎に適切な参照電位を供給することを可能にした半導体記憶装置を提供する。
【解決手段】メモリセルアレイ１は、セルトランジスタと強誘電体とを含むメモリセルを配列してなる。センスアンプ回路は、強誘電体キャパシタからビット線対を介して読み出される信号を検知増幅する。ダミーキャパシタは、参照電位を所定の基準電位に設定するため一端に第１のダミープレート電位を与えられ他端を前記ビット線対に接続可能に構成された第１ダミーキャパシタＤＣＣ１と、参照電位を基準電位から微調整するため一端に第２のダミープレート電位を与えられ他端をビット線対に接続可能に構成された第２ダミーキャパシタＤＣＣ２とを含む。 （もっと読む）

【課題】ＴＥＧ上のパッド部の浸食を防止し、また、実デバイスのパッド部の半田のぬれ性や半田形成後のシェア強度の向上を図る。
【解決手段】半導体ウエハのチップ領域ＣＡの第３層配線Ｍ３およびスクライブ領域ＳＡの第３層配線Ｍ３を、それぞれ、ＴｉＮ膜Ｍ３ａ、Ａｌ合金膜Ｍ３ｂおよびＴｉＮ膜Ｍ３ｃで構成し、チップ領域ＣＡの再配線４９上の第２パッド部ＰＡＤ２を洗浄し、もしくはその上部に無電界メッキ法でＡｕ膜５３ａを形成する。さらに、Ａｕ膜５３ａ形成後、リテンション検査を行い、その後、さらに、Ａｕ膜５３ｂを形成した後、半田バンプ電極５５を形成する。その結果、ＴｉＮ膜Ｍ３ｃによってＴＥＧであるスクライブ領域ＳＡの第３層配線Ｍ３の第１パッド部ＰＡＤ１のメッキ液等による浸食を防止でき、また、Ａｕ膜５３ａ、５３ｂによって第２パッド部ＰＡＤ２の半田のぬれ性や半田形成後のシェア強度の向上を図ることができる。 （もっと読む）

【課題】不良解析の際に、メモリセルのレイアウトを制限したり、工程数を増加することなく、メモリセル数を数えやすくすること。
【解決手段】半導体基板２上にメモリセル３ａの繰り返しパターンが形成されたメモリセルアレイ領域３を有し、メモリセルアレイ領域３上に形成された所定層の電源配線４ａ、接地配線４ｂを、少なくともメモリセルアレイ領域３において、メモリセル３ａの配置と対応させて縦方向及び横方向に格子状にレイアウトしている。 （もっと読む）

【課題】ＳＲＡＭ等のメモリセルを構成するトランジスタの不良を大幅に低減するトランジスタの設計方法を提供する。
【解決手段】半導体ウエハのＴＥＧに形成された測定用トランジスタを用いて定ストレス時間でのＮＢＴＩ劣化量ばらつきを評価し、ｍｅｄｉａｎ（中央値）値を取得する（Ｓ１０１）。測定用トランジスタは、ＴＥＧに形成された４０個程度のＴＥＧトランジスタが並列接続された構成からなる。そして、ＮＢＴＩ劣化量ｍｅｄｉａｎ値評価をストレス電圧を変えて行い（Ｓ１０２）、定ストレス時間におけるＮＢＴＩ劣化量ｍｅｄｉａｎ値の加速性から実使用電圧におけるＮＢＴＩ劣化量ｍｅｄｉａｎ値（ΔＶｔｈｃ）を取得する（Ｓ１０３）。続いて、ＮＢＴＩ劣化量の時間変化の傾きｎを用いて、１０年後のＮＢＴＩ劣化量を予測し（Ｓ１０４）、そのＮＢＴＩ劣化量を考慮して、ＳＲＡＭなどにおけるＲｅａｄ Ｖｔｈ Ｃｕｒｖｅを設計する（Ｓ１０５）。 （もっと読む）