半導体記憶装置及び情報処理システム
【課題】ＤＲＡＭメモリセルアレイを自在に不揮発性メモリセルアレイに変更可能な半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置のメモリセルアレイには、誘電体材料を２つの電極で挟んだ構造をそれぞれ有する複数の第１メモリセルＭＣがアレイ状に配置され、指定可能な複数の領域に区分されている。メモリセルアレイの中から選択的に指定された領域において第１メモリセルＭＣに対するフォーミングが実行され、不揮発性の第２メモリセルＭＣａに変更される。これにより、ＤＲＡＭメモリセルアレイと不揮発性のＲＲＡＭメモリセルアレイを混載し、製造後に任意に領域を設定可能な半導体記憶装置を実現することができる。
【解決手段】本発明の半導体記憶装置のメモリセルアレイには、誘電体材料を２つの電極で挟んだ構造をそれぞれ有する複数の第１メモリセルＭＣがアレイ状に配置され、指定可能な複数の領域に区分されている。メモリセルアレイの中から選択的に指定された領域において第１メモリセルＭＣに対するフォーミングが実行され、不揮発性の第２メモリセルＭＣａに変更される。これにより、ＤＲＡＭメモリセルアレイと不揮発性のＲＲＡＭメモリセルアレイを混載し、製造後に任意に領域を設定可能な半導体記憶装置を実現することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誘電体材料を２つの電極で挟んだキャパシタに情報を記憶するメモリセルを用いた半導体記憶装置に関し、特に、上記のキャパシタを有する複数のメモリセルを含むメモリセルアレイの任意の領域において、メモリセルのキャパシタに対するフォーミングを実行する構成を備えた半導体記憶装置に関するものである。
【背景技術】
【０００２】
従来、半導体記憶装置として代表的なＤＲＡＭ(Dynamic Random Access Memory)が広く利用されている。ＤＲＡＭのメモリセルは、誘電体材料からなるキャパシタを用いて構成される。一方、半導体記憶装置として、多様な不揮発性ＲＡＭの研究開発が進められている。不揮発性ＲＡＭとしては、可変型の抵抗素子を用いたＲＲＡＭ（Resistance Random Access Memory）を挙げることができる。一般に、情報処理システムにおいては、処理に用いるデータを一時的に記憶するＤＲＡＭと、プログラムやテーブルデータを格納する不揮発性ＲＡＭの両方を備えていることが望ましい。そして、このようなＤＲＡＭと不揮発性ＲＡＭの両方が同一チップに搭載された構成を採用すれば、機器の小型化や製造コストの面でメリットが大きい。
【０００３】
ＤＲＡＭと不揮発性ＲＡＭを混載した半導体記憶装置を実現するため、従来からＤＲＡＭと不揮発性ＲＡＭの製造プロセスに共通するメモリセル製造技術が知られている。例えば、特許文献１には、同じ構造の導電性酸化物電極上に、ＤＲＡＭに用いるメモリセルのキャパシタと不揮発性ＲＡＭに用いるキャパシタを形成する技術が開示されている。また、特許文献２には、同じ構造の下部電極上とバリア層上に、ＤＲＡＭ用のメモリセルのキャパシタと不揮発性ＲＡＭ用のキャパシタを形成する技術が開示されている。
【特許文献１】特開平７−９４６８１号公報
【特許文献２】特開平９−８２９１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記各特許文献１、２にそれぞれ開示された技術のいずれを採用する場合であっても、ＤＲＡＭと不揮発性ＲＡＭを同一チップに混載する際、誘電体膜の材質が異なるため、少なくとも双方の形成プロセスをシリーズに実行する必要がある。その結果、製造プロセスが複雑になるため歩留まりが低下しコストが増加するという問題がある。また、製造後にはＤＲＡＭと不揮発性ＲＡＭの領域を任意に設定できないため、多様なアプリケーションに柔軟に対応できないという問題がある。
【０００５】
そこで、本発明はこれらの問題を解決するためになされたものであり、ＤＲＡＭメモリセルアレイと不揮発性ＲＡＭメモリセルアレイとを混載し、その中の選択的に指定された領域に対してフォーミングを実行して自在に変更可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の半導体記憶装置は、誘電体材料を２つの電極で挟んだ構造をそれぞれ有する複数の第１メモリセルがアレイ状に配置され、指定可能な複数の領域に区分されたメモリセルアレイと、前記メモリセルアレイの前記複数の領域から選択的に指定された領域において、各々の前記第１メモリセルに対するフォーミングを実行して不揮発性の第２メモリセルに変更するように制御するフォーミング制御部とを備えて構成される。
【０００７】
本発明の半導体記憶装置によれば、最初の段階では、複数の第１メモリセルを含むメモリセルアレイが構成され、そのうちの指定された領域に含まれる第１メモリセルに対しフォーミングを実行すると、第１メモリセルが不揮発性の第２メモリセルに変更される。よって、必要に応じて領域ごとに第１メモリセルと第２メモリセルが所定の比率で配置されるように構成でき、例えば、ＤＲＡＭと不揮発性ＲＡＭが混載された半導体記憶装置を低いコストで提供することができる。
【０００８】
本発明において、第１メモリセルをフォーミングする場合、例えば、誘電体材料を挟む２つの電極の間に所定の電圧を印加する手法が採用される。これにより、誘電体材料に導電性パスが形成され、例えば、キャパシタを有する第１メモリセルを、抵抗素子を有する第２メモリセルに変更することができる。
【０００９】
本発明の半導体記憶装置は、特に、プロセッサを備える情報処理システムに搭載することが有効である。この場合、半導体記憶装置をシステムに搭載した後に、フォーミングにより自在にメモリ構成を変更することができる。
【発明の効果】
【００１０】
以上述べたように本発明によれば、半導体記憶装置のメモリセルアレイの所望の領域に対してフォーミングを実行することにより、ＤＲＡＭメモリセルアレイを自在に不揮発性メモリセルアレイに変更することが可能となる。そのため、例えば、ＤＲＡＭとＲＲＡＭを混載したチップを低コストで製造できるという効果がある。また、製造後にＤＲＡＭメモリセルアレイと不揮発性メモリセルアレイの領域を任意に設定可能であるため、多様なアプリケーションに柔軟に対応できるという効果がある。その結果、半導体記憶装置を搭載した各種の携帯型情報機器の部品点数を抑え、消費電力を削減し、良好なコストパフォーマンスを実現可能となる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施形態について図面を参照しながら説明する。以下では、ＤＲＡＭ用メモリセルアレイの任意の領域をＲＲＡＭ用メモリセルアレイに変更可能な半導体記憶装置に対して本発明を適用する形態について説明する。
【００１２】
図１は、本実施形態の半導体記憶装置の全体構成を示すブロック図である。図１に示すように、本実施形態の半導体記憶装置は、４個のメモリセルアレイ１０と、各々のメモリセルアレイ１０に付随するグローバルセンスアンプ列１１、カラムデコーダ１２、ロウデコーダ１３を備えている。また、半導体記憶装置の全体の動作を制御する制御回路１４と、メモリセルアレイ１０における変更に関する情報を記憶するアレイ情報記憶部１５と、外部との間でデータを入出力する入出力ポート１６とが設けられている。
【００１３】
以上の構成において、各々のメモリセルアレイ１０は、複数のワード線と複数のビット線の交点に形成された多数のメモリセルを含んでいる。グローバルセンスアンプ列１１は、選択されたメモリセルからビット線に読み出されてセンスアンプ（図１では不図示）を介してグローバルビット線に伝送される信号を選択的に増幅する複数のグローバルセンスアンプを含んで構成される。カラムデコーダ１２は、指定されたカラムアドレスをデコードし、読み出し信号又は書き込み信号が伝送されるグローバルビット線を選択する。ロウデコーダ１３は、指定されたロウアドレスをデコードし、選択されたメモリセルに接続されるワード線を選択する。
【００１４】
一方、入出力ポート１６を経由して、外部のコマンド、アドレス、データが制御回路１４に入出力される。制御回路１４は、入力されたアドレスのうち、カラムアドレスをカラムデコーダ１２に送出し、ロウアドレスをロウデコーダ１３に送出する。制御回路１４の制御の下、メモリセルアレイ１０の読み出しデータ又は書き込みデータがグローバルセンスアンプ列１１と、制御回路１４と、入出力ポート１６を経由して入出力される。なお、制御回路１４には、後述のフォーミングを実行制御するフォーミング制御部が含まれる。
【００１５】
アレイ情報記憶部１５には、メモリセルアレイ１０のうちフォーミングにより変更すべき領域のアドレス情報が保持される。ここで、本実施形態の半導体記憶装置では、最初に４個のメモリセルアレイ１０がＤＲＡＭメモリセルアレイとして製造される。そして、一部のメモリセルアレイ１０にフォーミングを実行してＲＲＡＭメモリセルアレイに変更するために、入出力ポート１６を経由して変更領域のアドレス情報が入力され、アレイ情報記憶部１５にプログラムされる。アレイ情報記憶部１５において、入出力ポート１６を経由してフォーミング実行コマンドを受けたとき、制御回路１４のフォーミング制御部に対しフォーミング対象のメモリセルアレイ１０の指定信号を送出する。制御回路１４では、アレイ情報記憶部１５の指定信号に基づき、指定されたメモリセルアレイ１０に付随するロウデコーダ１３により全てのワード線が選択されるように制御し、変更対象のメモリセルアレイ１０に対し後述の手順でフォーミングを実行する。
【００１６】
次に図２は、本実施形態の半導体記憶装置において、メモリセルアレイ１０に対するフォーミング実行前のＤＲＡＭメモリセルアレイと、メモリセルアレイ１０にフォーミングを実行した後のＲＲＡＭメモリセルアレイのそれぞれの等価回路を比較して示す図である。図２（Ａ）に示すように、ＤＲＡＭメモリセルアレイのメモリセルＭＣ（本発明の第１メモリセル）はワード線ＷＬとビット線ＢＬの各交点に配置され、選択ＮＭＯＳトランジスタＱ０とキャパシタＣ０からなる。なお、メモリセルＭＣの回路構成と動作については後述する（図３参照）。図２（Ａ）に示すように、ＤＲＡＭメモリセルアレイには、Ｎ本のワード線ＷＬ（１）〜ＷＬ（Ｎ）とＭ本のビット線ＢＬ（１）〜ＢＬ（Ｍ）が配置されるので、全部でＭ×Ｎ個のメモリセルＭＣが設けられている。各々のメモリセルＭＣは、キャパシタＣ０の一端が共通プレート線ＰＬに接続され、後述するように共通プレート線ＰＬの電位の制御によりフォーミングを実行することができる。
【００１７】
図２（Ｂ）に示すように、フォーミング実行後のＲＲＡＭメモリセルアレイのメモリセルＭＣａ（本発明の第２メモリセル）は、図２（Ａ）と同様に配置され、選択ＮＭＯＳトランジスタＱ０と抵抗素子ＲＭからなる。なお、メモリセルＭＣａの回路構成と動作については後述する。図２（Ｂ）において、Ｎ本のワード線ＷＬ（１）〜ＷＬ（Ｎ）、Ｍ本のビット線ＢＬ（１）〜ＢＬ（Ｍ）、共通プレート線ＰＬについては、図２（Ａ）と同様である。
【００１８】
図２（Ａ）のキャパシタＣ０を形成するための好適な材料としては、チタン酸化物、ニッケル酸化物、イットリウム酸化物、ジルコニウム酸化物、ニオブ酸化物、ランタン酸化物、ハフニウム酸化物、タンタル酸化物、タングステン酸化物などの遷移金属酸化物、あるいはそれらの混合材料、又はアルミニウム酸化物、シリコン酸化物、あるいはそれらの混合材料からなる誘電体材料が用いられる。そして、このような誘電体材料を２個の電極で挟んだ構造とすることによりキャパシタＣ０が形成される。
【００１９】
また、図２（Ｂ）の抵抗素子ＲＭは、複数のメモリセルアレイ１０のうちの所定数のメモリセルアレイ１０に対し、後述のフォーミングを実行して形成される。すなわち、上述の構造を有するキャパシタＣ０の誘電体中に、フィラメント等を用いて導電性パスを形成することにより抵抗素子ＲＭが得られる。これらの導電性パスは低抵抗状態と高抵抗状態を不揮発に保持することが知られており、抵抗性の不揮発性ＲＡＭ（一般にＲＲＡＭと呼ばれる）の情報記憶素子として使用される。
【００２０】
本実施形態のＲＲＡＭメモリセルアレイに対しては、メモリセルＭＣａの抵抗素子ＲＭの２つの端子間に印加する電圧の極性を変え、低抵抗状態と高抵抗状態との間を遷移させることによりデータを書き込むことができる。従って、共通プレート線ＰＬに電源電圧ＶＤＤの半分の電圧ＶＤＤ／２を供給し、ビット線ＢＬを電源電圧ＶＤＤ又はグランド電位ＶＳＳとして低抵抗状態と高抵抗状態に応じた書き込みを行うことができる。この場合の動作は、ＤＲＡＭメモリセルアレイの書き込み動作と同様である。また、ＲＲＡＭメモリセルアレイに対する読み出し動作は、後述するように抵抗素子ＲＭに所定の電圧を印加して抵抗素子ＲＭを流れる電流値をセンス増幅することにより行うことができる。
【００２１】
図３は、本実施形態の半導体記憶装置にＤＲＡＭメモリセルアレイを構成する場合のメモリセル及びセンスアンプ回路の具体的な回路構成を示す図である。図３においては、１本のワード線ＷＬ及び１本のビット線ＢＬと、それらの交点に配置される１つのメモリセルＭＣと、１つのセンスアンプ２０と、１本のグローバルビット線ＧＢＬと、１つのグローバルセンスアンプ２１と、グローバルビット線ＧＢＬの一端に設けられたＮＭＯＳトランジスタＱ６、Ｑ７と、上述のカラムデコーダ１２及びロウデコーダ１３とが示されている。
【００２２】
図３において、ＤＲＡＭメモリセルアレイのメモリセルＭＣは、選択ＮＭＯＳトランジスタＱ０と、蓄積電荷に応じて情報を保持するキャパシタＣ０とから構成されている。選択ＮＭＯＳトランジスタＱ０は、ゲートがワード線ＷＬに接続され、ソースがビット線ＢＬに接続され、ドレインがキャパシタＣ０の一方の端子に接続されている。キャパシタＣ０の他方の端子は、共通プレート線ＰＬに接続されている。共通プレート線ＰＬには、例えば、電源電圧ＶＤＤに対してＶＤＤ／２となる電位が供給される。なお、フォーミングの実行時は、共通プレート線ＰＬにフォーミング電圧ＶＦＣが供給される。図３では１つのメモリセルＭＣのみを示しているが、実際には各々のビット線ＢＬに複数のメモリセルＭＣが接続される。これにより、各々のビット線ＢＬには、図３に示すように寄生容量Ｃｂが形成される。
【００２３】
センスアンプ２０は、４つのＮＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４から構成されている。ＮＭＯＳトランジスタＱ１は、ゲートにビット線ＢＬが接続され、ビット線ＢＬの信号電圧をセンス・増幅してドレイン電流に変換する。ＮＭＯＳトランジスタＱ２は、ゲートにプリチャージ信号ＰＣが印加され、プリチャージ信号ＰＣがハイのときにビット線ＢＬをグランド電位にプリチャージする。ＮＭＯＳトランジスタＱ３は、ゲートに印加される制御信号ＲＥに応じて、ＮＭＯＳトランジスタＱ１のドレインとグローバルビット線ＧＢＬとの間の接続を切り換え制御する。ＮＭＯＳトランジスタＱ４は、ゲートに印加される制御信号ＷＥに応じて、ビット線ＢＬとグローバルビット線ＧＢＬとの間の接続を切り換え制御する。
【００２４】
図３において、ビット線の寄生容量Ｃｂは、例えば、１０ｆＦ程度の大きさである。また、メモリセルＭＣのキャパシタＣ０の容量は、例えば、５ｆＦ程度の大きさである。そのため、メモリセルＭＣの読み出し動作に際し、キャパシタＣ０の容量と、ビット線ＢＬの寄生容量Ｃｂとからなる伝送路のチャージシェアにより、ビット線ＢＬに信号電圧が読み出される。従って、読み出し動作時に、メモリセルＭＣのＮＭＯＳトランジスタＱ０をオンにしてチャージシェアが開始され、数ｎｓ後のビット線ＢＬの電位にキャパシタＣ０に蓄積された電荷の有無に応じて十分な差が得られる。そのため、センスアンプ２０のセンス期間をこの数ｎｓまでの範囲内に設定することにより、ＮＭＯＳトランジスタＱ１によるセンス増幅動作を完了させるのに十分なマージンを持たせることができる。このような動作原理から、ビット線ＢＬに接続されるメモリセルＭＣの個数は、チャージシェアによって必要な信号電圧が得られる範囲内に設定することが望ましい。
【００２５】
各々のグローバルビット線ＧＢＬの一端には、グローバルセンスアンプ２１が接続されている。グローバルセンスアンプ２１は、センスアンプ２０を介してグローバルビット線ＧＢＬを伝送される信号をラッチし、そのレベルを２値で判定する。また、ＮＭＯＳトランジスタＱ６は、ゲートにプリチャージ信号ＰＣが印加され、プリチャージ信号ＰＣがハイのときにグローバルビット線ＧＢＬを電源電圧ＶＤＤにプリチャージする。図３には示されないが、実際には所定数のビット線ＢＬの中から選択されたビット線ＢＬがセンスアンプ２０を介してグローバルビット線ＧＢＬに接続される。なお、図３に示すように、各々のグローバルビット線ＧＢＬには、寄生容量Ｃｇｂが形成される。
【００２６】
ＮＭＯＳトランジスタＱ７は、ゲートに印加されるカラム選択信号ＹＳに応じて、グローバルビット線ＧＢＬとＩ／Ｏ線との間の接続を切り換え制御する。読み出し動作時は、グローバルセンスアンプ２１からの読み出しデータがＮＭＯＳトランジスタＱ７を介してＩ／Ｏ線に転送され、外部回路（不図示）に出力される。書き込み動作時は、外部回路から入力された書き込みデータがＩ／Ｏ線を伝送され、ＮＭＯＳトランジスタＱ７を介してグローバルセンスアンプ２１に入力される。これにより、グローバルビット線ＧＢＬが駆動されて、センスアンプ２０とビット線ＢＬを経由して、所望のメモリセルＭＣにデータが書き込まれる。
【００２７】
次に、本実施形態のＤＲＡＭメモリセルアレイに対する読み出し動作について、図４及び図５を用いて説明する。図４は、メモリセルＭＣに保持されるハイのデータを読み出す場合のセンス系の信号波形図であり、図５は、メモリセルＭＣに保持されるローのデータを読み出す場合のセンス系の信号波形図である。図４及び図５の上部には、読み出し動作の全体を、プリチャージ解除期間Ｔ１、セル選択期間Ｔ２、センス期間Ｔ３の３つの期間に細分化して示している。
【００２８】
まず、図４に示すハイの読み出し動作においては、プリチャージ解除期間Ｔ１に至るまでは、ビット線ＢＬとグローバルビット線ＧＢＬをプリチャージするために、プリチャージ信号ＰＣがハイの状態にある。そして、プリチャージ解除期間Ｔ１において、プリチャージ信号ＰＣがローに制御され、ビット線ＢＬがグランド電位ＶＳＳにプリチャージされた状態でフローティングとなり、グローバルビット線ＧＢＬが電源電圧ＶＤＤにプリチャージされた状態でフローティングとなる。続いてセル選択期間Ｔ２において、選択されたワード線ＷＬの電位が正電圧ＶＰＰまで上昇し、メモリセルＭＣからハイの信号電圧がビット線ＢＬに読み出される。
【００２９】
次いでセンス期間Ｔ３において、制御信号ＲＥが所定期間だけハイに制御される。このとき、ビット線ＢＬの電位は、ＮＭＯＳトランジスタＱ１の閾値電圧の分布範囲Ｒｖｔ（図中網掛け表示で表す）の上限より高くなっているので、ＮＭＯＳトランジスタＱ１に大きなドレイン電流が流れる。そのため、グローバルビット線ＧＢＬの寄生容量Ｃｇｂに充電されている電荷は、ＮＭＯＳトランジスＱ３、Ｑ１を介して短時間で引き抜かれるので、グローバルビット線ＧＢＬの電位は電源電圧ＶＤＤからグランド電位ＶＳＳに短時間で放電される。グローバルビット線ＧＢＬの信号電位は、グローバルセンスアンプ２１により反転されてラッチされる。
【００３０】
なお、図４に示すＮＭＯＳトランジスタＱ１の閾値電圧の分布範囲Ｒｖｔは、製造時の寸法ばらつきやゲート絶縁膜厚のばらつき、チャネル不純物分布のゆらぎなどに起因して閾値電圧がばらつく範囲を示している。
【００３１】
次に、図５のローの読み出し動作においては、プリチャージ解除期間Ｔ１の信号波形は図４の場合と同様になる。続いてセル選択期間Ｔ２において、選択されたワード線ＷＬの電位が正電圧ＶＰＰまで上昇し、メモリセルＭＣからローの信号電圧がビット線ＢＬに読み出される。次いでセンス期間Ｔ３において、制御信号ＲＥが所定期間だけハイに制御されると、そのときのビット線ＢＬの電位は、ＮＭＯＳトランジスタＱ１の閾値電圧の分布範囲Ｒｖｔの下限より低くなっているので、ＮＭＯＳトランジスタＱ１にドレイン電流が流れない。そのため、グローバルビット線ＧＢＬの寄生容量Ｃｇｂに充電されている電荷は引き抜かれず、グローバルビット線ＧＢＬの電位は電源電圧ＶＤＤを維持する。グローバルビット線ＧＢＬの信号電位は、グローバルセンスアンプ２１により反転されてラッチされる。
【００３２】
次に図６は、本実施形態の半導体記憶装置にＲＲＡＭメモリセルアレイを構成する場合のメモリセル及びセンスアンプ回路の具体的な回路を示す図である。図６においては、多くの回路構成が図３と共通であるため、以下では、異なる点のみを説明する。図６に示すように、ＲＲＡＭメモリセルアレイにおけるメモリセルＭＣａは、選択ＮＭＯＳトランジスタＱ０と、抵抗値の大小に応じて情報を保持する抵抗素子ＲＭとから構成されている。選択ＮＭＯＳトランジスタＱ０は、ゲートがワード線ＷＬに接続され、ドレインがビット線ＢＬに接続され、ソースが抵抗素子ＲＭの一方の端子に接続されている。抵抗素子ＲＭの他方の端子は、共通プレート線ＰＬに接続されている。上述したように、共通プレート線ＰＬは、例えば、ＶＤＤ／２の電位が供給される。
【００３３】
抵抗素子ＲＭは、例えば、低抵抗状態の抵抗値分布の上限が１００ｋΩ、高抵抗状態の抵抗値分布の下限が１０ＭΩとなっている。ビット線ＢＬの寄生容量Ｃｂが、例えば、上述の５ｆＦ程度の大きさとすれば、抵抗素子ＲＭとビット線ＢＬの寄生容量Ｃｂからなる伝送路の時定数は、抵抗素子ＲＭが低抵抗状態の場合に０．５ｎｓ以下、高抵抗状態の場合に５０ｎｓ以上となる。従って、読み出し動作時に、選択ＮＭＯＳトランジスタＱ０をオンにしてビット線ＢＬの充電を開始し、数ｎｓ後のビット線ＢＬの電位は抵抗素子ＲＭの抵抗値の大小に応じて十分な差が得られる。そのため、センスアンプ２０のセンス期間をこの数ｎｓまでの範囲内に設定することにより、ＮＭＯＳトランジスタＱ１によるセンス増幅動作を完了させるのに十分なマージンを持たせることができる。このような動作原理から、ビット線ＢＬに接続されるメモリセルＭＣの個数は、抵抗素子ＲＭの抵抗値とセンス期間の設計値に適合する寄生容量Ｃｂの範囲内で多様に設定することができる。
【００３４】
次に、本実施形態のＲＲＡＭメモリセルアレイに対する読み出し動作について、図７及び図８を用いて説明する。図７は、メモリセルＭＣａに保持されるハイ（低抵抗状態）のデータを読み出す場合のセンス系の信号波形図であり、図８は、メモリセルＭＣａに保持されるロー（高抵抗状態）のデータを読み出す場合のセンス系の信号波形図である。図７及び図８は、上述の図４及び図５に対応する図であり、多くの信号波形が共通するので、以下では主に相違点のみを説明する。
【００３５】
まず、図７の低抵抗状態の読み出し動作においては、プリチャージ解除期間Ｔ１までの各信号波形は図４と同様となっている。続いてセル選択期間Ｔ２において、選択されたワード線ＷＬの電位が正電圧ＶＰＰまで上昇すると、抵抗素子ＲＭの低抵抗状態に対応する時定数でメモリセルＭＣａの信号電圧がビット線ＢＬに読み出される。次いでセンス期間Ｔ３において、ビット線ＢＬの電位がＮＭＯＳトランジスタＱ１の閾値電圧の分布範囲Ｒｖｔの上限より高くなっているので、ＮＭＯＳトランジスタＱ１に大きなドレイン電流が流れる。これ以降の動作は、図４の場合と同様になる。
【００３６】
次に、図８の高抵抗状態の読み出し動作においては、プリチャージ解除期間Ｔ１までの信号波形は図７の場合と同様になる。続いてセル選択期間Ｔ２において、選択されたワード線ＷＬの電位が正電圧ＶＰＰまで上昇すると、抵抗素子ＲＭの高抵抗状態に対応する時定数でメモリセルＭＣａの信号電圧がビット線ＢＬに読み出される。次いでセンス期間Ｔ３において、図８のビット線ＢＬの電位は、図５と比べると若干増加しているが、ＮＭＯＳトランジスタＱ１の閾値電圧の分布範囲Ｒｖｔの下限より低い電位に留まっているので、ＮＭＯＳトランジスタＱ１に流れるドレイン電流は極めて小さくなる。そのため、グローバルビット線ＧＢＬの寄生容量Ｃｇｂに充電されている電荷はほとんど引き抜かれない。これ以降の動作は、図５の場合と同様になる。
【００３７】
次に、本実施形態の半導体記憶装置において、ＤＲＡＭメモリセルアレイをＲＲＡＭメモリセルアレイに変更するための制御手順について、図９及び図１０を参照して説明する。図９は、ＤＲＡＭメモリセルアレイをＲＲＡＭメモリセルアレイに変更する際に適用されるフォーミングプロセスの動作波形及びタイミングフローを示す図である。図１０は、フォーミングプロセスに付随するＤＲＡＭメモリセルアレイからＲＲＡＭメモリセルアレイへの変更プロセスの流れを説明するフローチャートである。
【００３８】
図９において、半導体記憶装置のフォーミングプロセスは、メモリセルアレイ１０を予めプリチャージ状態にして開始される。まず、タイミングｔ１において、制御回路１４からメモリセルアレイ１０に対して供給されるワード線全選択信号ＳＬをハイ（電源電圧ＶＤＤ）にする。これにより、ロウデコーダ１３では全てのワード線ＷＬが選択される状態となる。続いてタイミングｔ２において、メモリセルアレイ１０内のＮ本のワード線ＷＬを駆動し、その電位が正電圧ＶＰＰに上昇する。次に、タイミングｔ３において、共通プレート線ＰＬの電位をフォーミング電圧ＶＦＭに設定する。この状態を所定のフォーミング期間Ｔｆだけ保持することにより、メモリセルＭＣのフォーミングが実行される。フォーミング期間Ｔｆが終了するタイミングｔ４において、共通プレート線ＰＬの電位をフォーミング電圧ＶＦＭからＶＤＤ／２まで戻す。次いでタイミングｔ５において、ワード線全選択信号ＳＬをロー（グランド電位ＶＳＳ）に戻す。これにより、タイミングｔ６で全てのワード線ＷＬを非選択状態のグランド電位ＶＳＳに戻し、図１０のフォーミングプロセスが終了する。
【００３９】
次に図１０において、ＤＲＡＭメモリセルアレイのＲＲＡＭメモリセルアレイへの変更プロセスは、図９のフォーミングプロセスとともに実行される。最初にＲＲＡＭメモリセルアレイに変更するメモリセルアレイ１０のアドレス情報をアレイ情報記憶部１５に設定する（ステップＳ１）。具体的には、入出力ポート１６を介して入力されたアドレス情報を、アレイ情報記憶部１５に構成された電気ヒューズ等にプログラムする。ＲＲＡＭメモリセルアレイに変更するメモリセルアレイ１０に対しては、上述のフォーミングプロセスを実行する（ステップＳ２）。具体的には、入出力ポート１６を介してフォーミングコマンドが入力されたとき、図９のタイミングフローに従ってフォーミングプロセスを実行する。
【００４０】
一方、フォーミングプロセスが実行されないメモリセルアレイ１０はＤＲＡＭメモリセルアレイとして用いられるので、これらのメモリセルアレイ１０に対してＤＲＡＭ用の試験を行う（ステップＳ３）。その結果、メモリセルアレイ１０に不良ビットが存在する場合、該当するアドレスの救済処理を実行する（ステップＳ４）。続いて、上記のフォーミングプロセスを実効済みのメモリセルアレイ１０はＲＲＡＭメモリセルアレイとして用いられるので、これらのメモリセルアレイ１０に対しＲＲＡＭ用の試験を行う（ステップＳ５）。その結果、メモリセルアレイ１０に不良ビットが存在する場合、該当するアドレスの救済処理を実行する（ステップＳ６）。ステップＳ４、Ｓ６における具体的な救済処理としては、入出力ポート１６を介して入力された不良アドレス情報を電気ヒューズ等などにプログラムすればよい。最後に、ＤＲＡＭメモリセルアレイとＲＲＡＭメモリセルアレイそれぞれに対して救済確認のための最終試験を行い（ステップＳ７）、図１０の変更プロセスが終了する。
【００４１】
以上説明した変更プロセスは、半導体記憶装置の製造時に、ウエハプロセスが完了した時点で行われるプローブ試験工程内、あるいはパッケージに封止した後の選別工程内で実行することができる。また、半導体記憶装置をシステムに実装した後、システム内のプロセッサや専用コントローラ等を用いて同様の変更プロセスを行ってもよい。
【００４２】
次に、本実施形態の半導体記憶装置のメモリ空間の設定とプロセッサとの間のデータ転送方法について、図１１を用いて説明する。図１１の左側には、本実施形態の半導体記憶装置のメモリ空間を模式的に示している。また、図１１の右側には、半導体記憶装置との間でデータを転送するプロセッサを示している。半導体記憶装置のメモリ空間は、ＤＲＡＭメモリセルアレイからなるワーク領域Ｒ１と、ＲＲＡＭメモリセルアレイからなる不揮発領域Ｒ２からなる。この不揮発領域Ｒ２には、プロセッサの処理に必要なプログラムコードやテーブルデータなどが記憶される。プロセッサは、ワーク領域Ｒ１にテンポラリデータを記憶しつつ、不揮発領域Ｒ２から読み出したプログラムを実行する。また、プロセッサは、必要に応じて不揮発領域Ｒ２に構成されるテーブルデータの読み出しや書き換えを実行する。
【００４３】
一般に、ＤＲＡＭの書き換え回数には制限がないのに対し、ＲＲＡＭの書き換え回数は有限回に制限される。しかし、上記の不揮発領域Ｒ２に記憶されるプログラムやテーブルデータの書き換え頻度は少ないので、ＲＲＡＭメモリセルアレイを用いたとしても問題はない。一方、不揮発領域Ｒ２に記憶されるデータは、半導体記憶装置の電源を停止した際も保持されるため、システム中に別個の不揮発メモリを搭載する必要がなくなる。また、本実施形態の半導体記憶装置は、図１１に示すようにワーク領域Ｒ１のサイズＳ１と不揮発領域Ｒ２のサイズＳ２とを所望の比率に設定でき、しかもウエハプロセスの終了後のフォーミングプロセスにおいてサイズＳ１、Ｓ２を自在に選択でき、柔軟なシステムを構成可能となる。
【００４４】
図１２は、本実施形態の半導体記憶装置を実装したシステムの一例としての携帯電話機のシステム構成例を示している。図１２においては、本実施形態の半導体記憶装置１とメディアプロセッサ２を積層したシステム・イン・パッケージ（ＳＩＰ）３と、このＳＩＰ３に接続されるベースバンドプロセッサ４からなる構成が示されている。半導体記憶装置１には、例えば図１１のメモリ空間が構成され、ＤＲＡＭメモリセルアレイを用いたワーク領域Ｒ１と、ＲＲＡＭメモリセルアレイを用いてプログラムコード、テーブルデータ、各種パラメータ等を格納する不揮発領域Ｒ２が設けられている。このように、本実施形態の半導体記憶装置の構成を採用することで、携帯電話機等の各種システムとしてシンプルな構成を実現することができる。
【００４５】
以上、本実施形態に基づいて本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、上記実施形態においては、４つのメモリセルアレイ１０に区分される構成を示したが、メモリセルアレイ１０の領域の区分は自在であって、所望の領域を選択的に指定可能な構成に対し広く本発明を適用することができる。
【図面の簡単な説明】
【００４６】
【図１】本実施形態の半導体記憶装置の全体構成を示すブロック図である。
【図２】本実施形態の半導体記憶装置において、フォーミング実行前のＤＲＡＭメモリセルアレイと、フォーミングを実行後のＲＲＡＭメモリセルアレイのそれぞれの等価回路を比較して示す図である。
【図３】本実施形態の半導体記憶装置にＤＲＡＭメモリセルアレイを構成する場合のメモリセル及びセンスアンプ回路の具体的な回路構成を示す図である。
【図４】本実施形態のＤＲＡＭメモリセルアレイに対する読み出し動作のうち、メモリセルからハイのデータを読み出す場合の動作波形を示す図である。
【図５】本実施形態のＤＲＡＭメモリセルアレイに対する読み出し動作のうち、メモリセルからローのデータを読み出す場合の動作波形を示す図である。
【図６】本実施形態の半導体記憶装置にＲＲＡＭメモリセルアレイを構成する場合のメモリセル及びセンスアンプ回路の具体的な回路構成を示す図である。
【図７】本実施形態のＲＲＡＭメモリセルアレイに対する読み出し動作のうち、メモリセルからハイ（低抵抗状態）のデータを読み出す場合の動作波形を示す図である。
【図８】本実施形態のＲＲＡＭメモリセルアレイに対する読み出し動作のうち、メモリセルからロー（高抵抗状態）のデータを読み出す場合の動作波形を示す図である。
【図９】ＤＲＡＭメモリセルアレイをＲＲＡＭメモリセルアレイに変更する際に適用されるフォーミングプロセスの動作波形及びタイミングフローを示す図である。
【図１０】フォーミングプロセスに付随するＤＲＡＭメモリセルアレイからＲＲＡＭメモリセルアレイへの変更プロセスの流れを説明するフローチャートである。
【図１１】本実施形態の半導体記憶装置のメモリ空間の設定とプロセッサとの間のデータ転送方法について説明する図である。
【図１２】本実施形態の半導体記憶装置を実装したシステムの一例としての携帯電話機のシステム構成例を示す図である。
【符号の説明】
【００４７】
１…半導体記憶装置
２…メディアプロセッサ
３…ＳＩＰ
４…ベースバンドプロセッサ
１０…メモリセルアレイ
１１…グローバルセンスアンプ列
１２…カラムデコーダ
１３…ロウデコーダ
１４…制御回路
１５…アレイ情報記憶部
１６…入出力ポート
２０…センスアンプ
２１…グローバルセンスアンプ
ＷＬ…ワード線
ＢＬ…ビット線
ＧＢＬ…グローバルビット線
ＰＬ…共通プレート線
ＭＣ、ＭＣａ…メモリセル
Ｑ０…選択ＮＭＯＳトランジスタ
Ｃ０…キャパシタ
ＲＭ…抵抗素子
Ｑ１〜Ｑ７…ＮＭＯＳトランジスタ
ＰＣ…プリチャージ信号
ＲＥ、ＷＥ…制御信号
ＹＳ…カラム選択信号
ＳＬ…ワード線全選択信号
ＶＤＤ…電源電圧
ＶＳＳ…グランド電位
ＶＰＰ…正電圧
【技術分野】
【０００１】
本発明は、誘電体材料を２つの電極で挟んだキャパシタに情報を記憶するメモリセルを用いた半導体記憶装置に関し、特に、上記のキャパシタを有する複数のメモリセルを含むメモリセルアレイの任意の領域において、メモリセルのキャパシタに対するフォーミングを実行する構成を備えた半導体記憶装置に関するものである。
【背景技術】
【０００２】
従来、半導体記憶装置として代表的なＤＲＡＭ(Dynamic Random Access Memory)が広く利用されている。ＤＲＡＭのメモリセルは、誘電体材料からなるキャパシタを用いて構成される。一方、半導体記憶装置として、多様な不揮発性ＲＡＭの研究開発が進められている。不揮発性ＲＡＭとしては、可変型の抵抗素子を用いたＲＲＡＭ（Resistance Random Access Memory）を挙げることができる。一般に、情報処理システムにおいては、処理に用いるデータを一時的に記憶するＤＲＡＭと、プログラムやテーブルデータを格納する不揮発性ＲＡＭの両方を備えていることが望ましい。そして、このようなＤＲＡＭと不揮発性ＲＡＭの両方が同一チップに搭載された構成を採用すれば、機器の小型化や製造コストの面でメリットが大きい。
【０００３】
ＤＲＡＭと不揮発性ＲＡＭを混載した半導体記憶装置を実現するため、従来からＤＲＡＭと不揮発性ＲＡＭの製造プロセスに共通するメモリセル製造技術が知られている。例えば、特許文献１には、同じ構造の導電性酸化物電極上に、ＤＲＡＭに用いるメモリセルのキャパシタと不揮発性ＲＡＭに用いるキャパシタを形成する技術が開示されている。また、特許文献２には、同じ構造の下部電極上とバリア層上に、ＤＲＡＭ用のメモリセルのキャパシタと不揮発性ＲＡＭ用のキャパシタを形成する技術が開示されている。
【特許文献１】特開平７−９４６８１号公報
【特許文献２】特開平９−８２９１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記各特許文献１、２にそれぞれ開示された技術のいずれを採用する場合であっても、ＤＲＡＭと不揮発性ＲＡＭを同一チップに混載する際、誘電体膜の材質が異なるため、少なくとも双方の形成プロセスをシリーズに実行する必要がある。その結果、製造プロセスが複雑になるため歩留まりが低下しコストが増加するという問題がある。また、製造後にはＤＲＡＭと不揮発性ＲＡＭの領域を任意に設定できないため、多様なアプリケーションに柔軟に対応できないという問題がある。
【０００５】
そこで、本発明はこれらの問題を解決するためになされたものであり、ＤＲＡＭメモリセルアレイと不揮発性ＲＡＭメモリセルアレイとを混載し、その中の選択的に指定された領域に対してフォーミングを実行して自在に変更可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の半導体記憶装置は、誘電体材料を２つの電極で挟んだ構造をそれぞれ有する複数の第１メモリセルがアレイ状に配置され、指定可能な複数の領域に区分されたメモリセルアレイと、前記メモリセルアレイの前記複数の領域から選択的に指定された領域において、各々の前記第１メモリセルに対するフォーミングを実行して不揮発性の第２メモリセルに変更するように制御するフォーミング制御部とを備えて構成される。
【０００７】
本発明の半導体記憶装置によれば、最初の段階では、複数の第１メモリセルを含むメモリセルアレイが構成され、そのうちの指定された領域に含まれる第１メモリセルに対しフォーミングを実行すると、第１メモリセルが不揮発性の第２メモリセルに変更される。よって、必要に応じて領域ごとに第１メモリセルと第２メモリセルが所定の比率で配置されるように構成でき、例えば、ＤＲＡＭと不揮発性ＲＡＭが混載された半導体記憶装置を低いコストで提供することができる。
【０００８】
本発明において、第１メモリセルをフォーミングする場合、例えば、誘電体材料を挟む２つの電極の間に所定の電圧を印加する手法が採用される。これにより、誘電体材料に導電性パスが形成され、例えば、キャパシタを有する第１メモリセルを、抵抗素子を有する第２メモリセルに変更することができる。
【０００９】
本発明の半導体記憶装置は、特に、プロセッサを備える情報処理システムに搭載することが有効である。この場合、半導体記憶装置をシステムに搭載した後に、フォーミングにより自在にメモリ構成を変更することができる。
【発明の効果】
【００１０】
以上述べたように本発明によれば、半導体記憶装置のメモリセルアレイの所望の領域に対してフォーミングを実行することにより、ＤＲＡＭメモリセルアレイを自在に不揮発性メモリセルアレイに変更することが可能となる。そのため、例えば、ＤＲＡＭとＲＲＡＭを混載したチップを低コストで製造できるという効果がある。また、製造後にＤＲＡＭメモリセルアレイと不揮発性メモリセルアレイの領域を任意に設定可能であるため、多様なアプリケーションに柔軟に対応できるという効果がある。その結果、半導体記憶装置を搭載した各種の携帯型情報機器の部品点数を抑え、消費電力を削減し、良好なコストパフォーマンスを実現可能となる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施形態について図面を参照しながら説明する。以下では、ＤＲＡＭ用メモリセルアレイの任意の領域をＲＲＡＭ用メモリセルアレイに変更可能な半導体記憶装置に対して本発明を適用する形態について説明する。
【００１２】
図１は、本実施形態の半導体記憶装置の全体構成を示すブロック図である。図１に示すように、本実施形態の半導体記憶装置は、４個のメモリセルアレイ１０と、各々のメモリセルアレイ１０に付随するグローバルセンスアンプ列１１、カラムデコーダ１２、ロウデコーダ１３を備えている。また、半導体記憶装置の全体の動作を制御する制御回路１４と、メモリセルアレイ１０における変更に関する情報を記憶するアレイ情報記憶部１５と、外部との間でデータを入出力する入出力ポート１６とが設けられている。
【００１３】
以上の構成において、各々のメモリセルアレイ１０は、複数のワード線と複数のビット線の交点に形成された多数のメモリセルを含んでいる。グローバルセンスアンプ列１１は、選択されたメモリセルからビット線に読み出されてセンスアンプ（図１では不図示）を介してグローバルビット線に伝送される信号を選択的に増幅する複数のグローバルセンスアンプを含んで構成される。カラムデコーダ１２は、指定されたカラムアドレスをデコードし、読み出し信号又は書き込み信号が伝送されるグローバルビット線を選択する。ロウデコーダ１３は、指定されたロウアドレスをデコードし、選択されたメモリセルに接続されるワード線を選択する。
【００１４】
一方、入出力ポート１６を経由して、外部のコマンド、アドレス、データが制御回路１４に入出力される。制御回路１４は、入力されたアドレスのうち、カラムアドレスをカラムデコーダ１２に送出し、ロウアドレスをロウデコーダ１３に送出する。制御回路１４の制御の下、メモリセルアレイ１０の読み出しデータ又は書き込みデータがグローバルセンスアンプ列１１と、制御回路１４と、入出力ポート１６を経由して入出力される。なお、制御回路１４には、後述のフォーミングを実行制御するフォーミング制御部が含まれる。
【００１５】
アレイ情報記憶部１５には、メモリセルアレイ１０のうちフォーミングにより変更すべき領域のアドレス情報が保持される。ここで、本実施形態の半導体記憶装置では、最初に４個のメモリセルアレイ１０がＤＲＡＭメモリセルアレイとして製造される。そして、一部のメモリセルアレイ１０にフォーミングを実行してＲＲＡＭメモリセルアレイに変更するために、入出力ポート１６を経由して変更領域のアドレス情報が入力され、アレイ情報記憶部１５にプログラムされる。アレイ情報記憶部１５において、入出力ポート１６を経由してフォーミング実行コマンドを受けたとき、制御回路１４のフォーミング制御部に対しフォーミング対象のメモリセルアレイ１０の指定信号を送出する。制御回路１４では、アレイ情報記憶部１５の指定信号に基づき、指定されたメモリセルアレイ１０に付随するロウデコーダ１３により全てのワード線が選択されるように制御し、変更対象のメモリセルアレイ１０に対し後述の手順でフォーミングを実行する。
【００１６】
次に図２は、本実施形態の半導体記憶装置において、メモリセルアレイ１０に対するフォーミング実行前のＤＲＡＭメモリセルアレイと、メモリセルアレイ１０にフォーミングを実行した後のＲＲＡＭメモリセルアレイのそれぞれの等価回路を比較して示す図である。図２（Ａ）に示すように、ＤＲＡＭメモリセルアレイのメモリセルＭＣ（本発明の第１メモリセル）はワード線ＷＬとビット線ＢＬの各交点に配置され、選択ＮＭＯＳトランジスタＱ０とキャパシタＣ０からなる。なお、メモリセルＭＣの回路構成と動作については後述する（図３参照）。図２（Ａ）に示すように、ＤＲＡＭメモリセルアレイには、Ｎ本のワード線ＷＬ（１）〜ＷＬ（Ｎ）とＭ本のビット線ＢＬ（１）〜ＢＬ（Ｍ）が配置されるので、全部でＭ×Ｎ個のメモリセルＭＣが設けられている。各々のメモリセルＭＣは、キャパシタＣ０の一端が共通プレート線ＰＬに接続され、後述するように共通プレート線ＰＬの電位の制御によりフォーミングを実行することができる。
【００１７】
図２（Ｂ）に示すように、フォーミング実行後のＲＲＡＭメモリセルアレイのメモリセルＭＣａ（本発明の第２メモリセル）は、図２（Ａ）と同様に配置され、選択ＮＭＯＳトランジスタＱ０と抵抗素子ＲＭからなる。なお、メモリセルＭＣａの回路構成と動作については後述する。図２（Ｂ）において、Ｎ本のワード線ＷＬ（１）〜ＷＬ（Ｎ）、Ｍ本のビット線ＢＬ（１）〜ＢＬ（Ｍ）、共通プレート線ＰＬについては、図２（Ａ）と同様である。
【００１８】
図２（Ａ）のキャパシタＣ０を形成するための好適な材料としては、チタン酸化物、ニッケル酸化物、イットリウム酸化物、ジルコニウム酸化物、ニオブ酸化物、ランタン酸化物、ハフニウム酸化物、タンタル酸化物、タングステン酸化物などの遷移金属酸化物、あるいはそれらの混合材料、又はアルミニウム酸化物、シリコン酸化物、あるいはそれらの混合材料からなる誘電体材料が用いられる。そして、このような誘電体材料を２個の電極で挟んだ構造とすることによりキャパシタＣ０が形成される。
【００１９】
また、図２（Ｂ）の抵抗素子ＲＭは、複数のメモリセルアレイ１０のうちの所定数のメモリセルアレイ１０に対し、後述のフォーミングを実行して形成される。すなわち、上述の構造を有するキャパシタＣ０の誘電体中に、フィラメント等を用いて導電性パスを形成することにより抵抗素子ＲＭが得られる。これらの導電性パスは低抵抗状態と高抵抗状態を不揮発に保持することが知られており、抵抗性の不揮発性ＲＡＭ（一般にＲＲＡＭと呼ばれる）の情報記憶素子として使用される。
【００２０】
本実施形態のＲＲＡＭメモリセルアレイに対しては、メモリセルＭＣａの抵抗素子ＲＭの２つの端子間に印加する電圧の極性を変え、低抵抗状態と高抵抗状態との間を遷移させることによりデータを書き込むことができる。従って、共通プレート線ＰＬに電源電圧ＶＤＤの半分の電圧ＶＤＤ／２を供給し、ビット線ＢＬを電源電圧ＶＤＤ又はグランド電位ＶＳＳとして低抵抗状態と高抵抗状態に応じた書き込みを行うことができる。この場合の動作は、ＤＲＡＭメモリセルアレイの書き込み動作と同様である。また、ＲＲＡＭメモリセルアレイに対する読み出し動作は、後述するように抵抗素子ＲＭに所定の電圧を印加して抵抗素子ＲＭを流れる電流値をセンス増幅することにより行うことができる。
【００２１】
図３は、本実施形態の半導体記憶装置にＤＲＡＭメモリセルアレイを構成する場合のメモリセル及びセンスアンプ回路の具体的な回路構成を示す図である。図３においては、１本のワード線ＷＬ及び１本のビット線ＢＬと、それらの交点に配置される１つのメモリセルＭＣと、１つのセンスアンプ２０と、１本のグローバルビット線ＧＢＬと、１つのグローバルセンスアンプ２１と、グローバルビット線ＧＢＬの一端に設けられたＮＭＯＳトランジスタＱ６、Ｑ７と、上述のカラムデコーダ１２及びロウデコーダ１３とが示されている。
【００２２】
図３において、ＤＲＡＭメモリセルアレイのメモリセルＭＣは、選択ＮＭＯＳトランジスタＱ０と、蓄積電荷に応じて情報を保持するキャパシタＣ０とから構成されている。選択ＮＭＯＳトランジスタＱ０は、ゲートがワード線ＷＬに接続され、ソースがビット線ＢＬに接続され、ドレインがキャパシタＣ０の一方の端子に接続されている。キャパシタＣ０の他方の端子は、共通プレート線ＰＬに接続されている。共通プレート線ＰＬには、例えば、電源電圧ＶＤＤに対してＶＤＤ／２となる電位が供給される。なお、フォーミングの実行時は、共通プレート線ＰＬにフォーミング電圧ＶＦＣが供給される。図３では１つのメモリセルＭＣのみを示しているが、実際には各々のビット線ＢＬに複数のメモリセルＭＣが接続される。これにより、各々のビット線ＢＬには、図３に示すように寄生容量Ｃｂが形成される。
【００２３】
センスアンプ２０は、４つのＮＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４から構成されている。ＮＭＯＳトランジスタＱ１は、ゲートにビット線ＢＬが接続され、ビット線ＢＬの信号電圧をセンス・増幅してドレイン電流に変換する。ＮＭＯＳトランジスタＱ２は、ゲートにプリチャージ信号ＰＣが印加され、プリチャージ信号ＰＣがハイのときにビット線ＢＬをグランド電位にプリチャージする。ＮＭＯＳトランジスタＱ３は、ゲートに印加される制御信号ＲＥに応じて、ＮＭＯＳトランジスタＱ１のドレインとグローバルビット線ＧＢＬとの間の接続を切り換え制御する。ＮＭＯＳトランジスタＱ４は、ゲートに印加される制御信号ＷＥに応じて、ビット線ＢＬとグローバルビット線ＧＢＬとの間の接続を切り換え制御する。
【００２４】
図３において、ビット線の寄生容量Ｃｂは、例えば、１０ｆＦ程度の大きさである。また、メモリセルＭＣのキャパシタＣ０の容量は、例えば、５ｆＦ程度の大きさである。そのため、メモリセルＭＣの読み出し動作に際し、キャパシタＣ０の容量と、ビット線ＢＬの寄生容量Ｃｂとからなる伝送路のチャージシェアにより、ビット線ＢＬに信号電圧が読み出される。従って、読み出し動作時に、メモリセルＭＣのＮＭＯＳトランジスタＱ０をオンにしてチャージシェアが開始され、数ｎｓ後のビット線ＢＬの電位にキャパシタＣ０に蓄積された電荷の有無に応じて十分な差が得られる。そのため、センスアンプ２０のセンス期間をこの数ｎｓまでの範囲内に設定することにより、ＮＭＯＳトランジスタＱ１によるセンス増幅動作を完了させるのに十分なマージンを持たせることができる。このような動作原理から、ビット線ＢＬに接続されるメモリセルＭＣの個数は、チャージシェアによって必要な信号電圧が得られる範囲内に設定することが望ましい。
【００２５】
各々のグローバルビット線ＧＢＬの一端には、グローバルセンスアンプ２１が接続されている。グローバルセンスアンプ２１は、センスアンプ２０を介してグローバルビット線ＧＢＬを伝送される信号をラッチし、そのレベルを２値で判定する。また、ＮＭＯＳトランジスタＱ６は、ゲートにプリチャージ信号ＰＣが印加され、プリチャージ信号ＰＣがハイのときにグローバルビット線ＧＢＬを電源電圧ＶＤＤにプリチャージする。図３には示されないが、実際には所定数のビット線ＢＬの中から選択されたビット線ＢＬがセンスアンプ２０を介してグローバルビット線ＧＢＬに接続される。なお、図３に示すように、各々のグローバルビット線ＧＢＬには、寄生容量Ｃｇｂが形成される。
【００２６】
ＮＭＯＳトランジスタＱ７は、ゲートに印加されるカラム選択信号ＹＳに応じて、グローバルビット線ＧＢＬとＩ／Ｏ線との間の接続を切り換え制御する。読み出し動作時は、グローバルセンスアンプ２１からの読み出しデータがＮＭＯＳトランジスタＱ７を介してＩ／Ｏ線に転送され、外部回路（不図示）に出力される。書き込み動作時は、外部回路から入力された書き込みデータがＩ／Ｏ線を伝送され、ＮＭＯＳトランジスタＱ７を介してグローバルセンスアンプ２１に入力される。これにより、グローバルビット線ＧＢＬが駆動されて、センスアンプ２０とビット線ＢＬを経由して、所望のメモリセルＭＣにデータが書き込まれる。
【００２７】
次に、本実施形態のＤＲＡＭメモリセルアレイに対する読み出し動作について、図４及び図５を用いて説明する。図４は、メモリセルＭＣに保持されるハイのデータを読み出す場合のセンス系の信号波形図であり、図５は、メモリセルＭＣに保持されるローのデータを読み出す場合のセンス系の信号波形図である。図４及び図５の上部には、読み出し動作の全体を、プリチャージ解除期間Ｔ１、セル選択期間Ｔ２、センス期間Ｔ３の３つの期間に細分化して示している。
【００２８】
まず、図４に示すハイの読み出し動作においては、プリチャージ解除期間Ｔ１に至るまでは、ビット線ＢＬとグローバルビット線ＧＢＬをプリチャージするために、プリチャージ信号ＰＣがハイの状態にある。そして、プリチャージ解除期間Ｔ１において、プリチャージ信号ＰＣがローに制御され、ビット線ＢＬがグランド電位ＶＳＳにプリチャージされた状態でフローティングとなり、グローバルビット線ＧＢＬが電源電圧ＶＤＤにプリチャージされた状態でフローティングとなる。続いてセル選択期間Ｔ２において、選択されたワード線ＷＬの電位が正電圧ＶＰＰまで上昇し、メモリセルＭＣからハイの信号電圧がビット線ＢＬに読み出される。
【００２９】
次いでセンス期間Ｔ３において、制御信号ＲＥが所定期間だけハイに制御される。このとき、ビット線ＢＬの電位は、ＮＭＯＳトランジスタＱ１の閾値電圧の分布範囲Ｒｖｔ（図中網掛け表示で表す）の上限より高くなっているので、ＮＭＯＳトランジスタＱ１に大きなドレイン電流が流れる。そのため、グローバルビット線ＧＢＬの寄生容量Ｃｇｂに充電されている電荷は、ＮＭＯＳトランジスＱ３、Ｑ１を介して短時間で引き抜かれるので、グローバルビット線ＧＢＬの電位は電源電圧ＶＤＤからグランド電位ＶＳＳに短時間で放電される。グローバルビット線ＧＢＬの信号電位は、グローバルセンスアンプ２１により反転されてラッチされる。
【００３０】
なお、図４に示すＮＭＯＳトランジスタＱ１の閾値電圧の分布範囲Ｒｖｔは、製造時の寸法ばらつきやゲート絶縁膜厚のばらつき、チャネル不純物分布のゆらぎなどに起因して閾値電圧がばらつく範囲を示している。
【００３１】
次に、図５のローの読み出し動作においては、プリチャージ解除期間Ｔ１の信号波形は図４の場合と同様になる。続いてセル選択期間Ｔ２において、選択されたワード線ＷＬの電位が正電圧ＶＰＰまで上昇し、メモリセルＭＣからローの信号電圧がビット線ＢＬに読み出される。次いでセンス期間Ｔ３において、制御信号ＲＥが所定期間だけハイに制御されると、そのときのビット線ＢＬの電位は、ＮＭＯＳトランジスタＱ１の閾値電圧の分布範囲Ｒｖｔの下限より低くなっているので、ＮＭＯＳトランジスタＱ１にドレイン電流が流れない。そのため、グローバルビット線ＧＢＬの寄生容量Ｃｇｂに充電されている電荷は引き抜かれず、グローバルビット線ＧＢＬの電位は電源電圧ＶＤＤを維持する。グローバルビット線ＧＢＬの信号電位は、グローバルセンスアンプ２１により反転されてラッチされる。
【００３２】
次に図６は、本実施形態の半導体記憶装置にＲＲＡＭメモリセルアレイを構成する場合のメモリセル及びセンスアンプ回路の具体的な回路を示す図である。図６においては、多くの回路構成が図３と共通であるため、以下では、異なる点のみを説明する。図６に示すように、ＲＲＡＭメモリセルアレイにおけるメモリセルＭＣａは、選択ＮＭＯＳトランジスタＱ０と、抵抗値の大小に応じて情報を保持する抵抗素子ＲＭとから構成されている。選択ＮＭＯＳトランジスタＱ０は、ゲートがワード線ＷＬに接続され、ドレインがビット線ＢＬに接続され、ソースが抵抗素子ＲＭの一方の端子に接続されている。抵抗素子ＲＭの他方の端子は、共通プレート線ＰＬに接続されている。上述したように、共通プレート線ＰＬは、例えば、ＶＤＤ／２の電位が供給される。
【００３３】
抵抗素子ＲＭは、例えば、低抵抗状態の抵抗値分布の上限が１００ｋΩ、高抵抗状態の抵抗値分布の下限が１０ＭΩとなっている。ビット線ＢＬの寄生容量Ｃｂが、例えば、上述の５ｆＦ程度の大きさとすれば、抵抗素子ＲＭとビット線ＢＬの寄生容量Ｃｂからなる伝送路の時定数は、抵抗素子ＲＭが低抵抗状態の場合に０．５ｎｓ以下、高抵抗状態の場合に５０ｎｓ以上となる。従って、読み出し動作時に、選択ＮＭＯＳトランジスタＱ０をオンにしてビット線ＢＬの充電を開始し、数ｎｓ後のビット線ＢＬの電位は抵抗素子ＲＭの抵抗値の大小に応じて十分な差が得られる。そのため、センスアンプ２０のセンス期間をこの数ｎｓまでの範囲内に設定することにより、ＮＭＯＳトランジスタＱ１によるセンス増幅動作を完了させるのに十分なマージンを持たせることができる。このような動作原理から、ビット線ＢＬに接続されるメモリセルＭＣの個数は、抵抗素子ＲＭの抵抗値とセンス期間の設計値に適合する寄生容量Ｃｂの範囲内で多様に設定することができる。
【００３４】
次に、本実施形態のＲＲＡＭメモリセルアレイに対する読み出し動作について、図７及び図８を用いて説明する。図７は、メモリセルＭＣａに保持されるハイ（低抵抗状態）のデータを読み出す場合のセンス系の信号波形図であり、図８は、メモリセルＭＣａに保持されるロー（高抵抗状態）のデータを読み出す場合のセンス系の信号波形図である。図７及び図８は、上述の図４及び図５に対応する図であり、多くの信号波形が共通するので、以下では主に相違点のみを説明する。
【００３５】
まず、図７の低抵抗状態の読み出し動作においては、プリチャージ解除期間Ｔ１までの各信号波形は図４と同様となっている。続いてセル選択期間Ｔ２において、選択されたワード線ＷＬの電位が正電圧ＶＰＰまで上昇すると、抵抗素子ＲＭの低抵抗状態に対応する時定数でメモリセルＭＣａの信号電圧がビット線ＢＬに読み出される。次いでセンス期間Ｔ３において、ビット線ＢＬの電位がＮＭＯＳトランジスタＱ１の閾値電圧の分布範囲Ｒｖｔの上限より高くなっているので、ＮＭＯＳトランジスタＱ１に大きなドレイン電流が流れる。これ以降の動作は、図４の場合と同様になる。
【００３６】
次に、図８の高抵抗状態の読み出し動作においては、プリチャージ解除期間Ｔ１までの信号波形は図７の場合と同様になる。続いてセル選択期間Ｔ２において、選択されたワード線ＷＬの電位が正電圧ＶＰＰまで上昇すると、抵抗素子ＲＭの高抵抗状態に対応する時定数でメモリセルＭＣａの信号電圧がビット線ＢＬに読み出される。次いでセンス期間Ｔ３において、図８のビット線ＢＬの電位は、図５と比べると若干増加しているが、ＮＭＯＳトランジスタＱ１の閾値電圧の分布範囲Ｒｖｔの下限より低い電位に留まっているので、ＮＭＯＳトランジスタＱ１に流れるドレイン電流は極めて小さくなる。そのため、グローバルビット線ＧＢＬの寄生容量Ｃｇｂに充電されている電荷はほとんど引き抜かれない。これ以降の動作は、図５の場合と同様になる。
【００３７】
次に、本実施形態の半導体記憶装置において、ＤＲＡＭメモリセルアレイをＲＲＡＭメモリセルアレイに変更するための制御手順について、図９及び図１０を参照して説明する。図９は、ＤＲＡＭメモリセルアレイをＲＲＡＭメモリセルアレイに変更する際に適用されるフォーミングプロセスの動作波形及びタイミングフローを示す図である。図１０は、フォーミングプロセスに付随するＤＲＡＭメモリセルアレイからＲＲＡＭメモリセルアレイへの変更プロセスの流れを説明するフローチャートである。
【００３８】
図９において、半導体記憶装置のフォーミングプロセスは、メモリセルアレイ１０を予めプリチャージ状態にして開始される。まず、タイミングｔ１において、制御回路１４からメモリセルアレイ１０に対して供給されるワード線全選択信号ＳＬをハイ（電源電圧ＶＤＤ）にする。これにより、ロウデコーダ１３では全てのワード線ＷＬが選択される状態となる。続いてタイミングｔ２において、メモリセルアレイ１０内のＮ本のワード線ＷＬを駆動し、その電位が正電圧ＶＰＰに上昇する。次に、タイミングｔ３において、共通プレート線ＰＬの電位をフォーミング電圧ＶＦＭに設定する。この状態を所定のフォーミング期間Ｔｆだけ保持することにより、メモリセルＭＣのフォーミングが実行される。フォーミング期間Ｔｆが終了するタイミングｔ４において、共通プレート線ＰＬの電位をフォーミング電圧ＶＦＭからＶＤＤ／２まで戻す。次いでタイミングｔ５において、ワード線全選択信号ＳＬをロー（グランド電位ＶＳＳ）に戻す。これにより、タイミングｔ６で全てのワード線ＷＬを非選択状態のグランド電位ＶＳＳに戻し、図１０のフォーミングプロセスが終了する。
【００３９】
次に図１０において、ＤＲＡＭメモリセルアレイのＲＲＡＭメモリセルアレイへの変更プロセスは、図９のフォーミングプロセスとともに実行される。最初にＲＲＡＭメモリセルアレイに変更するメモリセルアレイ１０のアドレス情報をアレイ情報記憶部１５に設定する（ステップＳ１）。具体的には、入出力ポート１６を介して入力されたアドレス情報を、アレイ情報記憶部１５に構成された電気ヒューズ等にプログラムする。ＲＲＡＭメモリセルアレイに変更するメモリセルアレイ１０に対しては、上述のフォーミングプロセスを実行する（ステップＳ２）。具体的には、入出力ポート１６を介してフォーミングコマンドが入力されたとき、図９のタイミングフローに従ってフォーミングプロセスを実行する。
【００４０】
一方、フォーミングプロセスが実行されないメモリセルアレイ１０はＤＲＡＭメモリセルアレイとして用いられるので、これらのメモリセルアレイ１０に対してＤＲＡＭ用の試験を行う（ステップＳ３）。その結果、メモリセルアレイ１０に不良ビットが存在する場合、該当するアドレスの救済処理を実行する（ステップＳ４）。続いて、上記のフォーミングプロセスを実効済みのメモリセルアレイ１０はＲＲＡＭメモリセルアレイとして用いられるので、これらのメモリセルアレイ１０に対しＲＲＡＭ用の試験を行う（ステップＳ５）。その結果、メモリセルアレイ１０に不良ビットが存在する場合、該当するアドレスの救済処理を実行する（ステップＳ６）。ステップＳ４、Ｓ６における具体的な救済処理としては、入出力ポート１６を介して入力された不良アドレス情報を電気ヒューズ等などにプログラムすればよい。最後に、ＤＲＡＭメモリセルアレイとＲＲＡＭメモリセルアレイそれぞれに対して救済確認のための最終試験を行い（ステップＳ７）、図１０の変更プロセスが終了する。
【００４１】
以上説明した変更プロセスは、半導体記憶装置の製造時に、ウエハプロセスが完了した時点で行われるプローブ試験工程内、あるいはパッケージに封止した後の選別工程内で実行することができる。また、半導体記憶装置をシステムに実装した後、システム内のプロセッサや専用コントローラ等を用いて同様の変更プロセスを行ってもよい。
【００４２】
次に、本実施形態の半導体記憶装置のメモリ空間の設定とプロセッサとの間のデータ転送方法について、図１１を用いて説明する。図１１の左側には、本実施形態の半導体記憶装置のメモリ空間を模式的に示している。また、図１１の右側には、半導体記憶装置との間でデータを転送するプロセッサを示している。半導体記憶装置のメモリ空間は、ＤＲＡＭメモリセルアレイからなるワーク領域Ｒ１と、ＲＲＡＭメモリセルアレイからなる不揮発領域Ｒ２からなる。この不揮発領域Ｒ２には、プロセッサの処理に必要なプログラムコードやテーブルデータなどが記憶される。プロセッサは、ワーク領域Ｒ１にテンポラリデータを記憶しつつ、不揮発領域Ｒ２から読み出したプログラムを実行する。また、プロセッサは、必要に応じて不揮発領域Ｒ２に構成されるテーブルデータの読み出しや書き換えを実行する。
【００４３】
一般に、ＤＲＡＭの書き換え回数には制限がないのに対し、ＲＲＡＭの書き換え回数は有限回に制限される。しかし、上記の不揮発領域Ｒ２に記憶されるプログラムやテーブルデータの書き換え頻度は少ないので、ＲＲＡＭメモリセルアレイを用いたとしても問題はない。一方、不揮発領域Ｒ２に記憶されるデータは、半導体記憶装置の電源を停止した際も保持されるため、システム中に別個の不揮発メモリを搭載する必要がなくなる。また、本実施形態の半導体記憶装置は、図１１に示すようにワーク領域Ｒ１のサイズＳ１と不揮発領域Ｒ２のサイズＳ２とを所望の比率に設定でき、しかもウエハプロセスの終了後のフォーミングプロセスにおいてサイズＳ１、Ｓ２を自在に選択でき、柔軟なシステムを構成可能となる。
【００４４】
図１２は、本実施形態の半導体記憶装置を実装したシステムの一例としての携帯電話機のシステム構成例を示している。図１２においては、本実施形態の半導体記憶装置１とメディアプロセッサ２を積層したシステム・イン・パッケージ（ＳＩＰ）３と、このＳＩＰ３に接続されるベースバンドプロセッサ４からなる構成が示されている。半導体記憶装置１には、例えば図１１のメモリ空間が構成され、ＤＲＡＭメモリセルアレイを用いたワーク領域Ｒ１と、ＲＲＡＭメモリセルアレイを用いてプログラムコード、テーブルデータ、各種パラメータ等を格納する不揮発領域Ｒ２が設けられている。このように、本実施形態の半導体記憶装置の構成を採用することで、携帯電話機等の各種システムとしてシンプルな構成を実現することができる。
【００４５】
以上、本実施形態に基づいて本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、上記実施形態においては、４つのメモリセルアレイ１０に区分される構成を示したが、メモリセルアレイ１０の領域の区分は自在であって、所望の領域を選択的に指定可能な構成に対し広く本発明を適用することができる。
【図面の簡単な説明】
【００４６】
【図１】本実施形態の半導体記憶装置の全体構成を示すブロック図である。
【図２】本実施形態の半導体記憶装置において、フォーミング実行前のＤＲＡＭメモリセルアレイと、フォーミングを実行後のＲＲＡＭメモリセルアレイのそれぞれの等価回路を比較して示す図である。
【図３】本実施形態の半導体記憶装置にＤＲＡＭメモリセルアレイを構成する場合のメモリセル及びセンスアンプ回路の具体的な回路構成を示す図である。
【図４】本実施形態のＤＲＡＭメモリセルアレイに対する読み出し動作のうち、メモリセルからハイのデータを読み出す場合の動作波形を示す図である。
【図５】本実施形態のＤＲＡＭメモリセルアレイに対する読み出し動作のうち、メモリセルからローのデータを読み出す場合の動作波形を示す図である。
【図６】本実施形態の半導体記憶装置にＲＲＡＭメモリセルアレイを構成する場合のメモリセル及びセンスアンプ回路の具体的な回路構成を示す図である。
【図７】本実施形態のＲＲＡＭメモリセルアレイに対する読み出し動作のうち、メモリセルからハイ（低抵抗状態）のデータを読み出す場合の動作波形を示す図である。
【図８】本実施形態のＲＲＡＭメモリセルアレイに対する読み出し動作のうち、メモリセルからロー（高抵抗状態）のデータを読み出す場合の動作波形を示す図である。
【図９】ＤＲＡＭメモリセルアレイをＲＲＡＭメモリセルアレイに変更する際に適用されるフォーミングプロセスの動作波形及びタイミングフローを示す図である。
【図１０】フォーミングプロセスに付随するＤＲＡＭメモリセルアレイからＲＲＡＭメモリセルアレイへの変更プロセスの流れを説明するフローチャートである。
【図１１】本実施形態の半導体記憶装置のメモリ空間の設定とプロセッサとの間のデータ転送方法について説明する図である。
【図１２】本実施形態の半導体記憶装置を実装したシステムの一例としての携帯電話機のシステム構成例を示す図である。
【符号の説明】
【００４７】
１…半導体記憶装置
２…メディアプロセッサ
３…ＳＩＰ
４…ベースバンドプロセッサ
１０…メモリセルアレイ
１１…グローバルセンスアンプ列
１２…カラムデコーダ
１３…ロウデコーダ
１４…制御回路
１５…アレイ情報記憶部
１６…入出力ポート
２０…センスアンプ
２１…グローバルセンスアンプ
ＷＬ…ワード線
ＢＬ…ビット線
ＧＢＬ…グローバルビット線
ＰＬ…共通プレート線
ＭＣ、ＭＣａ…メモリセル
Ｑ０…選択ＮＭＯＳトランジスタ
Ｃ０…キャパシタ
ＲＭ…抵抗素子
Ｑ１〜Ｑ７…ＮＭＯＳトランジスタ
ＰＣ…プリチャージ信号
ＲＥ、ＷＥ…制御信号
ＹＳ…カラム選択信号
ＳＬ…ワード線全選択信号
ＶＤＤ…電源電圧
ＶＳＳ…グランド電位
ＶＰＰ…正電圧
【特許請求の範囲】
【請求項１】
誘電体材料を２つの電極で挟んだ構造をそれぞれ有する複数の第１メモリセルがアレイ状に配置され、指定可能な複数の領域に区分されたメモリセルアレイと、
前記メモリセルアレイの前記複数の領域から選択的に指定された領域において、各々の前記第１メモリセルに対するフォーミングを実行して不揮発性の第２メモリセルに変更するように制御するフォーミング制御部と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記第１メモリセルに対するフォーミングに際し、前記２つの電極の間に所定の電圧を印加することにより前記誘電体材料に導電性パスが形成されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１メモリセルは、蓄積電荷に応じて情報を保持するキャパシタを有し、前記第２メモリセルは、抵抗値の大小に応じて情報を保持する抵抗素子を有することを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第１メモリセルが配置された領域はＤＲＡＭメモリセルアレイとして機能し、前記フォーミングにより前記第１メモリセルが前記第２メモリセルに変更された領域は不揮発性のＲＲＡＭメモリセルアレイとして機能することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第１メモリセル又は前記第２メモリセルから読み出されてビット線に伝送される信号を増幅するセンスアンプ回路をさらに備え、前記センスアンプ回路は、前記ＤＲＡＭメモリセルアレイと前記ＲＲＡＭメモリセルアレイの両方に対して共用されることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記誘電体材料として、遷移金属酸化物、アルミニウム酸化物、シリコン酸化物のいずれか、あるいはそれらの混合材料が用いられることを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
前記遷移金属酸化物が、チタン酸化物、ニッケル酸化物、イットリウム酸化物、ジルコニウム酸化物、ニオブ酸化物、ランタン酸化物、ハフニウム酸化物、タンタル酸化物、タングステン酸化物のいずれか、あるいはそれらの混合材料を含むことを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
請求項１に記載の半導体記憶装置と、前記半導体装置に記憶された情報を用いて処理を実行するプロセッサとを備えることを特徴とする情報処理システム。
【請求項９】
前記選択的に指定された領域における前記フォーミングは、前記半導体記憶装置のシステム搭載後に実行されることを特徴とする請求項８に記載の情報処理システム。
【請求項１】
誘電体材料を２つの電極で挟んだ構造をそれぞれ有する複数の第１メモリセルがアレイ状に配置され、指定可能な複数の領域に区分されたメモリセルアレイと、
前記メモリセルアレイの前記複数の領域から選択的に指定された領域において、各々の前記第１メモリセルに対するフォーミングを実行して不揮発性の第２メモリセルに変更するように制御するフォーミング制御部と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記第１メモリセルに対するフォーミングに際し、前記２つの電極の間に所定の電圧を印加することにより前記誘電体材料に導電性パスが形成されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１メモリセルは、蓄積電荷に応じて情報を保持するキャパシタを有し、前記第２メモリセルは、抵抗値の大小に応じて情報を保持する抵抗素子を有することを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第１メモリセルが配置された領域はＤＲＡＭメモリセルアレイとして機能し、前記フォーミングにより前記第１メモリセルが前記第２メモリセルに変更された領域は不揮発性のＲＲＡＭメモリセルアレイとして機能することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第１メモリセル又は前記第２メモリセルから読み出されてビット線に伝送される信号を増幅するセンスアンプ回路をさらに備え、前記センスアンプ回路は、前記ＤＲＡＭメモリセルアレイと前記ＲＲＡＭメモリセルアレイの両方に対して共用されることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記誘電体材料として、遷移金属酸化物、アルミニウム酸化物、シリコン酸化物のいずれか、あるいはそれらの混合材料が用いられることを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
前記遷移金属酸化物が、チタン酸化物、ニッケル酸化物、イットリウム酸化物、ジルコニウム酸化物、ニオブ酸化物、ランタン酸化物、ハフニウム酸化物、タンタル酸化物、タングステン酸化物のいずれか、あるいはそれらの混合材料を含むことを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
請求項１に記載の半導体記憶装置と、前記半導体装置に記憶された情報を用いて処理を実行するプロセッサとを備えることを特徴とする情報処理システム。
【請求項９】
前記選択的に指定された領域における前記フォーミングは、前記半導体記憶装置のシステム搭載後に実行されることを特徴とする請求項８に記載の情報処理システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１０−５５７３１（Ｐ２０１０−５５７３１Ａ）
【公開日】平成２２年３月１１日（２０１０．３．１１）
【国際特許分類】
【出願番号】特願２００８−２２２９４３（Ｐ２００８−２２２９４３）
【出願日】平成２０年８月２９日（２００８．８．２９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２２年３月１１日（２０１０．３．１１）
【国際特許分類】
【出願日】平成２０年８月２９日（２００８．８．２９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
[ Back to top ]