半導体装置の製造方法および半導体装置
【課題】本発明は、しきい値電圧のばらつきが大きいトランジスタのしきい値電圧を調整してしきい値電圧のばらつきを低減することを可能にする。
【解決手段】基板１１と絶縁層１２とシリコン層１３が積層されてなるＳＯＩ基板１０の該シリコン層１３の表面側にトランジスタ２０を形成する工程と、ＳＯＩ基板１０上に、トランジスタ２０を被覆する第１絶縁膜３０と、トランジスタ２０に電気的に接続される配線部４０とを形成する工程と、配線部４０を通じてトランジスタ２０のしきい値電圧を測定する工程と、第１絶縁膜３０表面に第２絶縁膜を介して支持基板を形成する工程と、ＳＯＩ基板１０の裏面側の基板１１と絶縁層１２の少なくとも一部を除去する工程と、測定されたしきい値電圧に基づいてトランジスタ２０のしきい値電圧を調整する工程を有する。
【解決手段】基板１１と絶縁層１２とシリコン層１３が積層されてなるＳＯＩ基板１０の該シリコン層１３の表面側にトランジスタ２０を形成する工程と、ＳＯＩ基板１０上に、トランジスタ２０を被覆する第１絶縁膜３０と、トランジスタ２０に電気的に接続される配線部４０とを形成する工程と、配線部４０を通じてトランジスタ２０のしきい値電圧を測定する工程と、第１絶縁膜３０表面に第２絶縁膜を介して支持基板を形成する工程と、ＳＯＩ基板１０の裏面側の基板１１と絶縁層１２の少なくとも一部を除去する工程と、測定されたしきい値電圧に基づいてトランジスタ２０のしきい値電圧を調整する工程を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関するものである。
【背景技術】
【０００２】
ＣＰＵや、ＣＰＵコアを含むロジックデバイスは、主に各種論理ゲートで構成されている論理回路部と、シフトレジスター、キャッシュメモリー等のメモリ回路部で構成されている。このメモリ回路部は、例えばＳＲＡＭで構成されている。
論理ゲートやＳＲＡＭの性能はこれを構成するＭＯＳトランジスタの性能で決まる。
ＭＯＳトランジスタの性能は、下記のドレイン−ソース間電流を表す（１）式および、しきい値電圧のばらつきσＶtを表す（２）式（タウア・ニン著「最新ＶＬＳＩの基礎」p.279参照。）で与えられる。
【０００３】
Ｉds＝β（Ｖｇｓ−Ｖｔ）2／２ …（１）
【０００４】
σＶt＝ｑ√（Ｎａ・Ｗdm0／（３ＬＷ））／Ｃox …（２）
【０００５】
ただし、上記（１）式、（２）式中、β＝μ・Ｗ／Ｌ、μは移動度、Ｌはトランジスタのゲート長、Ｗはトランジスタのゲート幅、Ｎａはチャネル不純物濃度、Ｗdm0はチャネル空乏層幅である。また、Ｃoxはゲート容量である。
【０００６】
しきい値電圧Ｖtは、一般にリーク電流の制約から大規模デバイスで０．２Ｖ程度以下には設定できないため、スケーリング則によってＶgsが１．０Ｖを切り、トランジスタサイズ（Ｌ・Ｗ）が小さくなるとＩds（性能）のばらつきが急激に大きくなる。
そこで、デバイス設計上は大きくなったばらつきを反映させて動作マージンを大きく設定して対応することになる。
【０００７】
ＳＲＡＭセルの動作マージンを示す指標としては、図９に示すスタティックノイズマージン（以下、ＳＮＭという）がある。
また、図１０に示すように、６個のトランジスタで構成されるＳＲＡＭセルのＳＮＭとＳＮＭのばらつきσＳＮＭは、４つのトランジスタＭｎＬ、ＭｎＲ、ＭｐＬ、ＭｐＲによって決定される。ここでトランジスタＭｎＬ、ＭｎＲはＮチャネルトランジスタであり、トランジスタＭｐＬ、ＭｐＲはＰチャネルトランジスタである。すなわち、以下の（３）式で表される。
【０００８】
σＳＮＭ＝σＶth√｛（∂ＳＮＭｎＲ／∂ＶtｎＲ）2＋（∂ＳＮＭｎＬ／∂ＶtｎＬ）2＋（∂ＳＮＭｐＲ／∂ＶtｐＲ）2＋（∂ＳＮＭｐＬ／∂ＶtｐＬ）2｝…（３）
【０００９】
ここで、平方根の各項は４つの各トランジスタのＶt変動に対するＳＮＭの感度を示している（例えば、平成１６年度 ＩＴＲＳ，ＰＩＤＳ ＷＧ報告書参照。）。なお、４つのトランジスタＭｎＬ、ＭｎＲ、ＭｐＬ、ＭｐＲのＳＮＭは、それぞれ、ＳＮＭｎＬ、ＳＮＭｎＲ、ＳＮＭｐＬ、ＳＮＭｐＲとした。なお、Ｖｔ、Ｖthはしきい値電圧を示し、ここでは、引用文献の記載に準じてＶｔまたはＶthと記載している。
【００１０】
スケーリングによってσＶthが大きくなるとσＳＮＭが大きくなり、ＳＮＭが小さくなってＳＲＡＭの不良率が急激に増加することがわかる。
その対策としては以下の４項目になる。（a）電圧を下げない（特にＶddを下げない。）。（ｂ）ゲート酸化膜の薄膜化する（Ｃoxが大きくなるのでσＶthは小さくなる。）。（ｃ）完全空乏型トランジスタをＳＲＡＭトランジスタに採用する（Ｎａを低減する。）。（ｄ）不良ＳＲＡＭセルに対して冗長アレイを用意して、これに切り替えることで歩留りを確保する。
上記（ａ）項は、図１０に示すように、Ｖddは下げないで、ワード線ＷＬ、ビット線ＢＬの電圧だけを下げるため、ＳＮＭを低下させないで、低消費電力動作が可能になる。また、上記（ｂ）項は、ゲート絶縁膜に、有機金属化学気相成長（ＭＯＣＶＤ：metal-organic chemical vapor deposition）法、もしくは原子層蒸着（ＡＬＤ：Atomic Layer Deposition）法で形成された以下の薄膜を用いている。すなわち、酸化ハフニウム（ＨｆＯ2）、酸窒化ケイ化ハフニウム（ＨｆＳｉＯＮ）、酸化ジルコニウム（ＺｒＯ2）、酸窒化ケイ化ジルコニウム（ＺｒＳｉＯＮ）を用いている。また、ゲート電極には、窒化チタン（ＴｉＮ）、炭化タンタル（ＴａＣ）、タングステン（Ｗ）等を用いている。このような方法が提案されている。さらに、上記（ｃ）項としては、図１１（１）に示すようなＦｉｎＦＥＴ型のトランジスタや、図１１（２）に示すようなＳｉ層の薄い完全空乏型ＳＯＩトランジスタをＳＲＡＭトランジスタに使用することが提案されている（例えば、非特許文献１参照。）。
【００１１】
スケーリングが進むとトランジスタのチャネルに含まれる不純物総数が少なくなり、不純物ばらつきによるしきい値電圧のばらつきが大きくなるのは不可避である。
しかしながら、論理回路において、ばらつきを考慮した広い動作マージンを設定するのは動作速度の低下をもたらし、それをカバーするために電源電圧Ｖddを増加させるのは消費電力の増加を招くことになる。
また、前述のようにしきい値電圧のばらつきが増大することによってＳＲＡＭのＳＮＭばらつきも比例して増加し、ＳＲＡＭ不良率も増加する。このため、これを冗長セルと冗長回路で救済する場合は、スケーリングに伴い冗長アレイの比率が大きくなって、ＳＲＡＭ全体の面積が増加することになる。また、サイズのみをスケーリングし、電源電圧を下げないと、電界の上昇、リーク電流の増大、消費電力の増大を招く。さらに、高誘電率（High-k）膜、金属ゲートを用いてゲート酸化膜を薄膜化するのは、理論的にＳＮＭばらつき低減し、低電圧化を可能にするが、スケーリングに伴い、Ｎａが増加するので、いずれ、ＳＮＭばらつきの増大を招く。
一方、完全空乏型トランジスタは、Ｎａを極端に小さくでき、しきい値電圧、ＳＮＭのばらつきを大幅に低減する可能性がある。しかしながら、ＦｉｎＦＥＴはトランジスタ構造が縦型であるため、微細なゲート電極加工、イオン注入、拡散層形成、サイドウォールスぺーサ形成、サリサイド形成が難しい。またコンタクトが細いＳｉ端でのみ接続するのでコンタクト抵抗が大きいという問題がある。さらに、薄いＳＯＩトランジスタ（ＵＴＳＯＩ）は寄生抵抗が大きく、またシリコン膜厚のばらつきに起因するしきい値電圧のばらつきが増加する。
【００１２】
【非特許文献１】http://www.cadence.com/company/cadence_labs/zradu_ISLPED_2005_FinFET.pdf#search=‘SRAM FinFET‘、平成２０年１０月２８日検索
【発明の開示】
【発明が解決しようとする課題】
【００１３】
解決しようとする問題点は、スケーリングが進むとトランジスタのチャネルに含まれる不純物総数が少なくなり、不純物ばらつきによるしきい値電圧のばらつきが大きくなる点である。
【００１４】
本発明は、しきい値電圧のばらつきが大きいトランジスタのしきい値電圧を調整して、しきい値電圧のばらつきを低減することを可能にする。
【課題を解決するための手段】
【００１５】
本発明の半導体装置の製造方法（第１製造方法）は、基板と絶縁層とシリコン層が積層されてなるＳＯＩ基板の該シリコン層の表面側にトランジスタを形成する工程と、前記ＳＯＩ基板上に、前記トランジスタを被覆する第１絶縁膜と、前記トランジスタに電気的に接続される部分を含む配線部とを形成する工程と、前記配線部を通じて前記トランジスタのしきい値電圧を測定する工程と、前記第１絶縁膜表面に第２絶縁膜を介して支持基板を形成する工程と、前記ＳＯＩ基板の裏面側の前記基板と前記絶縁層の少なくとも一部を除去する工程と、前記測定されたしきい値電圧に基づいて前記トランジスタのしきい値電圧を調整する工程を有する。
【００１６】
本発明の第１製造方法では、個々のトランジスタのしきい値電圧を測定して、しきい値電圧の基準から外れたトランジスタのしきい値電圧が調整されるので、しきい値電圧のばらつきが低減される。
【００１７】
本発明の半導体装置の製造方法（第２製造方法）は、基板と絶縁層とシリコン層が積層されてなるＳＯＩ基板の該シリコン層の表面側にトランジスタを形成する工程と、前記ＳＯＩ基板上に、前記トランジスタを被覆する第１絶縁膜と配線部を形成するとともに、前記配線部を形成する際に前記トランジスタに接続するプロービング用電極を形成する工程と、前記第１絶縁膜表面に第２絶縁膜を介して支持基板を形成する工程と、前記ＳＯＩ基板の裏面側の前記基板と前記絶縁層の少なくとも一部を除去する工程と、前記シリコン層の裏面側から前記シリコン層および前記第１絶縁膜に前記プロービング用電極を露出させる開口部を形成する工程と、前記プロービング用電極を通じて前記トランジスタのしきい値電圧を測定する工程と、前記測定されたしきい値電圧に基づいて前記トランジスタのしきい値電圧を調整する工程を順に行う。
【００１８】
本発明の第２製造方法では、個々のトランジスタのしきい値電圧を測定して、しきい値電圧の基準から外れたトランジスタのしきい値電圧が調整されるので、しきい値電圧のばらつきが低減される。
【００１９】
本発明の半導体装置（第１半導体装置）は、シリコン層の表面側に形成されたトランジスタと、前記シリコン層の表面上に形成されていて前記トランジスタを被覆する第１絶縁膜と、前記第１絶縁膜中に形成されていて前記トランジスタに電気的に接続される配線部と、前記第１絶縁膜表面に第２絶縁膜を介して形成された支持基板と、前記シリコン層の裏面側に形成されていて前記トランジスタのしきい値電圧を調整する調整用絶縁膜を有する。
【００２０】
本発明の第１半導体装置では、シリコン層の裏面側にトランジスタのしきい値電圧を調整する調整用絶縁膜を有することによって、トランジスタのしきい値電圧が所望の値に調整される。
【００２１】
本発明の半導体装置（第２半導体装置）は、シリコン層の表面側に形成されたトランジスタと、前記シリコン層の表面上に形成されていて前記トランジスタを被覆する第１絶縁膜と、前記第１絶縁膜中に形成されていて前記トランジスタに電気的に接続される配線部と、前記トランジスタに電気的に接続されるプロービング用電極と、前記第１絶縁膜表面に第２絶縁膜を介して形成された支持基板と、前記シリコン層の裏面側から前記シリコン層および前記第１絶縁膜に形成されていて前記プロービング用電極を露出させた開口部を有する。
【００２２】
本発明の第２半導体装置では、トランジスタに接続するプロービング用電極を露出させた開口部を有することによって、開口部よりトランジスタのしきい値電圧の測定が容易に行える。その結果、トランジスタの解析的評価を行うことが可能になり、論理回路のスピード不足、電圧マージン不足の原因となっている回路ブロックもしくはトランジスタが検出される。そして、検出したトランジスタのしきい値電圧をウエハプロセス完成後に、もしくは解析的評価を行いながら補正することが可能になる。
【発明の効果】
【００２３】
本発明の半導体装置の第１、第２製造方法は、しきい値電圧の基準から外れたトランジスタのしきい値電圧が調整できるため、しきい値電圧のばらつきが低減できるので、トランジスタ回路の高速化、低電圧動作化、低消費電力化が可能になるという利点がある。
【００２４】
本発明の第１、第２半導体装置は、しきい値電圧の基準から外れたトランジスタのしきい値電圧が調整できるため、しきい値電圧のばらつきが低減できるので、トランジスタ回路の高速化、低電圧動作化、低消費電力化が可能になるという利点がある。
【発明を実施するための最良の形態】
【００２５】
＜１．第１の実施の形態＞
［半導体装置の製造方法の第１例］
本発明の第１実施の形態に係る半導体装置の製造方法の第１例を、図１〜図４の製造工程断面図によって説明する。図１〜図４では、一例として、論理回路部とメモリ回路部としてＳＲＡＭセル部のＮチャネルトランジスタを示した。
【００２６】
［トランジスタの形成］
図１に示すように、基板１１と絶縁層１２とシリコン層１３が積層されてなるＳＯＩ基板１０を用意する。上記基板１１は、例えば導電性を有する半導体基板として、例えばシリコン基板で形成されている。上記絶縁層１２は、例えば酸化シリコン膜で形成されている。
【００２７】
まず、上記シリコン層１３に、論理回路部とメモリ回路部等を分離する素子分離領域１４を形成する。上記素子分離領域１４は、例えば、上記シリコン層１３中に溝を形成し、その溝内に絶縁膜を埋め込むことで形成されている。その絶縁膜としては、例えば酸化シリコン（例えばＳｉＯ2）膜、窒化シリコン（例えばＳｉＮ）膜、酸窒化シリコン（例えばＳｉＯＮ）膜等がある。すなわち、上記素子分離領域１４は、いわゆるＳＴＩ（Shallow Trench Isolation）構造に形成されている。
【００２８】
次に、上記シリコン層１３の表面側にトランジスタ２０を形成する。
まず、上記シリコン層１３の表面に、ゲート絶縁膜２１を形成する。このゲート絶縁膜２１は、例えば、酸化ハフニウム（例えばＨｆＯ2）、酸窒化ケイ化ハフニウム、酸化ジルコニウム（例えばＺｒＯ2）、酸窒化ケイ化ジルコニウム等のいわゆる高誘電率（Ｈｉｇｈ−ｋ）膜で形成される。もしくは熱酸化窒化膜と上記高誘電率膜との複合膜で形成される。上記高誘電率膜は、例えば、ＭＯＣＶＤ（有機金属化学気相成長法：metal-organic chemical vapor deposition）、原子層蒸着（ＡＬＤ：Atomic Layer Deposition）法で形成される。また、上記熱酸化窒化膜は、熱酸化、プラズマ酸化、プラズマ窒化法で形成されている。さらに、上記ゲート絶縁膜２１上ゲート電極２２を形成する。このゲート電極２２は、例えば、窒化チタン、炭化タンタル、タングステン、ポリシリコン等で形成される。
【００２９】
次に、上記ゲート電極２２の側壁にサイドウォールスペ―サ２３を形成する。
次いで、ゲート電極２２、サイドウォールスペーサ２３、素子分離領域１４をマスクにして、上記シリコン層１３にソース・ドレイン領域２４、２５を形成する。このとき、上記サイドウォールスペーサ２３を形成する前に上記シリコン層１３にＬＤＤ（Lightly Doped Drain ）層（図示せず）を形成し、その後サイドウォールスペーサ２３を形成する。そして上記ソース・ドレイン領域２４、２５を形成することで、ＬＤＤ構造としてもよい。よって上記ゲート電極２２直下の上記シリコン層１３がチャネル部２６となる。
このようにして、トランジスタ２０が形成される。
【００３０】
次に、上記ＳＯＩ基板１０上に、第１絶縁膜３０と前記トランジスタ２０に電気的に接続される配線を含む配線部４０を形成する。図面に示した構成では、４層の配線部４１〜４４（配線５１〜５４とプラグ６１〜６４）と、８層の第１絶縁膜３１〜３８が形成される。上記配線部４０の層数は、適宜選択して決定される。したがって、５層以上となる場合もある。通常、７層程度、積層して形成される。
そのとき、最下層の第１絶縁膜３１は、例えば数百ｎｍの厚さで、上記ゲート電極２２を完全に被覆する状態に形成され、その表面は、例えば化学的機械研磨（ＣＭＰ）によって平坦化されていることが好ましい。また、最上層の第１絶縁膜３８表面は、例えば化学的機械研磨（ＣＭＰ）等によって平坦化され、最上層の配線５４が露出される。
【００３１】
具体的には、上記配線部４０の形成は以下のようにして行う。
例えば、上記第１絶縁膜３１を形成した後、この第１絶縁膜３１にトランジスタ２０の所定の位置（例えば、ソース・ドレイン領域、ゲート電極等）に達する接続孔を形成し、接続孔の内面に密着層、バリア層を介して導電性材料を埋め込んで、プラグ６１を形成する。例えば、密着層にチタン、バリア層に窒化チタン、導電性材料にタングステンを用いる、もしくは、密着層にタンタル、バリア層に窒化タンタル、導電性材料に銅を用いる。なお、第１絶縁膜３１上に形成された余剰な密着層、バリア層、導電性材料は、例えば化学的機械研磨によって除去される。
【００３２】
次いで、上記第１絶縁膜３１上に第２層目の第１絶縁膜３２を、例えば窒化炭化シリコンで形成する。この第２層目の第１絶縁膜３２に、配線溝を形成し、例えば、配線溝の内面に密着層、バリア層を介して導電性材料を埋め込んで、上記プラグ６１に接続する配線５１を形成する。例えば、密着層にチタンもしくはタンタル、バリア層に窒化チタンもしくは窒化タンタル、導電性材料に銅を用いる。なお、第１絶縁膜３２上に形成された余剰な密着層、バリア層、導電性材料は、例えば化学的機械研磨によって除去される。
【００３３】
次いで、上記第２層目の第１絶縁膜３２上に第３層目の第１絶縁膜３３を形成する。この第３層目の第１絶縁膜３３は、例えば水素（Ｈ）を含む酸化炭化シリコン（ＳｉＯＣＨ）、炭化酸化シリコン（ＳｉＯＣ）、ポーラス炭化酸化シリコン等で形成される。
そして、上記同様に、上記第１絶縁膜３３に接続孔を形成し、接続孔の内面に密着層、バリア層を介して導電性材料を埋め込んで、上記配線５１に接続するプラグ６２を形成する。例えば、密着層にチタンもしくはタンタル、バリア層に窒化チタンもしくは窒化タンタル、導電性材料に銅を用いる。なお、第１絶縁膜３３上に形成された余剰な密着層、バリア層、導電性材料は、例えば化学的機械研磨によって除去される。
以下、上記同様にして、第ｎ−１層目の第１絶縁膜３０に接続孔を形成してプラグを形成し、第ｎ層の第１絶縁膜３０に配線溝を形成して配線を形成する。ここで、ｎは第１絶縁膜３０の総層数であり、図面に示した場合では、ｎ＝８となる。
また、上記プラグと配線は、いわゆるデュアルダマシンプロセスによって同時形成することもできる。
このようにして、半導体装置１を形成する。
【００３４】
［しきい値電圧の測定］
次に、図２に示すように、上記最上層の配線５４を通じて、論理回路部、メモリ回路部（ＳＲＡＭ部）の性能確認テストを行う。例えば、論理回路部に関しては、論理回路部に設けられたＢＩＳＴ（Built In Self Test）回路を通してテストパターンに発生させ、上記半導体装置１の性能を律束する、性能が低い回路ブロックや、トランジスタを検出する。またＳＲＡＭ部に関してもＬＳＩ内部に設けられたＢＩＳＴを通して各ＳＲＡＭセルのＳＮＭを表すバタフライカーブ（前記図９参照）等を測定し、ＳＮＭの小さいＳＲＡＭセルを検出し、その原因となるトランジスタを特定する。
具体的には、例えば、測定用のプローブ１０１を上記最上層の配線５４に接触させて、上記トランジスタ２０のしきい値電圧を測定する。測定は、好ましくは、全てのトランジスタ２０について行う。
【００３５】
［支持基板の形成］
上記測定が終了した後、図３に示すように、最上層に形成された上記第１絶縁膜３０（３８）の表面に第２絶縁膜７１を介して支持基板７２を形成する。上記第２絶縁膜７１は、例えば酸化シリコン（ＳｉＯ2）膜で形成される。上記支持基板７２には、例えばシリコン基板、樹脂基板、ガラス基板等を用いることができる。
【００３６】
次いで、上記ＳＯＩ基板１０の裏面側の上記基板１１（前記図１参照）と上記絶縁層１２（前記図１参照）の少なくとも一部を除去して上記シリコン層１３の裏面を露出させる。ここでは、基板１１および絶縁層１２を全面にわたって除去した。または、上記絶縁層１２はそのまま残す、もしくは全面に薄く残してもよい。また、上記絶縁層１２を完全に除去した後、上記シリコン層１３の全面に酸化膜、例えば酸化シリコン膜を形成してもよい。
【００３７】
［しきい値電圧の調整］
その後、上記測定されたしきい値電圧に基づいて、しきい値電圧の基準から外れた上記トランジスタ２０のしきい値電圧を調整する工程を行う。
【００３８】
［イオン注入によるしきい値電圧の調整］
しきい値電圧の基準から外れた上記トランジスタ２０のしきい値電圧を調整する工程は、上記シリコン層１３の裏面側から、しきい値電圧を調整する上記トランジスタ２０のチャネル部２６に、１３族もしくは１５族の元素をイオン注入して行う。上記１３族元素としては、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等が挙げられるが、より好ましくはホウ素（Ｂ）が挙げられる。また上記１５族元素としては、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等が挙げられるが、より好ましくはリン（Ｐ）が挙げられる。上記しきい値電圧の基準は、例えば０．３Ｖ以下とする。
上記１３族元素をトランジスタ２０のチャネル部２６にイオン注入することによって、トランジスタ２０のしきい値電圧が調整される。例えば、トランジスタ２０がＮＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が上昇し、トランジスタ２０がＰＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が低下する。
また、上記１５族元素をトランジスタ２０のチャネル部２６にイオン注入することによって、トランジスタ２０のしきい値電圧が調整される。例えば、トランジスタ２０がＮＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が低下し、トランジスタ２０がＰＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が上昇する。
したがって、しきい値電圧が高いＦＥＴの場合、しきい値電圧を下げるように調整する。また、しきい値電圧が低すぎるＦＥＴの場合、しきい値電圧を上げるように調整する。
上記イオン注入では、１個もしくは数個のイオンを注入して、しきい値電圧の調整を行うことができる。イオンを１個ずつイオン注入する技術はシングルイオン注入法といわれている。シングルイオン注入法は、インターネット検索：{ HYPERLINK "http://www.nanonet.go.jp/japanese/2003/046a.html" ,http://www.nanonet.go.jp/japanese/2003/046a.html} ２００８年１１月１０日検索の「Ｊａｐａｎ Ｎａｎｏｎｅｔ Ｂｕｌｌｅｔｉｎ 第４６号（２００３年１２月１６日）。）に開示されている。
【００３９】
また、上記イオン注入を行うときに、イオン注入されるチャネル部２６の部分を開口させたレジストマスク（図示せず）を、上記シリコン層１３の裏面に形成してもよい。このようにレジストマスクを形成することによって、所望のトランジスタ２０のチャネル部２６のみに１３族元素もしくは１５族元素をイオン注入することが可能になる。イオン注入後、上記レジストマスクを除去する。
【００４０】
［中性子注入によるしきい値電圧の調整］
また、しきい値電圧の基準から外れた上記トランジスタ２０のしきい値電圧を調整する工程は、上記トランジスタ２０のチャネル部２６に中性子を注入して行ってもよい。中性子がトランジスタ２０のチャネル部２６に注入されることによって、チャネル部２６の不純物分布が変調され、トランジスタ２０のしきい値電圧が調整される。すなわち、中性子がシリコン層１３に注入されることによって、そのシリコン層１３のシリコン（Ｓｉ）がリン（Ｐ）に変わるので、実質的にリン（Ｐ）が増加することになる。したがって、トランジスタ２０がＮＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が低下する。一方、トランジスタ２０がＰＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が上昇する。
したがって、しきい値電圧が高いＦＥＴの場合、しきい値電圧を下げるように調整する。また、しきい値電圧が低すぎるＦＥＴの場合、しきい値電圧を上げるように調整する。
【００４１】
なお、中性子の注入にはその飛程を浅くすることが困難な場合には、上記基板１１および上記絶縁層１２を除去する前に行う、もしくは上記基板１１を除去した後に行う、もしくは上記絶縁層１２を除去する途中で行ってもよい。また、中性子の場合、全面に注入されるので、全体のトランジスタのしきい値電圧をみて、全体のトランジスタのしきい値電圧の平均が下がるように、中性子を注入することが好ましい。
【００４２】
［レーザ光照射によるしきい値電圧の調整］
また、しきい値電圧の基準から外れた上記トランジスタ２０のしきい値電圧を調整する工程は、上記シリコン層１３の裏面側から上記トランジスタ２０のチャネル部２６にレーザ光を、例えばスポット的に照射して行ってもよい。レーザ光がトランジスタ２０のチャネル部２６に照射されることによって、チャネル部２６の不純物を活性化されて不純物分布が変調され、トランジスタ２０のしきい値電圧が調整される。例えば、トランジスタ２０がＮＦＥＴの場合もＰＦＥＴの場合も、しきい値電圧（ただし、しきい値電圧の絶対値）が低下する。
【００４３】
また、上記レーザ光照射を行うときに、レーザ光が照射されるチャネル部２６の部分を開口させた遮光マスク（図示せず）を、上記シリコン層１３の裏面に形成してもよい。このように遮光マスクを形成することによって、所望のトランジスタ２０のチャネル部２６のみに、正確にレーザ光を照射することが可能になる。また、遮光マスクを用いた場合、全面にレーザ光を照射しても差し支えない。レーザ光を照射した後、上記遮光マスクを除去する。
上記遮光マスクは、レーザ光を遮光するものであって、シリコン層１３を汚染させるものでなければ、如何なる材料であってもよい。例えば、酸化シリコン膜を介して上記シリコン層１３の裏面に形成したアルミニウム膜、タングステン膜等の金属膜を用いることができる。
【００４４】
上記説明したように、上記第１製造方法では、個々のトランジスタ２０のしきい値電圧を測定して、しきい値電圧の基準から外れたトランジスタ２０のしきい値電圧が調整することができる。したがって、トランジスタ２０のしきい値電圧のばらつきが低減される。
【００４５】
［回路ブロックごとのしきい値電圧の調整］
また、論理回路部を構成する多数のトランジスタのうち、論理回路部の性能を律束するトランジスタを特定することは通常困難である。しかしながら、論理回路部を構成する回路ブロック（あるトランジスタ群）ごとに、性能を律束する回路ブロックを特定することはできる。そこで、回路ブロックごとにトランジスタのしきい値電圧を調整することで、半導体装置全体の性能向上を図ることができる。
例えば、図４に示すように、上記トランジスタ２０のしきい値電圧を調整する工程は、しきい値を調整するトランジスタ２０が形成されている位置における上記シリコン層１３の裏面側に、上記トランジスタ２０のしきい値を調整する調整用絶縁膜８１を形成する。
以下、具体的に説明する。
【００４６】
例えば、前記図１によって説明したのと同様にして、半導体装置１を構成する論理回路部とメモリ回路部を形成する。そのうち論理回路部は、複数の回路ブロックで構成し、各回路ブロックに複数のトランジスタを有している。
まず、上記トランジスタのしきい値電圧を測定する工程で、上記トランジスタ２０のしきい値電圧を測定して、上記半導体装置１の性能を律束している回路ブロックを検出する。そして上記測定されたしきい値電圧に基づいて、上記検出した回路ブロックごとに上記調整用絶縁膜８１を形成する。
【００４７】
［不純物を含む絶縁膜によるしきい値電圧の調整］
上記調整用絶縁膜８１は、１３族もしくは１５族の元素を含む酸化シリコン膜で形成される。上記１３族元素としては、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等が挙げられるが、より好ましくはホウ素（Ｂ）が挙げられる。また上記１５族元素としては、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等が挙げられるが、より好ましくはリン（Ｐ）が挙げられる。
そして、１３族元素を含む酸化シリコン膜中の１３族元素をトランジスタ２０のチャネル部２６に拡散させることによって、トランジスタ２０のしきい値電圧を調整する。例えば、トランジスタ２０がＮＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が上昇し、トランジスタ２０がＰＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が低下する。
また、１５族元素を含む酸化シリコン膜中の１５族元素をトランジスタ２０のチャネル部２６に拡散させることによって、トランジスタ２０のしきい値電圧を調整する。例えば、トランジスタ２０がＮＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が低下し、トランジスタ２０がＰＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が上昇する。
したがって、しきい値電圧が高いＦＥＴの場合、しきい値電圧を下げるように調整する。また、しきい値電圧が低すぎるＦＥＴの場合、しきい値電圧を上げるように調整する。
【００４８】
上記１３族もしくは１５族の元素を含む酸化シリコン膜を形成する工程は、以下のようにして行う。
例えば、１３族もしくは１５族の元素を分子内に含むガスとシラン系ガスと酸素との混合ガス中で、イオンビーム、電子線もしくはレーザー光を、上記トランジスタ２０のチャネル部２６が形成されるシリコン層１３の裏面に照射する。そして、上記１３族もしくは１５族の元素を含む薄膜を上記トランジスタ２０のチャネル部２６が形成されるシリコン層１３の裏面に形成する。イオンビーム、電子線もしくはレーザー光のようなエネルギー線をアシストに用いた成膜では、局所的、かつ選択的に成膜が可能になる。例えば、１個のトランジスタ２０のチャネル部２６が形成されるシリコン層１３の裏面に形成することができる。もしくは複数個のトランジスタ２０が形成されたシリコン層１３の裏面に形成することができる。また、１個ないし数個の１３族もしくは１５族の元素がチャネル部２６に導入されればよいので、上記調整用絶縁膜８１の膜厚は数原子層もしくは数ｎｍ（例えば５ｎｍ）程度あればよい。
【００４９】
上記１３族元素を分子内に含むガスには、例えばジボラン（Ｂ2Ｈ6）が挙げられる。もちろん、ホウ素（Ｂ）以外の１３族元素を含むガスを用いることもできる。また上記１５族元素を分子内に含むガスには、例えばホスフィン（ＰＨ3）が挙げられる。もちろん、リン（Ｐ）以外の１３族元素を含むガスを用いることもできる。また、シラン系ガスには、モノシラン（ＳｉＨ4）、ジシラン（Ｓｉ2Ｈ6）、トリシラン（Ｓｉ3Ｈ8）等が挙げられる。
【００５０】
［応力を有する絶縁膜によるしきい値電圧の調整］
また、上記調整用絶縁膜８１は、応力を有する絶縁膜で形成される。例えば、窒化シリコン膜で形成される。すなわち、窒化シリコン膜に内在するストレスをトランジスタ２０のチャネル部２６に印加することにより、トランジスタ２０のしきい値電圧を調整する。
【００５１】
例えば、トランジスタ２０がＰＦＥＴの場合、上記窒化シリコン膜の応力が圧縮応力であれば、ＰＦＥＴのしきい値電圧を低下させることができる。また、上記トランジスタ２０がＮＦＥＴの場合、上記窒化シリコン膜の応力が引張応力であれば、ＮＦＥＴのしきい値電圧を低下させることができる。
また、上記窒化シリコン膜は、例えば、窒化シリコン膜中に炭素を含ませることにより圧縮応力膜とすることができ、水素（Ｈ）を含ませることにより引張応力膜とすることができる。
したがって、しきい値電圧が高いＦＥＴの場合、しきい値電圧を下げるように調整する。また、しきい値電圧が低すぎるＦＥＴの場合、しきい値電圧を上げるように調整する。
【００５２】
［固定電荷を有する絶縁膜によるしきい値電圧の調整］
また、上記調整用絶縁膜８１は、固定電荷を有する絶縁膜で形成される。例えば、固定電荷を有する絶縁膜は、目的に応じて、負の固定電荷を有する絶縁膜と正の固定電荷を有する絶縁膜とで使い分ける。上記負の固定電荷を有する絶縁膜には、例えば、酸化ハフニウム（ＨｆＯ2）膜がある。また、正の固定電荷を有する絶縁膜には、例えば、酸窒化シリコン（ＳｉＯＮ）膜がある。
上記負の固定電荷を有する絶縁膜の場合、例えば酸化ハフニウム膜中の負の固定電荷によって、トランジスタ２０のチャネル部２６に電荷（電子）を与えることで、トランジスタ２０のしきい値電圧を調整する。例えば、トランジスタ２０がＮＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が上昇し、トランジスタ２０がＰＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が低下する。
また、上記正の固定電荷を有する絶縁膜の場合、例えば酸窒化シリコン膜中の正の固定電荷によって、トランジスタ２０のチャネル部２６に電荷（正孔）を与えることで、トランジスタのしきい値電圧を調整する。例えば、トランジスタ２０がＰＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が上昇し、トランジスタ２０がＮＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が低下する。
したがって、しきい値電圧が高いＦＥＴの場合、しきい値電圧を下げるように調整する。また、しきい値電圧が低すぎるＦＥＴの場合、しきい値電圧を上げるように調整する。
【００５３】
［イオン注入によるしきい値電圧の調整］
上記回路ブロックごとのしきい値電圧の調整は、前記図３によって説明したレジストマスクを用いたイオン注入によっても行うことができる。例えば、しきい値電圧を調整する回路ブロック上に開口部を設けたレジストマスク（図示せず）を上記シリコン層１３の裏面に形成して、前記説明したのと同様なイオン注入を行えばよい。
【００５４】
すなわち、上記シリコン層１３の裏面側からしきい値電圧を調整する上記回路ブロックのトランジスタ２０群の各チャネル部２６に、１３族もしくは１５族の元素をイオン注入して行う。上記１３族元素としては、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等が挙げられるが、より好ましくはホウ素（Ｂ）が挙げられる。また上記１５族元素としては、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等が挙げられるが、より好ましくはリン（Ｐ）が挙げられる。
上記１３族元素をトランジスタ２０のチャネル部２６にイオン注入することによって、トランジスタ２０のしきい値電圧が調整される。例えば、トランジスタ２０がＮＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が上昇し、トランジスタ２０がＰＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が低下する。
また、上記１５族元素をトランジスタ２０のチャネル部２６にイオン注入することによって、トランジスタ２０のしきい値電圧が調整される。例えば、トランジスタ２０がＮＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が低下し、トランジスタ２０がＰＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が上昇する。
【００５５】
このように、同一イオン注入では、ＮＦＥＴとＰＦＥＴでは、反対の方向にしきい値電圧が移行する。よって、回路ブロックは、ＮＦＥＴもしくはＰＦＥＴごとに設定してもよい。
【００５６】
［回路ブロックごとのしきい値電圧の調整］
また、回路ブロック内にＮＦＥＴとＰＦＥＴが混載されている場合には、回路ブロック内において、回路ブロックとしての性能が向上する方向に、トランジスタのしきい値電圧を調整する。したがって、場合によっては、あるトランジスタにおいて、しきい値電圧が高くなる方向に調整される場合もある。しかし、調整される一つの回路ブロック全体として性能が向上されるのであれば、回路ブロック内にしきい値電圧が高くなる方向に調整されるトランジスタがあってもよい。
【００５７】
また、上記調整用絶縁膜８１を形成した後、もしくは上記イオン注入後、レーザ光を照射して、不純物注入領域をアニールしてもよい。
【００５８】
［しきい値電圧の調整方法の他例］
また、上記説明したように、個々のトランジスタに対してしきい値電圧を調整する場合、トランジスタのしきい値電圧を調整する前に、測定したトランジスタのアドレス情報と、測定したしきい値電圧の情報とを対応させて記憶させておく。
この方法は、回路ブロックごとにトランジスタのしきい値電圧を調整する場合も同様であり、測定した回路ブロックのトランジスタのアドレス情報と、測定したしきい値電圧の情報とを対応させて記憶させておく。
そして、トランジスタのアドレス情報と、対応するトランジスタのしきい値電圧の情報に基づいて、しきい値電圧を調整するトランジスタのアドレスを検索する。続いて、検索したアドレスのトランジスタのしきい値電圧の情報に対応して、トランジスタのしきい値電圧を調整する。
【００５９】
また、上記トランジスタもしくは回路ブロックの性能評価と、トランジスタのしきい値電圧の調整は、ウエハ状態で行っても、チップ状態で行ってもよい。
【００６０】
上記第１製造方法では、個々のトランジスタ２０のしきい値電圧を測定して、しきい値電圧の基準から外れたトランジスタ２０のしきい値電圧が調整されるので、しきい値電圧のばらつきが低減される。
よって、しきい値電圧のばらつきが低減できるので、トランジスタ回路の高速化、低電圧動作化、低消費電力化が可能になるという利点がある。すなわち、論理回路部の高速化、低電圧動作、消費電力削減が可能になる。また、メモリ回路部、例えばＳＲＡＭのＳＮＭばらつきを低減することができ、歩留り向上、ＳＲＡＭの低電圧動作化、低消費電力化が可能となる。
【００６１】
＜２．第２の実施の形態＞
［半導体装置の製造方法の第２例］
本発明の第２実施の形態に係る半導体装置の製造方法の第２例を、図５〜図６の製造
工程断面図によって説明する。図５〜図６では、一例として、論理回路部やメモリ回路部に搭載されるＮチャネルトランジスタを示した。
【００６２】
図５に示すように、基板１１と絶縁層１２とシリコン層１３が積層されてなるＳＯＩ基板１０を用意する。上記基板１１は、例えば導電性を有する半導体基板として、例えばシリコン基板で形成されている。上記絶縁層１２は、例えば酸化シリコン膜で形成されている。
【００６３】
まず、上記シリコン層１３に、素子間を分離する素子分離領域１４を形成する。上記素子分離領域１４は、例えば、上記シリコン層１３中に溝を形成し、その溝内に絶縁膜を埋め込むことで形成されている。その絶縁膜としては、例えば酸化シリコン（例えばＳｉＯ2）膜、窒化シリコン（例えばＳｉＮ）膜、酸窒化シリコン（例えばＳｉＯＮ）膜等がある。すなわち、上記素子分離領域１４は、いわゆるＳＴＩ（Shallow Trench Isolation）構造に形成されている。
【００６４】
次に、上記シリコン層１３の表面側にトランジスタ２０を形成する。
まず、上記シリコン層１３の表面に、ゲート絶縁膜２１を形成する。このゲート絶縁膜２１は、例えば、酸化ハフニウム（例えばＨｆＯ2）、酸窒化ケイ化ハフニウム、酸化ジルコニウム（例えばＺｒＯ2）、酸窒化ケイ化ジルコニウム等のいわゆる高誘電率（Ｈｉｇｈ−ｋ）膜で形成される。もしくは熱酸化窒化膜と上記高誘電率膜との複合膜で形成される。上記高誘電率膜は、例えば、有機金属化学気相成長法、原子層蒸着法で形成される。また、上記熱酸化窒化膜は、熱酸化、プラズマ酸化、プラズマ窒化法で形成されている。さらに、上記ゲート絶縁膜２１上ゲート電極２２を形成する。このゲート電極２２は、例えば、窒化チタン、炭化タンタル、タングステン、ポリシリコン等で形成される。
【００６５】
次に、上記ゲート電極２２の側壁にサイドウォールスペ―サ２３を形成する。
次いで、ゲート電極２２、サイドウォールスペーサ２３、素子分離領域１４をマスクにして、上記シリコン層１３にソース・ドレイン領域２４、２５を形成する。このとき、上記サイドウォールスペーサ２３を形成する前に上記シリコン層１３にＬＤＤ（Lightly Doped Drain ）層（図示せず）を形成し、その後サイドウォールスペーサ２３を形成する。そして上記ソース・ドレイン領域２４、２５を形成して、ＬＤＤ構造を有してもよい。よって上記ゲート電極２２直下の上記シリコン層１３がチャネル部２６となる。
このようにして、トランジスタ２０が形成される。
【００６６】
次に、上記ＳＯＩ基板１０上に、第１絶縁膜３０と前記トランジスタ２０に電気的に接続される配線を含む配線部４０を形成する。図面に示した構成では、４層の配線部４１〜４４（配線５１〜５４とプラグ６１〜６４）と、８層の第１絶縁膜３１〜３８が形成される。上記配線部４０の層数は、適宜選択して決定される。したがって、５層以上となる場合もある。通常、７層程度、積層して形成される。
そのとき、最下層の第１絶縁膜３１は、例えば数百ｎｍの厚さで、上記ゲート電極２２を完全に被覆する状態に形成され、その表面は、例えば化学的機械研磨（ＣＭＰ）によって平坦化されていることが好ましい。また、最上層の第１絶縁膜３８表面は、例えば化学的機械研磨（ＣＭＰ）等によって平坦化され、最上層の配線５４が露出される。
【００６７】
また、上記配線部４０の形成は以下のようにして行う。
例えば、上記第１絶縁膜３１に接続孔を形成し、接続孔の内面に密着層、バリア層を介して導電性材料を埋め込んで、プラグ６１を形成する。例えば、密着層にチタン、バリア層に窒化チタン、導電性材料にタングステンを用いる、もしくは、密着層にタンタル、バリア層に窒化タンタル、導電性材料に銅を用いる。なお、第１絶縁膜３１上に形成された余剰な密着層、バリア層、導電性材料は、例えば化学的機械研磨によって除去される。
【００６８】
次いで、上記第１絶縁膜３１上に第２層目の第１絶縁膜３２を、例えば窒化炭化シリコンで形成する。この第２層目の第１絶縁膜３２に、配線溝を形成し、例えば、配線溝の内面に密着層、バリア層を介して導電性材料を埋め込んで、上記プラグ６１に接続する配線５１を形成する。この配線５１と同時に、形成しようとしているトランジスタ、例えばソース・ドレイン領域２４、２５等に接続するプロービング用電極９１を形成する。図示はしていないが、ゲート電極２２に接続するプロービング用電極も形成しておく。
上記密着層には例えばチタンもしくはタンタル、上記バリア層には例えば窒化チタンもしくは窒化タンタル、上記導電性材料には例えば銅を用いる。
なお、第１絶縁膜３２上に形成された余剰な密着層、バリア層、導電性材料は、例えば化学的機械研磨によって除去される。
【００６９】
次いで、上記第２層目の第１絶縁膜３２上に第３層目の第１絶縁膜３３を形成する。この第３層目の第１絶縁膜３３は、例えば水素（Ｈ）を含む酸化炭化シリコン（ＳｉＯＣＨ）、炭化酸化シリコン（ＳｉＯＣ）、ポーラス炭化酸化シリコン等で形成される。
そして、上記同様に、上記第１絶縁膜３３に接続孔を形成し、接続孔の内面に密着層、バリア層を介して導電性材料を埋め込んで、上記配線５１に接続するプラグ６２を形成する。例えば、密着層にチタンもしくはタンタル、バリア層に窒化チタンもしくは窒化タンタル、導電性材料に銅を用いる。
なお、第１絶縁膜３３上に形成された余剰な密着層、バリア層、導電性材料は、例えば化学的機械研磨によって除去される。
以下、上記同様にして、第ｎ−１層目の第１絶縁膜３０に接続孔を形成してプラグを形成し、第ｎ層の第１絶縁膜３０に配線溝を形成して配線を形成する。ここで、ｎは第１絶縁膜３０の総層数であり、図面に示した場合では、ｎ＝８となる。
このようにして、半導体装置２を形成する。
【００７０】
［支持基板の形成］
次に、最上層に形成された上記第１絶縁膜３０（３８）の表面に第２絶縁膜７１を介して支持基板７２を形成する。上記第２絶縁膜７１は、例えば酸化シリコン（ＳｉＯ2）膜で形成される。上記支持基板７２には、例えばシリコン基板、樹脂基板、ガラス基板等を用いることができる。
【００７１】
次いで、図６に示すように、上記ＳＯＩ基板１０の裏面側の上記基板１１（前記図５参照）と上記絶縁層１２（前記図５参照）の少なくとも一部を除去して上記シリコン層１３の裏面を露出させる。ここでは、基板１１および絶縁層１２を全面にわたって除去した。
または、上記絶縁層１２はそのまま残す、もしくは全面に薄く残してもよい。また、上記絶縁層１２を完全に除去した後、上記シリコン層１３の全面に酸化膜、例えば酸化シリコン膜を形成してもよい。
【００７２】
次に、上記シリコン層１３の裏面側から上記シリコン層１３（素子分離領域１４）および第１絶縁層３０（３１）に上記プロービング用電極９１を露出させる開口部９２を形成する。
【００７３】
［しきい値電圧の測定］
次に、この状態で、しきい値電圧を測定するプローブ１０１を上記プロービング用電極９１に接触させて、上記トランジスタ２０のしきい値電圧を測定する。
【００７４】
すなわち、上記プロービング用電極９１を通じて、論理回路部、メモリ回路部（ＳＲＡＭ部）の性能確認テストを行う。
例えば、論理回路部に関しては、論理回路部に設けられたＢＩＳＴ（Built In Self Test）回路を通してテストパターンに発生させ、上記半導体装置２の性能を律束する、性能が低い回路ブロックや、トランジスタを検出する。またＳＲＡＭ部に関してもＬＳＩ内部に設けられたＢＩＳＴを通して各ＳＲＡＭセルのバタフライカーブ（Ｆｉｇ．b）等を測定し、ＳＮＭの小さいＳＲＡＭセルを検出し、その原因となるトランジスタを特定する。
具体的には、例えば、測定用のプローブ１０１を上記プロービング用電極９１に接触させて、上記トランジスタ２０のしきい値電圧を測定する。測定は、好ましくは、全てのトランジスタ２０について行う。
【００７５】
［しきい値電圧の調整］
その後、上記測定されたしきい値電圧に基づいて、しきい値電圧の基準から外れた上記トランジスタ２０のしきい値電圧を調整する。上記しきい値電圧の調整は、前述したシングルイオン注入法、レーザ光のスポット照射法等により行う。また、シングルイオン注入法の後、レーザ光照射によるアニールを行ってもよい。
【００７６】
［イオン注入によるしきい値電圧の調整］
上記シングルイオン注入法では、上記シリコン層１３の裏面側から、しきい値電圧を調整する上記トランジスタ２０のチャネル部２６に、１３族もしくは１５族の元素をイオン注入して行う。上記１３族元素としては、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等が挙げられるが、より好ましくはホウ素（Ｂ）が挙げられる。また上記１５族元素としては、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等が挙げられるが、より好ましくはリン（Ｐ）が挙げられる。
上記１３族元素をトランジスタ２０のチャネル部２６にイオン注入することによって、トランジスタ２０のしきい値電圧が調整される。例えば、トランジスタ２０がＮＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が上昇し、トランジスタ２０がＰＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が低下する。
また、上記１５族元素をトランジスタ２０のチャネル部２６にイオン注入することによって、トランジスタ２０のしきい値電圧が調整される。例えば、トランジスタ２０がＮＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が低下し、トランジスタ２０がＰＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が上昇する。
したがって、しきい値電圧が高いＦＥＴの場合、しきい値電圧を下げるように調整する。また、しきい値電圧が低すぎるＦＥＴの場合、しきい値電圧を上げるように調整する。
【００７７】
［アニール処理］
また、上記イオン注入後、イオン注入した領域にレーザ光をスポット的に照射して、アニール処理を行ってもよい。この場合、シリコン層１３の照射面側に浅くレーザ光が吸収されるように、レーザ光には短波長レーザ光として、例えば紫外線レーザ光を用いる。例えば、ＸｅＣｌレーザ光（波長３０８ｎｍ、ＸｅＦレーザ光（波長３５１ｎｍ）、ＫｒＦレーザ光（波長２４８ｎｍ）等を用いることができる。
【００７８】
［レーザ光照射によるしきい値電圧の調整］
また、しきい値電圧の基準から外れた上記トランジスタ２０のしきい値電圧を調整する工程は、上記シリコン層１３の裏面側から上記トランジスタ２０のチャネル部２６にレーザ光をスポット的に照射して行う。
レーザ光がトランジスタ２０のチャネル部２６に、スポット的に照射されることによって、チャネル部２６の不純物を活性化されて不純物分布が変調され、トランジスタ２０のしきい値電圧が調整される。例えば、トランジスタ２０がＮＦＥＴの場合もＰＦＥＴの場合も、しきい値電圧（ただし、しきい値電圧の絶対値）が低下する。
【００７９】
また、論理回路部を構成する多数のトランジスタのうち、論理回路部の性能を律束するトランジスタを特定することは通常困難である。しかしながら、論理回路部を構成する回路ブロック（あるトランジスタ群）ごとに、性能を律束する回路ブロックを特定することはできる。そこで、第２製造方法においても、回路ブロックごとにトランジスタのしきい値電圧を調整することで、半導体装置全体の性能向上を図ることができる。
【００８０】
そして、上記しきい値電圧の調整を行った後、再度、測定用のプローブ１０１を上記最上層の配線５４に接触させて、上記トランジスタ２０のしきい値電圧を測定して、トランジスタ２０もしくは回路ブロックの性能の確認を行う。ここで、性能が基準に満たない場合には、再度、上記説明したトランジスタのしきい値電圧の調整を行う。
【００８１】
また、上記第２製造方法では、上記トランジスタのしきい値電圧を測定する工程と、上記トランジスタのしきい値電圧の調整する工程をIn-Situで行える。例えばイオン注入装置もしくはレーザーアニール装置内に設置された測定用のプローブでトランジスタもしくは回路ブロックの性能の解析的評価を行いながら、シングルイオン注入もしくはスポットレーザ光照射によりしきい値電圧を調整する。
【００８２】
また、上記第２製造方法では、シリコン層１３の裏面側にプロービング用の開口部９２を形成することによって、プロービング後、直ぐに、上記シリコン層１３の裏面側から上記トランジスタ２０のしきい値電圧を調整する工程を行うことができる。すなわち、支持基板７２の形成工程、基板１１や絶縁層１２の除去工程を経ることがないので、プロービング結果に変動をきたすことなく、しきい値電圧の調整が行えるので、正確な調整が行える。
【００８３】
さらに、上記第２製造方法では、個々のトランジスタ２０のしきい値電圧を測定して、しきい値電圧の基準から外れたトランジスタ２０のしきい値電圧が調整されるので、しきい値電圧のばらつきが低減される。
よって、しきい値電圧のばらつきが低減できるので、トランジスタ回路の高速化、低電圧動作化、低消費電力化が可能になるという利点がある。すなわち、論理回路部の高速化、低電圧動作、消費電力削減が可能になる。また、メモリ回路部、例えばＳＲＡＭのＳＮＭばらつきを低減することができ、歩留り向上、ＳＲＡＭの低電圧動作化、低消費電力化が可能となる。
【００８４】
＜３．第３の実施の形態＞
［半導体装置の構成の第１例］
本発明の第２実施の形態に係る半導体装置の第１例を、図７の製造工程断面図によって説明する。
【００８５】
図７に示すように、シリコン層１３の表面側には、素子分離領域１４に分離されて、トランジスタ２０が形成されている。上記素子分離領域１４は、例えば、例えば酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜等からなるＳＴＩ構造に形成されている。
【００８６】
上記トランジスタ２０は以下のように構成されている。
上記シリコン層１３の表面にゲート絶縁膜２１を介して、ゲート電極２２が形成されている。このゲート絶縁膜２１は、例えば、酸化ハフニウム、酸窒化ケイ化ハフニウム、酸化ジルコニウム、酸窒化ケイ化ジルコニウム等のいわゆる高誘電率膜で形成されている。もしくは熱酸化窒化膜と上記高誘電率膜との複合膜で形成されている。上記ゲート電極２２は、例えば、窒化チタン、炭化タンタル、タングステン、ポリシリコン等で形成されている。また、上記ゲート電極２２の側壁にはサイドウォールスペ―サ２３が形成されている。
【００８７】
さらに、ゲート電極２２の両側の上記シリコン層１３には、ソース・ドレイン領域２４、２５が形成されている。図面では、一部のトランジスタ２０のソース・ドレイン領域２４、２５が共通化されている。また、図示はしていないが、上記ソース・ドレイン領域２４、２５は、ＬＤＤ（Lightly Doped Drain）構造を有してもよい。このように形成された上記ゲート電極２２直下の上記シリコン層１３がチャネル部２６となる。
上記の如く、トランジスタ２０が構成されている。
【００８８】
上記シリコン層１３の表面上には、上記トランジスタ２０を被覆する第１絶縁膜３０が形成されている。また、上記第１絶縁膜３０中には、上記トランジスタ２０に電気的に接続される配線部４０が複数層に形成されている。図面に示した構成では、４層の配線部４１〜４４（配線５１〜５４とプラグ６１〜６４）と、８層の第１絶縁膜３１〜３８が形成されている。上記配線部４０の層数は、適宜選択して決定される。したがって、５層以上となる場合もある。通常、７層程度、積層して形成される。
【００８９】
さらに、上記第１絶縁膜３０表面には、第２絶縁膜７１を介して支持基板７２が形成されている。上記第２絶縁膜７１は、例えば酸化シリコン膜で形成される。上記支持基板７２には、例えばシリコン基板、樹脂基板、ガラス基板等を用いることができる。
【００９０】
また、上記シリコン層１３の裏面側には、上記トランジスタ２０のしきい値電圧を調整する調整用絶縁膜８１が形成されている。
【００９１】
上記調整用絶縁膜８１は、１３族もしくは１５族の元素を含む酸化シリコン膜で形成されている。
上記１３族元素としては、ホウ素、アルミニウム、ガリウム、インジウム等が挙げられるが、より好ましくはホウ素が挙げられる。１３族元素を含む酸化シリコン膜が形成されていることによって、トランジスタ２０がＮＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が上昇し、トランジスタ２０がＰＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が低下する。
【００９２】
また上記１５族元素としては、窒素、リン、ヒ素、アンチモン等が挙げられるが、より好ましくはリンが挙げられる。１５族元素を含む酸化シリコン膜が形成されていることによって、トランジスタ２０がＮＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が低下し、トランジスタ２０がＰＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が上昇する。
したがって、しきい値電圧が高いＦＥＴの場合、しきい値電圧を下げるように調整でき、しきい値電圧が低すぎるＦＥＴの場合、しきい値電圧を上げるように調整できる。
【００９３】
また、上記調整用絶縁膜８１は、応力を有する絶縁膜、例えば窒化シリコン膜で形成されている。すなわち、窒化シリコン膜に内在するストレスをトランジスタ２０のチャネル部２６に印加することにより、トランジスタ２０のしきい値電圧が調整される。
例えば、トランジスタ２０がＰＦＥＴの場合、上記窒化シリコン膜の応力が圧縮応力であれば、ＰＦＥＴのしきい値電圧を低下させることができ、上記トランジスタ２０がＮＦＥＴの場合、上記窒化シリコン膜の応力が引張応力であれば、ＮＦＥＴのしきい値電圧を低下させることができる。
また、上記窒化シリコン膜は、窒化シリコン膜中に炭素を含ませることにより圧縮応力膜とすることができ、水素（Ｈ）を含ませることにより引張応力膜とすることができる。
したがって、しきい値電圧が高いＦＥＴの場合、しきい値電圧を下げるように調整でき、しきい値電圧が低すぎるＦＥＴの場合、しきい値電圧を上げるように調整できる。
【００９４】
また、上記調整用絶縁膜８１は、固定電荷を有する絶縁膜で形成されている。
例えば、固定電荷を有する絶縁膜は、目的に応じて、負の固定電荷を有する絶縁膜と正の固定電荷を有する絶縁膜とで使い分ける。負の固定電荷を有する絶縁膜には、酸化ハフニウム（ＨｆＯ2）膜がある。正の固定電荷を有する絶縁膜には、例えば酸窒化シリコン（ＳｉＯＮ）膜がある。
上記負の固定電荷を有する絶縁膜の場合、例えば酸化ハフニウム膜中の負の固定電荷によって、トランジスタ２０のチャネル部２６に電荷（電子）を与えることで、トランジスタ２０のしきい値電圧が調整される。例えば、トランジスタ２０がＮＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が上昇し、トランジスタ２０がＰＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が低下する。
また、上記正の固定電荷を有する絶縁膜の場合、例えば酸窒化シリコン膜中の正の固定電荷によって、トランジスタ２０のチャネル部２６に電荷（正孔）を与えることで、トランジスタのしきい値電圧を調整する。例えば、トランジスタ２０がＰＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が上昇し、トランジスタ２０がＮＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が低下する。
したがって、しきい値電圧が高いＦＥＴの場合、しきい値電圧を下げるように調整でき、しきい値電圧が低すぎるＦＥＴの場合、しきい値電圧を上げるように調整できる。
【００９５】
上記半導体装置１では、シリコン層１３の裏面側にトランジスタのしきい値電圧を調整する調整用絶縁膜を有することによって、トランジスタのしきい値電圧が所望の値に調整される。よって、しきい値電圧のばらつきが低減できるので、トランジスタ回路の高速化、低電圧動作化、低消費電力化が可能になるという利点がある。
【００９６】
＜４．第４の実施の形態＞
［半導体装置の構成の第２例］
本発明の第２実施の形態に係る半導体装置の第２例を、図８の製造工程断面図によって説明する。
【００９７】
図８に示すように、シリコン層１３の表面側には、素子分離領域１４に分離されて、トランジスタ２０が形成されている。上記素子分離領域１４は、例えば、例えば酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜等からなるＳＴＩ構造に形成されている。
【００９８】
上記トランジスタ２０は以下のように構成されている。
上記シリコン層１３の表面にゲート絶縁膜２１を介して、ゲート電極２２が形成されている。このゲート絶縁膜２１は、例えば、酸化ハフニウム、酸窒化ケイ化ハフニウム、酸化ジルコニウム、酸窒化ケイ化ジルコニウム等のいわゆる高誘電率膜で形成されている。もしくは熱酸化窒化膜と上記高誘電率膜との複合膜で形成されている。上記ゲート電極２２は、例えば、窒化チタン、炭化タンタル、タングステン、ポリシリコン等で形成されている。また、上記ゲート電極２２の側壁にはサイドウォールスペ―サ２３が形成されている。
【００９９】
さらに、ゲート電極２２の両側の上記シリコン層１３には、ソース・ドレイン領域２４、２５が形成されている。図面では、一部のトランジスタ２０のソース・ドレイン領域２４、２５が共通化されている。また、図示はしていないが、上記ソース・ドレイン領域２４、２５は、ＬＤＤ構造を有してもよい。このように形成された上記ゲート電極２２直下の上記シリコン層１３がチャネル部２６となる。
上記の如く、トランジスタ２０が構成されている。
【０１００】
上記シリコン層１３の表面上には、上記トランジスタ２０を被覆する第１絶縁膜３０が形成されている。また、上記第１絶縁膜３０中には、上記トランジスタ２０に電気的に接続される配線部４０が複数層に形成されている。図面に示した構成では、４層の配線部４１〜４４（配線５１〜５４とプラグ６１〜６４）と、８層の第１絶縁膜３１〜３８が形成されている。上記配線部４０の層数は、適宜選択して決定される。したがって、５層以上となる場合もある。通常、７層程度、積層して形成される。
また、上記配線５１が延長形成された、トランジスタ、例えばソース・ドレイン領域２４、２５等に接続するプロービング用電極９１が形成されている。図示はしていないが、ゲート電極２２に接続するプロービング用電極も形成されていてもよい。
【０１０１】
さらに、上記第１絶縁膜３０表面には、第２絶縁膜７１を介して支持基板７２が形成されている。上記第２絶縁膜７１は、例えば酸化シリコン膜で形成される。上記支持基板７２には、例えばシリコン基板、樹脂基板、ガラス基板等を用いることができる。
【０１０２】
また、上記シリコン層１３および第１絶縁膜３０（３１）には、上記シリコン層１３の裏面側から上記プロービング用電極９１を露出させる開口部９２が形成されている。
このように半導体装置２は構成されている。
【０１０３】
上記半導体装置２では、トランジスタ２０に接続するプロービング用電極９１を露出させた開口部９２を有することによって、開口部９２よりトランジスタ２０のしきい値電圧の測定が容易に行える。その結果、トランジスタ２０の解析的評価を行うことが可能になり、論理回路部のスピード不足、電圧マージン不足の原因となっている回路ブロックもしくはトランジスタが検出される。そして、検出したトランジスタのしきい値電圧をウエハプロセス完成後に、もしくは解析的評価を行いながら補正することが可能になる。
よって、しきい値電圧のばらつきが低減できるので、半導体装置の高速化、低電圧動作化、低消費電力化が可能になるという利点がある。
【０１０４】
通常、半導体装置（例えばＬＳＩ）は例えば数千万個のトランジスタが搭載されている。これらのトランジスタのしきい値電圧の分布は、例えば、ある広がりを持った分布となっていて、基準のしきい値電圧よりも高いトランジスタが存在することがある。そこで、本発明により、その基準のしきい値電圧よりも高いトランジスタを基準内のしきい値電圧を有するように調整することがきるので、半導体装置全体のトランジスタのしきい値電圧が低い方向に移行することになり、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【０１０５】
【図１】本発明半導体装置の製造方法の第１例を示した製造工程断面図である。
【図２】本発明の半導体装置の製造方法の第１例を示した製造工程断面図である。
【図３】本発明の半導体装置の製造方法の第１例を示した製造工程断面図である。
【図４】本発明の半導体装置の製造方法の第１例を示した製造工程断面図である。
【図５】本発明の半導体装置の製造方法の第１例を示した製造工程断面図である。
【図６】本発明の半導体装置の製造方法の第１例を示した製造工程断面図である。
【図７】本発明の半導体装置の第１例を示した概略構成断面図である。
【図８】本発明の半導体装置の第２例を示した概略構成断面図である。
【図９】スタティックノイズマージンの一例を示した図である。
【図１０】代表的な６トランジスタ構成のＳＲＡＭの一例を示した回路図である。
【図１１】従来のトランジスタの一例を示した平面レイアウト図と斜視図である。
【符号の説明】
【０１０６】
１，２…半導体装置、１０…ＳＯＩ基板、１１…基板、１２…絶縁層、１３…シリコン層、２０…トランジスタ、３０…第１絶縁膜、４０…配線部、７１…第２絶縁膜、７２…支持基板、９１…プロービング用電極、９２…開口部
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関するものである。
【背景技術】
【０００２】
ＣＰＵや、ＣＰＵコアを含むロジックデバイスは、主に各種論理ゲートで構成されている論理回路部と、シフトレジスター、キャッシュメモリー等のメモリ回路部で構成されている。このメモリ回路部は、例えばＳＲＡＭで構成されている。
論理ゲートやＳＲＡＭの性能はこれを構成するＭＯＳトランジスタの性能で決まる。
ＭＯＳトランジスタの性能は、下記のドレイン−ソース間電流を表す（１）式および、しきい値電圧のばらつきσＶtを表す（２）式（タウア・ニン著「最新ＶＬＳＩの基礎」p.279参照。）で与えられる。
【０００３】
Ｉds＝β（Ｖｇｓ−Ｖｔ）2／２ …（１）
【０００４】
σＶt＝ｑ√（Ｎａ・Ｗdm0／（３ＬＷ））／Ｃox …（２）
【０００５】
ただし、上記（１）式、（２）式中、β＝μ・Ｗ／Ｌ、μは移動度、Ｌはトランジスタのゲート長、Ｗはトランジスタのゲート幅、Ｎａはチャネル不純物濃度、Ｗdm0はチャネル空乏層幅である。また、Ｃoxはゲート容量である。
【０００６】
しきい値電圧Ｖtは、一般にリーク電流の制約から大規模デバイスで０．２Ｖ程度以下には設定できないため、スケーリング則によってＶgsが１．０Ｖを切り、トランジスタサイズ（Ｌ・Ｗ）が小さくなるとＩds（性能）のばらつきが急激に大きくなる。
そこで、デバイス設計上は大きくなったばらつきを反映させて動作マージンを大きく設定して対応することになる。
【０００７】
ＳＲＡＭセルの動作マージンを示す指標としては、図９に示すスタティックノイズマージン（以下、ＳＮＭという）がある。
また、図１０に示すように、６個のトランジスタで構成されるＳＲＡＭセルのＳＮＭとＳＮＭのばらつきσＳＮＭは、４つのトランジスタＭｎＬ、ＭｎＲ、ＭｐＬ、ＭｐＲによって決定される。ここでトランジスタＭｎＬ、ＭｎＲはＮチャネルトランジスタであり、トランジスタＭｐＬ、ＭｐＲはＰチャネルトランジスタである。すなわち、以下の（３）式で表される。
【０００８】
σＳＮＭ＝σＶth√｛（∂ＳＮＭｎＲ／∂ＶtｎＲ）2＋（∂ＳＮＭｎＬ／∂ＶtｎＬ）2＋（∂ＳＮＭｐＲ／∂ＶtｐＲ）2＋（∂ＳＮＭｐＬ／∂ＶtｐＬ）2｝…（３）
【０００９】
ここで、平方根の各項は４つの各トランジスタのＶt変動に対するＳＮＭの感度を示している（例えば、平成１６年度 ＩＴＲＳ，ＰＩＤＳ ＷＧ報告書参照。）。なお、４つのトランジスタＭｎＬ、ＭｎＲ、ＭｐＬ、ＭｐＲのＳＮＭは、それぞれ、ＳＮＭｎＬ、ＳＮＭｎＲ、ＳＮＭｐＬ、ＳＮＭｐＲとした。なお、Ｖｔ、Ｖthはしきい値電圧を示し、ここでは、引用文献の記載に準じてＶｔまたはＶthと記載している。
【００１０】
スケーリングによってσＶthが大きくなるとσＳＮＭが大きくなり、ＳＮＭが小さくなってＳＲＡＭの不良率が急激に増加することがわかる。
その対策としては以下の４項目になる。（a）電圧を下げない（特にＶddを下げない。）。（ｂ）ゲート酸化膜の薄膜化する（Ｃoxが大きくなるのでσＶthは小さくなる。）。（ｃ）完全空乏型トランジスタをＳＲＡＭトランジスタに採用する（Ｎａを低減する。）。（ｄ）不良ＳＲＡＭセルに対して冗長アレイを用意して、これに切り替えることで歩留りを確保する。
上記（ａ）項は、図１０に示すように、Ｖddは下げないで、ワード線ＷＬ、ビット線ＢＬの電圧だけを下げるため、ＳＮＭを低下させないで、低消費電力動作が可能になる。また、上記（ｂ）項は、ゲート絶縁膜に、有機金属化学気相成長（ＭＯＣＶＤ：metal-organic chemical vapor deposition）法、もしくは原子層蒸着（ＡＬＤ：Atomic Layer Deposition）法で形成された以下の薄膜を用いている。すなわち、酸化ハフニウム（ＨｆＯ2）、酸窒化ケイ化ハフニウム（ＨｆＳｉＯＮ）、酸化ジルコニウム（ＺｒＯ2）、酸窒化ケイ化ジルコニウム（ＺｒＳｉＯＮ）を用いている。また、ゲート電極には、窒化チタン（ＴｉＮ）、炭化タンタル（ＴａＣ）、タングステン（Ｗ）等を用いている。このような方法が提案されている。さらに、上記（ｃ）項としては、図１１（１）に示すようなＦｉｎＦＥＴ型のトランジスタや、図１１（２）に示すようなＳｉ層の薄い完全空乏型ＳＯＩトランジスタをＳＲＡＭトランジスタに使用することが提案されている（例えば、非特許文献１参照。）。
【００１１】
スケーリングが進むとトランジスタのチャネルに含まれる不純物総数が少なくなり、不純物ばらつきによるしきい値電圧のばらつきが大きくなるのは不可避である。
しかしながら、論理回路において、ばらつきを考慮した広い動作マージンを設定するのは動作速度の低下をもたらし、それをカバーするために電源電圧Ｖddを増加させるのは消費電力の増加を招くことになる。
また、前述のようにしきい値電圧のばらつきが増大することによってＳＲＡＭのＳＮＭばらつきも比例して増加し、ＳＲＡＭ不良率も増加する。このため、これを冗長セルと冗長回路で救済する場合は、スケーリングに伴い冗長アレイの比率が大きくなって、ＳＲＡＭ全体の面積が増加することになる。また、サイズのみをスケーリングし、電源電圧を下げないと、電界の上昇、リーク電流の増大、消費電力の増大を招く。さらに、高誘電率（High-k）膜、金属ゲートを用いてゲート酸化膜を薄膜化するのは、理論的にＳＮＭばらつき低減し、低電圧化を可能にするが、スケーリングに伴い、Ｎａが増加するので、いずれ、ＳＮＭばらつきの増大を招く。
一方、完全空乏型トランジスタは、Ｎａを極端に小さくでき、しきい値電圧、ＳＮＭのばらつきを大幅に低減する可能性がある。しかしながら、ＦｉｎＦＥＴはトランジスタ構造が縦型であるため、微細なゲート電極加工、イオン注入、拡散層形成、サイドウォールスぺーサ形成、サリサイド形成が難しい。またコンタクトが細いＳｉ端でのみ接続するのでコンタクト抵抗が大きいという問題がある。さらに、薄いＳＯＩトランジスタ（ＵＴＳＯＩ）は寄生抵抗が大きく、またシリコン膜厚のばらつきに起因するしきい値電圧のばらつきが増加する。
【００１２】
【非特許文献１】http://www.cadence.com/company/cadence_labs/zradu_ISLPED_2005_FinFET.pdf#search=‘SRAM FinFET‘、平成２０年１０月２８日検索
【発明の開示】
【発明が解決しようとする課題】
【００１３】
解決しようとする問題点は、スケーリングが進むとトランジスタのチャネルに含まれる不純物総数が少なくなり、不純物ばらつきによるしきい値電圧のばらつきが大きくなる点である。
【００１４】
本発明は、しきい値電圧のばらつきが大きいトランジスタのしきい値電圧を調整して、しきい値電圧のばらつきを低減することを可能にする。
【課題を解決するための手段】
【００１５】
本発明の半導体装置の製造方法（第１製造方法）は、基板と絶縁層とシリコン層が積層されてなるＳＯＩ基板の該シリコン層の表面側にトランジスタを形成する工程と、前記ＳＯＩ基板上に、前記トランジスタを被覆する第１絶縁膜と、前記トランジスタに電気的に接続される部分を含む配線部とを形成する工程と、前記配線部を通じて前記トランジスタのしきい値電圧を測定する工程と、前記第１絶縁膜表面に第２絶縁膜を介して支持基板を形成する工程と、前記ＳＯＩ基板の裏面側の前記基板と前記絶縁層の少なくとも一部を除去する工程と、前記測定されたしきい値電圧に基づいて前記トランジスタのしきい値電圧を調整する工程を有する。
【００１６】
本発明の第１製造方法では、個々のトランジスタのしきい値電圧を測定して、しきい値電圧の基準から外れたトランジスタのしきい値電圧が調整されるので、しきい値電圧のばらつきが低減される。
【００１７】
本発明の半導体装置の製造方法（第２製造方法）は、基板と絶縁層とシリコン層が積層されてなるＳＯＩ基板の該シリコン層の表面側にトランジスタを形成する工程と、前記ＳＯＩ基板上に、前記トランジスタを被覆する第１絶縁膜と配線部を形成するとともに、前記配線部を形成する際に前記トランジスタに接続するプロービング用電極を形成する工程と、前記第１絶縁膜表面に第２絶縁膜を介して支持基板を形成する工程と、前記ＳＯＩ基板の裏面側の前記基板と前記絶縁層の少なくとも一部を除去する工程と、前記シリコン層の裏面側から前記シリコン層および前記第１絶縁膜に前記プロービング用電極を露出させる開口部を形成する工程と、前記プロービング用電極を通じて前記トランジスタのしきい値電圧を測定する工程と、前記測定されたしきい値電圧に基づいて前記トランジスタのしきい値電圧を調整する工程を順に行う。
【００１８】
本発明の第２製造方法では、個々のトランジスタのしきい値電圧を測定して、しきい値電圧の基準から外れたトランジスタのしきい値電圧が調整されるので、しきい値電圧のばらつきが低減される。
【００１９】
本発明の半導体装置（第１半導体装置）は、シリコン層の表面側に形成されたトランジスタと、前記シリコン層の表面上に形成されていて前記トランジスタを被覆する第１絶縁膜と、前記第１絶縁膜中に形成されていて前記トランジスタに電気的に接続される配線部と、前記第１絶縁膜表面に第２絶縁膜を介して形成された支持基板と、前記シリコン層の裏面側に形成されていて前記トランジスタのしきい値電圧を調整する調整用絶縁膜を有する。
【００２０】
本発明の第１半導体装置では、シリコン層の裏面側にトランジスタのしきい値電圧を調整する調整用絶縁膜を有することによって、トランジスタのしきい値電圧が所望の値に調整される。
【００２１】
本発明の半導体装置（第２半導体装置）は、シリコン層の表面側に形成されたトランジスタと、前記シリコン層の表面上に形成されていて前記トランジスタを被覆する第１絶縁膜と、前記第１絶縁膜中に形成されていて前記トランジスタに電気的に接続される配線部と、前記トランジスタに電気的に接続されるプロービング用電極と、前記第１絶縁膜表面に第２絶縁膜を介して形成された支持基板と、前記シリコン層の裏面側から前記シリコン層および前記第１絶縁膜に形成されていて前記プロービング用電極を露出させた開口部を有する。
【００２２】
本発明の第２半導体装置では、トランジスタに接続するプロービング用電極を露出させた開口部を有することによって、開口部よりトランジスタのしきい値電圧の測定が容易に行える。その結果、トランジスタの解析的評価を行うことが可能になり、論理回路のスピード不足、電圧マージン不足の原因となっている回路ブロックもしくはトランジスタが検出される。そして、検出したトランジスタのしきい値電圧をウエハプロセス完成後に、もしくは解析的評価を行いながら補正することが可能になる。
【発明の効果】
【００２３】
本発明の半導体装置の第１、第２製造方法は、しきい値電圧の基準から外れたトランジスタのしきい値電圧が調整できるため、しきい値電圧のばらつきが低減できるので、トランジスタ回路の高速化、低電圧動作化、低消費電力化が可能になるという利点がある。
【００２４】
本発明の第１、第２半導体装置は、しきい値電圧の基準から外れたトランジスタのしきい値電圧が調整できるため、しきい値電圧のばらつきが低減できるので、トランジスタ回路の高速化、低電圧動作化、低消費電力化が可能になるという利点がある。
【発明を実施するための最良の形態】
【００２５】
＜１．第１の実施の形態＞
［半導体装置の製造方法の第１例］
本発明の第１実施の形態に係る半導体装置の製造方法の第１例を、図１〜図４の製造工程断面図によって説明する。図１〜図４では、一例として、論理回路部とメモリ回路部としてＳＲＡＭセル部のＮチャネルトランジスタを示した。
【００２６】
［トランジスタの形成］
図１に示すように、基板１１と絶縁層１２とシリコン層１３が積層されてなるＳＯＩ基板１０を用意する。上記基板１１は、例えば導電性を有する半導体基板として、例えばシリコン基板で形成されている。上記絶縁層１２は、例えば酸化シリコン膜で形成されている。
【００２７】
まず、上記シリコン層１３に、論理回路部とメモリ回路部等を分離する素子分離領域１４を形成する。上記素子分離領域１４は、例えば、上記シリコン層１３中に溝を形成し、その溝内に絶縁膜を埋め込むことで形成されている。その絶縁膜としては、例えば酸化シリコン（例えばＳｉＯ2）膜、窒化シリコン（例えばＳｉＮ）膜、酸窒化シリコン（例えばＳｉＯＮ）膜等がある。すなわち、上記素子分離領域１４は、いわゆるＳＴＩ（Shallow Trench Isolation）構造に形成されている。
【００２８】
次に、上記シリコン層１３の表面側にトランジスタ２０を形成する。
まず、上記シリコン層１３の表面に、ゲート絶縁膜２１を形成する。このゲート絶縁膜２１は、例えば、酸化ハフニウム（例えばＨｆＯ2）、酸窒化ケイ化ハフニウム、酸化ジルコニウム（例えばＺｒＯ2）、酸窒化ケイ化ジルコニウム等のいわゆる高誘電率（Ｈｉｇｈ−ｋ）膜で形成される。もしくは熱酸化窒化膜と上記高誘電率膜との複合膜で形成される。上記高誘電率膜は、例えば、ＭＯＣＶＤ（有機金属化学気相成長法：metal-organic chemical vapor deposition）、原子層蒸着（ＡＬＤ：Atomic Layer Deposition）法で形成される。また、上記熱酸化窒化膜は、熱酸化、プラズマ酸化、プラズマ窒化法で形成されている。さらに、上記ゲート絶縁膜２１上ゲート電極２２を形成する。このゲート電極２２は、例えば、窒化チタン、炭化タンタル、タングステン、ポリシリコン等で形成される。
【００２９】
次に、上記ゲート電極２２の側壁にサイドウォールスペ―サ２３を形成する。
次いで、ゲート電極２２、サイドウォールスペーサ２３、素子分離領域１４をマスクにして、上記シリコン層１３にソース・ドレイン領域２４、２５を形成する。このとき、上記サイドウォールスペーサ２３を形成する前に上記シリコン層１３にＬＤＤ（Lightly Doped Drain ）層（図示せず）を形成し、その後サイドウォールスペーサ２３を形成する。そして上記ソース・ドレイン領域２４、２５を形成することで、ＬＤＤ構造としてもよい。よって上記ゲート電極２２直下の上記シリコン層１３がチャネル部２６となる。
このようにして、トランジスタ２０が形成される。
【００３０】
次に、上記ＳＯＩ基板１０上に、第１絶縁膜３０と前記トランジスタ２０に電気的に接続される配線を含む配線部４０を形成する。図面に示した構成では、４層の配線部４１〜４４（配線５１〜５４とプラグ６１〜６４）と、８層の第１絶縁膜３１〜３８が形成される。上記配線部４０の層数は、適宜選択して決定される。したがって、５層以上となる場合もある。通常、７層程度、積層して形成される。
そのとき、最下層の第１絶縁膜３１は、例えば数百ｎｍの厚さで、上記ゲート電極２２を完全に被覆する状態に形成され、その表面は、例えば化学的機械研磨（ＣＭＰ）によって平坦化されていることが好ましい。また、最上層の第１絶縁膜３８表面は、例えば化学的機械研磨（ＣＭＰ）等によって平坦化され、最上層の配線５４が露出される。
【００３１】
具体的には、上記配線部４０の形成は以下のようにして行う。
例えば、上記第１絶縁膜３１を形成した後、この第１絶縁膜３１にトランジスタ２０の所定の位置（例えば、ソース・ドレイン領域、ゲート電極等）に達する接続孔を形成し、接続孔の内面に密着層、バリア層を介して導電性材料を埋め込んで、プラグ６１を形成する。例えば、密着層にチタン、バリア層に窒化チタン、導電性材料にタングステンを用いる、もしくは、密着層にタンタル、バリア層に窒化タンタル、導電性材料に銅を用いる。なお、第１絶縁膜３１上に形成された余剰な密着層、バリア層、導電性材料は、例えば化学的機械研磨によって除去される。
【００３２】
次いで、上記第１絶縁膜３１上に第２層目の第１絶縁膜３２を、例えば窒化炭化シリコンで形成する。この第２層目の第１絶縁膜３２に、配線溝を形成し、例えば、配線溝の内面に密着層、バリア層を介して導電性材料を埋め込んで、上記プラグ６１に接続する配線５１を形成する。例えば、密着層にチタンもしくはタンタル、バリア層に窒化チタンもしくは窒化タンタル、導電性材料に銅を用いる。なお、第１絶縁膜３２上に形成された余剰な密着層、バリア層、導電性材料は、例えば化学的機械研磨によって除去される。
【００３３】
次いで、上記第２層目の第１絶縁膜３２上に第３層目の第１絶縁膜３３を形成する。この第３層目の第１絶縁膜３３は、例えば水素（Ｈ）を含む酸化炭化シリコン（ＳｉＯＣＨ）、炭化酸化シリコン（ＳｉＯＣ）、ポーラス炭化酸化シリコン等で形成される。
そして、上記同様に、上記第１絶縁膜３３に接続孔を形成し、接続孔の内面に密着層、バリア層を介して導電性材料を埋め込んで、上記配線５１に接続するプラグ６２を形成する。例えば、密着層にチタンもしくはタンタル、バリア層に窒化チタンもしくは窒化タンタル、導電性材料に銅を用いる。なお、第１絶縁膜３３上に形成された余剰な密着層、バリア層、導電性材料は、例えば化学的機械研磨によって除去される。
以下、上記同様にして、第ｎ−１層目の第１絶縁膜３０に接続孔を形成してプラグを形成し、第ｎ層の第１絶縁膜３０に配線溝を形成して配線を形成する。ここで、ｎは第１絶縁膜３０の総層数であり、図面に示した場合では、ｎ＝８となる。
また、上記プラグと配線は、いわゆるデュアルダマシンプロセスによって同時形成することもできる。
このようにして、半導体装置１を形成する。
【００３４】
［しきい値電圧の測定］
次に、図２に示すように、上記最上層の配線５４を通じて、論理回路部、メモリ回路部（ＳＲＡＭ部）の性能確認テストを行う。例えば、論理回路部に関しては、論理回路部に設けられたＢＩＳＴ（Built In Self Test）回路を通してテストパターンに発生させ、上記半導体装置１の性能を律束する、性能が低い回路ブロックや、トランジスタを検出する。またＳＲＡＭ部に関してもＬＳＩ内部に設けられたＢＩＳＴを通して各ＳＲＡＭセルのＳＮＭを表すバタフライカーブ（前記図９参照）等を測定し、ＳＮＭの小さいＳＲＡＭセルを検出し、その原因となるトランジスタを特定する。
具体的には、例えば、測定用のプローブ１０１を上記最上層の配線５４に接触させて、上記トランジスタ２０のしきい値電圧を測定する。測定は、好ましくは、全てのトランジスタ２０について行う。
【００３５】
［支持基板の形成］
上記測定が終了した後、図３に示すように、最上層に形成された上記第１絶縁膜３０（３８）の表面に第２絶縁膜７１を介して支持基板７２を形成する。上記第２絶縁膜７１は、例えば酸化シリコン（ＳｉＯ2）膜で形成される。上記支持基板７２には、例えばシリコン基板、樹脂基板、ガラス基板等を用いることができる。
【００３６】
次いで、上記ＳＯＩ基板１０の裏面側の上記基板１１（前記図１参照）と上記絶縁層１２（前記図１参照）の少なくとも一部を除去して上記シリコン層１３の裏面を露出させる。ここでは、基板１１および絶縁層１２を全面にわたって除去した。または、上記絶縁層１２はそのまま残す、もしくは全面に薄く残してもよい。また、上記絶縁層１２を完全に除去した後、上記シリコン層１３の全面に酸化膜、例えば酸化シリコン膜を形成してもよい。
【００３７】
［しきい値電圧の調整］
その後、上記測定されたしきい値電圧に基づいて、しきい値電圧の基準から外れた上記トランジスタ２０のしきい値電圧を調整する工程を行う。
【００３８】
［イオン注入によるしきい値電圧の調整］
しきい値電圧の基準から外れた上記トランジスタ２０のしきい値電圧を調整する工程は、上記シリコン層１３の裏面側から、しきい値電圧を調整する上記トランジスタ２０のチャネル部２６に、１３族もしくは１５族の元素をイオン注入して行う。上記１３族元素としては、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等が挙げられるが、より好ましくはホウ素（Ｂ）が挙げられる。また上記１５族元素としては、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等が挙げられるが、より好ましくはリン（Ｐ）が挙げられる。上記しきい値電圧の基準は、例えば０．３Ｖ以下とする。
上記１３族元素をトランジスタ２０のチャネル部２６にイオン注入することによって、トランジスタ２０のしきい値電圧が調整される。例えば、トランジスタ２０がＮＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が上昇し、トランジスタ２０がＰＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が低下する。
また、上記１５族元素をトランジスタ２０のチャネル部２６にイオン注入することによって、トランジスタ２０のしきい値電圧が調整される。例えば、トランジスタ２０がＮＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が低下し、トランジスタ２０がＰＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が上昇する。
したがって、しきい値電圧が高いＦＥＴの場合、しきい値電圧を下げるように調整する。また、しきい値電圧が低すぎるＦＥＴの場合、しきい値電圧を上げるように調整する。
上記イオン注入では、１個もしくは数個のイオンを注入して、しきい値電圧の調整を行うことができる。イオンを１個ずつイオン注入する技術はシングルイオン注入法といわれている。シングルイオン注入法は、インターネット検索：{ HYPERLINK "http://www.nanonet.go.jp/japanese/2003/046a.html" ,http://www.nanonet.go.jp/japanese/2003/046a.html} ２００８年１１月１０日検索の「Ｊａｐａｎ Ｎａｎｏｎｅｔ Ｂｕｌｌｅｔｉｎ 第４６号（２００３年１２月１６日）。）に開示されている。
【００３９】
また、上記イオン注入を行うときに、イオン注入されるチャネル部２６の部分を開口させたレジストマスク（図示せず）を、上記シリコン層１３の裏面に形成してもよい。このようにレジストマスクを形成することによって、所望のトランジスタ２０のチャネル部２６のみに１３族元素もしくは１５族元素をイオン注入することが可能になる。イオン注入後、上記レジストマスクを除去する。
【００４０】
［中性子注入によるしきい値電圧の調整］
また、しきい値電圧の基準から外れた上記トランジスタ２０のしきい値電圧を調整する工程は、上記トランジスタ２０のチャネル部２６に中性子を注入して行ってもよい。中性子がトランジスタ２０のチャネル部２６に注入されることによって、チャネル部２６の不純物分布が変調され、トランジスタ２０のしきい値電圧が調整される。すなわち、中性子がシリコン層１３に注入されることによって、そのシリコン層１３のシリコン（Ｓｉ）がリン（Ｐ）に変わるので、実質的にリン（Ｐ）が増加することになる。したがって、トランジスタ２０がＮＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が低下する。一方、トランジスタ２０がＰＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が上昇する。
したがって、しきい値電圧が高いＦＥＴの場合、しきい値電圧を下げるように調整する。また、しきい値電圧が低すぎるＦＥＴの場合、しきい値電圧を上げるように調整する。
【００４１】
なお、中性子の注入にはその飛程を浅くすることが困難な場合には、上記基板１１および上記絶縁層１２を除去する前に行う、もしくは上記基板１１を除去した後に行う、もしくは上記絶縁層１２を除去する途中で行ってもよい。また、中性子の場合、全面に注入されるので、全体のトランジスタのしきい値電圧をみて、全体のトランジスタのしきい値電圧の平均が下がるように、中性子を注入することが好ましい。
【００４２】
［レーザ光照射によるしきい値電圧の調整］
また、しきい値電圧の基準から外れた上記トランジスタ２０のしきい値電圧を調整する工程は、上記シリコン層１３の裏面側から上記トランジスタ２０のチャネル部２６にレーザ光を、例えばスポット的に照射して行ってもよい。レーザ光がトランジスタ２０のチャネル部２６に照射されることによって、チャネル部２６の不純物を活性化されて不純物分布が変調され、トランジスタ２０のしきい値電圧が調整される。例えば、トランジスタ２０がＮＦＥＴの場合もＰＦＥＴの場合も、しきい値電圧（ただし、しきい値電圧の絶対値）が低下する。
【００４３】
また、上記レーザ光照射を行うときに、レーザ光が照射されるチャネル部２６の部分を開口させた遮光マスク（図示せず）を、上記シリコン層１３の裏面に形成してもよい。このように遮光マスクを形成することによって、所望のトランジスタ２０のチャネル部２６のみに、正確にレーザ光を照射することが可能になる。また、遮光マスクを用いた場合、全面にレーザ光を照射しても差し支えない。レーザ光を照射した後、上記遮光マスクを除去する。
上記遮光マスクは、レーザ光を遮光するものであって、シリコン層１３を汚染させるものでなければ、如何なる材料であってもよい。例えば、酸化シリコン膜を介して上記シリコン層１３の裏面に形成したアルミニウム膜、タングステン膜等の金属膜を用いることができる。
【００４４】
上記説明したように、上記第１製造方法では、個々のトランジスタ２０のしきい値電圧を測定して、しきい値電圧の基準から外れたトランジスタ２０のしきい値電圧が調整することができる。したがって、トランジスタ２０のしきい値電圧のばらつきが低減される。
【００４５】
［回路ブロックごとのしきい値電圧の調整］
また、論理回路部を構成する多数のトランジスタのうち、論理回路部の性能を律束するトランジスタを特定することは通常困難である。しかしながら、論理回路部を構成する回路ブロック（あるトランジスタ群）ごとに、性能を律束する回路ブロックを特定することはできる。そこで、回路ブロックごとにトランジスタのしきい値電圧を調整することで、半導体装置全体の性能向上を図ることができる。
例えば、図４に示すように、上記トランジスタ２０のしきい値電圧を調整する工程は、しきい値を調整するトランジスタ２０が形成されている位置における上記シリコン層１３の裏面側に、上記トランジスタ２０のしきい値を調整する調整用絶縁膜８１を形成する。
以下、具体的に説明する。
【００４６】
例えば、前記図１によって説明したのと同様にして、半導体装置１を構成する論理回路部とメモリ回路部を形成する。そのうち論理回路部は、複数の回路ブロックで構成し、各回路ブロックに複数のトランジスタを有している。
まず、上記トランジスタのしきい値電圧を測定する工程で、上記トランジスタ２０のしきい値電圧を測定して、上記半導体装置１の性能を律束している回路ブロックを検出する。そして上記測定されたしきい値電圧に基づいて、上記検出した回路ブロックごとに上記調整用絶縁膜８１を形成する。
【００４７】
［不純物を含む絶縁膜によるしきい値電圧の調整］
上記調整用絶縁膜８１は、１３族もしくは１５族の元素を含む酸化シリコン膜で形成される。上記１３族元素としては、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等が挙げられるが、より好ましくはホウ素（Ｂ）が挙げられる。また上記１５族元素としては、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等が挙げられるが、より好ましくはリン（Ｐ）が挙げられる。
そして、１３族元素を含む酸化シリコン膜中の１３族元素をトランジスタ２０のチャネル部２６に拡散させることによって、トランジスタ２０のしきい値電圧を調整する。例えば、トランジスタ２０がＮＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が上昇し、トランジスタ２０がＰＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が低下する。
また、１５族元素を含む酸化シリコン膜中の１５族元素をトランジスタ２０のチャネル部２６に拡散させることによって、トランジスタ２０のしきい値電圧を調整する。例えば、トランジスタ２０がＮＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が低下し、トランジスタ２０がＰＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が上昇する。
したがって、しきい値電圧が高いＦＥＴの場合、しきい値電圧を下げるように調整する。また、しきい値電圧が低すぎるＦＥＴの場合、しきい値電圧を上げるように調整する。
【００４８】
上記１３族もしくは１５族の元素を含む酸化シリコン膜を形成する工程は、以下のようにして行う。
例えば、１３族もしくは１５族の元素を分子内に含むガスとシラン系ガスと酸素との混合ガス中で、イオンビーム、電子線もしくはレーザー光を、上記トランジスタ２０のチャネル部２６が形成されるシリコン層１３の裏面に照射する。そして、上記１３族もしくは１５族の元素を含む薄膜を上記トランジスタ２０のチャネル部２６が形成されるシリコン層１３の裏面に形成する。イオンビーム、電子線もしくはレーザー光のようなエネルギー線をアシストに用いた成膜では、局所的、かつ選択的に成膜が可能になる。例えば、１個のトランジスタ２０のチャネル部２６が形成されるシリコン層１３の裏面に形成することができる。もしくは複数個のトランジスタ２０が形成されたシリコン層１３の裏面に形成することができる。また、１個ないし数個の１３族もしくは１５族の元素がチャネル部２６に導入されればよいので、上記調整用絶縁膜８１の膜厚は数原子層もしくは数ｎｍ（例えば５ｎｍ）程度あればよい。
【００４９】
上記１３族元素を分子内に含むガスには、例えばジボラン（Ｂ2Ｈ6）が挙げられる。もちろん、ホウ素（Ｂ）以外の１３族元素を含むガスを用いることもできる。また上記１５族元素を分子内に含むガスには、例えばホスフィン（ＰＨ3）が挙げられる。もちろん、リン（Ｐ）以外の１３族元素を含むガスを用いることもできる。また、シラン系ガスには、モノシラン（ＳｉＨ4）、ジシラン（Ｓｉ2Ｈ6）、トリシラン（Ｓｉ3Ｈ8）等が挙げられる。
【００５０】
［応力を有する絶縁膜によるしきい値電圧の調整］
また、上記調整用絶縁膜８１は、応力を有する絶縁膜で形成される。例えば、窒化シリコン膜で形成される。すなわち、窒化シリコン膜に内在するストレスをトランジスタ２０のチャネル部２６に印加することにより、トランジスタ２０のしきい値電圧を調整する。
【００５１】
例えば、トランジスタ２０がＰＦＥＴの場合、上記窒化シリコン膜の応力が圧縮応力であれば、ＰＦＥＴのしきい値電圧を低下させることができる。また、上記トランジスタ２０がＮＦＥＴの場合、上記窒化シリコン膜の応力が引張応力であれば、ＮＦＥＴのしきい値電圧を低下させることができる。
また、上記窒化シリコン膜は、例えば、窒化シリコン膜中に炭素を含ませることにより圧縮応力膜とすることができ、水素（Ｈ）を含ませることにより引張応力膜とすることができる。
したがって、しきい値電圧が高いＦＥＴの場合、しきい値電圧を下げるように調整する。また、しきい値電圧が低すぎるＦＥＴの場合、しきい値電圧を上げるように調整する。
【００５２】
［固定電荷を有する絶縁膜によるしきい値電圧の調整］
また、上記調整用絶縁膜８１は、固定電荷を有する絶縁膜で形成される。例えば、固定電荷を有する絶縁膜は、目的に応じて、負の固定電荷を有する絶縁膜と正の固定電荷を有する絶縁膜とで使い分ける。上記負の固定電荷を有する絶縁膜には、例えば、酸化ハフニウム（ＨｆＯ2）膜がある。また、正の固定電荷を有する絶縁膜には、例えば、酸窒化シリコン（ＳｉＯＮ）膜がある。
上記負の固定電荷を有する絶縁膜の場合、例えば酸化ハフニウム膜中の負の固定電荷によって、トランジスタ２０のチャネル部２６に電荷（電子）を与えることで、トランジスタ２０のしきい値電圧を調整する。例えば、トランジスタ２０がＮＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が上昇し、トランジスタ２０がＰＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が低下する。
また、上記正の固定電荷を有する絶縁膜の場合、例えば酸窒化シリコン膜中の正の固定電荷によって、トランジスタ２０のチャネル部２６に電荷（正孔）を与えることで、トランジスタのしきい値電圧を調整する。例えば、トランジスタ２０がＰＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が上昇し、トランジスタ２０がＮＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が低下する。
したがって、しきい値電圧が高いＦＥＴの場合、しきい値電圧を下げるように調整する。また、しきい値電圧が低すぎるＦＥＴの場合、しきい値電圧を上げるように調整する。
【００５３】
［イオン注入によるしきい値電圧の調整］
上記回路ブロックごとのしきい値電圧の調整は、前記図３によって説明したレジストマスクを用いたイオン注入によっても行うことができる。例えば、しきい値電圧を調整する回路ブロック上に開口部を設けたレジストマスク（図示せず）を上記シリコン層１３の裏面に形成して、前記説明したのと同様なイオン注入を行えばよい。
【００５４】
すなわち、上記シリコン層１３の裏面側からしきい値電圧を調整する上記回路ブロックのトランジスタ２０群の各チャネル部２６に、１３族もしくは１５族の元素をイオン注入して行う。上記１３族元素としては、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等が挙げられるが、より好ましくはホウ素（Ｂ）が挙げられる。また上記１５族元素としては、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等が挙げられるが、より好ましくはリン（Ｐ）が挙げられる。
上記１３族元素をトランジスタ２０のチャネル部２６にイオン注入することによって、トランジスタ２０のしきい値電圧が調整される。例えば、トランジスタ２０がＮＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が上昇し、トランジスタ２０がＰＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が低下する。
また、上記１５族元素をトランジスタ２０のチャネル部２６にイオン注入することによって、トランジスタ２０のしきい値電圧が調整される。例えば、トランジスタ２０がＮＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が低下し、トランジスタ２０がＰＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が上昇する。
【００５５】
このように、同一イオン注入では、ＮＦＥＴとＰＦＥＴでは、反対の方向にしきい値電圧が移行する。よって、回路ブロックは、ＮＦＥＴもしくはＰＦＥＴごとに設定してもよい。
【００５６】
［回路ブロックごとのしきい値電圧の調整］
また、回路ブロック内にＮＦＥＴとＰＦＥＴが混載されている場合には、回路ブロック内において、回路ブロックとしての性能が向上する方向に、トランジスタのしきい値電圧を調整する。したがって、場合によっては、あるトランジスタにおいて、しきい値電圧が高くなる方向に調整される場合もある。しかし、調整される一つの回路ブロック全体として性能が向上されるのであれば、回路ブロック内にしきい値電圧が高くなる方向に調整されるトランジスタがあってもよい。
【００５７】
また、上記調整用絶縁膜８１を形成した後、もしくは上記イオン注入後、レーザ光を照射して、不純物注入領域をアニールしてもよい。
【００５８】
［しきい値電圧の調整方法の他例］
また、上記説明したように、個々のトランジスタに対してしきい値電圧を調整する場合、トランジスタのしきい値電圧を調整する前に、測定したトランジスタのアドレス情報と、測定したしきい値電圧の情報とを対応させて記憶させておく。
この方法は、回路ブロックごとにトランジスタのしきい値電圧を調整する場合も同様であり、測定した回路ブロックのトランジスタのアドレス情報と、測定したしきい値電圧の情報とを対応させて記憶させておく。
そして、トランジスタのアドレス情報と、対応するトランジスタのしきい値電圧の情報に基づいて、しきい値電圧を調整するトランジスタのアドレスを検索する。続いて、検索したアドレスのトランジスタのしきい値電圧の情報に対応して、トランジスタのしきい値電圧を調整する。
【００５９】
また、上記トランジスタもしくは回路ブロックの性能評価と、トランジスタのしきい値電圧の調整は、ウエハ状態で行っても、チップ状態で行ってもよい。
【００６０】
上記第１製造方法では、個々のトランジスタ２０のしきい値電圧を測定して、しきい値電圧の基準から外れたトランジスタ２０のしきい値電圧が調整されるので、しきい値電圧のばらつきが低減される。
よって、しきい値電圧のばらつきが低減できるので、トランジスタ回路の高速化、低電圧動作化、低消費電力化が可能になるという利点がある。すなわち、論理回路部の高速化、低電圧動作、消費電力削減が可能になる。また、メモリ回路部、例えばＳＲＡＭのＳＮＭばらつきを低減することができ、歩留り向上、ＳＲＡＭの低電圧動作化、低消費電力化が可能となる。
【００６１】
＜２．第２の実施の形態＞
［半導体装置の製造方法の第２例］
本発明の第２実施の形態に係る半導体装置の製造方法の第２例を、図５〜図６の製造
工程断面図によって説明する。図５〜図６では、一例として、論理回路部やメモリ回路部に搭載されるＮチャネルトランジスタを示した。
【００６２】
図５に示すように、基板１１と絶縁層１２とシリコン層１３が積層されてなるＳＯＩ基板１０を用意する。上記基板１１は、例えば導電性を有する半導体基板として、例えばシリコン基板で形成されている。上記絶縁層１２は、例えば酸化シリコン膜で形成されている。
【００６３】
まず、上記シリコン層１３に、素子間を分離する素子分離領域１４を形成する。上記素子分離領域１４は、例えば、上記シリコン層１３中に溝を形成し、その溝内に絶縁膜を埋め込むことで形成されている。その絶縁膜としては、例えば酸化シリコン（例えばＳｉＯ2）膜、窒化シリコン（例えばＳｉＮ）膜、酸窒化シリコン（例えばＳｉＯＮ）膜等がある。すなわち、上記素子分離領域１４は、いわゆるＳＴＩ（Shallow Trench Isolation）構造に形成されている。
【００６４】
次に、上記シリコン層１３の表面側にトランジスタ２０を形成する。
まず、上記シリコン層１３の表面に、ゲート絶縁膜２１を形成する。このゲート絶縁膜２１は、例えば、酸化ハフニウム（例えばＨｆＯ2）、酸窒化ケイ化ハフニウム、酸化ジルコニウム（例えばＺｒＯ2）、酸窒化ケイ化ジルコニウム等のいわゆる高誘電率（Ｈｉｇｈ−ｋ）膜で形成される。もしくは熱酸化窒化膜と上記高誘電率膜との複合膜で形成される。上記高誘電率膜は、例えば、有機金属化学気相成長法、原子層蒸着法で形成される。また、上記熱酸化窒化膜は、熱酸化、プラズマ酸化、プラズマ窒化法で形成されている。さらに、上記ゲート絶縁膜２１上ゲート電極２２を形成する。このゲート電極２２は、例えば、窒化チタン、炭化タンタル、タングステン、ポリシリコン等で形成される。
【００６５】
次に、上記ゲート電極２２の側壁にサイドウォールスペ―サ２３を形成する。
次いで、ゲート電極２２、サイドウォールスペーサ２３、素子分離領域１４をマスクにして、上記シリコン層１３にソース・ドレイン領域２４、２５を形成する。このとき、上記サイドウォールスペーサ２３を形成する前に上記シリコン層１３にＬＤＤ（Lightly Doped Drain ）層（図示せず）を形成し、その後サイドウォールスペーサ２３を形成する。そして上記ソース・ドレイン領域２４、２５を形成して、ＬＤＤ構造を有してもよい。よって上記ゲート電極２２直下の上記シリコン層１３がチャネル部２６となる。
このようにして、トランジスタ２０が形成される。
【００６６】
次に、上記ＳＯＩ基板１０上に、第１絶縁膜３０と前記トランジスタ２０に電気的に接続される配線を含む配線部４０を形成する。図面に示した構成では、４層の配線部４１〜４４（配線５１〜５４とプラグ６１〜６４）と、８層の第１絶縁膜３１〜３８が形成される。上記配線部４０の層数は、適宜選択して決定される。したがって、５層以上となる場合もある。通常、７層程度、積層して形成される。
そのとき、最下層の第１絶縁膜３１は、例えば数百ｎｍの厚さで、上記ゲート電極２２を完全に被覆する状態に形成され、その表面は、例えば化学的機械研磨（ＣＭＰ）によって平坦化されていることが好ましい。また、最上層の第１絶縁膜３８表面は、例えば化学的機械研磨（ＣＭＰ）等によって平坦化され、最上層の配線５４が露出される。
【００６７】
また、上記配線部４０の形成は以下のようにして行う。
例えば、上記第１絶縁膜３１に接続孔を形成し、接続孔の内面に密着層、バリア層を介して導電性材料を埋め込んで、プラグ６１を形成する。例えば、密着層にチタン、バリア層に窒化チタン、導電性材料にタングステンを用いる、もしくは、密着層にタンタル、バリア層に窒化タンタル、導電性材料に銅を用いる。なお、第１絶縁膜３１上に形成された余剰な密着層、バリア層、導電性材料は、例えば化学的機械研磨によって除去される。
【００６８】
次いで、上記第１絶縁膜３１上に第２層目の第１絶縁膜３２を、例えば窒化炭化シリコンで形成する。この第２層目の第１絶縁膜３２に、配線溝を形成し、例えば、配線溝の内面に密着層、バリア層を介して導電性材料を埋め込んで、上記プラグ６１に接続する配線５１を形成する。この配線５１と同時に、形成しようとしているトランジスタ、例えばソース・ドレイン領域２４、２５等に接続するプロービング用電極９１を形成する。図示はしていないが、ゲート電極２２に接続するプロービング用電極も形成しておく。
上記密着層には例えばチタンもしくはタンタル、上記バリア層には例えば窒化チタンもしくは窒化タンタル、上記導電性材料には例えば銅を用いる。
なお、第１絶縁膜３２上に形成された余剰な密着層、バリア層、導電性材料は、例えば化学的機械研磨によって除去される。
【００６９】
次いで、上記第２層目の第１絶縁膜３２上に第３層目の第１絶縁膜３３を形成する。この第３層目の第１絶縁膜３３は、例えば水素（Ｈ）を含む酸化炭化シリコン（ＳｉＯＣＨ）、炭化酸化シリコン（ＳｉＯＣ）、ポーラス炭化酸化シリコン等で形成される。
そして、上記同様に、上記第１絶縁膜３３に接続孔を形成し、接続孔の内面に密着層、バリア層を介して導電性材料を埋め込んで、上記配線５１に接続するプラグ６２を形成する。例えば、密着層にチタンもしくはタンタル、バリア層に窒化チタンもしくは窒化タンタル、導電性材料に銅を用いる。
なお、第１絶縁膜３３上に形成された余剰な密着層、バリア層、導電性材料は、例えば化学的機械研磨によって除去される。
以下、上記同様にして、第ｎ−１層目の第１絶縁膜３０に接続孔を形成してプラグを形成し、第ｎ層の第１絶縁膜３０に配線溝を形成して配線を形成する。ここで、ｎは第１絶縁膜３０の総層数であり、図面に示した場合では、ｎ＝８となる。
このようにして、半導体装置２を形成する。
【００７０】
［支持基板の形成］
次に、最上層に形成された上記第１絶縁膜３０（３８）の表面に第２絶縁膜７１を介して支持基板７２を形成する。上記第２絶縁膜７１は、例えば酸化シリコン（ＳｉＯ2）膜で形成される。上記支持基板７２には、例えばシリコン基板、樹脂基板、ガラス基板等を用いることができる。
【００７１】
次いで、図６に示すように、上記ＳＯＩ基板１０の裏面側の上記基板１１（前記図５参照）と上記絶縁層１２（前記図５参照）の少なくとも一部を除去して上記シリコン層１３の裏面を露出させる。ここでは、基板１１および絶縁層１２を全面にわたって除去した。
または、上記絶縁層１２はそのまま残す、もしくは全面に薄く残してもよい。また、上記絶縁層１２を完全に除去した後、上記シリコン層１３の全面に酸化膜、例えば酸化シリコン膜を形成してもよい。
【００７２】
次に、上記シリコン層１３の裏面側から上記シリコン層１３（素子分離領域１４）および第１絶縁層３０（３１）に上記プロービング用電極９１を露出させる開口部９２を形成する。
【００７３】
［しきい値電圧の測定］
次に、この状態で、しきい値電圧を測定するプローブ１０１を上記プロービング用電極９１に接触させて、上記トランジスタ２０のしきい値電圧を測定する。
【００７４】
すなわち、上記プロービング用電極９１を通じて、論理回路部、メモリ回路部（ＳＲＡＭ部）の性能確認テストを行う。
例えば、論理回路部に関しては、論理回路部に設けられたＢＩＳＴ（Built In Self Test）回路を通してテストパターンに発生させ、上記半導体装置２の性能を律束する、性能が低い回路ブロックや、トランジスタを検出する。またＳＲＡＭ部に関してもＬＳＩ内部に設けられたＢＩＳＴを通して各ＳＲＡＭセルのバタフライカーブ（Ｆｉｇ．b）等を測定し、ＳＮＭの小さいＳＲＡＭセルを検出し、その原因となるトランジスタを特定する。
具体的には、例えば、測定用のプローブ１０１を上記プロービング用電極９１に接触させて、上記トランジスタ２０のしきい値電圧を測定する。測定は、好ましくは、全てのトランジスタ２０について行う。
【００７５】
［しきい値電圧の調整］
その後、上記測定されたしきい値電圧に基づいて、しきい値電圧の基準から外れた上記トランジスタ２０のしきい値電圧を調整する。上記しきい値電圧の調整は、前述したシングルイオン注入法、レーザ光のスポット照射法等により行う。また、シングルイオン注入法の後、レーザ光照射によるアニールを行ってもよい。
【００７６】
［イオン注入によるしきい値電圧の調整］
上記シングルイオン注入法では、上記シリコン層１３の裏面側から、しきい値電圧を調整する上記トランジスタ２０のチャネル部２６に、１３族もしくは１５族の元素をイオン注入して行う。上記１３族元素としては、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等が挙げられるが、より好ましくはホウ素（Ｂ）が挙げられる。また上記１５族元素としては、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等が挙げられるが、より好ましくはリン（Ｐ）が挙げられる。
上記１３族元素をトランジスタ２０のチャネル部２６にイオン注入することによって、トランジスタ２０のしきい値電圧が調整される。例えば、トランジスタ２０がＮＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が上昇し、トランジスタ２０がＰＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が低下する。
また、上記１５族元素をトランジスタ２０のチャネル部２６にイオン注入することによって、トランジスタ２０のしきい値電圧が調整される。例えば、トランジスタ２０がＮＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が低下し、トランジスタ２０がＰＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が上昇する。
したがって、しきい値電圧が高いＦＥＴの場合、しきい値電圧を下げるように調整する。また、しきい値電圧が低すぎるＦＥＴの場合、しきい値電圧を上げるように調整する。
【００７７】
［アニール処理］
また、上記イオン注入後、イオン注入した領域にレーザ光をスポット的に照射して、アニール処理を行ってもよい。この場合、シリコン層１３の照射面側に浅くレーザ光が吸収されるように、レーザ光には短波長レーザ光として、例えば紫外線レーザ光を用いる。例えば、ＸｅＣｌレーザ光（波長３０８ｎｍ、ＸｅＦレーザ光（波長３５１ｎｍ）、ＫｒＦレーザ光（波長２４８ｎｍ）等を用いることができる。
【００７８】
［レーザ光照射によるしきい値電圧の調整］
また、しきい値電圧の基準から外れた上記トランジスタ２０のしきい値電圧を調整する工程は、上記シリコン層１３の裏面側から上記トランジスタ２０のチャネル部２６にレーザ光をスポット的に照射して行う。
レーザ光がトランジスタ２０のチャネル部２６に、スポット的に照射されることによって、チャネル部２６の不純物を活性化されて不純物分布が変調され、トランジスタ２０のしきい値電圧が調整される。例えば、トランジスタ２０がＮＦＥＴの場合もＰＦＥＴの場合も、しきい値電圧（ただし、しきい値電圧の絶対値）が低下する。
【００７９】
また、論理回路部を構成する多数のトランジスタのうち、論理回路部の性能を律束するトランジスタを特定することは通常困難である。しかしながら、論理回路部を構成する回路ブロック（あるトランジスタ群）ごとに、性能を律束する回路ブロックを特定することはできる。そこで、第２製造方法においても、回路ブロックごとにトランジスタのしきい値電圧を調整することで、半導体装置全体の性能向上を図ることができる。
【００８０】
そして、上記しきい値電圧の調整を行った後、再度、測定用のプローブ１０１を上記最上層の配線５４に接触させて、上記トランジスタ２０のしきい値電圧を測定して、トランジスタ２０もしくは回路ブロックの性能の確認を行う。ここで、性能が基準に満たない場合には、再度、上記説明したトランジスタのしきい値電圧の調整を行う。
【００８１】
また、上記第２製造方法では、上記トランジスタのしきい値電圧を測定する工程と、上記トランジスタのしきい値電圧の調整する工程をIn-Situで行える。例えばイオン注入装置もしくはレーザーアニール装置内に設置された測定用のプローブでトランジスタもしくは回路ブロックの性能の解析的評価を行いながら、シングルイオン注入もしくはスポットレーザ光照射によりしきい値電圧を調整する。
【００８２】
また、上記第２製造方法では、シリコン層１３の裏面側にプロービング用の開口部９２を形成することによって、プロービング後、直ぐに、上記シリコン層１３の裏面側から上記トランジスタ２０のしきい値電圧を調整する工程を行うことができる。すなわち、支持基板７２の形成工程、基板１１や絶縁層１２の除去工程を経ることがないので、プロービング結果に変動をきたすことなく、しきい値電圧の調整が行えるので、正確な調整が行える。
【００８３】
さらに、上記第２製造方法では、個々のトランジスタ２０のしきい値電圧を測定して、しきい値電圧の基準から外れたトランジスタ２０のしきい値電圧が調整されるので、しきい値電圧のばらつきが低減される。
よって、しきい値電圧のばらつきが低減できるので、トランジスタ回路の高速化、低電圧動作化、低消費電力化が可能になるという利点がある。すなわち、論理回路部の高速化、低電圧動作、消費電力削減が可能になる。また、メモリ回路部、例えばＳＲＡＭのＳＮＭばらつきを低減することができ、歩留り向上、ＳＲＡＭの低電圧動作化、低消費電力化が可能となる。
【００８４】
＜３．第３の実施の形態＞
［半導体装置の構成の第１例］
本発明の第２実施の形態に係る半導体装置の第１例を、図７の製造工程断面図によって説明する。
【００８５】
図７に示すように、シリコン層１３の表面側には、素子分離領域１４に分離されて、トランジスタ２０が形成されている。上記素子分離領域１４は、例えば、例えば酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜等からなるＳＴＩ構造に形成されている。
【００８６】
上記トランジスタ２０は以下のように構成されている。
上記シリコン層１３の表面にゲート絶縁膜２１を介して、ゲート電極２２が形成されている。このゲート絶縁膜２１は、例えば、酸化ハフニウム、酸窒化ケイ化ハフニウム、酸化ジルコニウム、酸窒化ケイ化ジルコニウム等のいわゆる高誘電率膜で形成されている。もしくは熱酸化窒化膜と上記高誘電率膜との複合膜で形成されている。上記ゲート電極２２は、例えば、窒化チタン、炭化タンタル、タングステン、ポリシリコン等で形成されている。また、上記ゲート電極２２の側壁にはサイドウォールスペ―サ２３が形成されている。
【００８７】
さらに、ゲート電極２２の両側の上記シリコン層１３には、ソース・ドレイン領域２４、２５が形成されている。図面では、一部のトランジスタ２０のソース・ドレイン領域２４、２５が共通化されている。また、図示はしていないが、上記ソース・ドレイン領域２４、２５は、ＬＤＤ（Lightly Doped Drain）構造を有してもよい。このように形成された上記ゲート電極２２直下の上記シリコン層１３がチャネル部２６となる。
上記の如く、トランジスタ２０が構成されている。
【００８８】
上記シリコン層１３の表面上には、上記トランジスタ２０を被覆する第１絶縁膜３０が形成されている。また、上記第１絶縁膜３０中には、上記トランジスタ２０に電気的に接続される配線部４０が複数層に形成されている。図面に示した構成では、４層の配線部４１〜４４（配線５１〜５４とプラグ６１〜６４）と、８層の第１絶縁膜３１〜３８が形成されている。上記配線部４０の層数は、適宜選択して決定される。したがって、５層以上となる場合もある。通常、７層程度、積層して形成される。
【００８９】
さらに、上記第１絶縁膜３０表面には、第２絶縁膜７１を介して支持基板７２が形成されている。上記第２絶縁膜７１は、例えば酸化シリコン膜で形成される。上記支持基板７２には、例えばシリコン基板、樹脂基板、ガラス基板等を用いることができる。
【００９０】
また、上記シリコン層１３の裏面側には、上記トランジスタ２０のしきい値電圧を調整する調整用絶縁膜８１が形成されている。
【００９１】
上記調整用絶縁膜８１は、１３族もしくは１５族の元素を含む酸化シリコン膜で形成されている。
上記１３族元素としては、ホウ素、アルミニウム、ガリウム、インジウム等が挙げられるが、より好ましくはホウ素が挙げられる。１３族元素を含む酸化シリコン膜が形成されていることによって、トランジスタ２０がＮＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が上昇し、トランジスタ２０がＰＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が低下する。
【００９２】
また上記１５族元素としては、窒素、リン、ヒ素、アンチモン等が挙げられるが、より好ましくはリンが挙げられる。１５族元素を含む酸化シリコン膜が形成されていることによって、トランジスタ２０がＮＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が低下し、トランジスタ２０がＰＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が上昇する。
したがって、しきい値電圧が高いＦＥＴの場合、しきい値電圧を下げるように調整でき、しきい値電圧が低すぎるＦＥＴの場合、しきい値電圧を上げるように調整できる。
【００９３】
また、上記調整用絶縁膜８１は、応力を有する絶縁膜、例えば窒化シリコン膜で形成されている。すなわち、窒化シリコン膜に内在するストレスをトランジスタ２０のチャネル部２６に印加することにより、トランジスタ２０のしきい値電圧が調整される。
例えば、トランジスタ２０がＰＦＥＴの場合、上記窒化シリコン膜の応力が圧縮応力であれば、ＰＦＥＴのしきい値電圧を低下させることができ、上記トランジスタ２０がＮＦＥＴの場合、上記窒化シリコン膜の応力が引張応力であれば、ＮＦＥＴのしきい値電圧を低下させることができる。
また、上記窒化シリコン膜は、窒化シリコン膜中に炭素を含ませることにより圧縮応力膜とすることができ、水素（Ｈ）を含ませることにより引張応力膜とすることができる。
したがって、しきい値電圧が高いＦＥＴの場合、しきい値電圧を下げるように調整でき、しきい値電圧が低すぎるＦＥＴの場合、しきい値電圧を上げるように調整できる。
【００９４】
また、上記調整用絶縁膜８１は、固定電荷を有する絶縁膜で形成されている。
例えば、固定電荷を有する絶縁膜は、目的に応じて、負の固定電荷を有する絶縁膜と正の固定電荷を有する絶縁膜とで使い分ける。負の固定電荷を有する絶縁膜には、酸化ハフニウム（ＨｆＯ2）膜がある。正の固定電荷を有する絶縁膜には、例えば酸窒化シリコン（ＳｉＯＮ）膜がある。
上記負の固定電荷を有する絶縁膜の場合、例えば酸化ハフニウム膜中の負の固定電荷によって、トランジスタ２０のチャネル部２６に電荷（電子）を与えることで、トランジスタ２０のしきい値電圧が調整される。例えば、トランジスタ２０がＮＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が上昇し、トランジスタ２０がＰＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が低下する。
また、上記正の固定電荷を有する絶縁膜の場合、例えば酸窒化シリコン膜中の正の固定電荷によって、トランジスタ２０のチャネル部２６に電荷（正孔）を与えることで、トランジスタのしきい値電圧を調整する。例えば、トランジスタ２０がＰＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が上昇し、トランジスタ２０がＮＦＥＴの場合、しきい値電圧（ただし、しきい値電圧の絶対値）が低下する。
したがって、しきい値電圧が高いＦＥＴの場合、しきい値電圧を下げるように調整でき、しきい値電圧が低すぎるＦＥＴの場合、しきい値電圧を上げるように調整できる。
【００９５】
上記半導体装置１では、シリコン層１３の裏面側にトランジスタのしきい値電圧を調整する調整用絶縁膜を有することによって、トランジスタのしきい値電圧が所望の値に調整される。よって、しきい値電圧のばらつきが低減できるので、トランジスタ回路の高速化、低電圧動作化、低消費電力化が可能になるという利点がある。
【００９６】
＜４．第４の実施の形態＞
［半導体装置の構成の第２例］
本発明の第２実施の形態に係る半導体装置の第２例を、図８の製造工程断面図によって説明する。
【００９７】
図８に示すように、シリコン層１３の表面側には、素子分離領域１４に分離されて、トランジスタ２０が形成されている。上記素子分離領域１４は、例えば、例えば酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜等からなるＳＴＩ構造に形成されている。
【００９８】
上記トランジスタ２０は以下のように構成されている。
上記シリコン層１３の表面にゲート絶縁膜２１を介して、ゲート電極２２が形成されている。このゲート絶縁膜２１は、例えば、酸化ハフニウム、酸窒化ケイ化ハフニウム、酸化ジルコニウム、酸窒化ケイ化ジルコニウム等のいわゆる高誘電率膜で形成されている。もしくは熱酸化窒化膜と上記高誘電率膜との複合膜で形成されている。上記ゲート電極２２は、例えば、窒化チタン、炭化タンタル、タングステン、ポリシリコン等で形成されている。また、上記ゲート電極２２の側壁にはサイドウォールスペ―サ２３が形成されている。
【００９９】
さらに、ゲート電極２２の両側の上記シリコン層１３には、ソース・ドレイン領域２４、２５が形成されている。図面では、一部のトランジスタ２０のソース・ドレイン領域２４、２５が共通化されている。また、図示はしていないが、上記ソース・ドレイン領域２４、２５は、ＬＤＤ構造を有してもよい。このように形成された上記ゲート電極２２直下の上記シリコン層１３がチャネル部２６となる。
上記の如く、トランジスタ２０が構成されている。
【０１００】
上記シリコン層１３の表面上には、上記トランジスタ２０を被覆する第１絶縁膜３０が形成されている。また、上記第１絶縁膜３０中には、上記トランジスタ２０に電気的に接続される配線部４０が複数層に形成されている。図面に示した構成では、４層の配線部４１〜４４（配線５１〜５４とプラグ６１〜６４）と、８層の第１絶縁膜３１〜３８が形成されている。上記配線部４０の層数は、適宜選択して決定される。したがって、５層以上となる場合もある。通常、７層程度、積層して形成される。
また、上記配線５１が延長形成された、トランジスタ、例えばソース・ドレイン領域２４、２５等に接続するプロービング用電極９１が形成されている。図示はしていないが、ゲート電極２２に接続するプロービング用電極も形成されていてもよい。
【０１０１】
さらに、上記第１絶縁膜３０表面には、第２絶縁膜７１を介して支持基板７２が形成されている。上記第２絶縁膜７１は、例えば酸化シリコン膜で形成される。上記支持基板７２には、例えばシリコン基板、樹脂基板、ガラス基板等を用いることができる。
【０１０２】
また、上記シリコン層１３および第１絶縁膜３０（３１）には、上記シリコン層１３の裏面側から上記プロービング用電極９１を露出させる開口部９２が形成されている。
このように半導体装置２は構成されている。
【０１０３】
上記半導体装置２では、トランジスタ２０に接続するプロービング用電極９１を露出させた開口部９２を有することによって、開口部９２よりトランジスタ２０のしきい値電圧の測定が容易に行える。その結果、トランジスタ２０の解析的評価を行うことが可能になり、論理回路部のスピード不足、電圧マージン不足の原因となっている回路ブロックもしくはトランジスタが検出される。そして、検出したトランジスタのしきい値電圧をウエハプロセス完成後に、もしくは解析的評価を行いながら補正することが可能になる。
よって、しきい値電圧のばらつきが低減できるので、半導体装置の高速化、低電圧動作化、低消費電力化が可能になるという利点がある。
【０１０４】
通常、半導体装置（例えばＬＳＩ）は例えば数千万個のトランジスタが搭載されている。これらのトランジスタのしきい値電圧の分布は、例えば、ある広がりを持った分布となっていて、基準のしきい値電圧よりも高いトランジスタが存在することがある。そこで、本発明により、その基準のしきい値電圧よりも高いトランジスタを基準内のしきい値電圧を有するように調整することがきるので、半導体装置全体のトランジスタのしきい値電圧が低い方向に移行することになり、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【０１０５】
【図１】本発明半導体装置の製造方法の第１例を示した製造工程断面図である。
【図２】本発明の半導体装置の製造方法の第１例を示した製造工程断面図である。
【図３】本発明の半導体装置の製造方法の第１例を示した製造工程断面図である。
【図４】本発明の半導体装置の製造方法の第１例を示した製造工程断面図である。
【図５】本発明の半導体装置の製造方法の第１例を示した製造工程断面図である。
【図６】本発明の半導体装置の製造方法の第１例を示した製造工程断面図である。
【図７】本発明の半導体装置の第１例を示した概略構成断面図である。
【図８】本発明の半導体装置の第２例を示した概略構成断面図である。
【図９】スタティックノイズマージンの一例を示した図である。
【図１０】代表的な６トランジスタ構成のＳＲＡＭの一例を示した回路図である。
【図１１】従来のトランジスタの一例を示した平面レイアウト図と斜視図である。
【符号の説明】
【０１０６】
１，２…半導体装置、１０…ＳＯＩ基板、１１…基板、１２…絶縁層、１３…シリコン層、２０…トランジスタ、３０…第１絶縁膜、４０…配線部、７１…第２絶縁膜、７２…支持基板、９１…プロービング用電極、９２…開口部
【特許請求の範囲】
【請求項１】
基板と絶縁層とシリコン層が積層されてなるＳＯＩ基板の該シリコン層の表面側にトランジスタを形成する工程と、
前記ＳＯＩ基板上に、前記トランジスタを被覆する第１絶縁膜と、前記トランジスタに電気的に接続される部分を含む配線部とを形成する工程と、
前記配線部を通じて前記トランジスタのしきい値電圧を測定する工程と、
前記第１絶縁膜表面に第２絶縁膜を介して支持基板を形成する工程と、
前記ＳＯＩ基板の裏面側の前記基板と前記絶縁層の少なくとも一部を除去する工程と、
前記測定されたしきい値電圧に基づいて前記トランジスタのしきい値電圧を調整する工程を有する
半導体装置の製造方法。
【請求項２】
基板と絶縁層とシリコン層が積層されてなるＳＯＩ基板の該シリコン層の表面側にトランジスタを形成する工程と、
前記ＳＯＩ基板上に、前記トランジスタを被覆する第１絶縁膜と配線部を形成するとともに、前記配線部を形成する際に前記トランジスタに接続するプロービング用電極を形成する工程と、
前記第１絶縁膜表面に第２絶縁膜を介して支持基板を形成する工程と、
前記ＳＯＩ基板の裏面側の前記基板と前記絶縁層の少なくとも一部を除去する工程と、
前記シリコン層の裏面側から前記シリコン層および前記第１絶縁膜に前記プロービング用電極を露出させる開口部を形成する工程と、
前記プロービング用電極を通じて前記トランジスタのしきい値電圧を測定する工程と、
前記測定されたしきい値電圧に基づいて前記トランジスタのしきい値電圧を調整する工程を順に行う
半導体装置の製造方法。
【請求項３】
前記トランジスタのしきい値電圧を調整する工程は、
前記シリコン層の裏面側から前記トランジスタのチャネル部に１３族もしくは１５族の元素をイオン注入して行う
請求項１もしくは請求項２記載の半導体装置の製造方法。
【請求項４】
前記トランジスタのチャネル部に１３族もしくは１５族の元素をイオン注入する工程は、前記シリコン層の裏面に前記トランジスタのチャネル部を開口したレジストマスクを形成して行う
請求項３記載の半導体装置の製造方法。
【請求項５】
前記トランジスタのしきい値電圧を調整する工程は、
前記トランジスタのチャネル部に中性子を注入して行う
請求項１もしくは請求項２記載の半導体装置の製造方法。
【請求項６】
前記トランジスタのしきい値電圧を調整する工程は、
前記シリコン層の裏面側から前記トランジスタにレーザ光を照射して行う
請求項１もしくは請求項２記載の半導体装置の製造方法。
【請求項７】
前記トランジスタにレーザ光を照射する工程は、前記シリコン層の裏面に前記トランジスタに対応させた開口部を形成した前記レーザ光を反射する反射膜をマスクにして行う
請求項６記載の半導体装置の製造方法。
【請求項８】
前記トランジスタのしきい値電圧を調整する工程は、
しきい値を調整する前記トランジスタが形成されている位置における前記シリコン層の裏面側に、前記トランジスタのしきい値を調整する調整用絶縁膜を形成する
請求項１もしくは請求項２記載の半導体装置の製造方法。
【請求項９】
前記トランジスタを形成する工程は、半導体装置を構成する複数の回路ブロックの複数のトランジスタを形成する工程であり、
前記トランジスタのしきい値電圧を測定する工程で、前記トランジスタのしきい値電圧を測定して前記半導体装置の性能を律束している回路ブロックを検出し、
前記測定されたしきい値電圧に基づいて前記検出した回路ブロックごとに前記調整用絶縁膜を形成する
請求項８記載の半導体装置の製造方法。
【請求項１０】
前記調整用絶縁膜は、１３族もしくは１５族の元素を含む酸化シリコン膜からなる
請求項８または請求項９記載の半導体装置の製造方法。
【請求項１１】
前記１３族もしくは１５族の元素を含む酸化シリコン膜を形成する工程は、
１３族もしくは１５族の元素を分子内に含むガスとシラン系ガスと酸素との混合ガス中で、イオンビーム、電子線もしくはレーザー光を前記トランジスタのチャネル部に照射して、前記１３族もしくは１５族の元素を含む薄膜を前記トランジスタのチャネル部表面に形成する
請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記調整用絶縁膜は、応力を有する絶縁膜からなる
請求項８または請求項９記載の半導体装置の製造方法。
【請求項１３】
前記調整用絶縁膜は、固定電荷を有する絶縁膜からなる
請求項８または請求項９記載の半導体装置の製造方法。
【請求項１４】
前記トランジスタのしきい値電圧を測定する工程と、前記トランジスタのしきい値電圧を調整する工程をin-Situで行う
請求項２記載の半導体装置の製造方法。
【請求項１５】
シリコン層の表面側に形成されたトランジスタと、
前記シリコン層の表面上に形成されていて前記トランジスタを被覆する第１絶縁膜と、
前記第１絶縁膜中に形成されていて前記トランジスタに電気的に接続される配線部と、
前記第１絶縁膜表面に第２絶縁膜を介して形成された支持基板と、
前記シリコン層の裏面側に形成された前記トランジスタのしきい値電圧を調整する調整用絶縁膜を有する
半導体装置。
【請求項１６】
前記調整用絶縁膜は、１３族もしくは１５族の元素を含む酸化シリコン膜からなる
請求項１５記載の半導体装置。
【請求項１７】
前記調整用絶縁膜は、応力を有する絶縁膜からなる
請求項１５記載の半導体装置。
【請求項１８】
前記調整用絶縁膜は、固定電荷を有する絶縁膜からなる
請求項１５記載の半導体装置。
【請求項１９】
シリコン層の表面側に形成されたトランジスタと、
前記シリコン層の表面上に形成されていて前記トランジスタを被覆する第１絶縁膜と、
前記第１絶縁膜中に形成されていて前記トランジスタに電気的に接続される配線部と、
前記トランジスタに電気的に接続されるプロービング用電極と、
前記第１絶縁膜表面に第２絶縁膜を介して形成された支持基板と、
前記シリコン層の裏面側から前記シリコン層および前記第１絶縁膜に形成されていて前記プロービング用電極を露出させた開口部を有する
半導体装置。
【請求項１】
基板と絶縁層とシリコン層が積層されてなるＳＯＩ基板の該シリコン層の表面側にトランジスタを形成する工程と、
前記ＳＯＩ基板上に、前記トランジスタを被覆する第１絶縁膜と、前記トランジスタに電気的に接続される部分を含む配線部とを形成する工程と、
前記配線部を通じて前記トランジスタのしきい値電圧を測定する工程と、
前記第１絶縁膜表面に第２絶縁膜を介して支持基板を形成する工程と、
前記ＳＯＩ基板の裏面側の前記基板と前記絶縁層の少なくとも一部を除去する工程と、
前記測定されたしきい値電圧に基づいて前記トランジスタのしきい値電圧を調整する工程を有する
半導体装置の製造方法。
【請求項２】
基板と絶縁層とシリコン層が積層されてなるＳＯＩ基板の該シリコン層の表面側にトランジスタを形成する工程と、
前記ＳＯＩ基板上に、前記トランジスタを被覆する第１絶縁膜と配線部を形成するとともに、前記配線部を形成する際に前記トランジスタに接続するプロービング用電極を形成する工程と、
前記第１絶縁膜表面に第２絶縁膜を介して支持基板を形成する工程と、
前記ＳＯＩ基板の裏面側の前記基板と前記絶縁層の少なくとも一部を除去する工程と、
前記シリコン層の裏面側から前記シリコン層および前記第１絶縁膜に前記プロービング用電極を露出させる開口部を形成する工程と、
前記プロービング用電極を通じて前記トランジスタのしきい値電圧を測定する工程と、
前記測定されたしきい値電圧に基づいて前記トランジスタのしきい値電圧を調整する工程を順に行う
半導体装置の製造方法。
【請求項３】
前記トランジスタのしきい値電圧を調整する工程は、
前記シリコン層の裏面側から前記トランジスタのチャネル部に１３族もしくは１５族の元素をイオン注入して行う
請求項１もしくは請求項２記載の半導体装置の製造方法。
【請求項４】
前記トランジスタのチャネル部に１３族もしくは１５族の元素をイオン注入する工程は、前記シリコン層の裏面に前記トランジスタのチャネル部を開口したレジストマスクを形成して行う
請求項３記載の半導体装置の製造方法。
【請求項５】
前記トランジスタのしきい値電圧を調整する工程は、
前記トランジスタのチャネル部に中性子を注入して行う
請求項１もしくは請求項２記載の半導体装置の製造方法。
【請求項６】
前記トランジスタのしきい値電圧を調整する工程は、
前記シリコン層の裏面側から前記トランジスタにレーザ光を照射して行う
請求項１もしくは請求項２記載の半導体装置の製造方法。
【請求項７】
前記トランジスタにレーザ光を照射する工程は、前記シリコン層の裏面に前記トランジスタに対応させた開口部を形成した前記レーザ光を反射する反射膜をマスクにして行う
請求項６記載の半導体装置の製造方法。
【請求項８】
前記トランジスタのしきい値電圧を調整する工程は、
しきい値を調整する前記トランジスタが形成されている位置における前記シリコン層の裏面側に、前記トランジスタのしきい値を調整する調整用絶縁膜を形成する
請求項１もしくは請求項２記載の半導体装置の製造方法。
【請求項９】
前記トランジスタを形成する工程は、半導体装置を構成する複数の回路ブロックの複数のトランジスタを形成する工程であり、
前記トランジスタのしきい値電圧を測定する工程で、前記トランジスタのしきい値電圧を測定して前記半導体装置の性能を律束している回路ブロックを検出し、
前記測定されたしきい値電圧に基づいて前記検出した回路ブロックごとに前記調整用絶縁膜を形成する
請求項８記載の半導体装置の製造方法。
【請求項１０】
前記調整用絶縁膜は、１３族もしくは１５族の元素を含む酸化シリコン膜からなる
請求項８または請求項９記載の半導体装置の製造方法。
【請求項１１】
前記１３族もしくは１５族の元素を含む酸化シリコン膜を形成する工程は、
１３族もしくは１５族の元素を分子内に含むガスとシラン系ガスと酸素との混合ガス中で、イオンビーム、電子線もしくはレーザー光を前記トランジスタのチャネル部に照射して、前記１３族もしくは１５族の元素を含む薄膜を前記トランジスタのチャネル部表面に形成する
請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記調整用絶縁膜は、応力を有する絶縁膜からなる
請求項８または請求項９記載の半導体装置の製造方法。
【請求項１３】
前記調整用絶縁膜は、固定電荷を有する絶縁膜からなる
請求項８または請求項９記載の半導体装置の製造方法。
【請求項１４】
前記トランジスタのしきい値電圧を測定する工程と、前記トランジスタのしきい値電圧を調整する工程をin-Situで行う
請求項２記載の半導体装置の製造方法。
【請求項１５】
シリコン層の表面側に形成されたトランジスタと、
前記シリコン層の表面上に形成されていて前記トランジスタを被覆する第１絶縁膜と、
前記第１絶縁膜中に形成されていて前記トランジスタに電気的に接続される配線部と、
前記第１絶縁膜表面に第２絶縁膜を介して形成された支持基板と、
前記シリコン層の裏面側に形成された前記トランジスタのしきい値電圧を調整する調整用絶縁膜を有する
半導体装置。
【請求項１６】
前記調整用絶縁膜は、１３族もしくは１５族の元素を含む酸化シリコン膜からなる
請求項１５記載の半導体装置。
【請求項１７】
前記調整用絶縁膜は、応力を有する絶縁膜からなる
請求項１５記載の半導体装置。
【請求項１８】
前記調整用絶縁膜は、固定電荷を有する絶縁膜からなる
請求項１５記載の半導体装置。
【請求項１９】
シリコン層の表面側に形成されたトランジスタと、
前記シリコン層の表面上に形成されていて前記トランジスタを被覆する第１絶縁膜と、
前記第１絶縁膜中に形成されていて前記トランジスタに電気的に接続される配線部と、
前記トランジスタに電気的に接続されるプロービング用電極と、
前記第１絶縁膜表面に第２絶縁膜を介して形成された支持基板と、
前記シリコン層の裏面側から前記シリコン層および前記第１絶縁膜に形成されていて前記プロービング用電極を露出させた開口部を有する
半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１０−１３５５４６（Ｐ２０１０−１３５５４６Ａ）
【公開日】平成２２年６月１７日（２０１０．６．１７）
【国際特許分類】
【出願番号】特願２００８−３０９６６０（Ｐ２００８−３０９６６０）
【出願日】平成２０年１２月４日（２００８．１２．４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２２年６月１７日（２０１０．６．１７）
【国際特許分類】
【出願日】平成２０年１２月４日（２００８．１２．４）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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