欠陥検査方法
【課題】コンタクトホールの導通状態を容易に検査できる欠陥検査方法を提供する。
【解決手段】半導体装置を作製する際に基板上に形成され、２つの筒状のコンタクトホールが底面側で接続されて管状を成すとともに管状の両端が基板上面に設けられた２つの開口部で開口している管状コンタクトホールのＵ字管６に対し、開口部のうち一方の開口部を覆う可塑性膜４を第１の気圧状態で形成する被膜形成ステップと、可塑性膜４で覆われた基板を第１の気圧とは異なる第２の気圧状態にさらすことによって、Ｕ字管６のうちＵ字管６の管状の一部が塞がっているＵ字管６上の可塑性膜４を変形させる気圧変更ステップと、可塑性膜４が変形したか否かを観察することによって、Ｕ字管６の管状の一部が塞がっているか否かを検査する検査ステップと、を含む。
【解決手段】半導体装置を作製する際に基板上に形成され、２つの筒状のコンタクトホールが底面側で接続されて管状を成すとともに管状の両端が基板上面に設けられた２つの開口部で開口している管状コンタクトホールのＵ字管６に対し、開口部のうち一方の開口部を覆う可塑性膜４を第１の気圧状態で形成する被膜形成ステップと、可塑性膜４で覆われた基板を第１の気圧とは異なる第２の気圧状態にさらすことによって、Ｕ字管６のうちＵ字管６の管状の一部が塞がっているＵ字管６上の可塑性膜４を変形させる気圧変更ステップと、可塑性膜４が変形したか否かを観察することによって、Ｕ字管６の管状の一部が塞がっているか否かを検査する検査ステップと、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の欠陥検査方法に関する。
【背景技術】
【０００２】
半導体装置は、膜の積層、コンタクトホールの形成、配線材料のコンタクトホールへの埋め込み等によって作製される。コンタクトホールを形成する際には、コンタクトホールが導通していなければ、コンタクトホールのホール内全体に配線材料を埋め込むことができないので、半導体装置を製造する際にはコンタクトホールの導通検査が行なわれる。
【０００３】
コンタクトホールを形成した後の導通確認方法として、例えば、二次電子像を用いたＶＣ検査（Voltage Contrast）や基板電流測定装置を用いた検査などがある。これらの導通確認方法は、何れもホール底の導電膜がアースに落ちている必要がある（シリコンウエハー基板に導通している必要がある）。ところが、実際の半導体製品は必ずしもホール底の導電膜がアースに落ちているとは限らない。ホール底の導電膜の下層に絶縁膜が形成されている場合があるからである。
【０００４】
アスペクト比（ホール直径に対する深さの比率）が大きなコンタクトホールを形成しなければならない半導体装置の１つとして、複数層のメモリセルアレイを積層した半導体記憶装置がある（例えば、特許文献１参照）。
【０００５】
しなしながら、この半導体記憶装置では、ホール底の導電膜がシリコンウエハー基板に導通している場合であっても、アスペクト比が大きい（コンタクトホールの深さが深い）ために、二次電子のほとんどがホールの側壁に衝突してしまい、コンタクトホールの導通状態を検査できないなどの不具合があった。また、光学欠陥検査の場合、アスペクト比が大きいと、光がホール底に届かないのでコンタクトホールの導通状態を検査できなかった。例えば、二次電子を用いた欠陥検査や光学欠陥検査の場合、アスペクト比が約５以上（深さ２００ｎｍ程度以上）のコンタクトホールを検査することはできなかった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１５５７５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、コンタクトホールの導通状態を容易に検査できる欠陥検査方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本願発明の一態様によれば、半導体装置を作製する際に基板上に形成され、２つの筒状のコンタクトホールが底面側で接続されて管状を成すとともに前記管状の両端が前記基板上面に設けられた２つの開口部で開口している管状コンタクトホールに対し、前記開口部のうち一方の開口部を覆う被膜を第１の気圧状態で形成する被膜形成ステップと、前記被膜で覆われた基板を前記第１の気圧とは異なる第２の気圧状態にさらすことによって、前記管状コンタクトホールのうち前記管状コンタクトホールの管状の一部が塞がっている管状コンタクトホール上の被膜を変形させる気圧変更ステップと、前記被膜が変形したか否かを観察することによって、前記管状コンタクトホールの管状の一部が塞がっているか否かを検査する検査ステップと、を含むことを特徴とする欠陥検査方法が提供される。
【発明の効果】
【０００９】
本発明によれば、コンタクトホールの導通状態を容易に検査できるという効果を奏する。
【図面の簡単な説明】
【００１０】
【図１】図１は、実施の形態に係る欠陥検査方法の概念を説明するための図である。
【図２】図２は、圧力差による可塑性膜の変形を説明するための図である。
【図３−１】図３−１は、Ｕ字管の製造方法の概略手順の一例を模式的に示す断面図である（その１）。
【図３−２】図３−２は、Ｕ字管の製造方法の概略手順の一例を模式的に示す断面図である（その２）。
【図３−３】図３−３は、図３−２は、Ｕ字管の製造方法の概略手順の一例を模式的に示す断面図である（その３）。
【図３−４】図３−４は、図３−２は、Ｕ字管の製造方法の概略手順の一例を模式的に示す断面図である（その４）。
【図３−５】図３−５は、図３−２は、Ｕ字管の製造方法の概略手順の一例を模式的に示す断面図である（その５）。
【図３−６】図３−６は、図３−２は、Ｕ字管の製造方法の概略手順の一例を模式的に示す断面図である（その６）。
【図３−７】図３−７は、図３−２は、Ｕ字管の製造方法の概略手順の一例を模式的に示す断面図である（その７）。
【図３−８】図３−８は、図３−２は、Ｕ字管の製造方法の概略手順の一例を模式的に示す断面図である（その８）。
【図３−９】図３−９は、図３−２は、Ｕ字管の製造方法の概略手順の一例を模式的に示す断面図である（その９）。
【図４】図４は、可塑性膜のパターニング形状の一例を示す図である。
【図５】図５は、不揮発性半導体記憶装置の概略構成を示す図である。
【図６】図６は、不揮発性半導体記憶装置のメモリトランジスタ領域の一部を示す概略斜視図である。
【図７】図７は、図６の一部拡大断面図である。
【図８】図８は、Ｕ字管を有した不揮発性記憶装置の製造手順の一例を模式的に示す断面図（その１）である。
【図９】図９は、Ｕ字管を有した不揮発性記憶装置の製造手順の一例を模式的に示す断面図（その２）である。
【図１０】図１０は、Ｕ字管を有した不揮発性記憶装置の製造手順の一例を模式的に示す断面図（その３）である。
【図１１】図１１は、Ｕ字管を有した不揮発性記憶装置の製造手順の一例を模式的に示す断面図（その４）である。
【図１２】図１２は、Ｕ字管を有した不揮発性記憶装置の製造手順の一例を模式的に示す断面図（その５）である。
【図１３】図１３は、Ｕ字管を有した不揮発性記憶装置の製造手順の一例を模式的に示す断面図（その６）である。
【図１４】図１４は、Ｕ字管を有した不揮発性記憶装置の製造手順の一例を模式的に示す断面図（その７）である。
【図１５】図１５は、Ｕ字管を有した不揮発性記憶装置の製造手順の一例を模式的に示す断面図（その８）である。
【発明を実施するための形態】
【００１１】
以下に添付図面を参照して、本発明の実施の形態に係る欠陥検査方法を詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。
【００１２】
（実施の形態）
図１は、実施の形態に係る欠陥検査方法の概念を説明するための図である。コンタクトホールの導通検査（欠陥検査）が困難な半導体装置の一例として、例えば電気的に書換え可能な抵抗変化素子の抵抗値情報（例えば高抵抗状態や低抵抗状態）を、不揮発に記憶するＢｉＣＳ（Bit-Cost Scalable）がある。このようなＢｉＣＳは、断面形状がＵ字型となるコンタクトホールが形成される。このＵ字型のコンタクトホールは、例えば２本のコンタクトホールを上面側から底面側へ形成した後、２本のコンタクトホールの穴底同士が接続（連結）されるよう穴あけされて形成される。
【００１３】
本実施の形態では、このようなＵ字形状を有したコンタクトホールの導通検査を行う。図１では、真空チャンバ５内に搬入された基板の断面図を示している。半導体装置を形成する基板であるシリコンウエハー１上には、配線層２が形成され、この配線層２内にＵ字形状を有した管状のコンタクトホール（以下、Ｕ字管６という）が形成されている。Ｕ字管６は、断面形状がＵ字型を有したコンタクトホールであり、配線層２の上面で管の端部が開口している。
【００１４】
２本のコンタクトホールの穴底同士が接続される箇所（以下、ホール底という）は、例えばウエットエッチングなどによって形成される。このとき、エッチング不良によってホール底が導通しない場合がある。Ｕ字管６は、配線材料が埋め込まれる箇所であり、ホール底が導通していなければ、配線材料を埋め込んでも配線がホール底部分で断線状態となる。このため、本実施の形態では、Ｕ字管６のホール底が導通しているか否かの欠陥検査を行う。
【００１５】
図１では、左側のＵ字管６のホール底に残渣物３が残り、右側のＵ字管６のホール底が正常である場合を示している。換言すると、左側のＵ字管６は一方の開口部から他方の開口部まで導通せず、右側のＵ字管６は一方の開口部から他方の開口部まで導通している。
【００１６】
Ｕ字管６が形成された後、Ｕ字管６が有する２つの開口部うちの一方の開口部に、可塑性の材料（可塑性膜４）で栓をする。可塑性膜４は、一度変形すると、その後も変形状態を保ち、元の形状に戻らない被膜である。可塑性膜４でＵ字管６の一方の開口部が閉ざされたシリコンウエハー１は、真空チャンバ５内に搬入され、真空チャンバ５内が真空ポンプ７によって真空引きされる。換言すると、Ｕ字管６の一方の開口部は、被膜である可塑性膜４によって覆われ、他方の開口部は開口した状態でシリコンウエハー１が真空引きされる。これにより、シリコンウエハー１は、負圧環境下（大気圧以下の圧力）にさらされる。
【００１７】
ホール底にウエットエッチングでの残渣物３が付着している場合、可塑性膜４はＵ字管６内での圧力とＵ字管６外での圧力との差（可塑性膜４の上面側と底面側との圧力差）によって変形する。
【００１８】
図２は、圧力差による可塑性膜の変形を説明するための図である。図２の（ａ）では、正常なＵ字管６を真空引きした場合の可塑性膜４の変化を示し、図２の（ｂ）では、欠陥（残渣物３）を有したＵ字管６を真空引きした場合の可塑性膜４の変化を示している。
【００１９】
正常なＵ字管６と残渣物３を有したＵ字管６とは、ともに可塑性膜４が形成された状態では、Ｕ字管６内、Ｕ字管６外ともに大気圧である。図２では、大気圧となっている領域を「＋」で示している。この後、正常なＵ字管６、残渣物３を有したＵ字管６は真空引きされる。図２では、真空となっている領域を「−」で示している。
【００２０】
正常なＵ字管６を真空引きした場合、Ｕ字管６内、Ｕ字管６外ともに真空となる。このため、Ｕ字管６内とＵ字管６外とで圧力差は生じず、この結果、可塑性膜４は変形することなく原型のままである。
【００２１】
一方、残渣物３を有したＵ字管６を真空引きした場合、Ｕ字管６内のうち残渣物３とＵ字管６の開口部（可塑性膜４に覆われていない側の開口部）とで挟まれた領域は、真空となる。また、Ｕ字管６外も真空となる。ところが、Ｕ字管６内のうち残渣物３と可塑性膜４とで挟まれた領域は大気圧のままである。このため、Ｕ字管６内とＵ字管６外とで圧力差が生じ、この結果、可塑性膜４は変形する。具体的には、可塑性膜４は、真空側であるＵ字管６の外側へ膨らむ。可塑性膜４は、可塑性を有しているので、残渣物３を有したＵ字管６は、大気圧に戻しても変形したままである。
【００２２】
可塑性膜４をＵ字管６の一方の開口部に形成したシリコンウエハー１は、真空引きされた後、大気圧下に戻される。そして、Ｕ字管６の欠陥検査として、真空引きした後の可塑性膜４が光学顕微鏡などで観察される。可塑性膜４が、上面側に膨らんでいるＵ字管６は欠陥を有したＵ字管６と判断され、変形していない可塑性膜４は正常なＵ字管６と判断される。
【００２３】
つぎに、Ｕ字管６の形成方法の概略について説明する。図３−１〜図３−９は、Ｕ字管の製造方法の概略手順の一例を模式的に示す断面図である。まず、シリコンウエハー１などの半導体基板上に下地となるシリコン酸化膜８などの絶縁膜が形成される（図３−１）。この後、シリコン酸化膜８のうち、ホール底（折り返し底）となる箇所をＲＩＥ（Reactive Ion Etching）などによって加工する（図３−２）。そして、ホール底となる箇所に埋め込み材９を埋め込む（図３−３）。埋め込み材９は、上層に配線パターンを形成するための膜であり、後に薬液溶解される膜（例えば窒化膜）である。
【００２４】
この後、シリコン酸化膜８および埋め込み材９の上面に配線パターとするためのシリコンや金属等の配線材料膜（配線層１０）を形成する（図３−４）。配線層１０を形成した後、配線層１０にＵ字管６を形成するためのコンタクトホールをＲＩＥなどによって形成する。コンタクトホールは、１つのＵ字管６に対して２つずつ形成される（図３−５）。そして、形成したコンタクトホール上から埋め込み材９のウエットエッチングを行ない、これにより埋め込み材９をホール底から除去する。埋め込み材９をホール底から除去する際、ウエットエッチング不良により残渣物３がホール底に残る場合がある（図３−６）。
【００２５】
埋め込み材９をホール底から除去した後、可塑性膜４として例えばポリマー樹脂、ポリマーフィルムなどを、膜厚２００ｎｍ程度、配線層１０上に形成する（図３−７）。このとき、可塑性膜４は、Ｕ字管６の開口穴内に入り込まないよう配線層１０上に形成する。なお、可塑性膜４は、可塑性膜４の一部がＵ字管６の開口穴内に入り込むよう配線層１０上に形成してもよい。この後、Ｕ字管６の開口部のうち一方の開口部にのみ（折り返し管の片側だけ）栓がされるよう可塑性膜４をパターニングする（図３−８）。Ｕ字管６の一方の開口部のみが可塑性膜４で覆われたシリコンウエハー１は、真空チャンバ５内に搬入される。そして、真空ポンプ７によって、真空チャンバ５内（系全体）が真空にされる。
【００２６】
Ｕ字管６内のうち残渣物３と可塑性膜４とで挟まれた領域（欠陥空間１１）は、大気圧（１０１３ｈＰａ）であるのに対し、外圧（欠陥空間１１以外の真空チャンバ５内）は負圧（例えば１ｅ−１Ｐａ）となる。このため、欠陥空間１１と欠陥空間１１以外の領域との間（可塑性膜４の上面側と底面側との間）で気圧差が生じ、可塑性膜４は図３−９に示すように変形する。本実施の形態では、この可塑性膜４の変形を欠陥検査にて検出する。
【００２７】
なお、可塑性膜４は、何れの方法によって一方の開口部上に形成してもよい。例えば、可塑性膜４をフィルムとしてＵ字かんの開口部全面に貼り付けてもよいし、レジストなどの所定の液体（膜）をシリコンウエハー１上の全面に塗布してもよい。これらの場合、貼り付けたフィルムや塗布されたレジスト等を所定の箇所だけ感光させることによって可塑性膜４をＵ字間６の一方の開口部のみにパターニングする。
【００２８】
また、可塑性膜４をディスペンス装置などによってノズルで塗布してもよいし、印刷装置などによって印刷してもよい。可塑性膜４をディスペンス装置によって塗布する場合、Ｕ字管６の一方の開口部上にのみディスペンス装置によって可塑性膜４を塗る。また、印刷装置で印刷する場合、Ｕ字管６の一方の開口部上にのみ印刷装置によって可塑性膜４を印刷する。
【００２９】
また、Ｕ字管６の開口部を覆う被膜としては可塑性膜４に限らず、他の被膜であってもよい。Ｕ字管６の開口部を覆う被膜（開口被膜）としては、Ｕ字管６内とＵ字管６外との間で所定の圧力差があった場合に変形する材料であればよい。
【００３０】
図４は、可塑性膜のパターニング形状の一例を示す図である。図４では、可塑性膜４の上面図を示している。この図において、紙面の左右方向をＸ方向とし、紙面内の上下方向をＹ方向とする。
【００３１】
シリコンウエハー１上には、Ｕ字管６を形成するＵ字領域２５がＸ方向およびＹ方向に所定の間隔でマトリックス状に配置されている。具体的には、Ｕ字管６の左側の開口部２６Ｌと右側の開口部２６Ｒとを結んだ線（ホール底が延びる方向）が、Ｘ方向と平行になるよう各Ｕ字領域２５が形成されている。そして、シリコンウエハー１上では、複数からなるＵ字領域２５が、１組の領域群２７Ｌや領域群２７ＲとしてＹ方向に並べられている。
【００３２】
各領域群２７Ｌ，２７Ｒ内では、各Ｕ字管６の開口部２６Ｌ，２６ＲがそれぞれＹ方向に並んでいる。隣接する領域群２７Ｌ，２７Ｒ同士は、左側のＵ字管６が有する開口部２６Ｌ、左側のＵ字管６が有する開口部２６Ｒ、右側のＵ字管６が有する開口部２６Ｌ、右側のＵ字管６が有する開口部２６Ｒの順番でＸ方向に並んでいる。
【００３３】
本実施の形態では、Ｕ字領域２５がＸ方向およびＹ方向に所定の間隔でマトリックス状に配置されている場合に、左側のＵ字管６が有する開口部２６Ｒと右側のＵ字管６が有する開口部２６Ｌとが１つの可塑性膜４のパターンで覆われるよう可塑性膜４をパターニングする。
【００３４】
また、１組の領域群２７Ｌ，２７Ｒ内では、各Ｕ字管６の開口部２６Ｌ，２６ＲがそれぞれＹ方向に並んでいるので、可塑性膜４によって１組の領域群２７Ｌ，２７Ｒ内でＹ方向に並ぶ開口部２６Ｌの全てまたは開口部２６Ｒの全てを覆うことができるよう、可塑性膜４をパターニングする。
【００３５】
これにより、１つの可塑性膜４で、隣接する領域群２７Ｌ，２７Ｒのうち、左側の領域群２７Ｌ内に形成される開口部２６Ｒの全てと、右側の領域群２７Ｒ内に形成される開口部２６Ｌと、を覆うよう可塑性膜４がパターニングされている。したがって、可塑性膜４で覆われる領域が大きくなるので、可塑性膜４のパターニングが容易になるとともに、欠陥検査の際の可塑性膜４の観察が容易になる。
【００３６】
このように、本実施の形態では、両端が基板上に開口している管状のコンタクトホールパターンの欠陥検査において、管状のコンタクトホールパターンの片側の開口部を可塑性膜４で栓をしている。そして、半導体装置となるシリコンウエハー１を搬入した真空チャンバ５の系全体を減圧した場合に、加工不良箇所に発生する気圧差によって可塑性膜４を変形させ、変形した可塑性膜４（栓材）を欠陥として検出する。これにより、管途中の加工不良欠陥を検知している。
【００３７】
Ｕ字管６の欠陥検査が完了した後、可塑性膜４はシリコンウエハー１から剥離される。欠陥検査によって、Ｕ字管６に欠陥があると判断された場合、欠陥があると判断されたシリコンウエハー１は、再度埋め込み材９がウエットエッチングなどによってエッチングされる。この後、再度、可塑性膜４がＵ字管６の一方の開口部に形成され、真空チャンバ５内で真空にされる。そして、可塑性膜４が変形しているか否かに基づいて、Ｕ字管６の欠陥検査が行われる。
【００３８】
シリコンウエハー１へは、Ｕ字管６に欠陥が無いと判断されるまで、埋め込み材９がウエットエッチング、可塑性膜４の形成、真空処理、可塑性膜４の変形を判断するための観察などが繰り返し行われる。
【００３９】
欠陥検査によって、Ｕ字管６に欠陥が無いと判断された場合、シリコンウエハー１へは次の処理が行われる。これにより、残渣物３が無いと判断されたシリコンウエハー１を用いて半導体デバイスなどが作製される。
【００４０】
つぎに、本実施の形態の欠陥検査方法を複数層のメモリセルアレイが積層された不揮発性記憶装置に適用した場合の欠陥検査方法について説明する。図５は、不揮発性半導体記憶装置の概略構成を示す図である。図５に示すように、不揮発性半導体記憶装置１００は、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳｍ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤｍ）駆動回路１５、センスアンプ１６、ソース線駆動回路１７、及びバックゲートトランジスタ駆動回路１８を含んで構成されている。
【００４１】
メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。ワード線駆動回路１３は、ワード線ＷＬｍｎに印加する電圧を制御する。ソース側選択ゲート線（ＳＧＳｍ）駆動回路１４は、ソース側選択ゲート線ＳＧＳｍに印加する電圧を制御する。ドレイン側選択ゲート線（ＳＧＤｍ）駆動回路１５は、ドレイン側選択ゲート線ＳＧＤｍに印加する電圧を制御する。センスアンプ１６は、メモリトランジスタから読み出した電位を増幅する。ソース線駆動回路１７は、ソース線ＳＬｎに印加する電圧を制御する。バックゲートトランジスタ駆動回路１８は、バックゲート線ＢＧに印加する電圧を制御する。なお、上記の他、不揮発性半導体記憶装置１００は、ビット線ＢＬにｎに印加する電圧を制御するビット線駆動回路（図示略）を有する。
【００４２】
図６は、不揮発性半導体記憶装置のメモリトランジスタ領域の一部を示す概略斜視図である。本実施の形態においては、メモリトランジスタ領域１２は、メモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ８ｍｎ）、ソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎからなるメモリストリングスＭＳをｍ×ｎ個（ｍ、ｎは自然数）を有している。図６においては、ｍ＝６、ｎ＝２の一例を示している。
【００４３】
図７は、図６の一部拡大断面図である。不揮発性半導体記憶装置１００において、メモリトランジスタ領域１２には、複数のメモリストリングスＭＳが設けられている。メモリストリングスＭＳは、電気的に書き換え可能な複数のメモリトランジスタＭＴｒｍｎが直列に接続された構成を有する。図５及び図６に示すように、メモリストリングスＭＳを構成するメモリトランジスタＭＴｒｍｎは、半導体層を複数積層することによって形成されている。
【００４４】
各メモリストリングスＭＳは、Ｕ字状半導体ＳＣｍｎ、ワード線ＷＬｍｎ（ＷＬｍ１〜ＷＬｍ８）、ソース側選択ゲート線ＳＧＳｍ、ドレイン側選択ゲート線ＳＧＤｍを有する。また、メモリストリングスＭＳは、バックゲート線ＢＧを有する。
【００４５】
Ｕ字状半導体ＳＣｍｎは、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体ＳＣｍｎは、半導体基板Ｂａに対して略垂直方向に延びる一対の柱状部ＣＬｍｎ、及び一対の柱状部ＣＬｍｎの下端を連結させるように形成された連結部ＪＰｍｎを有する。また、図７に示すように、Ｕ字状半導体ＳＣｍｎは、一方の柱状部ＣＬｍｎの上端から連結部ＪＰｍｎを介して他方の柱状部ＣＬｍｎの上端へと連通する中空Ｈ１を有する。中空Ｈ１内には、絶縁部Ｉが形成されている。なお、柱状部ＣＬｍｎは、円柱状であっても、角柱状であってもよい。また、柱状部ＣＬｍｎは、段々形状を有する柱状であってもよい。ここで、ロウ方向は、積層方向に直交する方向であり、後述するカラム方向は、垂直方向及びロウ方向に直交する方向である。
【００４６】
Ｕ字状半導体ＳＣｍｎは、一対の柱状部ＣＬｍｎの中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、Ｕ字状半導体ＳＣｍｎは、ロウ方向及びカラム方向から構成される面内にマトリクス状となるように配置されている。
【００４７】
各層のワード線ＷＬｍｎは、ロウ方向に平行に延びる形状を有している。各層のワード線ＷＬｍｎは、カラム方向に第１の間隔を設けて、互いに絶縁分離してライン状に繰り返して形成されている。
【００４８】
カラム方向の同位置に設けられロウ方向に並ぶメモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ８ｍｎ）のゲートは、同一のワード線ＷＬｍｎに接続されている。各ワード線ＷＬｍｎは、メモリストリングスＭＳに略垂直に配置されている。ワード線ＷＬｍｎのロウ方向の端部及びカラム方向の端部は、階段状に形成されている。なお、ワード線ＷＬｍｎのカラム方向の端部は、階段状に限られない。例えば、ワード線ＷＬｍｎのカラム方向の端部は、カラム方向の所定位置にて揃って形成されていてもよい。
【００４９】
図７に示すように、ワード線ＷＬｍｎと柱状部ＣＬｍｎとの間には、ＯＮＯ（Oxide-Nitride-Oxide）層ＮＬが形成されている。ＯＮＯ層ＮＬは、柱状部ＣＬｍｎに接するトンネル絶縁層ＴＩ、トンネル絶縁層ＴＩに接する電荷蓄積層ＥＣ、及び電荷蓄積層ＥＣに接するブロック絶縁層ＢＩを有する。電荷蓄積層ＥＣは、電荷を蓄積する機能を有する。
【００５０】
上記構成を換言すると、電荷蓄積層ＥＣは、柱状部ＣＬｍｎの側面を取り囲むように形成されている。また、各ワード線ＷＬｍｎは、柱状部ＣＬｍｎの側面及び電荷蓄積層ＥＣを取り囲むように形成されている。また、各々のワード線ＷＬｍｎは、カラム方向に隣接する各柱状部ＣＬｍｎ毎に分割されている。
【００５１】
ドレイン側選択ゲート線ＳＧＤｍは、最上部のワード線ＷＬｍｎの上部に設けられている。ドレイン側選択ゲート線ＳＧＤｍは、ロウ方向に平行に延びる形状を有している。ド
レイン側選択ゲート線ＳＧＤｍは、カラム方向に第１の間隔Ｄ１、又は第２の間隔Ｄ２（Ｄ２＞Ｄ１）を交互に設けて、互いに絶縁分離してライン状に繰り返し形成されている。ドレイン側選択ゲート線ＳＧＤｍは、後述するソース側選択ゲート線ＳＧＳｍを間に挟んで第２の間隔Ｄ２で形成されている。また、ドレイン側選択ゲート線ＳＧＤｍのカラム方向の中心を貫通して柱状部ＣＬｍｎが形成されている。図７に示すように、ドレイン側選択ゲート線ＳＧＤｍと柱状部ＣＬｍｎとの間には、ゲート絶縁層ＤＧＩが形成されている。
【００５２】
ソース側選択ゲート線ＳＧＳｍは、最上部のワード線ＷＬｍｎの上部に設けられている。ソース側選択ゲート線ＳＧＳｍは、ロウ方向に平行に延びる形状を有している。ソース側選択ゲート線ＳＧＳｍは、カラム方向に第１の間隔Ｄ１、第２の間隔Ｄ２を交互に設けて、互いに絶縁分離してライン状に繰り返し形成されている。ソース側選択ゲート線ＳＧＳｍは、ドレイン側選択ゲート線ＳＧＤｍを挟んで第２の間隔Ｄ２で形成されている。また、ソース側選択ゲート線ＳＧＳｍのカラム方向の中心を貫通して柱状部ＣＬｍｎが形成されている。図７に示すように、ソース側選択ゲート線ＳＧＳｍと柱状部ＣＬｍｎとの間には、ゲート絶縁層ＳＧＩが形成されている。
【００５３】
上記構成を換言すると、カラム方向に、第１の間隔Ｄ１を設けて、２つのドレイン側選択ゲート線ＳＧＤｍ、２つのソース側選択ゲート線ＳＧＳｍが、交互に形成されている。また、各ドレイン側選択ゲート線ＳＧＤｍ及び各ソース側選択ゲート線ＳＧＳｍは、柱状部ＣＬｍｎ及びゲート絶縁層ＳＧＩ、ＤＧＩを取り囲むように形成されている。また、各ドレイン側選択ゲート線ＳＧＤｍ及び各ソース側選択ゲート線ＳＧＳｍは、カラム方向に隣接する各ＣＬｍｎ毎に分割されている。
【００５４】
バックゲート線ＢＧは、複数の連結部ＪＰｍｎの下部を覆うように、ロウ方向及びカラム方向に２次元的に広がって形成されている。図７に示すように、バックゲート線ＢＧと連結部ＪＰｍｎとの間には、上述したＯＮＯ層ＮＬが形成されている。また、カラム方向に隣接するＵ字状半導体ＳＣｍｎの柱状部ＣＬｍｎの上端には、ソース線ＳＬｎが形成されている。
【００５５】
また、ドレイン側選択ゲート線ＳＧＤｍの上方に延びる柱状部ＣＬｍｎの上端には、プラグ線ＰＬｍｎを介してビット線ＢＬｎが形成されている。各ビット線ＢＬｎは、ソース線ＳＬｎよりも上方に位置するように形成されている。各ビット線ＢＬｎは、ロウ方向に所定間隔を設けてカラム方向に延びるライン状に繰り返し形成されている。本実施の形態では、不揮発性半導体記憶装置１００を作製する際に、Ｕ字状半導体ＳＣｍｎを形成するＵ字管絶縁部Ｉを形成するＵ字管としての中空Ｈ１などの導通検査を行う。
【００５６】
次に、図８〜図１５を参照して、Ｕ字管を有した不揮発性半導体記憶装置１００の製造方法を説明する。なお、以下では、メモリトランジスタ領域１２の製造方法について説明し、メモリトランジスタ領域１２の終端及び周辺領域の製造方法についてはその説明を省略する。
【００５７】
図８〜図１５は、Ｕ字管を有した不揮発性記憶装置の製造手順の一例を模式的に示す断面図である。図８〜図１５では、メモリトランジスタ領域１２の断面図を示している。図８〜図１５において、（ａ）はロウ方向の断面図であり、（ｂ）はカラム方向の断面図である。
【００５８】
先ず、図８に示すように、半導体基板Ｂａを用意する。次に、半導体基板Ｂａ上に酸化シリコン（ＳｉＯ２）及びポリシリコン（ｐ−Ｓｉ）を堆積させた後、リソグラフィ法やＲＩＥ法、イオン注入法を用いて、メモリトランジスタ領域１２にて、バックゲート絶縁層２１、バックゲート導電層２２を形成する。続いて、バックゲート導電層２２を堀込み、バックゲートホール２４を形成する。バックゲートホール２４は、ロウ方向に短手、カラム方向に長手となるような島状の開口部を有するように形成する。バックゲートホール２４は、ロウ方向及びカラム方向に所定間隔毎に形成する。
【００５９】
次に、バックゲートホール２４内を埋めるように窒化シリコン（ＳｉＮ）を堆積させる。続いて、化学機械研磨法（ＣＭＰ：Chemical Mechanical Polishing）、又はＲＩＥ法でバックゲート導電層２２の上部の窒化シリコン（ＳｉＮ）を除去し、バックゲートホール２４内に第１犠牲層９１を形成する。なお、図８に示すように、バックゲートホール２４は、バックゲート導電層２２を貫通しない深さまで形成しているが、バックゲート導電層２２を貫通するように形成してもよい。
【００６０】
次に、図９に示すように、バックゲート導電層２２及び犠牲層９１上に、交互に酸化シリコン（ＳｉＯ２）、ポリシリコン（ｐ−Ｓｉ）を積層させ、第１〜第４板状ワード線間絶縁層３１ａ’〜３１ｄ’、第１〜第４板状ポリシリコン導電層３２ａ’〜３２ｄ’、及び第１板状分離絶縁層３３ａ’を形成する。これら第１〜第４板状ワード線間絶縁層３１ａ’〜３１ｄ’、第１〜第４板状ポリシリコン導電層３２ａ’〜３２ｄ’、及び第１板状分離絶縁層３３ａ’は、積層方向に直交する方向（ロウ方向、及びカラム方向）に２次元的に広がるように形成される。
【００６１】
続いて、第１〜第４板状ワード線間絶縁層３１ａ’〜３１ｄ’、第１〜第４板状ポリシリコン層３２ａ’〜３２ｄ’、及び第１板状分離絶縁層３３ａ’，３３ｂ’を貫通するように第１メモリホール３５ａを形成する。第１メモリホール３５ａは、バックゲートホール２４のカラム方向の両端付近に整合する位置に形成する。第１メモリホール３５ａ内には、窒化シリコン（ＳｉＮ）を堆積させ、第２犠牲層９２ａを形成する。
【００６２】
続いて、第１板状分離絶縁層３３’ａ上に、交互に酸化シリコン（ＳｉＯ２）、ポリシリコン（ｐ−Ｓｉ）を積層させ、第５〜第８板状ワード線間絶縁層３１ｅ’〜３１ｈ’、第５〜第８板状ポリシリコン層３２ｅ’〜３２ｈ’、及び第２板状分離絶縁層３３ｂ’を形成する。これら第５〜第８板状ワード線間絶縁層３１ｅ’〜３１ｈ’、第５〜第８板状ポリシリコン層３２ｅ’〜３２ｈ’、及び第２板状分離絶縁層３３ｂ’は、積層方向に直交する方向（ロウ方向、及びカラム方向）に２次元的に広がるように形成される。
【００６３】
続いて、第２板状分離絶縁層３３ｂ’、第５〜第８板状ワード線間絶縁層３１ｅ’〜３１ｈ’、及び第５〜第８板状ポリシリコン層３２ｅ’〜３２ｈ’、第１板状分離絶縁層３３ａ’を貫通し、第４板状ワード線ポリシリコン層３２ｄ’を掘り込むように第２メモリホール３５ｂを形成する。第２メモリホール３５ｂは、第１メモリホール３５ａに整合する位置に形成する。第２メモリホール３５ｂ内には、窒化シリコン（ＳｉＮ）を堆積させ、第３犠牲層９２ｂを形成する。
【００６４】
次に、図１０に示すように、第１犠牲層９１、第２犠牲層９２ａ、及び第３犠牲層９２ｂを除去する。例えば、第１犠牲層９１、第２犠牲層９２ａ、及び第３犠牲層９２ｂの除去は、熱燐酸溶液中で行う。このような図１０に示す工程を経て、再び、第１メモリホール３５ａ、第２メモリホール３５ｂ、及びバックゲートホール２４が形成される。第１メモリホール３５ａ、第２メモリホール３５ｂ、及びバックゲートホール２４は、連通しており、ロウ方向からみてＵ字状に形成されている。ここでの第１メモリホール３５ａ、第２メモリホール３５ｂ、及びバックゲートホール２４が、図１などに示したＵ字管６に対応している。例えば、第１メモリホール３５ａ、第２メモリホール３５ｂ、及びバックゲートホール２４を形成した後に、第２板状分離絶縁層３３ｂ’上に可塑性膜４を形成してＵ字管６の導通検査が行なわれる。
【００６５】
続いて、希フッ酸処理により、露出したバックゲート導電層２２の表面、及び露出した第１〜第８板状ポリシリコン層３２ａ〜３２ｈの表面を清浄化し、自然酸化膜を除去する。なお、希フッ酸処理によってＵ字管６内の自然酸化膜を除去した後に、第２板状分離絶縁層３３ｂ’上に可塑性膜４を形成してＵ字管６の導通検査を行ってもよい。
【００６６】
続いて、図１１に示すように、バックゲートホール２４、第１メモリホール３５ａ、及び第２メモリホール３５ｂに面する側壁、及び第２板状分離絶縁層３３ｂ’を覆うように、メモリゲート絶縁層６２を形成する。具体的には、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）を堆積させ、メモリゲート絶縁層６２を形成する。なお、メモリゲート絶縁層６２を形成した後に、メモリゲート絶縁層６２の上面上に可塑性膜４を形成してＵ字管６の導通検査を行ってもよい。
【００６７】
次に、図１２に示すように、メモリゲート絶縁層６２上に、アモルファスシリコン（ａ−Ｓｉ）を堆積させ、アモルファスシリコン層９３を形成する。アモルファスシリコン層９３は、中空９３ａを有するように形成する。換言すると、アモルファスシリコン層９３は、バックゲートホール２４内、第１メモリホール３５ａ内、及び第２メモリホール３５ｂ内を完全に埋めないように形成する。なお、アモルファスシリコン層９３を形成した後に、アモルファスシリコン層９３の上面上に可塑性膜４を形成してＵ字管６の導通検査を行ってもよい。
【００６８】
続いて、中空９３ａに面するアモルファスシリコン層９３の側壁を熱酸化させ、酸化シリコン（ＳｉＯ２）を形成する。また、残存したアモルファスシリコン層９３を結晶化させ、ポリシリコン（ｐ−Ｓｉ）を形成し、図１３に示すように、Ｕ字状半導体層６３を形成する。また、Ｕ字状半導体層６３の中空９３ａに形成された酸化シリコン（ＳｉＯ２）上に、さらにＣＶＤ（Chemical Vapor Deposition）法にて酸化シリコン（ＳｉＯ２）を堆積し、中空９３ａ内を埋めるように内部絶縁層６４を形成する。さらに、ＣＭＰ処理により、第２板状分離絶縁層３３ｂ’上に堆積されたメモリゲート絶縁層６２、Ｕ字状半導体層６３、及び内部絶縁層６４を除去する。
【００６９】
この後、図１４に示すように、第２板状分離絶縁層３３ｂ’を覆うように窒化シリコン（ＳｉＮ）を堆積させ、メモリ保護絶縁層３４を形成する。そして、ロウ方向に延び、カラム方向に所定間隔を設けて繰り返してライン状にメモリ分離溝９４を形成する。メモリ分離溝９４は、カラム方向における第１メモリホール３５ａ及び第２メモリホール３５ｂの間に位置するように形成する。メモリ分離溝９４は、メモリ保護絶縁層３４’、第１〜第８板状ワード線間絶縁層３１ａ’〜３１ｈ’、第１〜第８板状ポリシリコン層３２ａ’〜３２ｈ’、及び第１，第２分離絶縁層３３ａ’，３３ｂ’を貫通するように形成する。
【００７０】
メモリ分離溝９４の形成工程によって、第１〜第８板状ワード線間絶縁層３１ａ’〜３１ｈ’は、ロウ方向に平行に延びる形状を有し、カラム方向に第１の間隔を設けて繰り返しライン状に形成された第１〜第８ワード線間絶縁層３１ａ〜３１ｈとなる。また、第１〜第８板状ポリシリコン層３２ａ’〜３２ｈ’は、ロウ方向に平行に延びる形状を有し、カラム方向に第１の間隔を設けて繰り返しライン状に形成された第１〜第８ワード線導電層３２ａ〜３２ｈとなる。また、第１，第２板状分離絶縁層３３ａ’，３３ｂ’は、ロウ方向に平行に延びる形状を有し、カラム方向に第１の間隔を設けて繰り返しライン状に形成された第１，第２分離絶縁層３３ａ，３３ｂとなる。
【００７１】
続いて、メモリ分離溝９４の側面にコバルト（Ｃｏ）膜をＣＶＤ法により堆積させる。この後、更に、ＲＴＡ(Rapid Thermal Annealing）処理を施すことにより、コバルト膜は、第１〜第８ワード線導電層３２ａ〜３２ｈを構成するポリシリコン（ｐ−Ｓｉ）と自己整合的に反応し、第１〜第８ワード線導電層３２ａ〜３２ｈの表面にシリサイド膜３６を形成する。なお、未反応のコバルト膜は、硫酸・過酸化水素水混合液中で除去する。そして、窒化シリコン（ＳｉＮ）にてメモリ分離溝９４を埋め、メモリ保護絶縁層３４をメモリ分離溝９４内へと延びるように形成する。
【００７２】
このようにして形成された、半導体基板Ｂａと第１板状ワード線間絶縁層３１ａ’との間の層が、後述のバックゲートトランジスタ層２０となる。また、第１板状ワード線間絶縁層３１ａ’〜メモリ保護絶縁層３４までの層が後述のメモリトランジスタ層３０となる。
【００７３】
この後、図１５に示すように、メモリトランジスタ層３０の上層側に選択トランジスタ層４０と配線層５０が形成される。これにより、メモリトランジスタ領域１２（メモリストリングスＭＳ）は、半導体基板Ｂａから積層方向に、順次、バックゲートトランジスタ層２０、メモリトランジスタ層３０、選択トランジスタ層４０、及び配線層５０を有した構成となる。
【００７４】
バックゲートトランジスタ層２０は、上述したバックゲートトランジスタＢＧＴｒｍｎとして機能する。メモリトランジスタ層３０は、上述したメモリトランジスタＭＴｒｍｎとして機能する。メモリトランジスタ層３０は、上述したソース側選択トランジスタ層ＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎとして機能する。
【００７５】
選択トランジスタ層４０は、メモリ保護絶縁層３４の上に堆積されたドレイン側導電層４１、ソース側導電層４２、層間絶縁層４３、選択トランジスタ絶縁層４４を有する。また、選択トランジスタ層４０は、選択トランジスタ絶縁層４４及びドレイン側導電層４１を貫通するように形成されたドレイン側ホール４５ａを有する。また、選択トランジスタ層４０は、選択トランジスタ絶縁層４４及びソース側導電層４２を貫通するように形成されたソース側ホール４５ｂを有する。カラム方向に隣接するソース側ホール４５ｂの上部には選択トランジスタ絶縁層４４を掘り込むようにソース線配線溝４５ｃが形成されている。
【００７６】
上記構成において、ドレイン側ホール４５ａに面する側壁には、ドレイン側ゲート絶縁層６１ａが形成されている。また、ソース側ホール４５ｂに面する側壁には、ソース側ゲート絶縁層６１ｂが形成されている。また、ソース側ホール４５ｂの第１の高さからソース線配線溝４５ｃ内を満たすようにソース線導電層６５が形成されている。ソース線導電層６５は、半導体基板Ｂａ平行な板状に形成されている。
【００７７】
配線層５０は、選択トランジスタ絶縁層４４上に順次積層された第１配線絶縁層５１、第２配線絶縁層５２、第３配線絶縁層５３、及び第４配線絶縁層５４を有する。また、配線層５０は、第１配線絶縁層５１を堀込むように形成されたビット線配線溝５６ａ、及びビット線配線溝５６ａの下方から第１配線絶縁層５１を貫通するように形成されたビット線プラグホール５６を有する。
【００７８】
ビット線配線溝５６ａ内には、ビット線導電層５５が形成されている。また、ドレイン側ホール４５ａ内のＵ字状半導体層６３の上面からビット線プラグホール５６の開口部まで、ビット線プラグ層５７が形成されている。
【００７９】
なお、本実施の形態では、可塑性膜４で覆ったシリコンウエハー１を真空環境下にさらしたが、可塑性膜４で覆ったシリコンウエハー１を加圧環境下にさらしてもよい。この場合も、Ｕ字管６のホール底に残渣物３が付着していれば、可塑性膜４はＵ字管６内での圧力とＵ字管６外での圧力との差によって変形する。
【００８０】
また、本実施の形態では、欠陥検査の際に可塑性膜４を圧力差によって膨らませる場合について説明したが、開口部を覆う開口被膜を圧力差によって破壊させてもよい。また、開口被膜が、負圧環境下（真空中など）や加圧環境下（大気圧以上の圧力）でのみ変形状態を保ち、大気圧環境下では元の形状に戻る場合、開口被膜が変形したか否かを負圧環境下または加圧環境下で検査してもよい。
【００８１】
また、本実施の形態では、大気圧環境下で可塑性膜４を形成し、負圧環境下にさらして可塑性膜４を変形させる場合について説明したが、可塑性膜４を負圧環境下や加圧環境下で形成してもよい。可塑性膜４を負圧環境下で形成した場合、可塑性膜４を加圧環境下または大気圧中にさらすことによって変形させることができる。また、可塑性膜４を加圧環境下で形成した場合、可塑性膜４を負圧環境下または大気圧中にさらすことによって変形させることができる。このように、可塑性膜４で覆われたシリコンウエハー１を、可塑性膜４を形成した際の圧力環境下（第１の気圧状態）とは異なる圧力環境下（第２の気圧状態）にさらすことによって、可塑性膜４を変形させることが可能となる。
【００８２】
また、開口被膜としては熱可塑性の膜を用いてもよい。この場合、開口被膜に熱を与えた状態でシリコンウエハー１を負圧環境下にさらす。これにより、Ｕ字管６のホール底に残渣物３が付着していれば開口被膜は変形する。
【００８３】
また、開口被膜としては熱硬化性の膜を用いてもよい。この場合、シリコンウエハー１を負圧環境下にさらした状態で開口被膜に熱を与える。これにより、Ｕ字管６のホール底に残渣物３が付着していれば可塑性膜４は変形した状態で硬化する。
【００８４】
このように実施の形態によれば、可塑性膜４で覆われたシリコンウエハー１を真空状態にさらすことによって、Ｕ字管６のホール底に残渣物３が残っているＵ字管６上の可塑性膜４を変形させているので、Ｕ字管６（管状コンタクトホール）の導通状態を容易に検査できる。
【００８５】
また、従来の二次電子を検出する欠陥検査装置では、検査対象物がアースに導通していなければならないが、本実施の形態では可塑性膜４（栓材）の変形を検出するので検査対象物のアース導通の有無にかかわらずシリコンウエハー１の全面検査が可能になる。
【００８６】
また、パターン異常を検出する光学欠陥検査では、表面から実穴の観察しかできなかったが、本実施の形態では、表面から実穴を観察することができないコンタクトホール内部の欠陥を間接的に検出することが可能となる。したがって、アスペクトの大きいコンタクトホールであってもシリコンウエハー１の全面検査が可能となる。
【００８７】
また、Ｕ字管６の開口部に可塑性膜４を形成しておくので、可塑性膜４の変形の有無を容易に判断することが可能となる。また、可塑性膜４は、Ｕ字管６の開口穴内に入り込まないよう配線層１０上に形成されるので、小さな気圧差で可塑性膜４を変形させることが可能になるとともに、欠陥検査後の可塑性膜４の除去が容易になる。
【符号の説明】
【００８８】
１ シリコンウエハー、２ 配線層、３ 残渣物、４ 可塑性膜、５ 真空チャンバ、６ Ｕ字管、７ 真空ポンプ、８ シリコン酸化膜、９ 埋め込み材、１０ 配線層、１１ 欠陥空間、２０ バックゲートトランジスタ層、３０ メモリトランジスタ層、４０ 選択トランジスタ層、５０ 配線層、１００ 不揮発性半導体記憶装置。
【技術分野】
【０００１】
本発明は、半導体装置の欠陥検査方法に関する。
【背景技術】
【０００２】
半導体装置は、膜の積層、コンタクトホールの形成、配線材料のコンタクトホールへの埋め込み等によって作製される。コンタクトホールを形成する際には、コンタクトホールが導通していなければ、コンタクトホールのホール内全体に配線材料を埋め込むことができないので、半導体装置を製造する際にはコンタクトホールの導通検査が行なわれる。
【０００３】
コンタクトホールを形成した後の導通確認方法として、例えば、二次電子像を用いたＶＣ検査（Voltage Contrast）や基板電流測定装置を用いた検査などがある。これらの導通確認方法は、何れもホール底の導電膜がアースに落ちている必要がある（シリコンウエハー基板に導通している必要がある）。ところが、実際の半導体製品は必ずしもホール底の導電膜がアースに落ちているとは限らない。ホール底の導電膜の下層に絶縁膜が形成されている場合があるからである。
【０００４】
アスペクト比（ホール直径に対する深さの比率）が大きなコンタクトホールを形成しなければならない半導体装置の１つとして、複数層のメモリセルアレイを積層した半導体記憶装置がある（例えば、特許文献１参照）。
【０００５】
しなしながら、この半導体記憶装置では、ホール底の導電膜がシリコンウエハー基板に導通している場合であっても、アスペクト比が大きい（コンタクトホールの深さが深い）ために、二次電子のほとんどがホールの側壁に衝突してしまい、コンタクトホールの導通状態を検査できないなどの不具合があった。また、光学欠陥検査の場合、アスペクト比が大きいと、光がホール底に届かないのでコンタクトホールの導通状態を検査できなかった。例えば、二次電子を用いた欠陥検査や光学欠陥検査の場合、アスペクト比が約５以上（深さ２００ｎｍ程度以上）のコンタクトホールを検査することはできなかった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１５５７５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、コンタクトホールの導通状態を容易に検査できる欠陥検査方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本願発明の一態様によれば、半導体装置を作製する際に基板上に形成され、２つの筒状のコンタクトホールが底面側で接続されて管状を成すとともに前記管状の両端が前記基板上面に設けられた２つの開口部で開口している管状コンタクトホールに対し、前記開口部のうち一方の開口部を覆う被膜を第１の気圧状態で形成する被膜形成ステップと、前記被膜で覆われた基板を前記第１の気圧とは異なる第２の気圧状態にさらすことによって、前記管状コンタクトホールのうち前記管状コンタクトホールの管状の一部が塞がっている管状コンタクトホール上の被膜を変形させる気圧変更ステップと、前記被膜が変形したか否かを観察することによって、前記管状コンタクトホールの管状の一部が塞がっているか否かを検査する検査ステップと、を含むことを特徴とする欠陥検査方法が提供される。
【発明の効果】
【０００９】
本発明によれば、コンタクトホールの導通状態を容易に検査できるという効果を奏する。
【図面の簡単な説明】
【００１０】
【図１】図１は、実施の形態に係る欠陥検査方法の概念を説明するための図である。
【図２】図２は、圧力差による可塑性膜の変形を説明するための図である。
【図３−１】図３−１は、Ｕ字管の製造方法の概略手順の一例を模式的に示す断面図である（その１）。
【図３−２】図３−２は、Ｕ字管の製造方法の概略手順の一例を模式的に示す断面図である（その２）。
【図３−３】図３−３は、図３−２は、Ｕ字管の製造方法の概略手順の一例を模式的に示す断面図である（その３）。
【図３−４】図３−４は、図３−２は、Ｕ字管の製造方法の概略手順の一例を模式的に示す断面図である（その４）。
【図３−５】図３−５は、図３−２は、Ｕ字管の製造方法の概略手順の一例を模式的に示す断面図である（その５）。
【図３−６】図３−６は、図３−２は、Ｕ字管の製造方法の概略手順の一例を模式的に示す断面図である（その６）。
【図３−７】図３−７は、図３−２は、Ｕ字管の製造方法の概略手順の一例を模式的に示す断面図である（その７）。
【図３−８】図３−８は、図３−２は、Ｕ字管の製造方法の概略手順の一例を模式的に示す断面図である（その８）。
【図３−９】図３−９は、図３−２は、Ｕ字管の製造方法の概略手順の一例を模式的に示す断面図である（その９）。
【図４】図４は、可塑性膜のパターニング形状の一例を示す図である。
【図５】図５は、不揮発性半導体記憶装置の概略構成を示す図である。
【図６】図６は、不揮発性半導体記憶装置のメモリトランジスタ領域の一部を示す概略斜視図である。
【図７】図７は、図６の一部拡大断面図である。
【図８】図８は、Ｕ字管を有した不揮発性記憶装置の製造手順の一例を模式的に示す断面図（その１）である。
【図９】図９は、Ｕ字管を有した不揮発性記憶装置の製造手順の一例を模式的に示す断面図（その２）である。
【図１０】図１０は、Ｕ字管を有した不揮発性記憶装置の製造手順の一例を模式的に示す断面図（その３）である。
【図１１】図１１は、Ｕ字管を有した不揮発性記憶装置の製造手順の一例を模式的に示す断面図（その４）である。
【図１２】図１２は、Ｕ字管を有した不揮発性記憶装置の製造手順の一例を模式的に示す断面図（その５）である。
【図１３】図１３は、Ｕ字管を有した不揮発性記憶装置の製造手順の一例を模式的に示す断面図（その６）である。
【図１４】図１４は、Ｕ字管を有した不揮発性記憶装置の製造手順の一例を模式的に示す断面図（その７）である。
【図１５】図１５は、Ｕ字管を有した不揮発性記憶装置の製造手順の一例を模式的に示す断面図（その８）である。
【発明を実施するための形態】
【００１１】
以下に添付図面を参照して、本発明の実施の形態に係る欠陥検査方法を詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。
【００１２】
（実施の形態）
図１は、実施の形態に係る欠陥検査方法の概念を説明するための図である。コンタクトホールの導通検査（欠陥検査）が困難な半導体装置の一例として、例えば電気的に書換え可能な抵抗変化素子の抵抗値情報（例えば高抵抗状態や低抵抗状態）を、不揮発に記憶するＢｉＣＳ（Bit-Cost Scalable）がある。このようなＢｉＣＳは、断面形状がＵ字型となるコンタクトホールが形成される。このＵ字型のコンタクトホールは、例えば２本のコンタクトホールを上面側から底面側へ形成した後、２本のコンタクトホールの穴底同士が接続（連結）されるよう穴あけされて形成される。
【００１３】
本実施の形態では、このようなＵ字形状を有したコンタクトホールの導通検査を行う。図１では、真空チャンバ５内に搬入された基板の断面図を示している。半導体装置を形成する基板であるシリコンウエハー１上には、配線層２が形成され、この配線層２内にＵ字形状を有した管状のコンタクトホール（以下、Ｕ字管６という）が形成されている。Ｕ字管６は、断面形状がＵ字型を有したコンタクトホールであり、配線層２の上面で管の端部が開口している。
【００１４】
２本のコンタクトホールの穴底同士が接続される箇所（以下、ホール底という）は、例えばウエットエッチングなどによって形成される。このとき、エッチング不良によってホール底が導通しない場合がある。Ｕ字管６は、配線材料が埋め込まれる箇所であり、ホール底が導通していなければ、配線材料を埋め込んでも配線がホール底部分で断線状態となる。このため、本実施の形態では、Ｕ字管６のホール底が導通しているか否かの欠陥検査を行う。
【００１５】
図１では、左側のＵ字管６のホール底に残渣物３が残り、右側のＵ字管６のホール底が正常である場合を示している。換言すると、左側のＵ字管６は一方の開口部から他方の開口部まで導通せず、右側のＵ字管６は一方の開口部から他方の開口部まで導通している。
【００１６】
Ｕ字管６が形成された後、Ｕ字管６が有する２つの開口部うちの一方の開口部に、可塑性の材料（可塑性膜４）で栓をする。可塑性膜４は、一度変形すると、その後も変形状態を保ち、元の形状に戻らない被膜である。可塑性膜４でＵ字管６の一方の開口部が閉ざされたシリコンウエハー１は、真空チャンバ５内に搬入され、真空チャンバ５内が真空ポンプ７によって真空引きされる。換言すると、Ｕ字管６の一方の開口部は、被膜である可塑性膜４によって覆われ、他方の開口部は開口した状態でシリコンウエハー１が真空引きされる。これにより、シリコンウエハー１は、負圧環境下（大気圧以下の圧力）にさらされる。
【００１７】
ホール底にウエットエッチングでの残渣物３が付着している場合、可塑性膜４はＵ字管６内での圧力とＵ字管６外での圧力との差（可塑性膜４の上面側と底面側との圧力差）によって変形する。
【００１８】
図２は、圧力差による可塑性膜の変形を説明するための図である。図２の（ａ）では、正常なＵ字管６を真空引きした場合の可塑性膜４の変化を示し、図２の（ｂ）では、欠陥（残渣物３）を有したＵ字管６を真空引きした場合の可塑性膜４の変化を示している。
【００１９】
正常なＵ字管６と残渣物３を有したＵ字管６とは、ともに可塑性膜４が形成された状態では、Ｕ字管６内、Ｕ字管６外ともに大気圧である。図２では、大気圧となっている領域を「＋」で示している。この後、正常なＵ字管６、残渣物３を有したＵ字管６は真空引きされる。図２では、真空となっている領域を「−」で示している。
【００２０】
正常なＵ字管６を真空引きした場合、Ｕ字管６内、Ｕ字管６外ともに真空となる。このため、Ｕ字管６内とＵ字管６外とで圧力差は生じず、この結果、可塑性膜４は変形することなく原型のままである。
【００２１】
一方、残渣物３を有したＵ字管６を真空引きした場合、Ｕ字管６内のうち残渣物３とＵ字管６の開口部（可塑性膜４に覆われていない側の開口部）とで挟まれた領域は、真空となる。また、Ｕ字管６外も真空となる。ところが、Ｕ字管６内のうち残渣物３と可塑性膜４とで挟まれた領域は大気圧のままである。このため、Ｕ字管６内とＵ字管６外とで圧力差が生じ、この結果、可塑性膜４は変形する。具体的には、可塑性膜４は、真空側であるＵ字管６の外側へ膨らむ。可塑性膜４は、可塑性を有しているので、残渣物３を有したＵ字管６は、大気圧に戻しても変形したままである。
【００２２】
可塑性膜４をＵ字管６の一方の開口部に形成したシリコンウエハー１は、真空引きされた後、大気圧下に戻される。そして、Ｕ字管６の欠陥検査として、真空引きした後の可塑性膜４が光学顕微鏡などで観察される。可塑性膜４が、上面側に膨らんでいるＵ字管６は欠陥を有したＵ字管６と判断され、変形していない可塑性膜４は正常なＵ字管６と判断される。
【００２３】
つぎに、Ｕ字管６の形成方法の概略について説明する。図３−１〜図３−９は、Ｕ字管の製造方法の概略手順の一例を模式的に示す断面図である。まず、シリコンウエハー１などの半導体基板上に下地となるシリコン酸化膜８などの絶縁膜が形成される（図３−１）。この後、シリコン酸化膜８のうち、ホール底（折り返し底）となる箇所をＲＩＥ（Reactive Ion Etching）などによって加工する（図３−２）。そして、ホール底となる箇所に埋め込み材９を埋め込む（図３−３）。埋め込み材９は、上層に配線パターンを形成するための膜であり、後に薬液溶解される膜（例えば窒化膜）である。
【００２４】
この後、シリコン酸化膜８および埋め込み材９の上面に配線パターとするためのシリコンや金属等の配線材料膜（配線層１０）を形成する（図３−４）。配線層１０を形成した後、配線層１０にＵ字管６を形成するためのコンタクトホールをＲＩＥなどによって形成する。コンタクトホールは、１つのＵ字管６に対して２つずつ形成される（図３−５）。そして、形成したコンタクトホール上から埋め込み材９のウエットエッチングを行ない、これにより埋め込み材９をホール底から除去する。埋め込み材９をホール底から除去する際、ウエットエッチング不良により残渣物３がホール底に残る場合がある（図３−６）。
【００２５】
埋め込み材９をホール底から除去した後、可塑性膜４として例えばポリマー樹脂、ポリマーフィルムなどを、膜厚２００ｎｍ程度、配線層１０上に形成する（図３−７）。このとき、可塑性膜４は、Ｕ字管６の開口穴内に入り込まないよう配線層１０上に形成する。なお、可塑性膜４は、可塑性膜４の一部がＵ字管６の開口穴内に入り込むよう配線層１０上に形成してもよい。この後、Ｕ字管６の開口部のうち一方の開口部にのみ（折り返し管の片側だけ）栓がされるよう可塑性膜４をパターニングする（図３−８）。Ｕ字管６の一方の開口部のみが可塑性膜４で覆われたシリコンウエハー１は、真空チャンバ５内に搬入される。そして、真空ポンプ７によって、真空チャンバ５内（系全体）が真空にされる。
【００２６】
Ｕ字管６内のうち残渣物３と可塑性膜４とで挟まれた領域（欠陥空間１１）は、大気圧（１０１３ｈＰａ）であるのに対し、外圧（欠陥空間１１以外の真空チャンバ５内）は負圧（例えば１ｅ−１Ｐａ）となる。このため、欠陥空間１１と欠陥空間１１以外の領域との間（可塑性膜４の上面側と底面側との間）で気圧差が生じ、可塑性膜４は図３−９に示すように変形する。本実施の形態では、この可塑性膜４の変形を欠陥検査にて検出する。
【００２７】
なお、可塑性膜４は、何れの方法によって一方の開口部上に形成してもよい。例えば、可塑性膜４をフィルムとしてＵ字かんの開口部全面に貼り付けてもよいし、レジストなどの所定の液体（膜）をシリコンウエハー１上の全面に塗布してもよい。これらの場合、貼り付けたフィルムや塗布されたレジスト等を所定の箇所だけ感光させることによって可塑性膜４をＵ字間６の一方の開口部のみにパターニングする。
【００２８】
また、可塑性膜４をディスペンス装置などによってノズルで塗布してもよいし、印刷装置などによって印刷してもよい。可塑性膜４をディスペンス装置によって塗布する場合、Ｕ字管６の一方の開口部上にのみディスペンス装置によって可塑性膜４を塗る。また、印刷装置で印刷する場合、Ｕ字管６の一方の開口部上にのみ印刷装置によって可塑性膜４を印刷する。
【００２９】
また、Ｕ字管６の開口部を覆う被膜としては可塑性膜４に限らず、他の被膜であってもよい。Ｕ字管６の開口部を覆う被膜（開口被膜）としては、Ｕ字管６内とＵ字管６外との間で所定の圧力差があった場合に変形する材料であればよい。
【００３０】
図４は、可塑性膜のパターニング形状の一例を示す図である。図４では、可塑性膜４の上面図を示している。この図において、紙面の左右方向をＸ方向とし、紙面内の上下方向をＹ方向とする。
【００３１】
シリコンウエハー１上には、Ｕ字管６を形成するＵ字領域２５がＸ方向およびＹ方向に所定の間隔でマトリックス状に配置されている。具体的には、Ｕ字管６の左側の開口部２６Ｌと右側の開口部２６Ｒとを結んだ線（ホール底が延びる方向）が、Ｘ方向と平行になるよう各Ｕ字領域２５が形成されている。そして、シリコンウエハー１上では、複数からなるＵ字領域２５が、１組の領域群２７Ｌや領域群２７ＲとしてＹ方向に並べられている。
【００３２】
各領域群２７Ｌ，２７Ｒ内では、各Ｕ字管６の開口部２６Ｌ，２６ＲがそれぞれＹ方向に並んでいる。隣接する領域群２７Ｌ，２７Ｒ同士は、左側のＵ字管６が有する開口部２６Ｌ、左側のＵ字管６が有する開口部２６Ｒ、右側のＵ字管６が有する開口部２６Ｌ、右側のＵ字管６が有する開口部２６Ｒの順番でＸ方向に並んでいる。
【００３３】
本実施の形態では、Ｕ字領域２５がＸ方向およびＹ方向に所定の間隔でマトリックス状に配置されている場合に、左側のＵ字管６が有する開口部２６Ｒと右側のＵ字管６が有する開口部２６Ｌとが１つの可塑性膜４のパターンで覆われるよう可塑性膜４をパターニングする。
【００３４】
また、１組の領域群２７Ｌ，２７Ｒ内では、各Ｕ字管６の開口部２６Ｌ，２６ＲがそれぞれＹ方向に並んでいるので、可塑性膜４によって１組の領域群２７Ｌ，２７Ｒ内でＹ方向に並ぶ開口部２６Ｌの全てまたは開口部２６Ｒの全てを覆うことができるよう、可塑性膜４をパターニングする。
【００３５】
これにより、１つの可塑性膜４で、隣接する領域群２７Ｌ，２７Ｒのうち、左側の領域群２７Ｌ内に形成される開口部２６Ｒの全てと、右側の領域群２７Ｒ内に形成される開口部２６Ｌと、を覆うよう可塑性膜４がパターニングされている。したがって、可塑性膜４で覆われる領域が大きくなるので、可塑性膜４のパターニングが容易になるとともに、欠陥検査の際の可塑性膜４の観察が容易になる。
【００３６】
このように、本実施の形態では、両端が基板上に開口している管状のコンタクトホールパターンの欠陥検査において、管状のコンタクトホールパターンの片側の開口部を可塑性膜４で栓をしている。そして、半導体装置となるシリコンウエハー１を搬入した真空チャンバ５の系全体を減圧した場合に、加工不良箇所に発生する気圧差によって可塑性膜４を変形させ、変形した可塑性膜４（栓材）を欠陥として検出する。これにより、管途中の加工不良欠陥を検知している。
【００３７】
Ｕ字管６の欠陥検査が完了した後、可塑性膜４はシリコンウエハー１から剥離される。欠陥検査によって、Ｕ字管６に欠陥があると判断された場合、欠陥があると判断されたシリコンウエハー１は、再度埋め込み材９がウエットエッチングなどによってエッチングされる。この後、再度、可塑性膜４がＵ字管６の一方の開口部に形成され、真空チャンバ５内で真空にされる。そして、可塑性膜４が変形しているか否かに基づいて、Ｕ字管６の欠陥検査が行われる。
【００３８】
シリコンウエハー１へは、Ｕ字管６に欠陥が無いと判断されるまで、埋め込み材９がウエットエッチング、可塑性膜４の形成、真空処理、可塑性膜４の変形を判断するための観察などが繰り返し行われる。
【００３９】
欠陥検査によって、Ｕ字管６に欠陥が無いと判断された場合、シリコンウエハー１へは次の処理が行われる。これにより、残渣物３が無いと判断されたシリコンウエハー１を用いて半導体デバイスなどが作製される。
【００４０】
つぎに、本実施の形態の欠陥検査方法を複数層のメモリセルアレイが積層された不揮発性記憶装置に適用した場合の欠陥検査方法について説明する。図５は、不揮発性半導体記憶装置の概略構成を示す図である。図５に示すように、不揮発性半導体記憶装置１００は、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳｍ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤｍ）駆動回路１５、センスアンプ１６、ソース線駆動回路１７、及びバックゲートトランジスタ駆動回路１８を含んで構成されている。
【００４１】
メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。ワード線駆動回路１３は、ワード線ＷＬｍｎに印加する電圧を制御する。ソース側選択ゲート線（ＳＧＳｍ）駆動回路１４は、ソース側選択ゲート線ＳＧＳｍに印加する電圧を制御する。ドレイン側選択ゲート線（ＳＧＤｍ）駆動回路１５は、ドレイン側選択ゲート線ＳＧＤｍに印加する電圧を制御する。センスアンプ１６は、メモリトランジスタから読み出した電位を増幅する。ソース線駆動回路１７は、ソース線ＳＬｎに印加する電圧を制御する。バックゲートトランジスタ駆動回路１８は、バックゲート線ＢＧに印加する電圧を制御する。なお、上記の他、不揮発性半導体記憶装置１００は、ビット線ＢＬにｎに印加する電圧を制御するビット線駆動回路（図示略）を有する。
【００４２】
図６は、不揮発性半導体記憶装置のメモリトランジスタ領域の一部を示す概略斜視図である。本実施の形態においては、メモリトランジスタ領域１２は、メモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ８ｍｎ）、ソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎからなるメモリストリングスＭＳをｍ×ｎ個（ｍ、ｎは自然数）を有している。図６においては、ｍ＝６、ｎ＝２の一例を示している。
【００４３】
図７は、図６の一部拡大断面図である。不揮発性半導体記憶装置１００において、メモリトランジスタ領域１２には、複数のメモリストリングスＭＳが設けられている。メモリストリングスＭＳは、電気的に書き換え可能な複数のメモリトランジスタＭＴｒｍｎが直列に接続された構成を有する。図５及び図６に示すように、メモリストリングスＭＳを構成するメモリトランジスタＭＴｒｍｎは、半導体層を複数積層することによって形成されている。
【００４４】
各メモリストリングスＭＳは、Ｕ字状半導体ＳＣｍｎ、ワード線ＷＬｍｎ（ＷＬｍ１〜ＷＬｍ８）、ソース側選択ゲート線ＳＧＳｍ、ドレイン側選択ゲート線ＳＧＤｍを有する。また、メモリストリングスＭＳは、バックゲート線ＢＧを有する。
【００４５】
Ｕ字状半導体ＳＣｍｎは、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体ＳＣｍｎは、半導体基板Ｂａに対して略垂直方向に延びる一対の柱状部ＣＬｍｎ、及び一対の柱状部ＣＬｍｎの下端を連結させるように形成された連結部ＪＰｍｎを有する。また、図７に示すように、Ｕ字状半導体ＳＣｍｎは、一方の柱状部ＣＬｍｎの上端から連結部ＪＰｍｎを介して他方の柱状部ＣＬｍｎの上端へと連通する中空Ｈ１を有する。中空Ｈ１内には、絶縁部Ｉが形成されている。なお、柱状部ＣＬｍｎは、円柱状であっても、角柱状であってもよい。また、柱状部ＣＬｍｎは、段々形状を有する柱状であってもよい。ここで、ロウ方向は、積層方向に直交する方向であり、後述するカラム方向は、垂直方向及びロウ方向に直交する方向である。
【００４６】
Ｕ字状半導体ＳＣｍｎは、一対の柱状部ＣＬｍｎの中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、Ｕ字状半導体ＳＣｍｎは、ロウ方向及びカラム方向から構成される面内にマトリクス状となるように配置されている。
【００４７】
各層のワード線ＷＬｍｎは、ロウ方向に平行に延びる形状を有している。各層のワード線ＷＬｍｎは、カラム方向に第１の間隔を設けて、互いに絶縁分離してライン状に繰り返して形成されている。
【００４８】
カラム方向の同位置に設けられロウ方向に並ぶメモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ８ｍｎ）のゲートは、同一のワード線ＷＬｍｎに接続されている。各ワード線ＷＬｍｎは、メモリストリングスＭＳに略垂直に配置されている。ワード線ＷＬｍｎのロウ方向の端部及びカラム方向の端部は、階段状に形成されている。なお、ワード線ＷＬｍｎのカラム方向の端部は、階段状に限られない。例えば、ワード線ＷＬｍｎのカラム方向の端部は、カラム方向の所定位置にて揃って形成されていてもよい。
【００４９】
図７に示すように、ワード線ＷＬｍｎと柱状部ＣＬｍｎとの間には、ＯＮＯ（Oxide-Nitride-Oxide）層ＮＬが形成されている。ＯＮＯ層ＮＬは、柱状部ＣＬｍｎに接するトンネル絶縁層ＴＩ、トンネル絶縁層ＴＩに接する電荷蓄積層ＥＣ、及び電荷蓄積層ＥＣに接するブロック絶縁層ＢＩを有する。電荷蓄積層ＥＣは、電荷を蓄積する機能を有する。
【００５０】
上記構成を換言すると、電荷蓄積層ＥＣは、柱状部ＣＬｍｎの側面を取り囲むように形成されている。また、各ワード線ＷＬｍｎは、柱状部ＣＬｍｎの側面及び電荷蓄積層ＥＣを取り囲むように形成されている。また、各々のワード線ＷＬｍｎは、カラム方向に隣接する各柱状部ＣＬｍｎ毎に分割されている。
【００５１】
ドレイン側選択ゲート線ＳＧＤｍは、最上部のワード線ＷＬｍｎの上部に設けられている。ドレイン側選択ゲート線ＳＧＤｍは、ロウ方向に平行に延びる形状を有している。ド
レイン側選択ゲート線ＳＧＤｍは、カラム方向に第１の間隔Ｄ１、又は第２の間隔Ｄ２（Ｄ２＞Ｄ１）を交互に設けて、互いに絶縁分離してライン状に繰り返し形成されている。ドレイン側選択ゲート線ＳＧＤｍは、後述するソース側選択ゲート線ＳＧＳｍを間に挟んで第２の間隔Ｄ２で形成されている。また、ドレイン側選択ゲート線ＳＧＤｍのカラム方向の中心を貫通して柱状部ＣＬｍｎが形成されている。図７に示すように、ドレイン側選択ゲート線ＳＧＤｍと柱状部ＣＬｍｎとの間には、ゲート絶縁層ＤＧＩが形成されている。
【００５２】
ソース側選択ゲート線ＳＧＳｍは、最上部のワード線ＷＬｍｎの上部に設けられている。ソース側選択ゲート線ＳＧＳｍは、ロウ方向に平行に延びる形状を有している。ソース側選択ゲート線ＳＧＳｍは、カラム方向に第１の間隔Ｄ１、第２の間隔Ｄ２を交互に設けて、互いに絶縁分離してライン状に繰り返し形成されている。ソース側選択ゲート線ＳＧＳｍは、ドレイン側選択ゲート線ＳＧＤｍを挟んで第２の間隔Ｄ２で形成されている。また、ソース側選択ゲート線ＳＧＳｍのカラム方向の中心を貫通して柱状部ＣＬｍｎが形成されている。図７に示すように、ソース側選択ゲート線ＳＧＳｍと柱状部ＣＬｍｎとの間には、ゲート絶縁層ＳＧＩが形成されている。
【００５３】
上記構成を換言すると、カラム方向に、第１の間隔Ｄ１を設けて、２つのドレイン側選択ゲート線ＳＧＤｍ、２つのソース側選択ゲート線ＳＧＳｍが、交互に形成されている。また、各ドレイン側選択ゲート線ＳＧＤｍ及び各ソース側選択ゲート線ＳＧＳｍは、柱状部ＣＬｍｎ及びゲート絶縁層ＳＧＩ、ＤＧＩを取り囲むように形成されている。また、各ドレイン側選択ゲート線ＳＧＤｍ及び各ソース側選択ゲート線ＳＧＳｍは、カラム方向に隣接する各ＣＬｍｎ毎に分割されている。
【００５４】
バックゲート線ＢＧは、複数の連結部ＪＰｍｎの下部を覆うように、ロウ方向及びカラム方向に２次元的に広がって形成されている。図７に示すように、バックゲート線ＢＧと連結部ＪＰｍｎとの間には、上述したＯＮＯ層ＮＬが形成されている。また、カラム方向に隣接するＵ字状半導体ＳＣｍｎの柱状部ＣＬｍｎの上端には、ソース線ＳＬｎが形成されている。
【００５５】
また、ドレイン側選択ゲート線ＳＧＤｍの上方に延びる柱状部ＣＬｍｎの上端には、プラグ線ＰＬｍｎを介してビット線ＢＬｎが形成されている。各ビット線ＢＬｎは、ソース線ＳＬｎよりも上方に位置するように形成されている。各ビット線ＢＬｎは、ロウ方向に所定間隔を設けてカラム方向に延びるライン状に繰り返し形成されている。本実施の形態では、不揮発性半導体記憶装置１００を作製する際に、Ｕ字状半導体ＳＣｍｎを形成するＵ字管絶縁部Ｉを形成するＵ字管としての中空Ｈ１などの導通検査を行う。
【００５６】
次に、図８〜図１５を参照して、Ｕ字管を有した不揮発性半導体記憶装置１００の製造方法を説明する。なお、以下では、メモリトランジスタ領域１２の製造方法について説明し、メモリトランジスタ領域１２の終端及び周辺領域の製造方法についてはその説明を省略する。
【００５７】
図８〜図１５は、Ｕ字管を有した不揮発性記憶装置の製造手順の一例を模式的に示す断面図である。図８〜図１５では、メモリトランジスタ領域１２の断面図を示している。図８〜図１５において、（ａ）はロウ方向の断面図であり、（ｂ）はカラム方向の断面図である。
【００５８】
先ず、図８に示すように、半導体基板Ｂａを用意する。次に、半導体基板Ｂａ上に酸化シリコン（ＳｉＯ２）及びポリシリコン（ｐ−Ｓｉ）を堆積させた後、リソグラフィ法やＲＩＥ法、イオン注入法を用いて、メモリトランジスタ領域１２にて、バックゲート絶縁層２１、バックゲート導電層２２を形成する。続いて、バックゲート導電層２２を堀込み、バックゲートホール２４を形成する。バックゲートホール２４は、ロウ方向に短手、カラム方向に長手となるような島状の開口部を有するように形成する。バックゲートホール２４は、ロウ方向及びカラム方向に所定間隔毎に形成する。
【００５９】
次に、バックゲートホール２４内を埋めるように窒化シリコン（ＳｉＮ）を堆積させる。続いて、化学機械研磨法（ＣＭＰ：Chemical Mechanical Polishing）、又はＲＩＥ法でバックゲート導電層２２の上部の窒化シリコン（ＳｉＮ）を除去し、バックゲートホール２４内に第１犠牲層９１を形成する。なお、図８に示すように、バックゲートホール２４は、バックゲート導電層２２を貫通しない深さまで形成しているが、バックゲート導電層２２を貫通するように形成してもよい。
【００６０】
次に、図９に示すように、バックゲート導電層２２及び犠牲層９１上に、交互に酸化シリコン（ＳｉＯ２）、ポリシリコン（ｐ−Ｓｉ）を積層させ、第１〜第４板状ワード線間絶縁層３１ａ’〜３１ｄ’、第１〜第４板状ポリシリコン導電層３２ａ’〜３２ｄ’、及び第１板状分離絶縁層３３ａ’を形成する。これら第１〜第４板状ワード線間絶縁層３１ａ’〜３１ｄ’、第１〜第４板状ポリシリコン導電層３２ａ’〜３２ｄ’、及び第１板状分離絶縁層３３ａ’は、積層方向に直交する方向（ロウ方向、及びカラム方向）に２次元的に広がるように形成される。
【００６１】
続いて、第１〜第４板状ワード線間絶縁層３１ａ’〜３１ｄ’、第１〜第４板状ポリシリコン層３２ａ’〜３２ｄ’、及び第１板状分離絶縁層３３ａ’，３３ｂ’を貫通するように第１メモリホール３５ａを形成する。第１メモリホール３５ａは、バックゲートホール２４のカラム方向の両端付近に整合する位置に形成する。第１メモリホール３５ａ内には、窒化シリコン（ＳｉＮ）を堆積させ、第２犠牲層９２ａを形成する。
【００６２】
続いて、第１板状分離絶縁層３３’ａ上に、交互に酸化シリコン（ＳｉＯ２）、ポリシリコン（ｐ−Ｓｉ）を積層させ、第５〜第８板状ワード線間絶縁層３１ｅ’〜３１ｈ’、第５〜第８板状ポリシリコン層３２ｅ’〜３２ｈ’、及び第２板状分離絶縁層３３ｂ’を形成する。これら第５〜第８板状ワード線間絶縁層３１ｅ’〜３１ｈ’、第５〜第８板状ポリシリコン層３２ｅ’〜３２ｈ’、及び第２板状分離絶縁層３３ｂ’は、積層方向に直交する方向（ロウ方向、及びカラム方向）に２次元的に広がるように形成される。
【００６３】
続いて、第２板状分離絶縁層３３ｂ’、第５〜第８板状ワード線間絶縁層３１ｅ’〜３１ｈ’、及び第５〜第８板状ポリシリコン層３２ｅ’〜３２ｈ’、第１板状分離絶縁層３３ａ’を貫通し、第４板状ワード線ポリシリコン層３２ｄ’を掘り込むように第２メモリホール３５ｂを形成する。第２メモリホール３５ｂは、第１メモリホール３５ａに整合する位置に形成する。第２メモリホール３５ｂ内には、窒化シリコン（ＳｉＮ）を堆積させ、第３犠牲層９２ｂを形成する。
【００６４】
次に、図１０に示すように、第１犠牲層９１、第２犠牲層９２ａ、及び第３犠牲層９２ｂを除去する。例えば、第１犠牲層９１、第２犠牲層９２ａ、及び第３犠牲層９２ｂの除去は、熱燐酸溶液中で行う。このような図１０に示す工程を経て、再び、第１メモリホール３５ａ、第２メモリホール３５ｂ、及びバックゲートホール２４が形成される。第１メモリホール３５ａ、第２メモリホール３５ｂ、及びバックゲートホール２４は、連通しており、ロウ方向からみてＵ字状に形成されている。ここでの第１メモリホール３５ａ、第２メモリホール３５ｂ、及びバックゲートホール２４が、図１などに示したＵ字管６に対応している。例えば、第１メモリホール３５ａ、第２メモリホール３５ｂ、及びバックゲートホール２４を形成した後に、第２板状分離絶縁層３３ｂ’上に可塑性膜４を形成してＵ字管６の導通検査が行なわれる。
【００６５】
続いて、希フッ酸処理により、露出したバックゲート導電層２２の表面、及び露出した第１〜第８板状ポリシリコン層３２ａ〜３２ｈの表面を清浄化し、自然酸化膜を除去する。なお、希フッ酸処理によってＵ字管６内の自然酸化膜を除去した後に、第２板状分離絶縁層３３ｂ’上に可塑性膜４を形成してＵ字管６の導通検査を行ってもよい。
【００６６】
続いて、図１１に示すように、バックゲートホール２４、第１メモリホール３５ａ、及び第２メモリホール３５ｂに面する側壁、及び第２板状分離絶縁層３３ｂ’を覆うように、メモリゲート絶縁層６２を形成する。具体的には、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）を堆積させ、メモリゲート絶縁層６２を形成する。なお、メモリゲート絶縁層６２を形成した後に、メモリゲート絶縁層６２の上面上に可塑性膜４を形成してＵ字管６の導通検査を行ってもよい。
【００６７】
次に、図１２に示すように、メモリゲート絶縁層６２上に、アモルファスシリコン（ａ−Ｓｉ）を堆積させ、アモルファスシリコン層９３を形成する。アモルファスシリコン層９３は、中空９３ａを有するように形成する。換言すると、アモルファスシリコン層９３は、バックゲートホール２４内、第１メモリホール３５ａ内、及び第２メモリホール３５ｂ内を完全に埋めないように形成する。なお、アモルファスシリコン層９３を形成した後に、アモルファスシリコン層９３の上面上に可塑性膜４を形成してＵ字管６の導通検査を行ってもよい。
【００６８】
続いて、中空９３ａに面するアモルファスシリコン層９３の側壁を熱酸化させ、酸化シリコン（ＳｉＯ２）を形成する。また、残存したアモルファスシリコン層９３を結晶化させ、ポリシリコン（ｐ−Ｓｉ）を形成し、図１３に示すように、Ｕ字状半導体層６３を形成する。また、Ｕ字状半導体層６３の中空９３ａに形成された酸化シリコン（ＳｉＯ２）上に、さらにＣＶＤ（Chemical Vapor Deposition）法にて酸化シリコン（ＳｉＯ２）を堆積し、中空９３ａ内を埋めるように内部絶縁層６４を形成する。さらに、ＣＭＰ処理により、第２板状分離絶縁層３３ｂ’上に堆積されたメモリゲート絶縁層６２、Ｕ字状半導体層６３、及び内部絶縁層６４を除去する。
【００６９】
この後、図１４に示すように、第２板状分離絶縁層３３ｂ’を覆うように窒化シリコン（ＳｉＮ）を堆積させ、メモリ保護絶縁層３４を形成する。そして、ロウ方向に延び、カラム方向に所定間隔を設けて繰り返してライン状にメモリ分離溝９４を形成する。メモリ分離溝９４は、カラム方向における第１メモリホール３５ａ及び第２メモリホール３５ｂの間に位置するように形成する。メモリ分離溝９４は、メモリ保護絶縁層３４’、第１〜第８板状ワード線間絶縁層３１ａ’〜３１ｈ’、第１〜第８板状ポリシリコン層３２ａ’〜３２ｈ’、及び第１，第２分離絶縁層３３ａ’，３３ｂ’を貫通するように形成する。
【００７０】
メモリ分離溝９４の形成工程によって、第１〜第８板状ワード線間絶縁層３１ａ’〜３１ｈ’は、ロウ方向に平行に延びる形状を有し、カラム方向に第１の間隔を設けて繰り返しライン状に形成された第１〜第８ワード線間絶縁層３１ａ〜３１ｈとなる。また、第１〜第８板状ポリシリコン層３２ａ’〜３２ｈ’は、ロウ方向に平行に延びる形状を有し、カラム方向に第１の間隔を設けて繰り返しライン状に形成された第１〜第８ワード線導電層３２ａ〜３２ｈとなる。また、第１，第２板状分離絶縁層３３ａ’，３３ｂ’は、ロウ方向に平行に延びる形状を有し、カラム方向に第１の間隔を設けて繰り返しライン状に形成された第１，第２分離絶縁層３３ａ，３３ｂとなる。
【００７１】
続いて、メモリ分離溝９４の側面にコバルト（Ｃｏ）膜をＣＶＤ法により堆積させる。この後、更に、ＲＴＡ(Rapid Thermal Annealing）処理を施すことにより、コバルト膜は、第１〜第８ワード線導電層３２ａ〜３２ｈを構成するポリシリコン（ｐ−Ｓｉ）と自己整合的に反応し、第１〜第８ワード線導電層３２ａ〜３２ｈの表面にシリサイド膜３６を形成する。なお、未反応のコバルト膜は、硫酸・過酸化水素水混合液中で除去する。そして、窒化シリコン（ＳｉＮ）にてメモリ分離溝９４を埋め、メモリ保護絶縁層３４をメモリ分離溝９４内へと延びるように形成する。
【００７２】
このようにして形成された、半導体基板Ｂａと第１板状ワード線間絶縁層３１ａ’との間の層が、後述のバックゲートトランジスタ層２０となる。また、第１板状ワード線間絶縁層３１ａ’〜メモリ保護絶縁層３４までの層が後述のメモリトランジスタ層３０となる。
【００７３】
この後、図１５に示すように、メモリトランジスタ層３０の上層側に選択トランジスタ層４０と配線層５０が形成される。これにより、メモリトランジスタ領域１２（メモリストリングスＭＳ）は、半導体基板Ｂａから積層方向に、順次、バックゲートトランジスタ層２０、メモリトランジスタ層３０、選択トランジスタ層４０、及び配線層５０を有した構成となる。
【００７４】
バックゲートトランジスタ層２０は、上述したバックゲートトランジスタＢＧＴｒｍｎとして機能する。メモリトランジスタ層３０は、上述したメモリトランジスタＭＴｒｍｎとして機能する。メモリトランジスタ層３０は、上述したソース側選択トランジスタ層ＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎとして機能する。
【００７５】
選択トランジスタ層４０は、メモリ保護絶縁層３４の上に堆積されたドレイン側導電層４１、ソース側導電層４２、層間絶縁層４３、選択トランジスタ絶縁層４４を有する。また、選択トランジスタ層４０は、選択トランジスタ絶縁層４４及びドレイン側導電層４１を貫通するように形成されたドレイン側ホール４５ａを有する。また、選択トランジスタ層４０は、選択トランジスタ絶縁層４４及びソース側導電層４２を貫通するように形成されたソース側ホール４５ｂを有する。カラム方向に隣接するソース側ホール４５ｂの上部には選択トランジスタ絶縁層４４を掘り込むようにソース線配線溝４５ｃが形成されている。
【００７６】
上記構成において、ドレイン側ホール４５ａに面する側壁には、ドレイン側ゲート絶縁層６１ａが形成されている。また、ソース側ホール４５ｂに面する側壁には、ソース側ゲート絶縁層６１ｂが形成されている。また、ソース側ホール４５ｂの第１の高さからソース線配線溝４５ｃ内を満たすようにソース線導電層６５が形成されている。ソース線導電層６５は、半導体基板Ｂａ平行な板状に形成されている。
【００７７】
配線層５０は、選択トランジスタ絶縁層４４上に順次積層された第１配線絶縁層５１、第２配線絶縁層５２、第３配線絶縁層５３、及び第４配線絶縁層５４を有する。また、配線層５０は、第１配線絶縁層５１を堀込むように形成されたビット線配線溝５６ａ、及びビット線配線溝５６ａの下方から第１配線絶縁層５１を貫通するように形成されたビット線プラグホール５６を有する。
【００７８】
ビット線配線溝５６ａ内には、ビット線導電層５５が形成されている。また、ドレイン側ホール４５ａ内のＵ字状半導体層６３の上面からビット線プラグホール５６の開口部まで、ビット線プラグ層５７が形成されている。
【００７９】
なお、本実施の形態では、可塑性膜４で覆ったシリコンウエハー１を真空環境下にさらしたが、可塑性膜４で覆ったシリコンウエハー１を加圧環境下にさらしてもよい。この場合も、Ｕ字管６のホール底に残渣物３が付着していれば、可塑性膜４はＵ字管６内での圧力とＵ字管６外での圧力との差によって変形する。
【００８０】
また、本実施の形態では、欠陥検査の際に可塑性膜４を圧力差によって膨らませる場合について説明したが、開口部を覆う開口被膜を圧力差によって破壊させてもよい。また、開口被膜が、負圧環境下（真空中など）や加圧環境下（大気圧以上の圧力）でのみ変形状態を保ち、大気圧環境下では元の形状に戻る場合、開口被膜が変形したか否かを負圧環境下または加圧環境下で検査してもよい。
【００８１】
また、本実施の形態では、大気圧環境下で可塑性膜４を形成し、負圧環境下にさらして可塑性膜４を変形させる場合について説明したが、可塑性膜４を負圧環境下や加圧環境下で形成してもよい。可塑性膜４を負圧環境下で形成した場合、可塑性膜４を加圧環境下または大気圧中にさらすことによって変形させることができる。また、可塑性膜４を加圧環境下で形成した場合、可塑性膜４を負圧環境下または大気圧中にさらすことによって変形させることができる。このように、可塑性膜４で覆われたシリコンウエハー１を、可塑性膜４を形成した際の圧力環境下（第１の気圧状態）とは異なる圧力環境下（第２の気圧状態）にさらすことによって、可塑性膜４を変形させることが可能となる。
【００８２】
また、開口被膜としては熱可塑性の膜を用いてもよい。この場合、開口被膜に熱を与えた状態でシリコンウエハー１を負圧環境下にさらす。これにより、Ｕ字管６のホール底に残渣物３が付着していれば開口被膜は変形する。
【００８３】
また、開口被膜としては熱硬化性の膜を用いてもよい。この場合、シリコンウエハー１を負圧環境下にさらした状態で開口被膜に熱を与える。これにより、Ｕ字管６のホール底に残渣物３が付着していれば可塑性膜４は変形した状態で硬化する。
【００８４】
このように実施の形態によれば、可塑性膜４で覆われたシリコンウエハー１を真空状態にさらすことによって、Ｕ字管６のホール底に残渣物３が残っているＵ字管６上の可塑性膜４を変形させているので、Ｕ字管６（管状コンタクトホール）の導通状態を容易に検査できる。
【００８５】
また、従来の二次電子を検出する欠陥検査装置では、検査対象物がアースに導通していなければならないが、本実施の形態では可塑性膜４（栓材）の変形を検出するので検査対象物のアース導通の有無にかかわらずシリコンウエハー１の全面検査が可能になる。
【００８６】
また、パターン異常を検出する光学欠陥検査では、表面から実穴の観察しかできなかったが、本実施の形態では、表面から実穴を観察することができないコンタクトホール内部の欠陥を間接的に検出することが可能となる。したがって、アスペクトの大きいコンタクトホールであってもシリコンウエハー１の全面検査が可能となる。
【００８７】
また、Ｕ字管６の開口部に可塑性膜４を形成しておくので、可塑性膜４の変形の有無を容易に判断することが可能となる。また、可塑性膜４は、Ｕ字管６の開口穴内に入り込まないよう配線層１０上に形成されるので、小さな気圧差で可塑性膜４を変形させることが可能になるとともに、欠陥検査後の可塑性膜４の除去が容易になる。
【符号の説明】
【００８８】
１ シリコンウエハー、２ 配線層、３ 残渣物、４ 可塑性膜、５ 真空チャンバ、６ Ｕ字管、７ 真空ポンプ、８ シリコン酸化膜、９ 埋め込み材、１０ 配線層、１１ 欠陥空間、２０ バックゲートトランジスタ層、３０ メモリトランジスタ層、４０ 選択トランジスタ層、５０ 配線層、１００ 不揮発性半導体記憶装置。
【特許請求の範囲】
【請求項１】
半導体装置を作製する際に基板上に形成され、２つの筒状のコンタクトホールが底面側で接続されて管状を成すとともに前記管状の両端が前記基板上面に設けられた２つの開口部で開口している管状コンタクトホールに対し、前記開口部のうち一方の開口部を覆う被膜を第１の気圧状態で形成する被膜形成ステップと、
前記被膜で覆われた基板を前記第１の気圧とは異なる第２の気圧状態にさらすことによって、前記管状コンタクトホールのうち前記管状コンタクトホールの管状の一部が塞がっている管状コンタクトホール上の被膜を変形させる気圧変更ステップと、
前記被膜が変形したか否かを観察することによって、前記管状コンタクトホールの管状の一部が塞がっているか否かを検査する検査ステップと、
を含むことを特徴とする欠陥検査方法。
【請求項２】
前記被膜は、可塑性を有していることを特徴とする請求項１に記載の欠陥検査方法。
【請求項３】
前記被膜は、前記管状コンタクトホールの管状内に埋め込まれず前記開口部の上面側を覆うよう形成されることを特徴とする請求項１または２に記載の欠陥検査方法。
【請求項４】
前記被膜は、フィルムの貼り付け、形成対象となる膜の塗布、ディスペンス装置による所定位置への膜の塗り付けまたは印刷装置による所定位置への膜の印刷によって形成されることを特徴とする請求項１〜３のいずれか１つに記載の欠陥検査方法。
【請求項１】
半導体装置を作製する際に基板上に形成され、２つの筒状のコンタクトホールが底面側で接続されて管状を成すとともに前記管状の両端が前記基板上面に設けられた２つの開口部で開口している管状コンタクトホールに対し、前記開口部のうち一方の開口部を覆う被膜を第１の気圧状態で形成する被膜形成ステップと、
前記被膜で覆われた基板を前記第１の気圧とは異なる第２の気圧状態にさらすことによって、前記管状コンタクトホールのうち前記管状コンタクトホールの管状の一部が塞がっている管状コンタクトホール上の被膜を変形させる気圧変更ステップと、
前記被膜が変形したか否かを観察することによって、前記管状コンタクトホールの管状の一部が塞がっているか否かを検査する検査ステップと、
を含むことを特徴とする欠陥検査方法。
【請求項２】
前記被膜は、可塑性を有していることを特徴とする請求項１に記載の欠陥検査方法。
【請求項３】
前記被膜は、前記管状コンタクトホールの管状内に埋め込まれず前記開口部の上面側を覆うよう形成されることを特徴とする請求項１または２に記載の欠陥検査方法。
【請求項４】
前記被膜は、フィルムの貼り付け、形成対象となる膜の塗布、ディスペンス装置による所定位置への膜の塗り付けまたは印刷装置による所定位置への膜の印刷によって形成されることを特徴とする請求項１〜３のいずれか１つに記載の欠陥検査方法。
【図１】
【図２】
【図３−１】
【図３−２】
【図３−３】
【図３−４】
【図３−５】
【図３−６】
【図３−７】
【図３−８】
【図３−９】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３−１】
【図３−２】
【図３−３】
【図３−４】
【図３−５】
【図３−６】
【図３−７】
【図３−８】
【図３−９】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１１−３６４２（Ｐ２０１１−３６４２Ａ）
【公開日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願番号】特願２００９−１４４１８９（Ｐ２００９−１４４１８９）
【出願日】平成２１年６月１７日（２００９．６．１７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願日】平成２１年６月１７日（２００９．６．１７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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