【課題】本発明は、接続電極のピッチを大きくせずにゲートの寄生容量を小さくすることができ、回路の高速化と層間接続の高密度化の両立が図れる積層型半導体装置及びその製造方法を提供することを目的とする。
【解決手段】第１のゲート６０と、該第１のゲートよりも下層に形成された第１及び第２の不純物拡散領域３１、３３とを有する第１の半導体素子７０と、
前記第１のゲートと対向して接合された第２のゲート６５と、該第２のゲートよりも上層に形成された第３及び第４の不純物拡散領域３６、３８とを有する第２の半導体素子７５と、を有することを特徴とする。 （もっと読む）

【課題】短チャネル効果を抑制させつつ微細化を行い、低消費電力化した半導体装置を提供する。
【解決手段】重畳する第１のトランジスタおよび第２のトランジスタからなる第１のインバータと、重畳する第３のトランジスタおよび第４のトランジスタからなる第２のインバータと、第１の選択トランジスタと、第２の選択トランジスタと、を有し、第１のインバータの出力端子、第２のインバータの入力端子および第１の選択トランジスタのソースおよびドレインの一方が接続され、第２のインバータの出力端子、第１のインバータの入力端子および第２の選択トランジスタのソースおよびドレインの一方が接続されることによって、微細化したＳＲＡＭ回路を形成する。 （もっと読む）

【課題】 小型であり、順方向と逆方向の双方で導通可能（スイッチング可能）な半導体装置を提供する。
【解決手段】 第１導電型の第１領域３０と、第２導電型であり、第１領域３０に接している第２領域３２と、第１導電型であり、第２領域３２によって第１領域から分離されている第３領域３６と、第２導電型であり、第３領域３６によって第２領域３２から分離されている第４領域２２と、第１導電型であり、第４領域２２によって第３領域３６から分離されている第５領域２０と、第１領域３０及び第２領域３４と導通している第１電極５６と、第４領域２２及び第５領域２０と導通している第２電極５４と、第２領域３２に対して絶縁膜４２を介して対向している第１ゲート電極４４と、第４領域２２に対して絶縁膜５０を介して対向している第２ゲート電極５２を備えていることを特徴とする半導体装置。 （もっと読む）

【課題】ＭＩＳ−ＨＥＭＴにおいて、閾値電圧の低下を抑制する。
【解決手段】半導体装置は、基板１９と、この基板上に形成されており、電子走行層１３及び電子供給層１５が順次積層されて形成された積層構造体１７とを含む下地１１を具えている。この下地の下地面には、互いに離間し、かつ対向して第１及び第２主電極が形成されている。そして、下地面１１ａの、これら第１主電極４１ａ及び第２主電極４１ｂ間に挟まれた領域内に、ゲート形成用凹部２７が形成されている。更に、半導体装置はゲート絶縁膜２９を具えている。そして、このゲート絶縁膜は、最小でも２．９ｇ／ｃｍ^３の結晶密度で形成されている。また、半導体装置は、ゲート絶縁膜が形成された前記ゲート形成用凹部を埋め込むゲート電極４３を具えている。 （もっと読む）

【課題】 帯電損傷からＨＯＴ回路内のデバイスを保護するための新しい保護スキームを提供すること。
【解決手段】 チップが、半導体基板（５）の下にあるバルク領域（１８）と導電的に連通している基板の第１の領域（２４）内に配置されたバルク・デバイス（２０）を有するＣＭＯＳ構造体を含み、第１の領域（２４）及びバルク領域（２０）は、第１の結晶配向を有する。ＳＯＩデバイス（１０）は、埋込み誘電体層（１６）によって基板のバルク領域から分離された半導体オン・インシュレータ（「ＳＯＩ」）層（１４）内に配置され、ＳＯＩ層は、第１の結晶配向とは異なる結晶配向を有する。一例において、バルク・デバイスは、ｐ型電界効果トランジスタ（「ＰＦＥＴ」）を含み、ＳＯＩデバイスは、ｎ型電界効果トランジスタ（「ＮＦＥＴ」）デバイスを含む。代替的に、バルク・デバイスはＮＦＥＴを含むことができ、ＳＯＩデバイスはＰＦＥＴを含むことができる。ＳＯＩデバイスがバルク・デバイスのゲート導体（２１）と導電的に連通しているゲート導体（１１）を有するとき、バルク領域と逆バイアスがかかった状態で導電的に連通しているダイオードの存在を除いて、ＳＯＩデバイスに帯電損傷が生じることがある。ダイオードは、ゲート導体上の電圧、或いはＳＯＩデバイスのソース又はドレイン領域上の電圧のいずれかがダイオードの破壊電圧を超えたとき、放電電流をバルク領域に伝えるように動作可能である。 （もっと読む）

マルチチャネル半導体デバイスは、完全に、または部分的に量子井戸が空乏化（排除）（depleted）されており、ＣＭＯＳＦＥＴのようなＵＬＳＩデバイスにおいて特に役立つ。マルチチャネル領域（１５）は、最上部のチャネル領域上に、例えばゲート絶縁膜（１４ｃ）により分離されるゲート電極が形成された状態で、基板（１２）上に形成される。マルチチャネル領域（１５）およびゲート電極（１６）の垂直方向の積み重なりが、デバイスによって占有されるシリコン領域を増加させることなく、半導体デバイス中の駆動電流を増加させることができる。
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