【課題】各ビットデータの周波数オフセットの発生を低減しつつ、波形パターン列の接続部の位相を連続にすることができる波形発生器及びそれを備えた信号発生装置並びに波形発生方法及び信号発生方法を提供する。
【解決手段】ＤＣＳ波形発生器１０は、波形パターンのブロックデータを生成するＧｏｌａｙ符号化部１２と、メモリ部１３の記憶容量の範囲内で記憶可能な個数だけ波形パターンのブロックデータを連結した波形パターンブロック列を生成する波形パターン列生成部１４ａと、波形パターンブロック列の先頭の波形パターンのブロックデータから位相差が最小となる波形パターンのブロックデータまでを生成波形データとして決定する連結ブロック決定部１５と、接続部位相差をゼロにする分配位相補正値を算出する位相補正値算出部１６ａと、周波数オフセットを算出する周波数補正値算出部１６ｂと、を備える。 （もっと読む）

【課題】レート信号が高速になった場合でも、タイミングエッジ発生回路のタイムラグの影響を抑制して、試験速度の高速化を図ることを目的とする。
【解決手段】ＤＵＴの試験を行うための波形を発生させる半導体試験装置１は、それぞれ異なるタイミングをタイミングデータとして記憶し、１周期の間に波形を変化させる最大回数分の個数を設けた複数のタイミングメモリ１０と、レート信号を基準としてタイミングデータのタイミングでタイミングエッジを発生し、タイミングメモリよりも多くの個数を設けた複数のタイミングエッジ発生回路１１と、任意のタイミングメモリから任意のタイミングエッジ発生回路１１にタイミングデータを入力させるマトリクス回路５と、タイミングエッジ発生回路１１が発生したタイミングエッジに基づいて波形を出力する波形出力部６と、を備えている。 （もっと読む）

【課題】スクランブラ等の同じ機能の回路であっても、異なる種類の回路を１つの回路で実現することができる準固定回路を提供することである。
【解決手段】複数種類のＣＲＣ（Cycle Redundancy Check）回路の複数ビット同時処理が可能である準固定回路であって、複数のフリップフロップと、第１の入力ビット信号及び前記複数のフリップフロップの出力信号を基に選択的に排他的論理和を演算し、シフト１回目に相当する出力信号を出力するための第１の排他的論理和回路と、第２の入力ビット信号及び前記シフト１回目に相当する出力信号を基に選択的に排他的論理和を演算し、シフト２回目に相当する出力信号を出力するための第２の排他的論理和回路とを有する準固定回路が提供される。 （もっと読む）

【課題】ハードウェアによるノイズ発生処理を容易にし且つ処理部へのノイズデータの供
給速度を向上するのに好適なノイズ生成装置、ノイズ生成システム及びノイズ生成方法を
提供する。
【解決手段】ノイズ生成システム２を、ノイズ発生源１０と、ノイズデータ生成装置２０
とを含んだ構成とし、ノイズ発生源１０は、比較的再現性の周期が長い乱数を発生する第
１の擬似乱数発生方法を用いて作成された第１のノイズデータを出力し、ノイズデータ生
成装置２０は、ノイズデータ発生源１０から、画素数Ｎの画像データの画素毎に、各画素
の各色に対応したｎ個の画素データに対して、１つの第１のノイズデータを取得する。更
に、前記取得した１つの第１のノイズデータに基づき、前記第１の擬似乱数発生方法より
も単純なアルゴリズムの第２の擬似乱数発生方法を用いて、ｎ個以上の第２のノイズデー
タを生成し、当該生成した第２のノイズデータを画像処理部４に出力する。 （もっと読む）

【課題】トリガ信号の到着から、実質的なデータ出力開始までの時間を安定させる。
【解決手段】メモリ５４は、分周クロックD_CLKに従って並列データを供給する。アドレス・カウンタ５２は、トリガ信号が到着するまでは同じアドレスをメモリ５４供給し、トリガ信号が到着するとアドレスを進める。１６進カウンタ６２は、分周クロックよりも高速なクロックCLKをカウントし、分周クロックの周期毎にカウント値が循環する。トリガ情報ラッチ６４は、トリガ信号を受けたときのカウンタ６２のカウント値をラッチし、ＭＵＸ５８に供給する。ＭＵＸ５８は、ラッチ・カウント値に応じて、第１及び第２入力端子第１及び第２入力端子Ｉ_１及びＩ_２に入力された合計３２ビットの並列データから、選択的に１６ビットの並列データを生成する。並直列変換回路６０は、ＭＵＸ５８からの組み替え並列データをクロックCLKに従って直列データに変換する。 （もっと読む）

【課題】物理的条件や製造誤差によっても周期性を有さない乱数生成を行う。
【解決手段】抵抗とコンデンサとコイルと非線形受動素子とが接続されて発振回路を構成すると共に、前記抵抗とコンデンサとコイルの内少なくとも１素子の値を可変する素子値変更手段を備えたアナログカオス回路１０と、前記アナログカオス回路１０へ入力信号を供給する信号源２０と、前記アナログカオス回路１０の出力を所定周期にて取り出しディジタル化して下位側所定ビットを抽出する抽出部３０と、前記抽出部３０により抽出された所定回分のビットを並べて乱数とする乱数構成部４０と、前記抽出部３０の抽出周期に同期して前記素子値変更手段を制御し、素子値の変更を行う変更制御手段５０とを具備する。 （もっと読む）

【課題】トリガ信号に応じたデータ出力開始のタイミングを安定させる。
【解決手段】トリガ検出回路８は、トリガ信号と基準クロックの位相関係を示す位相情報を生成する。データ・パターン発生回路１０では、トリガ信号に応じて、基準クロックに従って並列データを発生する。データ・シフト回路１１は、位相情報に応じて、並列データ中のデータを所定順序に従って基準クロックに対してシフトしたシフト並列データに変換する。並直列変換回路１６は、シフト並列データを直列データに変換する。 （もっと読む）

電力消費の低減のため、動作信号が到来しないと動作しない対象回路（１０）を、定期的に動作させ続けるための動作信号発生回路（１２，１６）を設け、対象回路（１０）をダミー動作する。対象回路（１０）に含まれる回路素子の動作に影響する環境要因による影響を、安定あるいは均衡化させた状態で保持することが可能になり、消費電力を低減しつつ、実際の対象回路の動作時に安定かつ正確な動作が可能となる。
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【課題】 受け渡しするデータの取りうる値が２のべき乗でないときもレーシングの影響を排除する。
【解決手段】 Ｍ分周カウンタ１はクロックfnxにより駆動されＭ個の数値を出力する。エンコーダ２はＭ分周カウンタの出力値を“１”の位置によって表現するＭビットの値に変換する。演算回路３はエンコーダの出力にモジュロ２の演算を行う。Ｄ型ＦＦ４は演算回路の出力をクロックfsでラッチする。Ｄ型ＦＦ５はＤ型ＦＦ４の出力をユーザクロックでラッチする。デコーダ６はユーザクロックに同期してＤ型ＦＦ５の出力をエンコーダの出力値に戻す。Ｎ分周カウンタ７はfsで駆動されＮカウントするとラッチ信号を出力する。Ｄ型ＦＦ８はこのラッチ信号でデコーダ６の出力をラッチする。 （もっと読む）

主シンボルシーケンスを生成し、シーケンス内の各シンボルをランダムに選択された波形に置き換えることにより、波形のシーケンスを生成する。主シンボルシーケンスは、狭い自己相関関数を有し、パルスの列であってもよく、それらパルスは、所定の構成のパケット内に配置される。波形を送信し、送信波形の表現を形成し且つその表現を遅延させ、その表現を、送信波形の反射の結果として受信される信号と相関させることにより、物体を検出することができる。 （もっと読む）