【課題】 できるだけ従来のシステム構成と部品構成を肯定しながら、数十ＧＨｚ帯のディジタル高速信号を通すための信号伝送技術を提供する。
【解決手段】 電子回路全体に渡るトランジスタの論理回路、メモリ回路に含まれるドライバ１とレシーバ２の構成において、ドライバ１は信号伝送線路３を通じてレシーバ２に、電源・グランド伝送線路４を通じて電源Ｖｄｄにそれぞれ接続される信号伝送システムであって、ドライバ１およびレシーバ２は全て実質的差動入力、差動出力とし、ドライバ１の実質的差動出力の出力端では電源またはグランドへの接続を有することなく、またレシーバ２は実質的差動入力の信号の電位差を検知することで受信し、さらに信号伝送線路３は分配配線がない、構造とする。 （もっと読む）

【課題】 本発明の目的は、高速・低消費電力の半導体集積回路を提供することにある。
【解決手段】 動作状態にある回路と待機状態にある回路を混在するようにして、回路毎にバックゲート電圧を設定可能にする。
【効果】 待機時には小電流とし低消費電力性を得て、動作時には大電流として高速性を得ることができる。 （もっと読む）

【課題】 高レベルの電圧耐性および伸展性双方を有し、電源ピンが２本で済む入出力ドライバ回路を提供する。
【解決手段】 入出力ドライバ回路は、回路の出力ライン（３０）と出力電源端子（４２）との間に、１つのみの代わりに、２つのＰＭＯＳスイッチング・トランジスタ（Ｔ１Ａ，Ｔ１Ｂ）を用いることによって、機能性デジタル回路（１４）と他のデジタル回路のための共通バス（１８）との間に、バッファ・インターフェースを備え、高いレベルの電圧耐性および伸展性を達成しつつ、必要な電源ピン（３８，４２）を２つのみに抑えた。トランジスタをオフに切り替えるには、出力電源（４０）の電圧をそれらの一方のゲートに印加し、出力ライン電圧を他方のゲートに印加する。これによって、出力ライン電圧が出力電源レベルを超過したか否かには係らず、必要なときに、確実にトランジスタの少なくとも一方を最大限オフにする。 （もっと読む）

【課題】特に送信側と受信側からなる信号伝送系に関して、送信側半導体装置と受信側半導体装置とを接続する伝送用配線を往復する反射波に起因する信号の時間的揺らぎを抑え、ジッタを低減するための高速信号伝送配線実装構造を提供する。
【解決手段】送信基板１００のインピーダンス不整合個所である半導体装置１５ａの出力回路と出力配線１６ａとの接続点と、受信基板２００のインピーダンス不整合個所である接続点２６との間の距離を、信号伝送時間が信号切替周期の半分の時間の整数倍となるように定める。これにより、送信基板１００及び受信基板２００のそれぞれのインピーダンス不整合個所で反射する信号によるジッタの影響を抑えることができ、その結果高速で信号切替周期の短い信号伝送に耐えうる高速信号伝送配線実装構造を提供できる効果がある。 （もっと読む）

【課題】 半導体回路において、回路動作の履歴により動作速度が変化しないようにすること、寄生バイポーラトランジスタがオンするのを防止すること、及び設計データの共通化を図ること。
【解決手段】 電界効果形トランジスタのボディーと電源とを抵抗(ＲＢＭＰ１，ＲＢＭＮ１)を介して接続する。
【効果】 本発明を用いると、切り換わり後、ボディーの電位が初期状態に復帰するので、上記課題を解決できる。 （もっと読む）

【課題】 入力回路の簡素化と製品管理の取り扱いを簡便にしつつ、実質的な低消費電力化及び素子の微細化に適合して安定した入出力伝達特性を実現できる入力回路を備えた半導体集積回路装置を提供する。
【解決手段】 外部端子から供給される入力信号を受ける差動増幅回路に第１と第２の動作電圧を第１と第２のスイッチＭＯＳＦＥＴを介して供給するようにし、バイアス電圧発生回路により上記入力信号が上記第１と第２の動作電圧の中心電圧付近にあるときに上記第１と第２スイッチＭＯＳＦＥＴをオン状態にし、その入力信号が継続的に一定期間上記第１電圧又は第２電圧にあるときには、それに対応した出力信号を形成すべく上記第１又は第２スイッチＭＯＳＦＥＴのいずれか一方をオン状態に他方をオフ状態にする制御電圧を形成し、上記第１動作電圧と第２動作電圧に対応した第１振幅の入力信号と、上記第１動作電圧と第２動作電圧の間の所定の中間電圧に対応した第２振幅の入力信号の双方の供給を可能とする。 （もっと読む）

【課題】外部信号に応答した内部信号を生成する入力回路であって、増幅時に発生する外部信号のエッジから内部信号の立ち上がりエッジ及び立ち下がりエッジの相対的な遅延を改善する。
【解決手段】差動回路は、外部信号DQS ，DQと基準電圧Ｖref がそれぞれ入力される一対のＮＭＯＳトランジスタＴN1，ＴN2を備え、外部信号DQS ，DQと基準電圧Ｖref に基づいて一対のＮＭＯＳトランジスタＴN1，ＴN2にそれぞれ流れる電流に応じて、外部信号DQS ，DQに応答した内部信号dqsz，dqz を出力する。電流調整回路としてのＮＭＯＳトランジスタＴN4は、外部信号DQS ，DQに対する内部信号dqsz，dqz のレベルに応答して差動回路の電流量を調整すべくオンオフ動作する。 （もっと読む）