【課題】水晶デバイスおよび電子機器の小型化を図ること。
【解決手段】実施形態によれば、容器体と、水晶素子と、電解質部材とを備える水晶デバイスが提供される。容器体は、１または複数のキャビティを有する。水晶素子は、キャビティ内に配置される。電解質部材は、少なくとも一部がキャビティ内に配置される。また、実施形態によれば、これらの容器体と、水晶素子と、電解質部材とを備える水晶デバイスを搭載した電子機器が提供される。 （もっと読む）

【課題】プロセスを簡素化し低コスト化を実現するとともに、さらに、システムを簡素化しノイズ対策を可能にするＭＥＭＳレゾネータ及びＭＥＭＳレゾネータの製造方法を提供する。
【解決手段】ＭＥＭＳレゾネータの製造方法は、基板１０上に形成された半導体デバイスとＭＥＭＳ構造体部４とを有するＭＥＭＳレゾネータ２の製造方法であって、半導体デバイスは、上部電極３０と下部電極２６とを有するＯＮＯキャパシタ部６と、ＣＭＯＳ回路部８と、を含み、ＯＮＯキャパシタ部６の下部電極２６を、第１シリコン層２６を用いて、形成する。ＭＥＭＳ構造体部４の下部構造体１６とＯＮＯキャパシタ部６の上部電極３０とを、第２シリコン層５２を用いて、形成する。及び、ＭＥＭＳ構造体部４の上部構造体１８とＣＭＯＳ回路部８のゲート電極３４とを、第３シリコン層５４を用いて、形成する。 （もっと読む）

【課題】プロセスを簡素化し低コスト化を実現するとともに、さらに、システムを簡素化しノイズ対策を可能にするＭＥＭＳレゾネータ及びＭＥＭＳレゾネータの製造方法を提供する。
【解決手段】ＭＥＭＳレゾネータの製造方法は、基板１０上に形成された半導体デバイスとＭＥＭＳ構造体部４とを有するＭＥＭＳレゾネータ２の製造方法であって、半導体デバイスは、上部電極３０と下部電極２６とを有するＯＮＯキャパシタ部６と、ＣＭＯＳ回路部８と、を含み、ＯＮＯキャパシタ部６の下部電極２６を、第１シリコン層２６を用いて、形成する。ＭＥＭＳ構造体部４の下部構造体１６とＯＮＯキャパシタ部６の上部電極３０とを、第２シリコン層５２を用いて、形成する。及び、ＭＥＭＳ構造体部４の上部構造体１８とＣＭＯＳ回路部８のゲート電極３４とを、第３シリコン層５４を用いて、形成する。 （もっと読む）

【課題】十分な周波数可変量を有する電圧制御型の圧電発振器、および、それに用いる圧電振動片を提供する。
【解決手段】水晶振動片１において、水晶基板の一方の主面側の第１突部５Ａ上には、駆動用の電極である第１励振電極１５Ａが設けられ、水晶基板の一端側近傍には第１外部接続電極１８Ａが設けられている。第１励振電極１５Ａと第１外部接続電極１８Ａとは、第１電極間配線１６Ａにより電気的に接続されている。同様に、水晶基板の他方の主面の第２突部５Ｂ上には、第１励振電極１５Ａの対向電極である第２励振電極１５Ｂが設けられ、水晶基板の一端側近傍の上記第１外部接続電極１８Ａと平面視で重ならない領域に設けられた第２外部接続電極１８Ｂとが、第２電極間配線１６Ｂにより電気的に接続されている。第１電極間配線１６Ａと、第２電極間配線１６Ｂとは、平面視で重なる立体交差領域１７を有している。 （もっと読む）

【課題】 透明ベースの外部端子側から切断可能である電気回路素子の接続電極の配線の一部を形成した圧電デバイスを提供する。
【解決手段】圧電デバイス（１００）は、励振電極が形成された圧電振動片（２１）と圧電振動片を囲む外枠部（２２）とを有する水晶フレーム（２０）と、圧電振動片を発振させる電気回路素子（ＩＣ）と、一方の面に形成され電気回路素子と接続される接続電極と、一方の面とは反対面に形成された外部端子とを有し外枠部の一方の面に接合する透明ベース（３０）と、外枠部の他方の面に接合するリッド（１０）と、を備える。 （もっと読む）

【課題】圧電発振器の位相雑音（Ｃ／Ｎ）を低減する手段を得る。
【解決手段】圧電振動子Ｘと、少なくとも負荷容量Ｃ１、Ｃ２と周波数調整回路１２を含
む発振用の増幅回路を有するＩＣチップ５と、外部容量Ｃ５〜Ｃ７を有し、圧電振動子Ｘ
及びＩＣチップ５を搭載可能な回路基板と、を備え、負荷容量Ｃ１、Ｃ２と外部容量Ｃ５
〜Ｃ７とが並列回路を成すように、負荷容量Ｃ１、Ｃ２と外部容量Ｃ５〜Ｃ７とを導体を
介して導通するように構成した。 （もっと読む）

【課題】薄型化した圧電デバイスおよびこの圧電デバイスを搭載した電子機器を提供する。
【解決手段】圧電デバイス１０は、ＩＣチップ１２と圧電振動片３０とを積層方向に配置したものであって、ＩＣチップ１２の一方の面に内部パッド１６および絶縁層を設け、前記絶縁層と前記一方の面との間に再配置配線１８を設けて、再配置配線１８の一端を内部パッド１６に接続し、他端を前記一方の面の周縁部に配置し、前記他端には前記絶縁層を貫通する導通手段を設け、前記導通手段が前記絶縁層の外側表面に露出した部分に、ワイヤ２８が接合する再配置内部パッド１６を設け、ワイヤ２８を配設した側とは反対の平面方向へ再配置内部パッド１６からずれるとともに、内部パッド１６に対向して圧電振動片３０を配設した構成である。 （もっと読む）

【課題】プロセスを簡素化し低コスト化を実現するとともに、さらに、システムを簡素化
しノイズ対策を可能にするＭＥＭＳレゾネータ及びＭＥＭＳレゾネータの製造方法を提供
する。
【解決手段】ＭＥＭＳレゾネータの製造方法は、基板１０上に形成された半導体デバイス
とＭＥＭＳ構造体部４とを有するＭＥＭＳレゾネータ２の製造方法であって、半導体デバ
イスは、上部電極３０と下部電極２６とを有するＯＮＯキャパシタ部６と、ＣＭＯＳ回路
部８と、を含み、ＯＮＯキャパシタ部６の下部電極２６を、第１シリコン層２６を用いて
、形成する。ＭＥＭＳ構造体部４の下部構造体１６とＯＮＯキャパシタ部６の上部電極３
０とを、第２シリコン層５２を用いて、形成する。及び、ＭＥＭＳ構造体部４の上部構造
体１８とＣＭＯＳ回路部８のゲート電極３４とを、第３シリコン層５４を用いて、形成す
る。 （もっと読む）

【課題】金属カバーの封止後の周波数調整を容易にした表面実装発振器の提供。
【解決手段】複数のセラミック層からなる凹状とした容器本体１内に発振閉ループを形成するＩＣチップ２と水晶片３とを収容した表面実装用の水晶発振器において、前記発振閉ループ内に並列接続とした複数の容量を形成する複数の対をなす第１電極と第２電極を形成し、前記第１電極と接続する配線路を前記容器本体１の外側面に延出して露出し、前記配線路を切断して前記並列接続の容量値を可変し、発振周波数を調整した構成とする。 （もっと読む）

【課題】発振装置の発振周波数の調整において、歩留りを向上させやすくする。
【解決手段】半導体基板７に形成された第１電極に、圧電体で構成される圧電体膜を重ねて形成し、前記圧電体膜に、前記圧電体膜を挟んで前記第１電極に対向する第２電極を形成して、前記第１電極、前記圧電体膜及び前記第２電極を構成の一部として有する第１キャパシタを形成する工程と、容器３の底となる第３基板４５に、容器３の内側及び外側の間を貫通する貫通孔６１が設けられた容器３内に、半導体基板７を、半導体基板７が貫通孔６１を塞ぐように、且つ平面視で、前記第１キャパシタが貫通孔６１に重なるように実装する工程と、前記発振回路の発振周波数を測定した結果に基づいて、半導体基板７によって塞がれた貫通孔６１内に容器３の外側から圧力Ｐ１を付与した状態で、貫通孔６１を容器３の外側から塞ぐ工程と、を有する。 （もっと読む）

【課題】寄生容量のために発振波形が接地線側または電源線側に引き込まれることを抑制し、発振出力端子からはフル振幅の正常な発振波形が出力される発振回路を提供する。
【解決手段】圧電振動子Ｘの両端子が増幅器Ａの入出力端子に接続され、増幅器Ａの出力端子から発振波形が出力される発振回路において、増幅器Ａの入力側に、Ｐ型拡散層とＮ型拡散層を有するダイオード型のＥＳＤ保護回路Ｂ１が接続されている。増幅器Ａの入力側のＥＳＤ保護回路Ｂ１がＰ型拡散層とＮ型拡散層を有するダイオード型であるため、発振状態で増幅器Ａの入力側で接地線側または電源線側に流れる電流はジャンクションリークのみで、発振波形が引き込まれるほどには電流は流れず、増幅器Ａの入力側でも出力側でも発振波形はフル振幅波形を得ることが可能で、高周波で発振させるときでも、発振出力端子ＯＵＴからフル振幅波形を出力させることが可能となる。 （もっと読む）

【課題】周波数可変幅を拡大でき、容量素子の形成領域の面積縮小により小型化できるほか、固定容量素子に金属電極を用いて、容量としての機能を向上し、さらには、金属電極のパターニングの際にポリシリコン電極のエッジ部でオーバーエッチングによるシリコントレンチを起こす虞がない容量素子を備えた発振回路を提供する。
【課題の解決手段】増幅用のインバータと、発振周波数制御用の可変容量素子１０１，１０２と、直流信号遮断用の固定容量素子７１，７３，７４，７２と、振動子を外付けするための一対の端子と、周波数制御用信号を入力するための端子を備えた半導体集積回路に搭載する発振回路であって、半導体基板表面に可変容量素子１０１，１０２を形成し、この可変容量素子１０１，１０２の上に設けたフィールド酸化膜２５ａ上に、ポリシリコン電極７２と、絶縁膜７３，７４と、金属電極７１とを順次積層して固定容量素子を形成する。 （もっと読む）

【課題】高密度化を実現しつつ、加工精度や組立精度を向上することができる高周波フロントエンドモジュールを提供する。
【解決手段】高周波フロントエンドモジュール１において、第１の電極３１、この第１の電極３１上の誘電体膜３２及びこの誘電体膜３２上の第２の電極３３を有し、第１の電極３１、誘電体膜３２及び第２の電極３３の各々の膜厚及び面積のばらつきが０．２％以内に制御されたキャパシタ３と、キャパシタ３を表面上に作り付ける基板２とを備える。 （もっと読む）

【目的】コンデンサが接続される一対のＩＣ端子間の導電路を排除して、特に雑音を低減した表面実装発振器を提供する。
【構成】コンデンサ４が電気的に接続する少なくとも一対の第１端子１０（ａｂ）を含む複数のＩＣ端子を一主面に有し、水晶振動子とともに発振回路を形成する回路素子を集積化してなる発振器用ＩＣチップ２において、前記一対の第１端子１０（ａｂ）と貫通電極１２を経て電気的に接続するとともに、前記コンデンサ４が直接的に接続される一対の第２端子１３（ａｂ）を他主面に有する構成とする。また、これを用いて表面実装発振器を構成する。 （もっと読む）

【課題】 発振周波数の調整を容易、迅速に行なえるようにする。
【解決手段】 圧電振動子２０は、パッケージ２２に収容した圧電振動片を有する。パッケージ２２の下面３４には、コンデンサブロック３８、４０が設けてある。各コンデンサブロック３８、４０は、複数のコンデンサ素子４８（４８ａ〜４８ｄ）、５０（５０ａ〜５０ｄ）からなる。これらのコンデンサ素子４８、５０は、静電容量が公比を２とする等比数列となるように形成してある。各コンデンサ素子４８の一方の電極５２（５２ａ〜５２ｄ）は、配線パターン４２を介して外部電極３６ａに接続してある。各コンデンサ素子５０の一方の電極５２は、配線パターン４６を介して外部電極３６ｄに接続してある。外部電極３６ａ、３６ｄは、圧電振動片の励振電極に電気的に接続してある。配線パターン４２、４６の適宜の箇所を切断することにより、容量値を変えて周波数調整をすることができる。 （もっと読む）

【課題】 集積回路とＳＡＷ振動子とを半導体基板上に一体化した場合においても、チップ面積の増大を抑制しつつ、ＳＡＷ振動子に直流電圧がかからないように集積回路とＳＡＷ振動子とを接続する。
【解決手段】 集積回路１２から引き出されたパッド電極１５ａ、１５ｂを半導体チップ１１に形成するとともに、半導体チップ１１上には、パッド電極１５ａ、１５ｂにかかるように配置された薄膜圧電体１３を積層し、薄膜圧電体１３上には、ＩＤＴ電極１４ａ、１４ｂからそれぞれ引き出されたパッド電極１６ａ、１６ｂをそれぞれ形成し、パッド電極１６ａ、１６ｂは、薄膜圧電体１３を介してパッド電極１５ａ、１５ｂとそれぞれ対向するように配置する。 （もっと読む）

【課題】 実装面積の増大を抑制しつつ、周波数可変発振器に用いられる可変容量素子の大容量化を図る。
【解決手段】 周波数可変発振器には、帰還回路Ｂ１１が形成された半導体チップ１１が設けられるとともに、ＳＡＷ振動子Ｗ１１および可変容量コンデンサＣ１１は半導体チップ１１上に積層され、ＳＡＷ振動子Ｗ１１を構成する薄膜圧電体層１４を用いることで、可変容量コンデンサＣ１１を形成する。 （もっと読む）

【課題】
小型で且つ良好な容量変化の可能な高周波用の容量素子を構成する半導体装置を提供する。
【解決手段】
基板表面にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極をはさむように配されるソース・ドレイン領域と、前記基板にコンタクトするためのコンタクト拡散領域を備えたバックゲートとを具備し、ソースまたはドレイン領域とゲート電極との間、およびゲート電極とバックゲートとの間に印加される電圧を調整することにより、ゲート絶縁膜に蓄積される電荷を調整可能にしたＭＯＳ容量型半導体装置において、前記ソース・ドレイン間距離または、前記バックゲートと前記ゲート電極との間隔とが、前記印加される電圧の周期内に、電子または正孔が前記ゲート絶縁膜と基板との界面に蓄積されうるように決定される。 （もっと読む）

【課題】 低温部から高温部に亘り、振動子の温度による周波数変化特性を容易に補償することができるコンデンサ及びそれを用いた発振回路を提供する。
【解決手段】 温度による静電容量変化特性を有するコンデンサ１であって、誘電体２と、前記誘電体２に対向するバイメタル４とを備え、前記誘電体２には第一の電極３が形成され、前記バイメタル４には第二の電極としての導電性ゴム部材５（または導電性薄膜）が設けられ、温度変化により前記バイメタル４が湾曲し、前記誘電体２と前記導電性ゴム部材５（または導電性薄膜）の密着有効対向面積に応じて、前記第一の電極３の実効面積が変化し、静電容量が変化する。 （もっと読む）

【課題】基板の板面面積を有効活用して安価に小型化を促進できる複数の基板を備える構造を提供することである。
【解決手段】本発明の複数の基板を備える構造は、チップ状の回路素子がそれぞれ配設された複数の基板が電気的な配線を兼ねた支柱によって接続されて構成される複数の基板を備える構造において、前記複数の基板間を接続する支柱の少なくとも１つは前記回路素子のいずれかをも兼ねて構成されるとともに、前記支柱を兼ねた回路素子は、基板上に立たせるように配置されることを特徴とする複数の基板を備える構造である。 （もっと読む）