【課題】 直流レベルで６０ｄＢ程度の積分器ゲインを確保できる集積回路化されたトランスコンダクタンスアンプを提供する。
【解決手段】 Ｐチャネル型のＭＯＳＦＥＴＭ７，Ｍ８のドレインにはそれぞれ同じＰチャネル型のＭＯＳＦＥＴＭ７Ａ，Ｍ８Ａが接続され、これらのＭＯＳＦＥＴＭ７Ａ，Ｍ８Ａのゲートが共通に接続されるとともに、このＭＯＳＦＥＴＭ７ＡのドレインがＮチャネル型のＭＯＳＦＥＴＭ５Ａを介してＭＯＳＦＥＴＭ５のドレインと接続されている。ＭＯＳＦＥＴＭ８Ａのドレインは、出力端子１２に接続されるとともに、Ｎチャネル型のＭＯＳＦＥＴＭ６Ａを介してＭＯＳＦＥＴＭ６のドレインと接続されている。また、キャパシタＣ２，Ｃ３はＭＯＳＦＥＴＭ３，Ｍ４のゲート−ソース間容量を増加させ、発振を防止するために接続されている。 （もっと読む）

【課題】 縦二段積みの差動増幅回路を構成した場合に、最適なバイアス調整を行って、安定した出力特性を得る。
【解決手段】 ゲートに互い差動入力が入力されるＰチャンネル電界効果トランジスタＱ１及びＮチャンネル電界効果トランジスタＱ２を電源２間にＰチャンネル電界効果トランジスタＱ１を正極側として直列に接続すると共に、前記Ｐチャンネル電界効果トランジスタＱ１及びＮチャンネル電界効果トランジスタＱ２の接続点から出力端子３を導出し、前記接続点と電源２との間にバイアス調整回路４を接続した。バイアス調整回路４はＰチャンネル電界効果トランジスタＱ１及びＮチャンネル電界効果トランジスタＱ２の駆動能力差に応じて電源の正極側及び負極側の何れかに接続する。 （もっと読む）

チョッパにより安定化させられた電流モード計装用増幅器は、各入力ノードに結合され、これらの入力ノードに印加される差動入力電圧に応じて各電流を生成するように構成された第１および第２の入力増幅器を備える。そうでなければ、これらの入力増幅器を構成するオンチップおよび／またはオフチップのデバイスおよび／または構造のこれらの寄生キャパシタンスに起因して生ずる可能性のあるゲインエラーを低下させるために、本発明は、このＩＡに結合されたゲイン補正回路を含んでいる。このゲイン補正回路は、これらの寄生キャパシタンスの少なくとも一部を複製し、そうでなければ生ずる可能性がある入力に起因したゲインエラーも出力に起因したゲインエラーも共に低下させる補償電流をこのＩＡに対して供給する。
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較正装置（ＣＣ）が、第１の負荷インピーダンス手段（Ｚ１）及び第２の負荷インピーダンス手段（Ｚ２）をそれぞれ備えた第１の出力及び第２の出力を有する平衡形回路装置（ＭＣ）に結合されている。この較正装置（ＣＣ）は、線形化のために前記第１の負荷インピーダンス手段（Ｚ１）及び前記第２の負荷インピーダンス手段（Ｚ２）を負荷の不平衡状態に調整するよう構成された調整手段（ＡＤＭ）と、前記負荷インピーダンス調整手段（ＡＤＭ）と前記第１及び前記第２の出力との間に挿入されていて、前記負荷インピーダンス調整手段（ＡＤＭ）を前記第１及び前記第２の出力のうち選択された一方にのみ選択的に結合して前記負荷インピーダンス調整手段（ＡＤＭ）を前記第１の負荷インピーダンス手段（Ｚ１）か前記第２の負荷インピーダンス手段（Ｚ２）か、どちらか一方に並列接続するように構成された結合手段（ＣＭ）とを有する。
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三次相互変調を相殺するＣＭＯＳトランスコンダクタを提供する。トランスコンダクタは、トランスコンダクタンス回路及び可変ひずみ回路を含む。トランスコンダクタンス回路は入力電圧を受けて、トランスコンダクタンス成分とＩＭ３成分を有する出力電流を生成する。ひずみ回路は同一の入力電圧を受けて、トランスコンダクタンス回路のＩＭ３成分と同振幅かつ逆位相のＩＭ３成分を有する電流を生成する。制御回路はトランスコンダクタンス回路のＩＭ３の振幅とほぼ等しくなるようにそのＩＭ３成分を調節するようにひずみ回路を調整する。ひずみ回路及びトランスコンダクタンス回路はその出力電流を総和するように構成され、それによりトランスコンダクタンスを比較的変化させずに、ＩＭ３成分を効果的に相殺する。 （もっと読む）

レールツーレール同相モード電圧を有する小さな差動電圧を受けて増幅するための新たな方法および装置を提供する、新規な高速差動レシーバ（１００）が開示される。レシーバの出力信号は、低いスキューと高い対称性を有する差動信号である。この高速差動レシーバ（１００）は、結果として生じる信号が再結合され、標準化され、増幅される前の、差動位相分割方法論に基づく同相モード電圧の標準化に基づいている。方法は、差動信号分割ステージ（１１０）、これに続く同相モード電圧標準化ステージ（１３０）、そして制御された利得のトランスインピーダンスステージ（１５０）の使用と、次いで、対称であり性質的にバランスの取れた１つまたは２つのレールツーレール増幅ステージ（１７０）を用いた増幅と、を含む。
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差動段電圧オフセットトリム回路には、「主」差動対の１つの特定の電圧オフセット（Ｖ_ＯＳ）誤差源をそれぞれ専用にトリムする１つまたは複数のトリム回路の使用が包含されている。１つのトリム回路を専用に使用して、主差動対の閾値電圧間の不整合によって生じるＶ_ＯＳ誤差をトリムし、もう１つのトリム回路を専用に使用して、主差動対のベータ値間の不整合によって生じるＶ_ＯＳ誤差をトリムすることができる。他のトリム回路を使用して、主差動対トランジスタ間のガンマ不整合によるＶ_ＯＳ誤差をトリムすることができ、また、個々のトリム回路を使用して、主差動対によって駆動される能動負荷のトランジスタ間の閾値不整合および／またはベータ不整合によって生じるＶ_ＯＳ誤差をトリムすることができる。複数のトリム回路を同時に使用して、複数の誤差源の各々から生じるオフセット誤差を低減することができる。
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入力バイアス電流相殺回路を有したバイポーラ差動入力段は、入力ペア（Ｑ１、Ｑ２）およびバイポーラのトラッキングトランジスタ（Ｑ３）を含む。入力段は、入力ペア（Ｑ１、Ｑ２）およびトラッキングトランジスタ（Ｑ３）中のコレクタ電流、ならびに入力ペア（Ｑ１、Ｑ２）およびトラッキングトランジスタ（Ｑ３）のコレクタ・エミッタ電圧が、実質的に互いに等しい。ラテラルＰＮＰトランジスタ（Ｑ７）の第１のコレクタが、実質的に等しいコレクタ電流を得るために必要な、トラッキングトランジスタ（Ｑ３）のベース電流を供給し、第２および第３のコレクタ（Ｑ７）が、バイアス電流の相殺電流として、トラッキングトランジスタ（Ｑ３）のベース電流のコピーを入力ペア（Ｑ１、Ｑ２）のベースに供給し、それによって、入力段の入力バイアス電流が減少される。
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改良負荷構成は電力消費を増加することなく回路帯域幅を増加する差動回路用に提供される。差動回路は一般に、相互に結合されたエミッタを有するトランジスタ（Ｑ１，Ｑ２）の差動対を含む。改良負荷構成は各トランジスタ（Ｑ１，Ｑ２）のコレクタに結合された負荷抵抗（Ｒ１，Ｒ２）および各々の負荷抵抗器（Ｒ１，Ｒ２）が結合されたインダクタから構成され、インダクタ（ＸＦ）は相互インダクタンスによって相互に結合されている。
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【課題】増幅器の出力部及びバイアシング部にオフセット電圧を補償するトランジスタをそれぞれ備えることで、出力端を通じて出力される出力電圧のオフセット偏差を相殺することができる増幅器と、これを有するデータドライバ及び表示装置を提供する。
【解決手段】バイアシング部は、第１電源電圧及び第２電源電圧に基づいて第１バイアス電流及び第２バイアス電流を供給し、第１差動増幅部は、外部から入力電圧が印加されることによって、第１バイアス電流に基づいて第１増幅電圧を出力し、第２差動増幅部は、入力電圧が印加されることによって、第２バイアス電流に基づいて第２増幅電圧を出力する。出力部は、第１増幅電圧及び第１電源電圧に基づいて第２電源電圧をプルダウン出力し、第２増幅電圧及び第２電源電圧に基づいて第１電源電圧をプルアップ出力する。 （もっと読む）

ミキサの出力信号からフィードバック信号を抽出することによって、圧縮ポイントを高くすることが可能な、方法及びシステム。このフィードバック信号は、要求された周波数でレシーバの利得を高める間に、レシーバが強いバンド外信号またはブロッキング信号上で圧縮されるのを防ぐ。要求された周波数は、ＬＯ信号と一致する。したがって、要求された周波数は、特に、選択性を非常に狭いバンドに設定できるホモダインレシーバに適用されうる。しかし、これは、本発明を限定するものではない。選択性がＬＯに近いことによって、入力信号の広い周波数帯に渡って選択可能な、調整可能レシーバーを実現できる。

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第１および第２の入力端子を有する差動入力ステージ（１０２）と、出力端子を有する出力ステージとを備える、マイクロフォン前置増幅器であって、マイクロフォン前置増幅器は、半導体基板上に組み込まれる。ローパス周波数伝達関数を有するフィードバック回路（１０３）が、出力端子と第１の入力端子の間に結合され、半導体基板上に組み込まれる。第２の入力端子は、マイクロフォン信号のための入力（１０５）を提供する。それによって、（半導体基板の消費面積に関して）非常にコンパクトで低雑音の前置増幅器が提供される。

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本発明は、２つの入力ＩＮ＋とＩＮ−に入力される２つの信号の差動入力電圧を差動出力電流に変換することを意図された相互コンダクタンス回路に関する。本発明によれば、前記差動入力電圧の２つの信号の各々は、前記入力ＩＮ＋、ＩＮ−にそれぞれエミッタ接続され前記信号を制御電極で受けるフォロアトランジスタＴＦ＋、ＴＦ−を介して、入力ＩＮ＋とＩＮ−に供給される。さらに、相互コンダクタンスの２つの入力ＩＮ＋、ＩＮ−はそれぞれ、他方の入力ＩＮ−、ＩＮ＋により動的に制御される電流源ＣＳ−、ＣＳ＋に接続され、前記電流源ＣＳ−、ＣＳ＋は、入力ＩＮ＋、ＩＮ−へ電流を供給し、入力電圧信号の電圧変化により起こる電流変化を除去するものである。
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入力段（１）と出力段（２）とを有する差動増幅装置（５３）が提供される。入力段（１）は、少なくとも１つの制御可能な電流源（１１）を有して差動増幅器（３，４）のバイアス信号を制御するオフセット補償段（１０）が接続される差動増幅器（３，４）を有する。望ましくは計装用増幅器として使用可能な本発明の差動増幅装置により、非常に正確な入力オフセットの補償が実施可能である。
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二つの入力端子上において逆位相で一対の入力信号Sp及びSnを受信し、四つの出力端子上において逆位相で二対の出力電流SIp及びSInをもたらすための信号処理回路が提供されている。各々の入力信号Sp及びSnは増幅ユニットLNAUp及びLNAUnで増幅され、その後、分割ユニットSPLUp及びSPLUnで分割される。本発明は、二つの分割ユニットSPLUp及びSPLUnの各々が、前記増幅ユニット、すなわちそれぞれLNAUp及びLNAUnと前記出力端子の一つとの間に接続される少なくとも二つの分岐部、すなわちそれぞれBIp及びBQp並びにBIn及びBQnを含むように構成され、四つの分岐部BIp及びBQp並びにBIn及びBQnは各々、少なくとも一つのインピダンス部、すなわちそれぞれ同じ特性を有するRIp、RQp、RIn、及びRQnを含む。ミキサ回路は当該信号処理回路で容易にスタックされ得る。
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入力信号を受信するための第１の差動入力を有するＮＭＯＳトランジスタ・ダブレットと入力信号を受信するための第２の差動入力を有するＰＭＯＳトランジスタ・ダブレットとを有する入力ステージ（６１）を備える装置（８０）。この装置（８０）は、さらに、アナログ入力信号を受信し、アナログ入力信号を第１の差動入力または第２の差動入力に選択的に向けるための切換え手段を備える。この手段は、ＮＭＯＳトランジスタ・ダブレットの相互コンダクタンスとＰＭＯＳトランジスタ・ダブレットの相互コンダクタンスとの比が一定に保たれるように、切換え信号（φ，φバー）によって制御される。
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【課題】 固体撮像装置を用いたシステムにおける小型軽量化及び低消費電力化を図ることが可能な信号処理回路を提供する。
【解決手段】 固体撮像装置１２から出力されたアナログ映像信号のフィードスルーレベルＶｆとデータレベルＶｄとの差分を取ってノイズ成分を除去した差分信号を生成し、可変容量素子２２の容量値及び可変容量素子２４の容量値の容量比に応じた利得でその差分信号を可変に増幅するので、極めて簡単な回路構成で従来例と同様の機能を具備し、小型軽量化及び低消費電力化を図ることができる。 （もっと読む）