【課題】少ない数のコマンド端子を用いて、半導体メモリを効率よくアクセスする。
【解決手段】半導体メモリＭＥＭは、選択信号に応じて選択される１つが動作し、複数の第１コマンド端子ＣＭＤ０、ＣＭＤ１にそれぞれ供給される複数の第１コマンド信号を受け、受けた第１コマンド信号を出力する複数の第１選択部ＳＥＬ０、ＳＥＬ１と、第１選択部の出力に接続され、第１コマンド端子の数より多く、少なくとも１つが第１選択部の複数に共通に接続され、第１選択部の１つから出力される第１コマンド信号を、第１同期信号ＳＹＮＣ１に応答して保持し、第２コマンド信号として出力する複数の保持部ＨＬＤ０、ＨＬＤ１、ＨＬＤ２と、第２コマンド信号に応じた動作制御信号ＣＮＴを、第１同期信号に比べて発生頻度が低い第２同期信号ＳＹＮＣ２に応答して出力する動作制御部ＯＰＣと、動作制御信号に応じてアクセスされるメモリセルＭＣとを有している。 （もっと読む）

【課題】独立パーシャルアレイリフレッシュ機能を有する改善されたダイナミックランダムアクセスメモリ(DRAM)を提供する。
【解決手段】DRAMデバイスが、複数のメモリサブブロックを有する。各サブブロックは、複数のワード線を有し、これらのワード線に、複数のデータ記憶セルが接続される。パーシャルアレイセルフリフレッシュ(PASR)構成セッティングが、独立に作られる。PASRセッティングに従って、メモリサブブロックが、リフレッシュのためにアドレッシングされる。PASRセッティングは、メモリコントローラによって作られる。サブブロックアドレスのすべての種類の組合せを選択することができる。したがって、メモリサブブロックは、完全に独立にリフレッシュされる。データ保持に関するユーザ選択可能メモリアレイは、特に低消費電力モバイル応用の有効なメモリ制御プログラミングをもたらす。 （もっと読む）

【課題】１つのコントローラに共通接続された複数の半導体装置のモードレジスタに個々の設定値を書き込む。
【解決手段】例えば、モードレジスタ設定信号ＭＲＳ１を活性化させるコマンドデコーダ８２と、モードレジスタ設定信号ＭＲＳ１を遅延させることによってモードレジスタ設定信号ＭＲＳ２を生成するレイテンシシフタ８３と、データ信号Ｄ０がローレベルである場合にはモードレジスタ設定信号ＭＲＳ２に基づいてモードレジスタ設定信号ＭＲＳ３を活性化させ、データ信号Ｄ０がハイレベルである場合にはモードレジスタ設定信号ＭＲＳ３を非活性状態に保持する論理ゲート回路Ｇ２，Ｇ３と、モードレジスタ設定信号ＭＲＳ３の活性化に応答してモード信号が設定されるモードレジスタ８４を備える。これにより、１つのコントローラに共通接続された複数の半導体装置のモードレジスタに個々の設定値を書き込める。 （もっと読む）

【課題】データ処理性能の低下を防止可能な半導体装置を提供すること。
【解決手段】本発明にかかる半導体装置は、インターフェイス回路１０５−１，１０５−２と、インターフェイス回路１０５−１を介して設定可能な第１及び第２のモード情報を記憶するモード情報記憶部１０８−１と、クロック信号ＣＫ１が供給され第１のモード情報に基づいて動作するメモリコア１０６−１と、クロック信号ＣＫ２が供給されるメモリコア１０６−２と、メモリコア１０６−１をバスインターフェイス回路１０５−１に結合させ、メモリコア１０６−２を所定の切替情報に基づいてバスインターフェイス回路１０５−１，１０５−２のいずれかに選択的に結合させる選択回路１０７−１と、を備える。そして、メモリコア１０６−２は、バスインターフェイス回路１０５−２に結合された場合に第２のモード情報に基づいて動作する。 （もっと読む）

【課題】セルフリフレッシュモードからの復帰時間を高速化する。
【解決手段】例えば、コントローラ５０は、半導体装置１０に対してセルフリフレッシュコマンドＳＲＥを発行することによってセルフリフレッシュモードにエントリさせる。半導体装置１０は、セルフリフレッシュモードにエントリすると、オシレータ１５０を用いてリフレッシュ動作を周期的に実行する。セルフリフレッシュモードにおいて１回のリフレッシュ動作に要する時間をオートリフレッシュの１／４に短縮するとともに、リフレッシュ動作の実行頻度を４倍とする。これにより、セルフリフレッシュイグジットコマンドＳＲＸを発行した後、ロウ系のコマンドの投入が禁止される期間を短縮することが可能となる。 （もっと読む）

【課題】ギアダウンモードのオン／オフによるラッチタイミング差をなくす。
【解決手段】クロック信号ＣＬＫ１を分周することによってクロック信号ＣＬＫ２を生成する分周回路２と、チップ選択信号ＣＳ１とクロック信号ＣＬＫ２を論理合成することによりチップ選択信号ＣＳ２を生成する論理回路４と、チップ選択信号ＣＳ２に基づいて活性化されコマンド信号ＣＭＤ１に基づいてコマンド信号ＣＭＤ２を生成するコマンド生成回路６とを備える。本発明によれば、分周されたクロック信号に同期してコマンド信号のラッチを行うのではなく、分周されたクロック信号に同期してコマンド生成回路を活性化させていることから、分周されていないクロック信号に同期してコマンド信号のラッチ動作を行うことができる。これにより、ギアダウンモードのオン／オフによるラッチタイミングに差が生じなくなる。 （もっと読む）

【課題】アドレスピンを追加せずに複数のＭＲＳコマンドを生成することができるモードレジスタセットを備えた半導体メモリ装置を提供する。
【解決手段】データバッファ制御信号ＤＱＢＵＦ＿ＥＮＤＢを生成する制御部２３０と、データバッファ制御信号ＤＱＢＵＦ＿ＥＮＤＢに応じて、データパッドＤＱを介して入力される複数のＭＲＳコードＡ＜０：１２＞，ＢＡ＜０：２＞をバッファリングして出力するデータバッファ部２５０と、データバッファ部２５０から出力される複数のＭＲＳコードＡ，ＢＡをデータラインＧＩＯ，ＬＩＯを介して受信し、受信した複数のＭＲＳコードＡ，ＢＡを用いて複数のＭＲＳコマンドＮＭＲＳ＿ＣＭＤ＜０：１２＞、ＥＭＲＳ＿ＣＭＤ＜０：１２＞、ＥＭＲＳ２＿ＣＭＤ＜０：１２＞、ＥＭＲＳ３＿ＣＭＤ＜０：１２＞、ＴＭＲＳ＿ＣＭＤ＜０：１２＞を生成する複数のＭＲＳコマンド生成部２９０Ａ〜２９０Ｅとを備える。 （もっと読む）

【課題】半導体メモリをアクセスするときに、消費電流が一時的に増加するピーク電流を低減する手段を提供する。
【解決手段】半導体メモリ１０は、メモリセルアレイ１１とデータマスク制御部１０１とを備える。データマスク制御部１０１は、メモリセルアレイ１１とデータ入出力接点とのデータ授受を制御する内部マスク信号を出力する。データマスク制御部１０１は、外部から入力または内部で生成されるデフォルトマスク信号に応じて内部マスク信号の待機状態の論理値を可変とする。 （もっと読む）

【課題】マックスパワーダウンモード（ｍａｘ ｐｏｗｅｒ ｄｏｗｎ ｍｏｄｅ）をサポートする半導体装置に関し、マックスパワーダウンモードの進入動作後に１つのバッファリング部のみを使用したとしても、マックスパワーダウンモードの脱出動作を可能にする半導体装置を提供する。
【解決手段】外部から入力される第１モード信号ＣＳＢをバッファリングする第１バッファリング部２２１と、第１バッファリング部２２１の出力信号ＩＣＳＢに応答して活性化され、外部から入力される第２モード信号ＣＫＥをバッファリングする第２バッファリング部２２２とを備える。 （もっと読む）

【課題】 電力および性能の動的スケーリングをサポートするメモリを提供すること。
【解決手段】 メモリシステムは、高性能モードおよび低電力モードをサポートする。このメモリシステムは、メモリコアおよびコアインターフェイスを含む。メモリコアは、どちらのモードでも同じままであるコア供給電圧を使用する。節電するために、コアインターフェイスの供給電圧および信号速度をスケールダウンすることができる。コアインターフェイスが異なるモードにおいて使用する信号電圧に対応するために、メモリコアとコアインターフェイスとの間のレベルシフタが信号を必要に応じてレベルシフトする。 （もっと読む）

【課題】定期的なスキュー調整を不要とし、任意の時期にスキュー調整を要求する信号を出力する。
【解決手段】メモリインタフェース回路は、遅延回路と、検査回路と、判定回路とを具備する。遅延回路は、メモリ回路から入力する信号に遅延を与えて出力する。検査回路は、遅延回路の遅延量を調整して設定し、遅延回路の遅延量を調整値算出回路によって設定された値から所定の量増減し検査する。判定回路は、信号に基づいて取り出すデータに関するリードエラーの発生を検知して制御回路にスキューの再調整を要求する。 （もっと読む）

集積回路は、バッファ（２４）に結合されたクロック入力ピンを有してもよい。バッファは、メモリ等の集積回路チップにクロック信号（２８）を供給してもよい。電力を節約するために、バッファはパワー・ダウンされる。使用する準備ができたとき、バッファは急速にパワー・アップ状態に戻る。一実施形態では、クロック信号の所定数のトグルに応答して、バッファは自動的にパワー・アップされる。 （もっと読む）

【課題】半導体装置、これに結合されたコントローラ、これを含むシステム及び動作方法を提供する。
【解決手段】メモリにライト動作を行うために選択的にデータを処理し、ライト動作中にモードレジスタコマンドに応答して、プロセシング機能のグループのうち、１つのプロセシング機能をイネーブルするデータ制御部を備え、プロセシング機能のグループは、少なくとも３つのプロセシング機能を含む半導体装置である。 （もっと読む）

【課題】 半導体メモリのデータ端子を任意に選択可能にし、１つの半導体メモリを様々な端子仕様のコントローラに接続する。
【解決手段】 半導体メモリは、複数のデータ端子と、データ端子にそれぞれ対応して設けられ、対応するデータ端子に供給されるデータを保持するメモリセルを含み、第１許可禁止信号にそれぞれ応じて動作が許可または禁止される複数の内部回路と、設定期間にデータ端子にそれぞれ供給される論理を許可レベルまたは禁止レベルとしてそれぞれ保持し、第１許可禁止信号として出力するレジスタとを有している。 （もっと読む）

【課題】ダブルゲートトランジスタを用いた機能回路のバックゲート電圧を適切に制御して良好な特性を実現可能な半導体装置等及びその制御方法を提供する。
【解決手段】本発明の半導体装置は、ダブルゲートトランジスタを含む機能回路と、ダブルゲート構造の基準トランジスタ２０、３０を含む電圧制御回路を備えている。基準トランジスタ２０、３０には、第１ゲート電極に参照電圧Ｖｒｐ、Ｖｒｎが印加され、第２ゲート電極の電位はドレイン電流Ｉｐ、Ｉｎが参照電流Ｉｒｐ、Ｉｒｎと一致するように制御され、その電位が制御電圧ＶＢＧＰ、ＶＢＧＮとして出力される。制御電圧ＶＢＧＰ、ＶＢＧＮを機能回路のダブルゲートトランジスタの第２ゲート電極に印加することで機能回路に所望の特性が付与される。 （もっと読む）

【課題】 制御信号生成回路がフリーズしたときに、アクセスサイクル時間を増加することなく制御信号生成回路をリセットする。
【解決手段】 基幹信号生成回路は、アクセスコマンドに応答して基幹信号を活性化し、リセット信号またはハングアップ信号に応答して基幹信号を非活性化する。制御信号生成回路は、基幹信号に応答してメモリコアをアクセスするための制御信号を順次に生成し、制御信号の少なくともいずれかに応答してリセット信号を生成する。ハングアップ信号生成回路は、次のアクセスコマンドに応答してハングアップ信号を生成する。ハングアップ信号を半導体メモリの内部で生成される信号ではなく、半導体メモリの外部から供給されるアクセスコマンドに応答して生成することで、制御信号生成回路がフリーズしたときに、アクセスサイクル時間を増加することなく制御信号生成回路をリセットできる。 （もっと読む）

【課題】リテンション時間を高めて消費電力を削減するとともに、回路面積の増大も抑制する。
【解決手段】ワード線とビット線の交点に配列されたメモリセルから読み出された信号をセンスアンプ回路にて検知増幅する。書き込み回路は、複数のメモリセルのうちの第１のメモリセルに保持された第１データを読み出して第１のメモリセルとは別の第２のメモリセルに第１データに対応する第２データを書き込む。データラッチ回路は、第１のメモリセルから読み出されたデータを保持する。論理演算回路は、第２のメモリセルから読み出されたデータとデータラッチ回路に保持されたデータとを入力値とした論理演算を実行して第３データを演算値として出力する。書き戻し回路は、第３データを第１のメモリセルに対し書き戻す。 （もっと読む）

【課題】特に多ビット品においてしばしば生じる実効的なデータ転送レートの低下を防止する。
【解決手段】メモリ回路部１１０Ａ，１１０Ｂに対してそれぞれ割り当てられたデータ入出力端子ＬＤＱ，ＵＤＱと、メモリ回路部１１０Ａ，１１０Ｂに対して共通に割り当てられたアドレス端子１３１と、を備える。メモリ回路部１１０Ａは、チップ選択信号ＣＳ１Ｂが活性化されると、メモリ回路部１１０Ｂの動作とは無関係にアドレス信号ＡＤＤに基づいてデータ入出力端子ＬＤＱを介したリード動作又はライト動作を行う。メモリ回路部１１０Ｂは、チップ選択信号ＣＳ２Ｂが活性化されると、メモリ回路部１１０Ａの動作とは無関係にアドレス信号ＡＤＤに基づいてデータ入出力端子ＵＤＱを介したリード動作又はライト動作を行う。これにより、無駄なデータ転送が防止され、実効的なデータ転送レートが高められる。 （もっと読む）

【課題】パワーダウン時において、ＤＬＬ回路の動作を継続させるファストイグジットモードと、ＤＬＬ回路の動作を停止させるスローイグジットモードをオンザフライで選択する。
【解決手段】パワーダウンコマンドに応答して所定の内部回路の動作を停止させるパワーダウンコントロール回路１００と、パワーダウンコマンドの発行と同時に外部から選択信号Ａ１２が入力される外部端子１４とを備える。パワーダウンコントロール回路１００は、選択信号Ａ１２がローレベルである場合にはＤＬＬ回路２３の動作を停止させ、選択信号Ａ１２がハイレベルである場合にはＤＬＬ回路２３の動作を継続させる。本発明によれば、パワーダウンコマンドと同時に入力される選択信号Ａ１２によってオンザフライでモード選択が可能となる。 （もっと読む）

【課題】 シンクロナスＤＲＡＭに対して、転送語数が複数であるデータや転送語数が１であるデータを切り替えて転送する場合に、効率的にデータ転送を行うための制御を簡単な回路で実現する。
【解決手段】 転送語数が２以上の場合、第１の制御器４を起動し、アクティブ、リード／ライト、プリチャージの順番にコマンドを出力する。転送語数が１の場合、第２の制御器５を起動し、アクティブ、リード／ライトの順にコマンドを出力し、次の転送要求を待つ。次の転送要求のデータ転送語数が１であれば、第２の制御器５はリード／ライトコマンドを出力し、再び転送要求を待つ。次の転送要求のデータ転送語数が２以上であればプリチャージコマンドを出力して第１の制御器４を起動し、バースト転送を行う。これにより、データ転送語数が１の場合の転送の際、不必要なアクティブコマンドやプリチャージコマンドを出力しないので、データ転送効率が改善された。 （もっと読む）