【課題】オープンビット線方式における電源ノイズの影響を低減した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は，列方向に両側に延びる一対のビット線に接続するセンスアンプを列方向に直交する行方向に複数配置したセンスアンプ群が列方向に複数配置され，列方向に隣接するセンスアンプ群それぞれに接続される複数のビット線が互いに平行に配置され，列方向の両端に配置されたセンスアンプ群に接続された一対のビット線のうち列方向の両端側の複数のビット線にそれぞれ平行に配置された複数の未使用ビット線を有し，複数のワード線が行方向に配線され，複数のビット線及び複数の未使用ビット線と複数のワード線との交差位置にメモリセルが配置されたメモリセルアレイと，メモリセルアレイの列方向の一端に配置され，複数のセンスアンプ群に内部電源を内部電源線を介して供給する内部電源回路とを有し，未使用ビット線は内部電源配線に接続されている。 （もっと読む）

【課題】オーバドライブ時間を変更せずに、センスアンプ列の過昇圧の発生を回避する。
【解決手段】半導体装置は、複数のセンスアンプ列に対応するオーバドライブ配線２３−１と、オーバドライブ配線に一端が接続される第１の容量素子６１−１と、オーバドライブ配線に第１のスイッチ６２−１を介して一端が接続される第２の容量素子６１−２と、オーバドライブ配線に対する第１の電圧の供給及び供給停止を制御する第２のスイッチ２７−１と、複数のセンスアンプ列の活性化を制御するとともに、第１のスイッチ及び第２のスイッチを制御する制御部とを備える。 （もっと読む）

【課題】半導体装置のアンプ領域は、回路素子のサイズよりも各種の配線のための領域が広い状態となっており、半導体装置のチップサイズを削減する際の妨げになっている。そのため、アンプ領域を縮小し、チップサイズの削減を実現する半導体装置が、望まれる。
【解決手段】半導体装置は、其々に対応するデータを保持する複数のメモリセル、及び、複数のメモリセルのデータを第１の電圧に基づいて其々増幅する複数のセンスアンプ、を含む第１の領域と、第１の電圧を第２の電圧に基づいて発生する第１の電源生成回路を含み、第１の領域の一辺に沿って設けられた第２の領域と、を備えている。さらに、第２の電圧は、第１の領域上を、第１の領域の一辺に平行な第１の方向に延在する第１の電源配線を経由して第１の電源生成回路に供給される。 （もっと読む）

【課題】リフレッシュ動作時に消費電流量を低減する半導体装置を提供する。
【解決手段】ビット線（ＢＬ、／ＢＬ）と、電源線（ＳＡ電源線）を有し、電源線に供給される電圧を用いてビット線の電位を増幅させるセンスアンプ（ＳＡ）と、アクティブコマンドが入力されたことに応じて活性化した時には、アクティブコマンドに対応する電圧供給期間の最初の所定期間にオーバードライブをして電源線に第１の電圧（第１電源線ＬＶＯＤ＿ｋの電圧）を供給して、所定期間後に第１の電圧よりも低い第２の電圧（第２電源線ＬＶＡＲＹ＿ｋの電圧）を供給し、一方、リフレッシュコマンドが入力されたことに応じて活性化した時には、オーバードライブをすることなくリフレッシュコマンドに対応する電圧供給期間の最初から電源線に第２の電圧を供給する電源電圧発生回路と、を備える。 （もっと読む）

【課題】リフレッシュ動作時の消費電流を減少させること。
【解決手段】タイミングチャート１００では、ＷＬ０のリフレッシュ動作時に、メモリバンク１０１のＳＡ００とメモリバンク１０２のＳＡ１０をオーバードライブさせ、メモリバンク１０３のＳＡ２０とメモリバンク１０４のＳＡ３０をオーバードライブさせない。タイミングチャート１００では、ＷＬ１のリフレッシュ動作時に、メモリバンク１０１のＳＡ００とメモリバンク１０３のＳＡ２０をオーバードライブさせ、メモリバンク１０２のＳＡ１０とメモリバンク１０４のＳＡ３０をオーバードライブさせない。タイミングチャート１００では、ＷＬ２のリフレッシュ動作時にメモリバンク１０１のＳＡ００とメモリバンク１０４のＳＡ３０をオーバードライブさせ、メモリバンク１０２のＳＡ１０とメモリバンク１０３のＳＡ２０をオーバードライブさせない。 （もっと読む）

【課題】センスアンプＳＡのオーバードライブ期間を最適化する。
【解決手段】センスアンプＳＡの電源ノードｂにＶＳＳ電位を供給するドライバ回路４１と、センスアンプＳＡの電源ノードａにＶＡＲＹ電位及びＶＯＤ電位をそれぞれ供給するドライバ回路４２，４３と、ドライバ回路４１〜４３の動作を制御するタイミング制御回路５０とを備える。タイミング制御回路５０は、ドライバ回路４３のオン期間を決める遅延回路５２を含む。遅延回路５２は、遅延量が外部電源電位ＶＤＤに依存する遅延回路５２ｂと、遅延量が外部電源電位に依存しない遅延回路５２ａとを含み、ドライバ回路４３のオン期間は、遅延回路５２ａの遅延量と遅延回路５２ｂの遅延量の和によって決まる。これにより、オーバードライブ期間の長さを外部電源電位ＶＤＤのレベルに適度に依存させることができる。 （もっと読む）

【課題】半導体装置におけるデータアクセスに必要な時間を安定化させる。
【解決手段】半導体装置１００は、メモリセルアレイ１１０と、データ入出力回路１２３と、アクセス制御回路２００を備える。アクセス制御回路２００は、ワード線の活性化／非活性化を指示する第１信号Ｓ１を出力する第１信号部２０２と、ビット線の活性化／非活性化を指示する第２信号Ｓ２を出力する第２信号部２０４と、センス回路１２１へのオーバードライブ電圧の供給／停止を指示する第３信号Ｓ３を出力する第３信号部２０６と、ワード線の非活性化を指示する第４信号Ｓ４を出力する第４信号部２０８を含む。外部電圧に応じて第３信号Ｓ３の活性化期間が決定される。外部電圧に実質的に非依存にて第４信号Ｓ４の生成タイミングが決定される。 （もっと読む）

【目的】低価格にて、電流供給が集中した場合にも安定したメモリ動作を実施させることが可能な半導体メモリの内部電源回路を提供することを目的とする
【構成】半導体メモリに搭載されているセンスアンプの標準電源電圧値としての第１電圧と電源ライン上の電圧との差分を示す差分信号を生成する第１差動増幅部と、この第１電圧よりも高い第２電圧と電源ライン上の電圧との差分を示す差分信号を生成する第２差動増幅部との内の一方だけを、センスアンプの状態（活性状態、非活性状態）に応じて活性化し、活性化した方の差動増幅部から供給された差分信号に応じて生成した電源電圧を電源ラインを介してセンスアンプに供給する。この際、センスアンプが非活性状態から活性状態に遷移した時点から所定期間経過するまでの間は第２差動増幅部を活性状態に維持する一方、所定期間経過以降は第１差動増幅部を活性状態に維持する。 （もっと読む）

【課題】ノイズによる干渉を排除することができる半導体メモリ装置を提供する。
【解決手段】半導体メモリ装置は、サブホール領域またはエッジ領域に配置され、センスアンプアレイが動作を開始する所定区間前にイネーブルされる第１前置制御信号に応答してターンオンされて、センスアンプアレイにバイアス電圧を供給するための第１電圧ラインに外部電圧を印加する第１スイッチと、センスアンプのオーバードライビング区間でイネーブルされる第１制御信号に応答してターンオンされて、前記電圧ラインに外部電圧を印加する第２スイッチと、を含む。 （もっと読む）

【課題】オーバードライブによる効果が安定して得られると共に半導体装置の消費電流を低減できる半導体装置及びその制御方法を提供する。
【解決手段】センスアンプに供給する第１の電源電圧のオーバードライブ時、第１の電源電圧の配線と、それよりも高い第２の電源電圧の配線とを第１のトランジスタを用いて接続することで第１の電源電圧を昇圧する。さらにセンスアンプが活性化することで第１の電源電圧が低下したとき、第１の電源電圧の配線と第２の電源電圧の配線とを第２のトランジスタを用いて接続することで電流供給能力を増大させる。第１のトランジスタ及び第２のトランジスタはフル駆動することでスイッチとして動作させる。 （もっと読む）

【課題】センスアンプを用いる半導体装置において、オーバードライブ電圧を生成する昇圧回路を設けたことによる消費電力の増加を低減する。
【解決手段】センスアンプを有し外部電源電圧が供給される半導体装置は、センスアンプに接続する駆動信号配線と、外部電源電圧からこの外部電源電圧よりも高い第１の電圧を生成する昇圧回路と、外部電源電圧を降圧して第２の電圧を生成する降圧回路と、を有する。外部アクセスを伴う通常動作時においてセンスアンプにセンス動作をさせる場合に、センス動作の初期には第１の電圧を駆動信号配線に印加しその後は第２の電圧を駆動信号配線に印加し、その一方で、外部アクセスを伴わないリフレッシュ動作時には、昇圧回路の動作を停止させて、センス動作の初期の段階から第２の電圧を駆動信号配線に印加するようにする。 （もっと読む）

【課題】チップ面積を増やすことなく電源補償容量を確保する。
【解決手段】センスアンプ回路に電源を供給する電源ラインに、動作時の電源補強補償用として、メモリセル部の製造プロセス上必要なダミー配線であるダミーワード線を、電源供給配線として用いる半導体記憶装置。 （もっと読む）

【課題】複数の外部電圧に基づいて一つの内部電圧を生成することにより、複数の外部電圧を効率よく利用する。
【解決手段】外部電圧ＶＤＤ１に基づいて内部電圧ＶＯＤを生成する内部電圧発生回路４１と、外部電圧ＶＤＤ２に基づいて内部電圧ＶＯＤを生成する内部電圧発生回路４２とを備える。本発明による半導体装置は、複数の外部電圧ＶＤＤ１，ＶＤＤ２から一つの内部電圧ＶＯＤを発生させていることから、負荷状態に応じてこれら複数の外部電圧ＶＤＤ１，ＶＤＤ２を効率的に利用することが可能となる。このため、消費電力の変動が大きい半導体装置であっても、特定の電源装置だけを大型化させる必要がなくなる。 （もっと読む）

【課題】オーバードライブを行うセンスアンプを備えた半導体記憶装置において、オーバードライブ電位を安定化させる。
【解決手段】センスアンプＳＡに低位側書き込み電位ＶＳＳＡを供給する電源配線２１と、センスアンプＳＡに高位側書き込み電位ＶＡＲＹを供給する電源配線２２と、センスアンプＳＡにオーバードライブ電位ＶＯＤを供給する電源配線２３と、電源配線２１と電源配線２３との間に設けられた安定化容量３０とを備える。これにより、低位側書き込み電位ＶＳＳＡに与えられる容量値とオーバードライブ電位ＶＯＤに与えられる容量値が必然的に一致することから、センス動作の初期における低位側書き込み電位ＶＳＳＡの変動とオーバードライブ電位ＶＯＤの変動が相殺される。 （もっと読む）

【課題】センスアンプの安定動作を可能とする半導体記憶装置及び制御方法を提供する。
【解決手段】電源電圧が１．２Ｖ以下であって、ビット線対間の電位差を増幅するセンスアンプと、前記センスアンプに前記電源電圧を供給する第１のトランジスタと、前記センスアンプに低電位側電圧を供給する第２のトランジスタと、前記第１のトランジスタを、前記第２のトランジスタよりも先、もしくは同時に導通状態に制御する制御回路とを有する。 （もっと読む）

【課題】低電圧の条件下におけるセンスアンプの動作の高速化と安定化を、メモリセルのホールド特性の劣化に対応しつつ実現する。したがって、ホールド特性を維持するため消費電力を低減できる。
【解決手段】センスアンプのプリチャージレベルとセンス増幅レベルとの差電位を、電源電位（ＶＣＣ−ＧＮＤ）とすることでホールド特性の劣化に対する耐性を向上する。また、その向上に伴い低消費電力化を実現する。またプリチャージレベルをＧＮＤ或いはＶＣＣの電源とすることで、安定したプリチャージレベルの供給を実現する。更にプリチャージ用の電源回路を不要とすることで、チップサイズ縮小も実現する。 （もっと読む）

【課題】複数のバンクのそれぞれにアクセスされる時に活性化されるセンスアンプのオーバードライブ期間を適切に設定する。
【解決手段】複数のセンスアンプ12と、第１の電圧を発生する第１電源と、第１の電圧より高い第２の電圧を発生する第２電源と、オーバードライブ信号に応じて、センスアンプの電源線に第２の電源を接続し、引き続いて第１の電源に接続するように切り換える切り換え回路26とを備える半導体装置において、複数のセンスアンプのうち活性化される個数に応じて、電源線を第２の電源に接続する期間を変化させるように、オーバードライブ信号の活性化期間を利用するオーバードライブ信号延長回路62を備える。 （もっと読む）

【課題】オーバードライブ方式を低電圧且つ小面積で成立させることが可能となる半導体記憶装置を提供する。
【解決手段】複数のメモリセルMCと、PMOS及びNMOSトランジスタからなり、メモリセルMCから読み出された情報を増幅するための複数のセンスアンプ121と、センスアンプ121のPMOSトランジスタのソース端子に接続されたPCS電源線とオーバードライブ電圧を供給するためのVOD電源線との間に設けられたトランジスタ17と、VOD電源線に接続されたVOD電源容量22と、VOD電源線と外部電源であるVDDSA電源線との間に接続された抵抗21とを備えている。 （もっと読む）

【課題】本発明により、素子特性のばらつきに影響を受けずにセンスアンプ毎に精度良くオーバードライブを制御することができる半導体装置を提供する。
【解決手段】メモリセル２と、センスアンプ３と、電源回路４と、電源制御回路５と、センスダミー回路６とを具備する。センスアンプ３は、メモリセル２のデータの読出しに用いられる。電源回路４は、電源電圧を切り換えてセンスアンプ３に供給する。電源制御回路５は、電源回路を制御する。センスダミー回路６は、センスアンプ３を構成する素子数よりも少ない素子数で、センスアンプ３の活性化直後の動作を再現する。センスダミー回路６は、電源制御回路５を制御する。 （もっと読む）

【課題】半導体記憶装置において、低電圧用途に関して、ノイズによるデータ反転を防ぎ、センス時にビット線容量を低減することで、センス速度を高速化し、データ読み出しを速くする、シェアードＭＯＳトランジスタ・ゲート電圧の制御技術を提供する。
【解決手段】センスアンプとメモリセルアレイを接続するシェアードＭＯＳトランジスタ・ゲート電圧制御回路により、センス時にノイズを考慮した上で、シェアードＭＯＳトランジスタ・ゲート電圧（ＳＨＲ）を２段階で下げ、増幅するビット線容量を低減することで、センス速度を高速化する。これにより、カラム選択信号を起動するタイミングを速くすることができ、結果として、データ読み出し時間を短縮することができる。 （もっと読む）