【課題】半導体メモリ装置の読み出し動作および書き込み動作フェイルを防止することができる半導体メモリ装置を提供する。
【解決手段】読み出し信号または書き込み信号に応答して、選択的にイネーブルされる第１テストモード信号ないし第３テストモード信号に応じて遅延量が調整されるストローブクロックを生成するストローブクロック生成部１０と、ストローブクロックの第１レベルに応答してアドレスをラッチし、ストローブクロックの第２レベルに応答して、アドレスをデコーディングして内部アドレスを生成する内部アドレス生成部２０と、内部アドレスをデコーディングして選択的にイネーブルされる出力イネーブル信号を生成する出力イネーブル信号生成部３０と、を備える。 （もっと読む）

【課題】デジタルメモリデバイスの動作電力を低減する。
【解決手段】複数のメモリセル（７１３）を含むデジタルメモリデバイス（２９０４）は、一組のメモリセル（７１３）上で動作を実行するようにコマンドを受信し、一組のメモリセル（７１３）は、デバイス（２９０４）全体よりも含有するメモリセルが少なく、デバイス（２９０４）は、受信コマンドに応答して、一組のメモリセル（７１３）に関連する一組のビットライン（７０９）のみを、動作のフロントエンドに選択的にプリチャージすることを含む動作を実行する、デジタルメモリ（２９０４）を動作させる方法、装置、およびシステム（２９００）。 （もっと読む）

【課題】ビット線を個別に制御することができ、同一センスアンプ列内の隣接ビット線間に“Ｈ／Ｌ”逆相ストレスパタンを印加できると共に、限定されない種々のストレスパタンをメモリセルに印加できるＷＬＢＩテスト方法を提供する。
【解決手段】半導体記憶装置にストレスを印加するのに先立ち、複数のメモリセルを活性化する一方、複数のセンスアンプは非活性状態を維持し、グローバル入出力線ＧＩＯＢ＜０＞〜＜７＞、ＧＩＯＴ＜０＞〜＜７＞を利用して各ビット線に個別に充電を行う。 （もっと読む）

【課題】リフレッシュ動作時における無駄なカラム救済回路の動作を禁止する。
【解決手段】ロウアドレスＸＡｄｄに基づいて複数のメモリマットのいずれかを選択するとともに、選択されたメモリマットに含まれるワード線ＷＬのいずれかを選択するロウデコーダ１２と、カラムアドレスＹＡｄｄに基づいて選択されたメモリマットに含まれるビット線ＢＬのいずれかを選択するカラムデコーダ１３と、カラムアドレスＹＡｄｄが不良ビット線のアドレスＹＲＡｄｄと一致したことに応答して冗長ビット線ＲＢＬを選択するカラム救済回路３３とを備える。ロウアドレスＸＡｄｄがアクティブコマンドに応答して供給された場合にはカラム救済回路３３の動作を許可し、リフレッシュコマンドに応答して供給された場合にはカラム救済回路３３の動作を禁止することにより、無駄なカラム救済回路の動作による消費電流を低減する。 （もっと読む）

【課題】内部電圧生成回路が発生するノイズがセンシティブな回路ブロックに与える影響を低減する。
【解決手段】電源ラインＶＬに内部電圧Ｖ０を供給する内部電圧生成回路１，２を複数個並列に接続し、付加回路３に含まれる複数の回路ブロックのうち、ノイズの影響を受けやすい回路ブロックが動作中ではない場合は、内部電圧Ｖ０の低下に応答して全ての内部電圧生成回路１，２を活性化させ、ノイズの影響を受けやすい回路ブロックが動作中である場合は、内部電圧Ｖ０が低下しても内部電圧生成回路２のみを活性化させ、内部電圧生成回路１を活性化させない。これにより、内部電圧生成回路の動作に伴う負荷回路３へのノイズの影響を低減させる。 （もっと読む）

【課題】半導体装置の回路規模の増大を抑制する。
【解決手段】複数のメモリセルは、マトリクス状に配置されXアドレス信号とYアドレス信号にて特定される。第１データアンプは、Yアドレス信号をプリデコードした選択信号とXアドレス信号で特定される第１メモリセルと接続する。第２データアンプは、選択信号を遅延した遅延選択信号とXアドレス信号で特定される第２メモリセルと接続する。生成部は、第１データアンプの動作クロック信号を遅延して遅延動作クロック信号を生成する。タイミング制御部は、第１データアンプの動作を制御する第１制御信号と第２データアンプの動作を制御する第２制御信号とを受け付け、動作クロック信号に応じたタイミングで第１制御信号を第１データアンプに出力し、遅延動作クロック信号に応じたタイミングで第２制御信号を第２データアンプに出力する。 （もっと読む）

【課題】低電圧動作でも、センスアンプに対する読み出し／書き込み時のノイズマージンを確保する。
【解決手段】センシングされたメモリセルのデータを保持するセンスアンプと、複数のセンスアンプと一つのデータバスとをアドレスによって選択的に導通接続する複数のトランジスタと、一つのデータバスに接続するライトアンプと、第１の動作（リード）モードにおいて、メモリセルのデータを外部へ出力し、第２の動作（ライト）モードにおいて、外部から供給されたデータをセンスアンプへ出力する外部端子と、前記導通接続すべき第１のトランジスタのゲート電極ＹＳに、第１の動作モード時に、第１のトランジスタが第１のインピーダンス値となるように第１の電位（ＶＤＤＬ）を供給し、第２の動作モード時に、第１のトランジスタが第１のインピーダンス値よりも絶対値で低い第２のインピーダンス値となるように第２の電位（ＶＤＤＨ）を供給する制御回路を備える。 （もっと読む）

【課題】２次元のデ−タ配列の各行を複数のバンク内のページに分散配置してアクセス（スキャッタ・ギャザーアクセス）する場合に、アクセス時間を短縮するとともに消費電力を削減すること。
【解決手段】半導体装置は、複数のデータ入出力ピンと、それぞれ複数の記憶情報を記憶する複数のバンクと、セレクタと、制御回路と、を備え、制御回路は、第１のアクセスモードとして、外部からの１回の読み出し又は書き込み命令に応じて、複数のバンクに対して同時にアクセスし、セレクタは、第１のアクセスモードとして、複数のデータ入出力ピンと複数のバンクとを所定の関係で対応付ける。 （もっと読む）

【課題】内部動作電圧ＶＰＥＲＩが外部電圧ＶＤＤに比べて十分に低い場合であっても、ビット線対とローカルＩＯ線対との間のデータ転送が高速化された半導体装置を提供する。
【解決手段】半導体装置１０は、振幅ＶＤＤを有するアドレス信号を受け付ける入力バッファ４２と、入力バッファ４２から出力されたアドレス信号の振幅をＶＤＤよりも小さい振幅ＶＰＥＲＩに変換するレベルシフト回路４３と、レベルシフト回路４３から出力されたアドレス信号を受け付けるアドレス制御回路５０と、アドレス制御回路５０から出力されるアドレス信号をデコードすることによりデコード信号を生成するアドレスデコーダ６１，６５と、少なくともデコード信号の振幅レベルがＶＤＤとなるように、前記アドレス信号又は前記デコード信号の振幅をＶＰＥＲＩからＶＤＤに変換するレベルシフト回路５３，５４とを備える。 （もっと読む）

【課題】読出しマージンを増加させて読出し動作の正確度を高め、素子動作の信頼性を向上させることが可能な半導体メモリ装置を提供する。
【解決手段】メモリセルが連結された複数のワード線、複数のビット線及び複数の反転ビット線を含むメモリセルアレイと、複数のワード線のいずれか１本を選択するロウデコーダと、アドレス信号に応じてビット線選択信号を生成し、互いに隣接した２本のビット線、または互いに隣接した２本の反転ビット線を同時に選択するカラムデコーダと、ロウデコーダ及びカラムデコーダによって選択された各メモリセルにそれぞれ記憶されたデータを読み取るための複数のセンスアンプとを備えてなり、互いに隣接した２本のビット線または互いに隣接した２本の反転ビット線が同時に選択され、選択された二つのメモリセルがセンスアンプの第１入力端に同時に並列連結され、第２入力端に基準電圧が印加され、データが読み出される。 （もっと読む）

【課題】ＣＡＳアクセス時間を短縮してデータ転送効率を高める。
【解決手段】ＲＡＳサイクルでは、メモリセル１０からビット線上にメモリセルデータが読み出され、センスアンプ２０で増幅される。マルチプレクサ・デマルチプレクサ８は、ロウプリデコード信号ＡＸ＜０＞に応じて、１／２の本数のビット線をグローバルデータ線ＧＤＬ／ＮＧＤＬ＜５４３：０＞に接続する。接続されたビット線のデータはデータアンプ＆１ｓｔラッチ３０で増幅されて保持される。ＣＡＳサイクルでは、カラムプリデコード信号ＡＹ＜３：０＞に応じて、１／４の本数の信号が選択され、誤り検出・訂正回路４０に入力されて誤り訂正が行われ、２ｎｄラッチ６０を介してリード出力バスＤＯ＜１２７：０＞に出力される。 （もっと読む）

【課題】
多様な環境下においても半導体記憶装置の活用度が高くなるようにするアドレス置換回路及びそれを含む半導体記憶装置を提供する。
【解決手段】アドレス置換回路は、動作モードによってロウアドレスと第１及び第２カラムアドレスに応答して、第１サブバンク領域または第２サブバンク領域が選択的に活性化させるサブバンク領域選択部と、第１カラムアドレスから第１カラム領域活性化アドレスと第２カラム領域活性化アドレスを生成する第１カラム領域活性化部と、第２カラムアドレスから第３カラム領域活性化アドレスと第４カラム領域活性化アドレスを生成する第２カラム領域活性化部と、及び第１〜第４カラム領域活性化アドレスに応答して、第１サブバンク領域内の第１〜第４カラム領域と第２サブバンク領域内の第１〜第４カラム領域のうちの少なくともいずれか１つの領域が選択的に活性化するようにするカラム領域選択部とを含むことを特徴とする。 （もっと読む）

【課題】 テスト効率を向上し、テストコストを削減する。
【解決手段】 アドレス切替回路は、第１動作モード中に、第１アドレス端子群に供給されるロウアドレス信号および第２アドレス端子群に供給されるコラムアドレス信号を受ける。また、アドレス切替回路は、第２動作モード中に、第２アドレス端子群に供給されるロウアドレス信号を受け、その後、第２アドレス端子群に供給されるコラムアドレス信号を受ける。受けたロウアドレス信号およびコラムアドレス信号は、ロウデコーダおよびコラムデコーダに供給される。半導体メモリの動作テストを第２動作モードで実施することで、一度にテストできる半導体メモリの数を増やすことができる。他の半導体メモリのテスト資産を用いて、半導体メモリをテストすることが可能になる。この結果、テスト効率を向上でき、テストコストを削減できる。 （もっと読む）

【課題】通常動作とテストモード動作を切り換えるための制御構成を簡単にして、ＦＩＦＯメモリの回路構成が簡単で、回路規模を小型化する。
【解決手段】アドレスコントローラ３３の制御信号Ｓ３３によりテストモードに設定して外部からリードアドレスデータＲＡＤを入力できるモードとした場合は、外部から入力されたリードアドレスデータＲＡＤがリードアドレスレジスタ３４−１に一時保持され、アドレスコントローラ３３の制御信号Ｓ３３により、リードアドレスレジスタ３４−１のデータがリードアドレスカウンタ２０−１にコピーされ、スタートアドレスとして使用される。即ち、リードの要求があった場合、外部から入力されたリードアドレスデータＲＡＤをリードアドレスカウンタ２０−１にセットしておくことで、任意のワード線ＷＬ、及びリードカラムデコーダ３２−１，３２−２の開始位置を指定できるようになる。 （もっと読む）

【課題】 複数の大規模なルックアップテーブルをメモリ回路に構成する場合、簡単な構成かつ小面積で多様な論理関数を実現でき、高速動作が可能なメモリ回路等を提供する。
【解決手段】 複数のメモリセルからなるメモリセルアレイを少なくとも所定数の入出力経路ごとに区分し所望の論理関数を実現する４個のルックアップテーブル（ＬＵＴ）１０と、ＬＵＴ選択信号Ｌ０、Ｌ１をデコードして４個のルックアップテーブル１０の１つを選択するとともに、論理関数の論理入力信号Ｘ０〜Ｘ７、Ｙ０〜Ｙ３をデコードして選択されたルックアップテーブル１０に含まれるアクセス対象のメモリセルを選択するデコード回路１３、１４と、デコード回路１３、１４のデコード結果に応じて、アクセス対象のメモリセルの入出力経路を、論理出力信号Ｚ０〜Ｚ１５を伝送するための入出力バスと選択的に接続する選択接続回路１２とを備えて構成される。 （もっと読む）

【課題】メモリアクセスに伴う電力の消費を低減できるＤＲＡＭ及びその駆動方法を提供すること。
【解決手段】本発明では、ローアドレス及びカラムアドレスを全て受信して格納した後、カラムアドレスのＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）のうち、一部のビットをデコードして、アクティブにするページ領域を決定する方式を採用した。すなわち、ローアドレスに対応する１ページ全体をアクティブにするものではなく、実際にアクセスがなされるメモリセルを含む一部のページ領域を選択的にアクティブにする。近年、システムのメモリ活用機能のうち、付加レイテンシＡＬ（Ａｄｄｉｔｉｖｅ Ｌａｔｅｎｃｙ）規格によると、ローアドレスの入力後、次のクロックで直ちにカラムアドレスの入力がなされ、その後、ローアドレス及びカラムアドレスのデコードが可能となって、システムの環境を大きく変えなくとも本発明の実現が可能である。 （もっと読む）

【課題】読み出しおよび書き込み動作の高速化と低消費電力化を図る。
【解決手段】メモリセルアレイ１と、メモリセルＭＣａのデータ出力ノードに接続され、一方向に並ぶ複数セルで共有されている読み出しビット線ＲＢＬと、メモリセルＭＣａのデータ入力ノードに接続されて同様に共有されている書き込みビット線ＷＢＬと、当該ビット線対の電圧をセンスするセンスアンプＳＡと、センスアンプＳＡの一方入力に接続されている第１センス線（ＲＢＬセンス線ＲＢＬ＿ＳＡ）と、他方入力に接続されている第２センス線（ＷＢＬセンス線ＷＢＬ＿ＳＡ）と、第１センス線と読み出しビット線ＲＢＬとの電気的な接続と非接続を制御する第１ビット線スイッチ（ＢＬスイッチ８ｉｒ）と、第２センス線と書き込みビット線ＷＢＬとの電気的な接続と非接続を制御する第２ビット線スイッチ（ＢＬスイッチ８ｉｗ）とを有する。 （もっと読む）

【課題】 半導体記憶装置において、メモリセルのビット線間ショートはその抵抗値が大きいことから検出しにくい、また検出するためのテスト時間が長いという問題がある。
【解決手段】 シェアード型センスアンプを採用した半導体記憶装置において、テストモードにエントリし、シェアード型センスアンプに用いられるトランスファゲート、プリチャージ回路、センスアンプを個別に制御する。注目するビット線をハイインピーダンス状態とする。対向するセンスアンプは活性化のままとすることで隣接するビット線はロウインピーダンスとする。ビット線間ショートがあれば、隣接するロウインピーダンスのビット線からハイインピーダンス状態の注目ビット線のデータを反転させる。この反転データを読み出すことでビット線間ショートが検出できる。 （もっと読む）

【課題】データを従来よりも低消費電力でメモリセルへ書き込むことができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置１００は、電気的に浮遊状態のフローティングボディ領域を含み、該フローティングボディ領域に電荷を蓄積または放出することによってデータを記憶するメモリセルＭＣと、複数のメモリセルを含むメモリセルアレイＭＣＡと、メモリセルのゲートに接続されたワード線ＷＬと、メモリセルのドレインまたはソースに接続されたビット線ＢＬと、ビット線に接続されたセンスアンプＳ／Ａと、データ“１”をメモリセルへ書き込むときに、ワード線に第1の電位を印加し、データ“０”をメモリセルへ書き込むときに、第1の電位と異なる第２の電位をワード線に印加するデコーダＲＤとを備えている。 （もっと読む）

【課題】ノーマル、プリエンプションバースト及び割込み書込み動作を支援するマルチポートメモリ装置を提供すること。
【解決手段】本発明に係るマルチポートメモリ装置は、多数のポートと、多数のバンクと、多数のグローバル入／出力ラインとを備えたマルチポートメモリ素子において、書込みデータが印加される間にのみトグルする書込みクロックを生成する書込みクロック生成部と、書込みコマンド及び前記書込みクロックに応答して書込みフラグ信号及び書込みドライバイネーブル信号を生成する書込み制御部と、前記書込みフラグ信号に応答して該当バースト書込みデータをラッチするデータラッチ回路と、書込みデータマスク信号及び前記書込みドライバイネーブル信号に応答して前記データラッチ回路から出力されたデータを該当バンクに伝達する書込みドライバと、を備える。 （もっと読む）