【課題】ヒューズ回路を構成する回路素子数の増加を最小化しつつ、ヒューズを再接続する金属イオンの電気／化学的マイグレーション現象を防止することができる半導体集積回路を提供する。
【解決方法】ヒューズＦＵＳＥと、第１ヒューズ感知信号ＩＮに応答して感知ノードＡを第１駆動する第１駆動部２０と、ヒューズＦＵＳＥとともに駆動経路を構成し、第２ヒューズ感知信号ＩＮ２に応答して感知ノードＡを第２駆動する第２駆動部２２と、ヒューズＦＵＳＥと並列に接続されたバイパス抵抗部２４と、感知ノードＡの電圧に応答してヒューズＦＵＳＥのプログラミング状態を感知する感知部２６とを備える半導体集積回路が提供される。 （もっと読む）

【課題】積層型半導体装置における全ての半導体チップのテストを行うにあたり、テスト装置側でチップ選択端子に対して割り当てるべき端子数を削減する。
【解決手段】集積型半導体装置１００のチップ２００において、制御信号出力部２１０は、制御信号入力端子３０２Ａからの外部制御信号ＴＲＧＩの入力に応じて、チップ識別子保持部２５０に対してチップ識別子の保持を指示する。チップ識別子保持部２５０は指示に応じて、アドレス入力端子３０３Ａから入力されるチップ識別子の値を保持する。また、チップ識別子の保持タイミングを指示した後の所定タイミングで次段チップ制御信号ＴＲＧＯを出力する。次段チップ制御信号ＴＲＧＯは、次段のチップ２００が制御信号入力端子３０２Ａから外部制御信号ＴＲＧＩとして入力する。 （もっと読む）

【課題】データストローブ信号のスルーレートを変更することなくデータストローブ信号のクロスポイントの電位を調整可能な半導体装置を提供する。
【解決手段】半導体装置は、外部クロックに基づき第１内部クロックを発生する発生回路と、第１内部クロックに基づき第２及び第３内部クロックを生成する分割回路であり第３内部クロックの立ち上がり及び立ち下がりの少なくとも一方のタイミングを調整するエッジ調整回路を含む分割回路と、エッジ調整回路にエッジ調整信号を供給する調整情報保持部と、第２内部クロックに応じて第１データストローブ信号を発生し第３内部クロックに応じて第１データストローブ信号と位相が異なる第２データストローブ信号を発生する出力回路を備え、エッジ調整回路はエッジ調整信号に応じて第３内部クロックの立ち上がり及び立ち下がりの少なくとも一方のタイミングを可変に調整する。 （もっと読む）

【課題】リフレッシュ動作を必要とする半導体記憶装置の回路規模の増大を防ぐ。
【解決手段】内部クロック信号に同期してカウント動作を行うカウンタと、割り込みアドレスを保持する複数のヒューズＲＯＭと、カウント値の下位の所定の個数のビットが所定のビット列に一致するか否かを表す第１の信号を出力する判定回路と、第１の信号を外部クロック信号の１周期分遅らせた信号を論理反転した信号と第１の信号との論理積を第２の信号として出力し、第２の信号を所定の期間だけ遅らせて第３の信号として出力する信号生成回路と、第３の信号に応じて外部クロック信号を内部クロック信号としてカウンタに供給し、又は供給を停止する内部クロック生成回路と、第２の信号に応じて複数のヒューズＲＯＭに格納された割り込みアドレス又はカウント値をリフレッシュアドレスとして出力するセレクタとを有する。 （もっと読む）

【課題】ヒューズ素子などの不揮発性記憶素子から記憶内容を低消費電流で読み出す。
【解決手段】タイミング制御回路は、外部リセット信号の状態遷移を契機として、内部リセット信号ＰＲＥＳＥＴ１、２を活性化させる。ヒューズ回路３０は、ヒューズ素子３１と、内部リセット信号ＰＲＥＳＥＴ１に応答して、ヒューズ素子３１の設定データを取得する読出回路ＲＤと、設定データを一時的に保持し、内部リセット信号ＰＲＥＳＥＴ２によってリセットされるラッチ回路Ｌ１を備える。タイミング制御回路は、内部リセット信号ＰＲＥＳＥＴ２を活性化させることによりラッチ回路Ｌ１をリセットし、内部リセット信号ＰＲＥＳＥＴ１を所定期間だけ活性化させることにより設定データをラッチ回路Ｌ１に保持させる。 （もっと読む）

【課題】内部電圧を安定化させる半導体メモリ装置の内部コマンド生成装置を提供する。
【解決手段】リセットコマンドに応答してリセット区間を設定するリセットフラグ信号を生成する第１フラグ信号生成部と、該リセットフラグ信号に応答して第１初期パルス信号及び第２初期パルス信号を生成する初期パルス信号生成部と、該第１初期パルス信号に応答して初期安定化区間を設定する初期安定化フラグ信号を生成する第２フラグ信号生成部と、該第２初期パルス信号に応答して初期安定化区間内でイネーブルされる内部リフラッシュコマンドを生成する内部コマンド生成部と、を含む内部コマンド生成装置を提供する。 （もっと読む）

【課題】サブスタンダードメモリセルの位置に基づいたロウアドレスコード選択を提供する。
【解決手段】メモリ装置はサブスタンダードメモリセルを含むメモリブロックを識別し、ロウアドレスコードを決定してリフレッシュ動作の間にロウアドレスコードをメモリブロックに印加する。ロウアドレスコードはメモリブロックのうち同時にリフレッシュされるメモリブロックを決定し、他のメモリセルよりさらに短い周期でリフレッシュするべきサブスタンダードメモリセルを含むメモリブロックが同時にリフレッシュでき、サブスタンダ−ドメモリセルを含まないメモリブロックが同時にリフレッシュできるように設計される。 （もっと読む）

【課題】電源投入時における半導体記憶装置の動作を安定させる。
【解決手段】半導体記憶装置の内部電圧調整回路１００は、電源が投入されてからＲＥＳＥＴＢ信号が非活性化されるまでの期間を第１〜第３期間に分けて処理する。第１の期間においては、周辺回路電圧ＶＰＥＲを最低値に安定させ消費電力を抑制する。電源電圧が安定した第２期間においては周辺回路電圧ＶＰＥＲを最高値に設定して、ヒューズ回路１０６から安定的にＡＦ値を読み出す。読み出し後の第３の期間においては、周辺回路電圧ＶＰＥＲを最低値に戻し、消費電力を抑制する。ＲＥＳＥＴＢ信号が非活性化されると、読み出したＡＦ値に基づいて周辺回路電圧ＶＰＥＲを設定する。 （もっと読む）

【課題】半導体記憶装置のオートリフレッシュ動作において、使用環境等によってリフレッシュが間に合わない、または過剰なリフレッシュを行ってしまい消費電力の増加を招くという課題が発生していた。
【解決手段】半導体素子の一部に複数のメモリバンクに分割されて形成されるメモリ素子を有し、オートリフレッシュ方式とセルフリフレッシュ方式のいずれかを選択してメモリ素子のリフレッシュ処理を行う半導体記憶装置１であって、オートリフレッシュ方式を選択するコマンドが検出されるごとに半導体素子の温度に応じて、リフレッシュ処理を行う回数を選択する。 （もっと読む）

【課題】プログラマブル遅延を使用しクロックの最適化を図った集積回路およびメモリを提供する。
【解決手段】メモリは、各々メモリ・セル（４８）とブロック制御回路（２１；２２）とを含む複数のメモリ・ブロック（１７，１８）と、第１の遅延を指示する第１の選択信号（６２）を与える出力を有する第１の選択回路（２４）と、各々第１の選択回路（２４）の出力に結合されて第１の選択信号（６２）を受け取る第１の複数のプログラマブル遅延回路（４０）とを備える。第１の複数のプログラマブル遅延回路（４０）の各々は、複数のメモリ・ブロック（１７，１８）のうちの１つのメモリ・ブロックのブロック制御回路に供給する出力信号（４５）を与える出力を有する。 （もっと読む）

【課題】コストの増加を抑制しつつ、高いチューニング精度を維持するとともに、チューニングに要する時間の増加を抑制できる半導体装置を提供する。
【解決手段】レベルシフト回路５を構成する可変抵抗Ｒ１およびＲ２に加えて、ＢＧＲ回路１のＶＢＧＲ電圧の出力ノードと可変抵抗Ｒ１との間に接続された付加抵抗ＲＵと、可変抵抗Ｒ２と基準電圧との間に接続された付加抵抗ＲＤとを有し、付加抵抗ＲＵおよびＲＤのそれぞれに並列して、Ｎチャネル型のＭＯＳトランジスタＴＵおよびＴＤが接続されている。 （もっと読む）

【課題】 冗長判定を早く実施し、読み出しデータを早く出力する。
【解決手段】 アドレス遷移検出回路は、アドレス信号の遷移を検出してアドレス遷移検出信号を出力する。アドレス入力回路は、アドレス遷移検出信号に基づいてアドレス信号を入力する。コマンド判定回路は、コマンド信号をデコードして、アクセス動作を実行するためのコマンド判定信号を出力する。冗長制御回路は、アドレス入力回路からのアドレス信号を用いて冗長判定を行い、冗長メモリセルの使用を判定するタイミングを指示する冗長判定信号に基づいて冗長判定結果を出力する。先行冗長判定回路は、所定のコマンド信号に基づいて冗長判定信号の出力タイミングを制御する。アドレス信号の遷移により予め冗長判定を行うことで、所定のコマンド信号の入力後に冗長判定を行うことなく、冗長判定結果を迅速に出力でき、読み出しデータを早く出力できる。 （もっと読む）

【課題】多重リフレッシュによってフレッシュ欠陥セルを救済しつつ、セルフリフレッシュ時の消費電力を抑制する。
【解決手段】セルフリフレッシュモードによるリフレッシュ周期に影響を与えることなく、オートリフレッシュモードによるリフレッシュ周期を変更する第１のリフレッシュ周期変更手段１４１と、オートリフレッシュモードによるリフレッシュ周期に影響を与えることなく、セルフリフレッシュモードによるリフレッシュ周期を変更する第２のリフレッシュ周期変更手段１４２を備える。このように、本発明によれば、オートリフレッシュモードによるリフレッシュ周期とセルフリフレッシュモードによるリフレッシュ周期をそれぞれ独立に制御可能であることから、各モードにおける特性を考慮したリフレッシュ動作を行うことが可能となる。 （もっと読む）

【課題】ブロックリペア装置及び方法を提供する。
【解決手段】本発明によるブロックリペア装置は、複数のセルブロック１０と、前記複数のセルブロックのリペア信号を出力するブロックリペアヒューズ部３０と、前記ブロックリペア信号に応じて、前記複数のセルブロックを活性化するか、又は前記複数のセルブロックのうち不良セルブロックを電気的に孤立させるための制御信号を出力するブロックアイソレーション制御部４０と、セルブロックアドレス信号に応じて、前記不良セルブロックを他のセルブロックで代替するためのブロックリペア選択信号を出力するブロックリペア選択部５０と、を含む。 （もっと読む）

【課題】フューズ素子の状態を安定して検知して保持することができるフューズラッチ回路を提供する。
【解決手段】動作モードを設定するレジスタに外部から入力されるコマンドに基づいて動作モードを設定することで動作する半導体装置に用いられるものであって、外部コマンドが電源投入後に動作モードレジスタをリセットするコマンド（MRSリセットコマンド）である場合に、フューズ素子の状態読み出しのためのプリチャージ動作を開始する期間tFPREを設定するとともに、tFPRE期間のプリチャージ動作完了後にフューズ素子の状態を読み出して保持する期間tFSETを設定したフューズラッチ回路である。 （もっと読む）

【課題】ヒューズデータの転送は行うが、ヒューズボックスから外部へのヒューズデータの転送（データ出力）は行わないヒューズデータの迂回動作を行うことができ、利便性を向上できる半導体集積回路装置およびリダンダンシシステムを提供する。
【解決手段】半導体集積回路装置は、ヒューズデータをラッチするヒューズラッチ回路12と、ヒューズカウンタ回路13と、前記ヒューズデータを外部に転送する転送回路16と、前記ヒューズデータを転送しない場合に前記ヒューズデータを外部に転送せず自身の中で迂回させる迂回データパスを形成する迂回データパス回路17とを備える制御回路15とを具備するヒューズボックス11において、前記迂回データパス回路17は、前記ヒューズカウンタ回路から送信される制御信号を受信すると、前記ヒューズラッチ回路から次のヒューズデータを要求するリクエスト信号REQを前記ヒューズカウンタ回路13に動作させる。 （もっと読む）

【課題】歩留まりを向上させることが可能な半導体集積回路を提供する。
【解決手段】テスト回路１４は、予め決定されたヒューズ回路１８の切断位置情報を入力して、ヒューズ切断前の試験工程において、内部状態を生成する内部状態生成部（タイミング制御回路１３や電源回路１５）に切断位置情報を設定し、内部状態生成部は、切断位置情報をもとに内部状態（内部タイミングや内部電位）を自己生成させることにより、ヒューズ切断前の内部状態と、ヒューズ切断後の内部状態とが等しくなり、ヒューズ切断前後の内部状態の差異に起因した歩留まり悪化が防止される。 （もっと読む）

【課題】 チップサイズを増加せず、メモリブロックの不良を検出し、救済する。
【解決手段】 各プログラム回路は、プログラム状態に応じて第１または第２動作仕様を示す動作仕様信号を出力する。各仕様変更回路は、対応するブロック選択信号によりセットされ、第２動作仕様を示す動作仕様信号を出力する。各タイミング制御回路は、動作仕様信号に応じて、ビット線用のプリチャージ制御信号の出力タイミングを変更する。仕様変更回路からの動作仕様信号により、プログラム回路のプログラム前にメモリブロック毎に不良を検出できる。その後、プログラム回路により不良を救済できる。プリチャージ制御信号の出力タイミングは、各仕様変更回路をセットするための専用の信号線を配線することなく、ブロック選択信号によりメモリブロック毎に設定できる。このため、チップサイズの増加を最小限にできる。 （もっと読む）

【課題】内部電源電圧発生装置及びその制御方法、そしてそれを含む半導体メモリ装置及びシステムを提供する。
【解決手段】本発明の内部電源電圧は、パワーアップ時に内部電源電圧が目標電圧より高く設定されるように、第１制御情報によって基準電圧を制御するステップと、前記内部電源電圧が前記目標電圧に到達する時、第２制御情報を読み出すステップと、前記内部電源電圧が前記目標電圧に設定されるよう、前記第２制御情報によって前記基準電圧を制御するステップと、を含む方法により制御される。本発明によれば、内部電源電圧は、パワーアップ読み出しが行なわれる電圧レベルより必ず高くなる。 （もっと読む）

【課題】ＤＤＲ２の３ＭＡＴ方式を使用してＤＤＲ３の８ビットプリフェッチを実現する。
【解決手段】１ＧＤＤＲ３では８ビットプリフェッチが必要なため、３つのＭＡＴ１、ＭＡＴ２、ＭＡＴ３の内の真ん中のＭＡＴ２上でＬＩＯを分割する。このために、冗長ＹＳ（１２本）の一部（２本）を使用して、ＬＩＯを２分割（切離し）する。この場合に、「１ＹＳ+１ＬＩＯ分割用セル」と「１ＹＳ+１ダミーセル」の２種類のダミーＹＳを作成し、分割されたＬＩＯに対応する２つのＭＡＴ領域（３ＭＡＴ／２）の一方に、「奇数本（５本）の冗長ＹＳ＋ＬＩＯ分割用ＹＳ」を配置し、他方に、「奇数本（５本）の冗長ＹＳ＋ダミーＹＳ」を配置する。 （もっと読む）