【課題】オペランドのシフトを要することなく消費電力の削減をはかる。
【解決手段】高速化回路（固定小数点オーバーフロー先見回路５、スティッキービット先見回路６）を備え、乗算命令に基づき入力される第１オペランドと第２オペランドの積を算出するベクトル乗算処理装置であって、高速化回路を使用し、入力される第１オペランドと第２オペランドとの部分積を生成し、乗算命令とデータ形式とに応じて、部分積の生成に関し、結果的に参照されない特定範囲の回路動作を抑止する乗算回路４（部分積生成回路４１、部分積制御回路４２）、を備える。 （もっと読む）

【課題】ソフトエラーに基づく演算結果の誤りを確実に検出する。
【解決手段】エラー検出機能付き演算回路は、グレイコード形式の第１の数値を保持するレジスタと、前記レジスタに保持された前記第１の数値から、該第１の数値に対する所定の数値演算の結果である第２の数値をグレイコード形式で求めて出力する数値演算手段と、前記レジスタに保持された前記第１の数値に対するパリティ値である第１のパリティ値を使用して、前記数値演算に対応する所定の論理演算を行うことにより、前記第２の値に対するパリティ値である第２のパリティ値を生成するパリティ演算手段と、前記パリティ演算手段により生成された前記第２のパリティ値を使用して、前記数値演算手段により出力された前記第２の数値に対するパリティチェックを行うパリティチェック手段と、を有する。 （もっと読む）

【課題】浮動小数点演算でアンダーフロー例外及びオーバーフロー例外が発生した場合に消費電力を抑えることができる演算装置を提供する。
【解決手段】指数演算手段８１は、浮動小数点数の指数に対して演算を行う。仮数演算手段８２は、浮動小数点数の仮数に対して演算を行う。演算例外検知手段８３は、指数演算手段８１が演算を実行したときに、その演算結果がオーバーフロー又はアンダーフローを示す演算例外であることを検知する。演算停止手段８４は、演算例外検知手段８３が演算例外を検知したときに、仮数演算手段８２の演算を停止させる。 （もっと読む）

本発明は、デジタル・シグナル・プロッサ（ＤＳＰ）、特に、オーディオ信号処理のためのＤＳＰの演算論理装置（ＡＬＵ）に関し、入力として第１の信号及び第２の信号を受信し、第１の信号及び第２の信号の乗算結果である第３の信号を出力として供給できる乗算回路と、ディザ信号の生成回路と、乗算回路の下流に配置され、第４の信号を出力に供給するために第３の信号Ｍとディザ信号の加算を実行できる加算回路と、加算回路の下流に配置され、第４の信号の切捨て又は丸めを実行できる切捨て又は丸め回路と、を備えている。
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【課題】複数のデータ語長への飽和処理を効率良く行える信号処理プロセッサ及び半導体装置を提供すること。
【解決手段】デコード部１１０とレジスタ部と命令実行部１３０とを含む信号処理プロセッサ１００であって、命令実行部１３０は、読み出し処理部１４０と、演算部１５０と、飽和処理部１６０と、書き出し処理部１７０と、を含みレジスタ部は、飽和処理において飽和させる語長を特定する飽和語長調情報１２４を含む飽和情報が保持された飽和情報保持部１２０を含み、飽和処理部１６０は、飽和語長情報１２４によって特定される語長に対応した飽和処理を行う。 （もっと読む）

【課題】固定小数点演算において小数点位置を変更可能にすることで、プログラムで処理すべき値を正規化する作業を省く。
【解決手段】四則演算とシフト演算の少なくとも一方を行う算術論理演算ユニット１３と、固定小数点演算の小数点位置データを保持する小数点位置レジスタ１４と、小数点位置レジスタ１４に保持される小数点位置データに基づいて、算術論理演算ユニット１３の出力に対して所定の丸め及び飽和処理を行う丸め／飽和処理器２０とを有する。 （もっと読む）

【課題】より少ない回路量で数値的に大きな誤差をもつエラーを効率的に検出する浮動小数点演算回路を提供する。
【解決手段】上記課題を解決するために、浮動小数点演算回路に、第１の演算結果を出力する第１の演算器１０１と、第２の演算結果を出力する第２の演算器１０２と、第１の演算結果と第２の演算結果とについて所定ビット幅の比較を行う比較回路１０３と、を備える。 （もっと読む）

【課題】演算過程で無限の精度をもって演算した後丸めを行った場合と同一の結果を得ることができる３項入力の浮動小数点加減算器を提供する。
【解決手段】入力される3項の指数の大きさが最大の仮数、中間の仮数、最小の仮数に振り分け、指数の大きさが中間の仮数と最小の仮数とをそれぞれ2n+3ビット幅で右シフトして桁合わせを行った仮数と最大の仮数とを出力する前処理回路100と、前処理回路100からの3項の仮数を2項に減らす桁上げ保存加算器(CSA)101と、２項になった仮数の加算を行う桁上げ先見加算器(CLA)102と、最上位ビットが1になるように左シフトする正規化回路103と、上位からn+3ビット目を新たなStickyビットとし、それより下位のビットとの論理和を取って丸めを行う丸め処理回路104と、最終的な指数を出力する指数演算器100とを備える。 （もっと読む）

【課題】演算途中の結果が汎用レジスタのビット幅を超えるような演算においても、チップに対する占有面積の増加を抑えて、高精度の演算が可能な演算装置を提供する。
【解決手段】複数の汎用レジスタ１２は、第１のビット幅を有している。演算器１３は、第１、第２の入力端を有し、少なくとも第１の入力端が第１のビット幅より広い第２のビット幅を有し、汎用レジスタ１２から第１、第２の入力端に供給されるデータを演算する。第１のビット幅より狭いビット幅を有する第１、第２のレジスタｏｖ０、ｏｖ１は、演算器１３による演算の結果、あふれた桁のデータをオーバーフローデータとして保持し、演算器１３の少なくとも一方の入力端に、上位ビットとして保持したオーバーフローデータを供給する。 （もっと読む）

ある実施形態では、本発明は、プロセッサにおいて丸め命令および直接値を受領し、前記直接値の丸めモード・オーバーライド指標がアクティブであるかどうかを判定し、もしアクティブであれば、前記丸め命令に応答して、前記直接オペランドに記述されている丸めモードに従って前記プロセッサの浮動小数点ユニットにおいてソース・オペランドに対して丸め処理を実行することを含む方法を含む。他の実施形態も記載され、特許請求される。
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