【課題】 整数加算演算等において、少ないサイクルでオーバーフローを検出する。
【解決手段】 前記第１符号と前記第２符号との論理和を求めるステップと、前記第１符号と前記第２符号の論理積を求めるステップと、前記論理和の値が０であるならば第１予測フラグをＯＮにするステップと、前記論理積の値が１であるならば第２予測フラグをＯＮにするステップと、前記第１予測フラグがＯＮであり、且つ、前記第１データと前記第２データの加算結果の符号が１である場合、又は、前記第２予測フラグがＯＮであり、且つ、前記加算結果の符号が０である場合には、オーバーフローがあると判断するステップを備える。 （もっと読む）

【課題】 浮動小数点形式で記述された数値から構成される数列の自乗和を含む演算を実行する際に、オーバーフローの予測を低い計算負荷で行うことが可能な技術を提供する。
【解決手段】 本発明の演算方法は、浮動小数点方式で表現された数値から構成される数列の自乗和を含む演算に係るオーバーフローを予測する演算方法である。その演算方法は、演算に対応した指数の許容値を固定小数点方式で表現する第１整数を特定する工程と、数列を構成するそれぞれの数値について、第１整数と、数値の指数を固定小数点方式で表現する整数とを比較する工程と、第１整数に比べて数値の指数を示す整数が大きい場合に、オーバーフローの発生を示すデータを出力する工程とを実施する工程とを備えている。 （もっと読む）

【課題】乗算結果のオーバーフローを補正し、演算の高速化も図る。
【解決手段】オーバーフロー検出部１０２は、被乗数Ａと乗数Ｂが共に負で絶対値が最大値であるかどうかによって、オーバーフローが生じることを検出する。桁上げ保存加算部１０１ｂは部分積と第１補正値の−１（全ビットが１の値）とを桁上げ保存加算し、Ａ×Ｂ−１に対応した中間和と中間桁上げとを出力する。桁上げ伝播加算部１０４は、中間和と、中間桁上げと、第２補正値とを桁上げ伝播加算して、乗算結果を出力する。上記第２補正値は、オーバーフローが生じない場合には１になり、第１補正値が相殺されてＡ×Ｂが演算結果になる。一方、オーバーフローが生じる場合には０になり、第１補正値によってオーバーフローが補正されたＡ×Ｂ−１が演算結果になる。 （もっと読む）

【課題】不正コマンド（命令）や不正プログラムによる不正侵入・操作（サイバー・テロ、ネット犯罪）を、その手口の変化やそのコンピュータ・ウイルス等の変異・強力化やセキュリティ・ホールの有無などに関係無く完璧に阻止する。
【解決手段】多値技術または多進法技術を用いて、例えば情報処理手段１は、１つ又は複数の「電位ｖ０〜ｖ２の各電位と１対１ずつ対応する３値で表現された命令」から成るプログラムだけを実行して情報処理する一方、外部から「電位ｖ０〜ｖ１の各電位と１対１ずつ対応する２値で表現された情報」を取り入れる。その際クランプ・ダイオード２は入出力線３の電位を電位ｖ１にクランプし、その入力情報の２値以外の情報部分を除去し、無害化する。 （もっと読む）

【課題】電子回路中で乗算演算または除算演算を行う方法において、演算を簡単に行えるようにする。
【解決手段】電子回路中で、Ｘ・Ｋの乗算演算またはＸ・１／Ｋの除算演算を行う方法であって、回路のソフトウェア回路領域（５０）中で、ｐ^ｓｖがＫの近似値になるように、シフト桁ｓｖを計算する。乗算時には、ハードウェア回路領域（８０）中で、Ｘをｓｖ桁左にシフトし、除算時には、Ｘをｓｖ桁右にシフトする。ソフトウェア回路領域（５０）中で、適切な補正因子Ｋｆを計算する。Ｘの値に補正因子Ｋｆを乗算する。 （もっと読む）

【課題】本発明は、飽和処理を行う演算装置において演算処理と飽和処理とに関係する遅延時間を低減し、処理の高速化を図ることが可能な演算装置を提供する。
【解決手段】本発明に係る解決手段は、第１入力オペランドと第２入力オペランドとの加算又は減算演算を行い演算結果を出力する演算処理部１と、第１入力オペランドと第２入力オペランドに基づいて、演算結果が所定ビット長の表現範囲内か否かを予測し飽和予測信号を出力する飽和予測部２と、飽和予測部からの飽和予測信号において演算結果が所定ビット長の表現範囲内にないと予測される場合に、所定ビット長の表現範囲内の最大値又は最小値を出力結果とし、飽和予測信号において演算結果が所定ビット長の表現範囲内にあると予測される場合に、演算結果を出力結果とすることを選択する選択部４とを備え、飽和予測部は、演算処理部に対して並列に動作される。 （もっと読む）

４バイト１ａ〜１ｄを含む３２ビットなどの値からデータを抽出するため、ビットプレーン抽出処理を有するプログラマブルデータ処理装置が記載される。各バイト１ａ〜１ｄは、８ビット（それぞれａ_０〜ａ_７、ｂ_０〜ｂ_７、ｃ_０〜ｃ_７及びｄ_０〜ｄ_７）を有する。ビットプレーン抽出処理は、引数により示される第２ビット（ａ_１，ｂ_１，ｃ_１，ｄ_１）などの上記バイトのそれぞれから１つのビットを選択的に抽出する。当該処理は、ビット（ａ_１，ｂ_１，ｃ_１，ｄ_１）を連結し、結果値５を返すことを伴う。データ処理の適用に応じて、この結果値は結果値７を提供するためビット反転されるかもしれない（例えば、ビット反転がエンディアンスを処理するため、又は他の理由のため必要とされる場合）。ビットプレーン抽出処理は、映像データの処理における「ＳＡＤ」などのデータ処理演算における前処理演算として利用可能である。
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プロセッサに、複数の算術ユニット、アキュムレータユニット、および複数の算術ユニットとアキュムレータユニットとの間に結合されたリダクションユニットが含まれる。リダクションユニットは、算術ユニットからベクトル要素の積を、アキュムレータユニットから第１アキュムレータ値を受け取り、積および第１アキュムレータ値を処理して、アキュムレータユニットに配送される第２アキュムレータ値を生成する。このプロセッサは、保証されたシーケンシャルセマンティクスを有する複数のベクトル乗算リデュース演算すなわち、計算結果が個々の命令の対応するシーケンスを使用して作られるはずの結果と同一であることを保証する演算を実施する。

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【目的】 浮動小数点演算の進行と同時に演算結果のスティッキイ・ビット値を判別して浮動小数点演算の高速化を図る。
【構成】 オペランドを保持するレジスタ１０，２０と、オペランドの後続ゼロの数を検出する後続ゼロ検出論理回路１２，２２と、それらの数を加算又は減算する加減算回路３０と、その計算結果と定数値とを比較してスティッキイ・ビット値を出力する比較回路４０とから成り、浮動小数点演算の結果としてスティッキイ・ビット位置に指定するべき正しい値を判別することを特徴とする。 （もっと読む）