【課題】浮動小数点乗算命令を浮動小数点乗算−加算命令へ再コード化する。
【解決手段】非正規化サポートモードでは、浮動小数点加算器の正規化回路は、浮動小数点乗算器の出力を正規化、あるいは、非正規化するために使用される。各浮動小数点乗算命令は、強制的にゼロにされる加数で、乗算−加算命令へ推論的に変換される。浮動小数点加算器の正規化回路を利用して積を正規化、あるいは、非正規化する一方で、これは積の値を保存する。乗算処理のオペランドが利用可能である場合、それらは検査される。オペランドがアンノーマル中間積、あるいは、非正規化最終積を生成しない場合、たとえば、オペランド・フォワーディングによって、その加算演算は抑制される。さらに、各融合なしの浮動小数点乗算−加算命令は、ゼロの加数を持つ乗算−加算命令で置き換えられる。そして、元の乗算−加算命令の加数を持つ浮動小数点加算命令は、命令ストリームに挿入される。 （もっと読む）

【課題】演算ＴＡＴを短縮して、性能向上と消費電力低減効果を実現できる浮動小数点除算器を提供する。
【解決手段】浮動小数点除算器は、２進数の減算シフト型である。この浮動小数点除算器は、仮数繰り返し処理部２５０と、演算実行制御部２００とを具備する。仮数繰り返し処理部２５０は、入力オペランドにおける被除数の仮数の減算シフト処理により商と部分剰余とを生成する。演算実行制御部２００は、部分剰余に関して、演算実行処理における基数によって一意に決定される特定の位置のビット値を判定する。仮数繰り返し処理部２５０は、演算実行制御部２００の判定結果に基づいて、減算シフト処理の１回につき生成される商のビット数と部分剰余の左シフトビット数に対して、それぞれ２倍の商生成及び部分剰余の左シフト処理を行うことで、減算シフト処理回数を削減する。 （もっと読む）

本発明の技術は、回路面積を減少した除算回路である。一実施形態は、被除数入力及び除数入力の乗算型除算を実施する集積回路を含む。この集積回路は、ルックアップテーブル回路及び乗算回路を含む。ルックアップテーブル回路は、除数入力の逆数の近似を与える。乗算回路は、その近似を受け取り、被除数入力及び除数入力の商出力を洗練化する。乗算回路の少なくとも１つは、減少された数の中間部分積での乗算を実施する平方回路である。減少された数の中間部分積は、平方回路が２つの異なる数の乗算を行うのを防止し、平方回路を、同じ数による同じ数の乗算に制限する。 （もっと読む）

【課題】オペランドのシフトを要することなく消費電力の削減をはかる。
【解決手段】高速化回路（固定小数点オーバーフロー先見回路５、スティッキービット先見回路６）を備え、乗算命令に基づき入力される第１オペランドと第２オペランドの積を算出するベクトル乗算処理装置であって、高速化回路を使用し、入力される第１オペランドと第２オペランドとの部分積を生成し、乗算命令とデータ形式とに応じて、部分積の生成に関し、結果的に参照されない特定範囲の回路動作を抑止する乗算回路４（部分積生成回路４１、部分積制御回路４２）、を備える。 （もっと読む）

【課題】ＳＩＭＤ型計算機やベクトル型計算機に適用可能な、特定の初期値を検出して別処理を行うことを不要とする、ソフトウェアシーケンスによる高性能な除算を実行する。
【解決手段】符号および仮数と、指数とを分解し、２者を別々に計算する除算用の計算機において、符号および仮数を取り出す演算器と、２つの数の指数の差を取り出す演算器を設ける。 （もっと読む）

非正規化サポートモードでは、浮動小数点加算器の正規化回路は、浮動小数点乗算器の出力を正規化、あるいは、非正規化するために使用される。各浮動小数点乗算命令は、強制的にゼロにされる加数で、乗算−加算命令へ推論的に変換される。浮動小数点加算器の正規化回路を利用して積を正規化、あるいは、非正規化する一方で、これは積の値を保存する。乗算処理のオペランドが利用可能である場合、それらは検査される。オペランドがアンノーマル中間積、あるいは、非正規化最終積を生成しない場合には、たとえば、オペランド・フォワーディングによって、その加算演算は抑制される。さらに、各融合なしの浮動小数点乗算−加算命令は、ゼロの加数を持つ乗算−加算命令で置き換えられる。そして、元の乗算−加算命令の加数を持つ浮動小数点加算命令は、命令ストリームに挿入される。演算の検査に応じて、アンノーマル中間結果、あるいは、非正規化最終結果が生じない場合には、その加数は乗算−加算命令に戻され、そして加算命令はＮＯＰに変換される。
（もっと読む）

【課題】 より正確な浮動小数点を用いた演算を行うこと。
【解決手段】 乗算対象である第１の数と第２の数との積の演算を、二進浮動小数点を用いて行う演算装置であって、前記第１の数、前記第２の数、および、演算によって発生した数を、所定の桁数より下位の桁のビットを切り捨てるかあるいは切り上げることによって所定の桁数内の数として記憶する記憶部と、前記記憶部に記憶された前記第１の数を１のビットの最上位桁と最下位桁が分かれるように２つ以上の数に分離し、前記分離したそれぞれの数と前記第２の数の積の演算を行い、それぞれの当該演算結果を別々に前記記憶部に記憶させる処理部と、を有することを特徴とする。 （もっと読む）