【課題】リセスゲート領域にシリコンホーンが形成されることを防ぎ、エッチング工程のマージンを高める半導体素子の製造方法を提供する。
【解決手段】リセスゲート領域のエッチング工程でリセスゲートマスクを従来のライン型からセルトランジスタが形成される部分のみ露出するようアイランド型に設計し、ゲート領域を定義するゲートマスクパターン層をゲート電極が形成される部分が露出されるよう設計することにより、リセスゲートエッチング工程時に素子分離膜を先ずエッチングしたあと半導体基板をエッチングしてリセスゲート領域にシリコンホーンが形成されるのを抑制し、半導体基板の非正常的なエッチングを防ぐことができる。 （もっと読む）

【課題】 ゲート電極とソース／ドレイン領域との間の耐圧不良がなく特性の良好なトレンチゲート型トランジスタを有する半導体装置を提供する。
【解決手段】 まず選択的エピタキシャル成長により、低濃度Ｎ型拡散層１１０が形成されている領域上に、サイドウォール絶縁膜１１０ａに隣接したシリコンエピタキシャル層１１２を形成する。次いで、熱酸化によりシリコンエピタキシャル層１１２の表面に薄いシリコン酸化膜１１２ａを形成した後、このシリコン酸化膜１１２ａを介してシリコンエピタキシャル層１１２中にリン（Ｐ）又はヒ素（Ａｓ）をイオン注入することにより、シリコンエピタキシャル層１１２全体を低濃度Ｎ型拡散層１１４とした後、さらにリン（Ｐ）又はヒ素（Ａｓ）をイオン注入することにより、シリコンエピタキシャル層１１２の上層にセルトランジスタのソース／ドレイン領域となる高濃度Ｎ型拡散層１１３を形成する。 （もっと読む）

【課題】ストレージノード電圧が低下した場合でも、確実な読み出しを可能にする。
【解決手段】メモリセル１Ａごとに可変容量キャパシタＣを有する。可変容量キャパシタＣは、ストレージノードＳＮに一方電極が接続され、データ出力時にハイレベル電圧が印加される制御線（読み出しワード線ＲＷＬ）に他方電極が接続されている。可変容量キャパシタＣは、データ保持時のストレージノードＳＮの電圧レベルに応じて容量値が変化し、読み出しワード線ＲＷＬへのハイレベル電圧の印加によりストレージノードの電圧を昇圧する。
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【課題】素子分離溝の幅を微細化し、それによってＭＩＳＦＥＴを微細化できる半導体集積回路装置を提供する。
【解決手段】基板１の主面上に、素子分離溝２によって周囲を囲まれた島状の平面パターンを有する複数の活性領域が、第１方向にそれぞれ間隔をおいて配置され、複数の活性領域のそれぞれに半導体素子が形成されている。素子分離溝２によって周囲を囲まれた活性領域は、周辺部に、凸状の丸みが付いた凸状部を有しており、第１方向における活性領域の幅ａと、活性領域同士の間の間隔ｂとの和を、第１方向における最小ピッチとすると、第１方向における活性領域の幅ａは最小ピッチの１／２よりも大きく、間隔ｂは最小ピッチの１／２よりも小さい。この最小ピッチは、フォトリソグラフィ技術の解像限界に基づいて予め決まっている最小加工寸法の２倍である。 （もっと読む）

【課題】ＳＩＭ構造のキャパシタ及びその製造方法を提供する。
【解決手段】ＳＩＭ構造のキャパシタにおいて、上部電極は、多結晶の４族半導体物質の多層構造として形成される。誘電膜は金属酸化物を含み、下部電極は金属を含む物質からなる。したがって、ＳＩＭ構造のキャパシタは、十分な等価酸化膜の厚さを確保することができる。また、前記上部電極は、安定的な多層構造を有する。そのため、漏洩電流の観点からもより有利である。 （もっと読む）

【課題】
スタックトレンチ型のＤＲＡＭ用キャパシタの製造方法において、トレンチに発生するボーイングを除去するために、ボーイング部より上方のオーバーハング部分をＣＭＰ法により除去すると、トレンチ内にスラリーや研磨残渣が残存する。それらの除去のために溶液によるエッチングや洗浄を行なう間にトレンチの形状が変化し、所望のキャパシタが得られなくなる問題がある。
【解決手段】
ボーイングを有するトレンチを形成した後、キャパシタの下部電極材料でトレンチ内面を被覆した状態でＣＭＰ法により、ボーイング部より上方に位置するオーバーハング部分を除去し、下部電極を順テーパ形状に形成する。 （もっと読む）

【課題】リファレンスレベルを用いることなくデータ増幅を可能にする。
【解決手段】本半導体記憶装置のメモリセルは、書き込みワード線ＷＷＬにより制御される書き込みトランジスタＮＭ１が、書き込みビット線ＷＢＬとストレージノードＳＮとの間に接続され、ストレージノードＳＮと読み出しビット線ＲＢＬとの間に、インバータＩＮＶと、読み出しワード線ＲＷＬにより制御される読み出しトランジスタＮＭ２とが縦続接続されている。
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【課題】 半導体装置の製造方法を提供する。
【解決手段】 半導体素子の製造方法であって、（ａ）少なくとも二つのディープトレンチコンデンサ２０８を内部に有すると共に、前記ディープトレンチコンデンサ２０８の上部が露出する基板２００を提供する工程と、（ｂ）前記ディープトレンチコンデンサ２０８の前記基盤２００上に露出している部分の側壁を取り囲むスペーサ２２６を形成する工程と、（ｃ）前記ディープトレンチコンデンサの上面と前記スペーサ２２６とをマスクとして用いた前記基板２００のエッチングにより、凹部２２８を前記基板に形成する工程と、（ｄ）前記凹部２２８内に凹型ゲート２３２を形成する工程とを含んで構成される。 （もっと読む）

【課題】 層間絶縁膜の膜厚が比較的厚い構成を有する半導体記憶装置において、コンタクト抵抗の上昇又は断線の発生を抑制可能な構造を提供する。
【解決手段】 半導体記憶装置は、半導体基板上に形成された第１の層間絶縁膜(8)と、キャパシタ(18)と、第２の層間絶縁膜(21)と、第１のコンタクトプラグ(9a、9b、又は9c)と、第１のコンタクトプラグと接続するように形成された第２のコンタクトプラグ(22a、22b、又は22c)とを備える。第１のコンタクトプラグ(9a、9b、又は9c)と第２のコンタクトプラグ(22a、22b、又は22c)との間には、第１の層間絶縁膜(8)と第２の層間絶縁膜(21)との境界領域の一部と接するように、第１の酸素バリア膜(11a、11b、又は11c)が介在している。 （もっと読む）

本発明は、一般に、メモリ素子の側壁スペーサを製造する方法及びかかる側壁スペーサを有するメモリ素子に関する。一実施形態では、この方法は、第１の厚さを有する第１の側壁スペーサをメモリ素子中のワード線構造体に隣接して形成し、第１の厚さよりも大きな第２の厚さを有する第２の側壁スペーサを少なくとも１つの周辺回路中のトランジスタ構造体に隣接して形成し、第１の側壁スペーサ及び第２の側壁スペーサが、単一のスペーサ材料層を構成する材料から成るようにすることによって、メモリアレイ及び少なくとも１つの周辺回路で構成されたメモリ素子の側壁スペーサを形成する方法である。例示の一実施形態では、メモリ素子は、複数のワード線構造体で構成されたメモリアレイを有し、複数のワード線構造体の各々に隣接して第１の側壁スペーサが形成され、第１の側壁スペーサは、第１の厚さを有し、メモリ素子は、少なくとも１つのトランジスタで構成された周辺回路を更に有し、少なくとも１つのトランジスタに隣接して第２の側壁スペーサが形成され、第２の側壁スペーサは、第１の厚さよりも大きな第２の厚さを有し、第１の側壁スペーサ及び第２の側壁スペーサは、単一のスペーサ材料層を構成する材料から成る。
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