【課題】半導体記憶装置の、例えば情報記憶保持期間等の情報記憶特性を向上する。
【解決手段】半導体記憶装置は、半導体基板に形成されたＰ型ウエル領域５と、Ｐ型ウエル領域５を挟むように形成されたソース領域２およびドレイン領域３と、Ｐ型ウエル領域５上に第一の絶縁膜１０を介して形成された電荷保持部１と、電荷保持部１上に第二の絶縁膜１１を介して形成されたゲート電極４とを備えている。電荷保持部１は、常温での荷電粒子６の分布状態を保持し得る絶縁体からなり、また、電荷保持部１では、内部の荷電粒子の異なる分布状態を保持することによって情報を記憶するようになっている。 （もっと読む）

【課題】不揮発性メモリセルのデータ書き込みおよび消去用の素子において、チャネル全面のＦＮトンネル電流によりデータを書き換える。
【解決手段】フラッシュメモリの形成領域の半導体基板１Ｓのｎ型の埋込ウエルＤＮＷ内にｐ型のウエルＨＰＷ１〜ＨＰＷ３を互いに分離した状態で設け、そのウエルＨＰＷ１〜ＨＰＷ３にそれぞれ容量部Ｃ、データ書き込み・消去用の容量部ＣＷＥおよびデータ読み出し用のＭＩＳ・ＦＥＴＱＲを配置した。データ書き込み・消去用の容量部ＣＷＥでは、チャネル全面のＦＮトンネル電流によりデータの書き換え（書き込みおよび消去）を行う。 （もっと読む）

【課題】電荷の移動を複数のゲート電極によって電気的に制御するゲート部と、電荷の移動を１つのゲート電極によって電気的に制御するゲート部とを備えた所望性能の半導体素子を高い歩留まりの下に製造し易い半導体素子の製造方法を得ること。
【解決手段】電気絶縁性を有する積層膜を介して配置された第１ゲート電極と第２ゲート電極とによって電荷の移動を電気的に制御する第１ゲート部、および電荷の移動を１つのゲート電極によって電気的に制御する第２ゲート部をそれぞれ半導体基板Ｓｂ上に形成するにあたり、第１ゲート電極の元となるポリシリコン電極３および第２ゲート電極の元となるポリシリコン電極７ａの少なくとも一方よりも上端が突出するようにして上記の積層膜５ｃを形成し、各ポリシリコン電極の側面上に直にサイドウォールスペーサＳｗを形成した状態下で、半導体基板への不純物のドープ、および各ポリシリコン電極のシリサイド化を行う。 （もっと読む）

【課題】絶縁膜の膜質を向上できる半導体装置の製造方法及び半導体装置を提供すること。
【解決手段】ＭＯＳ構造のゲートを有する半導体装置１００の製造方法であって、半導体基板１０上に、気相成長法により気相酸化膜３１を形成する気相酸化工程と、気相酸化工程後、気相酸化膜３１の形成部位を熱酸化し、気相酸化膜３０と半導体基板１０との間に熱酸化膜３２を形成する追加熱酸化工程を備えることを特徴とする。 （もっと読む）

【課題】 本発明は、フラッシュメモリ素子のプログラム方法に関するものであり、マルチレベルセルを有するフラッシュメモリ素子のプログラム動作時、最も広いしきい値電圧分布の幅を有する“10”状態のしきい値電圧の分布幅を減らして素子の信頼性を向上させるフラッシュメモリ素子のプログラム方法が開示される。
【解決手段】 10”状態のプログラム動作(LSB program)を検証動作のないダミー(dummy)パルスをプログラム電圧の印加前に印加し、“10”状態のしきい値電圧の分布幅を減らす。 （もっと読む）

【課題】微細化が可能な半導体記憶装置を提供することを課題とする。
【解決手段】半導体層、ゲート絶縁膜、ゲート電極、チャネル領域、ソース／ドレイン拡散領域、ゲート電極の少なくとも両側のメモリ機能体を備え、メモリ機能体が電荷保持膜とトンネル絶縁膜から構成され、トンネル絶縁膜がゲート電極の側壁部及び電荷保持膜と半導体層との間に存在し、電荷保持膜と半導体層との間のトンネル絶縁膜が、電荷保持膜とゲート電極側壁部との間のトンネル絶縁膜よりも厚い半導体記憶装置により上記課題を解決する。 （もっと読む）

【課題】初期化動作の時間を大幅に低減し、不揮発性半導体メモリの高速化を実現する。
【解決手段】不揮発性半導体メモリ２のメモリアレイＭＡは、データが格納されるデータ格納領域、プログラムが格納されるプログラム格納領域、およびプログラム格納領域のアドレス変換テーブルが格納されるテーブルブロックからなる。記憶装置１のパワーオンリセットにおいて、プログラム格納領域が設定されている場合には、テーブルブロックのアドレス変換テーブルを読み出し、レディ状態となり、プログラム格納領域ＰＳＡのリードが可能となる。その後、データ格納領域のイニシャライズ動作を行うことで、該データ格納領域のアドレス変換テーブルが生成され、データ格納領域のアクセスが可能となる。 （もっと読む）

【課題】製造コストの上昇を抑制することが可能な半導体集積回路装置及びその製造方法を提供すること。
【解決手段】半導体基板１上に、第１開口２７と、第１のウェル形成領域３に対応した第２開口とを含む第１の膜１８を形成する。基板１内に、第１開口２７、及び前記第２開口を介して第１のウェル用の不純物２０を導入する。第１開口２７を位置合わせマークに用いて、第１の膜１８に、第２のウェル形成領域４に対応した第３開口１０２を少なくとも形成する。基板１内に、少なくとも第３開口１０２を介して第２のウェル用の不純物２２を導入する。 （もっと読む）

自己整合式溝充填法を用いて、高密度集積回路のデバイスを絶縁する。深く狭い絶縁溝領域を、デバイス間の基板に形成する。この溝領域には、２つの溝部がある。第１の溝部は、第２の溝部上に存在し、誘電体を堆積させて充填される。第２の溝部は、誘電体を成長させて充填される。誘電体を成長させて下方の溝部を充填するのは、下部の誘電体の分布を均一にするためである。誘電体を堆積させて上方の溝部を充填するのは、上部の誘電体の分布を均一にするためであり、また、誘電体が例えばデバイスのチャネル領域に侵入するのを防止するためである。デバイスは、デバイス用に基板上に形成されている１つ以上の層を形成した後で基板をエッチングして溝領域を形成することによって、又は、エッチングの一部で溝を形成することによって製造することが可能である。これによって、絶縁溝領域間でデバイスのゲート領域とチャネル領域が確実に整合される。
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【課題】１つの素子の物理的に離れた場所に２ビットを記憶させる半導体不揮発性記憶素子において、ビット干渉による読み出し電流の低下を抑制し得る半導体不揮発性記憶素子およびその製造方法を提供する。
【解決手段】半導体基板１と、半導体基板１中に形成された第１の拡散層領域１０および第２の拡散層領域１１と、半導体基板１中に形成され、かつ第１の拡散層領域１０および第２の拡散層領域１１の間に形成されたチャネル領域と、チャネル領域上に形成された第１絶縁膜５と、第１絶縁膜５上に形成された電荷保持領域６と、電荷保持領域６上に形成された第２絶縁膜７と、第２絶縁膜７上に形成されたゲート電極８とを備える。第１の拡散層領域１０および第２の拡散層領域１１中、ゲート電極８とオーバーラップした部分の深さ方向への最大寸法は、ゲート電極の、第１の拡散層領域と第２の拡散層領域とを結ぶ方向と平行な方向の寸法の半分よりも大きい。 （もっと読む）