本発明の半導体装置は、瞬時にクロックを切り替えるのではなく、前基準信号の位相状態と現基準信号の位相状態が一致するようにディレイセルを１段ずつ移動させて、最大Ｎ＋１／Ｎクロック（Ｎは２以上の整数）かけて切り替えて、正確に基準信号にクロックを同期させ、出力されるクロックのＤＵＴＹを一定に保つようにした。 このような本発明の半導体装置によれば、基準信号がクロックに同期していない様な信号が入
力され、この基準信号の立ち上がりに対してリセットをかけた場合に、クロックのＤＵＴＹが不連続になるのを防ぐことができる。 （もっと読む）

本発明に係る可変遅延回路は、直列に接続され、基準クロック信号又はデータ信号を順次遅延させる複数段の第１可変遅延素子と、複数段の第１可変遅延素子に並列に接続され、基準クロック信号を遅延させる第２可変遅延素子と、複数段の第１可変遅延素子によって遅延された基準クロック信号の位相を、第２可変遅延素子によって遅延された基準クロック信号の位相とを比較する位相比較器と、位相比較器の比較結果に基づいて、複数段の第１可変遅延素子によって遅延された基準クロック信号の位相を、第２可変遅延素子によって遅延された基準クロック信号の所定のサイクル後の位相と略等しくすべく、複数段の第１可変遅延素子のそれぞれの遅延量を制御する遅延量制御部とを備える。 （もっと読む）

例えば遅延ロックループ（ＤＬＬ）回路において、位相を微調整するための技術および回路構成を提供する。１つまたは複数の遅延素子を電流源の出力ノードと選択的に接続することにより、複数の位相信号を、単一の電流源から生成するようにすることができる。遅延素子は、電流源を切り替えることによって生成される信号のタイミングを変更するようにすることができる。
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電圧制御発振回路（１５）内に互いに異なる段数の独立した複数のリング発振回路を設け、セレクタ（２２）により何れか１つのリング発振回路の出力を帰還クロック信号（ＦＢ）として選択的に出力することで、独立しているリング発振回路の出力が常に帰還クロック信号として出力されるようにして、動作速度が高速であってもデューティ比が崩れていない帰還クロック信号を出力でき、入力信号（ＤＬＬＩ）が出力されるまでの遅延時間を任意に調整できるようにする。
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遅延ロックループにおける初期化回路は、電源投入または他のリセットの後、クロック端縁が適切な動作のために適切な順序で位相検出器によって受取られることを確実にし、遅延ロックループのリセット後、初期化回路は、遅延線における遅延を増加（または減少）させるように位相検出器をイネーブルするより先に基準クロックの少なくとも１つの端縁が受取られることを確実にし、フィードバッククロックの少なくとも１つの端縁が受取られた後、初期化回路は位相検出器をイネーブルして、遅延線における遅延を減少（または増加）させる。
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【課題】 出力信号のＳ／Ｎが高く、最大ロックアップ時間が短くかつ低廉なＰＬＬ回路を提供する。
【解決手段】 出力信号のＳ／Ｎが高くするために水晶電圧制御発振器１を用いる。また、Ｍ相位相シフト回路４が基準信号Ｓ_REFを略同一周波数のＭ相の信号を生成し、セレクタ５が該Ｍ相の信号の中から基準信号Ｓ_REFとの位相差が最小になる信号を選択して比較信号Ｓ_COMとして出力する。これにより、比較信号Ｓ_COMと基準信号Ｓ_REFとの位相差が小さくなるので、最大ロックアップ時間を短縮できる。また、水晶電圧制御発振器を一つしか用いないので、コストを抑えることができる。 （もっと読む）

【課題】位相差が零に近づくまでの時間が短くて済み、ループ動作の高速化が図られたＰＬＬ回路を提供する。
【解決手段】位相／周波数検出回路１６で参照信号Ｓ_REF と比較信号Ｓ_v との位相差が−π／２と＋π／２とに挟まれた第１の領域内にあるか、あるいはその第１の領域から外れた第２の領域内にあるかを検出し、参照信号Ｓ_REF と比較信号Ｓ_v との位相差が第２の領域内（±π／２以外）にある場合に、位相反転回路１７で位相が反転した比較信号Ｓ_v を出力する。 （もっと読む）

【課題】 遅延回路及びデジタル位相ロック回路に関し、任意の遅延時間を実現でき、データ信号のデューティ比劣化が少ない遅延回路、及び、それを用いた位相誤差が少ないデジタル位相ロック回路を提供する。
【解決手段】 遅延回路は、第一のバッファ・ゲートと、第二のバッファ・ゲートと、第一のバッファ・ゲートの出力端子と第二のバッファ・ゲートの入力端子とを接続する信号線と所定の電位に設定された点との間に接続される、スイッチとコンデンサとの複数の直列接続体とを有する構成を備える。又、デジタル位相ロック回路は、リング発振器に適用する遅延回路に上記遅延回路を適用する。 （もっと読む）