ＰＬＬ回路
【課題】 出力信号のＳ／Ｎが高く、最大ロックアップ時間が短くかつ低廉なＰＬＬ回路を提供する。
【解決手段】 出力信号のＳ／Ｎが高くするために水晶電圧制御発振器１を用いる。また、Ｍ相位相シフト回路４が基準信号ＳREFを略同一周波数のＭ相の信号を生成し、セレクタ５が該Ｍ相の信号の中から基準信号ＳREFとの位相差が最小になる信号を選択して比較信号ＳCOMとして出力する。これにより、比較信号ＳCOMと基準信号ＳREFとの位相差が小さくなるので、最大ロックアップ時間を短縮できる。また、水晶電圧制御発振器を一つしか用いないので、コストを抑えることができる。
【解決手段】 出力信号のＳ／Ｎが高くするために水晶電圧制御発振器１を用いる。また、Ｍ相位相シフト回路４が基準信号ＳREFを略同一周波数のＭ相の信号を生成し、セレクタ５が該Ｍ相の信号の中から基準信号ＳREFとの位相差が最小になる信号を選択して比較信号ＳCOMとして出力する。これにより、比較信号ＳCOMと基準信号ＳREFとの位相差が小さくなるので、最大ロックアップ時間を短縮できる。また、水晶電圧制御発振器を一つしか用いないので、コストを抑えることができる。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、出力信号を基準信号に位相同期させるように動作するＰＬＬ（Phase Locked Loop）回路に関するものである。
【０００２】
【従来の技術】従来のＰＬＬ回路の一般的な構成を図９に示す。図９のＰＬＬ回路は、電圧制御発振器１’と、１／Ｎ分周器２と、位相比較器６’と、ローパスフィルタ７とによって構成される。電圧制御発振器１’は、ローパスフィルタ７から出力される制御電圧ＶCONに応じた周波数の発振信号ＳOUTを発振する。１／Ｎ分周器２は、電圧制御発振器１’から出力される発振信号ＳOUTを１／Ｎ分周して基準信号ＳREFと同じ周波数の比較信号ＳCOMを生成し、その比較信号ＳCOMを位相比較器６’に送出する。位相比較器６’は、比較信号ＳCOMの位相と基準信号ＳREFの位相とを比較して比較信号ＳCOMと基準信号ＳREFとの位相差に応じた位相誤差信号Ｐｄを生成し、その位相誤差信号Ｐｄをローパスフィルタ７に送出する。ローパスフィルタ７は、位相誤差信号Ｐｄから高周波成分を除去して制御電圧ＶCONを生成し、その制御電圧ＶCONを電圧制御発振器１’に送出する。
【０００３】そして、基準信号ＳREFの位相が比較信号ＳCOMの位相と一致するとき、発振信号ＳOUTの周波数は基準信号ＳREFの周波数に１／Ｎ分周器２の分周比Ｎ（Ｎは２以上の自然数）を乗じた値と一致する。また、基準信号ＳREFの位相に対して比較信号ＳCOMの位相が遅れているときは、比較信号ＳCOMの位相が基準信号ＳREFの位相に一致するときに比べて制御電圧ＶCONがΔＶだけ大きくなり、その制御電圧ＶCONの増加に応じて発振信号ＳOUTの周波数がΔＦだけ大きくなる。一方、基準信号ＳREFの位相に対して比較信号ＳCOMの位相が進んでいるときは、比較信号ＳCOMの位相が基準信号ＳREFの位相と一致するときに比べて制御電圧ＶCONがΔＶだけ小さくなり、その制御電圧ＶCONの減少に応じて発振信号ＳOUTの周波数がΔＦだけ小さくなる。
【０００４】上記のように動作することにより、電源投入時や位相同期外れが発生したとき（以下、電源投入時等という）でもしばらくすると、ＰＬＬ回路の出力信号である発振信号ＳOUTの位相と基準信号ＳREFの位相とが同期する。電源投入時等から再度同期状態になるまでの時間をロックアップ時間という。以下、ロックアップ時間について説明する。
【０００５】発振信号ＳOUTの位相と基準信号ＳREFの位相が一致していないときは、発振信号ＳOUTの位相と基準信号ＳREFの位相が一致しているときに対して発振信号の周波数がΔＦずれるので、発振信号ＳOUTの位相と基準信号ＳREFの位相が一致していないとき比較信号ＳCOMと基準信号ＳREFとの周波数の差はΔＦ／Ｎ［Ｈｚ］となる。したがって、比較信号ＳCOMが基準信号ＳREFに対して３６０度の位相シフトするのに、Ｎ／ΔＦ［秒］かかる。通常ＰＬＬ回路では、比較信号ＳCOMと基準信号ＳREFとの位相差が進みの場合と遅れの場合とで制御を分けており、この場合最悪の位相ずれは１８０度である。したがって、最大ロックアップ時間Ｔ’は（１）式で表される。
Ｔ’＝１／２×Ｎ／ΔＦ［秒］…（１）
【０００６】一般に電圧制御発振器１’にはＬＣ発振器が用いられ、ΔＦが大きい。このため、ロックアップ時間が大きくなり過ぎることはなかった。
【０００７】
【発明が解決しようとする課題】一方、出力信号としてジッターの少ないＳ／Ｎの高い信号が必要な場合、電圧制御発振器１’ではなく、図１０に示すように水晶電圧制御発振器１が用いられる。なお、図１０において図９と同一の部分には同一の符号を付し説明を省略する。
【０００８】ところが、水晶電圧制御発振器１はΔＦの値が非常に小さいために最大ロックアップ時間が大きくなり過ぎるという問題があった。上記（１）式から明らかなように、１／Ｎ分周器２の分周比Ｎが大きい場合に特に最大ロックアップ時間が大きくなり過ぎていた。
【０００９】例えば、２０［ＭＨｚ］の水晶振動子、５［ｋＨｚ］の基準信号の場合、１／Ｎ分周器２の分周比Ｎの値は４０００でありΔＦの値は一般的に２００［Ｈｚ］近傍であるので、上記（１）式から、最大ロックアップ時間が約１０秒になってしまう。
【００１０】このような問題点を解決することができるＰＬＬ回路として、図１１に示すよなＰＬＬ回路が提案されている。図１１のＰＬＬ回路は、図１０のＰＬＬ回路を２段構成したものである。図１１のＰＬＬ回路は、合計分周比Ｎを１段目のＰＬＬ回路１００の分周比Ｎ1（Ｎ1は２以上の自然数）と２段目のＰＬＬ回路２００の分周比Ｎ2（Ｎ2は２以上の自然数）との２つに分割することで、分周比Ｎ1、Ｎ2の絶対値を小さくして最大ロックアップ時間Ｔ’’（＝１／２×（Ｎ1＋Ｎ2）／ΔＦ）を短縮していた。しかしながら、このように２段構成にすると、水晶振動子が２つ必要となり、高コスト化を招いてしまうという問題があった。
【００１１】本発明は、上記の問題点に鑑み、出力信号のＳ／Ｎが高く、最大ロックアップ時間が短くかつ低廉なＰＬＬ回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するために、本発明に係るＰＬＬ回路においては、水晶振動子を有する水晶電圧制御発振器と、前記水晶電圧制御発振器の発振信号を分周かつ位相シフトすることによって、外部から供給される基準信号と略同一の周波数であって前記水晶電圧制御発振器の発振信号に同期して各々位相が異なる複数の信号を生成する信号生成手段と、前記複数の信号の中から一つの信号を選択し比較信号として出力する選択手段と、前記比較信号と前記基準信号との位相を比較して、その位相差に応じた位相誤差信号及び制御信号を出力する位相比較器と、前記位相誤差信号に応じた制御電圧を生成するフィルタと、を備え、前記選択手段が前記制御信号に応じた選択動作を行い、前記水晶電圧制御発振器が前記制御電圧に応じた発振信号を出力するような構成とする。
【００１３】また、前記複数の信号が前記基準信号の一周期を２以上の所定の自然数で分割した間隔ずつ位相のずれた信号であってもよい。
【００１４】また、前記信号生成手段が、前記水晶電圧制御発振器の発振信号を１／Ｎ分周する１／Ｎ分周器と、前記１／Ｎ分周器の出力信号を１／Ｍ分周する１／Ｍ分周器と、前記１／Ｍ分周器の出力信号をデータ信号とし、前記１／Ｎ分周器の出力信号をクロック信号とするＭビットシフトレジスタと、を備えるようにしてもよい。
【００１５】また、前記選択手段が、前記複数の信号のうち前記基準信号との位相差が最小となる信号を選択するようにすることが望ましい。
【００１６】
【発明の実施の形態】本発明の一実施形態について図面を参照して以下に説明する。本発明に係るＰＬＬ回路の一構成例を図１に示す。なお、図１０と同一の部分には同一の符号を付す。
【００１７】図１のＰＬＬ回路は、水晶電圧制御発振器１と、１／Ｎ分周器２と、１／Ｍ分周器位相比較器３と、Ｍ相位相シフト回路４と、セレクタ５と、位相比較器６と、ローパスフィルタ７とによって構成される。なお、Ｎ及びＭは２以上の自然数である。
【００１８】水晶電圧制御発振器１は、ローパスフィルタ７から出力される制御電圧ＶCONに応じた周波数の発振信号ＳOUTを発振する。１／Ｎ分周器２は、水晶電圧制御発振器１から出力される発振信号ＳOUTを１／Ｎ分周し、その結果生成された分周信号ＳDIV1を１／Ｍ分周器３及びＭ相位相シフト回路４に送出する。１／Ｍ分周器３は、１／Ｎ分周器２から出力される分周信号ＳDIV1を１／Ｎ分周し、その結果生成された分周信号ＳDIV2をＭ相位相シフト回路４に送出する。
【００１９】Ｍ相位相シフト回路４は、分周信号ＳDIV2からＭ相の信号を生成する。セレクタ５は制御信号Ｐｈに基づいてＭ相の信号の中から基準信号ＳREFとの位相差が最も小さくなる信号を選択して、その選択した信号を比較信号ＳCOMとして出力する。位相比較器６は比較信号ＳCOMの位相と基準信号ＳREFの位相とを比較して比較信号ＳCOMと基準信号ＳREFとの位相差に応じた位相誤差信号Ｐｄ及び制御信号Ｐｈを生成し、その位相誤差信号Ｐｄをローパスフィルタ７に、制御信号Ｐｈをセレクタ５に送出する。ローパスフィルタ７は、位相誤差信号Ｐｄから高周波成分を除去して制御電圧ＶCONを生成し、その制御電圧ＶCONを水晶電圧制御発振器１に送出する。
【００２０】なお、本実施形態では水晶電圧制御発振器１に制御電圧ＶCONと発振周波数との間に正の相関がある水晶電圧制御発振器を用いる。このような水晶電圧制御発振器１の一構成例を図２に示す。
【００２１】水晶振動子１０の一端がインバータ回路１１の入力側と、抵抗Ｒ１の一端と、コンデンサＣ１の一端に接続される。インバータ回路１１の出力側と抵抗Ｒ１の他端は、出力端子１２に接続される。コンデンサＣ１の他端は可変容量ダイオードＤ１のカソードに接続される。可変容量ダイオードＤ１のアノードは接地される。そして、コンデンサＣ１と可変容量ダイオードＤ１との接続ノードに抵抗Ｒ２の一端が接続され、抵抗Ｒ２の他端が制御電圧入力端子１３に接続される。
【００２２】水晶振動子１０の他端がインダクタＬ１を介して可変容量ダイオードＤ２のカソードに接続される。インダクタＬ１と可変容量ダイオードＤ２との接続ノードに抵抗Ｒ３の一端が接続され、抵抗Ｒ３の他端が制御電圧入力端子１３に接続される。可変容量ダイオードＤ２のアノードがコンデンサＣ２の一端及び抵抗Ｒ４の一端に接続される。抵抗Ｒ４の他端は接地される。そして、コンデンサＣ２の他端が抵抗Ｒ５の一端及びコンデンサＣ３の一端に接続される。抵抗Ｒ５の他端は出力端子１２に接続される。また、コンデンサＣ３の他端はコンデンサＣ４の一端及びインダクタＬ２の一端に接続される。コンデンサＣ４の他端及びインダクタＬ２の他端は接地される。
【００２３】水晶電圧制御発振器１は上述したように制御電圧ＶCONと発振周波数との間に正の相関を有するので、位相比較器６及びループフィルタ７は基準信号ＳREFの位相に対して比較信号ＳCOMの位相が進んでいるときは水晶電圧制御発振器１の発振周波数を小さくして比較信号ＳCOMの位相と基準信号ＳREFの位相とを一致させるために制御電圧ＶCONを小さくし、基準信号ＳREFの位相に対して比較信号ＳCOMの位相が遅れているときは水晶電圧制御発振器１の発振周波数を大きくして比較信号ＳCOMの位相と基準信号ＳREFの位相とを一致させるために制御電圧ＶCONを大きくする。
【００２４】上述したような動作をする位相比較器６の一構成例を図３に示す。比較信号ＳCOMが供給される端子１４がＯＲ回路１５の第２入力端子及びＡＮＤ回路１７の第１入力端子に接続される。ＯＲ回路１５の出力端子がＮＡＮＤ回路１８の第１入力端子に接続され、ＡＮＤ回路１６の出力端子がＮＯＲ回路１９の第１入力端子に接続され、ＡＮＤ回路１７の出力端子がＮＯＲ回路１９の第２入力端子に接続される。
【００２５】ＮＡＮＤ回路１８の出力端子がインバータ回路２０の入力端子及びＰチャネル型ＭＯＳＦＥＴ（Metal Oxide semiconductor Field Effect Transistor）３２のゲートに接続される。ＮＯＲ回路１９の出力端子がインバータ回路２１の入力端子及びＮＡＮＤ回路１８の第２入力端子に接続される。
【００２６】インバータ回路２０の出力端子が、エクスクルーシブ・ＯＲ回路３５の第１入力端子、ＯＲ回路１５の第１入力端子、ＡＮＤ回路１６の第１入力端子、及びＡＮＤ回路２４の第１入力端子に接続される。インバータ回路２１の出力端子がＡＮＤ回路１７の第２入力端子に接続される。
【００２７】基準信号ＳREFが供給される端子２２がＯＲ回路２５の第１入力端子及びＡＮＤ回路２３の第２入力端子に接続される。ＯＲ回路２５の出力端子がＮＡＮＤ回路２７の第２入力端子に接続され、ＡＮＤ回路２３の出力端子がＮＯＲ回路２６の第１入力端子に接続され、ＡＮＤ回路２４の出力端子がＮＯＲ回路２６の第２入力端子に接続される。
【００２８】ＮＡＮＤ回路２７の出力端子がインバータ回路２９の入力端子に接続される。ＮＯＲ回路２６の出力端子がインバータ回路２８の入力端子及びＮＡＮＤ回路２７の第１入力端子に接続される。
【００２９】インバータ回路２９の出力端子が、Ｎチャネル型ＭＯＳＦＥＴ３３のゲート、エクスクルーシブ・ＯＲ回路３５の第２入力端子、ＯＲ回路２５の第２入力端子、ＡＮＤ回路２４の第２入力端子、及びＡＮＤ回路１６の第２入力端子に接続される。インバータ回路２８の出力端子がＡＮＤ回路２３の第１入力端子に接続される。
【００３０】エクスクルーシブ・ＯＲ回路３５の出力端子が端子３６に接続される。端子３６から制御信号Ｐｈが出力される。
【００３１】電源電圧ＶCCが供給される端子３１と、ＭＯＳＦＥＴ３２と、ＭＯＳＦＥＴ３３とによってチャージポンプ３０が構成される。端子３１がＭＯＳＦＥＴ３２のソースに接続される。ＭＯＳＦＥＴ３２のドレインがＭＯＳＦＥＴ３３のドレインに接続される。ＭＯＳＦＥＴ３３のソースは接地される。そして、ＭＯＳＦＥＴ３２とＭＯＳＦＥＴ３３との接続ノードに端子３４が接続される。端子３４から位相誤差信号Ｐｄが出力される。
【００３２】続いて位相比較器６における信号波形のタイムチャートを図４に示す。なお、比較信号ＳCOMと基準信号ＳREFは１８０度毎にＨｉｇｈレベルとＬｏｗレベルが反転するパルス信号である。
【００３３】例えば、電源起動時等に基準信号ＳREFの位相に対して比較信号ＳCOMの位相が１３５度遅れていた場合は図４（ａ）に示す信号波形になる。位相誤差信号Ｐｄは、基準信号ＳREFがＨｉｇｈレベルであって尚かつ比較信号ＳCOMがＬｏｗレベルのときにＶCC（Ｈｉｇｈレベル）となり、その他の期間（点線部）ではハイインピーダンス（オープンドレイン）状態となる。また、制御信号Ｐｈは、基準信号ＳREFがＨｉｇｈレベルであって尚かつ比較信号ＳCOMがＬｏｗレベルのときにゼロ（Ｌｏｗレベル）となり、その他の期間ではＶCC（Ｈｉｇｈレベル）となる。
【００３４】一方、電源起動時等に基準信号ＳREFの位相に対して比較信号ＳCOMの位相が１３５度進んでいた場合は図４（ｂ）に示す信号波形になる。位相誤差信号Ｐｄは、基準信号ＳREFがＬｏｗレベルであって尚かつ比較信号ＳCOMがＨｉｇｈレベルのときにゼロ（Ｌｏｗレベル）となり、その他の期間（点線部）ではハイインピーダンス（オープンドレイン）状態となる。また、制御信号Ｐｈは、基準信号ＳREFがＬｏｗレベルであって尚かつ比較信号ＳCOMがＨｉｇｈレベルのときにゼロ（Ｌｏｗレベル）となり、その他の期間ではＶCC（Ｈｉｇｈレベル）となる。
【００３５】なお、比較信号ＳCOMの位相と基準信号ＳREFの位相が一致する場合、位相誤差信号Ｐｄの値は常にＶCC／２となり、制御信号Ｐｈは常にＶCC（Ｈｉｇｈレベル）になる。
【００３６】次に、位相比較器６から出力される位相誤差信号Ｐｄを入力するローパスフィルタの一構成例を図５R>５に示す。図５のローパスフィルタは、ラグリード・ローパスフィルタであって、抵抗Ｒ６と、抵抗Ｒ７と、コンデンサＣ５と、コンデンサＣ６とによって構成される。
【００３７】位相誤差信号Ｐｄが供給される端子に抵抗Ｒ６の一端が接続される。抵抗Ｒ６の他端が、コンデンサＣ５の一端と、コンデンサＣ６の一端と、制御電圧ＶCONが出力される端子とに接続される。コンデンサＣ５の他端は抵抗Ｒ７を介してグランドラインに接続され、コンデンサＣ６の他端は直接グランドラインに接続される。
【００３８】電源起動時等に基準信号ＳREFの位相に対して比較信号ＳCOMの位相が遅れている場合は、ローパスフィルタ７によって位相誤差信号ＰｄのＨｉｇｈレベルがホールドされて、制御電圧ＶCONの値がＶCCになる。これによって、水晶電圧制御発振器１の発振周波数はＦ＋ΔＦとなる。
【００３９】また、電源起動時等に基準信号ＳREFの位相に対して比較信号ＳCOMの位相が進んでいる場合は、ローパスフィルタ７によって位相誤差信号ＰｄのＬｏｗレベルがホールドされて、制御電圧ＶCONの値がゼロになる。これによって、水晶電圧制御発振器１の発振周波数はＦ−ΔＦとなる。
【００４０】また、電源起動時等に比較信号ＳCOMの位相が基準信号ＳREFの位相と一致している場合は、ローパスフィルタ７から出力される制御電圧ＶCONの値がＶCC／２になる。これによって、水晶電圧制御発振器１の発振周波数はＦとなる。なお、本実施形態ではＦを２０［ＭＨｚ］、ΔＦを２００［Ｈｚ］とする。
【００４１】次に、Ｍ相位相シフト回路４とセレクタ５の一構成例について図６を参照して説明する。本実施形態では基準信号ＳREFに５［ｋＨｚ］の信号を用いる。そして、１／Ｎ分周器２の分周比を５００とし、１／Ｍ分周器３の分周比を８とする。
【００４２】Ｍ相位相シフト回路４は、フリップフロップ４０、４１、４２とインバータ回路４３とによって構成される８ビットシフトレジスタである。１／Ｎ分周器２の出力信号が、フリップフロップ４０、４１、４２のクロック入力端子に入力される。これにより、フリップフロップ４０、４１、４２のクロック周波数は４０［ｋＨｚ］（＝２０［ＭＨｚ］／５００）になる。
【００４３】１／Ｍ分周器３の出力側がフリップフロップ４０のデータ入力端子とスイッチ５０のＤ端子とインバータ回路４３の入力側に接続される。フリップフロップ４０の非反転出力端子がフリップフロップ４１のデータ入力端子とスイッチ５０のＣ端子とに接続される。フリップフロップ４１の非反転出力端子がフリップフロップ４２のデータ入力端子とスイッチ５０のＢ端子とに接続される。フリップフロップ４２の非反転出力端子がスイッチ５０のＡ端子に接続される。
【００４４】インバータ回路４３の出力側がスイッチ５０のａ端子に接続される。また、フリップフロップ４０の非反転出力端子がスイッチ５０のｂ端子に接続される。また、フリップフロップ４１の非反転出力端子がスイッチ５０のｃ端子に接続される。また、フリップフロップ４２の非反転出力端子がスイッチ５０のｄ端子に接続される。
【００４５】このような構成により、スイッチ５０の各端子に供給される信号波形は図７に示すタイムチャートのようになる。すなわち、Ｍ相位相シフト回路４は、５［ｋＨｚ］（＝４０［ｋＨｚ］／８）の分周信号ＳDIV2から４５度ずつ位相がずれた５［ｋＨｚ］の信号ＳA〜ＳD、Ｓa〜Ｓdを作成し、その８相（８種類）の信号ＳA〜ＳD、Ｓa〜Ｓdをセレクタ５に出力している。
【００４６】セレクタ５は、スイッチ５０と、マイクロコンピュータ（以下、マイコンという）５１と、抵抗Ｒ８と、コンデンサＣ７とで構成される。スイッチ５０はマイコン５１からの信号に基づき、Ａ端子〜ｄ端子の中から一つの端子を選択し、位相比較器６の端子１４（図３R>３参照）と接続する。
【００４７】位相比較器６から出力される制御信号Ｐｈは、抵抗Ｒ８とコンデンサＣ７から成る積分回路によって積分されたのち、マイコン５１のＡ／Ｄ変換入力端子に入力される。マイコン５１の動作について図８のフローチャートを参照して説明する。
【００４８】ステップ＃１０において、制御信号Ｐｈの積分値がターゲット電圧Ｖtgより大きいか否かを判定する。ターゲット電圧Ｖtgは（２）式で表される。なお、（２）式中のＭは１／Ｍ分周器３の分周比であるので、本実施形態の場合はＭ＝８となる。
Ｖtg＝（１−１／Ｍ）×ＶCC…（２）
【００４９】制御信号Ｐｈの積分値がターゲット電圧Ｖtgより大きければ（ステップ＃１０のＹｅｓ）、比較信号ＳCOMと基準信号ＳREFの位相差が４５度以内であるので、８相の信号ＳA〜ＳD、Ｓa〜Ｓdの中から基準信号ＳREFとの位相差が最も小さい信号を比較信号ＳCOMとして選択していることになる。したがって、位相比較器６に接続される端子の切替を行わずに、ロックアップ後に再度ロック外れが生じる場合に備えてステップ＃１０に移行する。
【００５０】一方、制御信号Ｐｈの積分値がターゲット電圧Ｖtgより大きくなければ（ステップ＃１０のＮｏ）、比較信号ＳCOMと基準信号ＳREFの位相差が４５度より大きいので、８相の信号ＳA〜ＳD、Ｓa〜Ｓdの中から基準信号ＳREFとの位相差が最も小さい信号を比較信号ＳCOMとして選択していないことになる。したがって、位相比較器６に接続される端子を一つシフトするようにスイッチ５０を制御する（ステップ＃２０）。例えば、ステップ＃１０においてＤ端子と移相比較器６とが接続されている場合は、ステップ＃２０においてａ端子と移相比較器６とが接続されるようにスイッチ５０を制御する。その後、ステップ＃１０に移行して再度８相の信号ＳA〜ＳD、Ｓa〜Ｓdの中から基準信号ＳREFとの位相差が最も小さい信号を比較信号ＳCOMとして選択しているか否かを判定する。
【００５１】マイコン５１がこのような動作を行うことで、８相の信号ＳA〜ＳD、Ｓa〜Ｓdの中から基準信号ＳREFとの位相差が最も小さい信号が比較信号ＳCOMとして選択される。したがって、比較信号ＳCOMと基準信号ＳREFとの位相差は最大でも４５度にしかならない。
【００５２】そして、発振信号ＳOUTの位相と基準信号ＳREFの位相が一致していないとき比較信号ＳCOMと基準信号ＳREFとの周波数の差はΔＦ／（Ｎ×Ｍ）［Ｈｚ］となる。したがって、比較信号ＳCOMが基準信号ＳREFに対して３６０度の位相シフトするのに、（Ｎ×Ｍ）／ΔＦ［秒］かかる。また、本実施形態のＰＬＬ回路では、上述したように比較信号ＳCOMと基準信号ＳREFとの位相差は最大で４５度である。このため本実施形態のＰＬＬ回路における最大ロックアウト時間Ｔは（３）式で表される。
Ｔ＝４５／３６０×（Ｎ×Ｍ）／ΔＦ＝１／８×（Ｎ×Ｍ）／ΔＦ［秒］…（３）
【００５３】ここで、Ｎ＝５００、Ｍ＝８、ΔＦ＝２００［Ｈｚ］であるので、最大ロックアウト時間Ｔは２．５［秒］となる。同一条件（水晶電圧制御発振器１の発振周波数が２０［ＭＨｚ］、基準信号ＳREFの周波数が５［ｋＨｚ］、水晶電圧制御発振器１の発振周波数の可変幅ΔＦが２００［Ｈｚ］）における図１０に示した従来のＰＬＬ回路の最大ロックアップ時間は１０秒であったので、最大ロックアップ時間を１／４に短縮することができる。
【００５４】さらに、位相シフト回路４の段数を増やすことで最大ロックアップ時間を短縮することができる。すなわち、Ｍ相位相シフト回路４が生成する信号の相数の設定によって、任意の最大ロックアップ時間を設定することができる。例えばフリップフロップをさらに４段追加し、各フリップフロップのクロック周波数を８０［ｋＨｚ］にすることで、最大ロックアップ時間を１．２５［秒］にすることができる。
【００５５】なお、本実施形態ではスイッチ５０の制御にマイコン５１を用いたがマイコン５１の代わりにハード論理回路を用いることも可能である。また、１／Ｎ分周器２と１／Ｍ分周器３を、別個の分周器で構成するのではなく、一つの分周器でタップを設ける構成にしてもよい。さらに１／Ｍ分周器３に反転出力端子を設け、該反転端子をスイッチ５０のａ端子に接続することでインバータ回路４３を用いない構成にすることもできる。この構成では、１／Ｍ分周器３が、Ｍ相位相シフト回路４の機能の一部を担うことになる。
【００５６】
【発明の効果】本発明によると、水晶振動子を有する水晶電圧制御発振器を備えているので、出力信号のＳ／Ｎを高くすることができる。また、外部から供給される基準信号と略同一の周波数であって前記水晶電圧制御発振器の発振信号に同期して各々位相が異なる複数の信号の中から一つの信号を選択して比較信号とするので、前記比較信号と前記基準信号との位相を小さくすることができる。これにより、最大ロックアップ時間を短縮することができる。さらに、水晶電圧制御発振器を複数設ける必要がないので、コストを抑えることができる。
【００５７】また、本発明によると、前記複数の信号が前記基準信号の一周期を２以上の所定の自然数で分割した間隔ずつ位相のずれた信号であるので、前記複数の信号の中に前記基準信号との位相差が前記基準信号の一周期を２以上の所定の自然数で分割した間隔以下である信号が存在することになる。したがって、前記比較信号と前記基準信号との位相差を２以上の所定の自然数で分割した間隔以下にすることが可能となる。
【００５８】また、本発明によると、外部から供給される基準信号と略同一の周波数であって前記水晶電圧制御発振器の発振信号に同期して各々位相が異なる複数の信号を生成する信号生成手段が、前記水晶電圧制御発振器の発振信号を１／Ｎ分周する１／Ｎ分周器と、前記１／Ｎ分周器の出力信号を１／Ｍ分周する１／Ｍ分周器と、前記１／Ｍ分周器の出力信号を入力信号とし、前記１／Ｎ分周器の出力信号をクロック信号とするＭビットシフトレジスタと、を備えるので、前記信号生成手段を簡単な構成で実現することができる。これにより、低コスト化を図ることができる。
【００５９】また、本発明によると、前記複数の信号のうち前記基準信号との位相差が最小となる信号を前記比較信号として選択するので、更に最大ロックアップ時間を短縮することができる。
【図面の簡単な説明】
【図１】 本発明に係るＰＬＬ回路の構成を示す図である。
【図２】 図１のＰＬＬ回路が備える水晶電圧制御発振器の構成を示す図である。
【図３】 図１のＰＬＬ回路が備える位相比較器の構成を示す図である。
【図４】 図３の位相比較器における信号波形タイムチャートである。
【図５】 図１のＰＬＬ回路が備えるローパスフィルタの構成を示す図である。
【図６】 図１のＰＬＬ回路が備えるＭ相位相シフト回路及びセレクタの構成を示す図である。
【図７】 図６に示すＭ相位相シフト回路が出力する信号波形のタイムチャートである。
【図８】 図６に示すマイクロコンピュータの動作フローチャートである。
【図９】 従来のＰＬＬ回路の構成を示す図である。
【図１０】 水晶電圧制御発振器を備えた従来のＰＬＬ回路の構成を示す図である。
【図１１】 複数の水晶電圧制御発振器を備えた従来のＰＬＬ回路の構成を示す図である。
【符号の説明】
１ 水晶電圧制御発振器
２ １／Ｎ分周器
３ １／Ｍ分周器
４ Ｍ相位相シフト回路
５ セレクタ
６ 位相比較器
７ ローパスフィルタ
１０ 水晶振動子
【０００１】
【発明の属する技術分野】本発明は、出力信号を基準信号に位相同期させるように動作するＰＬＬ（Phase Locked Loop）回路に関するものである。
【０００２】
【従来の技術】従来のＰＬＬ回路の一般的な構成を図９に示す。図９のＰＬＬ回路は、電圧制御発振器１’と、１／Ｎ分周器２と、位相比較器６’と、ローパスフィルタ７とによって構成される。電圧制御発振器１’は、ローパスフィルタ７から出力される制御電圧ＶCONに応じた周波数の発振信号ＳOUTを発振する。１／Ｎ分周器２は、電圧制御発振器１’から出力される発振信号ＳOUTを１／Ｎ分周して基準信号ＳREFと同じ周波数の比較信号ＳCOMを生成し、その比較信号ＳCOMを位相比較器６’に送出する。位相比較器６’は、比較信号ＳCOMの位相と基準信号ＳREFの位相とを比較して比較信号ＳCOMと基準信号ＳREFとの位相差に応じた位相誤差信号Ｐｄを生成し、その位相誤差信号Ｐｄをローパスフィルタ７に送出する。ローパスフィルタ７は、位相誤差信号Ｐｄから高周波成分を除去して制御電圧ＶCONを生成し、その制御電圧ＶCONを電圧制御発振器１’に送出する。
【０００３】そして、基準信号ＳREFの位相が比較信号ＳCOMの位相と一致するとき、発振信号ＳOUTの周波数は基準信号ＳREFの周波数に１／Ｎ分周器２の分周比Ｎ（Ｎは２以上の自然数）を乗じた値と一致する。また、基準信号ＳREFの位相に対して比較信号ＳCOMの位相が遅れているときは、比較信号ＳCOMの位相が基準信号ＳREFの位相に一致するときに比べて制御電圧ＶCONがΔＶだけ大きくなり、その制御電圧ＶCONの増加に応じて発振信号ＳOUTの周波数がΔＦだけ大きくなる。一方、基準信号ＳREFの位相に対して比較信号ＳCOMの位相が進んでいるときは、比較信号ＳCOMの位相が基準信号ＳREFの位相と一致するときに比べて制御電圧ＶCONがΔＶだけ小さくなり、その制御電圧ＶCONの減少に応じて発振信号ＳOUTの周波数がΔＦだけ小さくなる。
【０００４】上記のように動作することにより、電源投入時や位相同期外れが発生したとき（以下、電源投入時等という）でもしばらくすると、ＰＬＬ回路の出力信号である発振信号ＳOUTの位相と基準信号ＳREFの位相とが同期する。電源投入時等から再度同期状態になるまでの時間をロックアップ時間という。以下、ロックアップ時間について説明する。
【０００５】発振信号ＳOUTの位相と基準信号ＳREFの位相が一致していないときは、発振信号ＳOUTの位相と基準信号ＳREFの位相が一致しているときに対して発振信号の周波数がΔＦずれるので、発振信号ＳOUTの位相と基準信号ＳREFの位相が一致していないとき比較信号ＳCOMと基準信号ＳREFとの周波数の差はΔＦ／Ｎ［Ｈｚ］となる。したがって、比較信号ＳCOMが基準信号ＳREFに対して３６０度の位相シフトするのに、Ｎ／ΔＦ［秒］かかる。通常ＰＬＬ回路では、比較信号ＳCOMと基準信号ＳREFとの位相差が進みの場合と遅れの場合とで制御を分けており、この場合最悪の位相ずれは１８０度である。したがって、最大ロックアップ時間Ｔ’は（１）式で表される。
Ｔ’＝１／２×Ｎ／ΔＦ［秒］…（１）
【０００６】一般に電圧制御発振器１’にはＬＣ発振器が用いられ、ΔＦが大きい。このため、ロックアップ時間が大きくなり過ぎることはなかった。
【０００７】
【発明が解決しようとする課題】一方、出力信号としてジッターの少ないＳ／Ｎの高い信号が必要な場合、電圧制御発振器１’ではなく、図１０に示すように水晶電圧制御発振器１が用いられる。なお、図１０において図９と同一の部分には同一の符号を付し説明を省略する。
【０００８】ところが、水晶電圧制御発振器１はΔＦの値が非常に小さいために最大ロックアップ時間が大きくなり過ぎるという問題があった。上記（１）式から明らかなように、１／Ｎ分周器２の分周比Ｎが大きい場合に特に最大ロックアップ時間が大きくなり過ぎていた。
【０００９】例えば、２０［ＭＨｚ］の水晶振動子、５［ｋＨｚ］の基準信号の場合、１／Ｎ分周器２の分周比Ｎの値は４０００でありΔＦの値は一般的に２００［Ｈｚ］近傍であるので、上記（１）式から、最大ロックアップ時間が約１０秒になってしまう。
【００１０】このような問題点を解決することができるＰＬＬ回路として、図１１に示すよなＰＬＬ回路が提案されている。図１１のＰＬＬ回路は、図１０のＰＬＬ回路を２段構成したものである。図１１のＰＬＬ回路は、合計分周比Ｎを１段目のＰＬＬ回路１００の分周比Ｎ1（Ｎ1は２以上の自然数）と２段目のＰＬＬ回路２００の分周比Ｎ2（Ｎ2は２以上の自然数）との２つに分割することで、分周比Ｎ1、Ｎ2の絶対値を小さくして最大ロックアップ時間Ｔ’’（＝１／２×（Ｎ1＋Ｎ2）／ΔＦ）を短縮していた。しかしながら、このように２段構成にすると、水晶振動子が２つ必要となり、高コスト化を招いてしまうという問題があった。
【００１１】本発明は、上記の問題点に鑑み、出力信号のＳ／Ｎが高く、最大ロックアップ時間が短くかつ低廉なＰＬＬ回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するために、本発明に係るＰＬＬ回路においては、水晶振動子を有する水晶電圧制御発振器と、前記水晶電圧制御発振器の発振信号を分周かつ位相シフトすることによって、外部から供給される基準信号と略同一の周波数であって前記水晶電圧制御発振器の発振信号に同期して各々位相が異なる複数の信号を生成する信号生成手段と、前記複数の信号の中から一つの信号を選択し比較信号として出力する選択手段と、前記比較信号と前記基準信号との位相を比較して、その位相差に応じた位相誤差信号及び制御信号を出力する位相比較器と、前記位相誤差信号に応じた制御電圧を生成するフィルタと、を備え、前記選択手段が前記制御信号に応じた選択動作を行い、前記水晶電圧制御発振器が前記制御電圧に応じた発振信号を出力するような構成とする。
【００１３】また、前記複数の信号が前記基準信号の一周期を２以上の所定の自然数で分割した間隔ずつ位相のずれた信号であってもよい。
【００１４】また、前記信号生成手段が、前記水晶電圧制御発振器の発振信号を１／Ｎ分周する１／Ｎ分周器と、前記１／Ｎ分周器の出力信号を１／Ｍ分周する１／Ｍ分周器と、前記１／Ｍ分周器の出力信号をデータ信号とし、前記１／Ｎ分周器の出力信号をクロック信号とするＭビットシフトレジスタと、を備えるようにしてもよい。
【００１５】また、前記選択手段が、前記複数の信号のうち前記基準信号との位相差が最小となる信号を選択するようにすることが望ましい。
【００１６】
【発明の実施の形態】本発明の一実施形態について図面を参照して以下に説明する。本発明に係るＰＬＬ回路の一構成例を図１に示す。なお、図１０と同一の部分には同一の符号を付す。
【００１７】図１のＰＬＬ回路は、水晶電圧制御発振器１と、１／Ｎ分周器２と、１／Ｍ分周器位相比較器３と、Ｍ相位相シフト回路４と、セレクタ５と、位相比較器６と、ローパスフィルタ７とによって構成される。なお、Ｎ及びＭは２以上の自然数である。
【００１８】水晶電圧制御発振器１は、ローパスフィルタ７から出力される制御電圧ＶCONに応じた周波数の発振信号ＳOUTを発振する。１／Ｎ分周器２は、水晶電圧制御発振器１から出力される発振信号ＳOUTを１／Ｎ分周し、その結果生成された分周信号ＳDIV1を１／Ｍ分周器３及びＭ相位相シフト回路４に送出する。１／Ｍ分周器３は、１／Ｎ分周器２から出力される分周信号ＳDIV1を１／Ｎ分周し、その結果生成された分周信号ＳDIV2をＭ相位相シフト回路４に送出する。
【００１９】Ｍ相位相シフト回路４は、分周信号ＳDIV2からＭ相の信号を生成する。セレクタ５は制御信号Ｐｈに基づいてＭ相の信号の中から基準信号ＳREFとの位相差が最も小さくなる信号を選択して、その選択した信号を比較信号ＳCOMとして出力する。位相比較器６は比較信号ＳCOMの位相と基準信号ＳREFの位相とを比較して比較信号ＳCOMと基準信号ＳREFとの位相差に応じた位相誤差信号Ｐｄ及び制御信号Ｐｈを生成し、その位相誤差信号Ｐｄをローパスフィルタ７に、制御信号Ｐｈをセレクタ５に送出する。ローパスフィルタ７は、位相誤差信号Ｐｄから高周波成分を除去して制御電圧ＶCONを生成し、その制御電圧ＶCONを水晶電圧制御発振器１に送出する。
【００２０】なお、本実施形態では水晶電圧制御発振器１に制御電圧ＶCONと発振周波数との間に正の相関がある水晶電圧制御発振器を用いる。このような水晶電圧制御発振器１の一構成例を図２に示す。
【００２１】水晶振動子１０の一端がインバータ回路１１の入力側と、抵抗Ｒ１の一端と、コンデンサＣ１の一端に接続される。インバータ回路１１の出力側と抵抗Ｒ１の他端は、出力端子１２に接続される。コンデンサＣ１の他端は可変容量ダイオードＤ１のカソードに接続される。可変容量ダイオードＤ１のアノードは接地される。そして、コンデンサＣ１と可変容量ダイオードＤ１との接続ノードに抵抗Ｒ２の一端が接続され、抵抗Ｒ２の他端が制御電圧入力端子１３に接続される。
【００２２】水晶振動子１０の他端がインダクタＬ１を介して可変容量ダイオードＤ２のカソードに接続される。インダクタＬ１と可変容量ダイオードＤ２との接続ノードに抵抗Ｒ３の一端が接続され、抵抗Ｒ３の他端が制御電圧入力端子１３に接続される。可変容量ダイオードＤ２のアノードがコンデンサＣ２の一端及び抵抗Ｒ４の一端に接続される。抵抗Ｒ４の他端は接地される。そして、コンデンサＣ２の他端が抵抗Ｒ５の一端及びコンデンサＣ３の一端に接続される。抵抗Ｒ５の他端は出力端子１２に接続される。また、コンデンサＣ３の他端はコンデンサＣ４の一端及びインダクタＬ２の一端に接続される。コンデンサＣ４の他端及びインダクタＬ２の他端は接地される。
【００２３】水晶電圧制御発振器１は上述したように制御電圧ＶCONと発振周波数との間に正の相関を有するので、位相比較器６及びループフィルタ７は基準信号ＳREFの位相に対して比較信号ＳCOMの位相が進んでいるときは水晶電圧制御発振器１の発振周波数を小さくして比較信号ＳCOMの位相と基準信号ＳREFの位相とを一致させるために制御電圧ＶCONを小さくし、基準信号ＳREFの位相に対して比較信号ＳCOMの位相が遅れているときは水晶電圧制御発振器１の発振周波数を大きくして比較信号ＳCOMの位相と基準信号ＳREFの位相とを一致させるために制御電圧ＶCONを大きくする。
【００２４】上述したような動作をする位相比較器６の一構成例を図３に示す。比較信号ＳCOMが供給される端子１４がＯＲ回路１５の第２入力端子及びＡＮＤ回路１７の第１入力端子に接続される。ＯＲ回路１５の出力端子がＮＡＮＤ回路１８の第１入力端子に接続され、ＡＮＤ回路１６の出力端子がＮＯＲ回路１９の第１入力端子に接続され、ＡＮＤ回路１７の出力端子がＮＯＲ回路１９の第２入力端子に接続される。
【００２５】ＮＡＮＤ回路１８の出力端子がインバータ回路２０の入力端子及びＰチャネル型ＭＯＳＦＥＴ（Metal Oxide semiconductor Field Effect Transistor）３２のゲートに接続される。ＮＯＲ回路１９の出力端子がインバータ回路２１の入力端子及びＮＡＮＤ回路１８の第２入力端子に接続される。
【００２６】インバータ回路２０の出力端子が、エクスクルーシブ・ＯＲ回路３５の第１入力端子、ＯＲ回路１５の第１入力端子、ＡＮＤ回路１６の第１入力端子、及びＡＮＤ回路２４の第１入力端子に接続される。インバータ回路２１の出力端子がＡＮＤ回路１７の第２入力端子に接続される。
【００２７】基準信号ＳREFが供給される端子２２がＯＲ回路２５の第１入力端子及びＡＮＤ回路２３の第２入力端子に接続される。ＯＲ回路２５の出力端子がＮＡＮＤ回路２７の第２入力端子に接続され、ＡＮＤ回路２３の出力端子がＮＯＲ回路２６の第１入力端子に接続され、ＡＮＤ回路２４の出力端子がＮＯＲ回路２６の第２入力端子に接続される。
【００２８】ＮＡＮＤ回路２７の出力端子がインバータ回路２９の入力端子に接続される。ＮＯＲ回路２６の出力端子がインバータ回路２８の入力端子及びＮＡＮＤ回路２７の第１入力端子に接続される。
【００２９】インバータ回路２９の出力端子が、Ｎチャネル型ＭＯＳＦＥＴ３３のゲート、エクスクルーシブ・ＯＲ回路３５の第２入力端子、ＯＲ回路２５の第２入力端子、ＡＮＤ回路２４の第２入力端子、及びＡＮＤ回路１６の第２入力端子に接続される。インバータ回路２８の出力端子がＡＮＤ回路２３の第１入力端子に接続される。
【００３０】エクスクルーシブ・ＯＲ回路３５の出力端子が端子３６に接続される。端子３６から制御信号Ｐｈが出力される。
【００３１】電源電圧ＶCCが供給される端子３１と、ＭＯＳＦＥＴ３２と、ＭＯＳＦＥＴ３３とによってチャージポンプ３０が構成される。端子３１がＭＯＳＦＥＴ３２のソースに接続される。ＭＯＳＦＥＴ３２のドレインがＭＯＳＦＥＴ３３のドレインに接続される。ＭＯＳＦＥＴ３３のソースは接地される。そして、ＭＯＳＦＥＴ３２とＭＯＳＦＥＴ３３との接続ノードに端子３４が接続される。端子３４から位相誤差信号Ｐｄが出力される。
【００３２】続いて位相比較器６における信号波形のタイムチャートを図４に示す。なお、比較信号ＳCOMと基準信号ＳREFは１８０度毎にＨｉｇｈレベルとＬｏｗレベルが反転するパルス信号である。
【００３３】例えば、電源起動時等に基準信号ＳREFの位相に対して比較信号ＳCOMの位相が１３５度遅れていた場合は図４（ａ）に示す信号波形になる。位相誤差信号Ｐｄは、基準信号ＳREFがＨｉｇｈレベルであって尚かつ比較信号ＳCOMがＬｏｗレベルのときにＶCC（Ｈｉｇｈレベル）となり、その他の期間（点線部）ではハイインピーダンス（オープンドレイン）状態となる。また、制御信号Ｐｈは、基準信号ＳREFがＨｉｇｈレベルであって尚かつ比較信号ＳCOMがＬｏｗレベルのときにゼロ（Ｌｏｗレベル）となり、その他の期間ではＶCC（Ｈｉｇｈレベル）となる。
【００３４】一方、電源起動時等に基準信号ＳREFの位相に対して比較信号ＳCOMの位相が１３５度進んでいた場合は図４（ｂ）に示す信号波形になる。位相誤差信号Ｐｄは、基準信号ＳREFがＬｏｗレベルであって尚かつ比較信号ＳCOMがＨｉｇｈレベルのときにゼロ（Ｌｏｗレベル）となり、その他の期間（点線部）ではハイインピーダンス（オープンドレイン）状態となる。また、制御信号Ｐｈは、基準信号ＳREFがＬｏｗレベルであって尚かつ比較信号ＳCOMがＨｉｇｈレベルのときにゼロ（Ｌｏｗレベル）となり、その他の期間ではＶCC（Ｈｉｇｈレベル）となる。
【００３５】なお、比較信号ＳCOMの位相と基準信号ＳREFの位相が一致する場合、位相誤差信号Ｐｄの値は常にＶCC／２となり、制御信号Ｐｈは常にＶCC（Ｈｉｇｈレベル）になる。
【００３６】次に、位相比較器６から出力される位相誤差信号Ｐｄを入力するローパスフィルタの一構成例を図５R>５に示す。図５のローパスフィルタは、ラグリード・ローパスフィルタであって、抵抗Ｒ６と、抵抗Ｒ７と、コンデンサＣ５と、コンデンサＣ６とによって構成される。
【００３７】位相誤差信号Ｐｄが供給される端子に抵抗Ｒ６の一端が接続される。抵抗Ｒ６の他端が、コンデンサＣ５の一端と、コンデンサＣ６の一端と、制御電圧ＶCONが出力される端子とに接続される。コンデンサＣ５の他端は抵抗Ｒ７を介してグランドラインに接続され、コンデンサＣ６の他端は直接グランドラインに接続される。
【００３８】電源起動時等に基準信号ＳREFの位相に対して比較信号ＳCOMの位相が遅れている場合は、ローパスフィルタ７によって位相誤差信号ＰｄのＨｉｇｈレベルがホールドされて、制御電圧ＶCONの値がＶCCになる。これによって、水晶電圧制御発振器１の発振周波数はＦ＋ΔＦとなる。
【００３９】また、電源起動時等に基準信号ＳREFの位相に対して比較信号ＳCOMの位相が進んでいる場合は、ローパスフィルタ７によって位相誤差信号ＰｄのＬｏｗレベルがホールドされて、制御電圧ＶCONの値がゼロになる。これによって、水晶電圧制御発振器１の発振周波数はＦ−ΔＦとなる。
【００４０】また、電源起動時等に比較信号ＳCOMの位相が基準信号ＳREFの位相と一致している場合は、ローパスフィルタ７から出力される制御電圧ＶCONの値がＶCC／２になる。これによって、水晶電圧制御発振器１の発振周波数はＦとなる。なお、本実施形態ではＦを２０［ＭＨｚ］、ΔＦを２００［Ｈｚ］とする。
【００４１】次に、Ｍ相位相シフト回路４とセレクタ５の一構成例について図６を参照して説明する。本実施形態では基準信号ＳREFに５［ｋＨｚ］の信号を用いる。そして、１／Ｎ分周器２の分周比を５００とし、１／Ｍ分周器３の分周比を８とする。
【００４２】Ｍ相位相シフト回路４は、フリップフロップ４０、４１、４２とインバータ回路４３とによって構成される８ビットシフトレジスタである。１／Ｎ分周器２の出力信号が、フリップフロップ４０、４１、４２のクロック入力端子に入力される。これにより、フリップフロップ４０、４１、４２のクロック周波数は４０［ｋＨｚ］（＝２０［ＭＨｚ］／５００）になる。
【００４３】１／Ｍ分周器３の出力側がフリップフロップ４０のデータ入力端子とスイッチ５０のＤ端子とインバータ回路４３の入力側に接続される。フリップフロップ４０の非反転出力端子がフリップフロップ４１のデータ入力端子とスイッチ５０のＣ端子とに接続される。フリップフロップ４１の非反転出力端子がフリップフロップ４２のデータ入力端子とスイッチ５０のＢ端子とに接続される。フリップフロップ４２の非反転出力端子がスイッチ５０のＡ端子に接続される。
【００４４】インバータ回路４３の出力側がスイッチ５０のａ端子に接続される。また、フリップフロップ４０の非反転出力端子がスイッチ５０のｂ端子に接続される。また、フリップフロップ４１の非反転出力端子がスイッチ５０のｃ端子に接続される。また、フリップフロップ４２の非反転出力端子がスイッチ５０のｄ端子に接続される。
【００４５】このような構成により、スイッチ５０の各端子に供給される信号波形は図７に示すタイムチャートのようになる。すなわち、Ｍ相位相シフト回路４は、５［ｋＨｚ］（＝４０［ｋＨｚ］／８）の分周信号ＳDIV2から４５度ずつ位相がずれた５［ｋＨｚ］の信号ＳA〜ＳD、Ｓa〜Ｓdを作成し、その８相（８種類）の信号ＳA〜ＳD、Ｓa〜Ｓdをセレクタ５に出力している。
【００４６】セレクタ５は、スイッチ５０と、マイクロコンピュータ（以下、マイコンという）５１と、抵抗Ｒ８と、コンデンサＣ７とで構成される。スイッチ５０はマイコン５１からの信号に基づき、Ａ端子〜ｄ端子の中から一つの端子を選択し、位相比較器６の端子１４（図３R>３参照）と接続する。
【００４７】位相比較器６から出力される制御信号Ｐｈは、抵抗Ｒ８とコンデンサＣ７から成る積分回路によって積分されたのち、マイコン５１のＡ／Ｄ変換入力端子に入力される。マイコン５１の動作について図８のフローチャートを参照して説明する。
【００４８】ステップ＃１０において、制御信号Ｐｈの積分値がターゲット電圧Ｖtgより大きいか否かを判定する。ターゲット電圧Ｖtgは（２）式で表される。なお、（２）式中のＭは１／Ｍ分周器３の分周比であるので、本実施形態の場合はＭ＝８となる。
Ｖtg＝（１−１／Ｍ）×ＶCC…（２）
【００４９】制御信号Ｐｈの積分値がターゲット電圧Ｖtgより大きければ（ステップ＃１０のＹｅｓ）、比較信号ＳCOMと基準信号ＳREFの位相差が４５度以内であるので、８相の信号ＳA〜ＳD、Ｓa〜Ｓdの中から基準信号ＳREFとの位相差が最も小さい信号を比較信号ＳCOMとして選択していることになる。したがって、位相比較器６に接続される端子の切替を行わずに、ロックアップ後に再度ロック外れが生じる場合に備えてステップ＃１０に移行する。
【００５０】一方、制御信号Ｐｈの積分値がターゲット電圧Ｖtgより大きくなければ（ステップ＃１０のＮｏ）、比較信号ＳCOMと基準信号ＳREFの位相差が４５度より大きいので、８相の信号ＳA〜ＳD、Ｓa〜Ｓdの中から基準信号ＳREFとの位相差が最も小さい信号を比較信号ＳCOMとして選択していないことになる。したがって、位相比較器６に接続される端子を一つシフトするようにスイッチ５０を制御する（ステップ＃２０）。例えば、ステップ＃１０においてＤ端子と移相比較器６とが接続されている場合は、ステップ＃２０においてａ端子と移相比較器６とが接続されるようにスイッチ５０を制御する。その後、ステップ＃１０に移行して再度８相の信号ＳA〜ＳD、Ｓa〜Ｓdの中から基準信号ＳREFとの位相差が最も小さい信号を比較信号ＳCOMとして選択しているか否かを判定する。
【００５１】マイコン５１がこのような動作を行うことで、８相の信号ＳA〜ＳD、Ｓa〜Ｓdの中から基準信号ＳREFとの位相差が最も小さい信号が比較信号ＳCOMとして選択される。したがって、比較信号ＳCOMと基準信号ＳREFとの位相差は最大でも４５度にしかならない。
【００５２】そして、発振信号ＳOUTの位相と基準信号ＳREFの位相が一致していないとき比較信号ＳCOMと基準信号ＳREFとの周波数の差はΔＦ／（Ｎ×Ｍ）［Ｈｚ］となる。したがって、比較信号ＳCOMが基準信号ＳREFに対して３６０度の位相シフトするのに、（Ｎ×Ｍ）／ΔＦ［秒］かかる。また、本実施形態のＰＬＬ回路では、上述したように比較信号ＳCOMと基準信号ＳREFとの位相差は最大で４５度である。このため本実施形態のＰＬＬ回路における最大ロックアウト時間Ｔは（３）式で表される。
Ｔ＝４５／３６０×（Ｎ×Ｍ）／ΔＦ＝１／８×（Ｎ×Ｍ）／ΔＦ［秒］…（３）
【００５３】ここで、Ｎ＝５００、Ｍ＝８、ΔＦ＝２００［Ｈｚ］であるので、最大ロックアウト時間Ｔは２．５［秒］となる。同一条件（水晶電圧制御発振器１の発振周波数が２０［ＭＨｚ］、基準信号ＳREFの周波数が５［ｋＨｚ］、水晶電圧制御発振器１の発振周波数の可変幅ΔＦが２００［Ｈｚ］）における図１０に示した従来のＰＬＬ回路の最大ロックアップ時間は１０秒であったので、最大ロックアップ時間を１／４に短縮することができる。
【００５４】さらに、位相シフト回路４の段数を増やすことで最大ロックアップ時間を短縮することができる。すなわち、Ｍ相位相シフト回路４が生成する信号の相数の設定によって、任意の最大ロックアップ時間を設定することができる。例えばフリップフロップをさらに４段追加し、各フリップフロップのクロック周波数を８０［ｋＨｚ］にすることで、最大ロックアップ時間を１．２５［秒］にすることができる。
【００５５】なお、本実施形態ではスイッチ５０の制御にマイコン５１を用いたがマイコン５１の代わりにハード論理回路を用いることも可能である。また、１／Ｎ分周器２と１／Ｍ分周器３を、別個の分周器で構成するのではなく、一つの分周器でタップを設ける構成にしてもよい。さらに１／Ｍ分周器３に反転出力端子を設け、該反転端子をスイッチ５０のａ端子に接続することでインバータ回路４３を用いない構成にすることもできる。この構成では、１／Ｍ分周器３が、Ｍ相位相シフト回路４の機能の一部を担うことになる。
【００５６】
【発明の効果】本発明によると、水晶振動子を有する水晶電圧制御発振器を備えているので、出力信号のＳ／Ｎを高くすることができる。また、外部から供給される基準信号と略同一の周波数であって前記水晶電圧制御発振器の発振信号に同期して各々位相が異なる複数の信号の中から一つの信号を選択して比較信号とするので、前記比較信号と前記基準信号との位相を小さくすることができる。これにより、最大ロックアップ時間を短縮することができる。さらに、水晶電圧制御発振器を複数設ける必要がないので、コストを抑えることができる。
【００５７】また、本発明によると、前記複数の信号が前記基準信号の一周期を２以上の所定の自然数で分割した間隔ずつ位相のずれた信号であるので、前記複数の信号の中に前記基準信号との位相差が前記基準信号の一周期を２以上の所定の自然数で分割した間隔以下である信号が存在することになる。したがって、前記比較信号と前記基準信号との位相差を２以上の所定の自然数で分割した間隔以下にすることが可能となる。
【００５８】また、本発明によると、外部から供給される基準信号と略同一の周波数であって前記水晶電圧制御発振器の発振信号に同期して各々位相が異なる複数の信号を生成する信号生成手段が、前記水晶電圧制御発振器の発振信号を１／Ｎ分周する１／Ｎ分周器と、前記１／Ｎ分周器の出力信号を１／Ｍ分周する１／Ｍ分周器と、前記１／Ｍ分周器の出力信号を入力信号とし、前記１／Ｎ分周器の出力信号をクロック信号とするＭビットシフトレジスタと、を備えるので、前記信号生成手段を簡単な構成で実現することができる。これにより、低コスト化を図ることができる。
【００５９】また、本発明によると、前記複数の信号のうち前記基準信号との位相差が最小となる信号を前記比較信号として選択するので、更に最大ロックアップ時間を短縮することができる。
【図面の簡単な説明】
【図１】 本発明に係るＰＬＬ回路の構成を示す図である。
【図２】 図１のＰＬＬ回路が備える水晶電圧制御発振器の構成を示す図である。
【図３】 図１のＰＬＬ回路が備える位相比較器の構成を示す図である。
【図４】 図３の位相比較器における信号波形タイムチャートである。
【図５】 図１のＰＬＬ回路が備えるローパスフィルタの構成を示す図である。
【図６】 図１のＰＬＬ回路が備えるＭ相位相シフト回路及びセレクタの構成を示す図である。
【図７】 図６に示すＭ相位相シフト回路が出力する信号波形のタイムチャートである。
【図８】 図６に示すマイクロコンピュータの動作フローチャートである。
【図９】 従来のＰＬＬ回路の構成を示す図である。
【図１０】 水晶電圧制御発振器を備えた従来のＰＬＬ回路の構成を示す図である。
【図１１】 複数の水晶電圧制御発振器を備えた従来のＰＬＬ回路の構成を示す図である。
【符号の説明】
１ 水晶電圧制御発振器
２ １／Ｎ分周器
３ １／Ｍ分周器
４ Ｍ相位相シフト回路
５ セレクタ
６ 位相比較器
７ ローパスフィルタ
１０ 水晶振動子
【特許請求の範囲】
【請求項１】水晶振動子を有する水晶電圧制御発振器と、前記水晶電圧制御発振器の発振信号を分周かつ位相シフトすることによって、外部から供給される基準信号と略同一の周波数であって前記水晶電圧制御発振器の発振信号に同期して各々位相が異なる複数の信号を生成する信号生成手段と、前記複数の信号の中から一つの信号を選択し、その選択した信号を比較信号として出力する選択手段と、前記比較信号と前記基準信号との位相を比較して、その位相差に応じた位相誤差信号及び制御信号を出力する位相比較器と、前記位相誤差信号に応じた制御電圧を生成するフィルタと、を備え、前記選択手段が前記制御信号に応じた選択動作を行い、前記水晶電圧制御発振器が前記制御電圧に応じた発振信号を出力することを特徴とするＰＬＬ回路。
【請求項２】前記複数の信号が前記基準信号の一周期を２以上の所定の自然数で分割した間隔ずつ位相のずれた信号である請求項１に記載のＰＬＬ回路。
【請求項３】前記信号生成手段が、前記水晶電圧制御発振器の発振信号を１／Ｎ分周する１／Ｎ分周器と、前記１／Ｎ分周器の出力信号を１／Ｍ分周する１／Ｍ分周器と、前記１／Ｍ分周器の出力信号をデータ信号とし、前記１／Ｎ分周器の出力信号をクロック信号とするＭビットシフトレジスタと、を備える請求項２に記載のＰＬＬ回路。
【請求項４】 前記選択手段が、前記複数の信号のうち前記基準信号との位相差が最小となる信号を選択する請求項１〜３のいずれかに記載のＰＬＬ回路。
【請求項１】水晶振動子を有する水晶電圧制御発振器と、前記水晶電圧制御発振器の発振信号を分周かつ位相シフトすることによって、外部から供給される基準信号と略同一の周波数であって前記水晶電圧制御発振器の発振信号に同期して各々位相が異なる複数の信号を生成する信号生成手段と、前記複数の信号の中から一つの信号を選択し、その選択した信号を比較信号として出力する選択手段と、前記比較信号と前記基準信号との位相を比較して、その位相差に応じた位相誤差信号及び制御信号を出力する位相比較器と、前記位相誤差信号に応じた制御電圧を生成するフィルタと、を備え、前記選択手段が前記制御信号に応じた選択動作を行い、前記水晶電圧制御発振器が前記制御電圧に応じた発振信号を出力することを特徴とするＰＬＬ回路。
【請求項２】前記複数の信号が前記基準信号の一周期を２以上の所定の自然数で分割した間隔ずつ位相のずれた信号である請求項１に記載のＰＬＬ回路。
【請求項３】前記信号生成手段が、前記水晶電圧制御発振器の発振信号を１／Ｎ分周する１／Ｎ分周器と、前記１／Ｎ分周器の出力信号を１／Ｍ分周する１／Ｍ分周器と、前記１／Ｍ分周器の出力信号をデータ信号とし、前記１／Ｎ分周器の出力信号をクロック信号とするＭビットシフトレジスタと、を備える請求項２に記載のＰＬＬ回路。
【請求項４】 前記選択手段が、前記複数の信号のうち前記基準信号との位相差が最小となる信号を選択する請求項１〜３のいずれかに記載のＰＬＬ回路。
【図１】
【図２】
【図３】
【図５】
【図８】
【図４】
【図６】
【図７】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図５】
【図８】
【図４】
【図６】
【図７】
【図９】
【図１０】
【図１１】
【公開番号】特開２００３−２８９２４８（Ｐ２００３−２８９２４８Ａ）
【公開日】平成１５年１０月１０日（２００３．１０．１０）
【国際特許分類】
【出願番号】特願２００２−８９６０２（Ｐ２００２−８９６０２）
【出願日】平成１４年３月２７日（２００２．３．２７）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成１５年１０月１０日（２００３．１０．１０）
【国際特許分類】
【出願日】平成１４年３月２７日（２００２．３．２７）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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