アナログメモリ回路および映像信号処理装置
【課題】 特に高温時にアナログメモリ回路の出力信号に発生するノイズを抑える。
【解決手段】 順次選択される複数のメモリブロックと非反転入力に所定の基準電圧が印加される演算増幅器とを備え、メモリブロックは、アナログ信号を電荷量として記憶し第１および第２の出力信号線間に並列に接続される複数のメモリ単位と、第１の出力信号線を演算増幅器の反転入力に接続する第１のスイッチ回路と、第２の出力信号線を演算増幅器の出力に接続する第２のスイッチ回路とをそれぞれ有し、選択されているメモリブロックは、第１および第２のスイッチ回路がオンとなり複数のメモリ単位のうち何れか１つを順次選択して記憶されているアナログ信号を出力し、選択されていないメモリブロックは、選択されているメモリブロックの複数のメモリ単位のうちいずれも選択されていない間第１のスイッチ回路がオンとなる
【解決手段】 順次選択される複数のメモリブロックと非反転入力に所定の基準電圧が印加される演算増幅器とを備え、メモリブロックは、アナログ信号を電荷量として記憶し第１および第２の出力信号線間に並列に接続される複数のメモリ単位と、第１の出力信号線を演算増幅器の反転入力に接続する第１のスイッチ回路と、第２の出力信号線を演算増幅器の出力に接続する第２のスイッチ回路とをそれぞれ有し、選択されているメモリブロックは、第１および第２のスイッチ回路がオンとなり複数のメモリ単位のうち何れか１つを順次選択して記憶されているアナログ信号を出力し、選択されていないメモリブロックは、選択されているメモリブロックの複数のメモリ単位のうちいずれも選択されていない間第１のスイッチ回路がオンとなる
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログメモリ回路および映像信号処理装置に関する。
【背景技術】
【０００２】
例えばアナログテレビジョン放送における映像信号（ビデオ信号）は、輝度信号Ｙおよび色信号Ｃが合成された複合映像信号（コンポジット映像信号）となっている。そのため、複合映像信号を処理する一般的な映像信号処理装置は、複合映像信号を遅延させるためのアナログメモリ回路と、当該遅延された複合映像信号を用いて輝度信号Ｙおよび色信号Ｃを分離するＹ／Ｃ分離回路とを含んでいる。
【０００３】
特許文献１の図３では、映像信号処理装置に用いられるアナログメモリ回路として、映像信号のような高周波成分を含む信号の処理に好適な構成例が開示されている。当該アナログメモリ回路は、各メモリ単位が、キャパシタと、書き込み時にキャパシタの両端を入力信号線に接続するスイッチング素子と、読み出し時にキャパシタの両端を出力信号線に接続するスイッチング素子とを含んで構成されている。また、入力信号線および出力信号線は、それぞれ入力側および出力側の演算増幅器（オペアンプ）に接続されている。
【０００４】
また、特許文献２の図１では、アナログメモリに含まれるメモリ単位（特許文献２においてはスイッチト・キャパシタ部）を複数のメモリブロックに分割し、選択されていないメモリブロックと出力側の演算増幅器との接続を遮断する構成例が開示されている。
【０００５】
このようにして、出力側の演算増幅器に同時に接続されるメモリ単位の数を減少させることによって、各メモリ単位に含まれるスイッチング素子の寄生容量の影響を抑制することができる。
【特許文献１】特開２００７−３６８７２号公報
【特許文献２】特開２００８−８５６５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ここで、上記特許文献２の図１と同様に、上記特許文献１の図３に示されているアナログメモリ回路に含まれるメモリ単位を複数のメモリブロックに分割すると、図５のような構成となる。なお、図５においては、特徴となる読み出し動作に必要な部分が抽出されており、書き込み動作に必要な、入力側の演算増幅器、入力信号線、および入力信号線に接続されるスイッチング素子などの構成は省略するものとする。また、図５においては、出力信号線Ｌ１、Ｌ２、Ｌ１１、Ｌ１２、Ｌ２１、Ｌ２２、Ｌ３１、およびＬ３２の電圧をそれぞれ保持するためのキャパシタＣ１、Ｃ２、Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２、Ｃ３１、およびＣ３２が追加されている。
【０００７】
しかしながら、図５に示したアナログメモリ回路では、例えばメモリブロック１の出力信号線Ｌ１１およびＬ１２がアナログスイッチＳ１１およびＳ１２によって同時に遮断されている間、出力信号線Ｌ１１の電圧Ｖ１はリーク電流によって次第に下降してしまう。そのため、再びアナログスイッチＳ１１およびＳ１２がオンとなると、出力信号線Ｌ１１の電圧Ｖ１と、出力側の演算増幅器ＯＰの反転入力に接続されている出力信号線Ｌ１の電圧との差によって、最初のメモリ単位Ｍ１１の読み出し時に演算増幅器ＯＰの出力信号ＯＵＴにノイズが発生する。そして、当該ノイズは、Ｙ／Ｃ分離回路などを介して伝達され、ＣＲＴ（Cathode Ray Tube：陰極線管）に出力される映像に白い斜線が発生する原因となる。また、リーク電流は温度の上昇に応じて大きくなるため、特に高温時に当該ノイズの影響が顕著になる。
【０００８】
そのため、リーク電流による各メモリブロックの出力信号線の電圧の下降を抑制する必要がある。
【課題を解決するための手段】
【０００９】
前述した課題を解決する主たる本発明は、順次選択される複数のメモリブロックと、非反転入力に所定の基準電圧が印加される演算増幅器と、を備え、前記メモリブロックは、アナログ信号を電荷量として記憶し、第１および第２の出力信号線間に並列に接続される複数のメモリ単位と、前記第１の出力信号線を前記演算増幅器の反転入力に接続する第１のスイッチ回路と、前記第２の出力信号線を前記演算増幅器の出力に接続する第２のスイッチ回路と、をそれぞれ有し、前記複数のメモリブロックのうち選択されているメモリブロックは、前記第１および第２のスイッチ回路がオンとなり、前記複数のメモリ単位のうち何れか１つを順次選択して記憶されているアナログ信号を出力し、前記複数のメモリブロックのうち選択されていないメモリブロックは、前記選択されているメモリブロックの前記複数のメモリ単位のうちいずれも選択されていない間、前記第１のスイッチ回路がオンとなることを特徴とするアナログメモリ回路である。
【００１０】
本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。
【発明の効果】
【００１１】
本発明によれば、リーク電流による各メモリブロックの出力信号線の電圧の下降を抑制し、特に高温時にアナログメモリ回路の出力信号に発生するノイズを抑えることができる。
【発明を実施するための最良の形態】
【００１２】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１３】
＝＝＝映像信号処理装置全体の概略構成および動作＝＝＝
以下、図３を参照して、本発明が適用される映像信号処理装置全体の概略構成について説明する。
【００１４】
図３に示されている映像信号処理装置は、アンテナ１、チューナ２、フィルタ３、ＩＦ（Intermediate Frequency：中間周波数）変換回路４、メモリ回路５、Ｙ／Ｃ分離回路６、信号処理回路７、およびＣＲＴ８が順次接続されており、例えばアナログテレビジョン放送の受信に用いられる。
【００１５】
メモリ回路５は、例えば、同様の構成となっているアナログメモリ回路５１および５２が直列に接続されている。ＩＦ変換回路４の出力信号は、アナログメモリ回路５１に入力され、アナログメモリ回路５１および５２の出力信号は、それぞれＶ１ｈ信号およびＶ２ｈ信号としてメモリ回路５から出力されている。
【００１６】
Ｙ／Ｃ分離回路６は、例えば加算回路６１および減算回路６２を含んで構成されている。Ｖ１ｈ信号およびＶ２ｈ信号は、ともに加算回路６１および減算回路６２に入力され、加算回路６１および減算回路６２の出力信号は、それぞれ輝度信号Ｙおよび色信号ＣとしてＹ／Ｃ分離回路６から出力されている。
【００１７】
次に、映像信号処理装置全体の動作について説明する。
アンテナ１によって受信されたアナログテレビジョン放送信号は、チューナ２、フィルタ３、およびＩＦ変換回路４において順次処理され、所望のチャンネルに対応する複合映像信号に変換されたうえで、メモリ回路５のアナログメモリ回路５１に入力される。
【００１８】
メモリ回路５のアナログメモリ回路５１および５２は、いずれも、入力される複合映像信号を、１水平走査線分順次記憶して入力順に出力することによって、１Ｈ（１水平走査期間）だけ遅延させる。したがって、アナログメモリ回路５２から出力されるＶ２ｈ信号は、アナログメモリ回路５１から出力されるＶ１ｈ信号に対して１Ｈだけ遅延されている。
【００１９】
メモリ回路５に入力される複合映像信号は、輝度信号Ｙに色信号Ｃが重畳されており、色信号Ｃは、図４に示すように、１Ｈごとに位相が１８０°ずれている。一般的に、隣り合う水平走査線の輝度信号Ｙおよび色信号Ｃは近似している場合が多いため、Ｙ／Ｃ分離回路６の加算回路６１は、Ｖ１ｈ信号と、Ｖ１ｈ信号に対して１Ｈだけ遅延されたＶ２ｈ信号とを加算することによって、色信号Ｃを除去し、輝度信号Ｙを出力する。また、減算回路６２は、Ｖ１ｈ信号とＶ２ｈ信号とを減算することによって、輝度信号Ｙを除去し、色信号Ｃを出力する。そして、輝度信号Ｙおよび色信号Ｃは、信号処理回路７において輪郭補正などの後処理をされたうえで、ＣＲＴ８に映像として表示される。
【００２０】
＝＝＝アナログメモリ回路の構成＝＝＝
前述したように、メモリ回路５のアナログメモリ回路５１および５２は、同様の構成となっており、以下、図１を参照して、本発明の一実施形態におけるアナログメモリ回路の構成について説明する。なお、図５と同様に、図１においても、読み出し動作に必要な部分が抽出されており、キャパシタＣ１、Ｃ２、Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２、Ｃ３１、およびＣ３２は、それぞれ出力信号線Ｌ１、Ｌ２、Ｌ１１、Ｌ１２、Ｌ２１、Ｌ２２、Ｌ３１、およびＬ３２の電圧を保持するものとする。
【００２１】
図１に示されているアナログメモリ回路は、それぞれ３個のメモリ単位を有するメモリブロック１ないし３、演算増幅器ＯＰ、およびインバータ（反転回路）ＩＮＶを含んで構成されている。なお、例えば、水平走査周波数１５．７３４ｋＨｚの複合映像信号を、色副搬送波周波数の４倍である１４．３１８ＭＨｚのドットクロック（サンプリングクロック）でサンプリングする場合、後述するように、複合映像信号を１水平走査線分記憶するアナログメモリ回路は、９１０個＋１個のメモリ単位を有する必要があるが、本実施形態においては、説明の便宜上、３×３個のメモリ単位で示すこととする。
【００２２】
メモリブロック１は、本実施形態では、例えばメモリ単位Ｍ１１ないしＭ１３、ＡＮＤ回路（論理積回路）Ａ１、および、トランスミッションゲートなどを用いたアナログスイッチＳ１１ないしＳ１３で構成されている。メモリ単位Ｍ１１ないしＭ１３は、それぞれ、キャパシタＱと、読み出し時にキャパシタＱの両端をそれぞれ出力信号線Ｌ１１およびＬ１２に接続するスイッチング素子Ｔ１およびＴ２とを含んで構成されている。なお、図５と同様に、図１においても、書き込み時にキャパシタＱの両端を入力信号線に接続するスイッチング素子は省略するものとする。また、ＡＮＤ回路Ａ１には、２値信号Ｒ０の反転信号および２値信号Ｒ３が入力され、ＡＮＤ回路Ａ１の出力信号は、アナログスイッチＳ１３の制御入力に入力されている。そして、アナログスイッチＳ１１およびＳ１３は、いずれも出力信号線Ｌ１およびＬ１１を接続し、アナログスイッチＳ１２は、出力信号線Ｌ２およびＬ１２を接続し、アナログスイッチＳ１１およびＳ１２の制御入力には、いずれも２値信号Ｒ１が入力されている。
【００２３】
メモリブロック２は、本実施形態では、例えばメモリ単位Ｍ２１ないしＭ２３、ＡＮＤ回路Ａ２、および、アナログスイッチＳ２１ないしＳ２３で構成されている。メモリ単位Ｍ２１ないしＭ２３は、メモリ単位Ｍ１１ないしＭ１３と同様の構成となっており、出力信号線Ｌ２１およびＬ２２間に並列に接続されている。また、ＡＮＤ回路Ａ２には、２値信号Ｒ０の反転信号および２値信号Ｒ１が入力され、ＡＮＤ回路Ａ２の出力信号は、アナログスイッチＳ２３の制御入力に入力されている。そして、アナログスイッチＳ２１およびＳ２３は、いずれも出力信号線Ｌ１およびＬ２１を接続し、アナログスイッチＳ２２は、出力信号線Ｌ２およびＬ２２を接続し、アナログスイッチＳ２１およびＳ２２の制御入力には、いずれも２値信号Ｒ２が入力されている。
【００２４】
メモリブロック３は、本実施形態では、例えばメモリ単位Ｍ３１ないしＭ３３、ＡＮＤ回路Ａ３、および、アナログスイッチＳ３１ないしＳ３３で構成されている。メモリ単位Ｍ３１ないしＭ３３は、メモリ単位Ｍ１１ないしＭ１３と同様の構成となっており、出力信号線Ｌ３１およびＬ３２間に並列に接続されている。また、ＡＮＤ回路Ａ３には、２値信号Ｒ０の反転信号および２値信号Ｒ２が入力され、ＡＮＤ回路Ａ３の出力信号は、アナログスイッチＳ３３の制御入力に入力されている。そして、アナログスイッチＳ３１およびＳ３３は、いずれも出力信号線Ｌ１およびＬ３１を接続し、アナログスイッチＳ３２は、出力信号線Ｌ２およびＬ３２を接続し、アナログスイッチＳ３１およびＳ３２の制御入力には、いずれも２値信号Ｒ３が入力されている。
【００２５】
演算増幅器ＯＰの反転入力は、出力信号線Ｌ１に接続され、非反転入力には、基準電圧Ｖｒｅｆが印加されている。また、演算増幅器ＯＰの出力は、出力信号線Ｌ２に接続されるとともに、当該アナログメモリ回路の出力となっている。
【００２６】
＝＝＝アナログメモリ回路の動作＝＝＝
まず、本実施形態のアナログメモリ回路が、入力される複合映像信号を１Ｈだけ遅延させて出力する基本的な動作について説明するため、アナログスイッチＳ１３、Ｓ２３、およびＳ３３の動作を省略して説明する。なお、この場合の動作は、図５に示した一般的な複数のメモリブロックを有するアナログメモリ回路の動作と同様であり、図６に、各メモリ単位の書き込み動作および読み出し動作のタイミングと、２値信号Ｒ１、Ｒ２、およびＲ３との関係を示す。また、本実施形態において、アナログスイッチＳ１１、Ｓ１２、Ｓ２１、Ｓ２２、Ｓ３１、およびＳ３２は、いずれも制御入力がハイ・レベルの間オンとなり、ロー・レベルの間オフとなるものとする。
【００２７】
本実施形態のアナログメモリ回路は、ドットクロックに同期して、例えば図６（Ａ）に示すように、Ｍ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３、Ｍ１１…の順に、書き込み動作および読み出し動作を行うメモリ単位をそれぞれ選択する。なお、複数のメモリ単位が同時に選択された状態とならないよう、各選択期間の間にいずれのメモリ単位も選択されていない非選択期間が挿入されている。
【００２８】
ここで、あるドットクロックのタイミングで、メモリ単位Ｍ１１が書き込み動作を行うメモリ単位として選択された場合、当該メモリ単位Ｍ１１は、入力信号線に接続されるスイッチング素子（不図示）がオンとなり、入力される複合映像信号の電圧に応じた電荷がキャパシタＱに蓄積される。また、同じタイミングで、次に書き込み動作を行うべきメモリ単位、すなわち、メモリ単位Ｍ１２が読み出し動作を行うメモリ単位として選択され、当該メモリ単位Ｍ１２は、出力信号線Ｌ１１およびＬ１２にそれぞれ接続されるスイッチング素子Ｔ１およびＴ２がオンとなる。そして、ハイ・レベルの２値信号Ｒ１によってアナログスイッチＳ１１およびＳ１２がオンとなっているため、演算増幅器ＯＰの反転入力および出力間にメモリ単位Ｍ１２のキャパシタＱが接続され、演算増幅器ＯＰの出力からキャパシタＱに蓄積されている電荷に応じた電圧が出力される。なお、２値信号Ｒ１、Ｒ２、およびＲ３は、それぞれメモリブロック１、２、および３に対応し、例えば図６（Ｂ１）、（Ｃ１）、および（Ｄ１）に示すように、対応するメモリブロックが有する各メモリ単位の読み出し動作期間を含む期間にハイ・レベルとなり、他のメモリブロックが有する各メモリ単位の読み出し動作期間を含む期間にロー・レベルとなる。
【００２９】
次のドットクロックのタイミングでは、メモリ単位Ｍ１２に対して書き込み動作が、メモリ単位Ｍ１３に対して読み出し動作が行われ、ハイ・レベルの２値信号Ｒ１によって演算増幅器ＯＰにメモリ単位Ｍ１３のキャパシタＱが接続される。さらに次のドットクロックのタイミングでは、メモリ単位Ｍ１３に対して書き込み動作が、メモリ単位Ｍ２１に対して読み出し動作が行われ、ハイ・レベルの２値信号Ｒ２によって演算増幅器ＯＰにメモリ単位Ｍ２１のキャパシタＱが接続される。以下同様に、選択されたメモリ単位に対して書き込み動作および読み出し動作が繰り返される。
【００３０】
このようにして、ドットクロックに同期して、１個のメモリ単位および当該メモリ単位の次のメモリ単位を、それぞれ書き込み動作および読み出し動作を行うメモリ単位として順次選択することによって、当該アナログメモリ回路の出力信号は、入力信号に対して遅延される。前述したように、水平走査周波数１５．７３４ｋＨｚの複合映像信号に対して１４．３１８ＭＨｚのドットクロックを用いて、９１０個＋１個のメモリ単位で順次書き込み動作および読み出し動作を行う場合、各メモリ単位の読み出し動作は、書き込み動作の９１０クロック後、すなわち、１Ｈ後に行われ、入力された複合映像信号は１Ｈだけ遅延されて出力される。
【００３１】
図５に示したようなアナログスイッチＳ１３、Ｓ２３、およびＳ３３を有しないアナログメモリ回路では、各メモリブロックは、他のメモリブロックのメモリ単位が読み出し動作を行っている間、対応する２値信号がロー・レベルとなるため、演算増幅器ＯＰとの接続が遮断される。例えば、メモリブロック１は、メモリ単位Ｍ１３の読み出し動作終了からメモリ単位Ｍ１１の読み出し動作開始までの間遮断され、その間出力信号線Ｌ１１の電圧Ｖ１は、理想的には一定に保たれるが、実際には、図６（Ｂ２）に示すように、リーク電流によって次第に下降する。そのため、再びアナログスイッチＳ１１およびＳ１２がオンとなると、演算増幅器ＯＰの反転入力に接続されている出力信号線Ｌ１の電圧が下降し、例えば図６（Ｅ）に示すように、メモリブロック１の最初のメモリ単位Ｍ１１の読み出し動作に対して、演算増幅器ＯＰの出力信号ＯＵＴの電圧が上昇してしまう。また、当該電圧上昇によって、Ｙ／Ｃ分離回路６においてＶ１ｈ信号およびＶ２ｈ信号を加算して得られる輝度信号Ｙの電圧も上昇し、ＣＲＴ８に出力される映像に白い斜線が発生してしまう。
【００３２】
本実施形態のアナログメモリ回路では、アナログスイッチＳ１３、Ｓ２３、およびＳ３３を用いることによって、上記の出力信号線の電圧の下降を抑制している。以下、図１および図２を参照して、本実施形態におけるアナログメモリ回路の動作について、アナログスイッチＳ１３、Ｓ２３、およびＳ３３の動作を中心に説明する。なお、本実施形態において、アナログスイッチＳ１３、Ｓ２３、およびＳ３３は、いずれも制御入力がハイ・レベルの間オンとなり、ロー・レベルの間オフとなるものとする。
【００３３】
メモリブロック１のアナログスイッチＳ１３は、例えば図２（Ｂ２）に示すように、メモリブロック３のアナログスイッチＳ３１およびＳ３２がオンとなる（２値信号Ｒ３がハイ・レベルである）期間中の、いずれのメモリ単位も読み出し動作を行っていない（２値信号Ｒ０がロー・レベルである）非選択期間にオンとなる。なお、２値信号Ｒ０として、例えば、各メモリ単位のスイッチング素子Ｔ１およびＴ２をオンするための制御信号の論理和を用いることができる。また、アナログスイッチＳ１３がオンとなると、出力信号線Ｌ１１が出力信号線Ｌ１に接続され、例えば図２（Ｂ３）に示すように、下降した出力信号線Ｌ１１の電圧Ｖ１が上昇する。
【００３４】
メモリブロック２のアナログスイッチＳ２３は、例えば図２（Ｃ２）に示すように、メモリブロック１のアナログスイッチＳ１１およびＳ１２がオンとなる（２値信号Ｒ１がハイ・レベルである）期間中の非選択期間にオンとなる。また、アナログスイッチＳ２３がオンとなると、出力信号線Ｌ２１が出力信号線Ｌ１に接続され、例えば図２（Ｃ３）に示すように、下降した出力信号線Ｌ２１の電圧Ｖ２が上昇する。
【００３５】
メモリブロック３のアナログスイッチＳ３３は、例えば図２（Ｄ２）に示すように、メモリブロック２のアナログスイッチＳ２１およびＳ２２がオンとなる（２値信号Ｒ２がハイ・レベルである）期間中の非選択期間にオンとなる。また、アナログスイッチＳ３３がオンとなると、出力信号線Ｌ３１が出力信号線Ｌ１に接続され、例えば図２（Ｄ３）に示すように、下降した出力信号線Ｌ３１の電圧Ｖ３が上昇する。
【００３６】
このようにして、いずれのメモリ単位も読み出し動作を行っていない非選択期間に、現在演算増幅器ＯＰに接続されているメモリブロックの次に接続されるべきメモリブロックのアナログスイッチＳ１３、Ｓ２３、またはＳ３３をオンすることによって、例えば図２（Ｅ）に示すように、各メモリブロックの最初のメモリ単位の読み出し動作に対する演算増幅器ＯＰの出力信号ＯＵＴの電圧上昇を抑制することができる。なお、図２においては、電圧Ｖ１、Ｖ２、およびＶ３は、それぞれアナログスイッチＳ１３、Ｓ２３、およびＳ３３の１回目のオンによって下降前の電圧まで上昇しているが、実際には、非選択期間が短時間であるため、複数回のオンによって徐々に上昇する場合もある。また、リーク電流が大きい場合には、電圧Ｖ１、Ｖ２、およびＶ３が下降前の電圧まで回復しない場合もある。
【００３７】
前述したように、図１に一部を示した、複数のメモリブロックを有するアナログメモリ回路において、読み出し動作を行うメモリ単位を有するメモリブロックは、２本の出力信号線を演算増幅器ＯＰの反転入力および出力に接続し、それ以外のメモリブロックは、いずれのメモリ単位も読み出し動作を行っていない非選択期間に、一方の出力信号線を演算増幅器ＯＰの反転入力に接続することにより、当該一方の出力信号線の電圧の下降を抑制し、各メモリブロックの最初のメモリ単位の読み出し動作に対する演算増幅器ＯＰの出力信号ＯＵＴの電圧上昇を抑制することができる。
【００３８】
また、次に２本の出力信号線が演算増幅器ＯＰに接続されるべきメモリブロックのみ、非選択期間に一方の出力信号線を演算増幅器ＯＰの反転入力に接続することにより、非選択期間に接続される容量を最小限にし、下降した出力信号線の電圧を効率よく回復させるとともに、メモリ単位の読み出し動作に与え得る影響を抑制することができる。
【００３９】
また、図３に示した映像信号処理装置において、図１に一部を示したアナログメモリ回路を用いて複合映像信号を遅延し、Ｙ／Ｃ分離回路６に入力することによって、ＣＲＴ８に出力される映像に白い斜線が発生するのを防止することができる。
【００４０】
なお、上記実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得るととともに、本発明にはその等価物も含まれる。
【００４１】
上記実施形態では、図３に示したように、Ｙ／Ｃ分離回路６には、メモリ回路５のアナログメモリ回路５１および５２からそれぞれ出力されるＶ１ｈ信号およびＶ２ｈ信号が入力されているが、これに限定されるものではない。メモリ回路５がアナログメモリ回路５１のみを有し、Ｙ／Ｃ分離回路６には、ＩＦ変換回路４の出力信号と、１Ｈだけ遅延されたアナログメモリ回路５１の出力信号とを入力してもよい。また、Ｙ／Ｃ分離回路６にＩＦ変換回路の出力信号、Ｖ１ｈ信号、およびＶ２ｈ信号を入力し、当該３信号のうち相関の強い２信号を用いて輝度信号Ｙおよび色信号Ｃを生成してもよい。さらに、当該３信号を用いて３ラインＹ／Ｃ分離方式としてもよい。
【００４２】
上記実施形態では、メモリブロック１、２、および３は、それぞれ非選択期間にオンとなるアナログスイッチＳ１３、Ｓ２３、およびＳ３３を有する構成となっているが、これに限定されるものではない。例えば、アナログスイッチＳ１３を用いる代わりに、アナログスイッチＳ１１の制御入力にＡＮＤ回路Ａ１の出力信号および２値信号Ｒ１の論理和となる信号を入力する構成としてもよい。
【００４３】
上記実施形態では、現在演算増幅器ＯＰに接続されているメモリブロックの次に接続されるべきメモリブロックのみ、非選択期間にアナログスイッチＳ１３、Ｓ２３、またはＳ３３がオンとなる構成となっているが、これに限定されるものではない。例えば、アナログスイッチＳ１３、Ｓ２３、およびＳ３３制御入力にいずれも２値信号Ｒ０の反転信号を入力し、非選択期間にアナログスイッチＳ１３、Ｓ２３、およびＳ３３がいずれもオンとなる構成としてもよい。しかしながら、接続される出力信号線の本数が増加すると、寄生容量を含めて、接続される容量も増加し、下降した出力信号線の電圧を上昇させるのにより時間がかかるため、非選択期間にオンとなるアナログスイッチは、最小限に抑えることが望ましい。また、非選択期間に１個のアナログスイッチのみをオンする場合、再び出力信号線の電圧が下降するのを最小限にするため、上記実施形態のように、次に演算増幅器ＯＰに接続されるべきメモリブロックのアナログスイッチＳ１３、Ｓ２３、またはＳ３３をオンすることが望ましい。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施形態におけるアナログメモリ回路の構成の一部を示す回路ブロック図である。
【図２】本発明の一実施形態におけるアナログメモリ回路の動作を説明する図である。
【図３】本発明が適用される映像信号処理装置全体の概略構成を示すブロック図である。
【図４】Ｖ１ｈ信号およびＶ２ｈ信号における色信号Ｃの関係を示す模式図である。
【図５】一般的な複数のメモリブロックを有するアナログメモリ回路の構成例の一部を示す回路ブロック図である。
【図６】一般的な複数のメモリブロックを有するアナログメモリ回路の動作を説明する図である。
【符号の説明】
【００４５】
１ アンテナ
２ チューナ
３ フィルタ
４ ＩＦ（中間周波数）変換回路
５ メモリ回路
６ Ｙ／Ｃ分離回路
７ 信号処理回路
８ ＣＲＴ（陰極線管）
５１、５２ アナログメモリ回路
６１ 加算回路
６２ 減算回路
Ｃ１、Ｃ２、Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２、Ｃ３１、Ｃ３２ キャパシタ
ＯＰ 演算増幅器（オペアンプ）
ＩＮＶ インバータ（反転回路）
Ａ１ ＡＮＤ回路（論理積回路）
Ｓ１１、Ｓ１２、Ｓ１３ アナログスイッチ
Ｍ１１、Ｍ１２、Ｍ１３ メモリ単位
Ａ２ ＡＮＤ回路（論理積回路）
Ｓ２１、Ｓ２２、Ｓ２３ アナログスイッチ
Ｍ２１、Ｍ２２、Ｍ２３ メモリ単位
Ａ３ ＡＮＤ回路（論理積回路）
Ｓ３１、Ｓ３２、Ｓ３３ アナログスイッチ
Ｍ３１、Ｍ３２、Ｍ３３ メモリ単位
Ｔ１、Ｔ２ スイッチング素子
Ｑ キャパシタ
【技術分野】
【０００１】
本発明は、アナログメモリ回路および映像信号処理装置に関する。
【背景技術】
【０００２】
例えばアナログテレビジョン放送における映像信号（ビデオ信号）は、輝度信号Ｙおよび色信号Ｃが合成された複合映像信号（コンポジット映像信号）となっている。そのため、複合映像信号を処理する一般的な映像信号処理装置は、複合映像信号を遅延させるためのアナログメモリ回路と、当該遅延された複合映像信号を用いて輝度信号Ｙおよび色信号Ｃを分離するＹ／Ｃ分離回路とを含んでいる。
【０００３】
特許文献１の図３では、映像信号処理装置に用いられるアナログメモリ回路として、映像信号のような高周波成分を含む信号の処理に好適な構成例が開示されている。当該アナログメモリ回路は、各メモリ単位が、キャパシタと、書き込み時にキャパシタの両端を入力信号線に接続するスイッチング素子と、読み出し時にキャパシタの両端を出力信号線に接続するスイッチング素子とを含んで構成されている。また、入力信号線および出力信号線は、それぞれ入力側および出力側の演算増幅器（オペアンプ）に接続されている。
【０００４】
また、特許文献２の図１では、アナログメモリに含まれるメモリ単位（特許文献２においてはスイッチト・キャパシタ部）を複数のメモリブロックに分割し、選択されていないメモリブロックと出力側の演算増幅器との接続を遮断する構成例が開示されている。
【０００５】
このようにして、出力側の演算増幅器に同時に接続されるメモリ単位の数を減少させることによって、各メモリ単位に含まれるスイッチング素子の寄生容量の影響を抑制することができる。
【特許文献１】特開２００７−３６８７２号公報
【特許文献２】特開２００８−８５６５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ここで、上記特許文献２の図１と同様に、上記特許文献１の図３に示されているアナログメモリ回路に含まれるメモリ単位を複数のメモリブロックに分割すると、図５のような構成となる。なお、図５においては、特徴となる読み出し動作に必要な部分が抽出されており、書き込み動作に必要な、入力側の演算増幅器、入力信号線、および入力信号線に接続されるスイッチング素子などの構成は省略するものとする。また、図５においては、出力信号線Ｌ１、Ｌ２、Ｌ１１、Ｌ１２、Ｌ２１、Ｌ２２、Ｌ３１、およびＬ３２の電圧をそれぞれ保持するためのキャパシタＣ１、Ｃ２、Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２、Ｃ３１、およびＣ３２が追加されている。
【０００７】
しかしながら、図５に示したアナログメモリ回路では、例えばメモリブロック１の出力信号線Ｌ１１およびＬ１２がアナログスイッチＳ１１およびＳ１２によって同時に遮断されている間、出力信号線Ｌ１１の電圧Ｖ１はリーク電流によって次第に下降してしまう。そのため、再びアナログスイッチＳ１１およびＳ１２がオンとなると、出力信号線Ｌ１１の電圧Ｖ１と、出力側の演算増幅器ＯＰの反転入力に接続されている出力信号線Ｌ１の電圧との差によって、最初のメモリ単位Ｍ１１の読み出し時に演算増幅器ＯＰの出力信号ＯＵＴにノイズが発生する。そして、当該ノイズは、Ｙ／Ｃ分離回路などを介して伝達され、ＣＲＴ（Cathode Ray Tube：陰極線管）に出力される映像に白い斜線が発生する原因となる。また、リーク電流は温度の上昇に応じて大きくなるため、特に高温時に当該ノイズの影響が顕著になる。
【０００８】
そのため、リーク電流による各メモリブロックの出力信号線の電圧の下降を抑制する必要がある。
【課題を解決するための手段】
【０００９】
前述した課題を解決する主たる本発明は、順次選択される複数のメモリブロックと、非反転入力に所定の基準電圧が印加される演算増幅器と、を備え、前記メモリブロックは、アナログ信号を電荷量として記憶し、第１および第２の出力信号線間に並列に接続される複数のメモリ単位と、前記第１の出力信号線を前記演算増幅器の反転入力に接続する第１のスイッチ回路と、前記第２の出力信号線を前記演算増幅器の出力に接続する第２のスイッチ回路と、をそれぞれ有し、前記複数のメモリブロックのうち選択されているメモリブロックは、前記第１および第２のスイッチ回路がオンとなり、前記複数のメモリ単位のうち何れか１つを順次選択して記憶されているアナログ信号を出力し、前記複数のメモリブロックのうち選択されていないメモリブロックは、前記選択されているメモリブロックの前記複数のメモリ単位のうちいずれも選択されていない間、前記第１のスイッチ回路がオンとなることを特徴とするアナログメモリ回路である。
【００１０】
本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。
【発明の効果】
【００１１】
本発明によれば、リーク電流による各メモリブロックの出力信号線の電圧の下降を抑制し、特に高温時にアナログメモリ回路の出力信号に発生するノイズを抑えることができる。
【発明を実施するための最良の形態】
【００１２】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１３】
＝＝＝映像信号処理装置全体の概略構成および動作＝＝＝
以下、図３を参照して、本発明が適用される映像信号処理装置全体の概略構成について説明する。
【００１４】
図３に示されている映像信号処理装置は、アンテナ１、チューナ２、フィルタ３、ＩＦ（Intermediate Frequency：中間周波数）変換回路４、メモリ回路５、Ｙ／Ｃ分離回路６、信号処理回路７、およびＣＲＴ８が順次接続されており、例えばアナログテレビジョン放送の受信に用いられる。
【００１５】
メモリ回路５は、例えば、同様の構成となっているアナログメモリ回路５１および５２が直列に接続されている。ＩＦ変換回路４の出力信号は、アナログメモリ回路５１に入力され、アナログメモリ回路５１および５２の出力信号は、それぞれＶ１ｈ信号およびＶ２ｈ信号としてメモリ回路５から出力されている。
【００１６】
Ｙ／Ｃ分離回路６は、例えば加算回路６１および減算回路６２を含んで構成されている。Ｖ１ｈ信号およびＶ２ｈ信号は、ともに加算回路６１および減算回路６２に入力され、加算回路６１および減算回路６２の出力信号は、それぞれ輝度信号Ｙおよび色信号ＣとしてＹ／Ｃ分離回路６から出力されている。
【００１７】
次に、映像信号処理装置全体の動作について説明する。
アンテナ１によって受信されたアナログテレビジョン放送信号は、チューナ２、フィルタ３、およびＩＦ変換回路４において順次処理され、所望のチャンネルに対応する複合映像信号に変換されたうえで、メモリ回路５のアナログメモリ回路５１に入力される。
【００１８】
メモリ回路５のアナログメモリ回路５１および５２は、いずれも、入力される複合映像信号を、１水平走査線分順次記憶して入力順に出力することによって、１Ｈ（１水平走査期間）だけ遅延させる。したがって、アナログメモリ回路５２から出力されるＶ２ｈ信号は、アナログメモリ回路５１から出力されるＶ１ｈ信号に対して１Ｈだけ遅延されている。
【００１９】
メモリ回路５に入力される複合映像信号は、輝度信号Ｙに色信号Ｃが重畳されており、色信号Ｃは、図４に示すように、１Ｈごとに位相が１８０°ずれている。一般的に、隣り合う水平走査線の輝度信号Ｙおよび色信号Ｃは近似している場合が多いため、Ｙ／Ｃ分離回路６の加算回路６１は、Ｖ１ｈ信号と、Ｖ１ｈ信号に対して１Ｈだけ遅延されたＶ２ｈ信号とを加算することによって、色信号Ｃを除去し、輝度信号Ｙを出力する。また、減算回路６２は、Ｖ１ｈ信号とＶ２ｈ信号とを減算することによって、輝度信号Ｙを除去し、色信号Ｃを出力する。そして、輝度信号Ｙおよび色信号Ｃは、信号処理回路７において輪郭補正などの後処理をされたうえで、ＣＲＴ８に映像として表示される。
【００２０】
＝＝＝アナログメモリ回路の構成＝＝＝
前述したように、メモリ回路５のアナログメモリ回路５１および５２は、同様の構成となっており、以下、図１を参照して、本発明の一実施形態におけるアナログメモリ回路の構成について説明する。なお、図５と同様に、図１においても、読み出し動作に必要な部分が抽出されており、キャパシタＣ１、Ｃ２、Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２、Ｃ３１、およびＣ３２は、それぞれ出力信号線Ｌ１、Ｌ２、Ｌ１１、Ｌ１２、Ｌ２１、Ｌ２２、Ｌ３１、およびＬ３２の電圧を保持するものとする。
【００２１】
図１に示されているアナログメモリ回路は、それぞれ３個のメモリ単位を有するメモリブロック１ないし３、演算増幅器ＯＰ、およびインバータ（反転回路）ＩＮＶを含んで構成されている。なお、例えば、水平走査周波数１５．７３４ｋＨｚの複合映像信号を、色副搬送波周波数の４倍である１４．３１８ＭＨｚのドットクロック（サンプリングクロック）でサンプリングする場合、後述するように、複合映像信号を１水平走査線分記憶するアナログメモリ回路は、９１０個＋１個のメモリ単位を有する必要があるが、本実施形態においては、説明の便宜上、３×３個のメモリ単位で示すこととする。
【００２２】
メモリブロック１は、本実施形態では、例えばメモリ単位Ｍ１１ないしＭ１３、ＡＮＤ回路（論理積回路）Ａ１、および、トランスミッションゲートなどを用いたアナログスイッチＳ１１ないしＳ１３で構成されている。メモリ単位Ｍ１１ないしＭ１３は、それぞれ、キャパシタＱと、読み出し時にキャパシタＱの両端をそれぞれ出力信号線Ｌ１１およびＬ１２に接続するスイッチング素子Ｔ１およびＴ２とを含んで構成されている。なお、図５と同様に、図１においても、書き込み時にキャパシタＱの両端を入力信号線に接続するスイッチング素子は省略するものとする。また、ＡＮＤ回路Ａ１には、２値信号Ｒ０の反転信号および２値信号Ｒ３が入力され、ＡＮＤ回路Ａ１の出力信号は、アナログスイッチＳ１３の制御入力に入力されている。そして、アナログスイッチＳ１１およびＳ１３は、いずれも出力信号線Ｌ１およびＬ１１を接続し、アナログスイッチＳ１２は、出力信号線Ｌ２およびＬ１２を接続し、アナログスイッチＳ１１およびＳ１２の制御入力には、いずれも２値信号Ｒ１が入力されている。
【００２３】
メモリブロック２は、本実施形態では、例えばメモリ単位Ｍ２１ないしＭ２３、ＡＮＤ回路Ａ２、および、アナログスイッチＳ２１ないしＳ２３で構成されている。メモリ単位Ｍ２１ないしＭ２３は、メモリ単位Ｍ１１ないしＭ１３と同様の構成となっており、出力信号線Ｌ２１およびＬ２２間に並列に接続されている。また、ＡＮＤ回路Ａ２には、２値信号Ｒ０の反転信号および２値信号Ｒ１が入力され、ＡＮＤ回路Ａ２の出力信号は、アナログスイッチＳ２３の制御入力に入力されている。そして、アナログスイッチＳ２１およびＳ２３は、いずれも出力信号線Ｌ１およびＬ２１を接続し、アナログスイッチＳ２２は、出力信号線Ｌ２およびＬ２２を接続し、アナログスイッチＳ２１およびＳ２２の制御入力には、いずれも２値信号Ｒ２が入力されている。
【００２４】
メモリブロック３は、本実施形態では、例えばメモリ単位Ｍ３１ないしＭ３３、ＡＮＤ回路Ａ３、および、アナログスイッチＳ３１ないしＳ３３で構成されている。メモリ単位Ｍ３１ないしＭ３３は、メモリ単位Ｍ１１ないしＭ１３と同様の構成となっており、出力信号線Ｌ３１およびＬ３２間に並列に接続されている。また、ＡＮＤ回路Ａ３には、２値信号Ｒ０の反転信号および２値信号Ｒ２が入力され、ＡＮＤ回路Ａ３の出力信号は、アナログスイッチＳ３３の制御入力に入力されている。そして、アナログスイッチＳ３１およびＳ３３は、いずれも出力信号線Ｌ１およびＬ３１を接続し、アナログスイッチＳ３２は、出力信号線Ｌ２およびＬ３２を接続し、アナログスイッチＳ３１およびＳ３２の制御入力には、いずれも２値信号Ｒ３が入力されている。
【００２５】
演算増幅器ＯＰの反転入力は、出力信号線Ｌ１に接続され、非反転入力には、基準電圧Ｖｒｅｆが印加されている。また、演算増幅器ＯＰの出力は、出力信号線Ｌ２に接続されるとともに、当該アナログメモリ回路の出力となっている。
【００２６】
＝＝＝アナログメモリ回路の動作＝＝＝
まず、本実施形態のアナログメモリ回路が、入力される複合映像信号を１Ｈだけ遅延させて出力する基本的な動作について説明するため、アナログスイッチＳ１３、Ｓ２３、およびＳ３３の動作を省略して説明する。なお、この場合の動作は、図５に示した一般的な複数のメモリブロックを有するアナログメモリ回路の動作と同様であり、図６に、各メモリ単位の書き込み動作および読み出し動作のタイミングと、２値信号Ｒ１、Ｒ２、およびＲ３との関係を示す。また、本実施形態において、アナログスイッチＳ１１、Ｓ１２、Ｓ２１、Ｓ２２、Ｓ３１、およびＳ３２は、いずれも制御入力がハイ・レベルの間オンとなり、ロー・レベルの間オフとなるものとする。
【００２７】
本実施形態のアナログメモリ回路は、ドットクロックに同期して、例えば図６（Ａ）に示すように、Ｍ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３、Ｍ１１…の順に、書き込み動作および読み出し動作を行うメモリ単位をそれぞれ選択する。なお、複数のメモリ単位が同時に選択された状態とならないよう、各選択期間の間にいずれのメモリ単位も選択されていない非選択期間が挿入されている。
【００２８】
ここで、あるドットクロックのタイミングで、メモリ単位Ｍ１１が書き込み動作を行うメモリ単位として選択された場合、当該メモリ単位Ｍ１１は、入力信号線に接続されるスイッチング素子（不図示）がオンとなり、入力される複合映像信号の電圧に応じた電荷がキャパシタＱに蓄積される。また、同じタイミングで、次に書き込み動作を行うべきメモリ単位、すなわち、メモリ単位Ｍ１２が読み出し動作を行うメモリ単位として選択され、当該メモリ単位Ｍ１２は、出力信号線Ｌ１１およびＬ１２にそれぞれ接続されるスイッチング素子Ｔ１およびＴ２がオンとなる。そして、ハイ・レベルの２値信号Ｒ１によってアナログスイッチＳ１１およびＳ１２がオンとなっているため、演算増幅器ＯＰの反転入力および出力間にメモリ単位Ｍ１２のキャパシタＱが接続され、演算増幅器ＯＰの出力からキャパシタＱに蓄積されている電荷に応じた電圧が出力される。なお、２値信号Ｒ１、Ｒ２、およびＲ３は、それぞれメモリブロック１、２、および３に対応し、例えば図６（Ｂ１）、（Ｃ１）、および（Ｄ１）に示すように、対応するメモリブロックが有する各メモリ単位の読み出し動作期間を含む期間にハイ・レベルとなり、他のメモリブロックが有する各メモリ単位の読み出し動作期間を含む期間にロー・レベルとなる。
【００２９】
次のドットクロックのタイミングでは、メモリ単位Ｍ１２に対して書き込み動作が、メモリ単位Ｍ１３に対して読み出し動作が行われ、ハイ・レベルの２値信号Ｒ１によって演算増幅器ＯＰにメモリ単位Ｍ１３のキャパシタＱが接続される。さらに次のドットクロックのタイミングでは、メモリ単位Ｍ１３に対して書き込み動作が、メモリ単位Ｍ２１に対して読み出し動作が行われ、ハイ・レベルの２値信号Ｒ２によって演算増幅器ＯＰにメモリ単位Ｍ２１のキャパシタＱが接続される。以下同様に、選択されたメモリ単位に対して書き込み動作および読み出し動作が繰り返される。
【００３０】
このようにして、ドットクロックに同期して、１個のメモリ単位および当該メモリ単位の次のメモリ単位を、それぞれ書き込み動作および読み出し動作を行うメモリ単位として順次選択することによって、当該アナログメモリ回路の出力信号は、入力信号に対して遅延される。前述したように、水平走査周波数１５．７３４ｋＨｚの複合映像信号に対して１４．３１８ＭＨｚのドットクロックを用いて、９１０個＋１個のメモリ単位で順次書き込み動作および読み出し動作を行う場合、各メモリ単位の読み出し動作は、書き込み動作の９１０クロック後、すなわち、１Ｈ後に行われ、入力された複合映像信号は１Ｈだけ遅延されて出力される。
【００３１】
図５に示したようなアナログスイッチＳ１３、Ｓ２３、およびＳ３３を有しないアナログメモリ回路では、各メモリブロックは、他のメモリブロックのメモリ単位が読み出し動作を行っている間、対応する２値信号がロー・レベルとなるため、演算増幅器ＯＰとの接続が遮断される。例えば、メモリブロック１は、メモリ単位Ｍ１３の読み出し動作終了からメモリ単位Ｍ１１の読み出し動作開始までの間遮断され、その間出力信号線Ｌ１１の電圧Ｖ１は、理想的には一定に保たれるが、実際には、図６（Ｂ２）に示すように、リーク電流によって次第に下降する。そのため、再びアナログスイッチＳ１１およびＳ１２がオンとなると、演算増幅器ＯＰの反転入力に接続されている出力信号線Ｌ１の電圧が下降し、例えば図６（Ｅ）に示すように、メモリブロック１の最初のメモリ単位Ｍ１１の読み出し動作に対して、演算増幅器ＯＰの出力信号ＯＵＴの電圧が上昇してしまう。また、当該電圧上昇によって、Ｙ／Ｃ分離回路６においてＶ１ｈ信号およびＶ２ｈ信号を加算して得られる輝度信号Ｙの電圧も上昇し、ＣＲＴ８に出力される映像に白い斜線が発生してしまう。
【００３２】
本実施形態のアナログメモリ回路では、アナログスイッチＳ１３、Ｓ２３、およびＳ３３を用いることによって、上記の出力信号線の電圧の下降を抑制している。以下、図１および図２を参照して、本実施形態におけるアナログメモリ回路の動作について、アナログスイッチＳ１３、Ｓ２３、およびＳ３３の動作を中心に説明する。なお、本実施形態において、アナログスイッチＳ１３、Ｓ２３、およびＳ３３は、いずれも制御入力がハイ・レベルの間オンとなり、ロー・レベルの間オフとなるものとする。
【００３３】
メモリブロック１のアナログスイッチＳ１３は、例えば図２（Ｂ２）に示すように、メモリブロック３のアナログスイッチＳ３１およびＳ３２がオンとなる（２値信号Ｒ３がハイ・レベルである）期間中の、いずれのメモリ単位も読み出し動作を行っていない（２値信号Ｒ０がロー・レベルである）非選択期間にオンとなる。なお、２値信号Ｒ０として、例えば、各メモリ単位のスイッチング素子Ｔ１およびＴ２をオンするための制御信号の論理和を用いることができる。また、アナログスイッチＳ１３がオンとなると、出力信号線Ｌ１１が出力信号線Ｌ１に接続され、例えば図２（Ｂ３）に示すように、下降した出力信号線Ｌ１１の電圧Ｖ１が上昇する。
【００３４】
メモリブロック２のアナログスイッチＳ２３は、例えば図２（Ｃ２）に示すように、メモリブロック１のアナログスイッチＳ１１およびＳ１２がオンとなる（２値信号Ｒ１がハイ・レベルである）期間中の非選択期間にオンとなる。また、アナログスイッチＳ２３がオンとなると、出力信号線Ｌ２１が出力信号線Ｌ１に接続され、例えば図２（Ｃ３）に示すように、下降した出力信号線Ｌ２１の電圧Ｖ２が上昇する。
【００３５】
メモリブロック３のアナログスイッチＳ３３は、例えば図２（Ｄ２）に示すように、メモリブロック２のアナログスイッチＳ２１およびＳ２２がオンとなる（２値信号Ｒ２がハイ・レベルである）期間中の非選択期間にオンとなる。また、アナログスイッチＳ３３がオンとなると、出力信号線Ｌ３１が出力信号線Ｌ１に接続され、例えば図２（Ｄ３）に示すように、下降した出力信号線Ｌ３１の電圧Ｖ３が上昇する。
【００３６】
このようにして、いずれのメモリ単位も読み出し動作を行っていない非選択期間に、現在演算増幅器ＯＰに接続されているメモリブロックの次に接続されるべきメモリブロックのアナログスイッチＳ１３、Ｓ２３、またはＳ３３をオンすることによって、例えば図２（Ｅ）に示すように、各メモリブロックの最初のメモリ単位の読み出し動作に対する演算増幅器ＯＰの出力信号ＯＵＴの電圧上昇を抑制することができる。なお、図２においては、電圧Ｖ１、Ｖ２、およびＶ３は、それぞれアナログスイッチＳ１３、Ｓ２３、およびＳ３３の１回目のオンによって下降前の電圧まで上昇しているが、実際には、非選択期間が短時間であるため、複数回のオンによって徐々に上昇する場合もある。また、リーク電流が大きい場合には、電圧Ｖ１、Ｖ２、およびＶ３が下降前の電圧まで回復しない場合もある。
【００３７】
前述したように、図１に一部を示した、複数のメモリブロックを有するアナログメモリ回路において、読み出し動作を行うメモリ単位を有するメモリブロックは、２本の出力信号線を演算増幅器ＯＰの反転入力および出力に接続し、それ以外のメモリブロックは、いずれのメモリ単位も読み出し動作を行っていない非選択期間に、一方の出力信号線を演算増幅器ＯＰの反転入力に接続することにより、当該一方の出力信号線の電圧の下降を抑制し、各メモリブロックの最初のメモリ単位の読み出し動作に対する演算増幅器ＯＰの出力信号ＯＵＴの電圧上昇を抑制することができる。
【００３８】
また、次に２本の出力信号線が演算増幅器ＯＰに接続されるべきメモリブロックのみ、非選択期間に一方の出力信号線を演算増幅器ＯＰの反転入力に接続することにより、非選択期間に接続される容量を最小限にし、下降した出力信号線の電圧を効率よく回復させるとともに、メモリ単位の読み出し動作に与え得る影響を抑制することができる。
【００３９】
また、図３に示した映像信号処理装置において、図１に一部を示したアナログメモリ回路を用いて複合映像信号を遅延し、Ｙ／Ｃ分離回路６に入力することによって、ＣＲＴ８に出力される映像に白い斜線が発生するのを防止することができる。
【００４０】
なお、上記実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得るととともに、本発明にはその等価物も含まれる。
【００４１】
上記実施形態では、図３に示したように、Ｙ／Ｃ分離回路６には、メモリ回路５のアナログメモリ回路５１および５２からそれぞれ出力されるＶ１ｈ信号およびＶ２ｈ信号が入力されているが、これに限定されるものではない。メモリ回路５がアナログメモリ回路５１のみを有し、Ｙ／Ｃ分離回路６には、ＩＦ変換回路４の出力信号と、１Ｈだけ遅延されたアナログメモリ回路５１の出力信号とを入力してもよい。また、Ｙ／Ｃ分離回路６にＩＦ変換回路の出力信号、Ｖ１ｈ信号、およびＶ２ｈ信号を入力し、当該３信号のうち相関の強い２信号を用いて輝度信号Ｙおよび色信号Ｃを生成してもよい。さらに、当該３信号を用いて３ラインＹ／Ｃ分離方式としてもよい。
【００４２】
上記実施形態では、メモリブロック１、２、および３は、それぞれ非選択期間にオンとなるアナログスイッチＳ１３、Ｓ２３、およびＳ３３を有する構成となっているが、これに限定されるものではない。例えば、アナログスイッチＳ１３を用いる代わりに、アナログスイッチＳ１１の制御入力にＡＮＤ回路Ａ１の出力信号および２値信号Ｒ１の論理和となる信号を入力する構成としてもよい。
【００４３】
上記実施形態では、現在演算増幅器ＯＰに接続されているメモリブロックの次に接続されるべきメモリブロックのみ、非選択期間にアナログスイッチＳ１３、Ｓ２３、またはＳ３３がオンとなる構成となっているが、これに限定されるものではない。例えば、アナログスイッチＳ１３、Ｓ２３、およびＳ３３制御入力にいずれも２値信号Ｒ０の反転信号を入力し、非選択期間にアナログスイッチＳ１３、Ｓ２３、およびＳ３３がいずれもオンとなる構成としてもよい。しかしながら、接続される出力信号線の本数が増加すると、寄生容量を含めて、接続される容量も増加し、下降した出力信号線の電圧を上昇させるのにより時間がかかるため、非選択期間にオンとなるアナログスイッチは、最小限に抑えることが望ましい。また、非選択期間に１個のアナログスイッチのみをオンする場合、再び出力信号線の電圧が下降するのを最小限にするため、上記実施形態のように、次に演算増幅器ＯＰに接続されるべきメモリブロックのアナログスイッチＳ１３、Ｓ２３、またはＳ３３をオンすることが望ましい。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施形態におけるアナログメモリ回路の構成の一部を示す回路ブロック図である。
【図２】本発明の一実施形態におけるアナログメモリ回路の動作を説明する図である。
【図３】本発明が適用される映像信号処理装置全体の概略構成を示すブロック図である。
【図４】Ｖ１ｈ信号およびＶ２ｈ信号における色信号Ｃの関係を示す模式図である。
【図５】一般的な複数のメモリブロックを有するアナログメモリ回路の構成例の一部を示す回路ブロック図である。
【図６】一般的な複数のメモリブロックを有するアナログメモリ回路の動作を説明する図である。
【符号の説明】
【００４５】
１ アンテナ
２ チューナ
３ フィルタ
４ ＩＦ（中間周波数）変換回路
５ メモリ回路
６ Ｙ／Ｃ分離回路
７ 信号処理回路
８ ＣＲＴ（陰極線管）
５１、５２ アナログメモリ回路
６１ 加算回路
６２ 減算回路
Ｃ１、Ｃ２、Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２、Ｃ３１、Ｃ３２ キャパシタ
ＯＰ 演算増幅器（オペアンプ）
ＩＮＶ インバータ（反転回路）
Ａ１ ＡＮＤ回路（論理積回路）
Ｓ１１、Ｓ１２、Ｓ１３ アナログスイッチ
Ｍ１１、Ｍ１２、Ｍ１３ メモリ単位
Ａ２ ＡＮＤ回路（論理積回路）
Ｓ２１、Ｓ２２、Ｓ２３ アナログスイッチ
Ｍ２１、Ｍ２２、Ｍ２３ メモリ単位
Ａ３ ＡＮＤ回路（論理積回路）
Ｓ３１、Ｓ３２、Ｓ３３ アナログスイッチ
Ｍ３１、Ｍ３２、Ｍ３３ メモリ単位
Ｔ１、Ｔ２ スイッチング素子
Ｑ キャパシタ
【特許請求の範囲】
【請求項１】
順次選択される複数のメモリブロックと、
非反転入力に所定の基準電圧が印加される演算増幅器と、
を備え、
前記メモリブロックは、
アナログ信号を電荷量として記憶し、第１および第２の出力信号線間に並列に接続される複数のメモリ単位と、
前記第１の出力信号線を前記演算増幅器の反転入力に接続する第１のスイッチ回路と、
前記第２の出力信号線を前記演算増幅器の出力に接続する第２のスイッチ回路と、
をそれぞれ有し、
前記複数のメモリブロックのうち選択されているメモリブロックは、前記第１および第２のスイッチ回路がオンとなり、前記複数のメモリ単位のうち何れか１つを順次選択して記憶されているアナログ信号を出力し、
前記複数のメモリブロックのうち選択されていないメモリブロックは、前記選択されているメモリブロックの前記複数のメモリ単位のうちいずれも選択されていない間、前記第１のスイッチ回路がオンとなることを特徴とするアナログメモリ回路。
【請求項２】
前記選択されていないメモリブロックのうち、前記選択されているメモリブロックの次に選択されるべきメモリブロックが有する前記第１のスイッチ回路のみがオンとなることを特徴とする請求項１に記載のアナログメモリ回路。
【請求項３】
請求項１または請求項２に記載のアナログメモリ回路を含み、第１の映像信号を遅延して第２の映像信号を出力するメモリ回路と、
前記第１および第２の映像信号から輝度信号および色信号を分離して出力する分離回路と、
前記輝度信号および色信号を処理する信号処理回路と、
を有することを特徴とする映像信号処理装置。
【請求項１】
順次選択される複数のメモリブロックと、
非反転入力に所定の基準電圧が印加される演算増幅器と、
を備え、
前記メモリブロックは、
アナログ信号を電荷量として記憶し、第１および第２の出力信号線間に並列に接続される複数のメモリ単位と、
前記第１の出力信号線を前記演算増幅器の反転入力に接続する第１のスイッチ回路と、
前記第２の出力信号線を前記演算増幅器の出力に接続する第２のスイッチ回路と、
をそれぞれ有し、
前記複数のメモリブロックのうち選択されているメモリブロックは、前記第１および第２のスイッチ回路がオンとなり、前記複数のメモリ単位のうち何れか１つを順次選択して記憶されているアナログ信号を出力し、
前記複数のメモリブロックのうち選択されていないメモリブロックは、前記選択されているメモリブロックの前記複数のメモリ単位のうちいずれも選択されていない間、前記第１のスイッチ回路がオンとなることを特徴とするアナログメモリ回路。
【請求項２】
前記選択されていないメモリブロックのうち、前記選択されているメモリブロックの次に選択されるべきメモリブロックが有する前記第１のスイッチ回路のみがオンとなることを特徴とする請求項１に記載のアナログメモリ回路。
【請求項３】
請求項１または請求項２に記載のアナログメモリ回路を含み、第１の映像信号を遅延して第２の映像信号を出力するメモリ回路と、
前記第１および第２の映像信号から輝度信号および色信号を分離して出力する分離回路と、
前記輝度信号および色信号を処理する信号処理回路と、
を有することを特徴とする映像信号処理装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−４１４２０（Ｐ２０１０−４１４２０Ａ）
【公開日】平成２２年２月１８日（２０１０．２．１８）
【国際特許分類】
【出願番号】特願２００８−２０２２２３（Ｐ２００８−２０２２２３）
【出願日】平成２０年８月５日（２００８．８．５）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
【公開日】平成２２年２月１８日（２０１０．２．１８）
【国際特許分類】
【出願日】平成２０年８月５日（２００８．８．５）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
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