グレイコードカウンタおよび表示装置
【課題】遅延フリップフロップの個数を少なくして、消費電流を低減したグレイコードカウンタを提供する。
【解決手段】グレイコードカウンタは、グレイコードの各ビットＱ３，Ｑ２，Ｑ１，Ｑ０を保持する４つのＤＦＦ１１，１２，１３，１４、参照ビットＱｂを作成するための参照ビット作成回路３０、（Ｑｂ，Ｑ０，Ｑ１）をデコードするデコード回路を備えている。４つのＤＦＦ１１，１２，１３，１４はリセット信号ＲＥＳＥＴでリセットされ、基準クロックＣＬＫに同期してデータを保持し、かつ遅延する。つまり、ＤＦＦ１１，１２，１３，１４は、基準クロックＣＬＫの立ち上がりに同期して、データ入力端子Ｄからあるデータを取り込んで保持し、次の基準クロックＣＬＫの立ち上がりに同期してそのデータをデータ出力端子Ｑから出力する。
【解決手段】グレイコードカウンタは、グレイコードの各ビットＱ３，Ｑ２，Ｑ１，Ｑ０を保持する４つのＤＦＦ１１，１２，１３，１４、参照ビットＱｂを作成するための参照ビット作成回路３０、（Ｑｂ，Ｑ０，Ｑ１）をデコードするデコード回路を備えている。４つのＤＦＦ１１，１２，１３，１４はリセット信号ＲＥＳＥＴでリセットされ、基準クロックＣＬＫに同期してデータを保持し、かつ遅延する。つまり、ＤＦＦ１１，１２，１３，１４は、基準クロックＣＬＫの立ち上がりに同期して、データ入力端子Ｄからあるデータを取り込んで保持し、次の基準クロックＣＬＫの立ち上がりに同期してそのデータをデータ出力端子Ｑから出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックをカウントし、そのカウント値に応じたグレイコードを生成するグレイコードカウンタに関する。
【背景技術】
【０００２】
従来より、クロックをカウントし、そのカウント値に応じてグレイコードを出力するグレイコードカウンタが知られている。グレイコードは、１つのビットの値のみが「０」から「１」に、又は「１」から「０」に変化するコードである。グレイコードカウンタは、カウントの動作速度が速く、しかも、カウントエラーを低減することができる。
【０００３】
図５は、４ビットのグレイコードカウンタのアルゴリズムを示す図である。Ｑ［３］，Ｑ［２］，Ｑ［１］，Ｑ［０］はグレイコードであり、Ｑ［００］は、グレイコード作成用のために追加されたビットである。グレイコードは１クロック毎に１つのビットのみが変化する。Ｑ［１］が「０」から「１」、又は「１」から「０」に変化する場合、１クロック前の状態（即ち、Ｑ［１］が変化する直前の状態）において、Ｑ［００］＝０、Ｑ［０］＝１である。また、Ｑ［２］が「０」から「１」、又は「１」から「０」に変化する場合、１クロック前の状態において、Ｑ［００］＝０、Ｑ［０］＝０、Ｑ［１］＝１である。また、Ｑ［３］が「０」から「１」、又は「１」から「０」に変化する場合、１クロック前の状態において、Ｑ［００］＝０、Ｑ［０］＝０、Ｑ［１］＝０である。従って、Ｑ［１］，Ｑ［０］，Ｑ［００］をデコードすることにより、グレイコードの生成が可能である。
【０００４】
図６は、図５のアルゴリズムに基づいて作成されたグレイコードカウンタの回路図である。Ｑ［００］を作成するために、順序回路である遅延フリップフロップ（以下、ＤＦＦという）１０１が設けられる。ＤＦＦ１０１は基準クロックＣＬＫに同期して動作し、その出力はインバータ１０２を介して入力に帰還されている。従って、ＤＦＦ１０１の出力であるＱ［００］は基準クロックＣＬＫを１／２分周したクロックになる。
【０００５】
また、Ｑ［０］を作成するためには、排他的論理和回路１１２により、Ｑ［０］とＱ［００］との排他的論理和をとり、その出力をＤＦＦ１１１で保持する。また、Ｑ［１］を作成するためには、ＡＮＤ回路１２３でＱ［００］の反転値とＱ［０］の論理積をとり、排他的論理和回路１２２により、ＡＮＤ回路１２３の出力とＱ［１］の排他的論理和をとり、その出力をＤＦＦ１２１で保持する。また、Ｑ［２］を作成するためには、ＡＮＤ回路１３３でＱ［００］の反転値とＱ［０］の反転値とＱ［１］の論理積をとり、排他的論理和回路１３２により、ＡＮＤ回路１３３の出力とＱ［２］の排他的論理和をとり、その出力をＤＦＦ１３１で保持する。また、Ｑ［３］を作成するためには、ＡＮＤ回路１４３でＱ［００］の反転値とＱ［０］の反転値とＱ［１］の反転値の論理積をとり、排他的論理和回路１４２により、ＡＮＤ回路１４３の出力とＱ［３］の排他的論理和をとり、その出力をＤＦＦ１４１で保持する。
【０００６】
上述した回路によれば、単純で高速なグレイコードカウンタを構成することができる。なお、この種のグレイコードカウンタについては、特許文献１に記載されている。
【特許文献１】特開２００２−１１１４８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述のグレイコードカウンタにおいては、Ｑ［００］に対応して余分なＤＦＦ１０１を設ける必要があり、そのＤＦＦ１０１の動作周波数が高いために、消費電流が大きくなるという問題があった。
【課題を解決するための手段】
【０００８】
本発明は上述した課題に鑑みてなされたものであり、クロックをカウントし、そのカウント値に応じたグレイコードを生成するグレイコードカウンタであって、グレイコードの第１ビット（最下位ビット）の１クロック前の値である参照ビットを作成する参照ビット作成回路と、参照ビット及びグレイコードをデコードして、１クロック後のグレイコードを作成するデコーダ回路と、グレイコードの各ビットに対応して設けられ、参照ビット作成回路及びデコーダ回路の出力をクロックに同期して保持し、かつ遅延する複数の順序回路と、を備えることを特徴とする。
【発明の効果】
【０００９】
本発明のグレイコードカウンタによれば、余分な順序回路を設ける必要がなくなり、消費電流を低減することができる。
【発明を実施するための最良の形態】
【００１０】
次に、本発明の実施の形態によるグレイコードカウンタについて図面を参照しながら説明する。図１は、４ビットのグレイコードカウンタのアルゴリズムを示す図である。Ｑ３，Ｑ２，Ｑ１，Ｑ０はグレイコードであり、Ｑ１に対して、１クロック前の値である参照ビットＱｂが設けられている。Ｑ０は第１ビット（最下位ビット）、Ｑ１は第２ビット，Ｑ２は第３ビット、Ｑ３は第４ビットに対応している。
【００１１】
Ｑ１が「０」から「１」、又は「１」から「０」に変化する場合、１クロック前の状態（即ち、Ｑ１が変化する直前の状態）において、Ｑｂ＝１、Ｑ０＝１である。また、Ｑ２が「０」から「１」、又は「１」から「０」に変化する場合、１クロック前の状態において、Ｑｂ＝０、Ｑ０＝０、Ｑ１＝１である。また、Ｑ３が「０」から「１」、又は「１」から「０」に変化する場合、１クロック前の状態において、Ｑｂ＝０、Ｑ０＝０、Ｑ１＝０である。従って、（Ｑｂ，Ｑ０，Ｑ１）をデコードすることにより、グレイコードの生成が可能である。
【００１２】
ここで、参照ビットＱｂを作成するには、グレイコードからバイナリコードへの変換を行う。グレイコードとバイナリコードとの対比を図２に示す。これから、バイナリコードの第２ビットＡ１の反転値が参照ビットＱｂに相当していることがわかる。参照ビットＱｂを論理演算で作成するには、グレイコードの第３ビットＱ２と第４ビットＱ３との排他的論理和をとり、更にその排他的論理和の出力と第２ビットＱ１との排他的論理和をとり、更に排他的論理和の出力を反転すればよい。
【００１３】
図３は、図１のアルゴリズムに基づいて作成されたグレイコードカウンタの回路図である。このグレイコードカウンタは、グレイコードの各ビットＱ３，Ｑ２，Ｑ１，Ｑ０を保持する４つのＤＦＦ１１，１２，１３，１４、参照ビットＱｂを作成するための参照ビット作成回路３０、（Ｑｂ，Ｑ０，Ｑ１）をデコードするデコード回路を備えている。４つのＤＦＦ１１，１２，１３，１４はリセット端子Ｒに印加されるリセット信号ＲＥＳＥＴでリセットされ、クロック入力端子Ｃに印加される基準クロックＣＬＫに同期してデータを保持し、かつ遅延する。つまり、ＤＦＦ１１，１２，１３，１４は、基準クロックＣＬＫの立ち上がりに同期して、データ入力端子Ｄからあるデータを取り込んで保持し、次の基準クロックＣＬＫの立ち上がりに同期してそのデータをデータ出力端子Ｑから出力する。
【００１４】
参照ビット作成回路３０は、前述のアルゴリズムに従って、Ｑ２とＱ３の排他的論理和をとる第１の排他的論理和回路３２とこの第１の排他的論理和回路３２の出力とＱ１の排他的論理和をとる第２の排他的論理和回路３１とからなる変換回路と、第２の排他的論理和回路３１の出力を反転するインバータ３３から構成されている。また、デコーダ回路は、３つのＡＮＤ回路４２，４３，４４と３つのセレクタ回路２２，２３，２４から構成されている。
【００１５】
Ｑ０を作成するためには、参照ビット作成回路３０で作成されたＱｂをＤＦＦ１１で保持する。Ｑ１を作成するためには、ＡＮＤ回路４２でＱｂとＱ０の論理積をとり、その出力を選択信号としてセレクタ２２に入力する。セレクタ２２は選択信号が「１」のときはＱ１の反転値ＱＣ１を選択し、選択信号が「０」のときはＱ１を選択して、それをＤＦＦ１２に入力して保持する。また、Ｑ２を作成するためには、ＡＮＤ回路４３でＱｂの反転値とＱ０の反転値Ｑ０とＱ１の論理積をとり、その出力を選択信号としてセレクタ２３に入力する。セレクタ２３は選択信号が「１」のときはＱ２の反転値ＱＣ２を選択し、選択信号が「０」のときはＱ２を選択して、それをＤＦＦ１３に入力して保持する。また、Ｑ３を作成するためには、ＡＮＤ回路４４でＱｂの反転値とＱ０の反転値Ｑ０とＱ１の反転値の論理積をとり、その出力を選択信号としてセレクタ２４に入力する。セレクタ２４は選択信号が「１」のときはＱ３の反転値ＱＣ３を選択し、選択信号が「０」のときはＱ３を選択して、それをＤＦＦ１４に入力して保持する。
【００１６】
このように、本発明のグレイコードカウンタによれば、グレイコードのビット数と同じ個数の遅延フリップフロップを設ければよく、従来例に比して遅延フリップフロップの個数を１つ減らして、消費電流を低減することができる。
【００１７】
従って、例えば、本発明のグレイコードカウンタを、携帯電話機やデジタルスチルカメラなどの携帯機器の液晶表示装置のタイミングコントローラに用いれば、電池の消費を抑えて、使用可能時間の延長に貢献することができる。図４は、本発明のグレイコードカウンタを液晶表示装置のタイミングコントローラに適用した例を示した概略構成図である。
【００１８】
図４に示すように、液晶表示装置１のタイミングコントローラ２は、本発明のグレイコードカウンタ３と、このグレイコードカウンタ３の出力を基に垂直駆動スタート信号ＳＴＶや水平駆動スタート信号ＳＴＨを生成して垂直ドライバ１Ｖや水平ドライバ１Ｈに供給するデコーダ４を備えている。このようなグレイコードカウンタ３は、液晶表示装置１の表示パネル１Ｐ上において、低温ポリシリコン技術を用いて表示パネル１Ｐを構成するガラス基板上に回路集積を行うシステム・オン・グラス（ＳＯＧ）技術により、表示パネル１Ｐの画素電極が形成されたガラス基板と同じガラス基板上に形成されてもよい。これにより、半導体部品点数の削減、組立の簡便化ができ、外部回路基板も縮小でき、全体として小型・軽量化を実現することができる。
【００１９】
なお、上記回路において、ＡＮＤ回路４２，４３，４４の出力が「１」のときに、対応するＤＦＦ１２，１３，１４の出力を反転させる必要がある。そのために、従来例のように排他的論理和回路を用いることもできるが、本発明のようにセレクタ２２，２３，２４を用いることで素子数を少なくすることができる。
【００２０】
また、上記実施の形態では、４ビットのグレイコードカウンタの例を説明したが、本発明は、３ビット以上のグレイコードカウンタであれば、同様に適用することができる。例えば、３ビットのグレイコードカウンタの場合は、変換回路として、グレイコードの第２ビット（ｎ−１ビット）と第３ビット（ｎビット）の排他的論理和を作成する第１の排他的論理和回路と、この第１の排他的論理和回路の出力を反転する反転回路（即ちインバータ）を備えることができる。また、５ビットのグレイコードカウンタの場合は、変換回路として、グレイコードの第４ビット（ｎ−１ビット）と第５ビット（ｎビット）の排他的論理和を作成する第１の排他的論理和回路と、この第１の排他的論理和回路の出力とグレイコードの第３ビット（ｎ−２ビット）の排他的論理和を作成する第２の排他的論理和回路と、この第２の排他的論理和回路の出力とグレイコードの第２ビット（ｎ−３ビット）の排他的論理和を作成する第３の排他的論理和回路と、この第３の排他的論理和回路の出力を反転する反転回路（即ちインバータ）を備えることができる。
【００２１】
また、上記実施の形態では、順序回路として、遅延フリップフロップを使用した例を説明したが、ラッチなどを用いて、遅延フリップフロップと同様の機能を有した順序回路を構成してもよい。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態によるグレイコードカウンタのアルゴリズムを示す図である。
【図２】グレイコードとバイナリコードとの対比を示す図である。
【図３】本発明の実施の形態によるグレイコードカウンタを示す回路図である。
【図４】本発明の実施形態によるグレイコードカウンタを液晶表示装置のタイミングコントローラに適用した例を示した概略構成図である。
【図５】従来例によるグレイコードカウンタのアルゴリズムを示す図である。
【図６】従来例によるグレイコードカウンタを示す回路図である。
【符号の説明】
【００２３】
１１，１２，１３，１４ ＤＦＦ
２２，２３，２４ セレクタ回路
３０ 参照ビット作成回路
３１，３２ 排他的論理和回路
３３ インバータ
４２，４３，４４ ＡＮＤ回路
【技術分野】
【０００１】
本発明は、クロックをカウントし、そのカウント値に応じたグレイコードを生成するグレイコードカウンタに関する。
【背景技術】
【０００２】
従来より、クロックをカウントし、そのカウント値に応じてグレイコードを出力するグレイコードカウンタが知られている。グレイコードは、１つのビットの値のみが「０」から「１」に、又は「１」から「０」に変化するコードである。グレイコードカウンタは、カウントの動作速度が速く、しかも、カウントエラーを低減することができる。
【０００３】
図５は、４ビットのグレイコードカウンタのアルゴリズムを示す図である。Ｑ［３］，Ｑ［２］，Ｑ［１］，Ｑ［０］はグレイコードであり、Ｑ［００］は、グレイコード作成用のために追加されたビットである。グレイコードは１クロック毎に１つのビットのみが変化する。Ｑ［１］が「０」から「１」、又は「１」から「０」に変化する場合、１クロック前の状態（即ち、Ｑ［１］が変化する直前の状態）において、Ｑ［００］＝０、Ｑ［０］＝１である。また、Ｑ［２］が「０」から「１」、又は「１」から「０」に変化する場合、１クロック前の状態において、Ｑ［００］＝０、Ｑ［０］＝０、Ｑ［１］＝１である。また、Ｑ［３］が「０」から「１」、又は「１」から「０」に変化する場合、１クロック前の状態において、Ｑ［００］＝０、Ｑ［０］＝０、Ｑ［１］＝０である。従って、Ｑ［１］，Ｑ［０］，Ｑ［００］をデコードすることにより、グレイコードの生成が可能である。
【０００４】
図６は、図５のアルゴリズムに基づいて作成されたグレイコードカウンタの回路図である。Ｑ［００］を作成するために、順序回路である遅延フリップフロップ（以下、ＤＦＦという）１０１が設けられる。ＤＦＦ１０１は基準クロックＣＬＫに同期して動作し、その出力はインバータ１０２を介して入力に帰還されている。従って、ＤＦＦ１０１の出力であるＱ［００］は基準クロックＣＬＫを１／２分周したクロックになる。
【０００５】
また、Ｑ［０］を作成するためには、排他的論理和回路１１２により、Ｑ［０］とＱ［００］との排他的論理和をとり、その出力をＤＦＦ１１１で保持する。また、Ｑ［１］を作成するためには、ＡＮＤ回路１２３でＱ［００］の反転値とＱ［０］の論理積をとり、排他的論理和回路１２２により、ＡＮＤ回路１２３の出力とＱ［１］の排他的論理和をとり、その出力をＤＦＦ１２１で保持する。また、Ｑ［２］を作成するためには、ＡＮＤ回路１３３でＱ［００］の反転値とＱ［０］の反転値とＱ［１］の論理積をとり、排他的論理和回路１３２により、ＡＮＤ回路１３３の出力とＱ［２］の排他的論理和をとり、その出力をＤＦＦ１３１で保持する。また、Ｑ［３］を作成するためには、ＡＮＤ回路１４３でＱ［００］の反転値とＱ［０］の反転値とＱ［１］の反転値の論理積をとり、排他的論理和回路１４２により、ＡＮＤ回路１４３の出力とＱ［３］の排他的論理和をとり、その出力をＤＦＦ１４１で保持する。
【０００６】
上述した回路によれば、単純で高速なグレイコードカウンタを構成することができる。なお、この種のグレイコードカウンタについては、特許文献１に記載されている。
【特許文献１】特開２００２−１１１４８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述のグレイコードカウンタにおいては、Ｑ［００］に対応して余分なＤＦＦ１０１を設ける必要があり、そのＤＦＦ１０１の動作周波数が高いために、消費電流が大きくなるという問題があった。
【課題を解決するための手段】
【０００８】
本発明は上述した課題に鑑みてなされたものであり、クロックをカウントし、そのカウント値に応じたグレイコードを生成するグレイコードカウンタであって、グレイコードの第１ビット（最下位ビット）の１クロック前の値である参照ビットを作成する参照ビット作成回路と、参照ビット及びグレイコードをデコードして、１クロック後のグレイコードを作成するデコーダ回路と、グレイコードの各ビットに対応して設けられ、参照ビット作成回路及びデコーダ回路の出力をクロックに同期して保持し、かつ遅延する複数の順序回路と、を備えることを特徴とする。
【発明の効果】
【０００９】
本発明のグレイコードカウンタによれば、余分な順序回路を設ける必要がなくなり、消費電流を低減することができる。
【発明を実施するための最良の形態】
【００１０】
次に、本発明の実施の形態によるグレイコードカウンタについて図面を参照しながら説明する。図１は、４ビットのグレイコードカウンタのアルゴリズムを示す図である。Ｑ３，Ｑ２，Ｑ１，Ｑ０はグレイコードであり、Ｑ１に対して、１クロック前の値である参照ビットＱｂが設けられている。Ｑ０は第１ビット（最下位ビット）、Ｑ１は第２ビット，Ｑ２は第３ビット、Ｑ３は第４ビットに対応している。
【００１１】
Ｑ１が「０」から「１」、又は「１」から「０」に変化する場合、１クロック前の状態（即ち、Ｑ１が変化する直前の状態）において、Ｑｂ＝１、Ｑ０＝１である。また、Ｑ２が「０」から「１」、又は「１」から「０」に変化する場合、１クロック前の状態において、Ｑｂ＝０、Ｑ０＝０、Ｑ１＝１である。また、Ｑ３が「０」から「１」、又は「１」から「０」に変化する場合、１クロック前の状態において、Ｑｂ＝０、Ｑ０＝０、Ｑ１＝０である。従って、（Ｑｂ，Ｑ０，Ｑ１）をデコードすることにより、グレイコードの生成が可能である。
【００１２】
ここで、参照ビットＱｂを作成するには、グレイコードからバイナリコードへの変換を行う。グレイコードとバイナリコードとの対比を図２に示す。これから、バイナリコードの第２ビットＡ１の反転値が参照ビットＱｂに相当していることがわかる。参照ビットＱｂを論理演算で作成するには、グレイコードの第３ビットＱ２と第４ビットＱ３との排他的論理和をとり、更にその排他的論理和の出力と第２ビットＱ１との排他的論理和をとり、更に排他的論理和の出力を反転すればよい。
【００１３】
図３は、図１のアルゴリズムに基づいて作成されたグレイコードカウンタの回路図である。このグレイコードカウンタは、グレイコードの各ビットＱ３，Ｑ２，Ｑ１，Ｑ０を保持する４つのＤＦＦ１１，１２，１３，１４、参照ビットＱｂを作成するための参照ビット作成回路３０、（Ｑｂ，Ｑ０，Ｑ１）をデコードするデコード回路を備えている。４つのＤＦＦ１１，１２，１３，１４はリセット端子Ｒに印加されるリセット信号ＲＥＳＥＴでリセットされ、クロック入力端子Ｃに印加される基準クロックＣＬＫに同期してデータを保持し、かつ遅延する。つまり、ＤＦＦ１１，１２，１３，１４は、基準クロックＣＬＫの立ち上がりに同期して、データ入力端子Ｄからあるデータを取り込んで保持し、次の基準クロックＣＬＫの立ち上がりに同期してそのデータをデータ出力端子Ｑから出力する。
【００１４】
参照ビット作成回路３０は、前述のアルゴリズムに従って、Ｑ２とＱ３の排他的論理和をとる第１の排他的論理和回路３２とこの第１の排他的論理和回路３２の出力とＱ１の排他的論理和をとる第２の排他的論理和回路３１とからなる変換回路と、第２の排他的論理和回路３１の出力を反転するインバータ３３から構成されている。また、デコーダ回路は、３つのＡＮＤ回路４２，４３，４４と３つのセレクタ回路２２，２３，２４から構成されている。
【００１５】
Ｑ０を作成するためには、参照ビット作成回路３０で作成されたＱｂをＤＦＦ１１で保持する。Ｑ１を作成するためには、ＡＮＤ回路４２でＱｂとＱ０の論理積をとり、その出力を選択信号としてセレクタ２２に入力する。セレクタ２２は選択信号が「１」のときはＱ１の反転値ＱＣ１を選択し、選択信号が「０」のときはＱ１を選択して、それをＤＦＦ１２に入力して保持する。また、Ｑ２を作成するためには、ＡＮＤ回路４３でＱｂの反転値とＱ０の反転値Ｑ０とＱ１の論理積をとり、その出力を選択信号としてセレクタ２３に入力する。セレクタ２３は選択信号が「１」のときはＱ２の反転値ＱＣ２を選択し、選択信号が「０」のときはＱ２を選択して、それをＤＦＦ１３に入力して保持する。また、Ｑ３を作成するためには、ＡＮＤ回路４４でＱｂの反転値とＱ０の反転値Ｑ０とＱ１の反転値の論理積をとり、その出力を選択信号としてセレクタ２４に入力する。セレクタ２４は選択信号が「１」のときはＱ３の反転値ＱＣ３を選択し、選択信号が「０」のときはＱ３を選択して、それをＤＦＦ１４に入力して保持する。
【００１６】
このように、本発明のグレイコードカウンタによれば、グレイコードのビット数と同じ個数の遅延フリップフロップを設ければよく、従来例に比して遅延フリップフロップの個数を１つ減らして、消費電流を低減することができる。
【００１７】
従って、例えば、本発明のグレイコードカウンタを、携帯電話機やデジタルスチルカメラなどの携帯機器の液晶表示装置のタイミングコントローラに用いれば、電池の消費を抑えて、使用可能時間の延長に貢献することができる。図４は、本発明のグレイコードカウンタを液晶表示装置のタイミングコントローラに適用した例を示した概略構成図である。
【００１８】
図４に示すように、液晶表示装置１のタイミングコントローラ２は、本発明のグレイコードカウンタ３と、このグレイコードカウンタ３の出力を基に垂直駆動スタート信号ＳＴＶや水平駆動スタート信号ＳＴＨを生成して垂直ドライバ１Ｖや水平ドライバ１Ｈに供給するデコーダ４を備えている。このようなグレイコードカウンタ３は、液晶表示装置１の表示パネル１Ｐ上において、低温ポリシリコン技術を用いて表示パネル１Ｐを構成するガラス基板上に回路集積を行うシステム・オン・グラス（ＳＯＧ）技術により、表示パネル１Ｐの画素電極が形成されたガラス基板と同じガラス基板上に形成されてもよい。これにより、半導体部品点数の削減、組立の簡便化ができ、外部回路基板も縮小でき、全体として小型・軽量化を実現することができる。
【００１９】
なお、上記回路において、ＡＮＤ回路４２，４３，４４の出力が「１」のときに、対応するＤＦＦ１２，１３，１４の出力を反転させる必要がある。そのために、従来例のように排他的論理和回路を用いることもできるが、本発明のようにセレクタ２２，２３，２４を用いることで素子数を少なくすることができる。
【００２０】
また、上記実施の形態では、４ビットのグレイコードカウンタの例を説明したが、本発明は、３ビット以上のグレイコードカウンタであれば、同様に適用することができる。例えば、３ビットのグレイコードカウンタの場合は、変換回路として、グレイコードの第２ビット（ｎ−１ビット）と第３ビット（ｎビット）の排他的論理和を作成する第１の排他的論理和回路と、この第１の排他的論理和回路の出力を反転する反転回路（即ちインバータ）を備えることができる。また、５ビットのグレイコードカウンタの場合は、変換回路として、グレイコードの第４ビット（ｎ−１ビット）と第５ビット（ｎビット）の排他的論理和を作成する第１の排他的論理和回路と、この第１の排他的論理和回路の出力とグレイコードの第３ビット（ｎ−２ビット）の排他的論理和を作成する第２の排他的論理和回路と、この第２の排他的論理和回路の出力とグレイコードの第２ビット（ｎ−３ビット）の排他的論理和を作成する第３の排他的論理和回路と、この第３の排他的論理和回路の出力を反転する反転回路（即ちインバータ）を備えることができる。
【００２１】
また、上記実施の形態では、順序回路として、遅延フリップフロップを使用した例を説明したが、ラッチなどを用いて、遅延フリップフロップと同様の機能を有した順序回路を構成してもよい。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態によるグレイコードカウンタのアルゴリズムを示す図である。
【図２】グレイコードとバイナリコードとの対比を示す図である。
【図３】本発明の実施の形態によるグレイコードカウンタを示す回路図である。
【図４】本発明の実施形態によるグレイコードカウンタを液晶表示装置のタイミングコントローラに適用した例を示した概略構成図である。
【図５】従来例によるグレイコードカウンタのアルゴリズムを示す図である。
【図６】従来例によるグレイコードカウンタを示す回路図である。
【符号の説明】
【００２３】
１１，１２，１３，１４ ＤＦＦ
２２，２３，２４ セレクタ回路
３０ 参照ビット作成回路
３１，３２ 排他的論理和回路
３３ インバータ
４２，４３，４４ ＡＮＤ回路
【特許請求の範囲】
【請求項１】
クロックをカウントし、そのカウント値に応じたグレイコードを生成するグレイコードカウンタであって、
グレイコードの第１ビット（最下位ビット）の１クロック前の値である参照ビットを作成する参照ビット作成回路と、
前記参照ビット及び前記グレイコードをデコードして、１クロック後のグレイコードを作成するデコーダ回路と、
前記グレイコードの各ビットに対応して設けられ、前記参照ビット作成回路及び前記デコーダ回路の出力を前記クロックに同期して保持し、かつ遅延する複数の順序回路と、を備えることを特徴とするグレイコードカウンタ。
【請求項２】
前記グレイコードカウンタは、ｎ（ｎ＞＝３）ビットのグレイコードを生成するグレイコードカウンタであって、前記ｎビットと同数のｎ個の順序回路を備えることを特徴とする請求項１に記載のグレイコードカウンタ。
【請求項３】
前記参照ビット作成回路は、前記グレイコードをバイナリコードに変換する変換回路を備え、そのバイナリコードの第２ビットの反転値を前記参照ビットとすることを特徴とする請求項１、２のいずれかに記載のグレイコードカウンタ。
【請求項４】
前記変換回路は、少なくとも、前記グレイコードの第ｎ−１ビットと第ｎビットの排他的論理和を作成する第１の排他的論理和回路とを備えることを特徴とする請求項３に記載のグレイコードカウンタ。
【請求項５】
前記変換回路は、さらに、前記第１の排他的論理和回路の出力と前記グレイコードの第ｎ−２ビットの排他的論理和を作成する第２の排他的論理和回路を備えることを特徴とする請求項４に記載のグレイコードカウンタ。
【請求項６】
前記デコーダ回路は、前記参照ビット、前記グレイコードの第１ビットがいずれも「１」であるときに前記グレイコードの第２ビットの反転値を出力する第１の論理回路と、
前記参照ビット、前記グレイコードの第１ビットがいずれも「０」であり、前記グレイコードの第２ビットが「１」のときに、前記グレイコードの第３ビットの反転値を出力する第２の論理回路と、
前記参照ビット、前記グレイコードの第１ビット及び第２ビットがいずれも「０」のときに、前記グレイコードの第４ビットの反転値を出力する第３の論理回路と、を備え、
前記第１、第２及び第３の論理回路の出力を対応する前記順序回路に入力したことを特徴とする請求項１乃至５のいずれかに記載のグレイコードカウンタ。
【請求項７】
前記第１の論理回路は、前記参照ビット、前記グレイコードの第１ビットがいずれも「１」であるときに、前記グレイコードの第２ビットの反転値を出力し、前記参照ビット、前記グレイコードの第１ビットのいずれかが「０」であるときに、前記グレイコードの第２ビットをそのまま出力する第１のセレクタを備え、
前記第２の論理回路は、前記参照ビット、前記グレイコードの第１ビットがいずれも「０」であり、前記グレイコードの第２ビットが「１」のときに、前記グレイコードの第３ビットの反転値を出力し、前記参照ビット、前記グレイコードの第１ビットのいずれかが「１」であるか、又は前記グレイコードの第２ビットが「０」のときに、前記グレイコードの第３ビットをそのまま出力する第２のセレクタを備え、
前記第３の論理回路は、前記参照ビット、前記グレイコードの第１ビット及び第２ビットがいずれも「０」のときに、前記グレイコードの第４ビットの反転値を出力し、前記参照ビット、前記グレイコードの第１ビット及び第２ビットのいずれかが「１」のときに、前記グレイコードの第４ビットをそのまま出力する第３のセレクタを備えることを特徴とする請求項６に記載のグレイコードカウンタ。
【請求項８】
請求項１乃至７のいずれかに記載のグレイコードカウンタを備えた表示装置。
【請求項１】
クロックをカウントし、そのカウント値に応じたグレイコードを生成するグレイコードカウンタであって、
グレイコードの第１ビット（最下位ビット）の１クロック前の値である参照ビットを作成する参照ビット作成回路と、
前記参照ビット及び前記グレイコードをデコードして、１クロック後のグレイコードを作成するデコーダ回路と、
前記グレイコードの各ビットに対応して設けられ、前記参照ビット作成回路及び前記デコーダ回路の出力を前記クロックに同期して保持し、かつ遅延する複数の順序回路と、を備えることを特徴とするグレイコードカウンタ。
【請求項２】
前記グレイコードカウンタは、ｎ（ｎ＞＝３）ビットのグレイコードを生成するグレイコードカウンタであって、前記ｎビットと同数のｎ個の順序回路を備えることを特徴とする請求項１に記載のグレイコードカウンタ。
【請求項３】
前記参照ビット作成回路は、前記グレイコードをバイナリコードに変換する変換回路を備え、そのバイナリコードの第２ビットの反転値を前記参照ビットとすることを特徴とする請求項１、２のいずれかに記載のグレイコードカウンタ。
【請求項４】
前記変換回路は、少なくとも、前記グレイコードの第ｎ−１ビットと第ｎビットの排他的論理和を作成する第１の排他的論理和回路とを備えることを特徴とする請求項３に記載のグレイコードカウンタ。
【請求項５】
前記変換回路は、さらに、前記第１の排他的論理和回路の出力と前記グレイコードの第ｎ−２ビットの排他的論理和を作成する第２の排他的論理和回路を備えることを特徴とする請求項４に記載のグレイコードカウンタ。
【請求項６】
前記デコーダ回路は、前記参照ビット、前記グレイコードの第１ビットがいずれも「１」であるときに前記グレイコードの第２ビットの反転値を出力する第１の論理回路と、
前記参照ビット、前記グレイコードの第１ビットがいずれも「０」であり、前記グレイコードの第２ビットが「１」のときに、前記グレイコードの第３ビットの反転値を出力する第２の論理回路と、
前記参照ビット、前記グレイコードの第１ビット及び第２ビットがいずれも「０」のときに、前記グレイコードの第４ビットの反転値を出力する第３の論理回路と、を備え、
前記第１、第２及び第３の論理回路の出力を対応する前記順序回路に入力したことを特徴とする請求項１乃至５のいずれかに記載のグレイコードカウンタ。
【請求項７】
前記第１の論理回路は、前記参照ビット、前記グレイコードの第１ビットがいずれも「１」であるときに、前記グレイコードの第２ビットの反転値を出力し、前記参照ビット、前記グレイコードの第１ビットのいずれかが「０」であるときに、前記グレイコードの第２ビットをそのまま出力する第１のセレクタを備え、
前記第２の論理回路は、前記参照ビット、前記グレイコードの第１ビットがいずれも「０」であり、前記グレイコードの第２ビットが「１」のときに、前記グレイコードの第３ビットの反転値を出力し、前記参照ビット、前記グレイコードの第１ビットのいずれかが「１」であるか、又は前記グレイコードの第２ビットが「０」のときに、前記グレイコードの第３ビットをそのまま出力する第２のセレクタを備え、
前記第３の論理回路は、前記参照ビット、前記グレイコードの第１ビット及び第２ビットがいずれも「０」のときに、前記グレイコードの第４ビットの反転値を出力し、前記参照ビット、前記グレイコードの第１ビット及び第２ビットのいずれかが「１」のときに、前記グレイコードの第４ビットをそのまま出力する第３のセレクタを備えることを特徴とする請求項６に記載のグレイコードカウンタ。
【請求項８】
請求項１乃至７のいずれかに記載のグレイコードカウンタを備えた表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００８−１３１０７１（Ｐ２００８−１３１０７１Ａ）
【公開日】平成２０年６月５日（２００８．６．５）
【国際特許分類】
【出願番号】特願２００６−３１０１２９（Ｐ２００６−３１０１２９）
【出願日】平成１８年１１月１６日（２００６．１１．１６）
【出願人】（３０４０５３８５４）エプソンイメージングデバイス株式会社 (2,386)
【公開日】平成２０年６月５日（２００８．６．５）
【国際特許分類】
【出願日】平成１８年１１月１６日（２００６．１１．１６）
【出願人】（３０４０５３８５４）エプソンイメージングデバイス株式会社 (2,386)
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