スイッチングレギュレータとその制御方法

【課題】入力電圧及びインダクタ電流の変化、スイッチング周波数、インダクタ値、出力コンデンサの直列等価寄生抵抗のばらつき、及びコンパレータの製造ばらつきと検出遅延によるオフセット電圧に依存せず、出力電圧を一定に保ち、ＣＰＵなどの負荷に高精度な電圧を供給する。
【解決手段】入力電圧と接地電圧との間に直列に接続された第１のスイッチ素子及び第２のスイッチ素子を用いて、入力電圧を所定の出力電圧に変換して出力するスイッチングレギュレータにおいて、基準電圧を、出力電圧に比例する電圧と比較し、比較結果を示す出力信号を出力するコンパレータと、コンパレータからの出力信号に応じて第１のスイッチ素子及び第２のスイッチ素子を交互にオン又はオフするように制御するスイッチ素子制御回路と、定電圧源から出力される電圧及び出力電圧に基づいて、負帰還フィードバックにより基準電圧を生成する出力電圧補正回路とを備える。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＰＵなどの負荷に高精度な電圧を供給するスイッチングレギュレータに関し、特に、入力電圧、出力電流、スイッチング周波数の変化、及びインダクタ値や出力コンデンサの直列等価寄生抵抗のばらつきに依存せず、出力電圧の時間平均値を一定に保つことができるスイッチングレギュレータとその制御方法に関する。
【背景技術】
【０００２】
近年、携帯機器においては多様なアプリケーションが搭載されるようになってきており、外付け部品の小型化とともに大電流出力、低電圧出力に対応可能な電源回路が要求されている。また、携帯機器の一次側電源として使用されるリチウムイオンバッテリの放電特性が改善されることで電源回路に入力される電圧の範囲が広くなっている。さらに、電源回路の出力に接続されるＣＰＵなどの負荷回路の動作状態に応じて、電源回路の設定電圧を可変することでＣＰＵの動作スピードと消費電力を最適化する技術が一般的となっている。以上から、入力電圧、出力設定電圧、出力電流が変化しても出力電圧を一定に保つことができる電源回路が要求されている。
【０００３】
図９は従来例に係るリップル検出方式のスイッチングレギュレータの構成を示す回路図である。図９において、コンパレータ１は、スイッチングレギュレータの出力電圧ＶＯＵＴを抵抗素子（以下、抵抗という。）Ｒｆ１，Ｒｆ２で分圧した電圧ＶＦを、基準電圧ＶＲＥＦと比較し、比較結果を示す出力電圧ＣＭＰＯをスイッチ素子制御回路２に出力する。スイッチ素子制御回路２からの出力信号ＰＤＲＶ，ＮＤＲＶはそれぞれスイッチ素子Ｓｗ１，Ｓｗ２のゲートに接続される。スイッチ素子Ｓｗ１，Ｓｗ２は、例えば電源電圧である入力電圧ＶＣＣと接地電圧ＧＮＤとの間に直列に接続され、その接続点３（ＬＸ）はインダクタＬと出力コンデンサＣｏｕｔで構成されるフィルタ回路７を介して負荷５に接続される。ここで、電圧ＶＦが基準電圧ＶＲＥＦよりも小さくなるとコンパレータ１の出力信号ＣＭＰＯとしてＨレベル信号が出力され、スイッチ素子制御回路２の出力信号ＰＤＲＶ、ＮＤＲＶにより、スイッチ素子Ｓｗ１はオンされ、スイッチ素子Ｓｗ２はオフされて、インダクタＬは入力電圧ＶＣＣと出力電圧ＶＯＵＴによりエネルギーが充電されインダクタ電流Ｉｏｕｔが増加し、出力コンデンサＣｏｕｔとその直列等価寄生抵抗Ｒｅｓｒによって出力電圧ＶＯＵＴが上昇する。
【０００４】
次いで、スイッチ素子Ｓｗ１のオンサイクルが完了すると、スイッチ素子制御回路２の出力信号ＰＤＲＶ、ＮＤＲＶにより、スイッチ素子Ｓｗ１はオフされ、スイッチ素子Ｓｗ２はオンされて切り替わり、インダクタＬは接地電圧ＧＮＤと出力電圧ＶＯＵＴによりエネルギーが放電されインダクタ電流Ｉｏｕｔが減少し、出力コンデンサＣｏｕｔと直列等価寄生抵抗Ｒｅｓｒによって出力電圧ＶＯＵＴが低下する。このように、スイッチ素子Ｓｗ１とスイッチ素子Ｓｗ２を交互にオンとオフを交互に繰り返すことで、出力電圧ＶＯＵＴの時間平均値ＶＣが所定の電圧になるように制御される。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、次式に示すように、図９のリップル検出方式のスイッチングレギュレータにおける出力電圧ＶＯＵＴの時間平均値ＶＣは、出力電圧ＶＯＵＴにはリップル電圧幅ＶＰＰの１／２に相当するＤＣ電圧誤差が生じる。
【０００６】
［数１］
ＶＣ＝ＶＲＥＦ×（Ｒｆ１＋Ｒｆ２）／Ｒｆ２＋ＶＰＰ／２・・・（１）
【０００７】
ここで、インダクタＬに流れる電流をＩＬとし、スイッチングレギュレータのオン時間をｔｏｎとし、出力電圧ＶＯＵＴのリップル電圧ＶＰＰは次式で示される。
【０００８】
［数２］
ＶＰＰ＝ｄＩＬ／ｄｔ×ｔｏｎ×Ｒｅｓｒ・・・（２）
【０００９】
ここで、スイッチ素子Ｓｗ１及びスイッチ素子Ｓｗ２の各オン抵抗をＲｏｎとすると、オンサイクルにおけるインダクタＬに流れる電流ＩＬの時間変化率は次式で与えられる。
【００１０】
［数３］
ｄＩＬ／ｄｔ＝（ＶＣＣ−ＩＬ×Ｒｏｎ−ＶＯＵＴ）／Ｌ・・・（３）
【００１１】
ここで、スイッチング周波数をｆｓｗとすると、スイッチングレギュレータのオン時間ｔｏｎは次式で表される。
【００１２】
［数４］
ｔｏｎ＝（ＶＯＵＴ＋ＩＬ×Ｒｏｎ）／ＶＣＣ×１／ｆｓｗ・・・（４）
【００１３】
式（２）、（３）、（４）から、出力電圧ＶＯＵＴのリップル電圧幅ＶＰＰは次式で与えられる。
【００１４】
［数５］
ＶＰＰ＝
（ＶＣＣ−ＩＬ×Ｒｏｎ−ＶＯＵＴ）／Ｌ×（ＶＯＵＴ＋ＩＬ×Ｒｏｎ）
／ＶＣＣ×１／ｆｓｗ×Ｒｅｓｒ・・・（５）
【００１５】
式（５）から分かるように、入力電圧ＶＣＣ、インダクタ電流ＩＬ、スイッチング周波数ｆｓｗの変化、インダクタ値Ｌ、出力コンデンサＣｏｕｔの直列等価寄生抵抗Ｒｅｓｒのばらつきにより、リップル電圧幅ＶＰＰはばらついてしまう。
【００１６】
以上から、出力電圧ＶＯＵＴにはリップル電圧幅ＶＰＰの半分の大きさに相当するＤＣ電圧誤差が発生し、リップル電圧幅ＶＰＰは入力電圧、インダクタ電流ＩＬ、スイッチング周波数ｆｓｗ、インダクタ値Ｌ、出力コンデンサＣｏｕｔの直列等価寄生抵抗の値に依存するため、出力電圧ＶＯＵＴを一定に保つことができないという問題点があった。
【００１７】
ところで、リップル電圧幅ＶＰＰによる出力電圧ＶＯＵＴへの影響を低減し、出力電圧ＶＯＵＴの精度を向上することが可能な技術が例えば特許文献２において開示されている。特許文献２に開示された発明では、出力電圧ＶＯＵＴのピーク値をサンプルホールド回路によりフィードバックしてコンパレータ１の基準電圧を調整することで、リップル電圧幅ＶＰＰによる出力電圧ＶＯＵＴの時間平均値ＶＣの誤差をキャンセルすることができる。
【００１８】
しかしながら、サンプルホールド回路によるフィードバックシステムでは、サンプリングする毎にスイッチングノイズが発生するので、システムを保護するためのノイズ対策が必要となる。また、リップル電圧幅ＶＰＰによる誤差をキャンセルできたとしても、コンパレータ１の製造ばらつきや検出遅延によるオフセット電圧による誤差を無視することはできない。例えば、特許文献２の図１において、比較器５０のオフセット電圧をδとすると、出力電圧Ｖｏの時間平均値ＬＶｏは次の通り導出される。比較器５０の基準電圧Ｖｘは、Ｖｏのリップル電圧幅ＶＰＰを用いて次式で表される。
【００１９】
［数６］
Ｖｘ＝−Ｒ２／Ｒ１×ＶＰＰ／２＋Ｖｒ・・・（６）
【００２０】
ここで、Ｒ１とＲ２の抵抗比を１：１に設定すると、基準電圧Ｖｘは次式となる。
【００２１】
［数７］
Ｖｘ＝−ＶＰＰ／２＋Ｖｒ・・・（７）
【００２２】
比較器５０はボトム検出方式コンパレータなので、出力電圧Ｖｏの時間平均値ＬＶｏはＶｘにＶＰＰ／２及び比較器５０のオフセット電圧δを加算した値に等しいので次式を得る。
【００２３】
［数８］
ＬＶｏ＝Ｖｘ＋ＶＰＰ／２＋δ ・・・（８）
【００２４】
ここで、式（８）に式（７）を代入すると次式を得る。
【００２５】
［数９］
ＬＶｏ＝Ｖｒ＋δ ・・・（９）
【００２６】
つまり、出力電圧Ｖｏの時間平均値ＬＶｏはコンパレータ１のオフセット電圧δの分だけ誤差が生じてしまう。
【００２７】
本発明の目的は以上の問題点を解決し、入力電圧及びインダクタ電流の変化、スイッチング周波数、インダクタ値、出力コンデンサの直列等価寄生抵抗のばらつき、及びコンパレータの製造ばらつきと検出遅延によるオフセット電圧に依存せず、出力電圧を一定に保ち、ＣＰＵなどの負荷に高精度な電圧を供給することができるスイッチングレギュレータとその制御方法を提供することにある。
【課題を解決するための手段】
【００２８】
本発明に係るスイッチングレギュレータは、入力電圧と接地電圧との間に直列に接続された第１のスイッチ素子及び第２のスイッチ素子を用いて、前記入力電圧を所定の出力電圧に変換して出力するスイッチングレギュレータにおいて、
基準電圧を、前記出力電圧に比例する電圧と比較し、比較結果を示す出力信号を出力するコンパレータと、
前記コンパレータからの出力信号に応じて前記第１のスイッチ素子及び前記第２のスイッチ素子を交互にオン又はオフするように制御するスイッチ素子制御回路と、
定電圧源から出力される電圧及び前記出力電圧に基づいて、負帰還フィードバックにより前記基準電圧を生成する出力電圧補正回路とを備えることを特徴とする。
【００２９】
また、本発明に係るスイッチングレギュレータの制御方法は、入力電圧と接地電圧との間に直列に接続された第１のスイッチ素子及び第２のスイッチ素子を用いて、前記入力電圧を所定の出力電圧に変換して出力するスイッチングレギュレータの制御方法であって、
前記スイッチングレギュレータは、基準電圧を、前記出力電圧に比例する電圧と比較し、比較結果を示す出力信号を出力するコンパレータと、前記コンパレータからの出力信号に応じて前記第１のスイッチ素子及び前記第２のスイッチ素子を交互にオン又はオフするように制御するスイッチ素子制御回路とを備え、
上記制御方法は、定電圧源から出力される電圧及び前記出力電圧に基づいて、負帰還フィードバックにより前記基準電圧を生成するステップを含むことを特徴とする。
【発明の効果】
【００３０】
従って、本発明に係るスイッチングレギュレータとその制御方法によれば、定電圧源から出力される電圧及び前記出力電圧に基づいて、負帰還フィードバックにより前記基準電圧を生成するので、入力電圧、出力電流、スイッチング周波数の変化、インダクタ値や出力コンデンサの直列等価寄生抵抗のばらつき、及びコンパレータの製造ばらつきと検出遅延によるオフセット電圧に依存せずに、出力電圧の時間平均値を一定に保つことができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施形態に係るスイッチングレギュレータの構成を示す回路図である。
【図２】図１の出力電圧補正回路６の構成概念を示すブロック図である。
【図３】図２の出力電圧補正回路６の回路例を示す回路図である。
【図４】（ａ）は図９の従来例に係るスイッチングレギュレータの動作を示す出力電圧ＶＦを示す波形図であり、（ｂ）は図１の第１の実施形態に係るスイッチングレギュレータの動作を示す出力電圧ＶＦを示す波形図である。
【図５】図１のスイッチングレギュレータのスイッチング動作時におけるコンパレータ１の入出力波形（ＶＦ，ＣＭＰＯ）を示すタイミングチャートである。
【図６】変形例に係る出力電圧補正回路６の回路例を示す回路図である。
【図７】本発明の第２の実施形態に係るスイッチングレギュレータのための出力電圧補正回路６の構成概念を示すブロック図である。
【図８】図７の出力電圧補正回路６の回路例を示す回路図である。
【図９】従来例に係るリップル検出方式のスイッチングレギュレータの構成を示す回路図である。
【発明を実施するための形態】
【００３２】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００３３】
第１の実施形態．
図１は本発明の第１の実施形態に係るスイッチングレギュレータの構成を示す回路図である。図１において、出力電圧ＶＯＵＴを抵抗Ｒｆ１，Ｒｆ２で分圧した電圧ＶＦは出力電圧補正回路６に入力され、その出力電圧ＶＢＲＥＦがコンパレータ１の非反転入力端子に入力されることを特徴とし、それ以外の構成は図９の従来例と同様に構成され、詳細説明を省略する。
【００３４】
図２は図１の出力電圧補正回路６の構成概念を示すブロック図である。図２において、出力電圧補正回路６は、電圧ＶＦの時間平均値ＶＦＣを計算して出力する電圧平均化回路１０と、増幅定数Ａ＋１の電圧増幅回路１１と、増幅定数Ａの電圧増幅回路１２と、電圧減算回路１３とを備えて構成される。ここで、出力電圧補正回路６は、出力電圧ＶＢＲＥＦが基準電圧ＶＲＥＦの（Ａ＋１）倍の値から電圧ＶＦの時間平均値ＶＦＣをＡ倍した値を差し引いた値に等しくなるように次式のごとく構成される。
【００３５】
［数１０］
ＶＢＲＥＦ
＝（Ａ＋１）×ＶＲＥＦ−Ａ×ＶＦＣ
＝Ａ（ＶＲＥＦ−ＶＦＣ）＋ＶＲＥＦ・・・（１０）
【００３６】
式（１０）から明らかなように、出力電圧ＶＢＲＥＦは、基準電圧ＶＲＥＦと時間平均値ＶＦＣの線形結合値、もしくは、基準電圧ＶＲＥＦと時間平均値ＶＦＣの線形結合値と、基準電圧ＶＲＥＦの和となる。
【００３７】
式（１０）において、増幅定数Ａを十分大きくすることで、出力電圧補正回路６、コンパレータ１、スイッチ素子制御回路２、スイッチＳｗ１，Ｓｗ２、インダクタＬ、コンデンサＣｏｕｔ、抵抗Ｒｆ１、Ｒｆ２で構成される負帰還フィードバックループ回路により、平均値ＶＦＣが基準電圧ＶＲＥＦより大きい場合には、出力電圧ＶＢＲＥＦを基準電圧ＶＲＥＦより小さくすることで平均値ＶＦＣを減少させ、平均値ＶＦＣが基準電圧ＶＲＥＦより小さい場合には出力電圧ＶＢＲＥＦを基準電圧ＶＲＥＦより大きくすることで、平均値ＶＦＣを増加させることによって、平均値ＶＦＣが基準電圧ＶＲＥＦに等しくなるようにフィードバック制御することができる。
【００３８】
図３は図２の出力電圧補正回路６の回路例を示す回路図である。図３において、出力電圧補正回路６は、オペアンプＡ１，Ａ２と、ＰＭＯＳトランジスタＰ１，Ｐ２と、ＮＭＯＳトランジスタＮ１，Ｎ２と、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４と、コンデンサＣ１とを備えて構成される。ここで、オペアンプＡ１とＮＭＯＳトランジスタＮ１と抵抗Ｒ１とで構成される定電流回路（電圧−電流変換回路であって、ボルテージフォロワ回路）２１により、基準電圧ＶＲＥＦに比例する電流Ｉ１が生成され、互いに同一の導電型にてなるＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ２から構成されるカレントミラー回路２２によりコピー電流Ｉ２が生成される。ここで、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ２のトランジスタサイズが等しいとき、次式が成り立つ。
【００３９】
［数１１］
Ｉ１＝Ｉ２＝ＶＲＥＦ／Ｒ１・・・（１１）
【００４０】
一方、抵抗Ｒ４とコンデンサＣ１から構成される積分回路２３により、電圧ＶＦの平均電圧ＶＦＣが生成され、オペアンプＡ２、ＮＭＯＳトランジスタＮ２、及び抵抗Ｒ３で構成される定電流回路２４（電圧−電流変換回路であって、ボルテージフォロワ回路）により平均電圧ＶＦＣに比例する電流Ｉ３が生成されるので、次式で示される。
【００４１】
［数１２］
Ｉ３＝ＶＦ／Ｒ３・・・（１２）
【００４２】
ここで、電流Ｉ３が電流Ｉ２から分流されることにより、出力電流Ｉｏｕｔが発生する。
【００４３】
［数１３］
Ｉｏｕｔ＝Ｉ２−Ｉ３＝ＶＲＥＦ／Ｒ１−ＶＦ／Ｒ３・・・（１３）
【００４４】
出力電流Ｉｏｕｔは抵抗Ｒ２（電流−電圧変換回路）により電圧に変換されて出力電圧ＶＢＲＥＦが次式のように生成される。
【００４５】
［数１４］
ＶＢＲＥＦ＝Ｉｏｕｔ×Ｒ２・・・（１４）
【００４６】
従って、式（１３）と式（１４）から式（１０）を成立させるために、抵抗Ｒ１、Ｒ３がそれぞれＲ１＝Ｒ２／（Ａ＋１）、Ｒ３＝Ｒ２／Ａとなるように設計すればよい。
【００４７】
図４（ａ）は図９の従来例に係るスイッチングレギュレータの動作を示す出力電圧ＶＦを示す波形図であり、図４（ｂ）は図１の第１の実施形態に係るスイッチングレギュレータの動作を示す出力電圧ＶＦを示す波形図である。例えば、図４に示すように、出力電圧ＶＢＲＥＦをコンパレータ１の基準電圧として用いることで、電圧ＶＦの時間平均値ＶＦＣ、すなわち出力電圧ＶＯＵＴの時間平均値ＶＣをリップル電圧幅ＶＰＰに依存せずに一定に保つことができる。
【００４８】
図５は図１のスイッチングレギュレータのスイッチング動作時におけるコンパレータ１の入出力波形（ＶＦ，ＣＭＰＯ）を示すタイミングチャートである。図５から分かるように、通常、コンパレータには製造ばらつきによる入力オフセットや検出における遅延時間があるため、電圧ＶＦが出力電圧ＶＢＲＥＦに等しいときではなく、出力電圧ＶＢＲＥＦからオフセット分ずれた値に等しいときに検出され、コンパレータ１の出力電圧ＣＭＰＯがＨレベルの電圧を出力する。コンパレータ１の製造ばらつき及び検出遅延に伴うオフセット電圧δとすると、電圧ＶＦのリップル電圧幅ＶＦＰＰは次式で与えられる。
【００４９】
［数１５］
ＶＦＰＰ＝２×｛ＶＦＣ−（ＶＢＲＥＦ−δ）｝・・・（１５）
【００５０】
式（１０）と式（１５）から出力電圧ＶＢＲＥＦを消去すると、電圧ＶＦの時間平均値ＶＦＣは次式となる。
【００５１】
［数１６］
ＶＦＣ＝ＶＲＥＦ＋１／（Ａ＋１）×（ＶＦＰＰ／２−δ）・・・（１６）
【００５２】
さらに、平均値ＶＦＣ及びリップル電圧幅ＶＦＰＰはそれぞれ、次式で表される。
【００５３】
［数１７］
ＶＦＣ＝Ｒｆ２／（Ｒｆ１＋Ｒｆ２）×ＶＣ・・・（１７）
［数１８］
ＶＦＰＰ＝Ｒｆ２／（Ｒｆ１＋Ｒｆ２）×ＶＰＰ・・・（１８）
【００５４】
従って、出力電圧ＶＯＵＴの時間平均値ＶＣは、次式が成り立つ。
【００５５】
［数１９］
ＶＣ
＝（Ｒｆ１＋Ｒｆ２）／Ｒｆ２×ＶＲＥＦ
＋１／（Ａ＋１）×（ＶＰＰ／２−（Ｒｆ１＋Ｒｆ２）／Ｒｆ２×δ）・・・（１９）
【００５６】
この式からＡ≫ＶＰＰ／２−（Ｒｆ１＋Ｒｆ２）／Ｒｆ２×δとなるように増幅定数Ａを十分に大きくすることで、次式で近似できる。
【００５７】
［数２０］
ＶＣ≒（Ｒｆ１＋Ｒｆ２）／Ｒｆ２×ＶＲＥＦ・・・（２０）
【００５８】
従って、リップル電圧幅ＶＰＰ及びコンパレータ１のオフセット電圧δによる出力電圧ＶＯＵＴの誤差を無視できる程度まで小さくすることが可能である。
【００５９】
図６は変形例に係る出力電圧補正回路６の回路例を示す回路図である。図６で示すように、図３における抵抗Ｒ３とコンデンサＣ１で構成される積分回路２３を使わずに、抵抗Ｒ２と並列にコンデンサＣ２を接続することでも、電圧ＶＦを平均化することができるので、本実施形態と同様の効果が得られる。さらに、出力電圧ＶＢＲＥＦをより安定に保つことができる。
【００６０】
また、図１におけるコンパレータ１の入力極性を反転させて、コンパレータ１の出力電圧がＨレベルのときにスイッチ素子Ｓｗ１をオフとし、スイッチ素子Ｓｗ２をオンするように制御されるスイッチングレギュレータにおいても、式（２０）と同様の計算ができ、本実施形態と同様の効果が得られる。
【００６１】
第２の実施形態．
図７は本発明の第２の実施形態に係るスイッチングレギュレータのための出力電圧補正回路６の構成概念を示すブロック図である。図７において、出力電圧補正回路６は、電圧平均化回路１０と、増幅定数Ａの誤差増幅回路１４と、電圧加算回路１５とを備えて構成される。ここで、出力電圧補正回路６は出力電圧ＶＢＲＥＦが基準電圧ＶＲＥＦと電圧ＶＦの時間平均値ＶＦＣの差をＡ倍に増幅した電圧値と出力電圧ＶＲＥＦの電圧値の和（又はそれに比例する電圧であってもよい。）に等しくなるように構成されている。
【００６２】
［数２１］
ＶＢＲＥＦ＝Ａ×（ＶＲＥＦ−ＶＦＣ）＋ＶＲＥＦ・・・（２１）
【００６３】
図７の出力電圧補正回路６の構成は図２とは異なるものの、式（２１）は式（１０）と同等であることが分かる。
【００６４】
図８は図７の出力電圧補正回路６の回路例を示す回路図である。図８において、出力電圧補正回路６は、電流アンプ（電圧−電流変換回路）１６と、抵抗Ｒ１１，Ｒ１２と、コンデンサＣ１１とを備えて構成される。ここで、抵抗Ｒ１１とコンデンサＣ１１から構成される積分回路１７により、電圧ＶＦの平均電圧ＶＦＣが生成され、電流アンプ１６の反転入力端子に入力される。電流アンプ１６のトランスコンダクタンスをＧｍとすると、電流アンプ１６は、平均電圧ＶＦＣと非反転入力端子に入力される基準電圧ＶＲＥＦとの電圧差を増幅して電流に変換するので、出力電流Ｉｏは次式で表される。
【００６５】
［数２２］
Ｉｏ＝Ｇｍ×（ＶＲＥＦ−ＶＦＣ）・・・（２２）
【００６６】
出力電圧補正回路６の出力電圧ＶＢＲＥＦは図１のコンパレータ１に入力されるので、コンパレータ１の入力インピーダンスが抵抗Ｒ２に比べて十分大きいと考えると、出力電流Ｉｏｕｔは抵抗Ｒ２に全て流れるので、出力電圧ＶＢＲＥＦは次式で与えられる。
【００６７】
［数２３］
ＶＢＲＥＦ
＝ＶＲＥＦ＋Ｒ２×Ｉｏ
＝ＶＲＥＦ＋ＧｍＲ２×（ＶＲＥＦ−ＶＦＣ）・・・（２３）
【００６８】
ここで、Ａ＝ＧｍＲ２とおくと、式（２１）が得られる。式（２１）が式（１０）と同等であることから、出力電圧ＶＯＵＴの時間平均値ＶＣは第１の実施形態と同様に計算ができるので、式（２０）が得られる。従って、リップル電圧幅ＶＰＰ及びコンパレータ１のオフセット電圧δによる出力電圧ＶＯＵＴに対する影響を無視できる程度まで小さくして、平均値ＶＣを一定に保つことができる。
【００６９】
なお、図１におけるコンパレータ１の入力極性を反転させて、コンパレータ１の出力電圧がＨレベルのときにスイッチ素子Ｓｗ１をオフし、スイッチ素子Ｓｗ２をオンするように制御されるスイッチングレギュレータにおいても、式（２０）と同様の計算ができ、本実施形態と同様の効果が得られる。
【産業上の利用可能性】
【００７０】
以上詳述したように、本発明に係るスイッチングレギュレータとその制御方法によれば、定電圧源から出力される電圧及び前記出力電圧に基づいて、負帰還フィードバックにより前記基準電圧を生成するので、入力電圧、出力電流、スイッチング周波数の変化、インダクタ値や出力コンデンサの直列等価寄生抵抗のばらつき、及びコンパレータの製造ばらつきと検出遅延によるオフセット電圧に依存せずに出力電圧の時間平均値を一定に保つことができる。
【符号の説明】
【００７１】
１…コンパレータ、
２…スイッチ素子制御回路、
３，４…接続端子、
５…負荷、
６…出力電圧補正回路、
７…フィルタ回路、
１０…電圧平均化回路、
１１，１２…電圧増幅回路、
１３…電圧減算回路、
１４…誤差増幅回路、
１５…電圧加算回路、
１６…電流アンプ、
１７…積分回路、
２１，２４…定電流回路、
２２…カレントミラー回路、
２３…積分回路、
Ｌ…インダクタ、
Ｃｏｕｔ…出力コンデンサ、
Ａ１，Ａ２…アペアンプ、
Ｐ１，Ｐ２…ＰＭＯＳトランジスタ、
Ｎ１，Ｎ２，Ｎ３…ＮＭＯＳトランジスタ、
Ｒ１〜Ｒ１２…抵抗素子（抵抗）、
Ｃ１，Ｃ２，Ｃ１１…コンデンサ。
【先行技術文献】
【特許文献】
【００７２】
【特許文献１】特開２００７−１５９３１６号公報
【特許文献２】特開２０１０−２４６３０５号公報

【特許請求の範囲】
【請求項１】
入力電圧と接地電圧との間に直列に接続された第１のスイッチ素子及び第２のスイッチ素子を用いて、前記入力電圧を所定の出力電圧に変換して出力するスイッチングレギュレータにおいて、
基準電圧を、前記出力電圧に比例する電圧と比較し、比較結果を示す出力信号を出力するコンパレータと、
前記コンパレータからの出力信号に応じて前記第１のスイッチ素子及び前記第２のスイッチ素子を交互にオン又はオフするように制御するスイッチ素子制御回路と、
定電圧源から出力される電圧及び前記出力電圧に基づいて、負帰還フィードバックにより前記基準電圧を生成する出力電圧補正回路とを備えることを特徴とするスイッチングレギュレータ。
【請求項２】
前記出力電圧補正回路は、
（ａ）前記定電圧源から出力される電圧と前記出力電圧の時間平均値との線形結合値、もしくは、
（ｂ）前記定電圧源から出力される電圧と前記出力電圧の時間平均値との差と、前記定電圧源から出力される電圧との和との線形結合値
を前記基準電圧として生成することを特徴とする請求項１記載のスイッチングレギュレータ。
【請求項３】
前記出力電圧補正回路は、
前記出力電圧の時間平均値を生成して出力する電圧平均化回路と、
前記定電圧源から出力される電圧に比例する電圧と、前記電圧平均化回路から出力される電圧に比例する電圧との誤差に比例する電圧との差の電圧を生成して出力する電圧減算回路とを備え、
前記電圧減算回路から出力される電圧を前記コンパレータの前記基準電圧とすることを特徴とする請求項１又は２に記載のスイッチングレギュレータ。
【請求項４】
前記出力電圧補正回路は、
前記出力電圧の時間平均値を生成して出力する電圧平均化回路と、
前記定電圧源から出力される電圧と前記電圧平均化回路から出力される電圧との誤差に比例する電圧を出力する誤差増幅回路と、
前記誤差増幅回路から出力される電圧と前記定電圧源から出力される電圧の和に比例する電圧を出力する電圧加算回路とを備え、
前記電圧加算回路から出力される出力電圧を前記コンパレータの前記基準電圧とすることを特徴とする請求項１又は２に記載のスイッチングレギュレータ。
【請求項５】
前記誤差増幅回路は、
前記定電圧源から出力される電圧と前記出力電圧の時間平均値に比例する電圧との誤差を電流に変換して増幅する電圧−電流変換回路と、
前記電圧−電流変換回路から出力される電流を電圧に変換するための抵抗素子を備え、
前記定電圧源から出力される電圧と前記出力電圧の時間平均値に比例する電圧との誤差を増幅した電圧を出力することを特徴とする、請求項４に記載のスイッチングレギュレータ。
【請求項６】
前記出力電圧補正回路は、
前記定電圧源から出力される電圧に比例する電流を出力する第１の電圧−電流変換回路と、
前記出力電圧に比例する電流を出力する第２の電圧−電流変換回路と、
前記第１の電圧−電流変換回路から出力される電流と前記第２の電圧−電流変換回路から出力される電流との差に比例する電圧を出力する電流−電圧変換回路を備え、
前記電流−電圧変換回路の出力電圧に基づいて前記コンパレータの前記基準電圧を生成することを特徴とする請求項１から３のうちのいずれか１つに記載のスイッチングレギュレータ。
【請求項７】
前記第１の電圧−電流変換回路は、
第１の抵抗素子と、
前記定電圧源に接続された反転入力端子と、前記第１の抵抗素子に接続された非反転入力端子とを有する第１のオペアンプと、
前記第１のオペアンプの出力端子に接続されたゲートと、前記第１の抵抗素子に接続されたソースとを有する第１のトランジスタと、
前記第１のトランジスタのドレインに接続されたソース及びゲートを有する第２のトランジスタと、
前記第２のトランジスタのゲートに接続されたゲートを有し、前記第２のトランジスタと同一の導電型である第３のトランジスタとを備え、
前記第１の抵抗素子と前記第１のオペアンプと前記第１のトランジスタから構成される第１のボルテージフォロワ回路により、前記定電圧源から出力される電圧に対応する電圧を前記第１の抵抗素子に発生させて、前記第２のトランジスタと前記第３のトランジスタで構成されるカレントミラー回路により前記第１の抵抗素子に流れる電流を前記第３のトランジスタに供給することで、前記定電圧源から出力される電圧に比例する電流を生成し、
前記第２の電圧−電流変換回路は、
第２の抵抗素子と、
前記出力電圧に比例する電圧が入力された反転入力端子と、前記第２の抵抗素子に接続された非反転入力端子とを有する第２のオペアンプと、
前記第２のオペアンプの出力端子に接続されたゲートと、前記第２の抵抗素子に接続されたソースと、前記第１の電圧−電流変換回路に接続されたドレインとを有する第４のトランジスタを備え、
前記第２の抵抗素子と前記第２のオペアンプと前記第２のトランジスタとから構成される第２のボルテージフォロワ回路により、前記定電圧源から出力される電圧に対応する電圧を第２の抵抗素子に発生させて、前記出力電圧に比例する電流を前記第４のトランジスタに供給し、
前記電流−電圧変換回路は、
前記第１の電圧−電流変換回路と前記第２の電圧−電流変換回路との間の接続部に接続された第３の抵抗素子を備え、
前記第１の電圧−電流変換回路から出力される電流と、前記第２の電圧−電流変換回路から出力される電流との差の電流を前記第３の抵抗素子に流し、前記第３の抵抗素子に誘起される電圧を得ることにより、電流−電圧変換することを特徴とする請求項６に記載のスイッチングレギュレータ。
【請求項８】
入力電圧と接地電圧との間に直列に接続された第１のスイッチ素子及び第２のスイッチ素子を用いて、前記入力電圧を所定の出力電圧に変換して出力するスイッチングレギュレータの制御方法であって、
前記スイッチングレギュレータは、
基準電圧を、前記出力電圧に比例する電圧と比較し、比較結果を示す出力信号を出力するコンパレータと、
前記コンパレータからの出力信号に応じて前記第１のスイッチ素子及び前記第２のスイッチ素子を交互にオン又はオフするように制御するスイッチ素子制御回路とを備え、
上記制御方法は、
定電圧源から出力される電圧及び前記出力電圧に基づいて、負帰還フィードバックにより前記基準電圧を生成するステップを含むことを特徴とするスイッチングレギュレータの制御方法。
【請求項９】
前記基準電圧を生成するステップは、
（ａ）前記定電圧源から出力される電圧と前記出力電圧の時間平均値との線形結合値、もしくは、
（ｂ）前記定電圧源から出力される電圧と前記出力電圧の時間平均値との差と、前記定電圧源から出力される電圧との和との線形結合値
を前記基準電圧として生成することを特徴とする請求項８記載のスイッチングレギュレータの制御方法。

【図１】