スイッチング制御回路
【課題】リップルコンバータを安定に動作させつつ、外付け部品の点数を減少することが可能なスイッチング制御回路を提供する。
【解決手段】入力電圧から目的レベルの出力電圧を生成するために、入力電極に入力電圧が印加され、出力電極にインダクタを介して負荷が接続されるトランジスタをスイッチングするスイッチング制御回路であって、トランジスタのスイッチング周期毎に、出力電圧に基づいて出力電圧に応じた傾きで変化するスロープ電圧を生成する電圧生成回路と、目的レベルの出力電圧の基準となる基準電圧または出力電圧に応じた帰還電圧に、スロープ電圧を加算する加算回路と、基準電圧及び帰還電圧のうち、スロープ電圧が加算された何れか一方の電圧のレベルが、他方の電圧のレベルとなるとトランジスタをスイッチングする駆動回路と、を備える。
【解決手段】入力電圧から目的レベルの出力電圧を生成するために、入力電極に入力電圧が印加され、出力電極にインダクタを介して負荷が接続されるトランジスタをスイッチングするスイッチング制御回路であって、トランジスタのスイッチング周期毎に、出力電圧に基づいて出力電圧に応じた傾きで変化するスロープ電圧を生成する電圧生成回路と、目的レベルの出力電圧の基準となる基準電圧または出力電圧に応じた帰還電圧に、スロープ電圧を加算する加算回路と、基準電圧及び帰還電圧のうち、スロープ電圧が加算された何れか一方の電圧のレベルが、他方の電圧のレベルとなるとトランジスタをスイッチングする駆動回路と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング制御回路に関する。
【背景技術】
【０００２】
入力電圧から目的レベルの出力電圧を生成するスイッチング電源回路としては、リップルコンバータやヒステリシス制御レギュレータと呼ばれる方式の電源回路が知られている（例えば、特許文献１参照）。図２０は、一般的なオン時間固定方式のリップルコンバータ３００の一例を示す図である。制御回路４１０は、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆより低くなると、ＮＭＯＳトランジスタ４２０を所定時間オンする。この結果、出力電圧Ｖｏｕｔは上昇することになる。そして、負荷の影響によって出力電圧Ｖｏｕｔが低下し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆより低くなると、制御回路４１０は再度ＮＭＯＳトランジスタ４２０を所定時間オンする。このような動作が繰り返されることにより、目的レベルの出力電圧Ｖｏｕｔが生成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１０４９４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、リップルコンバータ３００において、出力電圧Ｖｏｕｔのリップル電圧を小さくするために、ＥＳＲ（Equivalent Series Resistance：等価直列抵抗）の小さいセラミック型のコンデンサ４４０が用いられることがある。このような場合、帰還電圧Ｖｆｂに含まれるリップル電圧が小さくなるため、リップルコンバータ３００が安定に動作しなくなることがある。したがって、リップルコンバータ３００を安定に動作させるために、例えば、帰還電圧Ｖｆｂの利得及び位相を調整する調整回路（不図示）や、インダクタ４３０に流れる電流に基づいてリップル電圧を生成し、帰還電圧Ｖｆｂに加算する回路（不図示）が用いられる（特許文献１参照）。しかしながら、一般に、これらの回路に含まれる抵抗、容量等の素子の値は大きいため、制御回路４１０を集積化した際には、調整回路等を制御回路４１０に含めることができず、リップルコンバータ３００の外付け部品の点数が増加する。
【０００５】
本発明は上記課題を鑑みてなされたものであり、リップルコンバータを安定に動作させつつ、外付け部品の点数を減少することが可能なスイッチング制御回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の一つの側面に係る、入力電圧から目的レベルの出力電圧を生成するために、入力電極に前記入力電圧が印加され、出力電極にインダクタを介して負荷が接続されるトランジスタをスイッチングするスイッチング制御回路であって、前記トランジスタのスイッチング周期毎に、前記出力電圧に基づいて前記出力電圧に応じた傾きで変化するスロープ電圧を生成する電圧生成回路と、前記目的レベルの出力電圧の基準となる基準電圧または前記出力電圧に応じた帰還電圧に、前記スロープ電圧を加算する加算回路と、前記基準電圧及び前記帰還電圧のうち、前記スロープ電圧が加算された何れか一方の電圧のレベルが、他方の電圧のレベルとなると前記トランジスタをスイッチングする駆動回路と、を備える。
【発明の効果】
【０００７】
リップルコンバータを安定に動作させつつ、外付け部品の点数を減少することが可能なスイッチング制御回路を提供できる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態であるリップルコンバータ１０ａの構成を示す図である。
【図２】レベルシフト回路５１，５２及びコンパレータ５５の構成を示す図である。
【図３】電流生成回路６１の構成を示す図である。
【図４】パルス信号Ｖｐ２がＨレベルからＬレベルに変化した際の電圧Ｖ１の波形の一例を示す図である。
【図５】リップルコンバータ１０ａの主要な波形を示す図である。
【図６】リップルコンバータ１０ａの主要な波形を示す図である。
【図７】本発明の第２の実施形態であるリップルコンバータ１０ｂの構成を示す図である。
【図８】電流生成回路６３の構成を示す図である。
【図９】リップルコンバータ１０ｂの主要な波形を示す図である。
【図１０】本発明の第３の実施形態であるリップルコンバータ１０ｃの構成を示す図である。
【図１１】リップルコンバータ１０ｃの主要な波形を示す図である。
【図１２】本発明の第４の実施形態であるリップルコンバータ１１ａの構成を示す図である。
【図１３】リップルコンバータ１１ａの主要な波形を示す図である。
【図１４】リップルコンバータ１１ａの主要な波形を示す図である。
【図１５】本発明の第５の実施形態であるリップルコンバータ１１ｂの構成を示す図である。
【図１６】リップルコンバータ１１ｂの主要な波形を示す図である。
【図１７】本発明の第６の実施形態であるリップルコンバータ１２の構成を示す図である。
【図１８】リップルコンバータ１２の主要な波形を示す図である。
【図１９】リップルコンバータ１２の主要な波形を示す図である。
【図２０】一般的なリップルコンバータ３００の構成を示す図である。
【発明を実施するための形態】
【０００９】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１０】
＜＜＜第１の実施形態＞＞＞
図１は、本発明の第１の実施形態であるオン時間固定方式のリップルコンバータ１０ａの構成を示す図である。リップルコンバータ１０ａは、例えば、入力電圧Ｖｉｎから目的レベルの出力電圧Ｖｏｕｔを生成する回路であり、制御ＩＣ（Integrated Circuit）２０ａ、ＮＭＯＳトランジスタ３０，３１、インダクタ３２、コンデンサ３３、抵抗３４〜３６を含んで構成されている。また、リップルコンバータ１０ａでは、リップルコンバータ１０ａを安定に動作させるため、出力電圧Ｖｏｕｔのレベルに応じた傾きで変化するスロープ電圧Ｖｓが基準電圧Ｖｒｅｆに加算されている。
【００１１】
負荷１５は、例えばＣＰＵ（Central Processing Unit）等の集積回路であり、出力電圧Ｖｏｕｔを電源電圧として動作する。
制御ＩＣ２０ａ（スイッチング制御回路）は、出力電圧Ｖｏｕｔを抵抗３５，３６で分圧した帰還電圧Ｖｆｂに基づいて、ＮＭＯＳトランジスタ３０，３１をスイッチングする集積回路である。制御ＩＣ２０ａは、端子Ａ，ＦＢ，ＯＵＴ１，ＯＵＴ２を備えている。
端子Ａには、出力電圧Ｖｏｕｔが印加され、端子ＦＢには、帰還電圧Ｖｆｂが印加される。
端子ＯＵＴ１には、ＮＭＯＳトランジスタ３０のゲート電極が接続され、端子ＯＵＴ２には、ＮＭＯＳトランジスタ３１のゲート電極が接続される。
【００１２】
また、制御ＩＣ２０は、基準電圧生成回路５０、レベルシフト回路５１，５２、抵抗５３，５４、コンパレータ５５、パルス信号生成回路５６，６０、駆動回路５７、及び電流生成回路６１を含んで構成される。
【００１３】
基準電圧生成回路５０は、例えば、バンドギャップ電圧等の所定の基準電圧Ｖｒｅｆを生成する。
レベルシフト回路５１は、基準電圧Ｖｒｅｆのレベルをシフトした電圧ＶＡを抵抗５３の一端に出力する回路であり、図２に示すように、ＰＮＰトランジスタＱ１及び定電流源７０を含んで構成される。ＰＮＰトランジスタＱ１及び定電流源７０は、エミッタフォロワを構成するため、電圧ＶＡ＝Ｖｒｅｆ＋Ｖｂｅ１（Ｖｂｅ１：ＰＮＰトランジスタＱ１のベース−エミッタ電圧）となる。なお、電圧Ｖｃｃは、例えば制御ＩＣ２０ａの内部で生成されるいわゆる内部電源の電圧である。
レベルシフト回路５２は、帰還電圧Ｖｆｂのレベルをシフトした電圧ＶＢを抵抗５４の一端に出力する回路であり、ＰＮＰトランジスタＱ２及び定電流源７１を含んで構成される。ＰＮＰトランジスタＱ２及び定電流源７１は、エミッタフォロワを構成するため、電圧ＶＢ＝Ｖｆｂ＋Ｖｂｅ２（Ｖｂｅ２：ＰＮＰトランジスタＱ２のベース−エミッタ電圧）となる。なお、電圧Ｖｂｅ１及び電圧Ｖｂｅ２が等しくなるよう、定電流源７０と定電流源７１の電流値が等しくなるよう設計されている。
【００１４】
抵抗５３の他端は、コンパレータ５５の非反転入力端子に接続され、抵抗５４の他端は、コンパレータ５５の反転入力端子に接続される。ここでは、コンパレータ５５の非反転入力端子の電圧を電圧ＶＣとし、反転入力端子の電圧を電圧ＶＤとする。
コンパレータ５５は、電圧ＶＣ及び電圧ＶＤを比較し、比較結果を示す比較電圧Ｖｃｐを出力する。コンパレータ５５は、定電流源７２、ＮＰＮトランジスタＱ５，Ｑ６、ＰＮＰトランジスタＱ７，Ｑ８を含んで構成される。
【００１５】
定電流源７２及びＮＰＮトランジスタＱ５，Ｑ６は差動入力回路を構成し、ＰＮＰトランジスタＱ７，Ｑ８の夫々は電流源として動作する。このため、コンパレータ５５は、電圧ＶＤが電圧ＶＣより高くなると、ローレベル（以下、“Ｌ”レベル）の比較電圧Ｖｃｐを出力し、電圧ＶＤが電圧ＶＣより低くなると、ハイレベル（以下、“Ｈ”レベル）の比較電圧Ｖｃｐを出力する。
パルス信号生成回路５６は、いわゆるワンショット回路であり、比較電圧Ｖｃｐが“Ｈ”レベルとなると、所定時間Ｔ１だけ“Ｈ”レベルとなるパルス信号Ｖｐ１を生成する。
【００１６】
駆動回路５７は、パルス信号Ｖｐ１が“Ｈ”レベルとなると、“Ｌ”レベルの駆動信号Ｖｄｒ２を出力してＮＭＯＳトランジスタ３１をオフした後、“Ｈ”レベルの駆動信号Ｖｄｒ１を所定時間Ｔ１だけ出力してＮＭＯＳトランジスタ３０をオンする。また、駆動回路５７は、パルス信号Ｖｐ１が“Ｌ”レベルとなると、“Ｌ”レベルの駆動信号Ｖｄｒ１を出力してＮＭＯＳトランジスタ３０をオフした後、“Ｈ”レベルの駆動信号Ｖｄｒ２を出力してＮＭＯＳトランジスタ３１をオンする。このように、駆動回路５７は、ＮＭＯＳトランジスタ３０，３１がともにオンしないよう、いわゆるデッドタイムを設けてＮＭＯＳトランジスタ３０，３１を相補的にスイッチングする。
【００１７】
パルス信号生成回路６０は、スイッチング周期毎、例えば、ＮＭＯＳトランジスタ３０がオンされる直前のデッドタイムの期間毎に“Ｈ”レベルとなるパルス信号Ｖｐ２を生成する。つまりパルス信号生成回路６０は、駆動信号Ｖｄｒ１が“Ｌ”レベルであり、駆動信号Ｖｄｒ２が“Ｈ”レベルから“Ｌ”レベルとなる間に“Ｈ”レベルのパルス信号Ｖｐ２を出力する。
電流生成回路６１は、パルス信号Ｖｐ２が“Ｈ”レベルから“Ｌ”レベルに変化する毎に、出力電圧Ｖｏｕｔのレベルに応じた傾きで変化する電流Ｉｒを生成する。具体的には、パルス信号Ｖｐ２が“Ｈ”レベルの間には、ゼロとなり、パルス信号Ｖｐ２が“Ｌ”レベルとなると、出力電圧Ｖｏｕｔのレベルに応じた傾きで増加する電流Ｉｒを生成する。そして、電流生成回路６１は、抵抗５３とコンパレータ５５の非反転入力端子とが接続されるノードに電流Ｉｒを供給することにより、基準電圧Ｖｒｅｆのレベルを変化させる。
【００１８】
ここで、抵抗５３の抵抗値をＲとし、電流Ｉｒの電流値をＩｒとし、コンパレータ５５の入力インピーダンスを無限大とすると、電圧ＶＣは、
ＶＣ＝ＶＡ＋Ｉｒ×Ｒ＝Ｖｒｅｆ＋Ｖｂｅ１＋Ｉｒ×Ｒ・・・（１）
となる。
また、電流生成回路６１は、電圧Ｖｂｅ１及び電圧Ｖｂｅ２が等しくなるよう、すなわちコンパレータ５５のオフセットがキャンセルされるよう、レベルシフト回路５２及び抵抗５４が接続されるノードに対して電流Ｉｒを供給する。
このため、電圧ＶＤは、
ＶＤ＝ＶＢ＝Ｖｆｂ＋Ｖｂｅ２＝Ｖｆｂ＋Ｖｂｅ１・・・（２）
となる。なお、電流生成回路６１及び抵抗５３は、電圧生成回路に相当し、レベルシフト回路５１及び抵抗５３は、加算回路に相当する。また、電流生成回路６１の詳細については後述する。
【００１９】
ＮＭＯＳトランジスタ３０は、ハイサイドのパワートランジスタであり、ドレイン電極（入力電極）には入力電圧Ｖｉｎが印加され、ソース電極（出力電極）は、ＮＭＯＳトランジスタ３１のドレイン電極及びインダクタ３２が接続される。
ＮＭＯＳトランジスタ３１は、ローサイドのパワートランジスタであり、ソース電極は接地され、ドレイン電極にはインダクタ３２が接続されている。
【００２０】
インダクタ３２及びコンデンサ３３は、ＮＭＯＳトランジスタ３０，３１が接続されるノードの電圧を平滑化するＬＣフィルタである。ここでは、インダクタ３２に流れる電流をインダクタ電流ＩＬとする。
抵抗３４は、コンデンサ３３の等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）である。なお、コンデンサ３３は、例えばセラミック型のコンデンサであるため、抵抗３４の抵抗値は、例えば数ｍΩ等の小さい値となる。このため、出力電圧Ｖｏｕｔに含まれるリップル電圧も小さくなる。
【００２１】
＝＝電流生成回路６１の詳細＝＝
ここで図３を参照しつつ、電流生成回路６１の具体的な構成について説明する。電流生成回路６１は、充放電回路８０及び電圧電流変換回路８１を含んで構成される。
【００２２】
充放電回路８０は、パルス信号Ｖｐ２が“Ｈ”レベルから“Ｌ”レベルに変化する毎に放電されたコンデンサ９４を充電し、出力電圧Ｖｏｕｔのレベルに応じた傾きで変化する電圧Ｖ１を生成する。充放電回路８０は、抵抗９０〜９２、オペアンプ９３、コンデンサ９４、ＮＰＮトランジスタＱ１０、ＰＮＰトランジスタＱ１１，Ｑ１２、及び、ＮＭＯＳトランジスタＭ１を含んで構成される。
抵抗９０及び抵抗９１は、出力電圧Ｖｏｕｔを分圧した電圧をオペアンプ９３の非反転入力端子に印加する。
【００２３】
また、ＮＰＮトランジスタＱ１０のベース電極は、オペアンプ９３の出力に接続され、エミッタ電極は、オペアンプ９３の反転入力端子に接続されている。したがって、オペアンプ９３は、反転入力端子の電圧が非反転入力端子に印加された電圧に一致するように、ＮＰＮトランジスタＱ１０を制御する。この結果、抵抗９２に印加される電圧は分圧電圧に等しくなるため、ＮＰＮトランジスタＱ１０には、抵抗９２の抵抗値に反比例し、出力電圧Ｖｏｕｔのレベルに比例した電流Ｉ１が流れる。また、電流Ｉ１は、ダイオード接続されたＰＮＰトランジスタＱ１１に流れる。
【００２４】
ＰＮＰトランジスタＱ１１，Ｑ１２は、カレントミラー回路を構成するため、ＰＮＰトランジスタＱ１２に流れる電流Ｉ２も、出力電圧Ｖｏｕｔに比例した電流となる。ＰＮＰトランジスタＱ１２のコレクタ電極には、ＮＭＯＳトランジスタＭ１のドレイン電極及びコンデンサ９４が接続されている。したがって、例えば、パルス信号Ｖｐ２が“Ｈ”レベルの場合、ＮＭＯＳトランジスタＭ１はオンとなるため、コンデンサ９４の充電電圧である電圧Ｖ１はほぼゼロとなる。一方、パルス信号Ｖｐ２が“Ｌ”レベルの場合、ＮＭＯＳトランジスタＭ１はオフとなるため、電圧Ｖ１は、出力電圧Ｖｏｕｔに比例した電流Ｉ２により充電される。つまり、充放電回路８０は、図４に示すように、パルス信号Ｖｐ２が“Ｈ”レベルから“Ｌ”レベルとなるとコンデンサ９４を充電し、電圧Ｖ１のレベルをゼロから出力電圧Ｖｏｕｔのレベルに比例した傾きで上昇させる。
【００２５】
電圧電流変換回路８１は、電圧Ｖ１のレベルに応じた値の電流Ｉｒを生成する回路であり、定電流源９５、抵抗９６、ＰＮＰトランジスタＱ２０，Ｑ２２〜Ｑ２４、及びＮＰＮトランジスタＱ２１を含んで構成される。
【００２６】
ＰＮＰトランジスタＱ２０及び定電流源９５は、エミッタフォロワ回路を構成する。このため、ＰＮＰトランジスタＱ２０のエミッタ電極には、電圧Ｖ１に応じた電圧Ｖ２（＝Ｖ１＋Ｖｂｅ２０）が生成される。なお、ここでは、ＰＮＰトランジスタＱ２０のベース−エミッタ間電圧をＶｂｅ２０としている。
【００２７】
ＮＰＮトランジスタＱ２１のベース電極には、電圧Ｖ２が印加され、エミッタ電極には抵抗９６が接続されている。本実施形態では、電圧Ｖ１がゼロとなり、電圧Ｖ２が前述のＶｂｅ２０となる際には、ＮＰＮトランジスタＱ２１はオフするよう設計されている。このため、電圧Ｖ１がゼロの場合、ＮＰＮトランジスタＱ２１に流れる電流Ｉｒはゼロとなる。一方、電圧Ｖ１がゼロから上昇すると、ＮＰＮトランジスタＱ２１には、抵抗９６の抵抗値に反比例し、電圧Ｖ２のレベルに比例した電流Ｉｒが流れる。
【００２８】
また、電流Ｉｒは、ダイオード接続されたＰＮＰトランジスタＱ２２に流れ、ＰＮＰトランジスタＱ２２〜Ｑ２４は、カレントミラー回路を構成する。本実施形態では、ＰＮＰトランジスタＱ２２〜Ｑ２４のトランジスタサイズは同じであるため、ＰＮＰトランジスタＱ２３，２４は、電圧Ｖ２のレベルに比例した電流Ｉｒを供給する電流源として動作する。
【００２９】
ところで、電圧Ｖ２は、電圧Ｖ１と同様に出力電圧Ｖｏｕｔのレベルに比例した傾きで変化する。このため、電流Ｉｒも出力電圧Ｖｏｕｔのレベルに比例した傾きで変化することになる。
【００３０】
＝＝リップルコンバータ１０ａの動作＝＝
ここで、図１及び図５を参照しつつ、リップルコンバータ１０ａの動作について説明する。なお、本実施形態では、出力電圧Ｖｏｕｔに含まれるリップル電圧は十分小さいため、帰還電圧Ｖｆｂに含まれるリップル電圧も十分小さくなる。つまり、目的レベルの出力電圧Ｖｏｕｔが生成されている際の帰還電圧Ｖｆｂのレベル、すなわち、電圧ＶＤのレベルはほぼ一定となる。
【００３１】
まず、時刻ｔ０に電圧ＶＣ（一方の電圧）のレベルが上昇して電圧ＶＤ（他方の電圧）のレベルとなると、比較電圧Ｖｃｐは“Ｈ”レベルとなるため、“Ｈ”レベルのパルス信号Ｖｐ１が出力される。このため、ＮＭＯＳトランジスタ３１をオフすべく駆動信号Ｖｄｒ２が“Ｌ”レベルとなり、パルス信号Ｖｐ２は“Ｈ”レベルとなる。この結果、電流生成回路６１が供給する電流Ｉｒはゼロとなり、電圧ＶＣはＶＣ＝Ｖｒｅｆ＋Ｖｂｅ１まで低下する。
【００３２】
そして、時刻ｔ０からデッドタイムだけ経過した時刻ｔ１となると、ＮＭＯＳトランジスタ３０をオンすべく、駆動信号Ｖｄｒ１が“Ｈ”レベルとなる。この結果、パルス信号Ｖｐ２は“Ｌ”レベルになるため、電流Ｉｒは出力電圧Ｖｏｕｔのレベルに比例した傾きで増加する。また、電圧ＶＣも電流Ｉｒと同様に、出力電圧Ｖｏｕｔのレベルに比例した傾きで上昇する。
【００３３】
時刻ｔ１から所定時間Ｔ１だけ経過した時刻ｔ２となると、ＮＭＯＳトランジスタ３０をオフすべく、駆動信号Ｖｄｒ１は“Ｌ”レベルとなる。そして、時刻ｔ２からデッドタイムだけ経過した時刻ｔ３となると、ＮＭＯＳトランジスタ３１をオンすべく、駆動信号Ｖｄｒ２は“Ｈ”レベルとなる。
【００３４】
その後、時刻ｔ４において、電圧ＶＣのレベルが上昇して電圧ＶＤのレベルとなると、再び時刻ｔ０の動作が繰り返される。
【００３５】
ところで、ＮＭＯＳトランジスタ３０がオフ、ＮＭＯＳトランジスタ３１がオンされている際のインダクタ３２の両端電圧は、出力電圧Ｖｏｕｔとなる。このため、ＮＭＯＳトランジスタ３１がオンされている時間において、インダクタ電流ＩＬは、出力電圧Ｖｏｕｔのレベルに比例し、インダクタ３２のインダクタンスＬに反比例する傾きで減少する。なお、インダクタンスＬは所定値であるため、ＮＭＯＳトランジスタ３１がオンされている時間のインダクタ電流ＩＬは、実質的に出力電圧Ｖｏｕｔのレベルに比例する。
【００３６】
リップルコンバータ１０ａでは、リップル電圧、もしくはリップル電圧と相似形の電圧が基準電圧Ｖｒｅｆに加算されていないが、リップル電圧の変化と同様に変化する傾きの電圧（Ｉｒ×Ｒ）が、ＮＭＯＳトランジスタ３０がオフの期間に基準電圧Ｖｒｅｆに加算されている。つまり、本実施形態では、ＮＭＯＳトランジスタ３０がオンするタイミングを検出するために、ＮＭＯＳトランジスタ３０がオフしている期間（例えば、時刻ｔ２〜時刻ｔ４）に、リップル電圧の傾き（Ｖｏｕｔ／Ｌに比例）と同様の傾き（Ｖｏｕｔに比例）で電圧ＶＣを変化させている。
【００３７】
したがって、リップルコンバータ１０ａは、例えばリップル電圧が基準電圧Ｖｒｅｆに加算された一般的なリップルコンバータと同様に、安定に動作する。つまり、リップルコンバータ１０ａは、インダクタ電流ＩＬ等を検出する外付け部品等を用いることなく、安定に動作する。
【００３８】
＝＝電圧ＶＣの変化のタイミングについて＝＝
リップルコンバータ１０ａでは、時刻ｔ１のタイミングで電圧ＶＣを上昇させることとした。ただし、リップルコンバータ１０ａの動作を安定させるためには、ＮＭＯＳトランジスタ３０がオフされている時間の電圧ＶＣの傾き（Ｖｏｕｔに比例）が、リップル電圧の傾き（Ｖｏｕｔ／Ｌに比例）と同様であれば良い。このため、例えば、図１に示すように、パルス信号生成回路６０の代わりにパルス信号生成回路６２を用いても良い。
【００３９】
パルス信号生成回路６２は、例えば図６に示すように、駆動信号Ｖｄｒ２が“Ｌ”レベルとなってから、駆動信号Ｖｄｒ１が“Ｌ”レベルとなるまでの間、“Ｈ”レベルのパルス信号Ｖｐ２を出力する。このような場合、電圧ＶＣは時刻ｔ２から上昇することになるが、ＮＭＯＳトランジスタ３０がオフされている時間の電圧ＶＣの傾きは、リップル電圧の傾きと同様になる。したがって、このような場合であっても、リップルコンバータ１０ａは、安定に動作する。
【００４０】
＜＜＜第２の実施形態＞＞＞
図７は、本発明の第２の実施形態であるオン時間固定方式のリップルコンバータ１０ｂの構成を示す図である。
【００４１】
リップルコンバータ１０ｂでは、リップルコンバータ１０ｂを安定に動作させるため、出力電圧Ｖｏｕｔのレベルに応じた傾きで変化するスロープ電圧Ｖｓが帰還電圧Ｖｆｂに加算されている。本明細書では、例えば図１にあるブロックと同じ符号の付されたブロックは同じである。図１と図７とを比較すると、制御ＩＣ２０ｂでは、電流生成回路６１の代わりに電流生成回路６３が設けられている。
【００４２】
電流生成回路６３は、パルス信号Ｖｐ２が“Ｈ”レベルから“Ｌ”レベルに変化する毎に、出力電圧Ｖｏｕｔのレベルに応じた傾きで変化するソース電流（電流Ｉｒ，２×Ｉｒ（以下、２Ｉｒと記載する））、及びシンク電流（電流Ｉｒ）を生成する。
【００４３】
図８は、電流生成回路６３の詳細を示す図である。電流生成回路６３は、充放電回路８０及び、電圧電流変換回路８２を含んで構成される。図８と、図３とにおいて、同じ符号の付されたブロックは同じであるため、ここでは、ＰＮＰトランジスタＱ３０，３１、及びＮＰＮトランジスタＱ３２，３３について説明する。
【００４４】
ＰＮＰトランジスタＱ３０，Ｑ３１は、ＰＮＰトランジスタＱ２２とカレントミラー回路を構成する。ただし、ＰＮＰトランジスタＱ３０には、電流Ｉｒの２倍の電流（２Ｉｒ）が流れ、ＰＮＰトランジスタＱ３１には、電流Ｉｒが流れるよう設計されている。このため、ＰＮＰトランジスタＱ３０はソース電流である電流２Ｉｒを生成する。また、ダイオード接続されたＮＰＮトランジスタＱ３２と、ＮＰＮトランジスタＱ３３は同じ電流が流れるようなカレントミラー回路を構成する。このため、ＮＰＮトランジスタＱ３３は、シンク電流である電流Ｉｒを生成する。
【００４５】
また、図７に示すように、レベルシフト回路５２及び抵抗５４が接続されるノードには、電流２Ｉｒが供給され、抵抗５４及びコンパレータ５５の非反転入力端子が接続されるノードには、シンク電流である電流Ｉｒが流れる。
【００４６】
このため、抵抗５４の抵抗値をＲとすると、電圧ＶＤは、
ＶＤ＝ＶＢ−Ｉｒ×Ｒ＝Ｖｆｂ＋Ｖｂｅ２−Ｉｒ×Ｒ・・・（３）
となる。
また、電流生成回路６３は、電圧Ｖｂｅ１及び電圧Ｖｂｅ２が等しくなるよう、すなわちコンパレータ５５のオフセットがキャンセルされるよう、レベルシフト回路５１及び抵抗５３が接続されるノード対して電流Ｉｒを供給する。
このため、電圧ＶＣは、
ＶＣ＝ＶＡ＝Ｖｒｅｆ＋Ｖｂｅ１＝Ｖｒｅｆ＋Ｖｂｅ２・・・（４）
となる。
【００４７】
ところで、前述のように電流Ｉｒは、パルス信号Ｖｐ２が“Ｈ”レベルから“Ｌ”レベルに変化する毎に、出力電圧Ｖｏｕｔのレベルに比例して大きくなる。このため、電圧ＶＤは、パルス信号Ｖｐ２が“Ｈ”レベルから“Ｌ”レベルに変化する毎に、出力電圧Ｖｏｕｔのレベルに比例した傾きで低下することになる。
【００４８】
＝＝リップルコンバータ１０ｂの動作＝＝
図７及び図９を参照しつつ、リップルコンバータ１０ｂの動作について説明する。なお、ここでは、基準電圧Ｖｒｅｆのレベル及び電圧Ｖｂｅ１のレベルは一定であるため、電圧ＶＣのレベルも一定となる。
【００４９】
まず、時刻ｔ１０に電圧ＶＤのレベルが低下して電圧ＶＣのレベルとなると、比較電圧Ｖｃｐは“Ｈ”レベルとなるため、“Ｈ”レベルのパルス信号Ｖｐ１が出力される。このため、ＮＭＯＳトランジスタ３１をオフすべく駆動信号Ｖｄｒ２が“Ｌ”レベルとなり、パルス信号Ｖｐ２は“Ｈ”レベルとなる。この結果、電流生成回路６３が生成する電流Ｉｒはゼロとなり、電圧ＶＤはＶＤ＝Ｖｆｂ＋Ｖｂｅ２まで上昇する。
【００５０】
そして、時刻ｔ１０からデッドタイムだけ経過した時刻ｔ１１となると、ＮＭＯＳトランジスタ３０をオンすべく、駆動信号Ｖｄｒ１が“Ｈ”レベルとなる。この結果、パルス信号Ｖｐ２は“Ｌ”レベルになるため、電流Ｉｒは出力電圧Ｖｏｕｔのレベルに比例した傾きで増加する。したがって、電圧ＶＤは、出力電圧Ｖｏｕｔのレベルに比例した傾きで低下する。
【００５１】
時刻ｔ１１から所定時間Ｔ１だけ経過した時刻ｔ１２となると、ＮＭＯＳトランジスタ３０をオフすべく、駆動信号Ｖｄｒ１は“Ｌ”レベルとなる。そして、時刻ｔ１２からデッドタイムだけ経過した時刻ｔ１３となると、ＮＭＯＳトランジスタ３１をオンすべく、駆動信号Ｖｄｒ２は“Ｈ”レベルとなる。
【００５２】
その後、時刻ｔ１４において、電圧ＶＤのレベルが低下して電圧ＶＣのレベルとなると、再び時刻ｔ１０の動作が繰り返される。
【００５３】
ところで、ＮＭＯＳトランジスタ３０がオフされている時間（例えば、時刻ｔ１２〜ｔ時刻１４）の電圧ＶＤの傾き（Ｖｏｕｔに比例）は、ＮＭＯＳトランジスタ３０がオフされている時間のリップル電圧の傾き（Ｖｏｕｔ／Ｌに比例）と同様である。したがって、リップルコンバータ１０ｂは、ＮＭＯＳトランジスタ３０がオフされている時間において、例えばリップル電圧が帰還電圧Ｖｆｂに加算された一般的なリップルコンバータと同様に、安定に動作をする。
【００５４】
なお、リップルコンバータ１０ｂの動作を安定させるためには、ＮＭＯＳトランジスタ３０がオフされている時間における電圧ＶＤの傾き（Ｖｏｕｔに比例）が、リップル電圧の傾き（Ｖｏｕｔ／Ｌに比例）と同様であれば良い。このため、例えば、パルス信号生成回路６０の代わりにパルス信号生成回路６２を用い、電圧ＶＤを時刻ｔ１２から低下させても良い。
【００５５】
＜＜＜第３の実施形態＞＞＞
図１０は、本発明の第３の実施形態であるオン時間固定方式のリップルコンバータ１０ｃの構成を示す図である。
【００５６】
リップルコンバータ１０ｃでは、リップルコンバータ１０ｃを安定に動作させるため、出力電圧Ｖｏｕｔのレベルに応じた傾きで変化するスロープ電圧Ｖｓが、基準電圧Ｖｒｅｆ及び帰還電圧Ｖｆｂの両方に加算されている。なお、図１０の制御ＩＣ２０ｃと、図７の制御ＩＣ２０ｂとを比較すると、電流生成回路６３から電流Ｉｒが、抵抗５３及びコンパレータ５５の非反転入力端子が接続されたノードに供給されている以外は同じである。なお、電流Ｉｒが、抵抗５３及びコンパレータ５５の非反転入力端子が接続されたノードに供給されている構成は、図１に示した場合と同様である。
【００５７】
このため、電圧ＶＣは、式（１）で表されることになり、電圧ＶＤは、式（３）で表されることになる。
ＶＣ＝ＶＡ＋Ｉｒ×Ｒ＝Ｖｒｅｆ＋Ｖｂｅ１＋Ｉｒ×Ｒ・・・（１）
ＶＤ＝ＶＢ−Ｉｒ×Ｒ＝Ｖｆｂ＋Ｖｂｅ２−Ｉｒ×Ｒ・・・（３）
【００５８】
つまり、パルス信号Ｖｐ２が“Ｈ”レベルから“Ｌ”レベルに変化する毎に、電圧ＶＣは、出力電圧Ｖｏｕｔのレベルに比例した傾きで上昇し、電圧ＶＤは、出力電圧Ｖｏｕｔのレベル比例した傾きで低下する。したがって、図１１に示すように、リップルコンバータ１０ｃは、図５、及び図９に示したリップルコンバータ１０ａ，１０ｂと同様に動作する。なお、図１１において、ＮＭＯＳトランジスタ３０がオフされている時間における電圧ＶＣ，ＶＤの傾き（Ｖｏｕｔに比例）は、リップル電圧の傾き（Ｖｏｕｔ／Ｌに比例）と同様である。このため、リップルコンバータ１０ｃは、リップルコンバータ１０ａ等と同様に、安定に動作する。
【００５９】
なお、式（１）における電圧Ｉｒ×Ｒは、第１スロープ電圧に相当し、式（３）における電圧（−Ｉｒ）×Ｒは、第２スロープ電圧に相当する。また、電流生成回路６３及び抵抗５３は、第１電圧生成回路に相当し、電流生成回路６３及び抵抗５４は、第２電圧生成回路に相当する。さらに、レベルシフト回路５１及び抵抗５３は、第１加算回路に相当し、レベルシフト回路５２及び抵抗５４は、第２加算回路に相当する。
【００６０】
＜＜＜第４の実施形態＞＞＞
図１２は、本発明の第４の実施形態であるオフ時間固定方式のリップルコンバータ１１ａの構成を示す図である。リップルコンバータ１１ａでは、リップルコンバータ１１ａを安定に動作させるため、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの差のレベルに応じた傾きで変化するスロープ電圧Ｖｓが基準電圧Ｖｒｅｆに加算されている。
【００６１】
なお、図１２の構成と、例えば図１の構成を比較すると、制御ＩＣ２１ａに含まれるブロックのうち、パルス信号生成回路１００，１０２、駆動回路１０１、及び減算回路１０３以外の構成は同じである。このため、ここでは、図１と異なるブロックについて説明する。
【００６２】
パルス信号生成回路１００は、いわゆるワンショット回路であり、比較電圧Ｖｃｐが“Ｌ”レベルとなると、所定時間Ｔ２だけ“Ｌ”レベルとなるパルス信号Ｖｐ３を生成する。
駆動回路１０１は、パルス信号Ｖｐ３が“Ｌ”レベルとなると、ＮＭＯＳトランジスタ３０をオフした後、ＮＭＯＳトランジスタ３１をオンする。そして、駆動回路１０１は、パルス信号Ｖｐ１が“Ｌ”レベルとなってから、所定時間Ｔ２だけ経過する直前（所定時間Ｔ２からデッドタイムだけ短いタイミング）に、ＮＭＯＳトランジスタ３１をオフする。さらに、駆動回路１０１は、駆動回路１０１は、パルス信号Ｖｐ１が“Ｌ”レベルとなってから、所定時間Ｔ２だけ経過すると、ＮＭＯＳトランジスタ３０をオンする。
【００６３】
このように、駆動回路１０１は、ＮＭＯＳトランジスタ３０，３１がともにオンしないよう、デッドタイムを設けてＮＭＯＳトランジスタ３０，３１を相補的にスイッチングする。
【００６４】
パルス信号生成回路１０２は、スイッチング周期毎、例えば、ＮＭＯＳトランジスタ３１がオンされる直前のデッドタイムの期間毎に“Ｈ”レベルとなるパルス信号Ｖｐ４を生成する。
減算回路１０３は、端子Ｂを介して入力される入力電圧Ｖｉｎと、端子Ａを介して入力される出力電圧Ｖｏｕｔとの差を演算し、演算結果である差電圧Ｖｉｎ−Ｖｏｕｔを電流生成回路６３に出力する。
【００６５】
したがって、電流生成回路６３は、パルス信号Ｖｐ４が“Ｈ”レベルから“Ｌ”レベルに変化する毎に、差電圧Ｖｉｎ−Ｖｏｕｔのレベルに応じた傾きで変化するソース電流（電流Ｉｒ，２Ｉｒ）、及びシンク電流（電流Ｉｒ）を生成する。このため、電圧ＶＣは、
ＶＣ＝ＶＡ−Ｉｒ×Ｒ＝Ｖｒｅｆ＋Ｖｂｅ１−Ｉｒ×Ｒ・・・（５）
となり、電圧ＶＤは、
ＶＤ＝ＶＢ＝Ｖｆｂ＋Ｖｂｅ２・・・（６）
となる。
【００６６】
＝＝リップルコンバータ１１ａの動作＝＝
図１３を参照しつつ、リップルコンバータ１１ａの動作について説明する。なお、前述のように、本実施形態では出力電圧Ｖｏｕｔに含まれるリップル電圧は十分小さいため、帰還電圧Ｖｆｂのレベル、すなわち、電圧ＶＤのレベルはほぼ一定となる。
【００６７】
まず、時刻ｔ３０に電圧ＶＣのレベルが低下して電圧ＶＤのレベルとなると、比較電圧Ｖｃｐは“Ｌ”レベルとなるため、“Ｌ”レベルのパルス信号Ｖｐ３が出力される。このため、駆動信号Ｖｄｒ１も“Ｌ”レベルとなり、パルス信号Ｖｐ４は“Ｈ”レベルとなる。この結果、電流生成回路６３が供給する電流Ｉｒはゼロとなり、電圧ＶＣはＶＣ＝Ｖｒｅｆ＋Ｖｂｅ１まで上昇する。
【００６８】
そして、時刻ｔ３０からデッドタイムだけ経過した時刻ｔ３１となると、ＮＭＯＳトランジスタ３１をオンすべく、駆動信号Ｖｄｒ２が“Ｈ”レベルとなる。この結果、パルス信号Ｖｐ４は“Ｌ”レベルになるため、電流Ｉｒは差電圧Ｖｉｎ−Ｖｏｕｔのレベルに比例した傾きで増加する。一方、電圧ＶＣは、電流Ｉｒの増加に伴い、差電圧Ｖｉｎ−Ｖｏｕｔのレベルに比例した傾きで低下する。
【００６９】
時刻ｔ３０から所定時間Ｔ２だけ経過する直前の時刻ｔ３２となると、ＮＭＯＳトランジスタ３１をオフすべく、駆動信号Ｖｄｒ２は“Ｌ”レベルとなる。そして、時刻ｔ３０から所定時間Ｔ２だけ経過した時刻ｔ３３となると、ＮＭＯＳトランジスタ３０をオンすべく、駆動信号Ｖｄｒ１は“Ｈ”レベルとなる。
【００７０】
その後、時刻ｔ３４において、電圧ＶＣのレベルが低下して電圧ＶＤのレベルとなると、再び時刻ｔ３０の動作が繰り返される。
【００７１】
ところで、ＮＭＯＳトランジスタ３０がオン、ＮＭＯＳトランジスタ３１がオフされている際のインダクタ３２の両端電圧は、Ｖｉｎ−Ｖｏｕｔとなる。このため、ＮＭＯＳトランジスタ３０がオンされている時間において、インダクタ電流ＩＬは、差電圧Ｖｉｎ−Ｖｏｕｔのレベルに比例し、インダクタ３２のインダクタンスＬに反比例する傾きで増加する。なお、インダクタンスＬは所定値であるため、ＮＭＯＳトランジスタ３０がオンされている時間のインダクタ電流ＩＬは、実質的には、差電圧Ｖｉｎ−Ｖｏｕｔのレベルに比例する。
【００７２】
ところで、ＮＭＯＳトランジスタ３０がオンされている時間の電圧ＶＣの傾き（Ｖｉｎ−Ｖｏｕｔに比例）は、ＮＭＯＳトランジスタ３０がオンされている時間のリップル電圧の傾き（（Ｖｉｎ−Ｖｏｕｔ）／Ｌに比例）と同様である。
【００７３】
リップルコンバータ１１ａでは、リップル電圧等は基準電圧Ｖｒｅｆに加算されていないが、リップル電圧の変化（（Ｖｉｎ−Ｖｏｕｔ）／Ｌ）と同様に変化する傾きの電圧（−Ｉｒ×Ｒ）が、ＮＭＯＳトランジスタ３０がオンの期間に基準電圧Ｖｒｅｆに加算されている。つまり、本実施形態では、ＮＭＯＳトランジスタ３０がオフするタイミングを検出するために、ＮＭＯＳトランジスタ３０がオンしている期間（例えば、時刻ｔ３３〜時刻ｔ３４）に、リップル電圧の傾きと同様の傾きで電圧ＶＣを変化させている。
したがって、リップルコンバータ１１ａは、例えばリップル電圧が基準電圧Ｖｒｅｆに加算された一般的なリップルコンバータと同様に、安定に動作する。
【００７４】
＝＝電圧ＶＣの変化のタイミングについて＝＝
リップルコンバータ１１ａでは、時刻ｔ３１のタイミングで電圧ＶＣを低下させることとした。リップルコンバータ１１ａの動作を安定させるためには、ＮＭＯＳトランジスタ３０がオンされている時間の電圧ＶＣの傾き（Ｖｉｎ−Ｖｏｕｔに比例）が、リップル電圧の傾き（（Ｖｉｎ−Ｖｏｕｔ）／Ｌに比例）と同様であれば良い。
このため、例えば、図１２に示すように、パルス信号生成回路１０２の代わりにパルス信号生成回路１１０を用いても良い。
【００７５】
パルス信号生成回路１１０は、例えば図１４に示すように、駆動信号Ｖｄｒ１が“Ｌ”レベルの間、“Ｈ”レベルのパルス信号Ｖｐ４を出力する。このような場合、電圧ＶＣは時刻ｔ３３から低下することになるが、ＮＭＯＳトランジスタ３０がオンされている時間の電圧ＶＣの傾きは、リップル電圧の傾きと同様になる。したがって、このような場合であっても、リップルコンバータ１１ａは、安定に動作する。
【００７６】
＜＜＜第５の実施形態＞＞＞
図１５は、本発明の第５の実施形態であるオフ時間固定方式のリップルコンバータ１１ｂの構成を示す図である。
【００７７】
リップルコンバータ１１ｂでは、リップルコンバータ１１ｂを安定に動作させるため、差電圧Ｖｉｎ−Ｖｏｕｔのレベルに応じた傾きで変化するスロープ電圧Ｖｓが帰還電圧Ｖｆｂに加算されている。図１５の構成と、例えば図１２の構成を比較すると、制御ＩＣ２１ｂに含まれるブロックのうち、電流生成回路６１以外の構成は同じである。
【００７８】
電流生成回路６１からの電流Ｉｒは、レベルシフト回路５１及び抵抗５３が接続されるノードと、抵抗５４及びコンパレータ５５の反転入力端子が接続されたノードの夫々に供給される。
このため、電圧ＶＣは、
ＶＣ＝ＶＡ＝Ｖｒｅｆ＋Ｖｂｅ１・・・（７）
となり、電圧ＶＤは、
ＶＤ＝ＶＢ＋Ｉｒ×Ｒ＝Ｖｆｂ＋Ｖｂｅ２＋Ｉｒ×Ｒ・・・（８）
となる。したがって、パルス信号Ｖｐ４が“Ｈ”レベルから“Ｌ”レベルとなると、電圧ＶＤが、差電圧Ｖｉｎ−Ｖｏｕｔのレベルに応じた傾きで変化する。
【００７９】
＝＝リップルコンバータ１１ｂの動作＝＝
図１６を参照しつつ、リップルコンバータ１１ｂの動作について説明する。なお、ここでは、基準電圧Ｖｒｅｆのレベル及び電圧Ｖｂｅ１のレベルは一定であるため、電圧ＶＣのレベルも一定となる。
【００８０】
まず、時刻ｔ４０に電圧ＶＤのレベルが上昇して電圧ＶＣのレベルとなると、比較電圧Ｖｃｐは“Ｌ”レベルとなるため、“Ｌ”レベルのパルス信号Ｖｐ３が出力される。このため、駆動信号Ｖｄｒ１も“Ｌ”レベルとなり、パルス信号Ｖｐ４は“Ｈ”レベルとなる。この結果、電流生成回路６１が供給する電流Ｉｒはゼロとなり、電圧ＶＤはＶＤ＝Ｖｆｂ＋Ｖｂｅ２まで低下する。
【００８１】
そして、時刻ｔ４０からデッドタイムだけ経過した時刻ｔ４１となると、ＮＭＯＳトランジスタ３１をオンすべく、駆動信号Ｖｄｒ２が“Ｈ”レベルとなる。この結果、パルス信号Ｖｐ４は“Ｌ”レベルになるため、電流Ｉｒは差電圧Ｖｉｎ−Ｖｏｕｔのレベルに比例した傾きで増加する。また、電圧ＶＤも、電流Ｉｒの増加に伴い、差電圧Ｖｉｎ−Ｖｏｕｔのレベルに比例した傾きで上昇する。
【００８２】
時刻ｔ４０から所定時間Ｔ２だけ経過する直前の時刻ｔ４２となると、ＮＭＯＳトランジスタ３１をオフすべく、駆動信号Ｖｄｒ２は“Ｌ”レベルとなる。そして、時刻ｔ４０から所定時間Ｔ２だけ経過した時刻ｔ４３となると、ＮＭＯＳトランジスタ３０をオンすべく、駆動信号Ｖｄｒ１は“Ｈ”レベルとなる。
【００８３】
その後、時刻ｔ４４において、電圧ＶＤのレベルが上昇して電圧ＶＣのレベルとなると、再び時刻ｔ４０の動作が繰り返される。
【００８４】
本実施形態では、ＮＭＯＳトランジスタ３０がオンされている時間（例えば、時刻ｔ４３〜時刻ｔ４４）の電圧ＶＤの傾き（Ｖｉｎ−Ｖｏｕｔに比例）は、ＮＭＯＳトランジスタ３０がオンされている時間のリップル電圧の傾き（（Ｖｉｎ−Ｖｏｕｔ）／Ｌに比例）と同様である。したがって、リップルコンバータ１１ｂは、ＮＭＯＳトランジスタ３０がオンされている時間において、例えばリップル電圧が帰還電圧Ｖｆｂに加算された一般的なリップルコンバータと同様に、安定に動作をする。
【００８５】
なお、リップルコンバータ１１ｂの動作を安定させるためには、ＮＭＯＳトランジスタ３０がオンされている時間における電圧ＶＤの傾きが、リップル電圧の傾きと同様であれば良い。このため、例えば、パルス信号生成回路１０２の代わりにパルス信号生成回路１１０を用い、電圧ＶＤを時刻ｔ４３から上昇させても良い。
【００８６】
＜＜＜第６の実施形態＞＞＞
図１７は、本発明の第６の実施形態であるヒステリシス・ウインドウ方式のリップルコンバータ１２の構成を示す図である。リップルコンバータ１２は、帰還電圧Ｖｆｂが、基準電圧Ｖｒｅｆ１と基準電圧Ｖｒｅｆ２（＞Ｖｒｅｆ１）との間で変化するように、ＮＭＯＳトランジスタ３０，３１をスイッチングする。また、リップルコンバータ１２では、リップルコンバータ１２を安定に動作させるため、出力電圧Ｖｏｕｔのレベルに応じた傾きで変化するスロープ電圧Ｖｓ１が基準電圧Ｖｒｅｆ１に加算されている。さらに、リップルコンバータ１２では、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの差のレベルに応じた傾きで変化するスロープ電圧Ｖｓ２が基準電圧Ｖｒｅｆ２に加算されている。
【００８７】
リップルコンバータ１２の制御ＩＣ２２は、基準電圧生成回路１２０，１２１、レベルシフト回路５１，５２，１２２、抵抗５３，５４，１２３、コンパレータ１３０，１３１、駆動回路１３２、パルス信号生成回路１４０，１４１、電流生成回路１４２，１４３、減算回路１０３及び端子Ａ，Ｂ，ＦＢ，ＯＵＴ１，ＯＵＴ２を含んで構成される。なお、図１７において、例えば図１と同じ符号が付されたブロックは同じである。このため、ここでは、基準電圧生成回路１２０等について説明する。
【００８８】
基準電圧生成回路１２０は、所定の基準電圧Ｖｒｅｆ１（第１基準電圧）を生成し、基準電圧回路１２１は、基準電圧Ｖｒｅｆ１よりも高い所定の基準電圧Ｖｒｅｆ２（＞Ｖｒｅｆ１）を生成する。
【００８９】
レベルシフト回路１２２は、基準電圧Ｖｒｅｆ２（第２基準電圧）のレベルをシフトした電圧ＶＥを、抵抗１２３の一端に出力する。なお、レベルシフト回路１２２は、例えばレベルシフト回路５１と同様の構成であるため、電圧ＶＥは、電圧ＶＥ＝Ｖｒｅｆ２＋Ｖｂｅとなる。なお、Ｖｂｅは、レベルシフト回路１２２の内部に含まれるＰＮＰトランジスタ（不図示）のベース−エミッタ間電圧である。また、ここでは、抵抗１２３の他端の電圧を電圧ＶＦとする。
【００９０】
コンパレータ１３０は、電圧ＶＣ及び電圧ＶＤを比較し、比較結果を示す比較電圧Ｖｃｐ１を出力する。コンパレータ１３１は、電圧ＶＤ及び電圧ＶＦを比較し、比較結果を示す比較電圧Ｖｃｐ２を出力する。
【００９１】
駆動回路１３２は、比較電圧Ｖｃｐ１が“Ｈ”レベルとなると、ＮＭＯＳトランジスタ３１をオフした後にＮＭＯＳトランジスタ３０をオンする。また、駆動回路１３２は、比較電圧Ｖｃｐ２が“Ｈ”レベルとなると、ＮＭＯＳトランジスタ３０をオフした後にＮＭＯＳトランジスタ３１をオンする。このように、駆動回路１３２は、ＮＭＯＳトランジスタ３０，３１がともにオンしないよう、デッドタイムを設けてＮＭＯＳトランジスタ３０，３１を相補的にスイッチングする。
【００９２】
パルス信号生成回路１４０は、スイッチング周期毎、例えば、ＮＭＯＳトランジスタ３０がオンされる直前のデッドタイムの期間毎に“Ｈ”レベルとなるパルス信号Ｖｐ５を生成する。
パルス信号生成回路１４１は、スイッチング周期毎、例えば、ＮＭＯＳトランジスタ３１がオンされる直前のデッドタイムの期間毎に“Ｈ”レベルとなるパルス信号Ｖｐ６を生成する。
電流生成回路１４２は、パルス信号Ｖｐ５が“Ｈ”レベルから“Ｌ”レベルに変化する毎に、出力電圧Ｖｏｕｔのレベルに応じた傾きで変化する電流Ｉｒ１を生成する。なお、電流生成回路１４２からの電流Ｉｒ１は抵抗５３に供給される。
【００９３】
このため、電圧ＶＣは、
ＶＣ＝ＶＡ＋Ｉｒ×Ｒ＝Ｖｒｅｆ１＋Ｖｂｅ１＋Ｉｒ１×Ｒ・・・（９）
となる。なお、電流生成回路１４２及び抵抗５３は第１電圧生成回路に相当し、電流生成回路１４２は、例えば電流生成回路６１と同様である。
【００９４】
電流生成回路１４３は、パルス信号Ｖｐ６が“Ｈ”レベルから“Ｌ”レベルに変化する毎に、差電圧Ｖｉｎ−Ｖｏｕｔのレベルに応じた傾きで変化するソース電流（電流２Ｉｒ２）、及びシンク電流（電流Ｉｒ２）を生成する。ソース電流、及びシンク電流は、電圧ＶＦが電圧ＶＥより低くなるよう抵抗１２３に供給される。
抵抗１２３の抵抗値をＲとすると、電圧ＶＦは、
ＶＦ＝ＶＥ−Ｉｒ×Ｒ＝Ｖｒｅｆ２＋Ｖｂｅ−Ｉｒ２×Ｒ・・・（１０）
となる。なお、電流生成回路１４３及び抵抗１２３は第２電圧生成回路に相当し、電流生成回路１４３は、例えば電流生成回路６３と同様である。
【００９５】
また、レベルシフト回路５１及び抵抗５３は、第１加算回路に相当し、レベルシフト回路１２２及び抵抗１２３は、第２加算回路に相当する。
【００９６】
＝＝リップルコンバータ１２の動作＝＝
ここで、図１８を参照しつつ、リップルコンバータ１２の動作について説明する。なお、ここでは、出力電圧Ｖｏｕｔに含まれるリップル電圧は十分小さいため、帰還電圧Ｖｆｂのレベル、及び電圧ＶＤのレベルはほぼ一定となる。
【００９７】
まず、時刻ｔ５０に電圧ＶＣのレベルが上昇して電圧ＶＤのレベルとなると、比較電圧Ｖｃｐ１は“Ｈ”レベルとなるため、ＮＭＯＳトランジスタ３１をオフすべく駆動信号Ｖｄｒ２は“Ｌ”レベルとなる。また、駆動信号Ｖｄｒ２が“Ｌ”レベルとなると、パルス信号Ｖｐ５は“Ｈ” レベルとなるため、電流Ｉｒ１はゼロとなり、電圧ＶＣはＶＣ＝Ｖｒｅｆ１＋Ｖｂｅ１まで低下する。
【００９８】
そして、時刻ｔ５０からデッドタイムだけ経過した時刻ｔ５１となると、ＮＭＯＳトランジスタ３０をオンすべく、駆動信号Ｖｄｒ１は“Ｈ”レベルとなる。この結果、パルス信号Ｖｐ５は“Ｌ”レベルになるため、電流Ｉｒ１は出力電圧Ｖｏｕｔのレベルに比例した傾きで増加する。この結果、電圧ＶＣも電流Ｉｒ１と同様に、出力電圧Ｖｏｕｔのレベルに比例した傾きで上昇する。
【００９９】
また、時刻ｔ５２に電圧ＶＦのレベルが低下して電圧ＶＤのレベルとなると、比較電圧Ｖｃｐ２は“Ｈ”レベルとなるため、ＮＭＯＳトランジスタ３０をオフすべく駆動信号Ｖｄｒ１は“Ｌ”レベルとなる。また、駆動信号Ｖｄｒ１が“Ｌ”レベルとなると、パルス信号Ｖｐ６は“Ｈ” レベルとなるため、電流Ｉｒ２はゼロとなり、電圧ＶＦはＶＦ＝Ｖｒｅｆ２＋Ｖｂｅまで上昇する。
【０１００】
そして、時刻ｔ５２からデッドタイムだけ経過した時刻ｔ５３となると、ＮＭＯＳトランジスタ３１をオンすべく、駆動信号Ｖｄｒ２は“Ｈ”レベルとなる。この結果、パルス信号Ｖｐ６は“Ｌ”レベルになるため、電流Ｉｒ２は差電圧Ｖｉｎ−Ｖｏｕｔのレベルに比例した傾きで増加する。この結果、電圧ＶＦは、差電圧Ｖｉｎ−Ｖｏｕｔのレベルに比例した傾きで低下する。
【０１０１】
その後、時刻ｔ５４において、電圧ＶＣのレベルが上昇して電圧ＶＤのレベルとなると、再び時刻ｔ５０の動作が繰り返され、時刻ｔ５５において、電圧ＶＦのレベルが低下して電圧ＶＤのレベルとなると、再び時刻ｔ５２の動作が繰り返される。
【０１０２】
ところで、ＮＭＯＳトランジスタ３１がオンされている時間（例えば、時刻ｔ５３〜時刻ｔ５４）の電圧ＶＣの傾き（Ｖｏｕｔに比例）は、ＮＭＯＳトランジスタ３１がオンされている時間のリップル電圧の傾き（Ｖｏｕｔ／Ｌに比例）と同様である。また、ＮＭＯＳトランジスタ３０がオンされている時間（例えば、時刻ｔ５１〜時刻ｔ５２）の電圧ＶＦの傾き（Ｖｉｎ−Ｖｏｕｔに比例）は、ＮＭＯＳトランジスタ３０がオンされている時間のリップル電圧の傾き（（Ｖｉｎ−Ｖｏｕｔ）／Ｌに比例）と同様である。
【０１０３】
つまり、本実施形態では、リップル電圧は基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２に加算されていないが、リップル電圧の変化と同様に変化する傾きのスロープ電圧Ｖｓが基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２の夫々に加算されている。したがって、リップルコンバータ１２は、インダクタ電流ＩＬ等を検出する外付け部品等を用いることなく、安定に動作する。
【０１０４】
＝＝電圧ＶＣ，ＶＦの変化のタイミングについて＝＝
リップルコンバータ１２の動作を安定させるためには、ＮＭＯＳトランジスタ３０がオンされている時間の電圧ＶＣの傾き、及びＮＭＯＳトランジスタ３１がオンされている時間の電圧ＶＦの傾きの夫々が、リップル電圧の傾きと同様であれば良い。
【０１０５】
このため、例えば、図１９に示すように、パルス信号生成回路１４０に、駆動信号Ｖｄｒ２が“Ｌ”レベルの間、“Ｈ”レベルのパルス信号Ｖｐ５を出力させ、パルス信号生成回路１４１に、駆動信号Ｖｄｒ１が“Ｌ”レベルの間、“Ｈ”レベルのパルス信号Ｖｐ６を出力させることとしても良い。
【０１０６】
このような場合、ＮＭＯＳトランジスタ３１がオンされている時間（例えば、時刻ｔ５３〜時刻ｔ５４）の電圧ＶＣの傾き（Ｖｏｕｔに比例）は、ＮＭＯＳトランジスタ３１がオンされている時間のリップル電圧の傾き（Ｖｏｕｔ／Ｌに比例）と同様である。さらに、ＮＭＯＳトランジスタ３０がオンされている時間（例えば、時刻ｔ５１〜時刻ｔ５２）の電圧ＶＦの傾き（Ｖｉｎ−Ｖｏｕｔに比例）は、ＮＭＯＳトランジスタ３０がオンされている時間のリップル電圧の傾き（（Ｖｉｎ−Ｖｏｕｔ）／Ｌに比例）と同様である。したがって、このような場合であっても、リップルコンバータ１２は、安定に動作する。
【０１０７】
以上、本発明の一実施形態であるリップルコンバータ１０〜１２について説明した。
【０１０８】
図１に示す制御ＩＣ２０ａは、例えばインダクタ電流ＩＬに基づくリップル電圧等を用いることなく、リップルコンバータ１０ａを安定に動作させている。このため、リップルコンバータ１０ａでは、インダクタ電流ＩＬ等を検出するために必要な外付け部品等を用いる必要がないため、部品点数を削減できる。また、一般に、外付け部品からのリップル電圧を用いてリップルコンバータを制御する場合、外付け部品はノイズの影響を受け易いため、リップルコンバータの動作が不安定になることがある。制御ＩＣ２０ａは、出力電圧Ｖｏｕｔに基づいて、いわゆるスロープ電圧Ｖｓ（Ｉｒ×Ｒ）を生成しているため、ノイズの影響を受けにくい。
【０１０９】
また、例えば制御ＩＣ２０ａを用いることにより、リップルコンバータの制御方式をオン時間固定方式とすることができる。
【０１１０】
また、例えば図１２に示す制御ＩＣ２１ａを用いることにより、リップルコンバータの制御方式を、オフ時間固定方式とすることができる。
【０１１１】
また、基準電圧Ｖｒｅｆ、帰還電圧Ｖｆｂの何れか一方の電圧のみにスロープ電圧Ｖｓを加算してもよいが、スロープ電圧Ｖｓの変化が大きくなると、電圧ＶＣ、または電圧ＶＤがコンパレータ５５のいわゆる同相入力電圧範囲を超えてしまうことがある。このような場合、例えば、図１１に示したように、基準電圧Ｖｒｅｆにスロープ電圧Ｖｓ（Ｉｒ×Ｒ）を加算し、帰還電圧Ｖｆｂにスロープ電圧Ｖｓ（−Ｉｒ×Ｒ）を加算し、電圧ＶＣ，ＶＤの両方を変化させても良い。電圧ＶＣ及び電圧ＶＤを変化させることにより、電圧ＶＣ，ＶＤは、コンパレータ５５の同相入力電圧範囲を超えにくくなる。
【０１１２】
また、例えば図１７に示す制御ＩＣ２２を用いることにより、リップルコンバータの制御方式を、ヒステリシス・ウインドウ方式とすることができる。
【０１１３】
なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【０１１４】
例えば、ＮＭＯＳトランジスタ３０，３１を制御ＩＣ２０ａに集積化しても良い。このようなパワートランジスタを含むスイッチング電源回路であっても、本実施形態と同様の効果を得ることができる。
【０１１５】
また、制御ＩＣ２０ａ等は、ＮＭＯＳトランジスタ３０，３１を含む同期整流方式の電源回路でなく、ＮＭＯＳトランジスタ３１の代わりにダイオードが設けられているダイオード整流方式の電源回路に用いることも可能である。
【０１１６】
また、オフ時間固定方式のリップルコンバータであっても、基準電圧Ｖｒｅｆ、帰還電圧Ｖｆｂの両方にスロープ電圧Ｖｓを加算しても良い。
【０１１７】
また、ＮＭＯＳトランジスタ３１のソース電極はグランドＧＮＤに接地されているが、例えば、グランドＧＮＤの代わりに負電圧（−Ｖｄｄ）が印加されていても良い。このような場合、ＮＭＯＳトランジスタ３１がオンされている際のスロープ電圧ＶｓをＶｉｎ−（−Ｖｄｄ）の電圧レベルに応じて生成すると、より精度良くリップルコンバータを制御できる。
【符号の説明】
【０１１８】
１０ａ〜１０ｃ，１１ａ，１１ｂ，１２ リップルコンバータ
１５ 負荷
２０ａ〜２０ｃ，２１ａ，２１ｂ，２２ 制御ＩＣ
３０，３１，Ｍ１ ＮＭＯＳトランジスタ
３２ インダクタ
３３，９４ コンデンサ
３４〜３６，５３，５４，９０〜９２，９６，１２３ 抵抗
５０，１２０，１２１ 基準電圧生成回路
５１，５２，１２２ レベルシフト回路
５５，１３０，１３１ コンパレータ
５６，６０，６２，１００，１０２，１１０，１４０，１４１ パルス信号生成回路
５７，１０１，１３２ 駆動回路
６１，６３，１４２，１４３ 電流生成回路
７０〜７２，９５ 定電流源
９３ オペアンプ
１０３ 減算回路
【技術分野】
【０００１】
本発明は、スイッチング制御回路に関する。
【背景技術】
【０００２】
入力電圧から目的レベルの出力電圧を生成するスイッチング電源回路としては、リップルコンバータやヒステリシス制御レギュレータと呼ばれる方式の電源回路が知られている（例えば、特許文献１参照）。図２０は、一般的なオン時間固定方式のリップルコンバータ３００の一例を示す図である。制御回路４１０は、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆより低くなると、ＮＭＯＳトランジスタ４２０を所定時間オンする。この結果、出力電圧Ｖｏｕｔは上昇することになる。そして、負荷の影響によって出力電圧Ｖｏｕｔが低下し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆより低くなると、制御回路４１０は再度ＮＭＯＳトランジスタ４２０を所定時間オンする。このような動作が繰り返されることにより、目的レベルの出力電圧Ｖｏｕｔが生成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１０４９４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、リップルコンバータ３００において、出力電圧Ｖｏｕｔのリップル電圧を小さくするために、ＥＳＲ（Equivalent Series Resistance：等価直列抵抗）の小さいセラミック型のコンデンサ４４０が用いられることがある。このような場合、帰還電圧Ｖｆｂに含まれるリップル電圧が小さくなるため、リップルコンバータ３００が安定に動作しなくなることがある。したがって、リップルコンバータ３００を安定に動作させるために、例えば、帰還電圧Ｖｆｂの利得及び位相を調整する調整回路（不図示）や、インダクタ４３０に流れる電流に基づいてリップル電圧を生成し、帰還電圧Ｖｆｂに加算する回路（不図示）が用いられる（特許文献１参照）。しかしながら、一般に、これらの回路に含まれる抵抗、容量等の素子の値は大きいため、制御回路４１０を集積化した際には、調整回路等を制御回路４１０に含めることができず、リップルコンバータ３００の外付け部品の点数が増加する。
【０００５】
本発明は上記課題を鑑みてなされたものであり、リップルコンバータを安定に動作させつつ、外付け部品の点数を減少することが可能なスイッチング制御回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の一つの側面に係る、入力電圧から目的レベルの出力電圧を生成するために、入力電極に前記入力電圧が印加され、出力電極にインダクタを介して負荷が接続されるトランジスタをスイッチングするスイッチング制御回路であって、前記トランジスタのスイッチング周期毎に、前記出力電圧に基づいて前記出力電圧に応じた傾きで変化するスロープ電圧を生成する電圧生成回路と、前記目的レベルの出力電圧の基準となる基準電圧または前記出力電圧に応じた帰還電圧に、前記スロープ電圧を加算する加算回路と、前記基準電圧及び前記帰還電圧のうち、前記スロープ電圧が加算された何れか一方の電圧のレベルが、他方の電圧のレベルとなると前記トランジスタをスイッチングする駆動回路と、を備える。
【発明の効果】
【０００７】
リップルコンバータを安定に動作させつつ、外付け部品の点数を減少することが可能なスイッチング制御回路を提供できる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態であるリップルコンバータ１０ａの構成を示す図である。
【図２】レベルシフト回路５１，５２及びコンパレータ５５の構成を示す図である。
【図３】電流生成回路６１の構成を示す図である。
【図４】パルス信号Ｖｐ２がＨレベルからＬレベルに変化した際の電圧Ｖ１の波形の一例を示す図である。
【図５】リップルコンバータ１０ａの主要な波形を示す図である。
【図６】リップルコンバータ１０ａの主要な波形を示す図である。
【図７】本発明の第２の実施形態であるリップルコンバータ１０ｂの構成を示す図である。
【図８】電流生成回路６３の構成を示す図である。
【図９】リップルコンバータ１０ｂの主要な波形を示す図である。
【図１０】本発明の第３の実施形態であるリップルコンバータ１０ｃの構成を示す図である。
【図１１】リップルコンバータ１０ｃの主要な波形を示す図である。
【図１２】本発明の第４の実施形態であるリップルコンバータ１１ａの構成を示す図である。
【図１３】リップルコンバータ１１ａの主要な波形を示す図である。
【図１４】リップルコンバータ１１ａの主要な波形を示す図である。
【図１５】本発明の第５の実施形態であるリップルコンバータ１１ｂの構成を示す図である。
【図１６】リップルコンバータ１１ｂの主要な波形を示す図である。
【図１７】本発明の第６の実施形態であるリップルコンバータ１２の構成を示す図である。
【図１８】リップルコンバータ１２の主要な波形を示す図である。
【図１９】リップルコンバータ１２の主要な波形を示す図である。
【図２０】一般的なリップルコンバータ３００の構成を示す図である。
【発明を実施するための形態】
【０００９】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１０】
＜＜＜第１の実施形態＞＞＞
図１は、本発明の第１の実施形態であるオン時間固定方式のリップルコンバータ１０ａの構成を示す図である。リップルコンバータ１０ａは、例えば、入力電圧Ｖｉｎから目的レベルの出力電圧Ｖｏｕｔを生成する回路であり、制御ＩＣ（Integrated Circuit）２０ａ、ＮＭＯＳトランジスタ３０，３１、インダクタ３２、コンデンサ３３、抵抗３４〜３６を含んで構成されている。また、リップルコンバータ１０ａでは、リップルコンバータ１０ａを安定に動作させるため、出力電圧Ｖｏｕｔのレベルに応じた傾きで変化するスロープ電圧Ｖｓが基準電圧Ｖｒｅｆに加算されている。
【００１１】
負荷１５は、例えばＣＰＵ（Central Processing Unit）等の集積回路であり、出力電圧Ｖｏｕｔを電源電圧として動作する。
制御ＩＣ２０ａ（スイッチング制御回路）は、出力電圧Ｖｏｕｔを抵抗３５，３６で分圧した帰還電圧Ｖｆｂに基づいて、ＮＭＯＳトランジスタ３０，３１をスイッチングする集積回路である。制御ＩＣ２０ａは、端子Ａ，ＦＢ，ＯＵＴ１，ＯＵＴ２を備えている。
端子Ａには、出力電圧Ｖｏｕｔが印加され、端子ＦＢには、帰還電圧Ｖｆｂが印加される。
端子ＯＵＴ１には、ＮＭＯＳトランジスタ３０のゲート電極が接続され、端子ＯＵＴ２には、ＮＭＯＳトランジスタ３１のゲート電極が接続される。
【００１２】
また、制御ＩＣ２０は、基準電圧生成回路５０、レベルシフト回路５１，５２、抵抗５３，５４、コンパレータ５５、パルス信号生成回路５６，６０、駆動回路５７、及び電流生成回路６１を含んで構成される。
【００１３】
基準電圧生成回路５０は、例えば、バンドギャップ電圧等の所定の基準電圧Ｖｒｅｆを生成する。
レベルシフト回路５１は、基準電圧Ｖｒｅｆのレベルをシフトした電圧ＶＡを抵抗５３の一端に出力する回路であり、図２に示すように、ＰＮＰトランジスタＱ１及び定電流源７０を含んで構成される。ＰＮＰトランジスタＱ１及び定電流源７０は、エミッタフォロワを構成するため、電圧ＶＡ＝Ｖｒｅｆ＋Ｖｂｅ１（Ｖｂｅ１：ＰＮＰトランジスタＱ１のベース−エミッタ電圧）となる。なお、電圧Ｖｃｃは、例えば制御ＩＣ２０ａの内部で生成されるいわゆる内部電源の電圧である。
レベルシフト回路５２は、帰還電圧Ｖｆｂのレベルをシフトした電圧ＶＢを抵抗５４の一端に出力する回路であり、ＰＮＰトランジスタＱ２及び定電流源７１を含んで構成される。ＰＮＰトランジスタＱ２及び定電流源７１は、エミッタフォロワを構成するため、電圧ＶＢ＝Ｖｆｂ＋Ｖｂｅ２（Ｖｂｅ２：ＰＮＰトランジスタＱ２のベース−エミッタ電圧）となる。なお、電圧Ｖｂｅ１及び電圧Ｖｂｅ２が等しくなるよう、定電流源７０と定電流源７１の電流値が等しくなるよう設計されている。
【００１４】
抵抗５３の他端は、コンパレータ５５の非反転入力端子に接続され、抵抗５４の他端は、コンパレータ５５の反転入力端子に接続される。ここでは、コンパレータ５５の非反転入力端子の電圧を電圧ＶＣとし、反転入力端子の電圧を電圧ＶＤとする。
コンパレータ５５は、電圧ＶＣ及び電圧ＶＤを比較し、比較結果を示す比較電圧Ｖｃｐを出力する。コンパレータ５５は、定電流源７２、ＮＰＮトランジスタＱ５，Ｑ６、ＰＮＰトランジスタＱ７，Ｑ８を含んで構成される。
【００１５】
定電流源７２及びＮＰＮトランジスタＱ５，Ｑ６は差動入力回路を構成し、ＰＮＰトランジスタＱ７，Ｑ８の夫々は電流源として動作する。このため、コンパレータ５５は、電圧ＶＤが電圧ＶＣより高くなると、ローレベル（以下、“Ｌ”レベル）の比較電圧Ｖｃｐを出力し、電圧ＶＤが電圧ＶＣより低くなると、ハイレベル（以下、“Ｈ”レベル）の比較電圧Ｖｃｐを出力する。
パルス信号生成回路５６は、いわゆるワンショット回路であり、比較電圧Ｖｃｐが“Ｈ”レベルとなると、所定時間Ｔ１だけ“Ｈ”レベルとなるパルス信号Ｖｐ１を生成する。
【００１６】
駆動回路５７は、パルス信号Ｖｐ１が“Ｈ”レベルとなると、“Ｌ”レベルの駆動信号Ｖｄｒ２を出力してＮＭＯＳトランジスタ３１をオフした後、“Ｈ”レベルの駆動信号Ｖｄｒ１を所定時間Ｔ１だけ出力してＮＭＯＳトランジスタ３０をオンする。また、駆動回路５７は、パルス信号Ｖｐ１が“Ｌ”レベルとなると、“Ｌ”レベルの駆動信号Ｖｄｒ１を出力してＮＭＯＳトランジスタ３０をオフした後、“Ｈ”レベルの駆動信号Ｖｄｒ２を出力してＮＭＯＳトランジスタ３１をオンする。このように、駆動回路５７は、ＮＭＯＳトランジスタ３０，３１がともにオンしないよう、いわゆるデッドタイムを設けてＮＭＯＳトランジスタ３０，３１を相補的にスイッチングする。
【００１７】
パルス信号生成回路６０は、スイッチング周期毎、例えば、ＮＭＯＳトランジスタ３０がオンされる直前のデッドタイムの期間毎に“Ｈ”レベルとなるパルス信号Ｖｐ２を生成する。つまりパルス信号生成回路６０は、駆動信号Ｖｄｒ１が“Ｌ”レベルであり、駆動信号Ｖｄｒ２が“Ｈ”レベルから“Ｌ”レベルとなる間に“Ｈ”レベルのパルス信号Ｖｐ２を出力する。
電流生成回路６１は、パルス信号Ｖｐ２が“Ｈ”レベルから“Ｌ”レベルに変化する毎に、出力電圧Ｖｏｕｔのレベルに応じた傾きで変化する電流Ｉｒを生成する。具体的には、パルス信号Ｖｐ２が“Ｈ”レベルの間には、ゼロとなり、パルス信号Ｖｐ２が“Ｌ”レベルとなると、出力電圧Ｖｏｕｔのレベルに応じた傾きで増加する電流Ｉｒを生成する。そして、電流生成回路６１は、抵抗５３とコンパレータ５５の非反転入力端子とが接続されるノードに電流Ｉｒを供給することにより、基準電圧Ｖｒｅｆのレベルを変化させる。
【００１８】
ここで、抵抗５３の抵抗値をＲとし、電流Ｉｒの電流値をＩｒとし、コンパレータ５５の入力インピーダンスを無限大とすると、電圧ＶＣは、
ＶＣ＝ＶＡ＋Ｉｒ×Ｒ＝Ｖｒｅｆ＋Ｖｂｅ１＋Ｉｒ×Ｒ・・・（１）
となる。
また、電流生成回路６１は、電圧Ｖｂｅ１及び電圧Ｖｂｅ２が等しくなるよう、すなわちコンパレータ５５のオフセットがキャンセルされるよう、レベルシフト回路５２及び抵抗５４が接続されるノードに対して電流Ｉｒを供給する。
このため、電圧ＶＤは、
ＶＤ＝ＶＢ＝Ｖｆｂ＋Ｖｂｅ２＝Ｖｆｂ＋Ｖｂｅ１・・・（２）
となる。なお、電流生成回路６１及び抵抗５３は、電圧生成回路に相当し、レベルシフト回路５１及び抵抗５３は、加算回路に相当する。また、電流生成回路６１の詳細については後述する。
【００１９】
ＮＭＯＳトランジスタ３０は、ハイサイドのパワートランジスタであり、ドレイン電極（入力電極）には入力電圧Ｖｉｎが印加され、ソース電極（出力電極）は、ＮＭＯＳトランジスタ３１のドレイン電極及びインダクタ３２が接続される。
ＮＭＯＳトランジスタ３１は、ローサイドのパワートランジスタであり、ソース電極は接地され、ドレイン電極にはインダクタ３２が接続されている。
【００２０】
インダクタ３２及びコンデンサ３３は、ＮＭＯＳトランジスタ３０，３１が接続されるノードの電圧を平滑化するＬＣフィルタである。ここでは、インダクタ３２に流れる電流をインダクタ電流ＩＬとする。
抵抗３４は、コンデンサ３３の等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）である。なお、コンデンサ３３は、例えばセラミック型のコンデンサであるため、抵抗３４の抵抗値は、例えば数ｍΩ等の小さい値となる。このため、出力電圧Ｖｏｕｔに含まれるリップル電圧も小さくなる。
【００２１】
＝＝電流生成回路６１の詳細＝＝
ここで図３を参照しつつ、電流生成回路６１の具体的な構成について説明する。電流生成回路６１は、充放電回路８０及び電圧電流変換回路８１を含んで構成される。
【００２２】
充放電回路８０は、パルス信号Ｖｐ２が“Ｈ”レベルから“Ｌ”レベルに変化する毎に放電されたコンデンサ９４を充電し、出力電圧Ｖｏｕｔのレベルに応じた傾きで変化する電圧Ｖ１を生成する。充放電回路８０は、抵抗９０〜９２、オペアンプ９３、コンデンサ９４、ＮＰＮトランジスタＱ１０、ＰＮＰトランジスタＱ１１，Ｑ１２、及び、ＮＭＯＳトランジスタＭ１を含んで構成される。
抵抗９０及び抵抗９１は、出力電圧Ｖｏｕｔを分圧した電圧をオペアンプ９３の非反転入力端子に印加する。
【００２３】
また、ＮＰＮトランジスタＱ１０のベース電極は、オペアンプ９３の出力に接続され、エミッタ電極は、オペアンプ９３の反転入力端子に接続されている。したがって、オペアンプ９３は、反転入力端子の電圧が非反転入力端子に印加された電圧に一致するように、ＮＰＮトランジスタＱ１０を制御する。この結果、抵抗９２に印加される電圧は分圧電圧に等しくなるため、ＮＰＮトランジスタＱ１０には、抵抗９２の抵抗値に反比例し、出力電圧Ｖｏｕｔのレベルに比例した電流Ｉ１が流れる。また、電流Ｉ１は、ダイオード接続されたＰＮＰトランジスタＱ１１に流れる。
【００２４】
ＰＮＰトランジスタＱ１１，Ｑ１２は、カレントミラー回路を構成するため、ＰＮＰトランジスタＱ１２に流れる電流Ｉ２も、出力電圧Ｖｏｕｔに比例した電流となる。ＰＮＰトランジスタＱ１２のコレクタ電極には、ＮＭＯＳトランジスタＭ１のドレイン電極及びコンデンサ９４が接続されている。したがって、例えば、パルス信号Ｖｐ２が“Ｈ”レベルの場合、ＮＭＯＳトランジスタＭ１はオンとなるため、コンデンサ９４の充電電圧である電圧Ｖ１はほぼゼロとなる。一方、パルス信号Ｖｐ２が“Ｌ”レベルの場合、ＮＭＯＳトランジスタＭ１はオフとなるため、電圧Ｖ１は、出力電圧Ｖｏｕｔに比例した電流Ｉ２により充電される。つまり、充放電回路８０は、図４に示すように、パルス信号Ｖｐ２が“Ｈ”レベルから“Ｌ”レベルとなるとコンデンサ９４を充電し、電圧Ｖ１のレベルをゼロから出力電圧Ｖｏｕｔのレベルに比例した傾きで上昇させる。
【００２５】
電圧電流変換回路８１は、電圧Ｖ１のレベルに応じた値の電流Ｉｒを生成する回路であり、定電流源９５、抵抗９６、ＰＮＰトランジスタＱ２０，Ｑ２２〜Ｑ２４、及びＮＰＮトランジスタＱ２１を含んで構成される。
【００２６】
ＰＮＰトランジスタＱ２０及び定電流源９５は、エミッタフォロワ回路を構成する。このため、ＰＮＰトランジスタＱ２０のエミッタ電極には、電圧Ｖ１に応じた電圧Ｖ２（＝Ｖ１＋Ｖｂｅ２０）が生成される。なお、ここでは、ＰＮＰトランジスタＱ２０のベース−エミッタ間電圧をＶｂｅ２０としている。
【００２７】
ＮＰＮトランジスタＱ２１のベース電極には、電圧Ｖ２が印加され、エミッタ電極には抵抗９６が接続されている。本実施形態では、電圧Ｖ１がゼロとなり、電圧Ｖ２が前述のＶｂｅ２０となる際には、ＮＰＮトランジスタＱ２１はオフするよう設計されている。このため、電圧Ｖ１がゼロの場合、ＮＰＮトランジスタＱ２１に流れる電流Ｉｒはゼロとなる。一方、電圧Ｖ１がゼロから上昇すると、ＮＰＮトランジスタＱ２１には、抵抗９６の抵抗値に反比例し、電圧Ｖ２のレベルに比例した電流Ｉｒが流れる。
【００２８】
また、電流Ｉｒは、ダイオード接続されたＰＮＰトランジスタＱ２２に流れ、ＰＮＰトランジスタＱ２２〜Ｑ２４は、カレントミラー回路を構成する。本実施形態では、ＰＮＰトランジスタＱ２２〜Ｑ２４のトランジスタサイズは同じであるため、ＰＮＰトランジスタＱ２３，２４は、電圧Ｖ２のレベルに比例した電流Ｉｒを供給する電流源として動作する。
【００２９】
ところで、電圧Ｖ２は、電圧Ｖ１と同様に出力電圧Ｖｏｕｔのレベルに比例した傾きで変化する。このため、電流Ｉｒも出力電圧Ｖｏｕｔのレベルに比例した傾きで変化することになる。
【００３０】
＝＝リップルコンバータ１０ａの動作＝＝
ここで、図１及び図５を参照しつつ、リップルコンバータ１０ａの動作について説明する。なお、本実施形態では、出力電圧Ｖｏｕｔに含まれるリップル電圧は十分小さいため、帰還電圧Ｖｆｂに含まれるリップル電圧も十分小さくなる。つまり、目的レベルの出力電圧Ｖｏｕｔが生成されている際の帰還電圧Ｖｆｂのレベル、すなわち、電圧ＶＤのレベルはほぼ一定となる。
【００３１】
まず、時刻ｔ０に電圧ＶＣ（一方の電圧）のレベルが上昇して電圧ＶＤ（他方の電圧）のレベルとなると、比較電圧Ｖｃｐは“Ｈ”レベルとなるため、“Ｈ”レベルのパルス信号Ｖｐ１が出力される。このため、ＮＭＯＳトランジスタ３１をオフすべく駆動信号Ｖｄｒ２が“Ｌ”レベルとなり、パルス信号Ｖｐ２は“Ｈ”レベルとなる。この結果、電流生成回路６１が供給する電流Ｉｒはゼロとなり、電圧ＶＣはＶＣ＝Ｖｒｅｆ＋Ｖｂｅ１まで低下する。
【００３２】
そして、時刻ｔ０からデッドタイムだけ経過した時刻ｔ１となると、ＮＭＯＳトランジスタ３０をオンすべく、駆動信号Ｖｄｒ１が“Ｈ”レベルとなる。この結果、パルス信号Ｖｐ２は“Ｌ”レベルになるため、電流Ｉｒは出力電圧Ｖｏｕｔのレベルに比例した傾きで増加する。また、電圧ＶＣも電流Ｉｒと同様に、出力電圧Ｖｏｕｔのレベルに比例した傾きで上昇する。
【００３３】
時刻ｔ１から所定時間Ｔ１だけ経過した時刻ｔ２となると、ＮＭＯＳトランジスタ３０をオフすべく、駆動信号Ｖｄｒ１は“Ｌ”レベルとなる。そして、時刻ｔ２からデッドタイムだけ経過した時刻ｔ３となると、ＮＭＯＳトランジスタ３１をオンすべく、駆動信号Ｖｄｒ２は“Ｈ”レベルとなる。
【００３４】
その後、時刻ｔ４において、電圧ＶＣのレベルが上昇して電圧ＶＤのレベルとなると、再び時刻ｔ０の動作が繰り返される。
【００３５】
ところで、ＮＭＯＳトランジスタ３０がオフ、ＮＭＯＳトランジスタ３１がオンされている際のインダクタ３２の両端電圧は、出力電圧Ｖｏｕｔとなる。このため、ＮＭＯＳトランジスタ３１がオンされている時間において、インダクタ電流ＩＬは、出力電圧Ｖｏｕｔのレベルに比例し、インダクタ３２のインダクタンスＬに反比例する傾きで減少する。なお、インダクタンスＬは所定値であるため、ＮＭＯＳトランジスタ３１がオンされている時間のインダクタ電流ＩＬは、実質的に出力電圧Ｖｏｕｔのレベルに比例する。
【００３６】
リップルコンバータ１０ａでは、リップル電圧、もしくはリップル電圧と相似形の電圧が基準電圧Ｖｒｅｆに加算されていないが、リップル電圧の変化と同様に変化する傾きの電圧（Ｉｒ×Ｒ）が、ＮＭＯＳトランジスタ３０がオフの期間に基準電圧Ｖｒｅｆに加算されている。つまり、本実施形態では、ＮＭＯＳトランジスタ３０がオンするタイミングを検出するために、ＮＭＯＳトランジスタ３０がオフしている期間（例えば、時刻ｔ２〜時刻ｔ４）に、リップル電圧の傾き（Ｖｏｕｔ／Ｌに比例）と同様の傾き（Ｖｏｕｔに比例）で電圧ＶＣを変化させている。
【００３７】
したがって、リップルコンバータ１０ａは、例えばリップル電圧が基準電圧Ｖｒｅｆに加算された一般的なリップルコンバータと同様に、安定に動作する。つまり、リップルコンバータ１０ａは、インダクタ電流ＩＬ等を検出する外付け部品等を用いることなく、安定に動作する。
【００３８】
＝＝電圧ＶＣの変化のタイミングについて＝＝
リップルコンバータ１０ａでは、時刻ｔ１のタイミングで電圧ＶＣを上昇させることとした。ただし、リップルコンバータ１０ａの動作を安定させるためには、ＮＭＯＳトランジスタ３０がオフされている時間の電圧ＶＣの傾き（Ｖｏｕｔに比例）が、リップル電圧の傾き（Ｖｏｕｔ／Ｌに比例）と同様であれば良い。このため、例えば、図１に示すように、パルス信号生成回路６０の代わりにパルス信号生成回路６２を用いても良い。
【００３９】
パルス信号生成回路６２は、例えば図６に示すように、駆動信号Ｖｄｒ２が“Ｌ”レベルとなってから、駆動信号Ｖｄｒ１が“Ｌ”レベルとなるまでの間、“Ｈ”レベルのパルス信号Ｖｐ２を出力する。このような場合、電圧ＶＣは時刻ｔ２から上昇することになるが、ＮＭＯＳトランジスタ３０がオフされている時間の電圧ＶＣの傾きは、リップル電圧の傾きと同様になる。したがって、このような場合であっても、リップルコンバータ１０ａは、安定に動作する。
【００４０】
＜＜＜第２の実施形態＞＞＞
図７は、本発明の第２の実施形態であるオン時間固定方式のリップルコンバータ１０ｂの構成を示す図である。
【００４１】
リップルコンバータ１０ｂでは、リップルコンバータ１０ｂを安定に動作させるため、出力電圧Ｖｏｕｔのレベルに応じた傾きで変化するスロープ電圧Ｖｓが帰還電圧Ｖｆｂに加算されている。本明細書では、例えば図１にあるブロックと同じ符号の付されたブロックは同じである。図１と図７とを比較すると、制御ＩＣ２０ｂでは、電流生成回路６１の代わりに電流生成回路６３が設けられている。
【００４２】
電流生成回路６３は、パルス信号Ｖｐ２が“Ｈ”レベルから“Ｌ”レベルに変化する毎に、出力電圧Ｖｏｕｔのレベルに応じた傾きで変化するソース電流（電流Ｉｒ，２×Ｉｒ（以下、２Ｉｒと記載する））、及びシンク電流（電流Ｉｒ）を生成する。
【００４３】
図８は、電流生成回路６３の詳細を示す図である。電流生成回路６３は、充放電回路８０及び、電圧電流変換回路８２を含んで構成される。図８と、図３とにおいて、同じ符号の付されたブロックは同じであるため、ここでは、ＰＮＰトランジスタＱ３０，３１、及びＮＰＮトランジスタＱ３２，３３について説明する。
【００４４】
ＰＮＰトランジスタＱ３０，Ｑ３１は、ＰＮＰトランジスタＱ２２とカレントミラー回路を構成する。ただし、ＰＮＰトランジスタＱ３０には、電流Ｉｒの２倍の電流（２Ｉｒ）が流れ、ＰＮＰトランジスタＱ３１には、電流Ｉｒが流れるよう設計されている。このため、ＰＮＰトランジスタＱ３０はソース電流である電流２Ｉｒを生成する。また、ダイオード接続されたＮＰＮトランジスタＱ３２と、ＮＰＮトランジスタＱ３３は同じ電流が流れるようなカレントミラー回路を構成する。このため、ＮＰＮトランジスタＱ３３は、シンク電流である電流Ｉｒを生成する。
【００４５】
また、図７に示すように、レベルシフト回路５２及び抵抗５４が接続されるノードには、電流２Ｉｒが供給され、抵抗５４及びコンパレータ５５の非反転入力端子が接続されるノードには、シンク電流である電流Ｉｒが流れる。
【００４６】
このため、抵抗５４の抵抗値をＲとすると、電圧ＶＤは、
ＶＤ＝ＶＢ−Ｉｒ×Ｒ＝Ｖｆｂ＋Ｖｂｅ２−Ｉｒ×Ｒ・・・（３）
となる。
また、電流生成回路６３は、電圧Ｖｂｅ１及び電圧Ｖｂｅ２が等しくなるよう、すなわちコンパレータ５５のオフセットがキャンセルされるよう、レベルシフト回路５１及び抵抗５３が接続されるノード対して電流Ｉｒを供給する。
このため、電圧ＶＣは、
ＶＣ＝ＶＡ＝Ｖｒｅｆ＋Ｖｂｅ１＝Ｖｒｅｆ＋Ｖｂｅ２・・・（４）
となる。
【００４７】
ところで、前述のように電流Ｉｒは、パルス信号Ｖｐ２が“Ｈ”レベルから“Ｌ”レベルに変化する毎に、出力電圧Ｖｏｕｔのレベルに比例して大きくなる。このため、電圧ＶＤは、パルス信号Ｖｐ２が“Ｈ”レベルから“Ｌ”レベルに変化する毎に、出力電圧Ｖｏｕｔのレベルに比例した傾きで低下することになる。
【００４８】
＝＝リップルコンバータ１０ｂの動作＝＝
図７及び図９を参照しつつ、リップルコンバータ１０ｂの動作について説明する。なお、ここでは、基準電圧Ｖｒｅｆのレベル及び電圧Ｖｂｅ１のレベルは一定であるため、電圧ＶＣのレベルも一定となる。
【００４９】
まず、時刻ｔ１０に電圧ＶＤのレベルが低下して電圧ＶＣのレベルとなると、比較電圧Ｖｃｐは“Ｈ”レベルとなるため、“Ｈ”レベルのパルス信号Ｖｐ１が出力される。このため、ＮＭＯＳトランジスタ３１をオフすべく駆動信号Ｖｄｒ２が“Ｌ”レベルとなり、パルス信号Ｖｐ２は“Ｈ”レベルとなる。この結果、電流生成回路６３が生成する電流Ｉｒはゼロとなり、電圧ＶＤはＶＤ＝Ｖｆｂ＋Ｖｂｅ２まで上昇する。
【００５０】
そして、時刻ｔ１０からデッドタイムだけ経過した時刻ｔ１１となると、ＮＭＯＳトランジスタ３０をオンすべく、駆動信号Ｖｄｒ１が“Ｈ”レベルとなる。この結果、パルス信号Ｖｐ２は“Ｌ”レベルになるため、電流Ｉｒは出力電圧Ｖｏｕｔのレベルに比例した傾きで増加する。したがって、電圧ＶＤは、出力電圧Ｖｏｕｔのレベルに比例した傾きで低下する。
【００５１】
時刻ｔ１１から所定時間Ｔ１だけ経過した時刻ｔ１２となると、ＮＭＯＳトランジスタ３０をオフすべく、駆動信号Ｖｄｒ１は“Ｌ”レベルとなる。そして、時刻ｔ１２からデッドタイムだけ経過した時刻ｔ１３となると、ＮＭＯＳトランジスタ３１をオンすべく、駆動信号Ｖｄｒ２は“Ｈ”レベルとなる。
【００５２】
その後、時刻ｔ１４において、電圧ＶＤのレベルが低下して電圧ＶＣのレベルとなると、再び時刻ｔ１０の動作が繰り返される。
【００５３】
ところで、ＮＭＯＳトランジスタ３０がオフされている時間（例えば、時刻ｔ１２〜ｔ時刻１４）の電圧ＶＤの傾き（Ｖｏｕｔに比例）は、ＮＭＯＳトランジスタ３０がオフされている時間のリップル電圧の傾き（Ｖｏｕｔ／Ｌに比例）と同様である。したがって、リップルコンバータ１０ｂは、ＮＭＯＳトランジスタ３０がオフされている時間において、例えばリップル電圧が帰還電圧Ｖｆｂに加算された一般的なリップルコンバータと同様に、安定に動作をする。
【００５４】
なお、リップルコンバータ１０ｂの動作を安定させるためには、ＮＭＯＳトランジスタ３０がオフされている時間における電圧ＶＤの傾き（Ｖｏｕｔに比例）が、リップル電圧の傾き（Ｖｏｕｔ／Ｌに比例）と同様であれば良い。このため、例えば、パルス信号生成回路６０の代わりにパルス信号生成回路６２を用い、電圧ＶＤを時刻ｔ１２から低下させても良い。
【００５５】
＜＜＜第３の実施形態＞＞＞
図１０は、本発明の第３の実施形態であるオン時間固定方式のリップルコンバータ１０ｃの構成を示す図である。
【００５６】
リップルコンバータ１０ｃでは、リップルコンバータ１０ｃを安定に動作させるため、出力電圧Ｖｏｕｔのレベルに応じた傾きで変化するスロープ電圧Ｖｓが、基準電圧Ｖｒｅｆ及び帰還電圧Ｖｆｂの両方に加算されている。なお、図１０の制御ＩＣ２０ｃと、図７の制御ＩＣ２０ｂとを比較すると、電流生成回路６３から電流Ｉｒが、抵抗５３及びコンパレータ５５の非反転入力端子が接続されたノードに供給されている以外は同じである。なお、電流Ｉｒが、抵抗５３及びコンパレータ５５の非反転入力端子が接続されたノードに供給されている構成は、図１に示した場合と同様である。
【００５７】
このため、電圧ＶＣは、式（１）で表されることになり、電圧ＶＤは、式（３）で表されることになる。
ＶＣ＝ＶＡ＋Ｉｒ×Ｒ＝Ｖｒｅｆ＋Ｖｂｅ１＋Ｉｒ×Ｒ・・・（１）
ＶＤ＝ＶＢ−Ｉｒ×Ｒ＝Ｖｆｂ＋Ｖｂｅ２−Ｉｒ×Ｒ・・・（３）
【００５８】
つまり、パルス信号Ｖｐ２が“Ｈ”レベルから“Ｌ”レベルに変化する毎に、電圧ＶＣは、出力電圧Ｖｏｕｔのレベルに比例した傾きで上昇し、電圧ＶＤは、出力電圧Ｖｏｕｔのレベル比例した傾きで低下する。したがって、図１１に示すように、リップルコンバータ１０ｃは、図５、及び図９に示したリップルコンバータ１０ａ，１０ｂと同様に動作する。なお、図１１において、ＮＭＯＳトランジスタ３０がオフされている時間における電圧ＶＣ，ＶＤの傾き（Ｖｏｕｔに比例）は、リップル電圧の傾き（Ｖｏｕｔ／Ｌに比例）と同様である。このため、リップルコンバータ１０ｃは、リップルコンバータ１０ａ等と同様に、安定に動作する。
【００５９】
なお、式（１）における電圧Ｉｒ×Ｒは、第１スロープ電圧に相当し、式（３）における電圧（−Ｉｒ）×Ｒは、第２スロープ電圧に相当する。また、電流生成回路６３及び抵抗５３は、第１電圧生成回路に相当し、電流生成回路６３及び抵抗５４は、第２電圧生成回路に相当する。さらに、レベルシフト回路５１及び抵抗５３は、第１加算回路に相当し、レベルシフト回路５２及び抵抗５４は、第２加算回路に相当する。
【００６０】
＜＜＜第４の実施形態＞＞＞
図１２は、本発明の第４の実施形態であるオフ時間固定方式のリップルコンバータ１１ａの構成を示す図である。リップルコンバータ１１ａでは、リップルコンバータ１１ａを安定に動作させるため、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの差のレベルに応じた傾きで変化するスロープ電圧Ｖｓが基準電圧Ｖｒｅｆに加算されている。
【００６１】
なお、図１２の構成と、例えば図１の構成を比較すると、制御ＩＣ２１ａに含まれるブロックのうち、パルス信号生成回路１００，１０２、駆動回路１０１、及び減算回路１０３以外の構成は同じである。このため、ここでは、図１と異なるブロックについて説明する。
【００６２】
パルス信号生成回路１００は、いわゆるワンショット回路であり、比較電圧Ｖｃｐが“Ｌ”レベルとなると、所定時間Ｔ２だけ“Ｌ”レベルとなるパルス信号Ｖｐ３を生成する。
駆動回路１０１は、パルス信号Ｖｐ３が“Ｌ”レベルとなると、ＮＭＯＳトランジスタ３０をオフした後、ＮＭＯＳトランジスタ３１をオンする。そして、駆動回路１０１は、パルス信号Ｖｐ１が“Ｌ”レベルとなってから、所定時間Ｔ２だけ経過する直前（所定時間Ｔ２からデッドタイムだけ短いタイミング）に、ＮＭＯＳトランジスタ３１をオフする。さらに、駆動回路１０１は、駆動回路１０１は、パルス信号Ｖｐ１が“Ｌ”レベルとなってから、所定時間Ｔ２だけ経過すると、ＮＭＯＳトランジスタ３０をオンする。
【００６３】
このように、駆動回路１０１は、ＮＭＯＳトランジスタ３０，３１がともにオンしないよう、デッドタイムを設けてＮＭＯＳトランジスタ３０，３１を相補的にスイッチングする。
【００６４】
パルス信号生成回路１０２は、スイッチング周期毎、例えば、ＮＭＯＳトランジスタ３１がオンされる直前のデッドタイムの期間毎に“Ｈ”レベルとなるパルス信号Ｖｐ４を生成する。
減算回路１０３は、端子Ｂを介して入力される入力電圧Ｖｉｎと、端子Ａを介して入力される出力電圧Ｖｏｕｔとの差を演算し、演算結果である差電圧Ｖｉｎ−Ｖｏｕｔを電流生成回路６３に出力する。
【００６５】
したがって、電流生成回路６３は、パルス信号Ｖｐ４が“Ｈ”レベルから“Ｌ”レベルに変化する毎に、差電圧Ｖｉｎ−Ｖｏｕｔのレベルに応じた傾きで変化するソース電流（電流Ｉｒ，２Ｉｒ）、及びシンク電流（電流Ｉｒ）を生成する。このため、電圧ＶＣは、
ＶＣ＝ＶＡ−Ｉｒ×Ｒ＝Ｖｒｅｆ＋Ｖｂｅ１−Ｉｒ×Ｒ・・・（５）
となり、電圧ＶＤは、
ＶＤ＝ＶＢ＝Ｖｆｂ＋Ｖｂｅ２・・・（６）
となる。
【００６６】
＝＝リップルコンバータ１１ａの動作＝＝
図１３を参照しつつ、リップルコンバータ１１ａの動作について説明する。なお、前述のように、本実施形態では出力電圧Ｖｏｕｔに含まれるリップル電圧は十分小さいため、帰還電圧Ｖｆｂのレベル、すなわち、電圧ＶＤのレベルはほぼ一定となる。
【００６７】
まず、時刻ｔ３０に電圧ＶＣのレベルが低下して電圧ＶＤのレベルとなると、比較電圧Ｖｃｐは“Ｌ”レベルとなるため、“Ｌ”レベルのパルス信号Ｖｐ３が出力される。このため、駆動信号Ｖｄｒ１も“Ｌ”レベルとなり、パルス信号Ｖｐ４は“Ｈ”レベルとなる。この結果、電流生成回路６３が供給する電流Ｉｒはゼロとなり、電圧ＶＣはＶＣ＝Ｖｒｅｆ＋Ｖｂｅ１まで上昇する。
【００６８】
そして、時刻ｔ３０からデッドタイムだけ経過した時刻ｔ３１となると、ＮＭＯＳトランジスタ３１をオンすべく、駆動信号Ｖｄｒ２が“Ｈ”レベルとなる。この結果、パルス信号Ｖｐ４は“Ｌ”レベルになるため、電流Ｉｒは差電圧Ｖｉｎ−Ｖｏｕｔのレベルに比例した傾きで増加する。一方、電圧ＶＣは、電流Ｉｒの増加に伴い、差電圧Ｖｉｎ−Ｖｏｕｔのレベルに比例した傾きで低下する。
【００６９】
時刻ｔ３０から所定時間Ｔ２だけ経過する直前の時刻ｔ３２となると、ＮＭＯＳトランジスタ３１をオフすべく、駆動信号Ｖｄｒ２は“Ｌ”レベルとなる。そして、時刻ｔ３０から所定時間Ｔ２だけ経過した時刻ｔ３３となると、ＮＭＯＳトランジスタ３０をオンすべく、駆動信号Ｖｄｒ１は“Ｈ”レベルとなる。
【００７０】
その後、時刻ｔ３４において、電圧ＶＣのレベルが低下して電圧ＶＤのレベルとなると、再び時刻ｔ３０の動作が繰り返される。
【００７１】
ところで、ＮＭＯＳトランジスタ３０がオン、ＮＭＯＳトランジスタ３１がオフされている際のインダクタ３２の両端電圧は、Ｖｉｎ−Ｖｏｕｔとなる。このため、ＮＭＯＳトランジスタ３０がオンされている時間において、インダクタ電流ＩＬは、差電圧Ｖｉｎ−Ｖｏｕｔのレベルに比例し、インダクタ３２のインダクタンスＬに反比例する傾きで増加する。なお、インダクタンスＬは所定値であるため、ＮＭＯＳトランジスタ３０がオンされている時間のインダクタ電流ＩＬは、実質的には、差電圧Ｖｉｎ−Ｖｏｕｔのレベルに比例する。
【００７２】
ところで、ＮＭＯＳトランジスタ３０がオンされている時間の電圧ＶＣの傾き（Ｖｉｎ−Ｖｏｕｔに比例）は、ＮＭＯＳトランジスタ３０がオンされている時間のリップル電圧の傾き（（Ｖｉｎ−Ｖｏｕｔ）／Ｌに比例）と同様である。
【００７３】
リップルコンバータ１１ａでは、リップル電圧等は基準電圧Ｖｒｅｆに加算されていないが、リップル電圧の変化（（Ｖｉｎ−Ｖｏｕｔ）／Ｌ）と同様に変化する傾きの電圧（−Ｉｒ×Ｒ）が、ＮＭＯＳトランジスタ３０がオンの期間に基準電圧Ｖｒｅｆに加算されている。つまり、本実施形態では、ＮＭＯＳトランジスタ３０がオフするタイミングを検出するために、ＮＭＯＳトランジスタ３０がオンしている期間（例えば、時刻ｔ３３〜時刻ｔ３４）に、リップル電圧の傾きと同様の傾きで電圧ＶＣを変化させている。
したがって、リップルコンバータ１１ａは、例えばリップル電圧が基準電圧Ｖｒｅｆに加算された一般的なリップルコンバータと同様に、安定に動作する。
【００７４】
＝＝電圧ＶＣの変化のタイミングについて＝＝
リップルコンバータ１１ａでは、時刻ｔ３１のタイミングで電圧ＶＣを低下させることとした。リップルコンバータ１１ａの動作を安定させるためには、ＮＭＯＳトランジスタ３０がオンされている時間の電圧ＶＣの傾き（Ｖｉｎ−Ｖｏｕｔに比例）が、リップル電圧の傾き（（Ｖｉｎ−Ｖｏｕｔ）／Ｌに比例）と同様であれば良い。
このため、例えば、図１２に示すように、パルス信号生成回路１０２の代わりにパルス信号生成回路１１０を用いても良い。
【００７５】
パルス信号生成回路１１０は、例えば図１４に示すように、駆動信号Ｖｄｒ１が“Ｌ”レベルの間、“Ｈ”レベルのパルス信号Ｖｐ４を出力する。このような場合、電圧ＶＣは時刻ｔ３３から低下することになるが、ＮＭＯＳトランジスタ３０がオンされている時間の電圧ＶＣの傾きは、リップル電圧の傾きと同様になる。したがって、このような場合であっても、リップルコンバータ１１ａは、安定に動作する。
【００７６】
＜＜＜第５の実施形態＞＞＞
図１５は、本発明の第５の実施形態であるオフ時間固定方式のリップルコンバータ１１ｂの構成を示す図である。
【００７７】
リップルコンバータ１１ｂでは、リップルコンバータ１１ｂを安定に動作させるため、差電圧Ｖｉｎ−Ｖｏｕｔのレベルに応じた傾きで変化するスロープ電圧Ｖｓが帰還電圧Ｖｆｂに加算されている。図１５の構成と、例えば図１２の構成を比較すると、制御ＩＣ２１ｂに含まれるブロックのうち、電流生成回路６１以外の構成は同じである。
【００７８】
電流生成回路６１からの電流Ｉｒは、レベルシフト回路５１及び抵抗５３が接続されるノードと、抵抗５４及びコンパレータ５５の反転入力端子が接続されたノードの夫々に供給される。
このため、電圧ＶＣは、
ＶＣ＝ＶＡ＝Ｖｒｅｆ＋Ｖｂｅ１・・・（７）
となり、電圧ＶＤは、
ＶＤ＝ＶＢ＋Ｉｒ×Ｒ＝Ｖｆｂ＋Ｖｂｅ２＋Ｉｒ×Ｒ・・・（８）
となる。したがって、パルス信号Ｖｐ４が“Ｈ”レベルから“Ｌ”レベルとなると、電圧ＶＤが、差電圧Ｖｉｎ−Ｖｏｕｔのレベルに応じた傾きで変化する。
【００７９】
＝＝リップルコンバータ１１ｂの動作＝＝
図１６を参照しつつ、リップルコンバータ１１ｂの動作について説明する。なお、ここでは、基準電圧Ｖｒｅｆのレベル及び電圧Ｖｂｅ１のレベルは一定であるため、電圧ＶＣのレベルも一定となる。
【００８０】
まず、時刻ｔ４０に電圧ＶＤのレベルが上昇して電圧ＶＣのレベルとなると、比較電圧Ｖｃｐは“Ｌ”レベルとなるため、“Ｌ”レベルのパルス信号Ｖｐ３が出力される。このため、駆動信号Ｖｄｒ１も“Ｌ”レベルとなり、パルス信号Ｖｐ４は“Ｈ”レベルとなる。この結果、電流生成回路６１が供給する電流Ｉｒはゼロとなり、電圧ＶＤはＶＤ＝Ｖｆｂ＋Ｖｂｅ２まで低下する。
【００８１】
そして、時刻ｔ４０からデッドタイムだけ経過した時刻ｔ４１となると、ＮＭＯＳトランジスタ３１をオンすべく、駆動信号Ｖｄｒ２が“Ｈ”レベルとなる。この結果、パルス信号Ｖｐ４は“Ｌ”レベルになるため、電流Ｉｒは差電圧Ｖｉｎ−Ｖｏｕｔのレベルに比例した傾きで増加する。また、電圧ＶＤも、電流Ｉｒの増加に伴い、差電圧Ｖｉｎ−Ｖｏｕｔのレベルに比例した傾きで上昇する。
【００８２】
時刻ｔ４０から所定時間Ｔ２だけ経過する直前の時刻ｔ４２となると、ＮＭＯＳトランジスタ３１をオフすべく、駆動信号Ｖｄｒ２は“Ｌ”レベルとなる。そして、時刻ｔ４０から所定時間Ｔ２だけ経過した時刻ｔ４３となると、ＮＭＯＳトランジスタ３０をオンすべく、駆動信号Ｖｄｒ１は“Ｈ”レベルとなる。
【００８３】
その後、時刻ｔ４４において、電圧ＶＤのレベルが上昇して電圧ＶＣのレベルとなると、再び時刻ｔ４０の動作が繰り返される。
【００８４】
本実施形態では、ＮＭＯＳトランジスタ３０がオンされている時間（例えば、時刻ｔ４３〜時刻ｔ４４）の電圧ＶＤの傾き（Ｖｉｎ−Ｖｏｕｔに比例）は、ＮＭＯＳトランジスタ３０がオンされている時間のリップル電圧の傾き（（Ｖｉｎ−Ｖｏｕｔ）／Ｌに比例）と同様である。したがって、リップルコンバータ１１ｂは、ＮＭＯＳトランジスタ３０がオンされている時間において、例えばリップル電圧が帰還電圧Ｖｆｂに加算された一般的なリップルコンバータと同様に、安定に動作をする。
【００８５】
なお、リップルコンバータ１１ｂの動作を安定させるためには、ＮＭＯＳトランジスタ３０がオンされている時間における電圧ＶＤの傾きが、リップル電圧の傾きと同様であれば良い。このため、例えば、パルス信号生成回路１０２の代わりにパルス信号生成回路１１０を用い、電圧ＶＤを時刻ｔ４３から上昇させても良い。
【００８６】
＜＜＜第６の実施形態＞＞＞
図１７は、本発明の第６の実施形態であるヒステリシス・ウインドウ方式のリップルコンバータ１２の構成を示す図である。リップルコンバータ１２は、帰還電圧Ｖｆｂが、基準電圧Ｖｒｅｆ１と基準電圧Ｖｒｅｆ２（＞Ｖｒｅｆ１）との間で変化するように、ＮＭＯＳトランジスタ３０，３１をスイッチングする。また、リップルコンバータ１２では、リップルコンバータ１２を安定に動作させるため、出力電圧Ｖｏｕｔのレベルに応じた傾きで変化するスロープ電圧Ｖｓ１が基準電圧Ｖｒｅｆ１に加算されている。さらに、リップルコンバータ１２では、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの差のレベルに応じた傾きで変化するスロープ電圧Ｖｓ２が基準電圧Ｖｒｅｆ２に加算されている。
【００８７】
リップルコンバータ１２の制御ＩＣ２２は、基準電圧生成回路１２０，１２１、レベルシフト回路５１，５２，１２２、抵抗５３，５４，１２３、コンパレータ１３０，１３１、駆動回路１３２、パルス信号生成回路１４０，１４１、電流生成回路１４２，１４３、減算回路１０３及び端子Ａ，Ｂ，ＦＢ，ＯＵＴ１，ＯＵＴ２を含んで構成される。なお、図１７において、例えば図１と同じ符号が付されたブロックは同じである。このため、ここでは、基準電圧生成回路１２０等について説明する。
【００８８】
基準電圧生成回路１２０は、所定の基準電圧Ｖｒｅｆ１（第１基準電圧）を生成し、基準電圧回路１２１は、基準電圧Ｖｒｅｆ１よりも高い所定の基準電圧Ｖｒｅｆ２（＞Ｖｒｅｆ１）を生成する。
【００８９】
レベルシフト回路１２２は、基準電圧Ｖｒｅｆ２（第２基準電圧）のレベルをシフトした電圧ＶＥを、抵抗１２３の一端に出力する。なお、レベルシフト回路１２２は、例えばレベルシフト回路５１と同様の構成であるため、電圧ＶＥは、電圧ＶＥ＝Ｖｒｅｆ２＋Ｖｂｅとなる。なお、Ｖｂｅは、レベルシフト回路１２２の内部に含まれるＰＮＰトランジスタ（不図示）のベース−エミッタ間電圧である。また、ここでは、抵抗１２３の他端の電圧を電圧ＶＦとする。
【００９０】
コンパレータ１３０は、電圧ＶＣ及び電圧ＶＤを比較し、比較結果を示す比較電圧Ｖｃｐ１を出力する。コンパレータ１３１は、電圧ＶＤ及び電圧ＶＦを比較し、比較結果を示す比較電圧Ｖｃｐ２を出力する。
【００９１】
駆動回路１３２は、比較電圧Ｖｃｐ１が“Ｈ”レベルとなると、ＮＭＯＳトランジスタ３１をオフした後にＮＭＯＳトランジスタ３０をオンする。また、駆動回路１３２は、比較電圧Ｖｃｐ２が“Ｈ”レベルとなると、ＮＭＯＳトランジスタ３０をオフした後にＮＭＯＳトランジスタ３１をオンする。このように、駆動回路１３２は、ＮＭＯＳトランジスタ３０，３１がともにオンしないよう、デッドタイムを設けてＮＭＯＳトランジスタ３０，３１を相補的にスイッチングする。
【００９２】
パルス信号生成回路１４０は、スイッチング周期毎、例えば、ＮＭＯＳトランジスタ３０がオンされる直前のデッドタイムの期間毎に“Ｈ”レベルとなるパルス信号Ｖｐ５を生成する。
パルス信号生成回路１４１は、スイッチング周期毎、例えば、ＮＭＯＳトランジスタ３１がオンされる直前のデッドタイムの期間毎に“Ｈ”レベルとなるパルス信号Ｖｐ６を生成する。
電流生成回路１４２は、パルス信号Ｖｐ５が“Ｈ”レベルから“Ｌ”レベルに変化する毎に、出力電圧Ｖｏｕｔのレベルに応じた傾きで変化する電流Ｉｒ１を生成する。なお、電流生成回路１４２からの電流Ｉｒ１は抵抗５３に供給される。
【００９３】
このため、電圧ＶＣは、
ＶＣ＝ＶＡ＋Ｉｒ×Ｒ＝Ｖｒｅｆ１＋Ｖｂｅ１＋Ｉｒ１×Ｒ・・・（９）
となる。なお、電流生成回路１４２及び抵抗５３は第１電圧生成回路に相当し、電流生成回路１４２は、例えば電流生成回路６１と同様である。
【００９４】
電流生成回路１４３は、パルス信号Ｖｐ６が“Ｈ”レベルから“Ｌ”レベルに変化する毎に、差電圧Ｖｉｎ−Ｖｏｕｔのレベルに応じた傾きで変化するソース電流（電流２Ｉｒ２）、及びシンク電流（電流Ｉｒ２）を生成する。ソース電流、及びシンク電流は、電圧ＶＦが電圧ＶＥより低くなるよう抵抗１２３に供給される。
抵抗１２３の抵抗値をＲとすると、電圧ＶＦは、
ＶＦ＝ＶＥ−Ｉｒ×Ｒ＝Ｖｒｅｆ２＋Ｖｂｅ−Ｉｒ２×Ｒ・・・（１０）
となる。なお、電流生成回路１４３及び抵抗１２３は第２電圧生成回路に相当し、電流生成回路１４３は、例えば電流生成回路６３と同様である。
【００９５】
また、レベルシフト回路５１及び抵抗５３は、第１加算回路に相当し、レベルシフト回路１２２及び抵抗１２３は、第２加算回路に相当する。
【００９６】
＝＝リップルコンバータ１２の動作＝＝
ここで、図１８を参照しつつ、リップルコンバータ１２の動作について説明する。なお、ここでは、出力電圧Ｖｏｕｔに含まれるリップル電圧は十分小さいため、帰還電圧Ｖｆｂのレベル、及び電圧ＶＤのレベルはほぼ一定となる。
【００９７】
まず、時刻ｔ５０に電圧ＶＣのレベルが上昇して電圧ＶＤのレベルとなると、比較電圧Ｖｃｐ１は“Ｈ”レベルとなるため、ＮＭＯＳトランジスタ３１をオフすべく駆動信号Ｖｄｒ２は“Ｌ”レベルとなる。また、駆動信号Ｖｄｒ２が“Ｌ”レベルとなると、パルス信号Ｖｐ５は“Ｈ” レベルとなるため、電流Ｉｒ１はゼロとなり、電圧ＶＣはＶＣ＝Ｖｒｅｆ１＋Ｖｂｅ１まで低下する。
【００９８】
そして、時刻ｔ５０からデッドタイムだけ経過した時刻ｔ５１となると、ＮＭＯＳトランジスタ３０をオンすべく、駆動信号Ｖｄｒ１は“Ｈ”レベルとなる。この結果、パルス信号Ｖｐ５は“Ｌ”レベルになるため、電流Ｉｒ１は出力電圧Ｖｏｕｔのレベルに比例した傾きで増加する。この結果、電圧ＶＣも電流Ｉｒ１と同様に、出力電圧Ｖｏｕｔのレベルに比例した傾きで上昇する。
【００９９】
また、時刻ｔ５２に電圧ＶＦのレベルが低下して電圧ＶＤのレベルとなると、比較電圧Ｖｃｐ２は“Ｈ”レベルとなるため、ＮＭＯＳトランジスタ３０をオフすべく駆動信号Ｖｄｒ１は“Ｌ”レベルとなる。また、駆動信号Ｖｄｒ１が“Ｌ”レベルとなると、パルス信号Ｖｐ６は“Ｈ” レベルとなるため、電流Ｉｒ２はゼロとなり、電圧ＶＦはＶＦ＝Ｖｒｅｆ２＋Ｖｂｅまで上昇する。
【０１００】
そして、時刻ｔ５２からデッドタイムだけ経過した時刻ｔ５３となると、ＮＭＯＳトランジスタ３１をオンすべく、駆動信号Ｖｄｒ２は“Ｈ”レベルとなる。この結果、パルス信号Ｖｐ６は“Ｌ”レベルになるため、電流Ｉｒ２は差電圧Ｖｉｎ−Ｖｏｕｔのレベルに比例した傾きで増加する。この結果、電圧ＶＦは、差電圧Ｖｉｎ−Ｖｏｕｔのレベルに比例した傾きで低下する。
【０１０１】
その後、時刻ｔ５４において、電圧ＶＣのレベルが上昇して電圧ＶＤのレベルとなると、再び時刻ｔ５０の動作が繰り返され、時刻ｔ５５において、電圧ＶＦのレベルが低下して電圧ＶＤのレベルとなると、再び時刻ｔ５２の動作が繰り返される。
【０１０２】
ところで、ＮＭＯＳトランジスタ３１がオンされている時間（例えば、時刻ｔ５３〜時刻ｔ５４）の電圧ＶＣの傾き（Ｖｏｕｔに比例）は、ＮＭＯＳトランジスタ３１がオンされている時間のリップル電圧の傾き（Ｖｏｕｔ／Ｌに比例）と同様である。また、ＮＭＯＳトランジスタ３０がオンされている時間（例えば、時刻ｔ５１〜時刻ｔ５２）の電圧ＶＦの傾き（Ｖｉｎ−Ｖｏｕｔに比例）は、ＮＭＯＳトランジスタ３０がオンされている時間のリップル電圧の傾き（（Ｖｉｎ−Ｖｏｕｔ）／Ｌに比例）と同様である。
【０１０３】
つまり、本実施形態では、リップル電圧は基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２に加算されていないが、リップル電圧の変化と同様に変化する傾きのスロープ電圧Ｖｓが基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２の夫々に加算されている。したがって、リップルコンバータ１２は、インダクタ電流ＩＬ等を検出する外付け部品等を用いることなく、安定に動作する。
【０１０４】
＝＝電圧ＶＣ，ＶＦの変化のタイミングについて＝＝
リップルコンバータ１２の動作を安定させるためには、ＮＭＯＳトランジスタ３０がオンされている時間の電圧ＶＣの傾き、及びＮＭＯＳトランジスタ３１がオンされている時間の電圧ＶＦの傾きの夫々が、リップル電圧の傾きと同様であれば良い。
【０１０５】
このため、例えば、図１９に示すように、パルス信号生成回路１４０に、駆動信号Ｖｄｒ２が“Ｌ”レベルの間、“Ｈ”レベルのパルス信号Ｖｐ５を出力させ、パルス信号生成回路１４１に、駆動信号Ｖｄｒ１が“Ｌ”レベルの間、“Ｈ”レベルのパルス信号Ｖｐ６を出力させることとしても良い。
【０１０６】
このような場合、ＮＭＯＳトランジスタ３１がオンされている時間（例えば、時刻ｔ５３〜時刻ｔ５４）の電圧ＶＣの傾き（Ｖｏｕｔに比例）は、ＮＭＯＳトランジスタ３１がオンされている時間のリップル電圧の傾き（Ｖｏｕｔ／Ｌに比例）と同様である。さらに、ＮＭＯＳトランジスタ３０がオンされている時間（例えば、時刻ｔ５１〜時刻ｔ５２）の電圧ＶＦの傾き（Ｖｉｎ−Ｖｏｕｔに比例）は、ＮＭＯＳトランジスタ３０がオンされている時間のリップル電圧の傾き（（Ｖｉｎ−Ｖｏｕｔ）／Ｌに比例）と同様である。したがって、このような場合であっても、リップルコンバータ１２は、安定に動作する。
【０１０７】
以上、本発明の一実施形態であるリップルコンバータ１０〜１２について説明した。
【０１０８】
図１に示す制御ＩＣ２０ａは、例えばインダクタ電流ＩＬに基づくリップル電圧等を用いることなく、リップルコンバータ１０ａを安定に動作させている。このため、リップルコンバータ１０ａでは、インダクタ電流ＩＬ等を検出するために必要な外付け部品等を用いる必要がないため、部品点数を削減できる。また、一般に、外付け部品からのリップル電圧を用いてリップルコンバータを制御する場合、外付け部品はノイズの影響を受け易いため、リップルコンバータの動作が不安定になることがある。制御ＩＣ２０ａは、出力電圧Ｖｏｕｔに基づいて、いわゆるスロープ電圧Ｖｓ（Ｉｒ×Ｒ）を生成しているため、ノイズの影響を受けにくい。
【０１０９】
また、例えば制御ＩＣ２０ａを用いることにより、リップルコンバータの制御方式をオン時間固定方式とすることができる。
【０１１０】
また、例えば図１２に示す制御ＩＣ２１ａを用いることにより、リップルコンバータの制御方式を、オフ時間固定方式とすることができる。
【０１１１】
また、基準電圧Ｖｒｅｆ、帰還電圧Ｖｆｂの何れか一方の電圧のみにスロープ電圧Ｖｓを加算してもよいが、スロープ電圧Ｖｓの変化が大きくなると、電圧ＶＣ、または電圧ＶＤがコンパレータ５５のいわゆる同相入力電圧範囲を超えてしまうことがある。このような場合、例えば、図１１に示したように、基準電圧Ｖｒｅｆにスロープ電圧Ｖｓ（Ｉｒ×Ｒ）を加算し、帰還電圧Ｖｆｂにスロープ電圧Ｖｓ（−Ｉｒ×Ｒ）を加算し、電圧ＶＣ，ＶＤの両方を変化させても良い。電圧ＶＣ及び電圧ＶＤを変化させることにより、電圧ＶＣ，ＶＤは、コンパレータ５５の同相入力電圧範囲を超えにくくなる。
【０１１２】
また、例えば図１７に示す制御ＩＣ２２を用いることにより、リップルコンバータの制御方式を、ヒステリシス・ウインドウ方式とすることができる。
【０１１３】
なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【０１１４】
例えば、ＮＭＯＳトランジスタ３０，３１を制御ＩＣ２０ａに集積化しても良い。このようなパワートランジスタを含むスイッチング電源回路であっても、本実施形態と同様の効果を得ることができる。
【０１１５】
また、制御ＩＣ２０ａ等は、ＮＭＯＳトランジスタ３０，３１を含む同期整流方式の電源回路でなく、ＮＭＯＳトランジスタ３１の代わりにダイオードが設けられているダイオード整流方式の電源回路に用いることも可能である。
【０１１６】
また、オフ時間固定方式のリップルコンバータであっても、基準電圧Ｖｒｅｆ、帰還電圧Ｖｆｂの両方にスロープ電圧Ｖｓを加算しても良い。
【０１１７】
また、ＮＭＯＳトランジスタ３１のソース電極はグランドＧＮＤに接地されているが、例えば、グランドＧＮＤの代わりに負電圧（−Ｖｄｄ）が印加されていても良い。このような場合、ＮＭＯＳトランジスタ３１がオンされている際のスロープ電圧ＶｓをＶｉｎ−（−Ｖｄｄ）の電圧レベルに応じて生成すると、より精度良くリップルコンバータを制御できる。
【符号の説明】
【０１１８】
１０ａ〜１０ｃ，１１ａ，１１ｂ，１２ リップルコンバータ
１５ 負荷
２０ａ〜２０ｃ，２１ａ，２１ｂ，２２ 制御ＩＣ
３０，３１，Ｍ１ ＮＭＯＳトランジスタ
３２ インダクタ
３３，９４ コンデンサ
３４〜３６，５３，５４，９０〜９２，９６，１２３ 抵抗
５０，１２０，１２１ 基準電圧生成回路
５１，５２，１２２ レベルシフト回路
５５，１３０，１３１ コンパレータ
５６，６０，６２，１００，１０２，１１０，１４０，１４１ パルス信号生成回路
５７，１０１，１３２ 駆動回路
６１，６３，１４２，１４３ 電流生成回路
７０〜７２，９５ 定電流源
９３ オペアンプ
１０３ 減算回路
【特許請求の範囲】
【請求項１】
入力電圧から目的レベルの出力電圧を生成するために、入力電極に前記入力電圧が印加され、出力電極にインダクタを介して負荷が接続されるトランジスタをスイッチングするスイッチング制御回路であって、
前記トランジスタのスイッチング周期毎に、前記出力電圧に基づいて前記出力電圧に応じた傾きで変化するスロープ電圧を生成する電圧生成回路と、
前記目的レベルの出力電圧の基準となる基準電圧または前記出力電圧に応じた帰還電圧に、前記スロープ電圧を加算する加算回路と、
前記基準電圧及び前記帰還電圧のうち、前記スロープ電圧が加算された何れか一方の電圧のレベルが、他方の電圧のレベルとなると前記トランジスタをスイッチングする駆動回路と、
を備えることを特徴とするスイッチング制御回路。
【請求項２】
請求項１に記載のスイッチング制御回路であって、
前記駆動回路は、
前記何れか一方の電圧のレベルが前記他方の電圧のレベルとなると、前記トランジスタを所定時間オンした後にオフすること、
を特徴とするスイッチング制御回路。
【請求項３】
請求項１に記載のスイッチング制御回路であって、
前記電圧生成回路は、
前記スイッチング周期毎に、前記入力電圧及び前記出力電圧に基づいて前記入力電圧と前記出力電圧との差に応じた傾きで変化する電圧を前記スロープ電圧として生成し、
前記駆動回路は、
前記何れか一方の電圧のレベルが前記他方の電圧のレベルとなると、前記トランジスタを所定時間オフした後にオンすること、
を特徴とするスイッチング制御回路。
【請求項４】
入力電圧から目的レベルの出力電圧を生成するために、入力電極に前記入力電圧が印加され、出力電極にインダクタを介して負荷が接続されるトランジスタをスイッチングするスイッチング制御回路であって、
前記トランジスタのスイッチング周期毎に、前記出力電圧に基づいて前記出力電圧の上昇に応じて上昇する傾きの第１スロープ電圧を生成する第１電圧生成回路と、
前記スイッチング周期毎に、前記出力電圧に基づいて前記出力電圧の上昇に応じて下降する傾きの第２スロープ電圧を生成する第２電圧生成回路と、
前記目的レベルの出力電圧の基準となる基準電圧または前記出力電圧に応じた帰還電圧の何れか一方の電圧に、前記第１スロープ電圧を加算する第１加算回路と、
前記基準電圧または前記帰還電圧のうち他方の電圧に、前記第２スロープ電圧を加算する第２加算回路と、
前記何れか一方の電圧のレベルが、前記他方の電圧のレベルとなると前記トランジスタをスイッチングする駆動回路と、
を備えることを特徴とするスイッチング制御回路。
【請求項５】
入力電圧から目的レベルの出力電圧を生成するために、入力電極に前記入力電圧が印加され、出力電極にインダクタを介して負荷が接続されるトランジスタをスイッチングするスイッチング制御回路であって、
前記トランジスタのスイッチング周期毎に、前記出力電圧に基づいて前記出力電圧に応じた傾きで変化する第１スロープ電圧を生成する第１電圧生成回路と、
前記スイッチング周期毎に、前記入力電圧及び前記出力電圧に基づいて前記入力電圧と前記出力電圧との差に応じた傾きで変化する第２スロープ電圧を生成する第２電圧生成回路と、
前記目的レベルの出力電圧の基準となる第１基準電圧に、前記第1スロープ電圧を加算する第１加算回路と、
前記目的レベルの出力電圧の基準となり前記第１基準電圧より高い前記第２基準電圧に、前記第２スロープ電圧を加算する第２加算回路と、
前記第１基準電圧及び第１スロープ電圧が加算された電圧のレベルが、前記出力電圧に応じた帰還電圧のレベルとなると前記トランジスタをオンし、前記第２基準電圧及び前記第２スロープ電圧が加算された電圧のレベルが、前記帰還電圧のレベルとなると前記トランジスタをオフする駆動回路と、
を備えることを特徴とするスイッチング制御回路。
【請求項１】
入力電圧から目的レベルの出力電圧を生成するために、入力電極に前記入力電圧が印加され、出力電極にインダクタを介して負荷が接続されるトランジスタをスイッチングするスイッチング制御回路であって、
前記トランジスタのスイッチング周期毎に、前記出力電圧に基づいて前記出力電圧に応じた傾きで変化するスロープ電圧を生成する電圧生成回路と、
前記目的レベルの出力電圧の基準となる基準電圧または前記出力電圧に応じた帰還電圧に、前記スロープ電圧を加算する加算回路と、
前記基準電圧及び前記帰還電圧のうち、前記スロープ電圧が加算された何れか一方の電圧のレベルが、他方の電圧のレベルとなると前記トランジスタをスイッチングする駆動回路と、
を備えることを特徴とするスイッチング制御回路。
【請求項２】
請求項１に記載のスイッチング制御回路であって、
前記駆動回路は、
前記何れか一方の電圧のレベルが前記他方の電圧のレベルとなると、前記トランジスタを所定時間オンした後にオフすること、
を特徴とするスイッチング制御回路。
【請求項３】
請求項１に記載のスイッチング制御回路であって、
前記電圧生成回路は、
前記スイッチング周期毎に、前記入力電圧及び前記出力電圧に基づいて前記入力電圧と前記出力電圧との差に応じた傾きで変化する電圧を前記スロープ電圧として生成し、
前記駆動回路は、
前記何れか一方の電圧のレベルが前記他方の電圧のレベルとなると、前記トランジスタを所定時間オフした後にオンすること、
を特徴とするスイッチング制御回路。
【請求項４】
入力電圧から目的レベルの出力電圧を生成するために、入力電極に前記入力電圧が印加され、出力電極にインダクタを介して負荷が接続されるトランジスタをスイッチングするスイッチング制御回路であって、
前記トランジスタのスイッチング周期毎に、前記出力電圧に基づいて前記出力電圧の上昇に応じて上昇する傾きの第１スロープ電圧を生成する第１電圧生成回路と、
前記スイッチング周期毎に、前記出力電圧に基づいて前記出力電圧の上昇に応じて下降する傾きの第２スロープ電圧を生成する第２電圧生成回路と、
前記目的レベルの出力電圧の基準となる基準電圧または前記出力電圧に応じた帰還電圧の何れか一方の電圧に、前記第１スロープ電圧を加算する第１加算回路と、
前記基準電圧または前記帰還電圧のうち他方の電圧に、前記第２スロープ電圧を加算する第２加算回路と、
前記何れか一方の電圧のレベルが、前記他方の電圧のレベルとなると前記トランジスタをスイッチングする駆動回路と、
を備えることを特徴とするスイッチング制御回路。
【請求項５】
入力電圧から目的レベルの出力電圧を生成するために、入力電極に前記入力電圧が印加され、出力電極にインダクタを介して負荷が接続されるトランジスタをスイッチングするスイッチング制御回路であって、
前記トランジスタのスイッチング周期毎に、前記出力電圧に基づいて前記出力電圧に応じた傾きで変化する第１スロープ電圧を生成する第１電圧生成回路と、
前記スイッチング周期毎に、前記入力電圧及び前記出力電圧に基づいて前記入力電圧と前記出力電圧との差に応じた傾きで変化する第２スロープ電圧を生成する第２電圧生成回路と、
前記目的レベルの出力電圧の基準となる第１基準電圧に、前記第1スロープ電圧を加算する第１加算回路と、
前記目的レベルの出力電圧の基準となり前記第１基準電圧より高い前記第２基準電圧に、前記第２スロープ電圧を加算する第２加算回路と、
前記第１基準電圧及び第１スロープ電圧が加算された電圧のレベルが、前記出力電圧に応じた帰還電圧のレベルとなると前記トランジスタをオンし、前記第２基準電圧及び前記第２スロープ電圧が加算された電圧のレベルが、前記帰還電圧のレベルとなると前記トランジスタをオフする駆動回路と、
を備えることを特徴とするスイッチング制御回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１２−１３０１３７（Ｐ２０１２−１３０１３７Ａ）
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願番号】特願２０１０−２７８４２５（Ｐ２０１０−２７８４２５）
【出願日】平成２２年１２月１４日（２０１０．１２．１４）
【出願人】（３１１００３７４３）オンセミコンダクター・トレーディング・リミテッド (166)
【Ｆターム（参考）】
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願日】平成２２年１２月１４日（２０１０．１２．１４）
【出願人】（３１１００３７４３）オンセミコンダクター・トレーディング・リミテッド (166)
【Ｆターム（参考）】
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